KR20210087556A

KR20210087556A - 메모리 장치를 위한 멀티 레벨 시그널링

Info

Publication number: KR20210087556A
Application number: KR1020217020615A
Authority: KR
Inventors: 볼프강 안톤 스피어클; 미카엘 디이터 리히터; 토마스 하인; 피터 메이어; 마틴 브록스
Original assignee: 마이크론 테크놀로지, 인크
Priority date: 2018-12-06
Filing date: 2019-11-26
Publication date: 2021-07-12
Also published as: EP3891609A1; US20220383972A1; CN113168361A; WO2020117566A1; US20200185049A1; US11437112B2; EP3891609A4; US11721405B2

Abstract

메모리 장치와 관련된 멀티 레벨 시그널링을 테스트하기 위한 방법들, 시스템들 및 장치들이 설명된다. 테스터는 메모리 장치의 하나 이상의 동작들을 테스트하는 데 사용될 수 있다. 메모리 장치는 3개 이상의 부호들을 포함하는 변조 방식을 사용하여 데이터를 통신하도록 구성될 수 있다. 테스터는 3개 이하의 부호들을 포함하는 변조 방식을 사용하여 데이터를 통신하도록 구성될 수 있다. 이러한 테스터를 사용하여 메모리 장치를 테스트하기 위한 기술들이 설명된다.

Description

메모리 장치를 위한 멀티 레벨 시그널링

상호 참조

본 특허 출원은 Spirkl 등에 의해 2019년 11월 12일자로 출원된 "메모 장치를 위한 멀티 레벨 시그널링"이라는 명칭의 미국 특허 출원 번호 제16/681,587호 및 Spirkl 등에 의해 2018년 12월 6일자로 출원된 "메모리 장치를 위한 멀티 레벨 시그널링"이라는 명칭의 미국 임시 특허 출원 번호 제62/776,089호에 대한 우선권을 주장하며, 그 각각은 그 양수인에 의해 양도된다.

다음은 일반적으로 적어도 하나의 메모리 장치를 포함하는 시스템에 관한 것으로, 보다 구체적으로는 메모리 장치에 대한 멀티 레벨 시그널링에 관한 것이다.

메모리 장치들은 컴퓨터, 무선 통신 장치, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 장치들에서 정보를 저장하는데 폭넓게 사용된다. 정보는 메모리 장치의 상이한 상태들을 프로그래밍함으로써 저장된다. 예를 들어, 이진(binary) 장치들은 대개 논리 1 또는 논리 0에 의해 표시되는 두 개의 상태들 중 하나를 저장한다. 다른 장치들에서, 둘 이상의 상태들이 저장될 수 있다. 저장된 정보에 액세스 하기 위해, 장치의 컴포넌트는, 메모리 장치의 적어도 하나의 저장된 상태를 판독 또는 감지할 수 있다. 정보를 저장하기 위해, 전자 장치의 컴포넌트는 메모리 장치에 상태를 기입 또는 프로그래밍할 수 있다.

자기 하드 디스크, 랜덤 액세스 메모리(RAM), 읽기 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 상 변화 메모리(PCM) 등을 포함하여 다양한 유형의 메모리 디바이스들이 존재한다. 메모리 디바이스들은 휘발성 또는 비-휘발성일 수 있다. 비휘발성 메모리, 예를 들어, FeRAM은 외부 전원이 없는 경우에도 저장된 논리 상태를 장기간 유지할 수 있다. 휘발성 메모리 디바이스들, 예를 들어, DRAM은 이들이 외부 전원에 의해 주기적으로 리프레시(refreshed)되지 않는 한 시간이 지남에 따라 저장된 상태를 상실할 수 있다.

메모리 장치는 신호들을 생성하기 위한 하나 이상의 드라이버들을 포함하는 테스터로 테스트될 수 있다. 일부 경우에, 테스터 채널들은 테스터와 메모리 장치 사이에서 확장되며, 테스터와 메모리 장치가 통신하도록 구성될 수 있다.

도 1은 본원에 개시된 바와 같은 예들에 따른 메모리 장치를 위한 멀티 레벨 시그널링을 지원하는 시스템의 일 예를 예시한다.
도 2는 본원에 개시된 바와 같은 예들에 따른 메모리 장치를 위한 멀티 레벨 시그널링을 지원하는 메모리 다이의 일 예를 예시한다.
도 3은 본원에 예들에 따른 메모리 장치를 위한 멀티 레벨 시그널링을 지원하는 시스템의 일 예를 예시한다.
도 4는 본원에 개시된 바와 같은 예들에 따른 메모리 장치를 위한 멀티 레벨 시그널링을 지원하는 시스템의 일 예를 예시한다.
도 5눈 본원에 개시된 바와 같은 예들에 따른 메모리 장치를 위한 멀티 레벨 시그널링을 지원하는 프로세스 흐름의 일 예를 예시한다.
도 6은 본원에 예들에 따른 메모리 장치를 위한 멀티 레벨 시그널링을 지원하는 프로세스 흐름의 일 예를 예시한다.
도 7은 본원에 개시된 바와 같은 예들에 따른 메모리 장치를 위한 멀티 레벨 시그널링을 지원하는 프로세스 흐름의 일 예를 예시한다.
도 8은 본원에 개시된 바와 같은 예들에 따른 메모리 장치를 위한 멀티 레벨 시그널링을 지원하는 프로세스 흐름의 일 예를 예시한다.
도 9 내지 12는 본원에 개시된 예들에 따른 메모리 장치의 멀티 레벨 시그널링을 지원하는 방법 또는 방법들을 예시하는 흐름도들을 도시한다.

일부 메모리 시스템들은 호스트 장치 및 호스트 장치의 데이터를 저장하도록 구성된 메모리 장치를 포함할 수 있다. 일부 예들에서, 메모리 장치는 3개 이상의 레벨들 - 예를 들어, 4 레벨 펄스 진폭 변조(PAM4)를 갖는 변조 방식을 사용하여 변조되는 신호들을 송신 및/또는 수신하도록 구성될 수 있다. 일부 경우에, 메모리 장치를 테스트하도록 구성된 테스터들(또는 테스트 장치들)은 3개 이상의 레벨들을 갖는 변조 방식을 사용하여 변조된 신호들을 통신하기 위한 드라이버들 및/또는 수신기들을 포함하지 않을 수 있다. 이런 경우들에서, 테스터들은 2개의 레벨들 - PAM2 또는 비제로 복귀(non-return-to-zero; NRZ)를 갖는 제2 변조 방식을 사용하여 변조된 신호들을 통신하기 위한 드라이버들 및/또는 수신기들을 포함할 수 있다. 메모리 장치에 의해 가능한 더 넓은 범위의 시그널링을 테스트하도록 테스터들을 구성하는 것이 바람직할 수 있다.

2개의 레벨들을 갖는 제2 변조 방식을 사용하여 변조된 신호들을 전송 및/또는 수신하도록 구성된 테스터는 3개 이상의 레벨들을 갖는 변조 방식을 사용하여 변조되는 신호들을 전송 및/또는 수신하도록 구성되는 메모리 장치의 능력을 테스트하도록 동작 가능할 수 있다. 테스터들은 메모리 장치에서 수신된 레벨들 또는 부호들이 서로 간섭(예를 들어, 부호 간 간섭, ISI)하는지 여부, 누화 등에 관계없이, 풀 스윙 레벨들 또는 데이터의 부호들을 수신하는 메모리 장치의 능력과 같은, 메모리 장치의 하나 이상의 양상들을 테스트할 수 있다. 일부 경우들에서, 테스터는 메모리 장치 특성들 중 일부를 개별적으로 테스트할 수 있으며, 멀티 패스 기술들, 3중 상태 드라이버들, 이중 및 3중 전송 라인들을 사용하여 메모리 장치를 테스트할 수 있다. 일부 경우들에서, 구성에 따라, 테스터는 PAM4 데이터를 저장 및/또는 통신하는 메모리 장치의 능력을 건설적으로 테스트하는 시그널링을 메모리 장치에 제공할 수 있다.

일부 경우들에서, 메모리 장치는 2개의 레벨둘을 갖는 제2 변조 방식으로 변조된 신호들을 사용하여 테스터로부터 제1 부호 및 제2 부호를 수신할 수 있다. 메모리 장치는 제1 부호 및 제2 부호를 제3 부호로 변환하여 3개 이상의 레벨들을 갖는 제1 변조 방식과 관련된 부호를 식별할 수 있다. 일부 경우들에서, 부호들을 변환하는 것은 제2 변조 방식의 부호 조합들과 제1 변조 방식의 부호들 사이의 매핑을 사용하는 것을 포함할 수 있다. 일부 경우들에서, 매핑은 모든 핀들에 사용하도록 구성되거나 메모리 장치의 각 핀에 대해 개별적으로 구성될 수 있다.

본 개시의 특징들은 초기에 도 1 및 2를 참조하여 설명된 바와 같은 메모리 시스템의 맥락에서 설명된다. 본 개시의 특징은 도 3 내지 8을 참조하여 설명된 바와 같이 메모리 장치에 대한 멀티 레벨 시그널링을 위한 시스템 및 테스트 구성의 맥락에서 설명된다. 본 개시의 이들 및 다른 특징들은 도 9 내지 12를 참조하여 설명된 바와 같이 메모리 장치에 대한 멀티 레벨 시그널링과 관련된 흐름도들에 의해 추가로 예시되고 이와 관련하여 설명된다.

도 1은 본원에 개시된 예들에 따라 하나 이상의 메모리 장치들을 이용하는 시스템(100)의 예를 예시한다. 시스템(100)은 외부 메모리 컨트롤러(105), 메모리 장치(110) 및 외부 메모리 컨트롤러(105)를 메모리 장치(110)와 결합하는 복수의 채널들(115)을 포함할 수 있다. 시스템(100)은 하나 이상의 메모리 장치들을 포함할 수 있지만, 설명의 편의를 위해 하나 이상의 메모리 장치들은 단일 메모리 장치(110)로 설명될 수 있다.

시스템(100)은 컴퓨팅 장치, 모바일 컴퓨팅 장치, 무선 장치 또는 그래픽 처리 장치와 같은 전자 장치의 양상들을 포함할 수 있다. 시스템(100)은 휴대용 전자 장치의 예일 수 있다. 시스템(100)은 컴퓨터, 랩탑 컴퓨터, 태블릿 컴퓨터, 스마트폰, 휴대폰, 웨어러블 장치, 인터넷 연결 장치 등의 예일 수 있다. 메모리 장치(110)는 시스템(100)의 하나 이상의 다른 컴포넌트들에 대한 데이터를 저장하도록 구성된 시스템의 컴포넌트일 수 있다. 일부 예들에서, 시스템(100)은 기지국 또는 액세스 포인트를 사용하는 다른 시스템들 또는 장치들과의 양방향 무선 통신을 위해 구성된다. 일부 예들에서, 시스템(100)은 기계 유형 통신(MTC), 기계 대 기계(M2M) 통신, 또는 장치 대 장치(D2D) 통신이 가능하다.

시스템(100)의 적어도 일부들은 호스트 장치의 예들일 수 있다. 이러한 호스트 장치는 메모리를 사용하여 컴퓨팅 장치, 모바일 컴퓨팅 장치, 무선 장치, 그래픽 처리 장치, 컴퓨터, 랩탑 컴퓨터, 태블릿 컴퓨터, 스마트폰, 휴대폰, 웨어러블 장치, 인터넷 연결 장치, 일부 기타 고정식 또는 휴대용 전자 장치 등과 같은 프로세스들을 실행하는 장치의 예일 수 있다. 일부 경우들에서, 호스트 장치는 외부 메모리 컨트롤러(105)의 기능들을 구현하는 하드웨어, 펌웨어, 소프트웨어 또는 이들의 조합을 지칭할 수 있다. 일부 경우들에서, 외부 메모리 컨트롤러(105)는 호스트 또는 호스트 장치로 지칭될 수 있다. 일부 예들에서, 시스템(100)은 그래픽 카드이다.

일부 경우들에서, 메모리 장치(110)는 시스템(100)의 다른 컴포너트들과 통신하도록 구성되고 시스템(100)에 의해 잠재적으로 사용되거나 참조될 물리적 메모리 어드레스들/공간을 제공하도록 구성된 독립 장치 또는 컴포넌트일 수 있다. 일부 예들에서, 메모리 장치(110)는 적어도 하나 또는 복수의 상이한 유형의 시스템들(100)과 작동하도록 구성될 수 있다. 시스템(100)의 컴포넌트들과 메모리 장치(110) 간의 시그널링은 신호들을 변조하기 위한 변조 방식들, 신호들을 통신하기 위한 서로 다른 핀 설계들, 시스템(100)과 메모리 장치(110)의 개별 패키징, 시스템(100)과 메모리 장치(110) 간의 클록 시그널링 및 동기화, 타이밍 규약들 및/또는 기타 요인들을 지원하도록 동작할 수 있다.

메모리 장치(110)는 시스템(100)의 컴포넌트들에 대한 데이터를 저장하도록 구성될 수 있다. 일부 경우들에서, 메모리 장치(110)는 (예를 들어, 외부 메모리 컨트롤러(105)를 통해 시스템(100)에 의해 제공된 명령들에 응답하고 실행하는) 시스템(100)에 대해 슬레이브형 장치 역할을 할 수 있다. 이러한 명령들은 기입 동작을 위한 기입 명령, 판독 동작을 위한 판독 명령, 리프레시 동작을 위한 리프레시 명령, 또는 기타 명령들과 같은 액세스 동작을 위한 액세스 명령을 포함할 수 있다. 메모리 장치(110)는 데이터 저장을 위해 원하는 또는 지정된 용량을 지원하기 위해 둘 이상의 메모리 다이들(160)(예를 들어, 메모리 칩들)을 포함할 수 있다. 둘 이상의 메모리 다이들을 포함하는 메모리 장치(110)는 멀티 다이 메모리 또는 패키지(멀티 칩 메모리 또는 패키지라고도 함)로 지칭될 수 있다.

시스템(100)은 프로세서(120), 기본 입력/출력 시스템(BIOS) 컴포넌트(125), 하나 이상의 주변 컴포넌트들(130) 및 입/출력(I/O) 컨트롤러(135)를 더 포함할 수 있다. 시스템(100)의 컴포넌트들은 버스(140)를 사용하여 서로 전자 통신할 수 있다.

프로세서(120)는 시스템(100)의 적어도 일부들을 제어하도록 구성될 수 있다. 프로세서(120)는 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 반도체(ASIC), 필드 프로그램 가능 게이트 어레이(FPGA) 또는 기타 프로그램 가능 로직 장치, 개별 게이트 또는 트랜지스터 로직, 개별 하드웨어 컴포넌트들일 수 있거나, 또는 이러한 유형의 컴포넌트들의 조합일 수 있다. 이러한 경우에, 프로세서(120)는 기타 예들 중에서, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 범용 GPU(GPGPU) 또는 시스템 온 칩(SoC)의 예일 수 있다.

BIOS 컴포넌트(125)는 시스템(100)의 다양한 하드웨어 컴포넌트들을 초기화하고 실행할 수 있는 펌웨어로 동작되는 BIOS를 포함하는 소프트웨어 컴포넌트일 수 있다. BIOS 컴포넌트(125)는 또한 프로세서(120)와 시스템(100)의 다양한 컴포넌트들, 예를 들어 주변 컴포넌트들(130), I/O 컨트롤러(135) 등 사이의 데이터 흐름을 관리할 수 있다. BIOS 컴포넌트(125)는 읽기 전용 메모리(ROM), 플래시 메모리 또는 임의의 다른 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.

주변 컴포넌트(들)(130)는 임의의 입력 장치 또는 출력 장치, 또는 시스템(100)에 통합되거나 이와 통합될 수 있는 이러한 장치들을 위한 인터페이스일 수 있다. 예들은 디스크 컨트롤러들, 사운드 컨트롤러, 그래픽 컨트롤러, 이더넷 컨트롤러, 모뎀, 범용 직렬 버스(USB) 컨트롤러, 직렬 또는 병렬 포트, 또는 주변 컴포넌트 인터커넥트(PCI) 또는 가속 그래픽 포트(AGP) 슬롯들과 같은 주변 카드 슬롯들을 포함할 수 있다. 주변 컴포넌트(들)(130)은 당업자에 의해 주변 장치들로 이해되는 다른 컴포넌트들일 수 있다.

I/O 컨트롤러(135)는 프로세서(120)와 주변 컴포넌트(들)(130), 입력 장치들(145) 또는 출력 장치들(150) 사이의 데이터 통신을 관리할 수 있다. I/O 컨트롤러(135)는 시스템(100)에 또는 이와 통합되지 않은 주변 장치들을 관리할 수 있다. 일부 경우에, I/O 컨트롤러(135)는 외부 주변 컴포넌트들에 대한 물리적 연결 또는 포트를 나타낼 수 있다.

입력(145)은 시스템(100) 또는 그 컴포넌트들에 정보, 신호들 또는 데이터를 제공하는 시스템(100) 외부의 장치 또는 신호를 나타낼 수 있다. 이는 사용자 인터페이스 또는 다른 장치들과의 또는 이들 간의 인터페이스를 포함할 수 있다. 일부 경우에서, 입력(145)은 하나 이상의 주변 컴포넌트들(130)을 통해 시스템(100)과 인터페이싱하는 주변 장치일 수 있거나 I/O 컨트롤러(135)에 의해 관리될 수 있다.

출력(150)은 시스템(100) 또는 그 임의의 컴포넌트들로부터 출력을 수신하도록 구성된 시스템(100) 외부의 장치 또는 신호를 나타낼 수 있다. 출력(150)의 예들로는, 디스플레이, 오디오 스피커들, 프린팅 장치, 인쇄 회로 기판 상의 다른 프로세서를 포함할 수 있다. 일부 경우에, 출력(150)은 하나 이상의 주변 컴포넌트들(130)을 통해 시스템(100)과 인터페이스하는 주변 장치일 수 있거나 I/O 컨트롤러(135)에 의해 관리될 수 있다.

시스템(100)의 컴포넌트들은 그 기능들을 수행하도록 설계된 범용 또는 특수 목적 회로부로 구성될 수 있다. 이는 다양한 회로 소자들, 예를 들어, 전도성 라인들, 트랜지스터들, 커패시터들, 인덕터들, 저항들, 증폭기들 또는 본원에 설명된 기능들을 수행하도록 구성된 다른 능동 또는 수동 소자들을 포함할 수 있다. 일부 예들에서, 메모리 장치(110)는 적어도 드라이버 및 비교기를 포함하는 테스터를 사용하여 테스트될 수신할 수 있다. 메모리 장치는 PAM4 데이터 패턴들을 수신할 수 있지만, PAM2 테스터를 사용하여 테스트될 수 있다. 테스트 시스템 구성들은 본원에 설명될 것이다.

메모리 장치(110)는 장치 메모리 컨트롤러(155) 및 하나 이상의 메모리 다이들(160)을 포함할 수 있다. 각 메모리 다이(160)는 로컬 메모리 컨트롤러(165)(예를 들어, 로컬 메모리 컨트롤러(165-a), 로컬 메모리 컨트롤러(165-b), 및/또는 로컬 메모리 컨트롤러(165-N)) 및 메모리 어레이(170)(예를 들어, 메모리 어레이(170-a), 메모리 어레이(170-b) 및/또는 메모리 어레이(170-N))를 포함할 수 있다. 메모리 어레이(170)는 메모리 셀들의 집합(예를 들어, 그리드)일 수 있으며, 각 메모리 셀은 적어도 1 비트의 디지털 데이터를 저장하도록 구성된다. 메모리 어레이들(170) 및/또는 메모리 셀들의 특징들은 도 2를 참조하여 더 상세히 설명된다.

메모리 장치(110)는 2차원(2D) 메모리 셀 어레이의 예일 수 있거나, 3차원(3D) 메모리 셀 어레이의 예일 수 있다. 예를 들어, 2D 메모리 장치는 단일 메모리 다이(160)를 포함할 수 있다. 3D 메모리 장치는 둘 이상의 메모리 다이들(160)(예를 들어, 메모리 다이(160-a), 메모리 다이(160-b) 및/또는 임의 수량의 메모리 다이들(160-N))을 포함할 수 있다. 3D 메모리 장치에서, 복수의 메모리 다이들(160-N)은 서로의 위에 적층될 수 있다. 일부 경우들에, 3D 메모리 장치의 메모리 다이들(160-N)은 데크들, 레벨들, 층들 또는 다이들로 지칭될 수 있다. 3D 메모리 장치는 임의 수량의(예를 들어, 2개 이상, 3개 이상, 4개 이상, 5개 이상, 6개 이상, 7개 이상, 8개 이상) 적층 메모리 다이들(160-N)을 포함할 수 있다. 이는 단일 2D 메모리 디바이스와 비교하여 기판에 배치될 수 있는 메모리 셀들의 수량을 증가시킬 수 있으며, 이는 결국 생산 비용을 감소시키거나, 메모리 어레이의 성능을 증가시키거나, 또는 둘 다 할 수 있다. 일부 3D 메모리 장치에서, 서로 다른 데크들은 일부 데크들이 워드 라인, 디지트 라인 및/또는 플레이트 라인 중 적어도 하나를 공유할 수 있도록 적어도 하나의 공통 액세스 라인을 공유할 수 있다.

장치 메모리 컨트롤러(155)는 메모리 장치(110)의 동작을 제어하는 회로들 또는 컴포넌트들을 포함할 수 있다. 이와 같이, 장치 메모리 컨트롤러(155)는 메모리 장치(110)가 명령들을 수행할 수 있도록 하는 하드웨어, 펌웨어 및 소프트웨어를 포함할 수 있으며, 메모리 장치(110)와 관련된 명령들, 데이터 또는 제어 정보를 수신, 전송 또는 실행하도록 구성될 수 있다. 장치 메모리 컨트롤러(155)는 외부 메모리 컨트롤러(105), 하나 이상의 메모리 다이들(160) 또는 프로세서(120)와 통신하도록 구성될 수 있다. 일부 경우들에서, 메모리 장치(110)는 외부 메모리 컨트롤러(105)로부터 데이터 및/또는 명령들을 수신할 수 있다. 예를 들어, 메모리 장치(110)는 메모리 장치(110)가 시스템(100)(예를 들어, 프로세서(120))의 컴포넌트를 대신하여 특정 데이터를 저장한다는 것을 나타내는 기입 명령 또는 메모리 장치(110)가 메모리 다이(160)에 저장된 특정 데이터를 시스템(100)(예를 들어, 프로세서(120))의 컴포넌트에 제공하는 것을 나타내는 판독 명령을 수신할 수 있다. 일부 경우들에서, 장치 메모리 컨트롤러(155)는 메모리 다이(160)의 로컬 메모리 컨트롤러(165)와 함께 본원에 설명된 메모리 장치(110)의 동작을 제어할 수 있다. 장치 메모리 컨트롤러(155) 및/또는 로컬 메모리 컨트롤러(165)에 포함되는 컴포넌트들의 예들은 외부 메모리 컨트롤러(105)로부터 수신된 신호들을 복조하기 위한 수신기들, 외부 메모리 컨트롤러(105)로 신호들을 변조 및 전송하기 위한 디코더들, 로직, 디코더들, 증폭기들, 필터들 등을 포함할 수 있다.

로컬 메모리 컨트롤러(165)(예를 들어, 메모리 다이(160)에 로컬)는 메모리 다이(160)의 동작들을 제어하도록 구성될 수 있다. 또한, 로컬 메모리 컨트롤러(165)는 장치 메모리 컨트롤러(155)와 통신(예를 들어, 데이터 및/또는 명령들을 수신 및 전송)하도록 구성될 수 있다. 로컬 메모리 컨트롤러(165)는 본원에 설명된 바와 같이 메모리 장치(110)의 동작을 제어하기 위해 장치 메모리 컨트롤러(155)를 지원할 수 있다. 일부 경우들에서, 메모리 장치(110)는 장치 메모리 컨트롤러(155)를 포함하지 않으며, 로컬 메모리 컨트롤러(165) 또는 외부 메모리 컨트롤러(105)는 본원에 설명된 다양한 기능들을 수행할 수 있다. 이와 같이, 로컬 메모리 컨트롤러(165)는 장치 메모리 컨트롤러(155), 다른 로컬 메모리 컨트롤러(165)와 통신하거나, 외부 메모리 컨트롤러(105) 또는 프로세서(120)와 직접 통신하도록 구성될 수 있다.

외부 메모리 컨트롤러(105)는 시스템(100)(예를 들어, 프로세서(120))의 컴포넌트들과 메모리 장치(110) 간의 정보, 데이터 및/또는 명령들의 통신을 가능하게 하도록 구성될 수 있다. 외부 메모리 컨트롤러(105)는 시스템(100)의 컴포넌트들이 메모리 장치의 동작에 대한 세부 사항들을 알 필요가 없도록 시스템(100)의 컴포넌트들과 메모리 장치(110) 사이의 연결 역할을 할 수 있다. 시스템(100)의 컴포넌트들은 외부 메모리 컨트롤러(105)가 충족하는 요청들(예를 들어, 판독 명령들 또는 기입 명령들)을 외부 메모리 컨트롤러(105)에 제공할 수 있다. 외부 메모리 컨트롤러(105)는 시스템(100)의 컴포넌트들과 메모리 장치(110) 사이에서 교환되는 통신들을 전환 또는 변환할 수 있다. 일부 경우들에서, 외부 메모리 컨트롤러(105)는 공통(소스) 시스템 클록 신호를 생성하는 시스템 클록을 포함할 수 있다. 일부 경우들에서, 외부 메모리 컨트롤러(105)는 공통(소스) 데이터 클록 신호를 생성하는 공통 데이터 클록을 포함할 수 있다.

일부 경우들에서, 외부 메모리 컨트롤러(105) 또는 시스템(100)의 다른 컴포넌트, 또는 본원에 설명된 그 기능들은 프로세서(120)에 의해 구현될 수 있다. 예를 들어, 외부 메모리 컨트롤러(105)는 시스템(100)의 프로세서(120) 또는 다른 컴포넌트들에 의해 구현된 하드웨어, 펌웨어 또는 소프트웨어 또는 그 일부 조합일 수 있다. 외부 메모리 컨트롤러(105)가 메모리 장치(110) 외부에 있는 것으로 도시되어 있지만, 일부 경우에, 외부 메모리 컨트롤러(105) 또는 본원에 설명된 그 기능들은 메모리 장치(110)에 의해 구현될 수 있다. 예를 들어, 외부 메모리 컨트롤러(105)는 장치 메모리 컨트롤러(155) 또는 하나 이상의 로컬 메모리 컨트롤러들(165)에 의해 구현되는 하드웨어, 펌웨어, 또는 소프트웨어, 또는 이들의 일부 조합일 수 있다. 일부 경우들에서, 외부 메모리 컨트롤러(105)는 외부 메모리 컨트롤러(105)의 일부들이 프로세서(120)에 의해 구현되고 다른 부분들이 장치 메모리 컨트롤러(155) 또는 로컬 메모리 컨트롤러(165)에 의해 구현되도록 프로세서(120) 및 메모리 장치(110)에 걸쳐 분산될 수 있다. 마찬가지로, 일부 경우들에서, 본원에서 장치 메모리 컨트롤러(155) 또는 로컬 메모리 컨트롤러(165)에 속하는 하나 이상의 기능들은 일부 경우에 외부 메모리 컨트롤러(105)(프로세서(120)와 별개로 또는 프로세서(120)에 포함됨)에 의해 수행될 수 있다.

시스템(100)의 컴포넌트들은 복수의 채널들(115)을 사용하여 메모리 장치(110)와 정보를 교환할 수 있다. 일부 예들에서, 채널들(115)은 외부 메모리 컨트롤러(105)와 메모리 장치(110) 사이의 통신들을 가능하게 할 수 있다. 각 채널(115)은 시스템(100)의 컴포넌트들과 관련된 단자들 사이의 하나 이상의 신호 경로들, 전도성 라인들 또는 전송 매체들(예를 들어, 전도체들)를 포함할 수 있다. 예를 들어, 채널(115)은 외부 메모리 컨트롤러(105)에서의 하나 이상의 핀들 또는 패드들을 포함하는 제1 단자 및 메모리 장치(110)에서의 하나 이상의 핀들 또는 패드들을 포함할 수 있다. 핀은 시스템(100) 장치의 전도성 입력 또는 출력 지점의 예일 수 있으며, 핀은 채널의 일부로 작동하도록 구성될 수 있다.

일부 경우들에서, 단자의 핀 또는 패드는 채널(115)의 신호 경로의 일부일 수 있다. 추가 신호 경로들은 시스템(100)의 컴포넌트 내에서 신호들을 라우팅하기 위해 채널의 단자와 결합될 수 있다. 예를 들어, 메모리 장치(110)는 채널(115)의 단자로부터 메모리 장치(110)(예를 들어, 장치 메모리 컨트롤러(155), 메모리 다이들(160), 로컬 메모리 컨트롤러들(165), 메모리 어레이들(170))의 다양한 컴포넌트들로 신호를 라우팅하는 신호 경로들(예를 들어, 메모리 다이(160) 내부와 같은, 메모리 장치(110) 내부의 신호 경로들 또는 그 컴포넌트들)을 포함할 수 있다. 일부 예들에서, 메모리 장치(110)는 데이터를 수신하기 위한 데이터 핀들을 포함할 수 있다. 이러한 데이터 핀들은 메모리 장치를 테스트할 뿐만 아니라, 기입 및 판독 동작들에 사용될 수 있다. 일부 예들에서, 메모리 장치(110)는 테스터에 결합될 수 있다. 테스터는 메모리 장치 데이터 핀들과 결합될 수 있는 테스터 전도성 라인들을 사용하여 메모리 디바이스와 통신할 수 있다. 일부 경우들에서, 테스터로부터의 단일 전도성 라인이 단일 메모리 장치 데이터 핀에 결합될 수 있거나, 테스터로부터의 2개의 전도성 라인들이 단일 메모리 장치 데이터 핀에 결합될 수 있거나, 테스터로부터의 3개의 전도성 라인들이 단일 메모리 장치 데이터 핀에 결합될 수 있다. 전도성 라인들은 메모리 장치 데이터 핀들을 통해 메모리 장치로 신호들을 전달할 수 있다.

채널들(115)(및 관련 신호 경로들 및 단자들)은 특정 유형의 정보를 전달하는 데 전용될 수 있다. 일부 경우들에서, 채널(115)은 통합 채널일 수 있고 따라서 다수의 개별 채널들을 포함할 수 있다. 예를 들어, 데이터 채널(190)은 x4(예를 들어, 4개의 신호 경로들을 포함), x8(예를 들어, 8개의 신호 경로들을 포함), x16(16개의 신호 경로들을 포함) 등일 수 있다.

일부 경우들에서, 채널들(115)은 하나 이상의 명령 및 어드레스(CA) 채널들(186)을 포함할 수 있다. CA 채널들(186)은 명령들과 관련된 제어 정보(예를 들어, 어드레스 정보)를 포함하는 외부 메모리 컨트롤러(105)와 메모리 장치(110) 사이에 명령들을 전달하도록 구성될 수 있다. 예를 들어, CA 채널(186)은 원하는 데이터의 어드레스를 갖는 판독 명령을 포함할 수 있다. 일부 경우들에서, CA 채널들(186)은 상승 클록 신호 에지 및/또는 하강 클록 신호 에지에 등록될 수 있다. 일부 경우들에서, CA 채널(186)은 8개 또는 9개의 신호 경로들을 포함할 수 있다.

일부 경우들에서, 채널들(115)은 하나 이상의 클록 신호(CK) 채널들(188)을 포함할 수 있다. CK 채널들(188)은 외부 메모리 컨트롤러(105)와 메모리 장치(110) 사이에 하나 이상의 공통 클록 신호들을 통신하도록 구성될 수 있다. 각 클록 신호는 하이 상태와 로우 상태 사이에서 진동하고 외부 메모리 컨트롤러(105)와 메모리 디바이스(110)의 동작들을 조정하도록 구성될 수 있다. 일부 경우들에서, 클록 신호는 차동 출력(예를 들어, CK_t 신호 및 CK_c 신호)일 수 있고 CK 채널들(188)의 신호 경로들은 그에 따라 구성될 수 있다. 일부 경우들에서, 클록 신호는 단일 엔디드일 수 있다. 일부 경우들에서, 클록 신호는 1.5 GHz 신호일 수 있다. CK 채널(188)은 임의 수량의 신호 경로들을 포함할 수 있다. 일부 경우들에서, 클록 신호 CK(예를 들어, CK_t 신호 및 CK_c 신호)는 메모리 장치(110)에 대한 명령 및 어드레싱 동작들, 또는 메모리 장치(110)에 대한 다른 시스템 전체 동작들에 대한 타이밍 기준을 제공할 수 있다. 따라서, 클록 신호(CK)는 제어 클록 신호(CK), 명령 클록 신호(CK) 또는 시스템 클록 신호(CK)로 다양하게 지칭될 수 있다. 시스템 클록 신호(CK)는 하나 이상의 하드웨어 컴포넌트들(예를 들어, 오실레이터들, 크리스탈들, 논리 게이트들, 트랜지스터들 등)을 포함할 수 있는 시스템 클록에 의해 생성될 수 있다.

일부 경우들에서, 채널들(115)은 하나 이상의 데이터(DQ) 채널들(190)을 포함할 수 있다. 데이터 채널들(190)은 외부 메모리 컨트롤러(105)와 메모리 장치(110) 사이에서 데이터 및/또는 제어 정보를 전달하도록 구성될 수 있다. 예를 들어, 데이터 채널들(190)은 메모리 장치(110)에 기입될 정보(예를 들어, 양방향) 또는 메모리 장치(110)로부터 판독된 정보를 전달할 수 있다. 데이터 채널들(190)은 다양한 상이한 변조 방식들(예를 들어, NRZ, PAM4)을 사용하여 변조될 수 있는 신호들을 통신할 수 있다.

일부 경우들에서, 채널들(115)은 다른 목적에 전용될 수 있는 하나 이상의 다른 채널들(192)을 포함할 수 있다. 이러한 다른 채널들(192)은 임의 수량의 신호 통로들을 포함할 수 있다.

일부 경우들에서, 다른 채널들(192)은 하나 이상의 기입 클록 신호(WCK) 채널들을 포함할 수 있다. WCK의 'W'는 명목상 "기입"을 의미할 수 있지만, 기입 클록 신호(WCK)(예를 들어, WCK_t 신호 및 WCK_c 신호)는 일반적으로 메모리 장치(110)에 대한 액세스 동작들에 대한 타이밍 기준(예를 들어, 판독 및 기입 동작들 둘 모두에 대한 타이밍 기준)을 제공할 수 있다. 따라서, 기입 클록 신호(WCK)는 또한 데이터 클록 신호(WCK)로 지칭될 수 있다. WCK 채널들은 외부 메모리 컨트롤러(105)와 메모리 장치(110) 사이에서 공통 데이터 클록 신호를 전달하도록 구성될 수 있다. 데이터 클록 신호는 외부 메모리 컨트롤러(105)와 메모리 장치(110)의 액세스 동작(예를 들어, 기입 동작 또는 판독 동작)을 조정하도록 구성될 수 있다. 일부 경우들에서, 기입 클록 신호는 차동 출력(예를 들어, WCK_t 신호 및 WCK_c 신호)일 수 있고 WCK 채널들의 신호 경로들은 그에 따라 구성될 수 있다. WCK 채널은 임의 수량의 신호 경로들을 포함할 수 있다. 데이터 클록 신호(WCK)는 하나 이상의 하드웨어 컴포넌트들(예를 들어, 오실레이터들, 크리스탈들, 논리 게이트들, 트랜지스터들 등)을 포함할 수 있는 데이터 클록에 의해 생성될 수 있다.

일부 경우들에서, 다른 채널들(192)은 하나 이상의 에러 검출 코드(EDC) 채널들을 포함할 수 있다. EDC 채널들은 시스템 신뢰성을 향상시키기 위해 체크섬과 같은 에러 검출 신호들을 전달하도록 구성될 수 있다. EDC 채널은 임의 수량의 신호 경로들을 포함할 수 있다.

채널들(115)은 다양한 다른 아키텍쳐들을 사용하여 외부 메모리 컨트롤러(105)와 메모리 장치(110)를 결합할 수 있다. 다양한 아키텍처들의 예들은 버스, 점 대 점 연결, 크로스바, 실리콘 인터포저와 같은 고밀도 인터포저, 또는 유기 기판에 형성된 채널들 또는 이들의 일부 조합을 포함할 수 있다. 예를 들어, 일부 경우들에서, 신호 경로들은 실리콘 인터포저 또는 유리 인터포저와 같은 고밀도 인터포저를 적어도 부분적으로 포함할 수 있다.

채널들(115)을 통해 통신되는 신호들은 다양한 상이한 변조 방식들을 사용하여 변조될 수 있다. 일부 경우들에서, 이진 부호(또는 이진 레벨) 변조 방식은 외부 메모리 컨트롤러(105)와 메모리 장치(110) 사이에서 통신되는 신호들을 변조하는 데 사용될 수 있다. 이진 부호 변조 방식은 M이 2인 M-진 변조 방식의 예일 수 있다. 이진 부호 변조 방식의 각 부호는 1 비트의 디지털 데이터를 나타내도록 구성될 수 있다(예를 들어, 부호는 논리 1 또는 논리 0을 나타낼 수 있다). 이진 부호 변조 방식의 예들로는 이에 제한되는 것은 아니나, 비제로 복귀(NRZ), 유니폴라 인코딩, 바이폴라 인코딩, 맨체스터 인코딩, 두 개의 부호들(예를 들어, PAM2)을 갖는 펄스 진폭 변조(PAM) 등을 포함한다. 일부 예들에서, PAM4 변조 방식을 사용하여 변조된 신호를 송수신하도록 구성된 메모리 장치는 PAM2 변조 방식을 사용하여 변조된 신호를 송수신하도록 구성되는 테스터를 사용하여 테스트될 수 있다.

일부 경우들에서, 멀티 부호(또는 멀티 레벨) 변조 방식은 외부 메모리 컨트롤러(105)와 메모리 장치(110) 사이에서 통신되는 신호들을 변조하는 데 사용될 수 있다. 멀티 부호 변조 방식은 M이 3 이상인 M-진 변조 방식의 예일 수 있다. 멀티 부호 변조 방식의 각 부호는 1 비트 이상의 디지털 데이터를 나타내도록 구성될 수 있다(예를 들어, 부호는 논리 00 또는 논리 01, 논리 10 또는 논리 11을 나타낼 수 있다). 멀티 부호 변조 방식의 예들로는 이에 제한되는 것은 아니나, PAM4, PAM8 등, 직교 진폭 변조(QAM), 직교 위상 시프트 키잉(QPSK) 등을 포함한다. 멀티 부호 신호 또는 PAM4 신호는 1 비트 이상의 정보를 인코딩하기 위해 적어도 3개의 레벨들을 포함하는 변조 방식을 사용하여 변조되는 신호일 수 있다. 멀티 부호 변조 방식들 및 부호들은 대안으로 비-이진, 멀티-비트 또는 고차 변조 방식들 및 부호들로 지칭될 수 있다. 일부 예들에서, 이진 부호 변조 방식을 사용하여 신호들을 생성하도록 구성되는 드라이버를 사용하여 멀티 부호 변조 방식을 사용하여 변조된 신호들을 전달할 수 있는 메모리 장치를 테스트하는 것이 바람직할 수 있다.

도 2는 본 개시의 다양한 예들에 따른 예시적인 메모리 다이(200)의 예를 예시한다. 메모리 다이(200)는 도 1을 참조하여 설명된 메모리 다이들(160)의 예일 수 있다. 일부 경우들에서, 메모리 다이(200)는 메모리 칩, 메모리 장치 또는 전자 메모리 장치로 지칭될 수 있다. 메모리 다이(200)는 상이한 로직 상태들을 저장하도록 프로그래밍 가능한 하나 이상의 메모리 셀들(205)을 포함할 수 있다. 각 메모리 셀(205)은 둘 이상의 상태들을 저장하도록 프로그래밍될 수 있다. 예를 들어, 메모리 셀(205)은 한 번에 1 비트의 디지털 로직(예를 들어, 논리 0 및 논리 1)을 저장하도록 구성될 수 있다. 일부 경우들에서, 단일 메모리 셀(205)(예를 들어, 멀티 레벨 메모리 셀)은 한 번에 1 비트 이상의 디지털 로직(예를 들어, 논리 00, 논리 01, 논리 10, 또는 논리 11)을 저장하도록 구성될 수 있다.

판독 및 기입과 같은 동작들은 워드 라인(210) 및/또는 디지트 라인(215)과 같은 액세스 라인을 활성화 또는 선택함으로써 메모리 셀들(205)에서 수행될 수 있다. 일부 경우들에서, 디지털 라인들(215)은 또한 비트 라인들로 지칭될 수 있다. 액세스 라인들, 워드 라인들 및 비트 라인들 또는 그 유사체들에 대한 참조들은 이해나 동작의 손실 없이 상호 교환 가능하다. 워드 라인(210) 또는 디지트 라인(215)을 활성화시키거나 선택하는 것은 각 라인에 전압을 인가하는 것을 포함할 수 있다.

메모리 다이(200)는 그리드형 패턴으로 배열된 액세스 라인들(예를 들어, 워드 라인들(210) 및 디지트 라인들(215))을 포함할 수 있다. 메모리 셀들(205)은 워드 라인들(210)과 디지트 라인들(215)의 교차점들에 위치될 수 있다. 워드 라인(210) 및 디지트 라인(215)을 활성화함(예를 들어, 워드 라인(210) 또는 디지트 라인(215)에 전압을 인가함)으로써, 단일 메모리 셀(205)이 그들의 교차점에서 액세스될 수 있다.

메모리 셀들(205)에 액세스하는 것은 행 디코더(220)와 열 디코더(225)를 통해 제어될 수 있다. 예를 들어, 행 디코더(220)는 로컬 메모리 컨트롤러(260)로부터 행 어드레스를 수신하고 수신된 행 어드레스에 기초하여 워드 라인(210)을 활성화시킬 수 있다. 열 디코더(225)는 로컬 메모리 컨트롤러(260)로부터 열 어드레스를 수신하고 수신된 열 어드레스에 기초하여 디지트 라인(215)을 활성화시킬 수 있다. 예를 들어, 메모리 다이(200)는 WL_1 내지 WL_M으로 라벨링된 다수의 워드 라인들(210), 및 DL_1 내지 DL_N으로 라벨링된 다수의 디지트 라인들(215)을 포함할 수 있으며, 여기서 M 및 N은 메모리 어레이의 크기에 따라 달라질 수 있다. 따라서, 워드 라인(210)과 디지트 라인(215)인, 예를 들어 WL_1과 DL_3을 활성화시킴으로써, 그 교차점에 있는 메모리 셀(205)이 액세스될 수 있다. 2차원 또는 3차원 구성에서 워드 라인(210)과 디지트 라인(215)의 교차점은 메모리 셀(205)의 어드레스로 지칭될 수 있다. 일부 예들에서, 메모리 장치(110)는 개별 메모리 셀들에 액세스하고 메모리 장치들에 시그널링을 전달할 수 있는 테스터로 테스트될 수 있다.

메모리 셀(205)은 커패시터(230) 및 스위칭 컴포넌트(235)와 같은 로직 저장 컴포넌트를 포함할 수 있다. 커패시터(230)는 유전체 커패시터 또는 강유전체 커패시터의 예일 수 있다. 커패시터(230)의 제1 노드는 스위칭 컴포넌트(235)와 결합될 수 있고 커패시터(230)의 제2 노드는 전압 소스(240)와 결합될 수 있다. 일부 경우들에서, 전압 소스(240)는 Vpl과 같은 셀 플레이트 기준 전압일 수 있거나, Vss와 같은 접지일 수 있다. 일부 경우들에서, 전압 소스(240)는 플레이트 라인 드라이버와 결합된 플레이트 라인의 예일 수 있다. 스위칭 컴포넌트(235)는 트랜지스터 또는 2개의 컴포넌트들 사이의 전자 통신을 선택적으로 설정하거나 해제하는 임의의 다른 유형의 스위치 장치의 예일 수 있다.

메모리 셀(205)을 선택 또는 선택 해제하는 것은 스위칭 컴포넌트(235)를 활성화 또는 비활성화함으로써 달성될 수 있다. 커패시터(230)는 스위칭 컴포넌트(235)를 사용하여 디지트 라인(215)과 전자 통신할 수 있다. 예를 들어, 커패시터(230)는 스위칭 컴포넌트(235)가 비활성화될 때 디지트 라인(215)으로부터 분리될 수 있고, 커패시터(230)는 스위칭 컴포넌트(235)가 활성화될 때 디지트 라인(215)과 결합될 수 있다. 일부 경우들에서, 스위칭 컴포넌트(235)는 트랜지스터이고 그 동작은 트랜지스터 게이트에 전압을 인가함으로써 제어될 수 있으며, 트랜지스터 게이트와 트랜지스터 소스 간의 전압 차이는 트랜지스터의 임계 전압보다 크거나 작을 수 있다. 일부 경우에, 스위칭 컴포넌트(235)는 p-형 트랜지스터 또는 n-형 트랜지스터일 수 있다. 워드 라인(210)은 스위칭 컴포넌트(235)의 게이트와 전자 통신할 수 있고, 워드 라인(210)에 인가되는 전압에 기초하여 스위칭 컴포넌트(235)를 활성화/비활성화할 수 있다.

감지 컴포넌트(245)는 메모리 셀(205)의 커패시터(230)에 저장된 상태(예를 들어, 전하)를 검출하고 저장된 상태에 기초하여 메모리 셀(205)의 논리 상태를 결정하도록 구성될 수 있다. 메모리 셀(205)에 의해 저장된 전하는 일부 경우에 극히 작을 수 있다. 이와 같이, 감지 컴포넌트(245)는 메모리 셀(205)에 의해 출력된 신호를 증폭하기 위해 하나 이상의 감지 증폭기들을 포함할 수 있다. 감지 증폭기들은 판독 동작 동안 디지트 라인(215)의 전하의 작은 변화를 검출할 수 있고, 검출된 전하에 기초하여 논리 상태 0 또는 논리 상태 1에 대응하는 신호들를 생성할 수 있다. 판독 동작 동안, 메모리 셀(205)의 커패시터(230)는 신호를 그 대응하는 디지트 라인(215)에 출력(예를 들어, 전하 방전)할 수 있다. 신호는 디지트 라인(215)의 전압이 변화하도록 할 수 있다. 감지 컴포넌트(245)는 디지트 라인(215)에 걸쳐 메모리 셀(205)로부터 수신된 신호를 기준 신호(250)(예를 들어, 기준 전압)와 비교하도록 구성될 수 있다. 감지 컴포넌트(245)는 비교에 기초하여 메모리 셀(205)의 저장된 상태를 결정할 수 있다. 예를 들어, 이진 시그널링 시, 디지트 라인(215)이 기준 신호(250)보다 높은 전압을 갖는 경우, 감지 컴포넌트(245)는 메모리 셀(205)의 저장된 상태가 논리 1이라고 결정할 수 있고, 디지트 라인(215)이 기준 신호(250)보다 낮은 전압을 갖는 경우, 감지 컴포넌트(245)는 메모리 셀(205)의 저장된 상태가 논리 0이라고 결정할 수 있다. 감지 컴포넌트(245)는 신호들의 차이를 검출하고 증폭하기 위한 다양한 트랜지스터들 또는 증폭기들을 포함할 수 있다. 메모리 셀(205)의 검출된 논리 상태는 출력(255)으로서 열 디코더(225)를 통해 출력될 수 있다. 일부 경우들에서, 감지 컴포넌트(245)는 다른 컴포넌트(예를 들어, 열 디코더(225), 행 디코더(220))의 일부일 수 있다. 일부 경우들에서, 감지 컴포넌트(245)는 행 디코더(220) 또는 열 디코더(225)와 전자 통신할 수 있다.

로컬 메모리 컨트롤러(260)는 다양한 컴포넌트들(예를 들어, 행 디코더(220), 열 디코더(225) 및 감지 컴포넌트(245))를 통해 메모리 셀들(205)의 동작을 제어할 수 있다. 로컬 메모리 컨트롤러(260)는 도 1을 참조하여 설명된 로컬 메모리 컨트롤러(165)의 예일 수 있다. 일부 경우들에서, 행 디코더(220), 열 디코더(225) 및 감지 컴포넌트(245) 중 하나 이상은 로컬 메모리 컨트롤러(260)와 같은 장소에 배치될 수 있다. 로컬 메모리 컨트롤러(260)는 외부 메모리 컨트롤러(105)(또는 도 1을 참조하여 설명된 장치 메모리 컨트롤러(155))로부터 명령들 및/또는 데이터를 수신하고, 명령들 및/또는 데이터를 메모리 다이(200)에 의해 사용될 수 있는 정보로 변환하고, 메모리 다이(200)에 대해 하나 이상의 동작들을 수행하고, 하나 이상의 동작들을 수행하는 것에 응답하여 메모리 다이(200)로부터 외부 메모리 컨트롤러(105)(또는 장치 메모리 컨트롤러(155))로 데이터를 통신하도록 구성될 수 있다. 로컬 메모리 컨트롤러(260)는 타겟 워드 라인(210) 및 타겟 디지트 라인(215)을 활성화하기 위한 행 및 열 어드레스 신호들을 생성할 수 있다. 로컬 메모리 컨트롤러(260)는 또한 메모리 다이(200)의 동작 동안 사용된 다양한 전압들 또는 전류들을 생성 및 제어할 수 있다. 일반적으로, 본원에 설명된 인가된 전압 도는 전류의 크기, 형태 또는 지속시간은 조정되거나 달라질 수 있으며, 메모리 다이(200)를 동작 시 설명된 다양한 동작들에 대해 상이할 수 있다.

일부 경우들에서, 로컬 메모리 컨트롤러(260)는 메모리 다이(200)의 하나 이상의 메모리 셀들(205)에 대해 기입 동작(예를 들어, 프로그래밍 동작)을 수행하도록 구성될 수 있다. 기입 동작 동안, 메모리 다이(200)의 메모리 셀(205)은 원하는 논리 상태를 저장하도록 프로그래밍될 수 있다. 일부 경우들에서, 복수의 메모리 셀들(205)은 단일 기입 동작 동안 프로그래밍될 수 있다. 로컬 메모리 컨트롤러(260)는 기입 동작을 수행할 타겟 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 컨트롤러(260)는 타겟 메모리 셀(205)(예를 들어, 타겟 메모리 셀(205)의 어드레스)과 전자 통신하는 타겟 워드 라인(210) 및 타겟 디지트 라인(215)을 식별할 수 있다. 로컬 메모리 컨트롤러(260)는 타겟 메모리 셀(205)에 액세스하기 위해 타겟 워드 라인(210) 및 타겟 디지트 라인(215)을 활성화(예를 들어, 워드 라인(210) 또는 디지트 라인(215)에 전압 인가)할 수 있다. 로컬 메모리 컨트롤러(260)는 기입 동작 동안 디지트 라인(215)에 특정 신호(예를 들어, 전압)를 인가하여 메모리 셀(205)의 커패시터(230)에 특정 상태(예를 들어, 전하)를 저장할 수 있으며, 특정 상태(예를 들어, 전하)는 원하는 논리 상태를 나타낼 수 있다.

일부 예들에서, 메모리 장치(110)는 테스터에 의해 제공된 메모리 장치(110)에 데이터를 기입함으로써 테스트될 수 있다. 테스터는 메모리 장치와 결합될 수 있으며, PAM2 시그널링을 사용하여 통신할 수 있지만 메모리 장치에서 PAM4 패턴을 테스트할 수 있다. 테스터는 풀 스윙 데이터 패턴들, 인접 레벨들, 거의 인접한 레벨들, 멀티 패스 기입 기술들, 3중 상태 드라이버들 등을 분석하여 메모리 장치를 테스트할 수 있다.

일부 경우들에서, 로컬 메모리 컨트롤러(260)는 메모리 다이(200)의 하나 이상의 메모리 셀들(205)에 대해 판독 동작(예를 들어, 감지 동작)을 수행하도록 구성될 수 있다. 판독 동작 동안, 메모리 다이(200)의 메모리 셀(205)에 저장된 논리 상태가 결정될 수 있다. 일부 경우들에서, 복수의 메모리 셀들(205)은 단일 판독 동작 동안 감지될 수 있다. 로컬 메모리 컨트롤러(260)는 판독 동작을 수행할 타겟 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 컨트롤러(260)는 타겟 메모리 셀(205)(예를 들어, 타겟 메모리 셀(205)의 어드레스)과 전자 통신하는 타겟 워드 라인(210) 및 타겟 디지트 라인(215)을 식별할 수 있다. 로컬 메모리 컨트롤러(260)는 타겟 메모리 셀(205)에 액세스하기 위해 타겟 워드 라인(210) 및 타겟 디지트 라인(215)을 활성화(예를 들어, 워드 라인(210) 또는 디지트 라인(215)에 전압 인가)할 수 있다. 타겟 메모리 셀(205)은 액세스 라인을 바이어싱하는 것에 응답하여 신호를 감지 컴포넌트(245)로 전송할 수 있다. 감지 컴포넌트(245)는 신호를 증폭시킬 수 있다. 로컬 메모리 컨트롤러(260)는 감지 컴포넌트(245)를 시동(예를 들어, 감지 컴포넌트를 래치)함으로써 메모리 셀(205)로부터 수신된 신호를 기준 신호(250)와 비교할 수 있다. 그 비교에 기초하여, 감지 컴포넌트(245)는 메모리 셀(205)에 저장된 논리 상태를 결정할 수 있다. 로컬 메모리 컨트롤러(260)는 판독 동작의 일부로서 메모리 셀(205)에 저장된 논리 상태를 외부 메모리 컨트롤러(105)(또는 장치 메모리 컨트롤러(155))에 전달할 수 있다.

도 3은 본원에 예들에 따른 메모리 장치를 위한 멀티 레벨 시그널링을 지원하는 시스템(300)의 일 예를 예시한다. 시스템(300)은 테스터(305) 및 메모리 장치(310)를 포함할 수 있다. 일부 예들에서, 메모리 장치(310)는 도 1 및 2를 참조하여 설명된 메모리 다이(200)의 예일 수 있다.

시스템(300)은 테스터(305)와 결합될 수 있는 메모리 장치(310)를 포함할 수 있다. 일부 예들에서, 테스터(305)는 드라이버들 및 비교기들을 포함할 수 있다. 테스터(305)는 전도성 라인(315)을 통해, 그리고 일부 경우들에서는 전도성 라인들(320, 325)을 통해 메모리 장치(310)와 통신할 수 있다. 3개의 전도성 라인들이 도 3에 도시되어 있지만, 임의 수량의 전도성 라인들이 테스터(305)와 메모리 장치(310) 사이에 정보를 전달하는 데 사용될 수 있다. 도 3에 도시된 바와 같이, 전도성 라인들(315, 320, 325)은 테스터(305)와 메모리 장치(310)의 제1 데이터 핀 사이에서 시그널링을 전달할 수 있다. 추가로, 전도성 라인들(320, 325)은 메모리 장치(310)의 제2 및 제3 데이터 핀과 결합될 수 있다. 일부 예들에서, 3개의 전도성 라인들(315, 320 및 325) 중 임의 수량이 메모라 장치의 단일 데이터 핀과 결합될 수 있다.

일부 예들에서, 메모리 장치(310)는 2개의 레벨들을 포함하는 변조 방식을 사용하여 변조된 신호를 수신할 수 있으며, 신호는 전도성 라인(315)을 통해 전달된다. 일부 예들에서, 메모리 장치(310)는 3개 이상의 레벨들을 포함하는 변조 방식을 사용하여 변조된 신호를 수신할 수 있다. 일부 예들에서, 메모리 장치(310)는 PAM4 시그널링을 사용하여 수신 및/또는 송신하도록 구성될 수 있다. 테스터(305)의 PAM2 드라이버들 및/또는 비교기들을 사용하여 메모리 장치(310) 상의 PAM4 데이터 패턴들을 테스트하는 것이 바람직할 수 있다.

일부 예들에서, 테스터(305)는 자동 테스트 장비(ATE)의 예일 수 있다. 테스터(305)는 전원 공급 장치, 신호 생성기, 디지털 패턴 생성기, 펄스 생성기, 프로세서, 메모리, 컨트롤러, 또는 이들의 임의의 조합을 포함할 수 있다. 테스터(305)는 오실로스코프, 주파수 카운터, 또는 메모리 장치(310)의 응답을 분석할 수 있는 임의의 기타 적절한 장치일 수 있다. 테스터(305)는 메모리 장치(310)로부터 수신된 신호들을 복조하기 위한 수신기들, 메모리 장치(310)로 신호들을 변조 및 송신하기 위한 디코더들, 로직, 디코더들, 증폭기들, 필터들 등 또는 이들의 임의의 조합을 포함할 수 있다. 테스터(305)는 하드웨어, 펌웨어, 또는 소프트웨어, 또는 이들의 일부 조합일 수 있으며, 본원에 설명된 시스템들의 프로세서 또는 다른 컴포넌트들에 의해 구현될 수 있다.

도 4는 본원에 개시된 바와 같은 예들에 따른 메모리 장치를 위한 멀티 레벨 시그널링을 지원하는 시스템(400)의 일 예를 예시한다. 시스템(400)은 테스터(405) 및 메모리 장치(406)를 포함할 수 있다. 일부 예들에서, 테스터(405)는 도 3을 참조하여 설명된 테스터(305)의 일 예일 수 있다. 일부 예들에서, 메모리 장치(406)는 도 1 내지 3을 참조하여 설명된 메모리 장치들(110 및 310) 또는 메모리 다이(200)의 예들일 수 있다.

시스템(400)은 메모리 장치(406) 및 테스터(405)를 포함할 수 있다. 일부 예들에서, 메모리 장치(406)는 테스터(405) 또는 다른 장치들(예를 들어, 호스트 장치)와 시그널링을 송신 또는 수신하도록 구성될 수 있다. 시그널링은 시간 슬롯 당 하나의 부호를 포함할 수 있으며, 여기서 부호는 두 개의 레벨들 중 하나일 수 있다. 이 시그널링 유형은 본원에서는 PAM2 시그널링 또는 NRZ 시그널링으로 지칭될 수 있다. 일부 예들에서, 메모리 장치(406)는 시간 슬롯 당 하나의 부호가 3개의 레벨들, 4개의 레벨들 또는 그 이상 중 하나일 수 있으며 2 비트 이상의 디지털 로직을 나타낼 수 있는 시그널링을 수신할 수 있다. 일부 경우들에서, 이러한 시그널링은 PAM4 시그널링으로 지칭될 수 있다.

일부 예들에서, 테스터(405)는 하나 이상의 드라이버들(410) 및 하나 이상의 비교기들(415)을 포함할 수 있다. 단일 드라이버(410) 및 비교기(415)가 도 4에 도시될 수 있지만, 다수의 드라이버들 및 비교기들은 메모리 장치(406)를 테스트하기 위해 시스템(400)에서 사용될 수 있다. 드라이버(410)는 전도성 라인들을 사용하여 메모리 장치(310)와 통신할 수 있다. 본원에 사용된 바와 같이, 전도성 라인은 테스터 채널의 일 예일 수 있으며, 여기서 테스터 채널은 테스터(405)와 메모리 장치(406) 사이에 연결된 라인들일 수 있다. 전도성 라인들(420-a 및 420-b)은 테스터(405)와 메모리 장치(406) 사이에 제어 신호들을 전달하는 제어 라인들일 수 있다. 일부 예들에서, 테스터(405)의 제어 라인들은 메모리 장치(406) 상의 제어 핀들에서 수신될 수 있는 어드레스들을 제공할 수 있다. 제어 정보는 어드레스, 활성화 정보 등을 제공할 수 있다. 전도성 라인들(425-a 및 425-b)은 테스터(405)와 메모리 장치(406) 사이에서 데이터 신호들을 전달하는 데이터 라인들일 수 있다. 메모리 장치(406)는 데이터 라인들(430-a 및 430-b)을 통해 시그널링을 수신할 수 있다. 데이터 라인들(430-a 및 430-b)은 메모리 장치(406) 상의 데이터 핀들일 수 있다. 일부 예들에서, 메모리 장치(406)는 데이터 라인들(430-a 및 430-b)을 통해 테스터(405)로 데이터를 전송할 수 있다. 일부 예들에서, 액세스 명령은 데이터를 요청할 수 있으며 메모리 장치(406)에서 수신될 수 있다. 메모리 장치(406)는 데이터 라인들(430-a 및 430b) 상의 데이터를 전송하여 요청 장치에 데이터를 제공할 수 있다.

일부 예들에서, 시스템(400)은 두 레벨들 사이의 신호를 변조하기 위해 메모리 장치(406) 데이터 라인당 하나의 PAM2 드라이버(410)를 포함할 수 있다. 데이터 라인당 하나의 PAM2 드라이버를 제공함으로써, 전체 PAM4 신호는 메모리 장치(406)가 4개의 레벨들을 수신하도록 구성될 수 있고 PAM2 드라이버가 2개의 레벨들을 제공할 수 있으로 통신되지 않을 수 있다. 일부 예들에서, PAM2 드라이버(410)는 PAM4 신호와 관련된 레벨들의 풀 스윙을 제공할 수 있다. 예를 들어, PAM2 드라이버(410)는 PAM4 신호의 최저 레벨과 관련된 제1 전압을 출력하고 PAM4 신호의 최고 레벨과 관련된 제2 전압을 출력하도록 구성될 수 있다. 일부 예들에서, 신호와 관련된 레벨들의 풀 스윙은 장치가 송신 또는 수신할 수 있는 가장 낮은 신호 및 가장 높은 신호일 수 있다. 다른 예들에서, PAM2 드라이버는 PAM4 신호 또는 3개 이상의 레벨들을 사용하는 임의의 다른 변조 방식과 관련된 임의의 레벨과 관련된 임의의 전압을 생성할 수 있다. 레벨들의 풀 스윙을 제공하는 것이 PAM4 신호를 제공하지 않을 수 있지만, 테스터(405) 또는 메모리 장치(406)는 메모리 장치(406)가 적절하게 기능하는지에 대한 일부 정보를 결정하기 위해 레벨들의 풀 스윙을 사용할 수 있다. 일부 예들에서, 가장 낮은 레벨이 검출 경계에 있을 수 있다는 것이 검출될 수 있다. 일부 예들에서, 이전 레벨 또는 부호의 에코에서와 같이, 부호간 간섭(ISI)을 체크하는 것이 가능할 수 있다.

일부 예들에서, PAM2 드라이버(410)는 인접 레벨들을 제공할 수 있다. 이러한 예들에서, 3개 이상의 레벨들을 포함하는 변조 방식은 제1 레벨(예를 들어, 최하위 레벨), 제2 레벨(예를 들어, 하위 중간 레벨), 제3 레벨(예를 들어, 상위 중간 레벨) 또는 제4 레벨(예를 들어, 최상위 레벨)로 구성될 수 있다. PAM2 드라이버는 3개 이상의 레벨들을 포함하는 변조 방식과 관련된 레벨들 또는 부호들의 임의의 조합을 사용하는 PAM2 신호를 생성하도록 구성될 수 있다. 일부 예들에서, 테스터는 특정 부호 전환을 테스트하기 위한 시그널링을 생성할 수 있다. 일부 예들에서, 테스터는 0 레벨에서 1 레벨로의 전환을 구체적으로 테스트하기 위해 예컨대 0 레벨에서 1 레벨로의 시그널링을 생성할 수 있다. 일부 예들에서, 테스터는 1에서 2 로의 전환 등을 구체적으로 테스트하기 위해 예컨대 1 레벨에서 2 레벨로의 시그널링을 생성할 수 있다. 또 다른 예들에서, 테스터는 0 레벨에서 2 레벨로의 전환에 대한 시그널링을 생성할 수 있다. 부호들 또는 부호 전환의 임의의 조합은 테스터에 의해 생성될 수 있다. 메모리 장치(406)는 신호가 하이인지 로우인지를 결정할 수 있는 슬라이서를 포함할 수 있다. 일부 예들에서, 메모리 장치(406)는 PAM2 시그널링 또는 PAM4 시그널링을 위한 2개의 슬라이서들을 포함할 수 있다. 일부 예들에서, 메모리 장치 슬라이서들은 제1 레벨과 제2 레벨 사이, 제2 레벨과 제3 레벨 사이 또는 제3 레벨과 제4 레벨 사이를 구별하는 것을 포함하여, 신호가 변조되는 레벨을 결정할 수 있도록 메모리 장치 슬라이서의 기준 전압 또는 기준 신호를 변경하여 조정될 수 있다.

일부 예들에서, PAM2 드라이버는 레벨들의 풀 스윙을 제공하지 못할 수 있으며, 대신 0 레벨과 1 레벨, 0 레벨과 2 레벨, 2 레벨과 3 레벨과 같은 거의 인접한 레벨들을 제공할 수 있다. 테스터(405)가 PAM4 신호를 제공할 수 없더라도, 높은 레벨의 정밀도와 신뢰성으로 각 범위를 테스트하고 특성화하는 것이 가능할 수 있다.

다른 예들에서, PAM2 드라이버가 두 개의 레벨들을 제공할 수 있더라도, PAM2 드라이버의 서로 다른 테스터 채널들은 서로 다른 레벨들을 제공하도록 프로그래밍될 수 있다. 일부 예들에서, 테스터(405)는 레벨 0과 레벨 3 사이에서 전환할 수 있는 능력을 가질 수 있고, 다른 데이터 라인들에 대해 다른 레벨들이 사용될 수 있다. 메모리 장치(406)의 제1 데이터 핀인 DQ1은 희생 신호들(예를 들어, 일반적인 성능 조건에서 데이터를 전달하는 신호들)에 사용될 수 있는 반면, 제2 데이터 핀인 DQ0 및 제3 데이터 핀인 DQ2는 공격 신호(예를 들어, 테스트 목적으로 인접 신호들을 간섭하도록 구성된 신호들)에 사용될 수 있다. 이 예에서, 세 개의 테스터 채널들은 세 개의 데이터 라인들에 사용될 수 있다.

일부 예들에서, 제1 신호는 다른 전도성 라인들에 신호들을 유도할 수 있고, 제2 신호는 제1 신호에 의해 간섭될 수 있으며, 제2 신호는 PAM4 변조 방식을 사용하여 변조될 수 있다. 이는 PAM4 변조 방식을 사용하여 변조된 신호들의 간섭을 테스트하기 위해 PAM2 신호를 제공하는 예일 수 있다.

2개의 테스터 채널들을 단일 테스터 채널로 결합하여 이중 전송 라인으로 4개의 레벨들을 제공할 수 있다. 이중 전송 라인은 메모리 장치(406) 상의 하나의 데이터 핀에 연결될 수 있는 테스터(405)로부터의 두 라인들을 포함할 수 있다. 3중 전송 라인은 메모리 장치(406)의 하나의 데이터 핀에 연결될 수 있는 테스터(405)로부터의 세 개의 라인들을 포함할 수 있다. 일부 예들에서, 데이터 마스킹은 PAM2 데이터의 2개 이상의 패스들로 메모리 장치(406)에 기입함으로써 PAM4 데이터를 기입하는 데 사용될 수 있다. 테스터(405)는 메모리 장치(406)에 기입될 수 있는 일부 비트들을 메모리 장치(406)로 전송할 수 있다. 일부 경우들에서, 비트들은 PAM2 시그널링을 사용하여 다수의 패스들로 기입될 수 있지만, 시그널링은 PAM4 시그널링으로 판독될 수 있다. 일부 예들에서, 제1 비트가 메모리 장치(406)에 기입될 수 있고, 그런 다음 테스터 레벨이 변경될 수 있으며, 다음 비트가 메모리 장치에 기입될 수 있고, 이 다음 비트는 제1 비트보다 높은 레벨일 수 있다. 메모리 장치(406)에 여러 번 기입(예를 들어, 메모리 장치(406)에 두 번 기입)함으로써, 전체 PAM4 데이터가 메모리에 기입될 수 있다. 이는 데이터를 기입하는 데 더 오래 걸릴 수 있지만, 임의의 데이터 패턴이 멀티 패스 기입으로 메모리 장치(406)에 기입될 수 있다. 일부 예들에서, 테스터(405)는 휴지 단계 동안 테스트 실행 내에서 레벨들을 변경할 수 있다. 이는 먼저 레벨 0과 1을 기입한 다음, 레벨 2와 3을 기입하는 데 사용될 수 있다.

일부 예들에서, 드라이버(410)는 3개의 레벨들을 포함하는 변조 방식을 사용하여 변조되는 신호를 생성하도록 구성될 수 있는 3중 상태 드라이버일 수 있다. 이 예에서, 본원에 설명된 임의의 기술들은 3중 상태 드라이버와 함께 사용될 수 있다. 3중 상태 드라이버의 3개의 레벨들은 하이 레벨, 로우 레벨 및 하이 레벨과 로우 레벨 사이에 속할 수 있는 중간 레벨을 포함할 수 있다. 일부 예들에서, PAM4 시그널링의 4개의 레벨들 중 3개 레벨들이 테스트에 사용될 수 있는지가 결정될 수 있다. 일부 예들에서, 제1 테스트는 제1 레벨, 제2 레벨 및 제3 레벨을 사용할 수 있다. 제2 테스트는 제1 테스트와 다른 레벨들(예를 들어, 제2 레벨, 제3 레벨 및 제4 레벨)을 사용할 수 있다. 레벨들의 임의의 조합은 3중 상태 드라이버를 사용하는 테스트에 의해 사용될 수 있다. 메모리 장치(406) 로의 입력을 테스트(예를 들어, PAM4 입력을 테스트)하기 위해 적절한 양의 조합들이 제공될 때까지 다른 테스트들은 서로 다른 레벨들을 사용할 수 있다. 유리하게는, PAM4 입력은 3개의 레벨들을 사용하여 2개의 패스들로 캡처될 수 있으며, 여기서 인접 레벨들 또는 2개의 레벨들을 사용하면, 3개의 패스들이 PAM4 입력을 달성하는 데 사용될 수 있다.

일부 예들에서, 두 개의 PAM2 드라이버들은 메모리 장치(406)의 단일 데이터 라인으로 전송하기 위해 테스터(405)의 PAM2 테스터 채널들을 사용함으로써 PAM4 드라이버로 사용될 수 있다. 일부 예들에서, 이중 전송 라인들, 삼중 전송 라인들 또는 임의 개수의 적절한 전송 라인들이 2개의 P2 드라이버들 및 기존 테스터 채널들과 함께 사용될 수 있다. 메모리 장치의 드라이버, 테스터 채널들 및 데이터 라인들의 구성은 테스터 채널들의 능력들에 따라 달라질 수 있다. 예를 들어, 테스터 채널들은 입력/출력 또는 입력이나 출력일 수 있다. 일부 예들에서, 각 테스터 채널은 입력 또는 출력일 수 있으며, 트리플 전송 라인 구성이 사용될 수 있다. 이 예에서, 테스터 채널들 중 2개는 PAM4 입력을 메모리 장치(406)에 제공할 수 있으며, 1개, 2개 또는 3개의 테스터 채널들은 메모리 장치(406)로부터 신호를 수신하는 데 사용될 수 있다. 일부 예들에서, 테스터(405)는 양방향일 수 있다. 이 예에서, 다른 드라이버는 테스터(405)의 비교기(415) 옆에 추가될 수 있거나, 추가로 또는 대안으로, 추가 비교기가 테스터(405)의 드라이버(410) 옆에 추가될 수 있다. 이러한 예들에서, 판독 동작 동안, 비교기들이 병렬로 제공될 수 있다. 일부 예들에서, 추가 드라이버는 3중 전송 라인의 사용과 관련하여 비교기(415) 및 드라이버(410) 둘 다의 옆에 추가될 수 있다. 도 4에서, 테스터 채널들은 테스터(405)에서 송신 및 수신 둘 다 할 수 있다.

일부 예들에서, PAM2 테스터 채널들은 다른 전도성 라인을 통해 전달되는 하나 이상의 희생 신호들과 간섭을 유발하도록 구성된 공격 신호들을 생성하는 데 사용될 수 있다. 공격 신호 및 희생 신호들을 사용하여, 테스터(405)는 불리한 조건 하에서 메모리 장치(406)의 성능을 테스트할 수 있다. 일부 예들에서, 메모리 장치(406)의 DQ1 데이터 핀은 PAM4 테스터 채널을 수신할 수 있고, 메모리 장치(406)에 의해 수신된 다른 테스터 채널들은 PAM2 테스터 채널들일 수 있다. 테스터 채널들 상에서 전송된 PAM2 신호들은 메모리 장치에 의해 풀 스윙 레벨들로 수신될 수 있으며, PAM4 테스터 채널 시그널링은 희생 레벨들로 메모리 장치에서 수신될 수 있어, 임의의 시퀀스가 메모리 장치(406)에 적절한 부호들을 제공하기 위해 임의의 레벨로 임의로 프로그래밍될 수 있도록 한다. 일부 예들에서, 풀 스윙 레벨들은 메모리 장치가 수신할 수 있는 최고 및 최저 레벨이거나 테스터 채널이 메모리 장치로 전송하도록 구성될 수 있는 최고 및 최저 레벨일 수 있다. 공격 테스터 채널들은 허용되는 최대 스윙으로 구동될 수 있어, 희생 테스터 채널들에 대한 최대 레벨의 누화가 생성될 수 있다. 일부 예들에서, 희생 테스터 채널들에 대한 최악의 누화는 ISI의 영향으로 명확하지 않을 수 있다. 일부 경우들에서, 3개 이상의 레벨들을 포함하는 변조 방식을 사용하여 변조된 신호가 희생 신호로 사용될 수 있다.

테스터(405)는 메모리 장치(406)의 하나 이상의 메모리 셀들에 저장된 PAM4 패턴을 달성하기 위해 PAM2 신호를 사용하여 메모리 장치(406)에 데이터를 여러 번(예를 들어, 두 번) 기입할 수 있다. 일부 예들에서, PAM2 패턴이 메모리 장치(406)에 기입될 수 있고, 룩업 테이블이 메모리 장치(406)에 PAM4 패턴을 생성하기 위해 사용될 수 있다. 일부 예들에서, PAM2 테스터 채널은 PAM4 패턴에 대한 비트들의 절반을 기입할 있으며, 룩업 테이블은 나머지 비트들을 로드하는 데 사용될 수 있다. 일부 예들에서, 룩업 테이블은 제어 신호들을 사용하여 메모리 장치(406)와 통신하도록 프로그래밍될 수 있으며, 룩업 테이블을 변경한 다음 나머지 비트들을 기입하도록 메모리 장치(406)에 지시할 수 있다. 드라이버가 인접 레벨들(예를 들어, 0 레벨 및 1 레벨)을 기입할 수 있는 경우, 룩업 테이블은 메모리 장치(406)에서 최대 레벨 스윙을 생성하는 데 사용될 수 있다. 드라이버가 작은 스윙들을 제공할 수 있더라도, 룩업 테이블은 메모리 장치 관점에서 레벨 0 및 3의 풀 스윙이 기입된 것처럼 보일 수 있도록 메모리 장치(406)로 내부적으로 레벨들을 변환할 수 있다. 변환된 레벨들은 레벨 0 및 1이 테스터(405)에 의해 기입되었을지라도 레벨 0 및 3으로서 메모리 장치로부터 추가로 판독될 수 있다.

일부 예들에서, 테스터(405)는 2개의 인접 레벨들, 제1 레벨 및 제2 레벨을 제공할 수 있으며, 테스트 시스템은 메모리 장치(406)가 제1 레벨 및 제2 레벨을 수신하도록 구성될 수 있다. 일부 예들에서, 테스터(405)가 제1 레벨 및 제2 레벨을 제공할 수 있더라도, 메모리 장치(406)는 제3 레벨 및 제4 레벨을 수신할 수 있다. 이들은 예상치 못한 레벨들이기 때문에, 메모리 장치(406)는 이를 에러로 검출할 수 있다.

일부 예들에서, 룩업 테이블은 메모리 장치 핀 별로 구현될 수 있다. 일부 예들에서, 룩업 테이블은 모든 메모리 장치 핀들에 대해 프로그래밍되어 모든 메모리 장치 핀이 동일한 룩업 테이블을 가지도록 하여 룩업 테이블이 모든 메모리 장치 핀들을 함께 변환할 수 있도록 한다.

도 5는 본원에 개시된 바와 같은 예들에 따른 메모리 장치를 위한 멀티 레벨 시그널링을 지원하는 프로세스 흐름(500)의 일 예를 예시한다. 프로세스 흐름(500)은 테스터(505)와 메모리 장치(510) 사이의 기능들 및 통신들을 예시할 수 있다. 일부 예들에서, 테스터(505)는 도 3 및 4를 참조하여 설명된 테스터들(305 또는 405)의 일 예일 수 있다. 일부 예들에서, 메모리 장치(510)는 도 1 내지 4를 참조하여 설명된 메모리 장치들(110, 310, 406) 또는 메모리 다이(200)의 예들일 수 있다.

일부 예들에서, 테스터(505)는 ATE일 수 있다. 515에서, 메모리 장치(510)는 3개 이하의 레벨들을 포함할 수 있는 제1 변조 방식을 사용하여 변조될 수 있는 신호의 제1 부호를 수신할 수 있다.

520에서, 메모리 장치(510)는 3개 이하의 레벨들을 포함할 수 있는 제1 변조 방식을 사용하여 변조될 수 있는 제2 부호를 수신할 수 있다.

525에서, 메모리 장치(510)는 제1 부호 및 제2 부호를 적어도 4개의 레벨들을 포함할 수 있는 제2 변조 방식과 관련된 제3 부호로 변환할 수 있다.

530에서, 메모리 장치(510)는 제3 부호를 변환하는 것에 적어도 부분적으로 기초할 수 있는 신호의 에러를 검출할 수 있다.

일부 예들에서, 신호의 제1 및 제2 부호는 메모리 장치(510)에 의해 수신될 수 있으며, 메모리 장치는 두 개의 수신된 부호들을 다른 부호들(예를 들어, 제3 및 제4 부호)로 변환하여, 새로운 데이터 시퀀스들이 메모리 장치(110)로부터 다시 데이터를 판독 시 달성될 수 있도록 한다.

일부 예들에서, 신호의 제1 및 제2 부호는 메모리 장치(510)에 의해 수신될 수 있으며, 메모리 장치는 적어도 4개의 레벨들을 포함하는 제2 변조 방식과 관련된 제3 부호를 식별할 수 있다. 추가로, 에러는 제3 부호를 식별하는 것에 적어도 부분적으로 기초한 신호에서 검출될 수 있다.

도 4, 도 5의 도시와 유사하게, 테스터(505)는 메모리 장치(110)에서 PAM4 패턴을 달성하기 위해 PAM2 신호를 사용하여 메모리 장치(110)에 여러 번(예를 들어, 두 번) 기입할 수 있다. 일부 예들에서, 테스터(505)는 메모리 장치(110)에서 PAM4 패턴을 달성하기 위해 PAM2 신호를 사용하여 메모리 장치(110)에 한 번에 하나의 부호를 여러 번(예를 들어, 첫 번째에 제1 부호 및 두 번째에 제2 부호) 기입할 수 있다. 이는 본원에서 논의된 임의의 방법들에 의해 달성될 수 있다. 일부 예들에서, PAM2 패턴이 메모리 장치(110)에 기입될 수 있고, 룩업 테이블이 메모리 장치(110)에서 PAM4 패턴을 생성하는 데 사용될 수 있다.

일부 예들에서, 드라이버가 인접 레벨들(예를 들어, 0 레벨 및 1 레벨)을 기입할 수 있으며, 룩업 테이블은 메모리 장치(110)에서 최대 레벨 스윙을 생성하는 데 사용될 수 있다. 드라이버가 작은 스윙들을 제공할 수 있더라도, 룩업 테이블은 메모리 장치 관점에서 레벨 0 및 3의 풀 스윙이 기입된 것처럼 보일 수 있도록 메모리 장치(110)로 내부적으로 레벨들을 변환할 수 있다. 변환된 레벨들은 레벨 0 및 1이 테스터(505)에 의해 기입되었을지라도 레벨 0 및 3으로서 메모리 장치로부터 추가로 판독될 수 있다.

일부 예들에서, 테스터(505)는 2개의 인접한 레벨들인, 레벨 0 및 레벨 1을 제공할 수 있으며, 테스트 시스템은 메모리 장치(110)가 레벨 0 및 레벨 1을 수신하도록 구성될 수 있다. 일부 예들에서, 테스터(505)가 레벨들 0 및 1을 제공할 수 있더라도, 메모리 장치(110)는 레벨들 2 및 3을 수신할 수 있다. 이들은 예상치 못한 레벨들이기 때문에, 메모리 장치는 이를 에러로 검출할 수 있다.

도 6은 본원에 예들에 따른 메모리 장치를 위한 멀티 레벨 시그널링을 지원하는 프로세스 흐름(600)의 일 예를 예시한다. 프로세스 흐름(600)은 테스터(605)와 메모리 장치(610) 사이의 기능들 및 통신들을 예시할 수 있다. 일부 예들에서, 테스터(605)는 도 3, 4 및 5를 참조하여 설명된 테스터들(305, 405 또는 505)의 일 예일 수 있다. 일부 예들에서, 메모리 장치(610)는 도 1 내지 4를 참조하여 설명된 메모리 장치들(110, 310, 406) 또는 메모리 다이(200)의 예들일 수 있다. 일부 예들에서, 테스터(605)는 ATE일 수 있다. 615에서, 메모리 장치(610)의 슬라이서가 구성될 수 있다. 슬라이서는 특정 시간 간격 동안의 신호 값을 기준 전압 또는 기준 신호와 비교하여 특정 시간 간격 동안의 신호 레벨(예를 들어, 신호가 높거나 낮을 수 있는지 여부)을 적어도 부분적으로 결정할 수 있다.

620에서, 메모리 장치(610)는 복수의 전도성 라인들 중 제1 전도성 라인을 통해 전송된 제1 신호를 수신할 수 있다. 제1 신호는 제1 레벨 및 제2 레벨을 포함할 수 있으며, 3개 이하의 레벨들을 갖는 제1 변조 방식을 사용하여 변조될 수 있다.

625에서, 메모리 장치(610)는 복수의 전도성 라인들 중 제2 전도성 라인을 통해 전송되는 제2 신호를 수신할 수 있다. 제2 신호는 제3 레벨 및 제4 레벨을 포함할 수 있으며, 제1 변조 방식을 사용하여 변조될 수 있다.

630에서, 메모리 장치(610)는 적어도 4개의 레벨들을 갖는 제2 변조 방식의 하나 이상의 부호들에 대한 정보를 결정할 수 있으며, 이는 제1 신호를 수신하는 것 및 제2 신호를 수신하는 것에 적어도 부분적으로 기초할 수 있다. 메모리 장치(610)는 PAM4일 수 있는 제2 변조 방식을 사용하여 변조될 수 있는 하나 이상의 신호들을 수신하도록 동작할 수 있다.

테스터(605)는 두 레벨들 사이를 전환하기 위해 메모리 장치(610) 데이터 라인당 하나의 PAM2 드라이버를 포함할 수 있다. 두 개의 레벨들 사이를 전환할 수 있는 데이터 라인당 하나의 PAM2 드라이버를 제공함으로써, 메모리 장치(610)가 4개의 레벨들을 수신하도록 구성될 수 있고 PAM2 드라이버가 2개의 레벨들을 제공할 수 있으므로 전체 PAM4 데이터 저장이 가능하기 않을 수 있다. 일부 예들에서, 테스터(605)의 PAM2 드라이버는 레벨들의 풀 스윙을 제공할 수 있으며, 레벨들의 풀 스윙, 예를 들어 0 레벨 및 3 레벨을 제공할 수 있다.

도 6의 일부 예들에서, 테스터(605)의 PAM2 드라이버는 인접 레벨들을 제공할 수 있다. 이러한 예들에서, 3개 이상의 레벨들을 포함하는 변조 방식은 제1 레벨(예를 들어, 최하위 레벨), 제2 레벨(예를 들어, 하위 중간 레벨), 제3 레벨(예를 들어, 상위 중간 레벨) 또는 제4 레벨(예를 들어, 최상위 레벨)로 구성될 수 있다. PAM2 드라이버는 3개 이상의 레벨들을 포함하는 변조 방식과 관련된 레벨들 또는 부호들의 임의의 조합을 사용하는 PAM2 신호를 생성하도록 구성될 수 있다. 이 예에서, 메모리 장치(610)는 신호가 하이인지 로우인지를 결정할 수 있는 슬라이서를 포함할 수 있다. 일부 예들에서, 메모리 장치(610)는 PAM2 시그널링 또는 PAM4 시그널링을 위한 2개의 슬라이서들을 포함할 수 있다. 일부 예들에서, 메모리 장치 슬라이서들은 제1 레벨과 제2 레벨 사이, 제2 레벨과 제3 레벨 사이 또는 제3 레벨과 제4 레벨 사이를 구별하는 것을 포함하여, 신호가 변조되는 레벨을 결정할 수 있도록 메모리 장치 슬라이서의 기준 전압 또는 기준 신호를 변경하여 조정될 수 있다.

일부 예들에서, PAM2 드라이버는 레벨들의 풀 스윙을 제공하지 못할 수 있으며, 대신 0 레벨과 1 레벨, 0 레벨과 2 레벨, 2 레벨과 3 레벨과 같은 거의 인접한 레벨들을 제공할 수 있다. 테스터(605)가 PAM4 신호를 제공할 수 없더라도, 높은 레벨의 정밀도와 신뢰성으로 각 범위를 테스트하고 특성화하는 것이 가능할 수 있다.

다른 예들에서, PAM2 드라이버가 두 개의 레벨들을 제공할 수 있더라도, PAM2 드라이버의 서로 다른 테스터 채널들은 서로 다른 레벨들을 제공하도록 프로그래밍될 수 있다. 일부 예들에서, 테스터(405)는 레벨 0과 레벨 3 사이에서 전환할 수 있는 능력을 가질 수 있고, 다른 데이터 라인들에 대해 다른 레벨들이 사용될 수 있다. 메모리 장치(610)의 제1 데이터 핀인 DQ1은 희생 신호들(예를 들어, 일반적인 성능 조건에서 데이터를 전달하는 신호들)에 사용될 수 있는 반면, 제2 데이터 핀인 DQ0 및 제3 데이터 핀인 DQ2는 공격 신호(예를 들어, 테스트 목적으로 인접 신호들을 간섭하도록 구성된 신호들)에 사용될 수 있다. 이 예에서, 세 개의 테스터 채널들은 세 개의 데이터 라인들에 사용될 수 있다.

2개의 테스터 채널들을 단일 테스터 채널로 결합하여 이중 전송 라인으로 4개의 레벨들을 제공할 수 있다. 일부 예들에서, 데이터 마스킹은 PAM2 데이터의 2개 이상의 패스들로 메모리 장치(610)에 기입함으로써 PAM4 데이터를 기입하는 데 사용될 수 있다. 테스터(605)는 메모리 장치(610)에 기입될 수 있는 일부 비트들을 메모리 장치(406)로 전송할 수 있다. 일부 경우들에서, 비트들은 PAM2 시그널링을 사용하여 다수의 패스들로 기입될 수 있지만, 시그널링은 PAM4 시그널링으로 판독될 수 있다. 일부 예들에서, 제1 비트가 메모리 장치(610)에 기입될 수 있고, 그런 다음 테스터 레벨이 변경될 수 있으며, 다음 비트가 메모리 장치(610)에 기입될 수 있고, 이 다음 비트는 제1 비트보다 높은 레벨일 수 있다. 메모리 장치(610)에 여러 번 기입(예를 들어, 메모리 장치(610)에 두 번 기입)함으로써, 전체 PAM4 데이터가 메모리에 기입될 수 있다. 이는 데이터를 기입하는 데 더 오래 걸릴 수 있지만, 임의의 데이터 패턴이 멀티 패스 기입으로 메모리 장치(610)에 기입될 수 있다. 일부 예들에서, 테스터(605)는 휴지 단계 동안 테스트 실행 내에서 레벨들을 변경할 수 있다. 이는 먼저 레벨 0과 1을 기입한 다음, 레벨 2와 3을 기입하는 데 사용될 수 있다.

도 7은 본원에 개시된 바와 같은 예들에 따른 메모리 장치를 위한 멀티 레벨 시그널링을 지원하는 프로세스 흐름(700)의 일 예를 예시한다. 프로세스 흐름(700)은 테스터(705)와 메모리 장치(710) 사이의 기능들 및 통신들을 예시할 수 있다. 일부 예들에서, 테스터(705)는 도 3, 4 및 5를 참조하여 설명된 테스터들(305, 405 또는 505)의 일 예일 수 있다. 일부 예들에서, 메모리 장치(710)는 도 1 내지 4를 참조하여 설명된 메모리 장치들(110, 310, 406) 또는 메모리 다이(200)의 예들일 수 있다. 일부 예들에서, 테스터(705)는 ATE일 수 있으며 적어도 드라이버를 포함할 수 있다. 도 7은 삼중 상태 드라이버를 포함할 수 있다. 715에서, 메모리 장치(710)는, 드라이버로부터, 3개 이하의 레벨들을 갖는 제1 변조 방식을 사용하여 변조될 수 있는 제1 레벨, 제2 레벨 및 제3 레벨을 포함할 수 있는 제1 신호를 수신할 수 있다.

720에서, 메모리 장치(710)는, 드라이버로부터, 제1 레벨, 제2 레벨 및 제3 레벨을 포함할 수 있는 세트로부터의 두 개의 레벨들 및 제4 레벨을 포함할 수 있는 제2 신호를 수신할 수 있다. 추가로, 제2 신호는 제1 변조 방식을 사용하여 변조될 수 있다.

725에서, 메모리 장치(710)는 적어도 4개의 레벨들을 포함할 수 있고 PAM4일 수 있는 제2 변조 방식의 하나 이상의 부호들에 대한 정보를 결정할 수 있다. 제2 변조 방식의 하나 이상의 부호들에 관한 정보를 결정하는 것은 제1 레벨, 제2 레벨, 제3 레벨, 제4 레벨 및 세트로부터 선택된 2개의 레벨들을 수신하는 것에 적어도 부분적으로 기초할 수 있으며, 메모리 장치는 제2 변조 방식을 사용하여 변조된 하나 이상의 신호들을 수신하도록 동작할 수 있다.

일부 예들에서, 드라이버는 3개의 레벨들을 생성하는 데 사용될 수 있는 3중 상태 드라이버일 수 있다. 이 예에서, 본원에 설명된 임의의 기술들은 3중 상태 드라이버와 함께 사용될 수 있다. 3중 상태 드라이버의 3개의 레벨들은 하이 레벨, 로우 레벨 및 하이 레벨과 로우 레벨 사이에 속할 수 있는 중간 레벨을 포함할 수 있다. 일부 예들에서, PAM4 시그널링의 4개의 레벨들 중 3개 레벨들이 테스트에 사용될 수 있는지가 결정될 수 있다. 일부 예들에서, 제1 테스트는 제1 레벨, 제2 레벨 및 제3 레벨을 사용할 수 있다. 제2 테스트는 제1 테스트와 다른 레벨들(예를 들어, 제2 레벨, 제3 레벨 및 제4 레벨)을 사용할 수 있다. 레벨들의 임의의 조합은 3중 상태 드라이버를 사용하는 테스트에 의해 사용될 수 있다. 메모리 장치(406) 로의 입력을 테스트(예를 들어, PAM4 입력을 테스트)하기 위해 적절한 양의 조합들이 제공될 때까지 다른 테스트들은 서로 다른 레벨들을 사용할 수 있다. 유리하게는, PAM4 입력은 3개의 레벨들을 사용하여 2개의 패스들로 캡처될 수 있으며, 여기서 인접 레벨들 또는 2개의 레벨들을 사용하면, 3개의 패스들이 PAM4 입력을 달성하는 데 사용될 수 있다.

도 8은 본원에 개시된 바와 같은 예들에 따른 메모리 장치를 위한 멀티 레벨 시그널링을 지원하는 프로세스 흐름(800)의 일 예를 예시한다. 프로세스 흐름(800)은 테스터(805)와 메모리 장치(810) 사이의 기능들 및 통신들을 예시할 수 있다. 일부 예들에서, 테스터(805)는 도 3, 4 및 5를 참조하여 설명된 테스터들(305, 405 또는 505)의 일 예일 수 있다. 일부 예들에서, 메모리 장치(510)는 도 1 내지 4를 참조하여 설명된 메모리 장치들(110, 310, 406) 또는 메모리 다이(200)의 예들일 수 있다. 일부 예들에서, 테스터(805)는 ATE일 수 있으며 적어도 제1 및 제2 드라이버를 포함할 수 있다. 815에서, 메모리 장치(810)는 메모리 장치의 핀에서 그리고 제1 드라이버로부터, 3개 이하의 레벨들을 갖는 제1 변조 방식을 사용하여 제1 전도성 라인 또는 테스터 채널을 통해 변조될 수 있는 제1 신호를 수신할 수 있다.

820에서, 메모리 장치(810)는 메모리 장치의 핀에서 그리고 제2 드라이버로부터, 제2 전도성 라인을 통해 3개 이하의 레벨들을 갖는 제1 변조 방식을 사용하여 변조될 수 있는 제2 신호를 수신할 수 있다.

825에서, 메모리 장치(810)는 제1 드라이버로부터 제1 신호를 수신하는 것 및 제2 드라이버로부터 제2 신호를 수신하는 것에 적어도 부분적으로 기초할 수 있는 적어도 4개의 레벨들을 갖는 제3 변조 방식의 하나 이상의 부호들에 대한 정보를 결정할 수 있다. 일부 예들에서, 제1 신호 및 제2 신호는 동일한 기간 동안 수신될 수 있다.

도 8의 일부 예들에서, 제1 및 제2 드라이버들은 기존의 PAM2 테스터 채널들을 이용하여 메모리 장치(110)의 단일 데이터 라인으로 전송함으로써 PAM4 드라이버로 사용될 수 있는 PAM2 드라이버들일 수 있다. 일부 예들에서, 이중 전송 라인들 또는 삼중 전송 라인들은 2개의 P2 드라이버들 및 기존 테스터 채널들과 함께 사용될 수 있다. 메모리 장치의 드라이버, 테스터 채널들 및 데이터 라인들의 구성은 테스터 채널들의 능력들에 따라 달라질 수 있다. 예를 들어, 테스터 채널들은 입력/출력 또는 입력이나 출력일 수 있다. 일부 예들에서, 각 테스터 채널은 입력 또는 출력일 수 있으며, 트리플 전송 라인 구성이 사용될 수 있다. 이 예에서, 테스터 채널들 중 2개는 PAM4 입력을 메모리 장치(406)에 제공할 수 있으며, 1개, 2개 또는 3개의 테스터 채널들은 메모리 장치(406)로부터 신호를 수신하는 데 사용될 수 있다. 일부 예들에서, 테스터(805)는 양방향일 수 있다. 이 예에서, 다른 드라이버는 테스터(805)의 비교기 옆에 추가될 수 있거나, 추가로 또는 대안으로, 추가 비교기가 테스터(805)의 드라이버 옆에 추가될 수 있다. 이러한 예들에서, 판독 동작 동안, 비교기들이 병렬로 제공될 수 있다. 일부 예들에서, 추가 드라이버는 3중 전송 라인의 사용과 관련하여 비교기 및 드라이버 둘 다에 추가될 수 있다. 도 8에서, 테스터 채널들은 테스터(805)에서 송신 및 수신 둘 다 할 수 있다.

일부 예들에서, PAM2 테스터 채널들은 다른 전도성 라인을 통해 전달되는 하나 이상의 희생 신호들과 간섭을 유발하도록 구성된 공격 신호들을 생성하는 데 사용될 수 있다. 공격 신호 및 희생 신호들을 사용하여, 테스터(405)는 불리한 조건 하에서 메모리 장치(406)의 성능을 테스트할 수 있다. 일부 예들에서, 메모리 장치(110)의 DQ1 데이터 핀은 PAM4 테스터 채널을 수신할 수 있고, 메모리 장치(110)에 의해 수신된 다른 테스터 채널들은 PAM2 테스터 채널들일 수 있다. 테스터 채널들 상에서 전송된 PAM2 신호들은 메모리 장치에 의해 풀 스윙 레벨들로 수신될 수 있으며, PAM4 테스터 채널 시그널링은 희생 레벨들로 메모리 장치에서 수신될 수 있어, 임의의 시퀀스가 메모리 장치(406)에 적절한 부호들을 제공하기 위해 임의의 레벨로 임의로 프로그래밍될 수 있도록 한다. 일부 예들에서, 풀 스윙 레벨들은 메모리 장치가 수신할 수있는 최고 및 최저 레벨이거나 테스터 채널이 메모리 장치로 전송하도록 구성될 수 있는 최고 및 최저 레벨일 수 있다. 공격 테스터 채널들은 허용되는 최대 스윙으로 구동될 수 있어, 희생 테스터 채널들에 대한 최대 레벨의 누화가 생성될 수 있다. 일부 예들에서, 희생 테스터 채널들에 대한 최악의 누화는 ISI의 영향으로 명확하지 않을 수 있다. 일부 경우들에서, 3개 이상의 레벨들을 포함하는 변조 방식을 사용하여 변조된 신호가 희생 신호로 사용될 수 있다.

도 9는 본원에 개시된 예들에 따른 메모리 장치의 멀티 레벨 시그널링을 지원하는 방법 또는 방법들(900)을 예시하는 흐름도를 도시한다. 방법(900)의 동작들은 본원에 설명된 바와 같은 메모리 장치 또는 그 컴포넌트들에 의해 구현될 수 있다. 예를 들어, 방법(900)의 동작들은 도 1 내지 8을 참조하여 설명된 바와 같은 메모리 디바이스에 의해 수행될 수 있다. 일부 예들에서, 메모리 장치는 설명된 기능들을 수행하도록 메모리 장치의 기능 요소들을 제어하기 위한 인스트럭션 세트를 실행할 수 있다. 추가로 또는 대안으로, 메모리 장치는 특수 목적 하드웨어를 사용하여 설명된 기능들의 측면들을 수행할 수 있다.

905에서, 메모리 장치는 3개 이하의 레벨들을 포함하는 제1 변조 방식을 사용하여 변조되는 신호의 제1 부호 및 제2 부호를 수신할 수 있다. 905의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 905의 동작들의 양상들은 도 1 내지 8을 참조하여 설명된 바와 같이 메모리 장치에 의해 수행될 수 있다.

910에서, 메모리 장치는 신호의 제1 부호 및 제2 부호에 기초하여 적어도 4개의 레벨들을 포함하는 제2 변조 방식과 관련된 제3 부호를 변환할 수 있다. 910의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 910의 동작들의 양상들은 도 1 내지 8을 참조하여 설명된 바와 같이 메모리 장치에 의해 수행될 수 있다.

915에서, 메모리 장치는 제3 부호를 변환하는 것에 기초하여 신호의 에러를 검출할 수 있다. 915의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 915의 동작들의 양상들은 도 1 내지 8을 참조하여 설명된 바와 같이 메모리 장치에 의해 수행될 수 있다.

일부 예들에서, 본원에 설명된 바와 같은 장치는 방법(900)과 같은, 방법 또는 방법들을 수행할 수 있다. 장치는 3개 이하의 레벨들을 포함하는 제1 변조 방식을 사용하여 변조되는 신호의 제1 부호 및 제2 부호를 수신하고, 신호의 제1 부호 및 제2 부호에 기초하여 적어도 4개의 레벨들을 포함하는 제2 변조 방식과 연관된 제3 부호을 식별하고, 제3 부호 식별에 기초하여 신호의 에러를 검출하는 특징들, 수단들 또는 인스트럭션들(예를 들어, 프로세서에 의해 실행 가능한 인스트럭션들을 저장하는 비일시적 컴퓨터 판독 가능 매체)를 포함할 수 있다.

본원에 설명된 방법, 장치 및 비일시적 컴퓨터 판독 가능 매체의 일부 예들은 제1 변조 방식의 적어도 하나의 부호와 제2 변조 방식의 적어도 하나의 부호 사이의 제2 매핑을 수신하기 위한 동작들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있으며, 여기서 제3 부호를 변환하는 것은 제2 매핑에 기초할 수 있다.

본원에 설명된 방법, 장치 및 비일시적 컴퓨터 판독 가능 매체의 일부 예들에서, 신호를 수신하는 것은 메모리 장치의 핀 세트를 통해 신호 세트를 수신하되, 신호 세트는 신호를 포함하는 동작들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있으며, 에러를 검출하는 것은 핀 세트를 통해 수신된 세트의 각 신호가 하나 이상의 에러들을 포함하는지 여부를 결정하기 위한 동작들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.

본원에 설명된 방법, 장치 및 비일시적 컴퓨터 판독 매체의 일부 예들은 제3 부호를 변환하는 것에 기초한 신호에서 검출된 에러를 나타내는 메시지를 테스터로 전송하기 위한 동작들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.

도 10은 본원에 개시된 예들에 따른 메모리 장치의 멀티 레벨 시그널링을 지원하는 방법 또는 방법들(1000)을 예시하는 흐름도를 도시한다. 방법(1000)의 동작들은 본원에 설명된 바와 같은 메모리 장치 또는 그 컴포넌트들에 의해 구현될 수 있다. 예를 들어, 방법(1000)의 동작들은 도 1 내지 8을 참조하여 설명된 바와 같은 메모리 장치에 의해 수행될 수 있다. 일부 예들에서, 메모리 장치는 설명된 기능들을 수행하도록 메모리 장치의 기능 요소들을 제어하기 위한 인스트럭션 세트를 실행할 수 있다. 추가로 또는 대안으로, 메모리 장치는 특수 목적 하드웨어를 사용하여 설명된 기능들의 측면들을 수행할 수 있다.

1005에서, 메모리 장치는, 메모리 장치에 의해, 전도성 라인 세트의 제1 전도성 라인을 통해 전송된 제1 신호를 수신할 수 있으며, 제1 신호는 제1 레벨 및 제2 레벨을 포함하고 3개 이하의 레벨들을 갖는 제1 변조 방식을 사용하여 변조된다. 1005의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1005의 동작들의 양상들은 도 1 내지 8을 참조하여 설명된 바와 같이 메모리 장치에 의해 수행될 수 있다.

1010에서, 메모리 장치, 메모리 장치에 의해, 전도성 라인 세트의 제2 전도성 라인을 통해 전송된 제2 신호를 수신할 수 있으며, 제2 신호는 제3 레벨 및 제4 레벨을 포함하고 제1 변조 방식을 사용하여 변조된다. 1010의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1010의 동작들의 양상들은 도 1 내지 8을 참조하여 설명된 바와 같이 메모리 장치에 의해 수행될 수 있다.

1015에서, 메모리 장치는, 메모리 장치에 의해, 제1 신호를 수신하는 것 및 제2 신호를 수신하는 것에 기초하여 적어도 4개의 레벨들을 갖는 제2 변조 방식의 하나 이상의 부호들에 대한 정보를 결할 수 있으며, 메모리 장치는 제2 변조 방식을 사용하여 변조되는 하나 이상의 신호들을 수신하도록 동작할 수 있다. 1015의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1015의 동작들의 양상들은 도 1 내지 8을 참조하여 설명된 바와 같이 메모리 장치에 의해 수행될 수 있다.

일부 예들에서, 본원에 설명된 바와 같은 장치는 방법(1000)과 같은, 방법 또는 방법들을 수행할 수 있다. 장치는, 메모리 장치에 의해 드라이버로부터, 전도성 라인 세트의 제1 전도성 라인을 통해 전송된 제1 신호를 수신하되, 제1 신호는 제1 레벨 및 제2 레벨을 포함하고 3개 이하의 레벨들을 갖는 제1 변조 방식을 사용하여 변조되며, 메모리 장치에 의해 드라이버로부터, 전도성 라인 세트의 제2 전도성 라인을 통해 전송된 제2 신호를 수신하되, 제2 신호는 제3 레벨 및 제4 레벨을 포함하고 제1 변조 방식을 사용하여 변조되며, 메모리 장치에 의해, 제1 신호를 수신하는 것 및 제2 신호를 수신하는 것에 기초하여 적어도 4개의 레벨들을 갖는 제2 변조 방식의 하나 이상의 부호들에 대한 정보를 결정하되, 메모리 장치는 제2 변조 방식을 사용하여 변조되는 하나 이상의 신호들을 수신하도록 동작 가능하도록 한 특징들, 수단들 또는 인스트럭션들(예를 들어, 프로세서에 의해 실행 가능한 비일시적 컴퓨터 판독 가능 매체)을 포함할 수 있다.

본원에 설명된 방법, 장치 및 비일시적 컴퓨터 판독 가능 매체의 일부 예들은, 메모리 장치에 의해 드라이버로부터, 전도성 라인 세트의 제3 전도성 라인을 통해 제1 레벨, 제2 레벨, 제3 레벨 또는 제4 레벨 중 적어도 하나를 포함하는 제3 신호를 수신하되, 제2 변조 방식의 하나 이상의 부호들에 대한 정보를 결정하는 것은 제3 전도성 라인을 통해 제3 신호를 수신하는 것에 기초할 수 있는 동작들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.

본원에 설명된 방법, 장치 및 비일시적 컴퓨터 판독 가능 매체의 일부 예들에서, 제1 레벨, 제2 레벨, 제3 레벨 및 제4 레벨은 적어도 제2 변조 방식의 4개의 서로 다른 레벨들에 대응한다.

본원에 설명된 방법, 장치 및 비일시적 컴퓨터 판독 가능 매체의 일부 예들에서, 제1 레벨 및 제2 레벨은 제1 변조 방식에서 인접한 레벨들의 제1 세트이고 제3 레벨 및 제4 레벨은 제1 변조 방식에서 인접한 레벨들의 제2 세트이다.

본원에 설명된 방법, 장치 및 비일시적 컴퓨터 판독 가능 매체의 일부 예들에서, 제1 레벨 및 제2 레벨은 제1 변조 방식에서 인접한 레벨들의 제1 세트이고 제3 레벨 및 제4 레벨은 제1 변조 방식에서 인접한 레벨들의 제2 세트이며, 제1 세트의 적어도 하나의 레벨은 제2 세트에 포함된다.

본원에 설명된 방법, 장치 및 비일시적 컴퓨터 판독 가능 매체의 일부 예들에서, 제1 신호의 제1 레벨 및 제2 레벨은 제1 변조 방식 또는 제2 변조 방식과 관련된 레벨들의 풀 스윙을 포함한다.

본원에 설명된 방법, 장치 및 비일시적 컴퓨터 판독 가능 매체의 일부 예들에서, 제2 신호는 제2 변조 방식을 사용하여 변조된다.

본원에 설명된 방법, 장치 및 비일시적 컴퓨터 판독 가능 매체의 일부 예들은 제1 신호에 의해 제2 신호에서 간섭을 검출하기 위한 동작들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있으며, 제1 신호는 다른 전도성 라인들에 신호들을 유발하기 위한 것일 수 있다.

본원에 설명된 방법, 장치 및 비일시적 컴퓨터 판독 가능 매체의 일부 예들에서, 제1 레벨 및 제2 레벨은 제2 변조 방식과 관련된 레벨들의 풀 스윙을 포함하고, 제3 레벨 및 제4 레벨은 제1 레벨과 제2 레벨 사이의 제1 변조 방식에서 인접한 레벨들이다.

도 11은 본원에 개시된 예들에 따른 메모리 장치의 멀티 레벨 시그널링을 지원하는 방법 또는 방법들(1100)을 예시하는 흐름도를 도시한다. 방법(1100)의 동작들은 본원에 설명된 바와 같이 메모리 장치 또는 그 컴포넌트들에 의해 구현될 수 있다. 예를 들어, 방법(1100)의 동작들은 도 1 내지 8을 참조하여 설명된 바와 같은 메모리 장치에 의해 수행될 수 있다. 일부 예들에서, 메모리 장치는 설명된 기능들을 수행하도록 메모리 장치의 기능 요소들을 제어하기 위한 인스트럭션 세트를 실행할 수 있다. 추가로 또는 대안으로, 메모리 장치는 특수 목적 하드웨어를 사용하여 설명된 기능들의 측면들을 수행할 수 있다.

1105에서, 메모리 장치, 메모리 장치에 의해 드라이버로부터, 제1 레벨, 제2 레벨 및 제3 레벨을 포함하는 제1 신호를 수신할 수 있으며, 3개 이하의 레벨들을 갖는 제1 변조 방식을 사용하여 변조될 수 있다. 1105의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1105의 동작들의 양상들은 도 1 내지 8을 참조하여 설명된 바와 같이 메모리 장치에 의해 수행될 수 있다.

1110에서, 메모리 장치는, 메모리 장치에 의해 드라이버로부터, 제1 신호, 제2 신호 및 제3 신호를 포함하는 세트로부터의 두 개의 레벨들 및 제4 신호를 포함하는 제2 신호를 수신할 수 있으며, 제2 신호는 제1 변조 방식을 사용하여 변조된다. 1110의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1110의 동작들의 양상들은 도 1 내지 8을 참조하여 설명된 바와 같이 메모리 장치에 의해 수행될 수 있다.

1115에서, 메모리 장치는, 메모리 장치에 의해, 제1 레벨, 제2 레벨, 제3 레벨, 제4 레벨 및 세트로부터 선택된 2개의 레벨들을 갖는 제2 변조 방식의 하나 이상의 부호들에 대한 정보를 결정할 수 있으며, 메모리 장치는 제2 변조 방식을 사용하여 변조된 하나 이상의 신호들을 수신하도록 동작할 수 있다. 1115의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1115의 동작들의 양상들은 도 1 내지 8을 참조하여 설명된 바와 같이 메모리 장치에 의해 수행될 수 있다.

일부 예들에서, 본원에 설명된 바와 같은 장치는 방법(1100)과 같은, 방법 또는 방법들을 수행할 수 있다. 장치는, 메모리 장치에 의해 드라이버로부터, 제1 레벨, 제2 레벨 및 제3 레벨을 포함하고 3개 이하의 레벨들을 갖는 제1 변조 방식을 사용하여 변조되는 제1 신호를 수신하고, 메모리 장치에 의해 드라이버로부터, 제1 레벨, 제2 레벨 및 제3 레벨을 포함하는 세트로부터 두 개의 레벨들 및 제4 레벨을 포함하는 제2 신호를 수신하되, 제2 신호는 제1 변조 방식을 사용하여 변조되며, 메모리 장치에 의해, 제1 레벨, 제2 레벨, 제3 레벨, 제4 레벨 및 세트로부터 선택된 두 개의 레벨들을 수신하는 것에 기초하여 적어도 4개의 레벨들을 갖는 제2 변조 방식의 하나 이상의 부호들에 대한 정보를 결정하되, 메모리 장치는 제2 변조 방식을 사용하여 변조된 하나 이상의 신호들을 수신하도록 동작 가능하도록 하는 특징들, 수단들 또는 인스트럭션들(예를 들어, 프로세서에 의해 실행 가능한 비일시적 컴퓨터 판독 가능 매체)을 포함할 수 있다.

본원에 설명된 방법, 장치 및 비일시적 컴퓨터 판독 가능 매체의 일부 예들에서, 제1 신호 및 제2 신호는 동일한 레벨들 중 적어도 두 개를 포함한다.

본원에 설명된 방법, 장치 및 비일시적 컴퓨터 판독 가능 매체의 일부 예들에서, 제1 신호 및 제2 신호는 함께 제2 변조 방식과 관련된 레벨들의 풀 스윙을 포함한다.

본원에 설명된 방법, 장치 및 비일시적 컴퓨터 판독 가능 매체의 일부 예들에서, 제1 신호는 적어도 제2 변조 방식과 관련된 레벨들의 풀 스윙을 포함한다.

본원에 설명된 방법, 장치 및 비일시적 컴퓨터 판독 가능 매체의 일부 예들에서, 제1 신호는 제1 변조 방식에서 인접한 레벨들을 포함하고 제2 신호는 제1 변조 방식에서 인접한 레벨들을 포함한다.

도 12는 본원에 개시된 예들에 따른 메모리 장치의 멀티 레벨 시그널링을 지원하는 방법 또는 방법들(1200)을 예시하는 흐름도를 도시한다. 방법(1200)의 동작들은 본원에 설명된 바와 같이 메모리 장치 또는 그 컴포넌트들에 의해 구현될 수 있다. 예를 들어, 방법(1200)의 동작들은 도 1 내지 8을 참조하여 설명된 바와 같은 메모리 장치에 의해 수행될 수 있다. 일부 예들에서, 메모리 장치는 설명된 기능들을 수행하도록 메모리 장치의 기능 요소들을 제어하기 위한 인스트럭션 세트를 실행할 수 있다. 추가로 또는 대안으로, 메모리 장치는 특수 목적 하드웨어를 사용하여 설명된 기능들의 측면들을 수행할 수 있다.

1205에서, 메모리 장치는, 메모리 장치의 핀에서 제1 드라이버로부터, 제1 전도성 라인을 통해 3개 이하의 레벨들을 갖는 제1 변조 방식을 사용하여 변조될 수 있는 제1 신호를 수신할 수 있다. 1205의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1205의 동작들의 양상들은 도 1 내지 8을 참조하여 설명된 바와 같이 메모리 장치에 의해 수행될 수 있다.

1210에서, 메모리 장치는, 메모리 장치의 핀에서 제2 드라이버로부터, 제2 전도성 라인을 통해 3개 이하의 레벨들을 갖는 제1 변조 방식을 사용하여 변조된 제2 신호를 수신할 수 있다. 1210의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1210의 동작들의 양상들은 도 1 내지 8을 참조하여 설명된 바와 같이 메모리 장치에 의해 수행될 수 있다.

1215에서, 메모리 장치는, 메모리 장치에 의해, 제1 드라이버로부터 제1 신호를 수신하는 것 및 제2 드라이버로부터 제2 신호를 수신하는 것에 적어도 부분적으로 기초한 적어도 4개의 레벨들을 갖는 제3 변조 방식의 하나 이상의 부호들에 대한 정보를 결정할 수 있다. 1215의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 1215의 동작들은 도 1 내지 8을 참조하여 설명된 바와 같이 메모리 장치에 의해 수행될 수 있다.

일부 예들에서, 본원에 설명된 바와 같은 장치는 방법(1200)과 같은, 방법 또는 방법들을 수행할 수 있다. 장치는, 메모리 장치에 의해 제1 드라이버로부터, 제1 전도성 라인을 통해 3개 이하의 레벨들을 갖는 제1 변조 방식을 사용하여 변조된 제1 신호를 수신하고, 메모리 장치에 의해 제2 드라이버로부터, 제2 전도성 라인을 통해 3개 이하의 레벨들을 갖는 제1 변조 방식을 사용하여 변조된 제2 신호를 수신하고, 메모리 장치에 의해, 제1 드라이버로부터 제1 신호를 수신하는 것 및 제2 드라이버로부터 제2 신호를 수신하는 것에 기초하여 적어도 4개의 레벨들을 갖는 제3 변조 방식의 하나 이상의 부호들에 대한 정보를 결정하기 위한 특징들, 수단들 또는 인스트럭션들(예를 들어, 프로세서에 의해 실행 가능한 인스트럭션들을 저장하는 비일시적 컴퓨터 판독 가능 매체)을 포함할 수 있다.

본원에 설명된 방법, 장치 및 비일시적 컴퓨터 판독 가능 매체의 일부 예들은, 메모리 장치의 핀에서 제3 드라이버로부터, 제3 전도성 라인을 통해 3개 이하의 레벨들을 갖는 제1 변조 방식을 사용하여 변조된 제3 신호를 수신하고, 메모리 장치에 의해, 제1, 제2 및 제3 신호들을 수신하는 것에 부분적으로 기초하여 제3 변조 방식의 하나 이상의 부호들에 대한 정보를 결정하기 위한 동작들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.

본원에 설명된 방법, 장치 및 비일시적 컴퓨터 판독 가능 매체의 일부 예들에서, 제1 전도성 라인, 제2 전도성 라인 및 제3 전도성 라인 중 적어도 두 개가 메모리 장치에서 시그널링을 수신하도록 구성되고, 제1 전도성 라인, 제2 전도성 라인 및 제3 전도성 라인 중 적어도 나머지 하나가 메모리 장치로부터 정보를 전송하도록 구성된다.

본원에 설명된 방법, 장치 및 비일시적 컴퓨터 판독 가능 매체의 일부 예들에서, 제1 및 제2 전도성 라인들은 메모리 장치에 대한 입력 라인들이며, 제1 전도성 라인, 제2 전도성 라인 및 제3 전도성 라인은 각각 메모리 장치로의 및 메모리 장치로부터의 입력 및 출력 라인들이다.

본원에 설명된 방법, 장치 및 비일시적 컴퓨터 판독 가능 매체의 일부 예들에서, 제1 신호는 제1 변조 방식에서 서로 인접할 수 있는 제1 레벨 및 제2 레벨을 포함하며, 여기서 제2 신호는 제3 레벨을 포함하고, 제3 신호는 제4 레벨을 포함하며, 제3 레벨 및 제4 레벨은 제3 변조 방식과 관련된 레벨들의 풀 스윙을 포함한다.

본원에 설명된 방법, 장치 및 비일시적 컴퓨터 판독 가능 매체의 일부 예들에서, 제1 레벨 및 제2 레벨은 제3 레벨 및 제4 레벨과 다르다.

본원에 설명된 방법, 장치 및 비일시적 컴퓨터 판독 가능 매체의 일부 예들에서, 제1 레벨 또는 제2 레벨 중 하나는 제3 레벨 또는 제4 레벨 중 하나와 같다.

본원에 설명된 방법, 장치 및 비일시적 컴퓨터 판독 가능 매체의 일부 예들은 제1 전도성 라인 및 제2 전도성 라인 상의 제1 신호 및 제2 신호를 각각 수신하는 것에 기초하여 동일한 기간 동안 제1 신호 및 제2 신호를 수신하기 위한 동작들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.

본원에 설명된 방법, 장치 및 비일시적 컴퓨터 판독 가능 매체의 일부 예들에서, 제1 신호는 제1 변조 방식에서 서로 인접할 수 있는 제1 레벨 및 제2 레벨을 포함하며, 제2 신호는 제3 레벨 및 제4 레벨을 포함하고, 제3 및 제4 레벨은 제3 변조 방식과 연관된 레벨들의 풀 스윙을 포함한다.

본원에 설명된 방법들은 가능한 구현예들을 설명하고, 동작들 및 단계들은 재배치되거나 아니면 수정될 수 있으며 다른 구현예들이 가능하다는 것에 유의해야 한다. 게다가, 둘 이상의 방법들로부터의 양태들이 조합될 수 있다.

본 출원에서 설명된 정보 및 신호들은 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전체에 걸쳐 참조될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 부호들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광학 필드들 또는 입자들, 또는 그의 임의의 조합에 의해 표현될 수 있다. 일부 도면들은 신호들을 단일 신호로서 예시할 수 있지만; 신호는 신호들의 버스를 나타낼 수 있으며, 버스는 다양한 비트 폭들을 가질 수 있다는 것이 이 기술분야에서의 통상의 숙련자에 의해 이해될 것이다.

"전자 통신(electronic communication)", "전도성 콘택(conductive contact)", "연결된(connected)" 및 "결합된(coupled)"이라는 용어들은 컴포넌트들 간의 신호들의 흐름을 지원하는 컴포넌트들 간의 관계를 지칭할 수 있다. 컴포넌트들은 언제라도 컴포넌트들 간 신호들의 흐름을 지원할 수 있는 컴포넌트들 간 임의의 전도성 경로가 있는 경우, 컴포넌트들은 서로 전자 통신하는(또는 전도성 콘택하거나 또는 연결되거나 또는 결합되는) 것으로 고려된다. 언제라도, 서로 전자 통신하는(또는 전도성 콘택하거나 연결되거나 결합되는) 컴포넌트들 간 전도성 경로는 연결된 컴포넌트들을 포함하는 장치의 동작에 기초한 개방 회로 또는 폐쇄 회로일 수 있다. 연결된 컴포넌트들 간 전도성 경로는 컴포넌트들 간 직접적 전도성 경로일 수 있거나 또는 연결된 컴포넌트들 간 전도성 경로는 스위치들, 트랜중간 컴포넌트들을 포함할 수 있는 간접적 전도성 경로일 수 있다. 일부 경우, 연결된 컴포넌트들 간 신호들의 흐름은 예를 들어 스위치들 또는 트랜지스터들과 같은 하나 이상의 중간 컴포넌트들을 사용하여 일정 시간 동안 중단될 수 있다.

"결합(coupling)"이라는 용어는 신호들이 현재 전도성 경로를 통해 컴포넌트들 간 통신될 수 없는 컴포넌트들 사이의 개방 회로 관계로부터 신호들이 전도성 경로를 통해 컴포넌트들 간 통신될 수 있는 컴포넌트들 사이의 폐쇄 회로 관계로 이동되는 상태를 지칭한다. 컨트롤러와 같은 컴포넌트가 다른 컴포넌트들과 함께 결합할 때, 컴포넌트는 이전에 신호들이 흐르도록 하지 않았던 전도성 경로를 통해 신호들이 다른 컴포넌트들 간에 흐르도록 하는 변경이 시작된다.

본원에 사용된 바와 같이, "실질적으로(substantially)"라는 용어는 수정된 특성들(예를 들어, 실질적으로 용어에 의해 수정된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 이점들을 달성하기에 충분히 가까울 수 있다는 것을 의미한다.

본원에 사용된 바와 같이, "전극(electrode)"이라는 용어는 전기 전도체를 지칭할 수 있으며, 일부 경우에는, 메모리 셀 또는 메모리 어레이의 다른 컴포넌트에 대한 전기 콘택으로서 사용될 수 있다. 전극은 메모리 어레이의 소자들 또는 컴포넌트들 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.

메모리 어레이를 포함하는 본원에 설명된 장치들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우들에서, 기판은 반도체 웨이퍼이다. 다른 경우들에서, 기판은 실리콘-온-유리(SOG) 또는 실리콘-온-사파이어(SOP)와 같은 실리콘-온-절연체(SOI) 기판, 또는 또 다른 기판상에서의 반도체 재료들의 에피택셜 층들일 수 있다. 기판, 또는 기판의 서브-영역들의 도전성은 이에 제한되지 않지만, 인, 붕소, 또는 비소를 포함한, 다양한 화학적 종들을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온-주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.

본원에 설명된 스위칭 컴포넌트 또는 트랜지스터는 전계 효과 트랜지스터(FET)를 나타낼 수 있으며, 소스, 드레인 및 게이트를 포함하는 3단자 장치를 포함할 수 있다. 단자들은 전도성 물질들, 예를 들어, 금속들을 통해 다른 전자 소자들에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있으며, 고농도로 도핑된, 예를 들어 축퇴(degenerate) 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도로 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n 형인 경우(예를 들어, 다수의 캐리어들이 신호들인 경우), FET는 n형 FET로 지칭될 수 있다. 채널이 p 형인 경우(예를 들어, 다수의 캐리어들이 홀(hole)들인 경우), FET는 p형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될(capped) 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n-형 FET 또는 p-형 FET에 각각 양의 전압 또는 음의 전압을 인가하면 채널이 전도성이 될 수 있다. 트랜지스터는 트랜지스터의 문턱 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 "온(on)" 또는 "활성화(activated)"될 수 있다. 트랜지스터는 트랜지스터의 문턱 전압보다 낮은 전압이 트랜지스터 게이트에 인가될 때 "오프(off)" 또는 "비활성화(deactivated)"될 수 있다.

첨부된 도면들과 관련하여 본원에 명시된 설명은 예시적인 구성들을 설명하며, 구현될 수 있거나 청구 범위의 범주 내에 있는 모든 예들을 나타내지는 않는다. 본원에 사용된 "예시적인(exemplary)" 이라는 용어는 "예, 실례 또는 예시로서 제공되는(serving as an example, instance, or illustration)"을 의미하며, "바람직한(preferred)" 또는 "다른 예보다 유리한(advantageous over other examples)"을 의미하는 것은 아니다. 상세한 설명은 설명된 기술들의 이해를 제공하기 위한 특정 세부 사항들을 포함한다. 그러나, 이러한 기술들은 이들 특정 세부 사항들 없이도 실시될 수 있다. 일부 예들에서, 잘 알려진 구조들 및 장치들은 설명된 예들의 개념들을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.

첨부된 도면들에서, 유사한 컴포넌트들 또는 특징들은 동일한 기준 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 컴포넌트들은 유사한 컴포넌트들 사이를 구별하는 대시(dash) 및 제2 라벨에 의해 기준 라벨을 따라 구별될 수 있다. 명세서에서 제1 기준 라벨만 사용되는 경우, 설명은 제2 기준 라벨에 상관없이 동일한 제1 기준 라벨을 갖는 유사한 컴포넌트들 중 어느 하나에 적용될 수 있다.

본 출원에서 설명된 정보 및 신호들은 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전체에 걸쳐 참조될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 부호들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광학 필드들 또는 입자들, 또는 그의 임의의 조합에 의해 표현될 수 있다.

본원에서 본 개시와 관련하여 설명된 다양한 예시 블록들과 모듈들은 범용 프로세서, DSP, ASIC, FPGA 또는 기타 프로그래밍 가능한 로직 장치, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들 또는 본원에 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합을 사용하여 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안으로, 프로세서는 임의의 프로세서, 컨트롤러, 마이크로 컨트롤러, 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 장치들의 조합(예를 들어, DSP 및 마이크로 프로세서, 다중 마이크로 프로세서들, DSP 코어와 관련된 하나 이상의 마이크로 프로세서들, 또는 임의의 다른 구성)의 조합으로 구현될 수 있다.

본 출원에서 설명된 기능들은 하드웨어, 프로세서에 의해 실행된 소프트웨어, 펌웨어, 또는 그의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 인스트럭션들 또는 코드로 저장되거나 전송될 수 있다. 다른 예들 및 구현들은 본 개시 및 첨부된 청구항들의 범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 본원에 설명된 기능들은 프로세서, 하드웨어, 펌웨어, 하드와이어링(hardwiring) 또는 이들 중 임의의 조합들에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능들을 구현한 특징들은 또한, 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분산되는 것을 포함하여, 다양한 위치들에 물리적으로 위치될 수 있다. 또한, 청구 범위를 포함하여 본원에 사용된 바와 같이, 항목들의 목록에 사용된 바와 같은 "또는(or)"(예를 들어, "~ 중 적어도 하나(at least one of)" 또는 "~ 중 하나 이상(one or more of)"과 같은 문구로 시작되는 항목들의 목록)은 예를 들어, A, B 또는 C 중 적어도 하나가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC를 의미하는 포괄적인 리스트(예를 들어, A 및 B 및 C)를 나타낸다. 또한, 본 출원에서 사용된 바와 같이, 구절 "~에 기초한"은 조건들의 폐쇄된 세트에 대한 참조로서 해석되지 않을 것이다. 예를 들어, "조건 A에 기초한"으로서 설명되는 대표적인 단계는 본 개시의 범위로부터 벗어나지 않고 조건 A 및 조건 B 둘 모두에 기초할 수 있다. 다시 말해서, 본 출원에서 사용된 바와 같이, 구절 "~에 기초한"은 구절 "~에 적어도 부분적으로 기초한"과 동일한 방식으로 해석될 것이다.

컴퓨터 판독 가능 매체는 비일시적 컴퓨터 저장 매체 및 한 장소에서 다른 장소로 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체 둘 다를 포함한다. 비일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 제한하는 것은 아니나, 비일시적 컴퓨터 판독 가능 매체는 RAM, ROM, 전기적으로 소거 가능한 프로그램 가능 판독 전용 메모리(EEPROM), 콤팩트 디스크(CD) ROM 또는 다른 광학 디스크 저장 장치, 자기 디스크 저장 장치 또는 다른 자기 저장 장치들, 또는 인스트럭션들 또는 데이터 구조들의 형태로 원하는 프로그램 코드 수단들을 운반 또는 저장하는데 사용될 수 있으며 범용 또는 특수 목적 컴퓨터 또는 범용 컴퓨터, 또는 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는 임의의 다른 비일시적 매체를 포함할 수 있다. 또한, 어떠한 연결도 적절히 컴퓨터 판독 가능 매체라고 한다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 회선(DSL) 또는 적외선, 무선 및 마이크로파 같은 무선 기술을 사용하여 웹 사이트, 서버 또는 기타 원격 소스에서 전송되는 경우, 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 회선(DSL) 또는 적외선, 라디오, 마이크로파와 같은 무선 기술들이 매체의 정의에 포함된다. 본원에 사용된 바와 같은, 디스크(disk) 및 디스크(disc)는 CD, 레이저 디스크, 광 디스크, 디지털 다목적 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하며, 디스크들(disks)은 일반적으로 자기적으로 데이터를 재생하는 반면, 디스크들(discs)는 레이저로 광학적으로 데이터를 재생한다. 상기의 조합들은 또한 컴퓨터 판독 가능 매체의 범위 내에 포함된다.

본원의 설명은 당업자가 본 개시를 실시하거나 사용할 수 있도록 제공된다. 본 개시에 대한 다양한 수정들은 당업자에게 명백할 것이며, 본원에 정의된 일반적인 원리들은 본 개시의 범위를 벗어나지 않고 다른 변형들에 적용될 수 있다. 따라서, 본 개시는 본원에 설명된 예들 및 설계들에 제한되지 않으며, 본원에 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 따라야 한다.

Claims

방법에 있어서,
3개 이하의 레벨들을 포함하는 제1 변조 방식을 사용하여 변조되는 신호의 제1 부호 및 제2 부호를 수신하는 단계;
상기 제1 부호 및 상기 제2 부호를 적어도 4개의 레벨들을 포함하는 제2 변조 방식과 관련된 제3 부호로 변환하는 단계; 및
상기 제3 부호를 변환하는 것에 적어도 부분적으로 기초하여 상기 신호의 에러를 검출하는 단계를 포함하는, 방법.
제1항에 있어서,
상기 제1 변조 방식을 사용하여 변조된 상기 신호의 적어도 하나의 부호와 상기 제2 변조 방식의 적어도 하나의 부호 사이의 매핑을 변환하는 단계로서, 상기 제3 부호를 변환하는 것은 상기 매핑에 적어도 부분적으로 기초하는, 상기 매핑을 변환하는 단계를 더 포함하는, 방법.
제2항에 있어서,
상기 제1 변조 방식의 상기 적어도 하나의 부호와 상기 제2 변조 방식의 상기 적어도 하나의 부호 사이의 제2 매핑을 수신하는 단계로서, 상기 제3 부호를 변환하는 것은 상기 제2 매핑에 적어도 부분적으로 기초하는, 상기 제2 매핑을 수신하는 단계를 더 포함하는, 방법.
제2항에 있어서,
상기 신호를 수신하는 단계는 메모리 장치의 복수의 핀들을 통해 복수의 신호들을 수신하는 단계를 더 포함하며, 상기 복수의 신호들은 상기 신호를 포함하고; 및
상기 에러를 검출하는 단계는 상기 복수의 핀들을 통해 수신된 상기 복수의 신호들의 각 신호가 하나 이상의 에러들을 포함하는지 여부를 결정하는 단계를 더 포함하는, 방법.
제1항에 있어서,
테스터로, 상기 제3 부호를 변환하는 것에 적어도 부분적으로 기초하여 상기 신호에서 검출된 상기 에러를 나타내는 메시지를 전송하는 단계를 더 포함하는, 방법.
방법에 있어서,
메모리 장치에 의해, 복수의 전도성 라인들 중 제1 전도성 라인을 통해 전송된 제1 신호를 수신하는 단계로서, 상기 제1 신호는 제1 레벨 및 제2 레벨을 포함하고 3개 이하의 레벨들을 갖는 제1 변조 방식을 사용하여 변조되는, 상기 제1 신호를 수신하는 단계;
상기 메모리 장치에 의해, 상기 복수의 전도성 라인들 중 제2 전도성 라인을 통해 전송된 제2 신호를 수신하는 단계로서, 상기 제2 신호는 제3 레벨 및 제4 레벨을 포함하고 상기 제1 변조 방식을 사용하여 변조되는, 상기 제2 신호를 수신하는 단계; 및
상기 메모리 장치에 의해, 상기 제1 신호를 수신하는 것 및 상기 제2 신호를 수신하는 것에 적어도 부분적으로 기초하여 적어도 4개의 레벨들을 갖는 제2 변조 방식의 하나 이상의 부호들에 대한 정보를 결정하는 단계로서, 상기 메모리 장치는 상기 제2 변조 방식을 사용하여 변조되는 하나 이상의 신호들을 수신하도록 동작 가능한, 상기 결정하는 단계를 포함하는, 방법.
제6항에 있어서, 상기 제1 레벨, 상기 제2 레벨, 상기 제3 레벨 및 상기 제4 레벨은 상기 제2 변조 방식의 적어도 4개의 서로 다른 레벨들에 대응하는, 방법.
제6항에 있어서,
상기 메모리 장치에 의해 드라이버로부터, 상기 복수의 전도성 라인들 중 제3 전도성 라인을 통해 상기 제1 레벨, 상기 제2 레벨, 상기 제3 레벨 또는 상기 제4 레벨 중 적어도 하나를 포함하는 제3 신호를 수신하는 단계로서, 상기 제2 변조 방식의 상기 하나 이상의 부호들에 대한 상기 정보를 결정하는 단계는 상기 제3 전도성 라인을 통해 상기 제3 신호를 수신하는 것에 적어도 부분적으로 기초하는, 상기 제3 신호를 수신하는 단계를 더 포함하는, 방법.
제8항에 있어서, 상기 제1 레벨 및 상기 제2 레벨은 상기 제1 변조 방식에서 인접한 레벨들의 제1 세트이고 상기 제3 레벨 및 상기 제4 레벨은 상기 제1 변조 방식에서 인접한 레벨들의 제2 세트인, 방법.
제8항에 있어서, 상기 제1 레벨 및 상기 제2 레벨은 상기 제1 변조 방식에서 인접한 레벨들의 제1 세트이고 상기 제3 레벨 및 상기 제4 레벨은 상기 제1 변조 방식에서 인접한 레벨들의 제2 세트이며, 상기 인접 레벨들의 제1 세트는 상기 인접 레벨들의 제2 세트에 포함되는, 방법.
제6항에 있어서, 상기 제1 신호의 상기 제1 레벨 및 상기 제2 레벨은 상기 제1 변조 방식 또는 상기 제2 변조 방식과 관련된 레벨들의 풀 스윙을 포함하는, 방법.
제6항에 있어서, 상기 제2 신호는 상기 제2 변조 방식을 사용하여 변조되는, 방법.
제12항에 있어서,
상기 제1 신호에 의해 상기 제2 신호에서 간섭을 검출하는 단계로서, 상기 제1 신호는 다른 전도성 라인들에 신호들을 유도하기 위한 것인, 상기 간섭을 검출하는 단계를 더 포함하는, 방법.
제6항에 있어서, 상기 제1 레벨 및 상기 제2 레벨은 상기 제2 변조 방식과 관련된 레벨들의 풀 스윙을 포함하고, 상기 제3 레벨 및 상기 제4 레벨은 상기 제1 레벨과 상기 제2 레벨 사이의 상기 제1 변조 방식에서 인접한 레벨들인, 방법.
방법에 있어서,
메모리 장치에 의해 드라이버로부터, 제1 레벨, 제2 레벨 및 제3 레벨을 포함하고 3개 이하의 레벨들을 갖는 제1 변조 방식을 사용하여 변조되는 제1 신호를 수신하는 단계;
상기 메모리 장치에 의해 상기 드라이버로부터, 상기 제1 레벨, 상기 제2 레벨 및 상기 제3 레벨을 포함하는 세트로부터의 두 개의 레벨들 및 제4 레벨을 포함하는 제2 신호를 수신하는 단계로서, 상기 제2 신호는 상기 제1 변조 방식을 사용하여 변조되는, 상기 제2 신호를 수신하는 단계; 및
상기 메모리 장치에 의해, 상기 제1 레벨, 상기 제2 레벨, 상기 제3 레벨, 상기 제4 레벨 및 상기 세트로부터 선택된 2개의 레벨들을 수신하는 것에 적어도 부분적으로 기초하여 적어도 4개의 레벨들을 갖는 제2 변조 방식의 하나 이상의 부호들에 대한 정보를 결정하는 단계로서, 상기 메모리 장치는 상기 제2 변조 방식을 사용하여 변조된 하나 이상의 신호들을 수신하도록 동작 가능한, 상기 결정하는 단계를 포함하는, 방법.
제15항에 있어서, 상기 제1 신호 및 상기 제2 신호는 동일한 레벨들 중 적어도 두 개를 포함하는, 방법.
제15항에 있어서, 상기 제1 신호 및 상기 제2 신호는 함께 상기 제2 변조 방식과 관련된 레벨들의 풀 스윙을 포함하거나, 상기 제1 신호는 적어도 상기 제2 변조 방식과 관련된 레벨들의 풀 스윙을 포함하는, 방법.
제15항에 있어서, 상기 제1 신호는 상기 제1 변조 방식에서 인접한 레벨들을 포함하고 상기 제2 신호는 상기 제1 변조 방식에서 인접한 레벨들을 포함하는, 방법.
방법에 있어서,
메모리 장치의 핀에서 제1 드라이버로부터, 제1 전도성 라인을 통해 3개 이하의 레벨들을 갖는 제1 변조 방식을 사용하여 변조된 제1 신호를 수신하는 단계;
상기 메모리 장치의 상기 핀에서 제2 드라이버로부터, 제2 전도성 라인을 통해 3개 이하의 레벨들을 갖는 상기 제1 변조 방식을 사용하여 변조된 제2 신호를 수신하는 단계; 및
상기 메모리 장치에 의해, 상기 제1 드라이버로부터 상기 제1 신호를 수신하는 것 및 상기 제2 드라이버로부터 상기 제2 신호를 수신하는 것에 적어도 부분적으로 기초하여 적어도 4개의 레벨들을 갖는 제3 변조 방식의 하나 이상의 부호들에 대한 정보를 결정하는 단계를 포함하는, 방법.
제19항에 있어서,
상기 메모리 장치의 상기 핀에서 제3 드라이버로부터, 제3 전도성 라인을 통해 3개 이하의 레벨들을 갖는 상기 제1 변조 방식을 사용하여 변조된 제3 신호를 수신하는 단계; 및
상기 메모리 장치에 의해, 상기 제1, 제2 및 제3 신호들을 수신하는 것에 부분적으로 기초하여 상기 제3 변조 방식의 상기 하나 이상의 부호들에 대한 상기 정보를 결정하는 단계를 더 포함하는, 방법.
제20항에 있어서, 상기 제1 전도성 라인, 상기 제2 전도성 라인 및 상기 제3 전도성 라인 중 적어도 두 개가 상기 메모리 장치에서 시그널링을 수신하도록 구성되고, 상기 제1 전도성 라인, 상기 제2 전도성 라인 및 상기 제3 전도성 라인 중 적어도 나머지 하나가 상기 메모리 장치로부터 정보를 전송하도록 구성되는, 방법.
제20항에 있어서, 상기 제1 및 제2 전도성 라인들은 상기 메모리 장치에 대한 입력 라인들이며, 상기 제1 전도성 라인, 상기 제2 전도성 라인 및 상기 제3 전도성 라인은 각각 상기 메모리 장치로의 및 상기 메모리 장치로부터의 입력 및 출력 라인들인, 방법.
제20항에 있어서, 상기 제1 신호는 상기 제1 변조 방식에서 서로 인접한 제1 레벨 및 제2 레벨을 포함하며, 상기 제2 신호는 제3 레벨을 포함하고, 상기 제3 신호는 제4 레벨을 포함하며, 상기 제3 레벨 및 상기 제4 레벨은 상기 제3 변조 방식과 관련된 레벨들의 풀 스윙을 포함하는, 방법.
제23항에 있어서, 상기 제1 레벨 및 상기 제2 레벨은 상기 제3 레벨 및 상기 제4 레벨과 다르거나, 상기 제1 레벨 또는 상기 제2 레벨 중 하나는 상기 제3 레벨 또는 상기 제4 레벨 중 하나와 동일한, 방법.
제19항에 있어서,
각각 상기 제1 전도성 라인 상기 제2 전도성 라인에서 상기 제1 신호 및 상기 제2 신호를 수신하는 것에 적어도 부분적으로 기초하는 동일 기간 동안 상기 제1 신호 및 상기 제2 신호를 수신하는 단계를 더 포함하는, 방법.
제19항에 있어서,
상기 제1 신호는 상기 제1 변조 방식에서 서로 인접한 제1 신호 및 제2 신호를 포함하고;
상기 제2 신호는 제3 레벨 및 제4 레벨을 포함하며, 상기 제3 레벨 및 상기 제4 레벨은 상기 제3 변조 방식과 관련된 레벨들의 풀 스윙을 포함하는, 방법.