KR20210085604A - 디스플레이 장치 - Google Patents

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KR20210085604A
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Abstract

본 발명의 실시예들은, 디스플레이 장치에 관한 것으로서, 저온 다결정 실리콘 박막 트랜지스터의 상위 층에 산화물 반도체 박막 트랜지스터가 배치된 구조에서, 저온 다결정 실리콘 박막 트랜지스터 중 구동 트랜지스터 상에 위치하는 캐패시터 전극에 수소 흡착층을 배치함으로써, 산화물 반도체 박막 트랜지스터의 열처리 공정 과정에서 구동 트랜지스터의 재수소화로 인한 S 팩터 감소를 방지할 수 있다. 또한, 스위칭 트랜지스터 상에는 수소 흡착층을 배치하지 않음으로써 스위칭 트랜지스터의 S 팩터를 감소시켜 각각의 박막 트랜지스터 별로 요구되는 구동 특성을 제공할 수 있다.

Description

디스플레이 장치{DISPLAY DEVICE}
본 발명의 실시예들은, 디스플레이 장치에 관한 것이다.
정보화 사회가 발전함에 따라, 화상을 표시하는 디스플레이 장치에 대한 다양한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기발광 디스플레이 장치 등과 같은 다양한 디스플레이 장치가 활용된다.
디스플레이 장치는, 각종 신호 라인과 다수의 서브픽셀이 배치된 디스플레이 패널과, 각종 신호 라인의 구동을 위한 여러 구동 회로를 포함할 수 있다.
다수의 서브픽셀 각각은, 일 예로, 발광 소자와 발광 소자의 구동을 위한 회로 소자를 포함할 수 있다. 또한, 구동 회로는, 구동 신호의 출력을 위한 회로 소자를 포함할 수 있다.
따라서, 디스플레이 장치는, 디스플레이 구동을 위해 서브픽셀이나 구동 회로에 배치되는 각종 회로 소자를 포함할 수 있다. 여기서, 디스플레이 장치에 포함된 회로 소자가 수행하는 기능에 따라 요구되는 특성이 상이할 수 있으며, 공정 과정에 따라 각각의 회로 소자에 요구되는 특성을 충족시키기 어려운 문제점이 존재한다.
본 발명의 실시예들은, 디스플레이 장치에서 발광 소자에 공급되는 구동 전류를 제어하는 구동 트랜지스터의 구동 특성을 향상시키면서, 구동 타이밍을 제어하는 스위칭 트랜지스터의 구동 특성을 개선할 수 있는 방안을 제공한다.
본 발명의 실시예들은, 공정 과정을 감소시키면서 디스플레이 장치에 배치된 각각의 회로 소자에 다르게 요구되는 특성을 충족시킬 수 있는 방안을 제공한다.
일 측면에서, 본 발명의 실시예들은, 기판 상에 배치된 다수의 제1 박막 트랜지스터와, 제1 박막 트랜지스터 상에 배치된 적어도 하나의 절연층과, 절연층 상에 배치된 다수의 제2 박막 트랜지스터와, 다수의 제1 박막 트랜지스터 중 적어도 일부 제1 박막 트랜지스터와 절연층 사이에 배치되고 상면 및 하면 중 적어도 일면에 배치된 수소 흡착층을 포함하는 캐패시터 전극을 포함하는 디스플레이 장치를 제공한다.
다른 측면에서, 본 발명의 실시예들은, 기판 상에 배치된 다수의 제1 박막 트랜지스터와, 제1 박막 트랜지스터 상에 위치하는 다수의 절연층과, 절연층 상에 배치된 다수의 제2 박막 트랜지스터와, 다수의 제1 박막 트랜지스터 중 적어도 일부 제1 박막 트랜지스터와 절연층 사이에 배치된 캐패시터 전극과, 다수의 절연층 중 두 개의 절연층 사이에 위치하고 캐패시터 전극과 중첩된 영역의 일부 영역에 배치된 수소 흡착층을 포함하는 디스플레이 장치를 제공한다.
다른 측면에서, 본 발명의 실시예들은, 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널과, 다수의 서브픽셀 각각에 배치된 다수의 구동 트랜지스터와, 다수의 서브픽셀 각각에 배치된 다수의 스위칭 트랜지스터와, 구동 트랜지스터의 게이트 전극의 적어도 일부분과 중첩되고 상면 및 하면 중 적어도 일면에 배치된 수소 흡착층을 포함하는 캐패시터 전극을 포함하는 디스플레이 장치를 제공한다.
본 발명의 실시예들에 의하면, 수소 흡착층이 구동 트랜지스터 상에 배치되고 스위칭 트랜지스터 상에 배치되지 않음으로써, 공정 과정에서 구동 트랜지스터의 S 팩터는 증가시키고 스위칭 트랜지스터의 S 팩터는 감소시킬 수 있다.
따라서, 별도의 공정 과정을 추가하지 않으면서 구동 트랜지스터와 스위칭 트랜지스터에 요구되는 구동 특성을 각각 충족시킬 수 있는 방안을 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치의 개략적인 구성을 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치에 배치된 서브픽셀의 회로 구조와 구동 방식의 예시를 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 박막 트랜지스터가 배치된 영역의 단면 구조의 예시를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 박막 트랜지스터 중 구동 트랜지스터가 배치된 영역의 단면 구조의 예시를 나타낸 도면이다.
도 5는 공정 과정에서 도 4에 도시된 구동 트랜지스터의 특성 변화의 예시를 나타낸 도면이다.
도 6은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 박막 트랜지스터 중 스위칭 트랜지스터가 배치된 영역의 단면 구조의 예시를 나타낸 도면이다.
도 7은 공정 과정에서 도 6에 도시된 스위칭 트랜지스터의 특성 변화의 예시를 나타낸 도면이다.
도 8은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 박막 트랜지스터가 서브픽셀에 배치된 평면 구조의 예시를 나타낸 도면이다.
도 9는 도 8에 도시된 A-B 부분의 단면 구조의 예시를 나타낸 도면이다.
도 10 내지 도 12는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 박막 트랜지스터 중 구동 트랜지스터가 배치된 영역의 단면 구조의 다른 예시들을 나타낸 도면들이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들의 시간 관계 또는 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치(100)의 개략적인 구성을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 디스플레이 장치(100)는, 다수의 서브픽셀(SP)이 배열된 디스플레이 패널(110)과, 디스플레이 패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
디스플레이 패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치되고, 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 배치될 수 있다. 서브픽셀(SP)은 각각 여러 회로 소자를 포함할 수 있으며, 둘 이상의 서브픽셀(SP)이 하나의 픽셀을 구성할 수 있다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다.
또한, 게이트 구동 회로(120)는, 서브픽셀(SP)의 발광 타이밍을 제어하는 발광 신호를 출력할 수도 있다. 스캔 신호를 출력하는 회로와, 발광 신호를 출력하는 회로는 일체로 구현될 수도 있고, 별도로 구현될 수도 있다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다. 또한, 게이트 구동 회로(120)는, 디스플레이 패널(110)의 베젤 영역에 배치되는 GIP(Gate In Panel) 형태로 구현될 수도 있다.
게이트 구동 회로(120)는, 여러 회로 소자를 포함할 수 있으며, 일 예로, 도 1에 도시된 예시와 같이, 풀-업 트랜지스터(Tup)와 풀-다운 트랜지스터(Tdown)을 포함할 수 있다.
풀-업 트랜지스터(Tup)는, Q 노드의 전압 레벨에 의해 제어되고, 게이트 라인(GL)으로 게이트 하이 전압(VGH)의 출력을 제어할 수 있다. 풀-다운 트랜지스터(Tdown)는, QB 노드의 전압 레벨에 의해 제어되고, 게이트 라인(GL)으로 게이트 로우 전압(VGL)의 출력을 제어할 수 있다. 도 1에 도시된 게이트 구동 회로(120)의 회로 구조는 일 예시로서, 게이트 구동 회로(120)는, 유형에 따라, 풀-업 트랜지스터(Tup)와 풀-다운 트랜지스터(Tdown) 이외에 여러 회로 소자를 더 포함할 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터를 수신하고, 영상 데이터를 아날로그 형태의 데이터 전압으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 영상 데이터에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다. 또한, 데이터 구동 회로(130)는, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고, 양 측에 위치할 수도 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 변환하여 변환된 영상 데이터를 데이터 구동 회로(130)로 출력한다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 시프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적 회로에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적 회로의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적 회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120) 및 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.
또한, 디스플레이 패널(110)에는, 게이트 라인(GL)과 데이터 라인(DL) 이외에 각종 신호나 전압이 공급되는 전압 라인이 배치될 수 있다.
그리고, 각각의 서브픽셀(SP)에는, 서브픽셀(SP)의 구동을 위한 여러 회로 소자가 배치될 수 있다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 배치된 서브픽셀(SP)의 회로 구조와 구동 방식의 예시를 나타낸 도면이다.
도 2를 참조하면, 서브픽셀(SP)에는, 발광 소자(EL)가 배치될 수 있다. 그리고, 발광 소자(EL)의 구동을 위한 다수의 박막 트랜지스터(TFT)와 캐패시터(Cst) 등과 같은 회로 소자가 서브픽셀(SP)에 배치될 수 있다.
다수의 박막 트랜지스터(TFT)는, 스위칭 트랜지스터(SWT)와 구동 트랜지스터(DRT)를 포함할 수 있다.
도 2는 6개의 박막 트랜지스터(TFT)와 하나의 캐패시터(Cst)가 배치된 6T1C 구조를 예시로 나타내나, 디스플레이 장치(100)의 유형에 따라 서브픽셀(SP)을 구성하는 회로 소자는 다르게 배치될 수 있다.
또한, 도 2는 서브픽셀(SP)에 배치된 박막 트랜지스터(TFT)가 P 타입인 경우를 예시로 나타내나, 경우에 따라 N 타입으로 배치될 수도 있다.
제1 스위칭 트랜지스터(SWT1)는, 데이터 전압(Vdata)이 공급되는 데이터 라인(DL)과 제1 노드(N1) 사이에 전기적으로 연결될 수 있다. 제1 스위칭 트랜지스터(SWT1)는, 제1 스캔 신호(SCAN1)에 의해 제어될 수 있다. 그리고, 제1 스위칭 트랜지스터(SWT1)는, 제1 노드(N1)에 데이터 전압(Vdata)의 공급을 제어할 수 있다.
제2 스위칭 트랜지스터(SWT2)는, 제2 노드(N2)와 제3 노드(N3) 사이에 전기적으로 연결될 수 있다. 제2 스위칭 트랜지스터(SWT2)는, 제2 스캔 신호(SCAN2)에 의해 제어될 수 있다.
제3 스위칭 트랜지스터(SWT3)는, 제1 노드(N1)와 기준 전압(Vref)이 공급되는 기준 전압 라인 사이에 전기적으로 연결될 수 있다. 제3 스위칭 트랜지스터(SWT3)는, 발광 신호(EM)에 의해 제어될 수 있다. 그리고, 제3 스위칭 트랜지스터(SWT3)는, 제1 노드(N1)에 기준 전압(Vref)의 공급을 제어할 수 있다.
제4 스위칭 트랜지스터(SWT4)는, 제3 노드(N3)와 제4 노드(N4) 사이에 전기적으로 연결될 수 있다. 제4 스위칭 트랜지스터(SWT4)는, 발광 신호(EM)에 의해 제어될 수 있다.
제5 스위칭 트랜지스터(SWT5)는, 제4 노드(N4)와 기준 전압(Vref)이 공급되는 기준 전압 라인 사이에 전기적으로 연결될 수 있다. 제5 스위칭 트랜지스터(SWT5)는, 제2 스캔 신호(SCAN2)에 의해 제어될 수 있다.
구동 트랜지스터(DRT)는, 제2 노드(N2)의 전압에 의해 제어되고, 제1 구동 전압(VDD)의 공급을 제어할 수 있다. 여기서, 제1 구동 전압(VDD)은, 서브픽셀(SP)의 구동을 위한 고전위 전압일 수 있다.
캐패시터(Cst)는, 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되고, 발광 소자(EL)가 발광하는 기간 동안 데이터 전압(Vdata)을 유지시켜줄 수 있다.
발광 소자(EL)는, 일 예로, 유기발광다이오드(OLED)일 수 있으며, 애노드 전극이 제4 노드(N4)에 연결되고, 캐소드 전극으로 제2 구동 전압(VSS)이 인가될 수 있다. 여기서, 제2 구동 전압(VSS)은 서브픽셀(SP)의 구동을 위한 저전위 전압일 수 있다.
도 2에 도시된 구동 타이밍을 참조하면, 제1 기간(P1)에 발광 신호(EM)가 로우 레벨인 상태에서, 로우 레벨인 제2 스캔 신호(SCAN2)가 인가될 수 있다.
따라서, 제1 기간(P1)에 제3 스위칭 트랜지스터(SWT3)와 제4 스위칭 트랜지스터(SWT4)가 턴-온 된 상태에서, 제2 스위칭 트랜지스터(SWT2)와 제5 스위칭 트랜지스터(SWT5)가 턴-온 된 상태일 수 있다. 그리고, 제1 노드(N1), 제2 노드(N2), 제3 노드(N3) 및 제4 노드(N4)가 기준 전압(Vref)으로 초기화될 수 있다.
제2 기간(P2)에 제2 스캔 신호(SCAN2)가 로우 레벨인 상태에서, 로우 레벨인 제1 스캔 신호(SCAN1)와 하이 레벨인 발광 신호(EM)가 인가될 수 있다.
따라서, 제1 스위칭 트랜지스터(SWT1)가 턴-온 되고, 제3 스위칭 트랜지스터(SWT3)와 제4 스위칭 트랜지스터(SWT4)가 턴-오프 될 수 있다.
제1 스위칭 트랜지스터(SWT1)가 턴-온 된 상태이므로, 데이터 전압(Vdata)이 제1 노드(N1)에 인가될 수 있다.
그리고, 제2 스위칭 트랜지스터(SWT2)가 턴-온 된 상태이므로, 제2 노드(N2)와 제3 노드(N3)가 전기적으로 연결된다. 따라서, 제2 기간(P2)에 제1 구동 전압(VDD)에서 구동 트랜지스터(DRT)의 문턱 전압이 감해진 전압이 제2 노드(N2)에 인가될 수 있다. 즉, 제2 기간(P2) 동안 데이터 전압(Vdata)의 인가와 구동 트랜지스터(DRT)의 문턱 전압 보상이 이루어질 수 있다.
제3 기간(P3)에 발광 신호(EM)가 하이 레벨인 상태에서, 하이 레벨인 제1 스캔 신호(SCAN1)와 하이 레벨인 제2 스캔 신호(SCAN2)가 인가될 수 있다. 따라서, 제1 노드(N1)와 제2 노드(N2)는 플로팅될 수 있다.
제4 기간(P4)에 제1 스캔 신호(SCAN1)와 제2 스캔 신호(SCAN2)가 하이 레벨인 상태에서, 로우 레벨인 발광 신호(EM)가 인가될 수 있다.
로우 레벨의 발광 신호(EM)가 공급되므로, 발광 신호(EM)에 의해 제어되는 제3 스위칭 트랜지스터(SWT3)와 제4 스위칭 트랜지스터(SWT4)가 턴-온 될 수 있다. 그리고, 데이터 전압(Vdata)에 따른 구동 전류가 발광 소자(EL)로 공급되며, 발광 소자(EL)가 데이터 전압(Vdata)에 따른 밝기를 나타낼 수 있다.
이러한 서브픽셀(SP)의 회로 구조는, 전술한 바와 같이, 디스플레이 장치(100)의 유형에 따라 다양할 수 있다.
일 예로, 제1 스위칭 트랜지스터(SWT1)를 제어하는 게이트 라인(GL)과 제2 스위칭 트랜지스터(SWT2) 및 제5 스위칭 트랜지스터(SWT5)를 제어하는 게이트 라인(GL)이 동일할 수 있다. 즉, 제1 스캔 신호(SCAN1)와 제2 스캔 신호(SCAN2)가 구분되어 서브픽셀(SP)로 공급되지 않고, 하나의 스캔 신호에 의해 제1 스위칭 트랜지스터(SWT1), 제2 스위칭 트랜지스터(SWT2) 및 제5 스위칭 트랜지스터(SWT5)가 동시에 제어될 수 있다.
또는, 서브픽셀(SP)은, 6개의 스위칭 트랜지스터(SWT), 1개의 구동 트랜지스터(DRT) 및 1개의 캐패시터(Cst)가 서브픽셀(SP)에 배치된 7T1C의 회로 구조를 가질 수도 있다.
이와 같이, 회로 소자는 서브픽셀(SP)에 다양한 형태로 배치될 수 있다. 또한, 회로 소자가 제공하는 기능에 따라 서브픽셀(SP)이나 디스플레이 장치(100)에서 다양한 유형으로 배치될 수도 있다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 박막 트랜지스터(TFT)가 배치된 영역의 단면 구조의 예시를 나타낸 도면이다.
도 3을 참조하면, 기판(미도시) 상에 버퍼층(BUF)이 배치되고, 버퍼층(BUF) 상에 다수의 제1 박막 트랜지스터(TFT1)가 배치될 수 있다. 제1 박막 트랜지스터(TFT1)는, 일 예로, 다결정 실리콘으로 이루어진 액티브층을 포함할 수 있다. 그리고, 제1 박막 트랜지스터(TFT1)는, 제1 게이트 메탈(GATE1)로 이루어진 게이트 전극과, 제2 게이트 메탈(GATE2)로 이루어진 소스드레인 전극을 포함할 수 있다.
제1 박막 트랜지스터(TFT1)의 구성들 사이에 게이트 절연층(GI)이나 층간 절연층(ILD)과 같은 절연층이 배치될 수 있다.
다수의 제1 박막 트랜지스터(TFT1) 중 일부는 서브픽셀(SP)에 배치된 구동 트랜지스터(DRT)일 수 있다. 제1 박막 트랜지스터(TFT1)가 구동 트랜지스터(DRT)인 경우, 소스드레인 메탈(SD) 등을 통해 구동 트랜지스터(DRT)의 소스드레인 전극이 발광 소자(EL)의 애노드 전극(Anode)과 전기적으로 연결될 수 있다.
다수의 제1 박막 트랜지스터(TFT1) 중 일부는 서브픽셀(SP)에 배치되거나 게이트 구동 회로(120)와 같은 구동 회로에 배치된 스위칭 트랜지스터(SWT)일 수 있다.
제1 박막 트랜지스터(TFT1)가 배치된 층에 제1 게이트 메탈(GATE1)과 제2 게이트 메탈(GATE2)로 이루어진 캐패시터(Cst)가 배치될 수 있다.
그리고, 제1 박막 트랜지스터(TFT1) 상에는 적어도 하나의 절연층이 배치되고, 제1 박막 트랜지스터(TFT1)와 다른 유형의 제2 박막 트랜지스터(TFT2)가 배치될 수 있다.
제2 박막 트랜지스터(TFT2)는, 일 예로, 산화물 반도체로 이루어진 액티브층을 포함할 수 있다. 그리고, 제2 박막 트랜지스터(TFT2)는, 옥사이드 게이트 메탈(O-GATE)로 이루어진 게이트 전극과, 소스드레인 메탈(SD)로 이루어진 소스드레인 전극을 포함할 수 있다. 옥사이드 게이트 메탈(O-GATE)은, 제1 게이트 메탈(GATE1)이나 제2 게이트 메탈(GATE2)과 동일한 물질일 수도 있고, 다른 물질일 수도 있다.
이러한 제2 박막 트랜지스터(TFT2)는, 스위칭 트랜지스터(SWT)일 수 있다.
제1 박막 트랜지스터(TFT1)와 제2 박막 트랜지스터(TFT2) 사이에 적어도 하나의 옥사이드 버퍼층(O-BUF)이 배치될 수 있다. 일 예로, 제1 옥사이드 버퍼층(O-BUF1)과 제2 옥사이드 버퍼층(O-BUF2)이 제1 박막 트랜지스터(TFT1)와 제2 박막 트랜지스터(TFT2) 사이에 배치될 수 있다. 그리고, 제1 옥사이드 버퍼층(O-BUF1)과 제2 옥사이드 버퍼층(O-BUF2)은 서로 다른 물질로 이루어질 수 있다.
일 예로, 제1 옥사이드 버퍼층(O-BUF1)은 층간 절연층(ILD)과 동일하게 SiNx로 이루어질 수 있다. 그리고, 제2 옥사이드 버퍼층(O-BUF2)은 옥사이드 절연층(O-ILD)과 동일하게 SiO2로 이루어질 수 있다.
제2 박막 트랜지스터(TFT2) 상에는, 제1 평탄화층(PLN1), 제2 평탄화층(PLN2), 뱅크(BANK), 스페이서(Spacer) 등이 배치될 수 있다.
이와 같이, 본 발명의 실시예들에 의하면, 저온 다결정 실리콘으로 이루어진 제1 박막 트랜지스터(TFT1)와 산화물 반도체로 이루어진 제2 박막 트랜지스터(TFT2)를 서로 다른 층에 배치함으로써, 디스플레이 장치(100)에 서로 다른 구동 특성을 갖는 박막 트랜지스터(TFT)가 배치될 수 있다.
또한, 본 발명의 실시예들은, 제1 박막 트랜지스터(TFT1)가 제공하는 기능에 따라 제1 박막 트랜지스터(TFT1) 상에 수소를 흡착하는 물질이 배치되도록 함으로써, 동일한 유형의 제1 박막 트랜지스터(TFT1)가 다른 구동 특성을 갖도록 할 수도 있다.
도 4는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 박막 트랜지스터(TFT) 중 구동 트랜지스터(DRT)가 배치된 영역의 단면 구조의 예시를 나타낸 도면이다.
도 4를 참조하면, 제1 박막 트랜지스터(TFT1)가 버퍼층(BUF) 상에 배치될 수 있다. 제2 박막 트랜지스터(TFT2)는 제1 박막 트랜지스터(TFT1)보다 상위 층에 배치될 수 있다.
적어도 하나의 절연층이 제1 박막 트랜지스터(TFT1)와 제2 박막 트랜지스터(TFT1) 사이에 배치될 수 있다. 일 예로, 제1 옥사이드 버퍼층(O-BUF1)과 제2 옥사이드 버퍼층(O-BUF2)이 제1 박막 트랜지스터(TFT1)와 제2 박막 트랜지스터(TFT2) 상에 배치될 수 있다. 그리고, 제1 옥사이드 버퍼층(O-BUF1)은 SiNx로 이루어지고, 제2 옥사이드 버퍼층(O-BUF2)은 SiO2로 이루어질 수 있다.
제1 박막 트랜지스터(TFT1)는, 제1 액티브층(ACT1), 제1 게이트 전극(GE1) 및 제1 소스드레인 전극(SDE1)을 포함할 수 있다. 여기서, 제1 액티브층(ACT1)은, 다결정 실리콘으로 이루어질 수 있다.
디스플레이 장치(100)에 다수의 제1 박막 트랜지스터(TFT1)가 포함될 수 있으며, 다수의 제1 박막 트랜지스터(TFT1) 중 일부 제1 박막 트랜지스터(TFT1) 상에 캐패시터 전극(CE)이 위치할 수 있다.
캐패시터 전극(CE)은, 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(GE1) 상에 위치할 수 있다. 캐패시터 전극(CE)은, 제1 박막 트랜지스터(TFT1)의 제1 소스드레인 전극(SDE1)을 구성하는 제2 게이트 메탈(GATE2)로 이루어질 수 있다.
제1 게이트 전극(GE1) 상에 캐패시터 전극(CE)이 배치된 제1 박막 트랜지스터(TFT1)는, 서브픽셀(SP)에 배치된 구동 트랜지스터(DRT)일 수 있다. 즉, 제1 게이트 전극(GE1)과 캐패시터 전극(CE)이 서브픽셀(SP)에 배치된 캐패시터(Cst)를 형성할 수 있다.
여기서, 캐패시터 전극(CE)의 상면 중 적어도 일부 영역에 수소 흡착층(HAL)이 배치될 수 있다.
수소 흡착층(HAL)은, 캐패시터 전극(CE)을 구성하는 물질과 상이한 물질로 이루어질 수 있다. 일 예로, 캐패시터 전극(CE)은, Mo, Al, 또는 이들의 합금으로 이루어질 수 있다. 그리고, 수소 흡착층(HAL)은, Ti, V, Mg, La 등과 같이 수소와의 결합이 안정적인 물질로 이루어질 수 있다.
수소 흡착층(HAL)은, 캐패시터 전극(CE) 상의 적어도 일부 영역에 배치되며, 캐패시터 전극(CE) 이외의 영역에 배치되지 않을 수 있다. 또한, 수소 흡착층(HAL)은, 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(GE1) 상에 배치되지 않을 수 있다. 즉, 제1 게이트 전극(GE1)은, 수소 흡착층(HAL)을 구성하는 물질을 제외한 물질로 이루어질 수 있다.
캐패시터 전극(CE) 상에 배치된 수소 흡착층(HAL)은, 열처리 공정 과정에서 제1 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1)에 포함되는 수소의 양을 조절해줄 수 있다.
따라서, 수소 흡착층(HAL)은, 제1 박막 트랜지스터(TFT1)의 구동 특성을 조절하여, 제1 박막 트랜지스터(TFT1)가 수소 흡착층(HAL)의 배치 여부에 따라 다른 구동 특성을 갖도록 할 수 있다.
도 5는 공정 과정에서 도 4에 도시된 구동 트랜지스터(DRT)의 특성 변화의 예시를 나타낸 도면이다.
도 5를 참조하면, 제1 액티브층(ACT1), 게이트 절연층(GI), 제1 게이트 전극(GE1) 및 층간 절연층(ILD)이 순차적으로 배치되고, 제1 액티브층(ACT1)의 수소화 공정이 진행될 수 있다. 이후, 제1 소스드레인 전극(SDE1)의 배치를 위한 컨택홀(CNT)이 형성되고, 컨택홀(CNT)의 열처리 공정이 수행될 수 있다.
컨택홀(CNT)의 열처리 공정 이후, 캐패시터 전극(CE)과 제1 소스드레인 전극(SDE1)이 배치될 수 있다.
이때, 캐패시터 전극(CE) 상에 수소 흡착층(HAL)이 배치될 수 있다. 수소 흡착층(HAL)은, 캐패시터 전극(CE)을 형성하는 공정 과정에서 하프 톤 마스크 방식을 이용하여 캐패시터 전극(CE) 상에 배치될 수 있다. 따라서, 별도의 공정을 추가하지 않고, 수소 흡착층(HAL)이 배치될 수 있다.
캐패시터 전극(CE)의 배치가 완료되면, 제1 옥사이드 버퍼층(O-BUF1), 제2 옥사이드 버퍼층(O-BUF2)이 배치된다. 그리고, 산화물 반도체로 이루어진 제2 액티브층(ACT2)이 배치되고, 옥사이드 게이트 절연층(O-GI), 제2 게이트 전극(GE2) 및 옥사이드 절연층(O-ILD) 등이 배치될 수 있다.
여기서, 제2 액티브층(ACT2)과 옥사이드 게이트 절연층(O-GI)이 배치되고, 열처리 공정이 수행될 수 있다.
층간 절연층(ILD)에 형성된 컨택홀(CNT)의 열처리 이후, 제1 옥사이드 버퍼층(O-BUF1)의 증착으로 인해 제1 옥사이드 버퍼층(O-BUF1)의 수소 함량이 증가된 상태일 수 있다. 그리고, 제2 액티브층(ACT2) 등에 대한 열처리 공정에 의해 열 에너지가 제1 옥사이드 버퍼층(O-BUF1)에 가해짐에 따라, 제1 옥사이드 버퍼층(O-BUF1)에 포함된 수소가 외부로 이동할 수 있다.
제1 옥사이드 버퍼층(O-BUF1)으로부터 이동되는 수소는 캐패시터 전극(CE) 상에 배치된 수소 흡착층(HAL)에 의해 포집될 수 있다. 따라서, 제2 액티브층(ACT2) 등에 대한 열처리 공정 과정에서 제1 옥사이드 버퍼층(O-BUF1)에 포함된 수소가 제1 액티브층(ACT1)에 이동되는 것을 방지할 수 있다.
즉, 제1 액티브층(ACT1)에 대한 수소화 공정 이후에, 열처리 공정 과정에서 발생하는 수소에 의해 제1 액티브층(ACT1)의 재수소화가 이루어지는 것을 방지할 수 있다. 그리고, 제1 액티브층(ACT1)의 재수소화를 방지함으로써, 제1 박막 트랜지스터(TFT1)의 S 팩터가 감소되는 것을 방지할 수 있다.
이와 같이, 제1 박막 트랜지스터(TFT1) 상에 위치하는 캐패시터 전극(CE)에 수소 흡착층(HAL)이 배치되도록 함으로써, 열처리 공정 과정에서 제1 박막 트랜지스터(TFT1)의 S 팩터 감소를 방지하며 높은 구동 전류 생성 성능이 요구되는 구동 트랜지스터(DRT)로서의 제1 박막 트랜지스터(TFT1)의 구동 특성을 제공할 수 있다.
또한, 구동 트랜지스터(DRT) 이외에 서브픽셀(SP)이나 게이트 구동 회로(120)에 배치된 스위칭 트랜지스터(SWT)는 요구되는 타이밍에 턴-온, 턴-오프 되는 성능이 중요하므로, 열처리 공정 과정에서 S 팩터가 감소되도록 하여 스위칭 트랜지스터(SWT)로 이용되는 제1 박막 트랜지스터(TFT1)의 구동 특성도 개선할 수 있다.
도 6은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 박막 트랜지스터(TFT) 중 스위칭 트랜지스터(SWT)가 배치된 영역의 단면 구조의 예시를 나타낸 도면이다. 그리고, 도 7은 공정 과정에서 도 6에 도시된 스위칭 트랜지스터(SWT)의 특성 변화의 예시를 나타낸 도면이다.
여기서, 스위칭 트랜지스터(SWT)는, 서브픽셀(SP)에 배치된 스위칭 트랜지스터(SWT)나 게이트 구동 회로(120)에 배치된 풀-업 트랜지스터(Tup), 풀-다운 트랜지스터(Tdown)를 포함할 수 있다. 즉, 스위칭 트랜지스터(SWT)는, 디스플레이 장치(100)에 포함되며 구동 트랜지스터(DRT) 이외에 구동 타이밍을 제어하는 제1 박막 트랜지스터(TFT1)를 의미할 수 있다.
도 6과 도 7을 참조하면, 제1 박막 트랜지스터(TFT1) 상에 제1 옥사이드 버퍼층(O-BUF1), 제2 옥사이드 버퍼층(O-BUF2)이 배치될 수 있다. 그리고, 제2 옥사이드 버퍼층(O-BUF2)보다 상위 층에 제2 박막 트랜지스터(TFT2)가 배치될 수 있다.
제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(GE1) 상에 적어도 하나의 전극 패턴(EPTN)이 배치될 수 있다. 또는, 경우에 따라, 제1 박막 트랜지스터(TFT1) 상에 전극 패턴(EPTN)이 위치하지 않을 수도 있다.
전극 패턴(EPTN)은, 일 예로, 서브픽셀(SP)이나 게이트 구동 회로(12) 등에 배치되는 신호 배선의 일부분일 수 있다. 또는, 전극 패턴(EPTN)은, 구동 트랜지스터(DRT) 상에 배치된 캐패시터 전극(CE)이 연장되어 배치된 부분일 수도 있다. 즉, 전극 패턴(ETPN)은, 신호 배선이나 캐패시터 전극(CE) 등의 일부분일 수 있다.
이러한 전극 패턴(EPTN)은, 캐패시터 전극(CE) 상에 배치된 수소 흡착층(HAL)을 구성하는 물질을 제외한 물질로 이루어질 수 있다. 일 예로, 전극 패턴(EPTN)은, 제1 소스드레인 전극(SDE1)과 동일한 제2 게이트 메탈(GATE2)인 Mo, Al 등으로 이루어질 수 있으며, Ti과 같이 수소 흡착 특성을 갖는 물질을 포함하지 않을 수 있다.
스위칭 트랜지스터(SWT)로 이용되는 제1 박막 트랜지스터(TFT1) 상에 수소 흡착층(HAL)이 위치하지 않음으로써, 열처리 공정 과정에서 제1 액티브층(ACT1)의 재수소화가 이루어질 수 있다. 그리고, 제1 액티브층(ACT1)의 재수소화에 의해 제1 박막 트랜지스터(TFT1)의 S 팩터가 감소될 수 있다.
제1 박막 트랜지스터(TFT1)의 S 팩터가 감소되므로, 제1 박막 트랜지스터(TFT1)의 턴-온, 턴-오프를 조절하는 것이 용이해질 수 있다. 따라서, 스위칭 트랜지스터(TFT1)로 이용되는 제1 박막 트랜지스터(TFT1)의 구동 특성을 개선할 수 있다.
본 발명의 실시예들은, 동일한 유형의 제1 박막 트랜지스터(TFT1)가 배치된 구조에서 수소 흡착층(HAL)의 배치와 열처리 공정 과정에 의해 제1 박막 트랜지스터(TFT1)의 수소화 정도가 다르게 할 수 있다. 따라서, 다수의 제1 박막 트랜지스터(TFT1) 중에서 발광 소자(EL)에 공급되는 구동 전류를 제어하는 구동 트랜지스터(DRT)의 구동 특성과 구동 타이밍을 제어하는 스위칭 트랜지스터(SWT)의 구동 특성을 모두 충족시킬 수 있는 방안을 제공할 수 있다.
특히, 구동 트랜지스터(DRT)와 스위칭 트랜지스터(SWT)가 모두 배치되는 서브픽셀(SP)에서 수소 흡착층(HAL)의 배치 구조에 의해 각각의 박막 트랜지스터(TFT)에 요구되는 구동 특성을 만족시킬 수 있다.
도 8은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 박막 트랜지스터(TFT)가 서브픽셀(SP)에 배치된 평면 구조의 예시를 나타낸 도면이다. 그리고, 도 9는 도 8에 도시된 A-B 부분의 단면 구조의 예시를 나타낸 도면이다.
도 8과 도 9를 참조하면, 도 8은 서브픽셀(SP)의 개략적인 구조의 예시를 나타낸 것으로서, 서브픽셀(SP)에 배치된 스위칭 트랜지스터(SWT)의 제어를 위한 스캔 신호 등이 인가되는 적어도 하나의 게이트 라인(GL)이 배치될 수 있다.
게이트 라인(GL)은, 경우에 따라, 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(GE1)을 구성하는 제1 게이트 메탈(GATE1)로 이루어질 수도 있고, 캐패시터 전극(CE)을 구성하는 제2 게이트 메탈(GATE2)로 이루어질 수도 있다.
서브픽셀(SP)에는, 적어도 하나의 스위칭 트랜지스터(SWT)가 배치될 수 있다. 이러한 스위칭 트랜지스터(SWT)의 일부는 제1 박막 트랜지스터(TFT1)이고, 다른 일부는 제2 박막 트랜지스터(TFT2)일 수 있다.
또한, 서브픽셀(SP)에 구동 트랜지스터(DRT)가 배치될 수 있으며, 구동 트랜지스터(DRT)는, 제1 박막 트랜지스터(TFT1)일 수 있다.
구동 트랜지스터(DRT)인 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(GE1) 상에 캐패시터 전극(CE)이 배치될 수 있다. 그리고, 캐패시터 전극(CE) 상의 적어도 일부 영역에 수소 흡착층(HAL)이 배치될 수 있다.
수소 흡착층(HAL)은, 서브픽셀(SP)에 배치된 전극들 중에서 구동 트랜지스터(DRT)의 게이트 전극 상에 위치하는 캐패시터 전극(CE)에만 배치될 수 있다.
즉, 수소 흡착층(HAL)은, 제2 박막 트랜지스터(TFT2)의 열처리 공정 과정에서 제1 박막 트랜지스터(TFT1) 중 구동 트랜지스터(DRT)의 재수소화 방지를 위해 구동 트랜지스터(DRT) 상의 캐패시터 전극(CE)에 위치할 수 있다. 그리고, 제1 박막 트랜지스터(TFT1) 중 스위칭 트랜지스터(SWT)의 특성 변화에 영향을 주지 않도록 스위칭 트랜지스터(SWT)에 중첩된 영역에는 위치하지 않을 수 있다.
또한, 수소 흡착층(HAL)은, 캐패시터 전극(CE)과 중첩된 영역에서 캐패시터 전극(CE)의 외곽보다 내측에 배치될 수 있다.
도 9를 참조하면, 캐패시터 전극(CE) 상의 수소 흡착층(HAL)의 적어도 일부 외곽은, 캐패시터 전극(CE)의 외곽으로부터 거리 d만큼 내측에 위치할 수 있다. 또한, 경우에 따라, 수소 흡착층(HAL)의 외곽 중 일부 외곽은 캐패시터 전극(CE)의 외곽과 중첩될 수도 있다.
수소 흡착층(HAL)의 외곽 중 적어도 일부 외곽이 캐패시터 전극(CE)의 외곽보다 내측에 위치하도록 함으로써, 수소 흡착층(HAL)이 구동 트랜지스터(DRT) 이외의 스위칭 트랜지스터(SWT)의 구동 특성 변화에 영향을 주는 것을 방지할 수 있다.
그리고, 캐패시터 전극(CE)과 동일한 층에 배치된 전극 패턴(EPTN) 상에는 수소 흡착층(HAL)이 배치되지 않을 수 있다. 전극 패턴(EPTN)은, 일 예로, 캐패시터 전극(CE)과 동일한 물질로 이루어지면서 캐패시터 전극(CE)과 분리되어 배치된 신호 배선 등일 수 있다. 또는, 전극 패턴(EPTN)은, 캐패시터 전극(CE)과 연결되되, 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(GE1)과 중첩되지 않은 전극 부분일 수도 있다.
캐패시터 전극(CE) 이외의 전극 패턴(EPTN)에는 수소 흡착층(HAL)이 배치되지 않으므로, 수소 흡착층(HAL)이 배치된 캐패시터 전극(CE)의 두께 t1보다 전극 패턴(EPTN)의 두께 t2는 작을 수 있다. 그리고, 수소 흡착층(HAL)에 의해 구동 트랜지스터(DRT)의 구동 특성만 조절되며, 스위칭 트랜지스터(SWT)의 구동 특성에 영향을 주지 않도록 할 수 있다.
이러한 수소 흡착층(HAL)은, 구동 트랜지스터(DRT) 상에 위치하는 캐패시터 전극(CE)에 배치되되, 캐패시터 전극(CE)의 상면이나 하면 등에 위치할 수 있다. 또한, 경우에 따라, 수소 흡착층(HAL)은, 캐패시터 전극(CE)에 포함된 형태로 배치될 수도 있다.
또는, 구동 트랜지스터(DRT)와 중첩된 영역에 위치하되, 캐패시터 전극(CE)과 분리된 영역에 위치할 수도 있다.
도 10 내지 도 12는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 박막 트랜지스터(TFT) 중 구동 트랜지스터(DRT)가 배치된 영역의 단면 구조의 다른 예시들을 나타낸 도면들이다.
도 10을 참조하면, 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(GE1) 상에 캐패시터 전극(CE)이 배치될 수 있다. 그리고, 캐패시터 전극(CE)의 하면에 수소 흡착층(HAL)이 배치될 수 있다.
수소 흡착층(HAL)이 캐패시터 전극(CE)의 하면에 배치되며, 캐패시터 전극(CE)이 수소 흡착층(HAL)을 감싸는 형태로 배치될 수 있다.
따라서, 수소 흡착층(HAL)이 스위칭 트랜지스터(SWT)와 같은 다른 제1 박막 트랜지스터(TFT1)가 배치된 영역에 위치하는 것을 용이하게 방지할 수 있다.
또한, 수소 흡착층(HAL)이 수소 함량이 증가된 제1 옥사이드 버퍼층(O-BUF1)과 층간 절연층(ILD) 사이의 경계면에 배치되도록 함으로써, 제1 옥사이드 버퍼층(O-BUF1)으로부터 이동되는 수소를 효과적으로 포집할 수도 있다.
이때, 수소 흡착층(HAL)은, 캐패시터 전극(CE)의 아래에 위치하는 제1 게이트 전극(GE1)에는 배치되지 않을 수 있다. 제1 게이트 전극(GE1)에 수소 흡착층(HAL)이 배치될 경우, 수소 흡착층(HAL)이 수소를 포집하는 과정에서 제1 게이트 전극(GE1)과 인접한 제1 액티브층(ACT1)의 재수소화가 이루어질 수도 있다.
따라서, 수소 흡착층(HAL)의 용이한 배치와 수소 포집 성능 향상을 위해 수소 흡착층(HAL)을 캐패시터 전극(CE) 아래에 배치하는 경우, 층간 절연층(ILD) 상에 수소 흡착층(HAL)이 위치하도록 할 수 있다.
또한, 수소 흡착층(HAL)은, 경우에 따라, 캐패시터 전극(CE)의 상면과 하면에 모두 배치될 수도 있다.
도 11을 참조하면, 수소 흡착층(HAL)은, 캐패시터 전극(CE)의 상면과 하면에 배치될 수 있다.
전술한 바와 같이, 수소 흡착층(HAL)은 구동 트랜지스터(DRT) 이외의 다른 스위칭 트랜지스터(SWT)가 배치된 영역과 중첩되지 않도록 위치할 수 있다.
따라서, 수소 흡착층(HAL)이 배치되는 면적은 캐패시터 전극(CE)의 면적보다 작을 수 있다. 그리고, 수소 흡착층(HAL)의 배치 면적이 작을 경우, 수소 포집 성능이 저하될 수 있다. 이러한 경우, 수소 흡착층(HAL)이 캐패시터 전극(CE)의 상면과 하면에 모두 배치되도록 함으로써, 수소 흡착층(HAL)의 수소 포집 성능을 유지할 수 있다.
여기서, 캐패시터 전극(CE)의 하면에 배치되는 수소 흡착층(HAL)은, 층간 절연층(ILD) 상에 위치할 수 있다. 즉, 수소 흡착층(HAL)이 캐패시터 전극(CE)의 상면과 하면에 모두 배치되는 경우에도, 제1 게이트 전극(GE1) 상에는 수소 흡착층(HAL)이 위치하지 않도록 할 수 있다.
또한, 수소 흡착층(HAL)은, 열처리 공정 과정에서 제1 옥사이드 버퍼층(O-BUF1)으로부터 이동되는 수소를 포집하기 위한 것이므로, 경우에 따라, 제1 옥사이드 버퍼층(O-BUF1)과 인접하게 위치하되, 캐패시터 전극(CE)과 분리된 영역에 위치할 수도 있다.
도 12를 참조하면, 제1 박막 트랜지스터(TFT1) 상에 배치된 캐패시터 전극(CE)은, 제1 소스드레인 전극(SDE1)과 동일하게 제2 게이트 메탈(GATE2)로 이루어질 수 있다. 그리고, 캐패시터 전극(CE)은, 수소 흡착층(HAL)을 포함하지 않을 수 있다.
제1 옥사이드 버퍼층(O-BUF1)과 제2 옥사이드 버퍼층(O-BUF2)이 캐패시터 전극(CE) 상에 배치된다.
수소 흡착층(HAL)은, 제1 옥사이드 버퍼층(O-BUF1)과 제2 옥사이드 버퍼층(O-BUF2) 사이에 배치될 수 있다.
수소 흡착층(HAL)이 제1 옥사이드 버퍼층(O-BUF1) 상에 배치되므로, 제2 액티브층(ACT2) 등에 대한 열처리 공정 과정에서 제1 옥사이드 버퍼층(O-BUF1)으로부터 이동되는 수소가 수소 흡착층(HAL)에 의해 포집될 수 있다. 따라서, 제1 액티브층(ACT1)의 재수소화를 방지하며, 구동 트랜지스터(DRT)의 S 팩터 감소를 방지할 수 있다.
그리고, 수소 흡착층(HAL)은, 캐패시터 전극(CE)과 중첩된 영역을 벗어나지 않는 영역에 배치될 수 있다. 즉, 수소 흡착층(HAL)이 캐패시터 전극(CE)과 분리되어 배치되더라도, 구동 트랜지스터(DRT) 이외의 다른 스위칭 트랜지스터(SWT)의 영역에 배치되지 않도록 캐패시터 전극(CE)과 중첩된 영역 내에 위치할 수 있다.
이와 같이, 수소 흡착층(HAL)이 제1 옥사이드 버퍼층(O-BUF1) 아래에 위치하는 캐패시터 전극(CE)의 적어도 일면이나, 제1 옥사이드 버퍼층(O-BUF1) 상에 배치됨으로써, 열처리 공정 과정에서 제1 옥사이드 버퍼층(O-BUF1)으로부터 이동되는 수소를 포집할 수 있다.
또한, 수소 흡착층(HAL)이 구동 트랜지스터(DRT)의 게이트 전극, 즉, 채널 영역과 중첩되어 위치함으로써, 제1 옥사이드 버퍼층(O-BUF1)으로부터 이동되는 수소에 의해 제1 액티브층(ACT1)의 재수소화가 진행되는 것을 방지할 수 있다.
따라서, 본 발명의 실시예들에 의하면, 열처리 공정 과정에서 구동 트랜지스터(DRT)의 S 팩터 감소를 방지하여, 구동 트랜지스터(DRT)에 요구되는 S 팩터를 유지할 수 있다.
그리고, 수소 흡착층(HAL)이 스위칭 트랜지스터(SWT)가 위치하는 영역에는 배치되지 않도록 하여, 열처리 공정 과정에서 스위칭 트랜지스터(SWT)의 S 팩터가 감소될 수 있도록 함으로써 스위칭 트랜지스터(SWT)의 구동 특성을 개선할 수 있다.
따라서, 본 발명의 실시예들은, 공정 과정의 추가를 최소화하며, 각각의 박막 트랜지스터(TFT)에 요구되는 상이한 구동 특성을 충족시킬 수 있는 박막 트랜지스터(TFT)가 구현된 디스플레이 장치(100)를 제공할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 디스플레이 장치 110: 디스플레이 패널
120: 게이트 구동 회로 130: 데이터 구동 회로
140: 컨트롤러

Claims (19)

  1. 기판 상에 배치된 다수의 제1 박막 트랜지스터;
    상기 제1 박막 트랜지스터 상에 배치된 적어도 하나의 절연층;
    상기 절연층 상에 배치된 다수의 제2 박막 트랜지스터; 및
    상기 다수의 제1 박막 트랜지스터 중 적어도 일부 제1 박막 트랜지스터와 상기 절연층 사이에 배치되고, 상면 및 하면 중 적어도 일면에 배치된 수소 흡착층을 포함하는 캐패시터 전극
    을 포함하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 수소 흡착층은 상기 적어도 일부 제1 박막 트랜지스터의 게이트 전극의 적어도 일부분과 중첩된 영역에 배치된 디스플레이 장치.
  3. 제1항에 있어서,
    상기 수소 흡착층은 상기 적어도 일부 제1 박막 트랜지스터를 제외한 나머지 제1 박막 트랜지스터와 중첩된 영역을 제외한 영역에 배치된 디스플레이 장치.
  4. 제1항에 있어서,
    상기 수소 흡착층의 면적은 상기 캐패시터 전극의 면적 이하인 디스플레이 장치.
  5. 제1항에 있어서,
    상기 수소 흡착층의 외곽 중 적어도 일부 외곽은 상기 캐패시터 전극의 외곽과 중첩된 디스플레이 장치.
  6. 제1항에 있어서,
    상기 수소 흡착층의 외곽은 상기 캐패시터 전극의 외곽보다 내측에 위치하는 디스플레이 장치.
  7. 제1항에 있어서,
    상기 캐패시터 전극과 동일한 층에 배치되고, 상기 적어도 일부 제1 박막 트랜지스터를 제외한 나머지 제1 박막 트랜지스터의 적어도 일부분과 중첩되며, 상기 수소 흡착층을 구성하는 물질을 제외한 물질로 이루어진 적어도 하나의 전극 패턴을 더 포함하는 디스플레이 장치.
  8. 제7항에 있어서,
    상기 캐패시터 전극의 두께와 상기 수소 흡착층의 두께의 합은 상기 전극 패턴의 두께보다 큰 디스플레이 장치.
  9. 제7항에 있어서,
    상기 수소 흡착층이 배치된 상기 캐패시터 전극과 중첩된 상기 적어도 일부 제1 박막 트랜지스터는 구동 트랜지스터이고, 상기 전극 패턴과 중첩된 상기 나머지 제1 박막 트랜지스터는 스위칭 트랜지스터인 디스플레이 장치.
  10. 제1항에 있어서,
    상기 제1 박막 트랜지스터의 게이트 전극은 상기 제1 박막 트랜지스터의 액티브층과 상기 캐패시터 전극 사이에 배치되고, 상기 수소 흡착층을 구성하는 물질을 제외한 물질로 이루어진 디스플레이 장치.
  11. 제1항에 있어서,
    상기 적어도 하나의 절연층은,
    상기 제1 박막 트랜지스터의 게이트 전극 상에 배치된 층간 절연층;
    상기 층간 절연층 상에 배치된 제1 버퍼층; 및
    상기 제1 버퍼층 상에 배치되고, 상기 제1 버퍼층과 다른 물질로 이루어진 제2 버퍼층을 포함하고,
    상기 캐패시터 전극은 상기 층간 절연층과 상기 제1 절연층 사이에 배치된 디스플레이 장치.
  12. 제1항에 있어서,
    상기 제1 박막 트랜지스터의 액티브층은 다결정 실리콘으로 이루어지고, 상기 제2 박막 트랜지스터의 액티브층은 산화물 반도체로 이루어진 디스플레이 장치.
  13. 기판 상에 배치된 다수의 제1 박막 트랜지스터;
    상기 제1 박막 트랜지스터 상에 위치하는 다수의 절연층;
    상기 절연층 상에 배치된 다수의 제2 박막 트랜지스터;
    상기 다수의 제1 박막 트랜지스터 중 적어도 일부 제1 박막 트랜지스터와 상기 절연층 사이에 배치된 캐패시터 전극; 및
    상기 다수의 절연층 중 두 개의 절연층 사이에 위치하고, 상기 캐패시터 전극과 중첩된 영역의 일부 영역에 배치된 수소 흡착층
    을 포함하는 디스플레이 장치.
  14. 제13항에 있어서,
    상기 다수의 절연층은,
    상기 제1 박막 트랜지스터의 게이트 전극과 상기 캐패시터 전극 사이에 배치된 층간 절연층;
    상기 캐패시터 전극 상에 배치된 제1 버퍼층; 및
    상기 제1 버퍼층과 상기 제2 박막 트랜지스터 사이에 배치된 제2 버퍼층을 포함하고,
    상기 수소 흡착층은 상기 제1 버퍼층과 상기 제2 버퍼층 사이에 위치하는 디스플레이 장치.
  15. 제13항에 있어서,
    상기 수소 흡착층은 상기 캐패시터 전극의 상면 및 하면 중 적어도 일면에 배치된 디스플레이 장치.
  16. 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널;
    상기 다수의 서브픽셀 각각에 배치된 다수의 구동 트랜지스터;
    상기 다수의 서브픽셀 각각에 배치된 다수의 스위칭 트랜지스터; 및
    상기 구동 트랜지스터의 게이트 전극의 적어도 일부분과 중첩되고, 상면 및 하면 중 적어도 일면에 배치된 수소 흡착층을 포함하는 캐패시터 전극
    을 포함하는 디스플레이 장치.
  17. 제16항에 있어서,
    상기 수소 흡착층은 상기 스위칭 트랜지스터와 중첩된 영역을 제외한 영역에 위치하는 디스플레이 장치.
  18. 제16항에 있어서,
    상기 스위칭 트랜지스터와 중첩된 영역에 위치하고, 상기 수소 흡착층을 구성하는 물질을 제외한 물질로 이루어진 적어도 하나의 전극 패턴을 더 포함하는 디스플레이 장치.
  19. 제16항에 있어서,
    상기 구동 트랜지스터의 게이트 전극은 상기 구동 트랜지스터의 액티브층과 상기 캐패시터 전극 사이에 위치하고, 상기 수소 흡착층을 구성하는 물질을 제외한 물질로 이루어진 디스플레이 장치.
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