KR20210081008A - 레벨 쉬프터와 그를 포함한 표시장치 - Google Patents

Abstract

본 명세서의 실시예에 따른 레벨 쉬프터는 제1 아날로그 구동신호를 출력하는 제1 아날로그 출력부; 및 제2 아날로그 구동신호를 출력하는 제2 아날로그 출력부를 포함하고, 출력 슬루율에 따른 상기 제1 아날로그 구동신호의 전압 변화 구간과 상기 제2 아날로그 구동신호의 전압 변화 구간은, 상기 출력 슬루율에 상관없이 비 중첩된다.

Description

레벨 쉬프터와 그를 포함한 표시장치{Level Shifter And Display Device Including The Same}

본 명세서는 레벨 쉬프터와 그를 포함한 표시장치에 관한 것이다.

디스플레이 기술이 발전하면서 액티브 매트릭스 타입(active matrix type)의 다양한 표시장치가 제공되고 있으며, 그 중에서 액정표시장치와 유기발광 표시장치가 널리 알려져 있다. 특히, 유기발광 표시장치는 스스로 발광하는 유기발광다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.

표시장치는 표시패널의 구동에 필요한 아날로그 구동신호를 생성하기 위해 레벨 쉬프터를 포함할 수 있다. 레벨 쉬프터는 로직 레벨의 타이밍 신호를 입력받아 로직 레벨보다 큰 진폭의 아날로그 구동신호를 생성한 후, 이 아날로그 구동신호를 표시패널에 공급할 수 있다.

레벨 쉬프터에서 출력되는 아날로그 구동신호는 표시패널에 구비된 트랜지스터를 온/오프 시키는데 이용되기 때문에 전압 진폭이 크다. 이로 인해 레벨 쉬프터의 출력단에서 아날로그 구동신호의 전압 레벨이 바뀔 때 전류의 충전 및 방전량 즉, 전류의 순간적인 변화량이 크다. 이렇게 순간적으로 전류 변화량이 크면, 레벨 쉬프터의 출력단에서 전자파 간섭(Electro Magnetic Interference, EMI)이 문제될 수 있다. 전자파 간섭은 레벨 쉬프터의 출력 슬루율(Slew rate), 즉 단위 시간 당 아날로그 구동신호의 전압 상승량 또는 전압 하강량에 비례하여 커질 수 있다.

레벨 쉬프터의 출력단에서 전자파 간섭을 줄이기 위해서는 레벨 쉬프터의 출력 슬루율을 작게 해야 한다. 이 경우 아날로그 구동신호의 전압 변화 시간이 길어지기 때문에, 복수의 아날로그 구동신호들 간에 원하지 않는 온 중첩 구간이 생길 수 있다. 아날로그 구동신호들은 트랜지스터들을 온/오프 시킴으로써 픽셀들로 인가되는 데이터전압들의 기입 타이밍들을 시간적으로 분리하는 역할을 한다. 따라서, 레벨 쉬프터의 출력들 간에 비 정상적인 온 중첩 구간이 생기면, 시간적으로 분리 구동되어야 할 대응 픽셀들에서 상기 온 중첩 구간 동안 데이터 혼색(또는 데이터 충돌)이 초래될 수 있다. 데이터 충돌은 시간적으로 분리 구동되어야 할 트랜지스터들이 온 중첩 구간에서 동시에 슬라이트 온(Slight-on)되기 때문에 생겨난다. 슬라이트 온 상태는 풀 온(Full-on) 상태에 비해 트랜지스터의 채널 저항이 상대적으로 큰 상태를 말한다.

따라서, 본 명세서는 비 정상적인 데이터 충돌이 없고 전자파 간섭이 작은 아날로그 구동신호들을 출력할 수 있도록 한 레벨 쉬프터와 그를 포함한 표시장치를 제공한다.

본 명세서의 실시예에 따른 레벨 쉬프터는 제1 아날로그 구동신호를 출력하는 제1 아날로그 출력부; 및 제2 아날로그 구동신호를 출력하는 제2 아날로그 출력부를 포함하고, 출력 슬루율에 따른 상기 제1 아날로그 구동신호의 전압 변화 구간과 상기 제2 아날로그 구동신호의 전압 변화 구간은, 상기 출력 슬루율에 상관없이 비 중첩된다.

본 명세서의 실시예들에 의하면 본 명세서는 다음과 같은 효과가 있다.

본 명세서의 실시예에 따른 레벨 쉬프터는 아날로그 출력회로 내에 복수의 추가 회로 블록들을 포함함으로써, 출력 특성 편차로 인한 아날로그 구동신호들 간의 비 정상적인 온 중첩 구간을 미연에 방지한다. 상기 추가 회로 블록들은 2개의 아날로그 구동신호들 간의 비 정상적인 온 중첩 구간에서 위상이 앞선 아날로그 구동신호의 전압을 슬라이트 온 레벨에서 그보다 낮은 풀 오프 레벨(즉, 게이트 로우 전압 레벨)로 강제로 떨어뜨리는 역할을 한다. 이를 통해 출력 슬루율에 따른 제1 아날로그 구동신호의 전압 변화 구간과 제2 아날로그 구동신호의 전압 변화 구간은, 출력 슬루율에 상관없이 비 중첩되고, 그에 따라 데이터 충돌 가능성이 없어진다.

또한, 본 명세서의 실시예에 따른 레벨 쉬프터는 출력 슬로율에 상관없이 데이터 충돌 가능성을 없앨 수 있기 때문에, 출력 슬루율을 낮추어 전자파 간섭 경감 효과를 더욱 높일 수 있다.

본 명세서에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 본 명세서의 실시예에 따른 레벨 쉬프터를 포함한 표시장치의 블록도이다.
도 2는 본 명세서의 실시예에 따른 레벨 쉬프터에서 출력되는 아날로그 구동신호의 일 예를 보여주는 파형도이다.
도 3은 도 2의 아날로그 구동신호에 따른 스캔신호가 게이트 구동회로에 인가되는 구성을 설명하기 위한 도면이다.
도 4는 도 3의 스캔신호에 의해 픽셀들로 인가되는 데이터전압들의 기입 타이밍들이 시간적으로 분리되는 것을 설명하기 위한 도면이다.
도 5는 레벨 쉬프터의 출력 슬루율에 상관없이 도 2의 아날로그 구동신호들 간에 비 정상적인 온 중첩 구간이 방지되는 것을 설명하기 위한 도면이다.
도 6은 본 명세서의 실시예에 따른 레벨 쉬프터에서 출력되는 아날로그 구동신호의 다른 예를 보여주는 파형도이다.
도 7은 도 6의 아날로그 구동신호인 먹스 신호가 멀티플렉서 회로에 인가되는 구성을 설명하기 위한 도면이다.
도 8은 도 7의 먹스 신호에 의해 픽셀들로 인가되는 데이터전압들의 기입 타이밍들이 시간적으로 분리되는 것을 설명하기 위한 도면이다.
도 9는 레벨 쉬프터의 출력 슬루율에 상관없이 도 6의 아날로그 구동신호들 간에 비 정상적인 온 중첩 구간이 방지되는 것을 설명하기 위한 도면이다.
도 10은 본 명세서의 제1 실시예에 따른 레벨 쉬프터의 블록도이다.
도 11은 도 10의 레벨 쉬프터에 대한 일 동작 파형도이다.
도 12는 도 10의 레벨 쉬프터에 포함된 아날로그 출력회로의 일 실시예이다.
도 13은 도 12의 아날로그 출력회로의 출력 상태에 대응되는 내부 트랜지스터들의 온/오프 동작 상태를 보여주는 도면이다.
도 14는 도 10의 레벨 쉬프터에 대한 다른 동작 파형도이다.
도 15는 도 10의 레벨 쉬프터에 포함된 아날로그 출력회로의 다른 실시예이다.
도 16은 도 15의 아날로그 출력회로의 출력 상태에 대응되는 내부 트랜지스터들의 온/오프 동작 상태를 보여주는 도면이다.
도 17은 본 명세서의 제2 실시예에 따른 레벨 쉬프터의 블록도이다.
도 18은 도 17의 레벨 쉬프터에 대한 일 동작 파형도이다.
도 19는 도 17의 레벨 쉬프터에 포함된 아날로그 출력회로의 일 실시예이다.
도 20은 도 19의 아날로그 출력회로의 출력 상태에 대응되는 내부 트랜지스터들의 온/오프 동작 상태를 보여주는 도면이다.
도 21은 도 17의 레벨 쉬프터에 대한 다른 동작 파형도이다.
도 22는 도 17의 레벨 쉬프터에 포함된 아날로그 출력회로의 다른 실시예이다.
도 23은 도 22의 아날로그 출력회로의 출력 상태에 대응되는 내부 트랜지스터들의 온/오프 동작 상태를 보여주는 도면이다.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명세서의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.

본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.

이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

이하, 첨부된 도면을 참조하여 본 명세서의 실시예를 상세히 설명한다.

도 1 내지 도 9는 본 명세서의 실시예에 따른 표시장치를 설명하기 위한 참조 도면들이다.

도 1을 참조하면, 본 명세서의 실시예에 따른 표시장치는 유기발광 표시장치로 구현될 수 있으나, 이에 한정되지 않는다. 본 명세서의 실시예에 따른 표시장치는 스캔신호에 동기하여 영상 데이터를 기입할 수 있는 다양한 표시장치, 예컨대 액정표시장치에도 적용될 수 있음은 물론이다. 이하의 실시예에서는 편의상 유기발광 표시장치로 구현되는 표시장치를 일 예로서 설명한다.

도 1을 참조하면, 본 명세서의 실시예에 따른 표시장치는 표시패널(PNL), 데이터 구동회로, 게이트 구동회로(GIP), 타이밍 콘트롤러(TCON), 레벨 쉬프터(LS) 등을 포함할 수 있다.

표시패널(PNL)은 영상이 구현되는 표시영역을 포함한다. 표시영역은 픽셀 어레이(PARY)를 갖는데, 픽셀 어레이(PARY)는 데이터라인들(DL), 게이트라인들(GL), 및 이들(DL,GL)에 연결된 픽셀들(PXL)을 포함할 수 있다.

픽셀들(PXL)은 도 4 및 도 8과 같이 유기발광 다이오드(OLED), 구동 트랜지스터(DT), 스위칭 트랜지스터(ST), 및 프로그래밍 회로부(PRC)를 포함할 수 있으며, 고전위 픽셀전압원(EVDD)과 저전위 픽셀전압원(EVSS)에 공통으로 연결될 수 있다. 스위칭 트랜지스터(ST)는 게이트라인(GL)에 공급된 스캔신호(SCAN)에 응답하여 턴 온 됨으로써, 데이터라인(DL)에 충전된 데이터전압(Vdata)을 프로그래밍 회로부(PRC)에 전달한다. 프로그래밍 회로부(PRC)는 적어도 하나 이상의 트랜지스터와 적어도 하나 이상의 커패시터를 포함할 수 있다. 프로그래밍 회로부(PRC)는 데이터전압(Vdata)과 함께 기준전압(또는 초기화전압)을 더 공급받아 구현하고자 하는 영상 계조에 맞게 구동 트랜지스터(DT)의 게이트-소스 간 전압을 셋팅하는 역할을 한다. 구동 트랜지스터(DT)의 게이트-소스 간 전압이 셋팅되면, 구동 트랜지스터(DT)의 드레인-소스 간에는 영상 계조에 대응되는 구동 전류가 흐른다. 이러한 구동 전류는 유기발광 다이오드(OLED)에 인가되며, 유기발광 다이오드(OLED)는 구동 전류의 크기에 비례하는 밝기로 발광한다.

데이터 구동회로는 타이밍 콘트롤러(TCON)로부터 입력 영상 데이터(DATA)와 그에 동기된 데이터 타이밍 제어신호(DDC)를 수신한다. 데이터 구동회로는 도전성 필름(COF)에 실장된 소스 구동 집적회로(SIC)로 구현될 수 있으나, 이에 한정되지 않는다. 도전성 필름(COF)은 도전성 매개체를 통해 표시패널(PNL)과 콘트롤보드(CBD)에 접합될 수 있다. 소스 구동 집적회로(SIC)는 복수개일 수 있고, 도전성 필름(COF) 상에서 소스 출력 라인들(SL)에 연결될 수 있다. 소스 구동 집적회로(SIC)는 데이터 타이밍 제어신호(DDC)를 기반으로 입력 영상 데이터(DATA)를 래치(latch) 및 샘플링(sampling)함과 아울러 샘플링된 데이터를 디지털-아날로그 변환하여 데이터전압을 생성한다. 그리고, 소스 구동 집적회로(SIC)는 상기 데이터전압을 소스 출력 라인들(SL)로 출력한다.

소스 출력 라인들(SL)과 데이터라인들(DL) 사이에는 멀티플렉서 회로(MARY)가 더 연결될 수 있다. 멀티플렉서 회로(MARY)는 각 소스 출력 라인(SL) 상의 데이터전압을 시분할하여 복수의 데이터라인들(DL)로 분배하는 역할을 한다. 즉, 멀티플렉서 회로(MARY)는 도 7과 같이 동일한 소스 출력 라인(SL)에 연결된 복수개의 먹스 스위치들(MT)을 먹스 신호(MUX)에 따라 시분할 동작시켜 소스 출력 라인(SL) 상의 데이터전압을 복수의 데이터라인들(DL)에 분배한다. 멀티플렉서 회로(MARY)를 채용하면, 데이터라인들(DL)에 비해 소스 출력 라인들(SL)의 개수를 줄일 수 있어 소스 구동 집적회로(SIC)를 다운 사이징(down sizing) 하기가 용이하다. 멀티플렉서 회로(MARY)는 표시패널(PNL)의 비 표시영역에 구비될 수 있으나, 이에 한정되지 않는다.

게이트 구동회로(GIP)는 도 3과 같이 게이트라인들(GL)에 연결된 복수의 게이트 스테이지들(STG)을 포함한다. 게이트 스테이지들(STG)은 게이트 쉬프트 클럭(GCLK)에 동기되는 스캔신호(SCAN)를 생성하여 게이트라인들(GL)에 출력한다. 게이트 구동회로(GIP)는 표시패널(PNL)의 비 표시영역에 내장될 수 있으나, 이에 한정되지 않는다.

타이밍 콘트롤러(TCON)와 레벨 쉬프터(LS)는 콘트롤보드(CBD)에 실장될 수 있다. 타이밍 콘트롤러(TCON)는 콘트롤보드(CBD)에 접합된 도전성 필름(COF)을 통해 소스 구동 집적회로(SIC)에 연결될 수 있다. 그리고, 레벨 쉬프터(LS)는 콘트롤보드(CBD)에 접합된 도전성 필름(COF)과 표시패널(PNL)의 비 표시영역 상에 형성된 신호 전송 라인을 통해 멀티플렉서 회로(MARY)와 게이트 구동회로(GIP)에 연결될 수 있다.

타이밍 콘트롤러(TCON)는 외부의 호스트 시스템으로부터 입력 영상 데이터(DATA)와 타이밍 기초 신호를 입력받는다. 타이밍 기초 신호는 수직 동기 신호, 데이터 인에이블신호 등을 포함할 수 있으나, 이에 한정되지 않는다. 타이밍 콘트롤러(TCON)는 타이밍 기초 신호를 기반으로 입력 영상 데이터(DATA)에 동기되는 데이터 타이밍 제어신호(DDC)와 게이트 타이밍 제어신호를 생성할 수 있다. 데이터 타이밍 제어신호(DDC)는 데이터 스타트 펄스, 데이터 샘플링 클럭 등을 포함할 수 있다. 게이트 타이밍 제어신호는 티 클럭신호(TCLK)와 게이트 스타트 펄스 등을 포함할 수 있다. 타이밍 콘트롤러(TCON)는 입력 영상 데이터(DATA)와 데이터 타이밍 제어신호(DDC)를 신호 전송 라인을 통해 소스 구동 집적회로(SIC)에 전송한다. 타이밍 콘트롤러(TCON)는 복수의 티 클럭신호(TCLK)를 신호 전송 라인을 통해 레벨 쉬프터(LS)에 전송한다.

타이밍 콘트롤러(TCON)는 타이밍 기초 신호를 기반으로 입력 영상 데이터(DATA)의 시분할과 관련된 복수의 티 먹스신호(TMUX)를 더 생성하고, 이 티 먹스신호(TMUX)를 신호 전송 라인을 통해 레벨 쉬프터(LS)에 전송한다.

레벨 쉬프터(LS)는 티 클럭신호(TCLK)를 기반으로 복수의 로직 신호들을 생성한 후, 아날로그 출력회로 내에서 이 로직 신호들에 따라 복수의 아날로그 구동신호들(즉, 게이트 쉬프트 클럭들(GCLK))을 생성할 수 있다. 또한, 레벨 쉬프터(LS)는 티 먹스신호(TMUX)를 기반으로 복수의 로직 신호들을 더 생성한 후, 아날로그 출력회로 내에서 이 로직 신호들에 따라 복수의 아날로그 구동신호들(즉, 먹스 신호들(MUX))을 더 생성할 수 있다. 레벨 쉬프터(LS)는 게이트 쉬프트 클럭들(GCLK)을 클럭 배선을 통해 게이트 구동회로(GIP)에 공급하고, 먹스 신호들(MUX)을 먹스 배선을 통해 멀티플렉서 회로(MARY)에 공급할 수 있다.

레벨 쉬프터(LS)에서 출력되는 아날로그 구동신호는 게이트 하이 전압과 게이트 로우 전압 사이에서 스윙(swing)한다. 게이트 하이 전압은 표시패널에 구비된 트랜지스터를 풀 온(Full-on) 시킬 수 있는 전압일 수 있고, 게이트 로우 전압은 상기 트랜지스터를 풀 오프(Full-off) 시킬 수 있는 전압일 수 있다. 레벨 쉬프터의 출력단에서 생기는 전자파 간섭(Electro Magnetic Interference, EMI)은 레벨 쉬프터의 출력 슬루율(Slew rate), 즉 단위 시간 당 아날로그 구동신호의 전압 상승량 또는 전압 하강량에 비례하여 커질 수 있다. 이러한 전자파 간섭이 줄어들도록, 아날로그 구동신호가 게이트 로우 전압에서 게이트 하이 전압으로 바뀌는 시간 또는 그 반대로 바뀌는 시간은 미리 설정된 출력 슬루율에 따라 정해진 값만큼 길어질 수 있다.

출력 슬루율은 레벨 쉬프터(LS)의 아날로그 출력회로 내에서 다양한 방식, 예컨대 가변저항 조정 방식 등을 통해 미리 설정될 수 있다. 아날로그 구동신호들 간의 비 정상적인 온 중첩 구간이 생기지 않도록, 출력 슬루율은 아날로그 출력회로에 속하는 복수의 회로 블록들에 적절히 그리고 동일하게 설정될 수 있다. 그런데, 상기 회로 블록들은 아날로그 회로이기 때문에 그 출력 특성이 공정 편차에 민감할 수 있다. 상기 회로 블록들의 출력 특성에 편차가 생기면 아날로그 구동신호들 간에 여전히 비 정상적인 온 중첩 구간이 생길 수 있다.

레벨 쉬프터(LS)의 출력들은 픽셀들(PXL)로 인가되는 데이터전압들의 기입 타이밍들을 시간적으로 분리하는 역할을 한다. 따라서, 레벨 쉬프터(LS)의 출력들 간에 비 정상적인 온 중첩 구간이 생기면, 시간적으로 분리 구동되어야 할 대응 픽셀들(PXL)에서 상기 온 중첩 구간 동안 데이터 혼색(또는 데이터 충돌)이 초래될 수 있다.

상기 출력 특성 편차로 인한 비 정상적인 온 중첩 구간을 미연에 방지하기 위해, 레벨 쉬프터(LS)는 아날로그 출력회로 내에 복수의 추가 회로 블록들을 포함한다. 아날로그 출력회로에서 비 중첩적으로 출력되어야 할 2개의 아날로그 구동신호들(예컨대, 제1 아날로그 구동신호와 제2 아날로그 구동신호)이 있다고 가정할 때, 추가 회로 블록들은 2개의 아날로그 구동신호들 간의 비 정상적인 온 중첩 구간에서 위상이 앞선 제1 아날로그 구동신호의 전압을 슬라이트 온 레벨에서 그보다 낮은 풀 오프 레벨(즉, 게이트 로우 전압 레벨)로 강제로 떨어뜨리는 역할을 한다. 이를 통해 2개의 아날로그 구동신호들 간의 비 정상적인 온 중첩 구간이 제거될 수 있다. 다시 말해, 출력 슬루율에 따른 제1 아날로그 구동신호의 전압 변화 구간과 제2 아날로그 구동신호의 전압 변화 구간은, 출력 슬루율에 상관없이 비 중첩될 수 있다.

레벨 쉬프터(LS)의 출력들(즉, 아날로그 구동신호들)은 도 2 및 도 3과 같이 스캔신호들(SCAN1,SCAN2)의 생성에 필요한 게이트 쉬프트 클럭들(GCLK1,GCLK2)일 수 있다. 즉, 제1 아날로그 구동신호는 제1 스캔신호(SCAN1)의 생성에 필요한 제1 게이트 쉬프트 클럭(GCLK1)이고, 제2 아날로그 구동신호는 제2 스캔신호(SCAN2)의 생성에 필요한 제2 게이트 쉬프트 클럭(GCLK2)일 수 있다. 제1 및 제2 게이트 쉬프트 클럭들(GCLK1,GCLK2)은 미리 설정된 출력 슬루율을 기반으로 게이트 로우 전압(VGL)과 게이트 하이 전압(VGH) 사이에서 변한다. 제1 게이트 쉬프트 클럭(GCLK1)은 레벨 쉬프터(LS)로부터 게이트 구동회로(GIP)의 제1 게이트 스테이지(STG1)에 입력되고, 제2 게이트 쉬프트 클럭(GCLK2)은 레벨 쉬프터(LS)로부터 게이트 구동회로(GIP)의 제2 게이트 스테이지(STG2)에 입력된다.

제1 게이트 스테이지(STG1)는 제1 게이트 쉬프트 클럭(GCLK1)에 대응되는 제1 스캔신호(SCAN1)를 생성하여 제1 게이트라인(GL1)에 출력한다. 제1 게이트라인(GL1)은 도 4와 같이 제1 픽셀(PXL1)에 포함된 제1 스위칭 트랜지스터(ST1)의 게이트전극에 연결되어 있다. 제1 스위칭 트랜지스터(ST1)가 제1 스캔신호(SCAN1)의 게이트 하이 전압에 의해 턴 온 되면, 데이터라인(DL)에 충전된 제1 데이터전압(Vdata1)이 제1 픽셀(PXL1)의 프로그래밍 회로부(PRC1)에 전달된다.

제2 게이트 스테이지(STG2)는 제2 게이트 쉬프트 클럭(GCLK2)에 대응되는 제2 스캔신호(SCAN2)를 생성하여 제2 게이트라인(GL2)에 출력한다. 제2 게이트라인(GL2)은 도 4와 같이 제2 픽셀(PXL2)에 포함된 제2 스위칭 트랜지스터(ST2)의 게이트전극에 연결되어 있다. 제2 스위칭 트랜지스터(ST2)가 제2 스캔신호(SCAN2)의 게이트 하이 전압에 의해 턴 온 되면, 데이터라인(DL)에 충전된 제2 데이터전압(Vdata2)이 제2 픽셀(PXL2)의 프로그래밍 회로부(PRC2)에 전달된다.

전자파 간섭을 줄이기 위해서는 도 5의 "A"와 같이 게이트 쉬프트 클럭들(GCLK1,GCLK2)의 출력 슬루율이 설정값만큼 확보되어야 한다. 그런데, 게이트 쉬프트 클럭들(GCLK1,GCLK2)의 출력 슬루율은 전술한 바와 같이 레벨 쉬프터(LS)에서의 출력 특성 편차로 인해 도 5의 "B"와 같이 설정값보다 더 작게 왜곡될 수 있다. 물론, 게이트 쉬프트 클럭들(GCLK1,GCLK2)의 출력 슬루율은 전자파 간섭을 더욱 줄이기 위해 도 5의 "B"와 같은 크기로 미리 설정될 수도 있다.

도 5의 "A"의 경우에는 게이트 쉬프트 클럭들(GCLK1,GCLK2) 간에 비 정상적인 온 중첩 구간이 생기지 않기 때문에 문제되지 않는다. 하지만, 도 5의 "B"의 경우에는 게이트 쉬프트 클럭들(GCLK1,GCLK2) 간에 비 정상적인 온 중첩 구간이 생기고, 상기 온 중첩 구간에서 게이트 쉬프트 클럭들(GCLK1,GCLK2)에 동기된 스캔신호들(SCAN1,SCAN2)에 의해 데이터전압들(Vdata1,Vdata2)이 뒤섞여 픽셀들(PXL1,PXL2)에 기입될 가능성이 있다.

이러한 데이터 충돌 현상을 방지하기 위해, 레벨 쉬프터(LS)는 추가 회로 블록들(도 12 및 도 15의 CB2,CB4)을 이용하여, 상기 온 중첩 구간에서 위상이 앞선 제1 게이트 쉬프트 클럭(GCLK1)의 전압을 슬라이트 온 레벨에서 게이트 로우 전압(VGL) 레벨로 강제로 떨어뜨림으로써(점선 동그라미 참조), 게이트 쉬프트 클럭들(GCLK1,GCLK2) 간의 비 정상적인 온 중첩 구간을 없앤다. 따라서, 제1 게이트 쉬프트 클럭(GCLK1)의 전압 변화 구간과 제2 게이트 쉬프트 클럭(GCLK2)의 전압 변화 구간은 출력 슬루율에 상관없이 비 중첩되기 때문에, 출력 슬루율이 왜곡되더라도 데이터 충돌 가능성이 제거될 수 있다. 또한, 레벨 쉬프터(LS)는 데이터 충돌 가능성이 없기 때문에 출력 슬루율을 낮추어 전자파 간섭 경감 효과를 더욱 높일 수 있다.

한편, 레벨 쉬프터(LS)의 출력들(즉, 아날로그 구동신호들)은 도 6 및 도 7과 같이 멀티플렉서 회로(MARY)에 포함된 먹스 스위치들(MT1,MT2)을 구동하기 위한 먹스 신호들(MUX1,MUX2)일 수 있다. 즉, 제1 아날로그 구동신호는 멀티플렉서 회로(MARY)의 시분할 동작에 필요한 제1 먹스 신호(MUX1)이고, 제2 아날로그 구동신호는 멀티플렉서 회로(MARY)의 시분할 동작에 필요한 제2 먹스 신호(MUX2)일 수 있다. 제1 및 제2 먹스 신호들(MUX1,MUX2)은 미리 설정된 출력 슬루율을 기반으로 게이트 로우 전압(VGL)과 게이트 하이 전압(VGH) 사이에서 변한다. 제1 먹스 신호(MUX1)는 레벨 쉬프터(LS)로부터 멀티플렉서 회로(MARY)의 제1 먹스 스위치(MT1)에 인가되고, 제2 먹스 신호(MUX2)는 레벨 쉬프터(LS)로부터 멀티플렉서 회로(MARY)의 제2 먹스 스위치(MT2)에 인가된다.

제1 먹스 스위치(MT1)는 게이트 하이 전압(VGH)의 제1 먹스 신호(MUX1)에 따라 턴 온 되어 소스 출력 라인(SL) 상의 제1 데이터전압(Vdata1)을 제1 데이터라인(DL1)으로 전달한다. 제2 먹스 스위치(MT2)는 게이트 하이 전압(VGH)의 제2 먹스 신호(MUX2)에 따라 턴 온 되어 소스 출력 라인(SL) 상의 제2 데이터전압(Vdata2)을 제2 데이터라인(DL2)으로 전달한다.

제1 데이터라인(DL1)은 도 8과 같이 제1 픽셀(PXL1)에 포함된 제1 스위칭 트랜지스터(ST1)의 소스전극 또는 드레인전극에 연결되고, 제2 데이터라인(DL2)은 도 8과 같이 제2 픽셀(PXL2)에 포함된 제2 스위칭 트랜지스터(ST2)의 소스전극 또는 드레인전극에 연결된다. 제1 스위칭 트랜지스터(ST1)의 게이트전극과 제2 스위칭 트랜지스터(ST2)의 게이트전극은 게이트라인(GL)에 공통으로 연결되어, 게이트라인(GL)으로부터의 스캔신호(SCAN)에 따라 스위칭된다. 제1 스위칭 트랜지스터(ST1)가 스캔신호(SCAN)의 게이트 하이 전압에 의해 턴 온 되면, 제1 데이터라인(DL1)에 충전된 제1 데이터전압(Vdata1)이 제1 픽셀(PXL1)의 프로그래밍 회로부(PRC1)에 전달된다. 그리고, 제2 스위칭 트랜지스터(ST2)가 스캔신호(SCAN)의 게이트 하이 전압에 의해 턴 온 되면, 제2 데이터라인(DL2)에 충전된 제2 데이터전압(Vdata2)이 제2 픽셀(PXL2)의 프로그래밍 회로부(PRC2)에 전달된다.

전자파 간섭을 줄이기 위해서는 도 9의 "A"와 같이 먹스 신호들(MUX1,MUX2)의 출력 슬루율이 설정값만큼 확보되어야 한다. 그런데, 먹스 신호들(MUX1,MUX2)의 출력 슬루율은 전술한 바와 같이 레벨 쉬프터(LS)에서의 출력 특성 편차로 인해 도 9의 "B"와 같이 설정값보다 더 작게 왜곡될 수 있다. 물론, 먹스 신호들(MUX1,MUX2)의 출력 슬루율은 전자파 간섭을 더욱 줄이기 위해 도 9의 "B"와 같은 크기로 미리 설정될 수도 있다.

도 9의 "A"의 경우에는 먹스 신호들(MUX1,MUX2) 간에 비 정상적인 온 중첩 구간이 생기지 않기 때문에 문제되지 않는다. 하지만, 도 9의 "B"의 경우에는 먹스 신호들(MUX1,MUX2) 간에 비 정상적인 온 중첩 구간이 생기고, 상기 온 중첩 구간에서 먹스 신호들(MUX1,MUX2)에 의해 데이터전압들(Vdata1,Vdata2)이 뒤섞여 픽셀들(PXL1,PXL2)에 기입될 가능성이 있다.

이러한 데이터 충돌 현상을 방지하기 위해, 레벨 쉬프터(LS)는 추가 회로 블록들(도 19 및 도 22의 CB2,CB4)을 이용하여, 상기 온 중첩 구간에서 위상이 앞선 제1 먹스 스위치(MT1)의 전압을 슬라이트 온 레벨에서 게이트 로우 전압(VGL) 레벨로 강제로 떨어뜨림으로써(점선 동그라미 참조), 먹스 신호들(MUX1,MUX2) 간의 비 정상적인 온 중첩 구간을 없앤다. 따라서, 제1 먹스 신호(MUX1)의 전압 변화 구간과 제2 먹스 신호(MUX2)의 전압 변화 구간은 출력 슬루율에 상관없이 비 중첩되기 때문에, 출력 슬루율이 왜곡되더라도 데이터 충돌 가능성이 제거될 수 있다. 또한, 레벨 쉬프터(LS)는 데이터 충돌 가능성이 없기 때문에 출력 슬루율을 낮추어 전자파 간섭 경감 효과를 더욱 높일 수 있다.

도 10 내지 도 16은 본 명세서의 제1 실시예에 따라 게이트 쉬프트 클럭들(GCLK1,GCLK2)을 출력하기 위한 레벨 쉬프터의 구성 및 동작을 설명하기 위한 도면들이다.

도 10을 참조하면, 본 명세서의 제1 실시예에 따른 레벨 쉬프터(LS)는 제어 로직회로(81)와 아날로그 출력회로(82)를 포함할 수 있다.

제어 로직회로(81)는 타이밍 콘트롤러(TCON)으로부터 입력 받은 제1 티 클럭신호(TCLK1)와 제2 티 클럭신호(TCLK2)를 기반으로 복수의 로직 신호들(CT1~CT8)을 생성할 수 있다. 제어 로직회로(81)는 다양한 조합의 논리 소자와 저항 소자 및 커패시터 소자 등을 포함한 집적 회로로 구현될 수 있으나, 이에 한정되지 않는다.

아날로그 출력회로(82)는 도 12 또는 도 15와 같이 구현될 수 있다. 후술하겠지만, 도 15는 도 12에 비해 출력 슬루율 설정부의 개수와 출력 슬루율 설정 커패시터의 개수를 각각 절반으로 줄일 수 있어, 레벨 쉬프터(LS)의 회로 사이즈를 줄이기가 용이하다. 제어 로직회로(81)는 도 12의 아날로그 출력회로(82)를 동작시키기 위해 도 11과 같은 로직 신호들(CT1~CT8)을 생성할 수 있다. 또한, 제어 로직회로(81)는 도 15의 아날로그 출력회로(82)를 동작시키기 위해 도 14와 같은 로직 신호들(CT1~CT8)을 생성할 수 있다.

이에 대해 자세히 설명하면 다음과 같다.

먼저 일 예로서, 제어 로직회로(81)는 제1 티 클럭신호(TCLK1)와 제2 티 클럭신호(TCLK2)을 기반으로 도 11과 같은 로직 신호들(CT1~CT8)을 생성하여, 도 12의 아날로그 출력회로(82)에 공급할 수 있다. 제1 티 클럭신호(TCLK1)와 제2 티 클럭신호(TCLK2), 및 로직 신호들(CT1~CT8)은 로직 온 레벨(Lon)과 그보다 낮은 로직 오프 레벨(Loff) 사이에서 스윙되는 제어 신호들이다. 로직 온 레벨(Lon)과 로직 오프 레벨(Loff) 간의 전압 차이는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 간의 전압 차이에 비해 작다.

다시 말해, 제어 로직회로(81)는 도 11과 같이 제1 구간(①) 동안 로직 온 레벨(Lon)의 제1 로직 신호(CT1)를 생성하고, 제1 구간(①)에 이은 제2 구간(②) 동안 로직 온 레벨(Lon)의 제2 로직 신호(CT2)를 생성하고, 제2 구간(②)에 이은 제3 구간(③) 동안 로직 온 레벨(Lon)의 제3 로직 신호(CT3)를 생성할 수 있다. 그리고, 제어 로직회로(81)는 제3 구간(③)에 이은 제4 구간(④), 제4 구간(④)에 이은 제5 구간(⑤), 제5 구간(⑤)에 이은 제6 구간(⑥), 제6 구간(⑥)에 이은 제7 구간(⑦), 및 제7 구간(⑦)에 이은 제8 구간(⑧) 동안 로직 온 레벨(Lon)의 제4 로직 신호(CT4)를 생성할 수 있다.

제어 로직회로(81)는 도 11과 같이 제5 구간(⑤) 동안 로직 온 레벨(Lon)의 제5 로직 신호(CT5)를 생성하고, 제6 구간(⑥) 동안 로직 온 레벨(Lon)의 제6 로직 신호(CT6)를 생성하고, 제7 구간(⑦) 동안 로직 온 레벨(Lon)의 제7 로직 신호(CT7)를 생성할 수 있다. 그리고, 제어 로직회로(81)는 제1 내지 제4 구간들(①~④) 및 제8 구간(⑧) 동안 로직 온 레벨(Lon)의 제4 로직 신호(CT4)를 생성할 수 있다.

이 경우, 아날로그 출력회로(82)는 도 12와 같이 구현될 수 있다. 도 12를 참조하면, 아날로그 출력회로(82)는 제어 로직회로(81)로부터 입력되는 도 11과 같은 로직 신호들(CT1~CT8)에 따라 동작하는 복수의 트랜지스터들(T1~T8)을 포함하여, 출력 슬루율에 상관없이 전압 변화 구간이 비 중첩된 제1 및 제2 게이트 쉬프트 클럭들(GCLK1,GCLK2)을 각각 제1 및 제2 클럭 배선들(TL1,TL2)을 통해 게이트 구동회로(GIP)에 공급할 수 있다.

구체적으로, 아날로그 출력회로(82)는 도 12와 같이, 제1 회로 블록(CB1)과 제2 회로 블록(CB2)을 갖는 제1 아날로그 출력부(82A)를 통해 제1 게이트 쉬프트 클럭(GCLK1)을 출력하고, 제3 회로 블록(CB3)과 제4 회로 블록(CB4)을 갖는 제2 아날로그 출력부(82B)를 통해 제2 게이트 쉬프트 클럭(GCLK2)을 출력할 수 있다.

도 11 내지 도 13을 참조하면, 제1 아날로그 출력부(82A)의 제1 회로 블록(CB1)은 미리 설정된 출력 슬루율을 기반으로 게이트 로우 전압(VGL)과 게이트 하이 전압(VGH) 사이에서 변하는 제1 게이트 쉬프트 클럭(GCLK1)을 제1 출력단자(OT1)로 출력한다. 제1 회로 블록(CB1)은 제1 트랜지스터(T1)와 제3 트랜지스터(T3)를 포함한다. 제1 트랜지스터(T1)는 제1 구간(①) 동안 로직 온 레벨(Lon)보다 낮은 중간 온 레벨의 제1 로직 신호(CT1)에 따라 턴 온 되어 상기 출력 슬루율에 따른 전압 상승 기울기로 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)으로 상승하는 제1 게이트 쉬프트 클럭(GCLK1)을 제1 출력단자(OT1)로 출력한다. 제3 트랜지스터(T3)는 제3 구간(③) 동안 중간 온 레벨의 제3 로직 신호(CT3)에 따라 턴 온 되어 상기 출력 슬루율에 따른 전압 하강 기울기로 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)으로 하강하는 제1 게이트 쉬프트 클럭(GCLK1)을 제1 출력단자(OT1)로 출력한다.

도 11 내지 도 13을 참조하면, 제1 아날로그 출력부(82A)의 제1 회로 블록(CB1)은 제1 트랜지스터(T1)의 게이트전극에 연결된 제1 출력 슬루율 설정부(SRC1)와, 제3 트랜지스터(T3)의 게이트전극에 연결된 제2 출력 슬루율 설정부(SRC2)를 더 포함할 수 있다.

제1 출력 슬루율 설정부(SRC1)는 가변 저항과 오피 앰프 등을 포함하여 제1 로직 신호(CT1)의 로직 온 레벨(Lon)을 중간 온 레벨로 낮춘 후, 제1 트랜지스터(T1)의 출력 슬루율을 결정하는 중간 온 레벨의 제1 로직 신호(CT1)를 제1 구간(①) 동안 제1 트랜지스터(T1)의 게이트전극에 인가한다. 제1 트랜지스터(T1)의 채널 온 저항은 로직 온 레벨(Lon)의 제1 로직 신호(CT1)에 비해 중간 온 레벨의 제1 로직 신호(CT1)에서 더 증가한다. 따라서, 제1 구간(①) 동안 제1 트랜지스터(T1)는 출력 슬루율에 따른 전압 상승 기울기로 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)으로 상승하는 제1 게이트 쉬프트 클럭(GCLK1)을 출력하게 된다.

제2 출력 슬루율 설정부(SRC2)는 가변 저항과 오피 앰프 등을 포함하여 제3 로직 신호(CT3)의 로직 온 레벨(Lon)을 중간 온 레벨로 낮춘 후, 제3 트랜지스터(T3)의 출력 슬루율을 결정하는 중간 온 레벨의 제3 로직 신호(CT3)를 제3 구간(③) 동안 제3 트랜지스터(T3)의 게이트전극에 인가한다. 제3 트랜지스터(T3)의 채널 온 저항은 로직 온 레벨(Lon)의 제3 로직 신호(CT3)에 비해 중간 온 레벨의 제3 로직 신호(CT3)에서 더 증가한다. 따라서, 제3 구간(③) 동안 제3 트랜지스터(T3)는 출력 슬루율에 따른 전압 하강 기울기로 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)으로 하강하는 제1 게이트 쉬프트 클럭(GCLK1)을 출력하게 된다.

도 11 내지 도 13을 참조하면, 제1 아날로그 출력부(82A)의 제2 회로 블록(CB2)은 게이트 로우 전압(VGL)과 게이트 하이 전압(VGH) 중 어느 하나로 유지되는 제1 게이트 쉬프트 클럭(GCLK1)을 제1 출력단자(OT1)로 출력한다. 제2 회로 블록(CB2)은 제2 트랜지스터(T2)와 제4 트랜지스터(T4)를 포함한다. 제2 트랜지스터(T2)는 제2 구간(②) 동안 로직 온 레벨(Lon)의 제2 로직 신호(CT2)에 따라 턴 온 되어 게이트 하이 전압(VGH)의 제1 게이트 쉬프트 클럭(GCLK1)을 제1 출력단자(OT1)로 출력한다. 제4 트랜지스터(T4)는 제4 구간(④) 동안 로직 온 레벨(Lon)의 제4 로직 신호(CT4)에 따라 턴 온 되어 게이트 로우 전압(VGL)의 제1 게이트 쉬프트 클럭(GCLK1)을 제1 출력단자(OT1)로 출력한다. 이러한 제4 트랜지스터(T4)에 의해 제4 구간(④) 동안 제1 게이트 쉬프트 클럭(GCLK1)이 게이트 로우 전압(VGL)으로 출력되므로, 제1 게이트 쉬프트 클럭(GCLK1)의 전압 변화 구간은 출력 슬루율(도 11의 A 또는 B)에 상관없이 제2 게이트 쉬프트 클럭(GCLK2)의 전압 변화 구간과 비 중첩될 수 있게 된다.

도 11 내지 도 13을 참조하면, 제2 아날로그 출력부(82B)의 제3 회로 블록(CB3)은 미리 설정된 출력 슬루율을 기반으로 게이트 로우 전압(VGL)과 게이트 하이 전압(VGH) 사이에서 변하는 제2 게이트 쉬프트 클럭(GCLK2)을 제2 출력단자(OT2)로 출력한다. 제3 회로 블록(CB3)은 제5 트랜지스터(T5)와 제7 트랜지스터(T7)를 포함한다. 제5 트랜지스터(T5)는 제5 구간(⑤) 동안 로직 온 레벨(Lon)보다 낮은 중간 온 레벨의 제5 로직 신호(CT5)에 따라 턴 온 되어 상기 출력 슬루율에 따른 전압 상승 기울기로 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)으로 상승하는 제2 게이트 쉬프트 클럭(GCLK2)을 제2 출력단자(OT2)로 출력한다. 제7 트랜지스터(T7)는 제7 구간(⑦) 동안 중간 온 레벨의 제7 로직 신호(CT7)에 따라 턴 온 되어 상기 출력 슬루율에 따른 전압 하강 기울기로 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)으로 하강하는 제2 게이트 쉬프트 클럭(GCLK2)을 제2 출력단자(OT2)로 출력한다.

도 11 내지 도 13을 참조하면, 제2 아날로그 출력부(82B)의 제3 회로 블록(CB3)은 제5 트랜지스터(T5)의 게이트전극에 연결된 제3 출력 슬루율 설정부(SRC3)와, 제7 트랜지스터(T7)의 게이트전극에 연결된 제4 출력 슬루율 설정부(SRC4)를 더 포함할 수 있다.

제3 출력 슬루율 설정부(SRC3)는 가변 저항과 오피 앰프 등을 포함하여 제5 로직 신호(CT5)의 로직 온 레벨(Lon)을 중간 온 레벨로 낮춘 후, 제5 트랜지스터(T5)의 출력 슬루율을 결정하는 중간 온 레벨의 제5 로직 신호(CT5)를 제5 구간(⑤) 동안 제5 트랜지스터(T5)의 게이트전극에 인가한다. 제5 트랜지스터(T5)의 채널 온 저항은 로직 온 레벨(Lon)의 제5 로직 신호(CT5)에 비해 중간 온 레벨의 제5 로직 신호(CT5)에서 더 증가한다. 따라서, 제5 구간(⑤) 제5 트랜지스터(T5)는 출력 슬루율에 따른 전압 상승 기울기로 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)으로 상승하는 제2 게이트 쉬프트 클럭(GCLK2)을 출력하게 된다.

제4 출력 슬루율 설정부(SRC4)는 가변 저항과 오피 앰프 등을 포함하여 제7 로직 신호(CT7)의 로직 온 레벨(Lon)을 중간 온 레벨로 낮춘 후, 제7 트랜지스터(T7)의 출력 슬루율을 결정하는 중간 온 레벨의 제7 로직 신호(CT7)를 제7 구간(⑦) 동안 제7 트랜지스터(T7)의 게이트전극에 인가한다. 제7 트랜지스터(T7)의 채널 온 저항은 로직 온 레벨(Lon)의 제7 로직 신호(CT7)에 비해 중간 온 레벨의 제7 로직 신호(CT7)에서 더 증가한다. 따라서, 제7 구간(⑦) 동안 제7 트랜지스터(T7)는 출력 슬루율에 따른 전압 하강 기울기로 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)으로 하강하는 제2 게이트 쉬프트 클럭(GCLK2)을 출력하게 된다.

도 11 내지 도 13을 참조하면, 제2 아날로그 출력부(82B)의 제4 회로 블록(CB4)은 게이트 로우 전압(VGL)과 게이트 하이 전압(VGH) 중 어느 하나로 유지되는 제2 게이트 쉬프트 클럭(GCLK2)을 제2 출력단자(OT2)로 출력한다. 제4 회로 블록(CB4)은 제6 트랜지스터(T6)와 제8 트랜지스터(T8)를 포함한다. 제6 트랜지스터(T6)는 제6 구간(⑥) 동안 로직 온 레벨(Lon)의 제6 로직 신호(CT6)에 따라 턴 온 되어 게이트 하이 전압(VGH)의 제2 게이트 쉬프트 클럭(GCLK2)을 제2 출력단자(OT2)로 출력한다. 제8 트랜지스터(T8)는 제8 구간(⑧) 동안 로직 온 레벨(Lon)의 제8 로직 신호(CT8)에 따라 턴 온 되어 게이트 로우 전압(VGL)의 제2 게이트 쉬프트 클럭(GCLK2)을 제2 출력단자(OT2)로 출력한다. 이러한 제8 트랜지스터(T8)에 의해 제8 구간(⑧) 동안 제2 게이트 쉬프트 클럭(GCLK2)이 게이트 로우 전압(VGL)으로 출력되므로, 제2 게이트 쉬프트 클럭(GCLK2)의 전압 변화 구간은 출력 슬루율(도 11의 A 또는 B)에 상관없이 후속 게이트 쉬프트 클럭(미도시)의 전압 변화 구간과 비 중첩될 수 있게 된다.

도 12를 참조하면, 본 명세서의 제1 실시예에 따른 레벨 쉬프터(LS)는 제1 출력 슬루율 설정 커패시터(Cx1)와 제2 출력 슬루율 설정 커패시터(Cx2)를 더 포함할 수 있다. 제1 출력 슬루율 설정 커패시터(Cx1)는 제1 출력 단자(OT1)와 기저 전압원(GND) 사이에 접속되며, 제2 출력 슬루율 설정 커패시터(Cx2)는 제2 출력 단자(OT2)와 기저 전압원(GND) 사이에 접속될 수 있다. 제1 출력 슬루율 설정 커패시터(Cx1)의 커패시턴스와 제2 출력 슬루율 설정 커패시터(Cx2)의 커패시턴스는 실질적으로 동일하게 설계될 수 있다. 제1 출력 슬루율 설정 커패시터(Cx1)의 커패시턴스는 제1 및 제2 출력 슬루율 설정부들(SRC1,SRC2)과 함께 제1 게이트 쉬프트 클럭(GCLK1)의 출력 슬루율을 결정하는 역할을 한다. 제1 출력 슬루율 설정 커패시터(Cx1)의 커패시턴스를 크게 할수록 제1 게이트 쉬프트 클럭(GCLK1)의 출력 슬루율이 줄어든다. 제1 출력 슬루율 설정 커패시터(Cx1)를 추가로 형성하면, 제1 게이트 쉬프트 클럭(GCLK1)의 출력 슬루율을 미세하게 튜닝할 수 있는 잇점이 있다. 또한, 제2 출력 슬루율 설정 커패시터(Cx2)의 커패시턴스는 제3 및 제4 출력 슬루율 설정부들(SRC3,SRC4)과 함께 제2 게이트 쉬프트 클럭(GCLK2)의 출력 슬루율을 결정하는 역할을 한다. 제2 출력 슬루율 설정 커패시터(Cx2)의 커패시턴스를 크게 할수록 제2 게이트 쉬프트 클럭(GCLK2)의 출력 슬루율이 줄어든다. 제2 출력 슬루율 설정 커패시터(Cx2)를 추가로 형성하면, 제2 게이트 쉬프트 클럭(GCLK2)의 출력 슬루율을 미세하게 튜닝할 수 있는 잇점이 있다.

다음으로, 다른 예로서, 제어 로직회로(81)는 제1 티 클럭신호(TCLK1)와 제2 티 클럭신호(TCLK2)을 기반으로 도 14와 같은 로직 신호들(CT1~CT8)을 생성하여, 도 15의 아날로그 출력회로(82)에 공급할 수 있다. 제1 티 클럭신호(TCLK1)와 제2 티 클럭신호(TCLK2), 및 로직 신호들(CT1~CT8)은 로직 온 레벨(Lon)과 로직 오프 레벨(Loff) 사이에서 스윙되는 제어 신호들이다. 로직 온 레벨(Lon)과 로직 오프 레벨(Loff) 간의 전압 차이는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 간의 전압 차이에 비해 작다.

다시 말해, 제어 로직회로(81)는 도 14와 같이 제1 구간(①) 동안 로직 온 레벨(Lon)의 제1 및 제3 로직 신호들(CT1,CT3)을 생성하고, 제1 구간(①)에 이은 제2 구간(②) 동안 로직 온 레벨(Lon)의 제4 로직 신호(CT4)를 생성하고, 제2 구간(②)에 이은 제3 구간(③) 동안 로직 온 레벨(Lon)의 제2 및 제3 로직 신호들(CT2,CT3)을 생성하고, 제3 구간(③)에 이은 제4 구간(④) 동안 로직 온 레벨(Lon)의 제5 로직 신호(CT5)를 생성할 수 있다.

제어 로직회로(81)는 도 14와 같이 제4 구간(④)에 이은 제5 구간(⑤) 동안 로직 온 레벨(Lon)의 제1 및 제6 로직 신호들(CT1,CT6)을 생성하고, 제5 구간(⑤)에 이은 제6 구간(⑥) 동안 로직 온 레벨(Lon)의 제7 로직 신호(CT7)를 생성하고, 제6 구간(⑥)에 이은 제7 구간(⑦) 동안 로직 온 레벨(Lon)의 제2 및 제6 로직 신호들(CT2,CT6)을 생성하고, 제7 구간(⑦)에 이은 제8 구간(⑧) 동안 로직 온 레벨(Lon)의 제8 로직 신호(CT8)를 생성할 수 있다.

이 경우, 아날로그 출력회로(82)는 도 15와 같이 구현될 수 있다. 도 15를 참조하면, 아날로그 출력회로(82)는 제어 로직회로(81)로부터 입력되는 도 14와 같은 로직 신호들(CT1~CT8)에 따라 동작하는 복수의 트랜지스터들(T1~T8)을 포함하여, 출력 슬루율에 상관없이 전압 변화 구간이 비 중첩된 제1 및 제2 게이트 쉬프트 클럭들(GCLK1,GCLK2)을 각각 제1 및 제2 클럭 배선들(TL1,TL2)을 통해 게이트 구동회로(GIP)에 공급할 수 있다.

구체적으로, 아날로그 출력회로(82)는 도 15와 같이, 제1 회로 블록(CB1)과 제2 회로 블록(CB2)을 갖는 제1 아날로그 출력부(82A), 및 공유 회로 블록(82C)을 통해 제1 게이트 쉬프트 클럭(GCLK1)을 출력하고, 제3 회로 블록(CB3)과 제4 회로 블록(CB4)을 갖는 제2 아날로그 출력부(82B), 및 공유 회로 블록(82C)을 통해 제2 게이트 쉬프트 클럭(GCLK2)을 출력할 수 있다.

도 14 내지 도 16을 참조하면, 공유 회로 블록(82C)은 미리 설정된 출력 슬루율을 기반으로 게이트 로우 전압(VGL)과 게이트 하이 전압(VGH) 사이에서 변하는 전압 상승 신호 또는 전압 하강 신호를 공유 단자(AT)로 출력한다. 공유 회로 블록(82C)은 제1 트랜지스터(T1)와 제2 트랜지스터(T2)를 포함한다.

제1 트랜지스터(T1)는 제1 구간(①) 동안 로직 온 레벨(Lon)보다 낮은 중간 온 레벨의 제1 로직 신호(CT1)에 따라 턴 온 되어 상기 출력 슬루율에 따른 전압 상승 기울기로 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)으로 상승하는 전압 상승 신호를 공유 단자(AT)로 출력한다. 또한, 제1 트랜지스터(T1)는 제5 구간(⑤) 동안 로직 온 레벨(Lon)보다 낮은 중간 온 레벨의 제1 로직 신호(CT1)에 따라 턴 온 되어 상기 출력 슬루율에 따른 전압 상승 기울기로 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)으로 상승하는 전압 상승 신호를 공유 단자(AT)로 출력한다.

제2 트랜지스터(T2)는 제3 구간(③) 동안 중간 온 레벨의 제2 로직 신호(CT2)에 따라 턴 온 되어 상기 출력 슬루율에 따른 전압 하강 기울기로 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)으로 하강하는 전압 하강 신호를 공유 단자(AT)로 출력한다. 또한, 제2 트랜지스터(T2)는 제7 구간(⑦) 동안 중간 온 레벨의 제2 로직 신호(CT2)에 따라 턴 온 되어 상기 출력 슬루율에 따른 전압 하강 기울기로 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)으로 하강하는 전압 하강 신호를 공유 단자(AT)로 출력한다.

도 14 내지 도 16을 참조하면, 공유 회로 블록(82C)은 제1 트랜지스터(T1)의 게이트전극에 연결된 제1 출력 슬루율 설정부(SRC1)와, 제2 트랜지스터(T2)의 게이트전극에 연결된 제2 출력 슬루율 설정부(SRC2)를 더 포함할 수 있다.

제1 출력 슬루율 설정부(SRC1)는 가변 저항과 오피 앰프 등을 포함하여 제1 로직 신호(CT1)의 로직 온 레벨(Lon)을 중간 온 레벨로 낮춘 후, 제1 트랜지스터(T1)의 출력 슬루율을 결정하는 중간 온 레벨의 제1 로직 신호(CT1)를 제1 구간(①) 및 제5 구간(⑤) 각각에서 제1 트랜지스터(T1)의 게이트전극에 인가한다. 제1 트랜지스터(T1)의 채널 온 저항은 로직 온 레벨(Lon)의 제1 로직 신호(CT1)에 비해 중간 온 레벨의 제1 로직 신호(CT1)에서 더 증가한다. 따라서, 제1 구간(①) 및 제5 구간(⑤) 각각에서 제1 트랜지스터(T1)는 출력 슬루율에 따른 전압 상승 기울기로 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)으로 상승하는 전압 상승 신호를 공유 단자(AT)로 출력하게 된다.

제2 출력 슬루율 설정부(SRC2)는 가변 저항과 오피 앰프 등을 포함하여 제2 로직 신호(CT2)의 로직 온 레벨(Lon)을 중간 온 레벨로 낮춘 후, 제2 트랜지스터(T2)의 출력 슬루율을 결정하는 중간 온 레벨의 제2 로직 신호(CT2)를 제3 구간(③) 및 제7 구간(⑦) 각각에서 제2 트랜지스터(T2)의 게이트전극에 인가한다. 제2 트랜지스터(T2)의 채널 온 저항은 로직 온 레벨(Lon)의 제2 로직 신호(CT2)에 비해 중간 온 레벨의 제2 로직 신호(CT2)에서 더 증가한다. 따라서, 제3 구간(③) 및 제7 구간(⑦) 각각에서 제2 트랜지스터(T2)는 출력 슬루율에 따른 전압 하강 기울기로 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)으로 하강하는 전압 하강 신호를 공유 단자(AT)로 출력하게 된다.

도 14 내지 도 16을 참조하면, 제1 아날로그 출력부(82A)의 제1 회로 블록(CB1)은 제3 트랜지스터(T3)로 구현될 수 있다. 제3 트랜지스터(T3)는 공유 단자(AT)와 제1 출력단자(OT1) 사이에 연결되며, 제1 구간(①) 동안 로직 온 레벨(Lon)의 제3 로직 신호(CT3)에 따라 턴 온 되어 공유 단자(AT)의 상기 전압 상승 신호를 제1 게이트 쉬프트 클럭(GCLK1)으로서 제1 출력단자(OT1)로 출력하고, 제3 구간(③) 동안 로직 온 레벨(Lon)의 제3 로직 신호(CT3)에 따라 턴 온 되어 공유 단자(AT)의 상기 전압 하강 신호를 제1 게이트 쉬프트 클럭(GCLK1)으로서 제1 출력단자(OT1)로 출력한다.

도 14 내지 도 16을 참조하면, 제1 아날로그 출력부(82A)의 제2 회로 블록(CB2)은 제4 트랜지스터(T4)와 제5 트랜지스터(T5)를 포함한다. 제4 트랜지스터(T4)는 제2 구간(②) 동안 로직 온 레벨(Lon)의 제4 로직 신호(CT4)에 따라 턴 온 되어 게이트 하이 전압(VGH)의 제1 게이트 쉬프트 클럭(GCLK1)을 상기 제1 출력단자(OT1)로 출력한다. 제5 트랜지스터(T5)는 제4 구간(④) 동안 로직 온 레벨(Lon)의 제5 로직 신호(CT5)에 따라 턴 온 되어 게이트 로우 전압(VGL)의 제1 게이트 쉬프트 클럭(GCLK1)을 제1 출력단자(OT1)로 출력한다. 이러한 제5 트랜지스터(T5)에 의해 제4 구간(④) 동안 제1 게이트 쉬프트 클럭(GCLK1)이 게이트 로우 전압(VGL)으로 출력되므로, 제1 게이트 쉬프트 클럭(GCLK1)의 전압 변화 구간은 출력 슬루율(도 14의 A 또는 B)에 상관없이 제2 게이트 쉬프트 클럭(GCLK2)의 전압 변화 구간과 비 중첩될 수 있게 된다.

도 14 내지 도 16을 참조하면, 제2 아날로그 출력부(82B)의 제3 회로 블록(CB3)은 제6 트랜지스터(T6)로 구현될 수 있다. 제6 트랜지스터(T6)는 공유 단자(AT)와 제2 출력단자(OT2) 사이에 연결되며, 제5 구간(⑤) 동안 로직 온 레벨(Lon)의 제6 로직 신호(CT6)에 따라 턴 온 되어 공유 단자(AT)의 상기 전압 상승 신호를 제2 게이트 쉬프트 클럭(GCLK2)으로서 제2 출력단자(OT2)로 출력하고, 제7 구간(⑦) 동안 로직 온 레벨(Lon)의 제6 로직 신호(CT6)에 따라 턴 온 되어 공유 단자(AT)의 상기 전압 하강 신호를 제2 게이트 쉬프트 클럭(GCLK2)으로서 제2 출력단자(OT2)로 출력한다.

도 14 내지 도 16을 참조하면, 제2 아날로그 출력부(82B)의 제4 회로 블록(CB4)은 제7 트랜지스터(T7)와 제8 트랜지스터(T8)를 포함한다. 제7 트랜지스터(T7)는 제6 구간(⑥) 동안 로직 온 레벨(Lon)의 제7 로직 신호(CT7)에 따라 턴 온 되어 게이트 하이 전압(VGH)의 제2 게이트 쉬프트 클럭(GCLK2)을 상기 제2 출력단자(OT2)로 출력한다. 제8 트랜지스터(T8)는 제8 구간(⑧) 동안 로직 온 레벨(Lon)의 제8 로직 신호(CT8)에 따라 턴 온 되어 게이트 로우 전압(VGL)의 제2 게이트 쉬프트 클럭(GCLK2)을 제2 출력단자(OT2)로 출력한다. 이러한 제8 트랜지스터(T8)에 의해 제8 구간(⑧) 동안 제2 게이트 쉬프트 클럭(GCLK2)이 게이트 로우 전압(VGL)으로 출력되므로, 제2 게이트 쉬프트 클럭(GCLK2)의 전압 변화 구간은 출력 슬루율(도 14의 A 또는 B)에 상관없이 후속 게이트 쉬프트 클럭(미도시)의 전압 변화 구간과 비 중첩될 수 있게 된다.

도 15를 참조하면, 본 명세서의 제1 실시예에 따른 레벨 쉬프터(LS)는 출력 슬루율 설정 커패시터(Cx)를 더 포함할 수 있다. 출력 슬루율 설정 커패시터(Cx)는 공유 단자(AT)와 기저 전압원(GND) 사이에 접속될 수 있다. 출력 슬루율 설정 커패시터(Cx)의 커패시턴스는 제1 및 제2 출력 슬루율 설정부들(SRC1,SRC2)과 함께 제1 및 제2 게이트 쉬프트 클럭들(GCLK1,GCLK2)의 출력 슬루율을 결정하는 역할을 한다. 출력 슬루율 설정 커패시터(Cx)의 커패시턴스를 크게 할수록 제1 및 제2 게이트 쉬프트 클럭들(GCLK1,GCLK2)의 출력 슬루율이 줄어든다. 출력 슬루율 설정 커패시터(Cx)를 추가로 형성하면, 제1 및 제2 게이트 쉬프트 클럭들(GCLK1,GCLK2)의 출력 슬루율을 미세하게 튜닝할 수 있는 잇점이 있다.

도 17 내지 도 23은 본 명세서의 제2 실시예에 따라 먹스 신호들(MUX1,MUX2)을 출력하기 위한 레벨 쉬프터의 구성 및 동작을 설명하기 위한 도면들이다.

도 17을 참조하면, 본 명세서의 제2 실시예에 따른 레벨 쉬프터(LS)는 제어 로직회로(151)와 아날로그 출력회로(152)를 포함할 수 있다.

제어 로직회로(151)는 타이밍 콘트롤러(TCON)으로부터 입력 받은 제1 티 먹스 신호(TMUX1)와 제2 티 먹스 신호(TMUX2)를 기반으로 복수의 로직 신호들(CT1~CT8)을 생성할 수 있다. 제어 로직회로(151)는 다양한 조합의 논리 소자와 저항 소자 및 커패시터 소자 등을 포함한 집적 회로로 구현될 수 있으나, 이에 한정되지 않는다.

아날로그 출력회로(152)는 도 19 또는 도 22와 같이 구현될 수 있다. 후술하겠지만, 도 22는 도 19에 비해 출력 슬루율 설정부의 개수와 출력 슬루율 설정 커패시터의 개수를 각각 절반으로 줄일 수 있어, 레벨 쉬프터(LS)의 회로 사이즈를 줄이기가 용이하다. 제어 로직회로(151)는 도 19의 아날로그 출력회로(152)를 동작시키기 위해 도 18과 같은 로직 신호들(CT1~CT8)을 생성할 수 있다. 또한, 제어 로직회로(151)는 도 22의 아날로그 출력회로(152)를 동작시키기 위해 도 21과 같은 로직 신호들(CT1~CT8)을 생성할 수 있다.

이에 대해 자세히 설명하면 다음과 같다.

먼저 일 예로서, 제어 로직회로(151)는 제1 티 먹스 신호(TMUX1)와 제2 티 먹스 신호(TMUX2)를 기반으로 도 18과 같은 로직 신호들(CT1~CT8)을 생성하여, 도 19의 아날로그 출력회로(152)에 공급할 수 있다. 제1 티 먹스 신호(TMUX1)와 제2 티 먹스 신호(TMUX2), 및 로직 신호들(CT1~CT8)은 로직 온 레벨(Lon)과 그보다 낮은 로직 오프 레벨(Loff) 사이에서 스윙되는 제어 신호들이다. 로직 온 레벨(Lon)과 로직 오프 레벨(Loff) 간의 전압 차이는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 간의 전압 차이에 비해 작다.

다시 말해, 제어 로직회로(151)는 도 18과 같이 제1 구간(①) 동안 로직 온 레벨(Lon)의 제1 로직 신호(CT1)를 생성하고, 제1 구간(①)에 이은 제2 구간(②) 동안 로직 온 레벨(Lon)의 제2 로직 신호(CT2)를 생성하고, 제2 구간(②)에 이은 제3 구간(③) 동안 로직 온 레벨(Lon)의 제3 로직 신호(CT3)를 생성할 수 있다. 그리고, 제어 로직회로(151)는 제3 구간(③)에 이은 제4 구간(④), 제4 구간(④)에 이은 제5 구간(⑤), 제5 구간(⑤)에 이은 제6 구간(⑥), 제6 구간(⑥)에 이은 제7 구간(⑦), 및 제7 구간(⑦)에 이은 제8 구간(⑧) 동안 로직 온 레벨(Lon)의 제4 로직 신호(CT4)를 생성할 수 있다.

제어 로직회로(151)는 도 18과 같이 제5 구간(⑤) 동안 로직 온 레벨(Lon)의 제5 로직 신호(CT5)를 생성하고, 제6 구간(⑥) 동안 로직 온 레벨(Lon)의 제6 로직 신호(CT6)를 생성하고, 제7 구간(⑦) 동안 로직 온 레벨(Lon)의 제7 로직 신호(CT7)를 생성할 수 있다. 그리고, 제어 로직회로(151)는 제1 내지 제4 구간들(①~④) 및 제8 구간(⑧) 동안 로직 온 레벨(Lon)의 제4 로직 신호(CT4)를 생성할 수 있다.

이 경우, 아날로그 출력회로(152)는 도 19와 같이 구현될 수 있다. 도 19를 참조하면, 아날로그 출력회로(152)는 제어 로직회로(151)로부터 입력되는 도 18과 같은 로직 신호들(CT1~CT8)에 따라 동작하는 복수의 트랜지스터들(T1~T8)을 포함하여, 출력 슬루율에 상관없이 전압 변화 구간이 비 중첩된 제1 및 제2 먹스 신호들(MUX1,MUX2)을 각각 제1 및 제2 먹스 배선들(ML1,ML2)을 통해 게이트 구동회로(GIP)에 공급할 수 있다.

구체적으로, 아날로그 출력회로(152)는 도 19와 같이, 제1 회로 블록(CB1)과 제2 회로 블록(CB2)을 갖는 제1 아날로그 출력부(152A)를 통해 제1 먹스 신호(MUX1)를 출력하고, 제3 회로 블록(CB3)과 제4 회로 블록(CB4)을 갖는 제2 아날로그 출력부(152B)를 통해 제2 먹스 신호(MUX2)를 출력할 수 있다.

도 18 내지 도 20을 참조하면, 제1 아날로그 출력부(152A)의 제1 회로 블록(CB1)은 미리 설정된 출력 슬루율을 기반으로 게이트 로우 전압(VGL)과 게이트 하이 전압(VGH) 사이에서 변하는 제1 먹스 신호(MUX1)를 제1 출력단자(OT1)로 출력한다. 제1 회로 블록(CB1)은 제1 트랜지스터(T1)와 제3 트랜지스터(T3)를 포함한다. 제1 트랜지스터(T1)는 제1 구간(①) 동안 로직 온 레벨(Lon)보다 낮은 중간 온 레벨의 제1 로직 신호(CT1)에 따라 턴 온 되어 상기 출력 슬루율에 따른 전압 상승 기울기로 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)으로 상승하는 제1 먹스 신호(MUX1)를 제1 출력단자(OT1)로 출력한다. 제3 트랜지스터(T3)는 제3 구간(③) 동안 중간 온 레벨의 제3 로직 신호(CT3)에 따라 턴 온 되어 상기 출력 슬루율에 따른 전압 하강 기울기로 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)으로 하강하는 제1 먹스 신호(MUX1)를 제1 출력단자(OT1)로 출력한다.

도 18 내지 도 20을 참조하면, 제1 아날로그 출력부(152A)의 제1 회로 블록(CB1)은 제1 트랜지스터(T1)의 게이트전극에 연결된 제1 출력 슬루율 설정부(SRC1)와, 제3 트랜지스터(T3)의 게이트전극에 연결된 제2 출력 슬루율 설정부(SRC2)를 더 포함할 수 있다.

제1 출력 슬루율 설정부(SRC1)는 가변 저항과 오피 앰프 등을 포함하여 제1 로직 신호(CT1)의 로직 온 레벨(Lon)을 중간 온 레벨로 낮춘 후, 제1 트랜지스터(T1)의 출력 슬루율을 결정하는 중간 온 레벨의 제1 로직 신호(CT1)를 제1 구간(①) 동안 제1 트랜지스터(T1)의 게이트전극에 인가한다. 제1 트랜지스터(T1)의 채널 온 저항은 로직 온 레벨(Lon)의 제1 로직 신호(CT1)에 비해 중간 온 레벨의 제1 로직 신호(CT1)에서 더 증가한다. 따라서, 제1 구간(①) 동안 제1 트랜지스터(T1)는 출력 슬루율에 따른 전압 상승 기울기로 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)으로 상승하는 제1 먹스 신호(MUX1)를 출력하게 된다.

제2 출력 슬루율 설정부(SRC2)는 가변 저항과 오피 앰프 등을 포함하여 제3 로직 신호(CT3)의 로직 온 레벨(Lon)을 중간 온 레벨로 낮춘 후, 제3 트랜지스터(T3)의 출력 슬루율을 결정하는 중간 온 레벨의 제3 로직 신호(CT3)를 제3 구간(③) 동안 제3 트랜지스터(T3)의 게이트전극에 인가한다. 제3 트랜지스터(T3)의 채널 온 저항은 로직 온 레벨(Lon)의 제3 로직 신호(CT3)에 비해 중간 온 레벨의 제3 로직 신호(CT3)에서 더 증가한다. 따라서, 제3 구간(③) 동안 제3 트랜지스터(T3)는 출력 슬루율에 따른 전압 하강 기울기로 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)으로 하강하는 제1 먹스 신호(MUX1)를 출력하게 된다.

도 18 내지 도 20을 참조하면, 제1 아날로그 출력부(152A)의 제2 회로 블록(CB2)은 게이트 로우 전압(VGL)과 게이트 하이 전압(VGH) 중 어느 하나로 유지되는 제1 먹스 신호(MUX1)를 제1 출력단자(OT1)로 출력한다. 제2 회로 블록(CB2)은 제2 트랜지스터(T2)와 제4 트랜지스터(T4)를 포함한다. 제2 트랜지스터(T2)는 제2 구간(②) 동안 로직 온 레벨(Lon)의 제2 로직 신호(CT2)에 따라 턴 온 되어 게이트 하이 전압(VGH)의 제1 먹스 신호(MUX1)를 제1 출력단자(OT1)로 출력한다. 제4 트랜지스터(T4)는 제4 구간(④) 동안 로직 온 레벨(Lon)의 제4 로직 신호(CT4)에 따라 턴 온 되어 게이트 로우 전압(VGL)의 제1 먹스 신호(MUX1)를 제1 출력단자(OT1)로 출력한다. 이러한 제4 트랜지스터(T4)에 의해 제4 구간(④) 동안 제1 먹스 신호(MUX1)가 게이트 로우 전압(VGL)으로 출력되므로, 제1 먹스 신호(MUX1)의 전압 변화 구간은 출력 슬루율(도 18의 A 또는 B)에 상관없이 제2 먹스 신호(MUX2)의 전압 변화 구간과 비 중첩될 수 있게 된다.

도 18 내지 도 20을 참조하면, 제2 아날로그 출력부(152B)의 제3 회로 블록(CB3)은 미리 설정된 출력 슬루율을 기반으로 게이트 로우 전압(VGL)과 게이트 하이 전압(VGH) 사이에서 변하는 제2 먹스 신호(MUX2)를 제2 출력단자(OT2)로 출력한다. 제3 회로 블록(CB3)은 제5 트랜지스터(T5)와 제7 트랜지스터(T7)를 포함한다. 제5 트랜지스터(T5)는 제5 구간(⑤) 동안 로직 온 레벨(Lon)보다 낮은 중간 온 레벨의 제5 로직 신호(CT5)에 따라 턴 온 되어 상기 출력 슬루율에 따른 전압 상승 기울기로 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)으로 상승하는 제2 먹스 신호(MUX2)를 제2 출력단자(OT2)로 출력한다. 제7 트랜지스터(T7)는 제7 구간(⑦) 동안 중간 온 레벨의 제7 로직 신호(CT7)에 따라 턴 온 되어 상기 출력 슬루율에 따른 전압 하강 기울기로 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)으로 하강하는 제2 먹스 신호(MUX2)를 제2 출력단자(OT2)로 출력한다.

도 18 내지 도 20을 참조하면, 제2 아날로그 출력부(152B)의 제3 회로 블록(CB3)은 제5 트랜지스터(T5)의 게이트전극에 연결된 제3 출력 슬루율 설정부(SRC3)와, 제7 트랜지스터(T7)의 게이트전극에 연결된 제4 출력 슬루율 설정부(SRC4)를 더 포함할 수 있다.

제3 출력 슬루율 설정부(SRC3)는 가변 저항과 오피 앰프 등을 포함하여 제5 로직 신호(CT5)의 로직 온 레벨(Lon)을 중간 온 레벨로 낮춘 후, 제5 트랜지스터(T5)의 출력 슬루율을 결정하는 중간 온 레벨의 제5 로직 신호(CT5)를 제5 구간(⑤) 동안 제5 트랜지스터(T5)의 게이트전극에 인가한다. 제5 트랜지스터(T5)의 채널 온 저항은 로직 온 레벨(Lon)의 제5 로직 신호(CT5)에 비해 중간 온 레벨의 제5 로직 신호(CT5)에서 더 증가한다. 따라서, 제5 구간(⑤) 제5 트랜지스터(T5)는 출력 슬루율에 따른 전압 상승 기울기로 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)으로 상승하는 제2 먹스 신호(MUX2)를 출력하게 된다.

제4 출력 슬루율 설정부(SRC4)는 가변 저항과 오피 앰프 등을 포함하여 제7 로직 신호(CT7)의 로직 온 레벨(Lon)을 중간 온 레벨로 낮춘 후, 제7 트랜지스터(T7)의 출력 슬루율을 결정하는 중간 온 레벨의 제7 로직 신호(CT7)를 제7 구간(⑦) 동안 제7 트랜지스터(T7)의 게이트전극에 인가한다. 제7 트랜지스터(T7)의 채널 온 저항은 로직 온 레벨(Lon)의 제7 로직 신호(CT7)에 비해 중간 온 레벨의 제7 로직 신호(CT7)에서 더 증가한다. 따라서, 제7 구간(⑦) 동안 제7 트랜지스터(T7)는 출력 슬루율에 따른 전압 하강 기울기로 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)으로 하강하는 제2 먹스 신호(MUX2)를 출력하게 된다.

도 18 내지 도 20을 참조하면, 제2 아날로그 출력부(152B)의 제4 회로 블록(CB4)은 게이트 로우 전압(VGL)과 게이트 하이 전압(VGH) 중 어느 하나로 유지되는 제2 먹스 신호(MUX2)를 제2 출력단자(OT2)로 출력한다. 제4 회로 블록(CB4)은 제6 트랜지스터(T6)와 제8 트랜지스터(T8)를 포함한다. 제6 트랜지스터(T6)는 제6 구간(⑥) 동안 로직 온 레벨(Lon)의 제6 로직 신호(CT6)에 따라 턴 온 되어 게이트 하이 전압(VGH)의 제2 먹스 신호(MUX2)를 제2 출력단자(OT2)로 출력한다. 제8 트랜지스터(T8)는 제8 구간(⑧) 동안 로직 온 레벨(Lon)의 제8 로직 신호(CT8)에 따라 턴 온 되어 게이트 로우 전압(VGL)의 제2 먹스 신호(MUX2)를 제2 출력단자(OT2)로 출력한다. 이러한 제8 트랜지스터(T8)에 의해 제8 구간(⑧) 동안 제2 먹스 신호(MUX2)가 게이트 로우 전압(VGL)으로 출력되므로, 제2 먹스 신호(MUX2)의 전압 변화 구간은 출력 슬루율(도 18의 A 또는 B)에 상관없이 후속 게이트 쉬프트 클럭(미도시)의 전압 변화 구간과 비 중첩될 수 있게 된다.

도 19를 참조하면, 본 명세서의 제2 실시예에 따른 레벨 쉬프터(LS)는 제1 출력 슬루율 설정 커패시터(Cx1)와 제2 출력 슬루율 설정 커패시터(Cx2)를 더 포함할 수 있다. 제1 출력 슬루율 설정 커패시터(Cx1)는 제1 출력 단자(OT1)와 기저 전압원(GND) 사이에 접속되며, 제2 출력 슬루율 설정 커패시터(Cx2)는 제2 출력 단자(OT2)와 기저 전압원(GND) 사이에 접속될 수 있다. 제1 출력 슬루율 설정 커패시터(Cx1)의 커패시턴스와 제2 출력 슬루율 설정 커패시터(Cx2)의 커패시턴스는 실질적으로 동일하게 설계될 수 있다. 제1 출력 슬루율 설정 커패시터(Cx1)의 커패시턴스는 제1 및 제2 출력 슬루율 설정부들(SRC1,SRC2)과 함께 제1 먹스 신호(MUX1)의 출력 슬루율을 결정하는 역할을 한다. 제1 출력 슬루율 설정 커패시터(Cx1)의 커패시턴스를 크게 할수록 제1 먹스 신호(MUX1)의 출력 슬루율이 줄어든다. 제1 출력 슬루율 설정 커패시터(Cx1)를 추가로 형성하면, 제1 먹스 신호(MUX1)의 출력 슬루율을 미세하게 튜닝할 수 있는 잇점이 있다. 또한, 제2 출력 슬루율 설정 커패시터(Cx2)의 커패시턴스는 제3 및 제4 출력 슬루율 설정부들(SRC3,SRC4)과 함께 제2 먹스 신호(MUX2)의 출력 슬루율을 결정하는 역할을 한다. 제2 출력 슬루율 설정 커패시터(Cx2)의 커패시턴스를 크게 할수록 제2 먹스 신호(MUX2)의 출력 슬루율이 줄어든다. 제2 출력 슬루율 설정 커패시터(Cx2)를 추가로 형성하면, 제2 먹스 신호(MUX2)의 출력 슬루율을 미세하게 튜닝할 수 있는 잇점이 있다.

다음으로, 다른 예로서, 제어 로직회로(151)는 제1 티 먹스 신호(TMUX1)와 제2 티 먹스 신호(TMUX2)를 기반으로 도 21와 같은 로직 신호들(CT1~CT8)을 생성하여, 도 22의 아날로그 출력회로(152)에 공급할 수 있다. 제1 티 먹스 신호(TMUX1)와 제2 티 먹스 신호(TMUX2), 및 로직 신호들(CT1~CT8)은 로직 온 레벨(Lon)과 로직 오프 레벨(Loff) 사이에서 스윙되는 제어 신호들이다. 로직 온 레벨(Lon)과 로직 오프 레벨(Loff) 간의 전압 차이는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 간의 전압 차이에 비해 작다.

다시 말해, 제어 로직회로(151)는 도 21와 같이 제1 구간(①) 동안 로직 온 레벨(Lon)의 제1 및 제3 로직 신호들(CT1,CT3)을 생성하고, 제1 구간(①)에 이은 제2 구간(②) 동안 로직 온 레벨(Lon)의 제4 로직 신호(CT4)를 생성하고, 제2 구간(②)에 이은 제3 구간(③) 동안 로직 온 레벨(Lon)의 제2 및 제3 로직 신호들(CT2,CT3)을 생성하고, 제3 구간(③)에 이은 제4 구간(④) 동안 로직 온 레벨(Lon)의 제5 로직 신호(CT5)를 생성할 수 있다.

제어 로직회로(151)는 도 21와 같이 제4 구간(④)에 이은 제5 구간(⑤) 동안 로직 온 레벨(Lon)의 제1 및 제6 로직 신호들(CT1,CT6)을 생성하고, 제5 구간(⑤)에 이은 제6 구간(⑥) 동안 로직 온 레벨(Lon)의 제7 로직 신호(CT7)를 생성하고, 제6 구간(⑥)에 이은 제7 구간(⑦) 동안 로직 온 레벨(Lon)의 제2 및 제6 로직 신호들(CT2,CT6)을 생성하고, 제7 구간(⑦)에 이은 제8 구간(⑧) 동안 로직 온 레벨(Lon)의 제8 로직 신호(CT8)를 생성할 수 있다.

이 경우, 아날로그 출력회로(152)는 도 22와 같이 구현될 수 있다. 도 22를 참조하면, 아날로그 출력회로(152)는 제어 로직회로(151)로부터 입력되는 도 21와 같은 로직 신호들(CT1~CT8)에 따라 동작하는 복수의 트랜지스터들(T1~T8)을 포함하여, 출력 슬루율에 상관없이 전압 변화 구간이 비 중첩된 제1 및 제2 먹스 신호들(MUX1,MUX2)을 각각 제1 및 제2 먹스 배선들(ML1,ML2)을 통해 게이트 구동회로(GIP)에 공급할 수 있다.

구체적으로, 아날로그 출력회로(152)는 도 22와 같이, 제1 회로 블록(CB1)과 제2 회로 블록(CB2)을 갖는 제1 아날로그 출력부(152A), 및 공유 회로 블록(152C)을 통해 제1 먹스 신호(MUX1)를 출력하고, 제3 회로 블록(CB3)과 제4 회로 블록(CB4)을 갖는 제2 아날로그 출력부(152B), 및 공유 회로 블록(152C)을 통해 제2 먹스 신호(MUX2)를 출력할 수 있다.

도 21 내지 도 23을 참조하면, 공유 회로 블록(152C)은 미리 설정된 출력 슬루율을 기반으로 게이트 로우 전압(VGL)과 게이트 하이 전압(VGH) 사이에서 변하는 전압 상승 신호 또는 전압 하강 신호를 공유 단자(AT)로 출력한다. 공유 회로 블록(152C)은 제1 트랜지스터(T1)와 제2 트랜지스터(T2)를 포함한다.

제1 트랜지스터(T1)는 제1 구간(①) 동안 로직 온 레벨(Lon)보다 낮은 중간 온 레벨의 제1 로직 신호(CT1)에 따라 턴 온 되어 상기 출력 슬루율에 따른 전압 상승 기울기로 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)으로 상승하는 전압 상승 신호를 공유 단자(AT)로 출력한다. 또한, 제1 트랜지스터(T1)는 제5 구간(⑤) 동안 로직 온 레벨(Lon)보다 낮은 중간 온 레벨의 제1 로직 신호(CT1)에 따라 턴 온 되어 상기 출력 슬루율에 따른 전압 상승 기울기로 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)으로 상승하는 전압 상승 신호를 공유 단자(AT)로 출력한다.

제2 트랜지스터(T2)는 제3 구간(③) 동안 중간 온 레벨의 제2 로직 신호(CT2)에 따라 턴 온 되어 상기 출력 슬루율에 따른 전압 하강 기울기로 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)으로 하강하는 전압 하강 신호를 공유 단자(AT)로 출력한다. 또한, 제2 트랜지스터(T2)는 제7 구간(⑦) 동안 중간 온 레벨의 제2 로직 신호(CT2)에 따라 턴 온 되어 상기 출력 슬루율에 따른 전압 하강 기울기로 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)으로 하강하는 전압 하강 신호를 공유 단자(AT)로 출력한다.

도 21 내지 도 23을 참조하면, 공유 회로 블록(152C)은 제1 트랜지스터(T1)의 게이트전극에 연결된 제1 출력 슬루율 설정부(SRC1)와, 제2 트랜지스터(T2)의 게이트전극에 연결된 제2 출력 슬루율 설정부(SRC2)를 더 포함할 수 있다.

제1 출력 슬루율 설정부(SRC1)는 가변 저항과 오피 앰프 등을 포함하여 제1 로직 신호(CT1)의 로직 온 레벨(Lon)을 중간 온 레벨로 낮춘 후, 제1 트랜지스터(T1)의 출력 슬루율을 결정하는 중간 온 레벨의 제1 로직 신호(CT1)를 제1 구간(①) 및 제5 구간(⑤) 각각에서 제1 트랜지스터(T1)의 게이트전극에 인가한다. 제1 트랜지스터(T1)의 채널 온 저항은 로직 온 레벨(Lon)의 제1 로직 신호(CT1)에 비해 중간 온 레벨의 제1 로직 신호(CT1)에서 더 증가한다. 따라서, 제1 구간(①) 및 제5 구간(⑤) 각각에서 제1 트랜지스터(T1)는 출력 슬루율에 따른 전압 상승 기울기로 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)으로 상승하는 전압 상승 신호를 공유 단자(AT)로 출력하게 된다.

제2 출력 슬루율 설정부(SRC2)는 가변 저항과 오피 앰프 등을 포함하여 제2 로직 신호(CT2)의 로직 온 레벨(Lon)을 중간 온 레벨로 낮춘 후, 제2 트랜지스터(T2)의 출력 슬루율을 결정하는 중간 온 레벨의 제2 로직 신호(CT2)를 제3 구간(③) 및 제7 구간(⑦) 각각에서 제2 트랜지스터(T2)의 게이트전극에 인가한다. 제2 트랜지스터(T2)의 채널 온 저항은 로직 온 레벨(Lon)의 제2 로직 신호(CT2)에 비해 중간 온 레벨의 제2 로직 신호(CT2)에서 더 증가한다. 따라서, 제3 구간(③) 및 제7 구간(⑦) 각각에서 제2 트랜지스터(T2)는 출력 슬루율에 따른 전압 하강 기울기로 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)으로 하강하는 전압 하강 신호를 공유 단자(AT)로 출력하게 된다.

도 21 내지 도 23을 참조하면, 제1 아날로그 출력부(152A)의 제1 회로 블록(CB1)은 제3 트랜지스터(T3)로 구현될 수 있다. 제3 트랜지스터(T3)는 공유 단자(AT)와 제1 출력단자(OT1) 사이에 연결되며, 제1 구간(①) 동안 로직 온 레벨(Lon)의 제3 로직 신호(CT3)에 따라 턴 온 되어 공유 단자(AT)의 상기 전압 상승 신호를 제1 먹스 신호(MUX1)로서 제1 출력단자(OT1)로 출력하고, 제3 구간(③) 동안 로직 온 레벨(Lon)의 제3 로직 신호(CT3)에 따라 턴 온 되어 공유 단자(AT)의 상기 전압 하강 신호를 제1 먹스 신호(MUX1)로서 제1 출력단자(OT1)로 출력한다.

도 21 내지 도 23을 참조하면, 제1 아날로그 출력부(152A)의 제2 회로 블록(CB2)은 제4 트랜지스터(T4)와 제5 트랜지스터(T5)를 포함한다. 제4 트랜지스터(T4)는 제2 구간(②) 동안 로직 온 레벨(Lon)의 제4 로직 신호(CT4)에 따라 턴 온 되어 게이트 하이 전압(VGH)의 제1 먹스 신호(MUX1)를 상기 제1 출력단자(OT1)로 출력한다. 제5 트랜지스터(T5)는 제4 구간(④) 동안 로직 온 레벨(Lon)의 제5 로직 신호(CT5)에 따라 턴 온 되어 게이트 로우 전압(VGL)의 제1 먹스 신호(MUX1)를 제1 출력단자(OT1)로 출력한다. 이러한 제5 트랜지스터(T5)에 의해 제4 구간(④) 동안 제1 먹스 신호(MUX1)가 게이트 로우 전압(VGL)으로 출력되므로, 제1 먹스 신호(MUX1)의 전압 변화 구간은 출력 슬루율(도 21의 A 또는 B)에 상관없이 제2 먹스 신호(MUX2)의 전압 변화 구간과 비 중첩될 수 있게 된다.

도 21 내지 도 23을 참조하면, 제2 아날로그 출력부(152B)의 제3 회로 블록(CB3)은 제6 트랜지스터(T6)로 구현될 수 있다. 제6 트랜지스터(T6)는 공유 단자(AT)와 제2 출력단자(OT2) 사이에 연결되며, 제5 구간(⑤) 동안 로직 온 레벨(Lon)의 제6 로직 신호(CT6)에 따라 턴 온 되어 공유 단자(AT)의 상기 전압 상승 신호를 제2 먹스 신호(MUX2)로서 제2 출력단자(OT2)로 출력하고, 제7 구간(⑦) 동안 로직 온 레벨(Lon)의 제6 로직 신호(CT6)에 따라 턴 온 되어 공유 단자(AT)의 상기 전압 하강 신호를 제2 먹스 신호(MUX2)로서 제2 출력단자(OT2)로 출력한다.

도 21 내지 도 23을 참조하면, 제2 아날로그 출력부(152B)의 제4 회로 블록(CB4)은 제7 트랜지스터(T7)와 제8 트랜지스터(T8)를 포함한다. 제7 트랜지스터(T7)는 제6 구간(⑥) 동안 로직 온 레벨(Lon)의 제7 로직 신호(CT7)에 따라 턴 온 되어 게이트 하이 전압(VGH)의 제2 먹스 신호(MUX2)를 상기 제2 출력단자(OT2)로 출력한다. 제8 트랜지스터(T8)는 제8 구간(⑧) 동안 로직 온 레벨(Lon)의 제8 로직 신호(CT8)에 따라 턴 온 되어 게이트 로우 전압(VGL)의 제2 먹스 신호(MUX2)를 제2 출력단자(OT2)로 출력한다. 이러한 제8 트랜지스터(T8)에 의해 제8 구간(⑧) 동안 제2 먹스 신호(MUX2)가 게이트 로우 전압(VGL)으로 출력되므로, 제2 먹스 신호(MUX2)의 전압 변화 구간은 출력 슬루율(도 21의 A 또는 B)에 상관없이 후속 게이트 쉬프트 클럭(미도시)의 전압 변화 구간과 비 중첩될 수 있게 된다.

도 22를 참조하면, 본 명세서의 제2 실시예에 따른 레벨 쉬프터(LS)는 출력 슬루율 설정 커패시터(Cx)를 더 포함할 수 있다. 출력 슬루율 설정 커패시터(Cx)는 공유 단자(AT)와 기저 전압원(GND) 사이에 접속될 수 있다. 출력 슬루율 설정 커패시터(Cx)의 커패시턴스는 제1 및 제2 출력 슬루율 설정부들(SRC1,SRC2)과 함께 제1 및 제2 먹스 신호들(MUX1,MUX2)의 출력 슬루율을 결정하는 역할을 한다. 출력 슬루율 설정 커패시터(Cx)의 커패시턴스를 크게 할수록 제1 및 제2 먹스 신호들(MUX1,MUX2)의 출력 슬루율이 줄어든다. 출력 슬루율 설정 커패시터(Cx)를 추가로 형성하면, 제1 및 제2 먹스 신호들(MUX1,MUX2)의 출력 슬루율을 미세하게 튜닝할 수 있는 잇점이 있다.

전술한 바와 같이, 본 명세서의 실시예에 따른 레벨 쉬프터는, 비 정상적인 데이터 충돌이 없고 전자파 간섭이 작은 아날로그 구동신호들을 출력할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 명세서의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 명세서의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

LS: 레벨 쉬프터 TCON: 타이밍 콘트롤러
GIP: 게이트 구동회로 SIC: 데이터 구동회로
MARY: 멀티플렉서 회로 PNL: 표시패널

Claims (18)

1. 미리 설정된 출력 슬루율을 기반으로 게이트 로우 전압과 게이트 하이 전압 사이에서 변하는 제1 아날로그 구동신호를 제1 출력단자로 출력하는 제1 회로 블록과, 상기 게이트 로우 전압과 상기 게이트 하이 전압 중 어느 하나로 유지되는 상기 제1 아날로그 구동신호를 상기 제1 출력단자로 출력하는 제2 회로 블록을 갖는 제1 아날로그 출력부; 및
   상기 출력 슬루율을 기반으로 상기 게이트 로우 전압과 상기 게이트 하이 전압 사이에서 변하는 제2 아날로그 구동신호를 제2 출력단자로 출력하는 제3 회로 블록과, 상기 게이트 로우 전압과 상기 게이트 하이 전압 중 어느 하나로 유지되는 상기 제2 아날로그 구동신호를 상기 제2 출력단자로 출력하는 제4 회로 블록을 갖는 제2 아날로그 출력부를 포함하고,
   상기 출력 슬루율에 따른 상기 제1 아날로그 구동신호의 전압 변화 구간과 상기 제2 아날로그 구동신호의 전압 변화 구간은, 상기 출력 슬루율에 상관없이 비 중첩된 레벨 쉬프터.
2. 제 1 항에 있어서,
   상기 제1 아날로그 출력부는,
   로직 온 레벨보다 낮은 중간 온 레벨의 제1 로직 신호에 따라 턴 온 되어 상기 출력 슬루율에 따른 전압 상승 기울기로 상기 게이트 로우 전압에서 상기 게이트 하이 전압으로 상승하는 상기 제1 아날로그 구동신호를 상기 제1 출력단자로 출력하는 제1 트랜지스터;
   상기 로직 온 레벨의 제2 로직 신호에 따라 턴 온 되어 상기 게이트 하이 전압의 상기 제1 아날로그 구동신호를 상기 제1 출력단자로 출력하는 제2 트랜지스터;
   상기 중간 온 레벨의 제3 로직 신호에 따라 턴 온 되어 상기 출력 슬루율에 따른 전압 하강 기울기로 상기 게이트 하이 전압에서 상기 게이트 로우 전압으로 하강하는 상기 제1 아날로그 구동신호를 상기 제1 출력단자로 출력하는 제3 트랜지스터; 및
   상기 로직 온 레벨의 제4 로직 신호에 따라 턴 온 되어 상기 게이트 로우 전압의 상기 제1 아날로그 구동신호를 상기 제1 출력단자로 출력하는 제4 트랜지스터를 포함하고,
   상기 제1 및 제3 트랜지스터들은 상기 제1 회로 블록에 속하고, 상기 제2 및 제4 트랜지스터들은 상기 제2 회로 블록에 속하는 레벨 쉬프터.
3. 제 2 항에 있어서,
   상기 제2 아날로그 출력부는,
   상기 중간 온 레벨의 제5 로직 신호에 따라 턴 온 되어 상기 출력 슬루율에 따른 전압 상승 기울기로 상기 게이트 로우 전압에서 상기 게이트 하이 전압으로 상승하는 상기 제2 아날로그 구동신호를 상기 제2 출력단자로 출력하는 제5 트랜지스터;
   상기 로직 온 레벨의 제6 로직 신호에 따라 턴 온 되어 상기 게이트 하이 전압의 상기 제2 아날로그 구동신호를 상기 제2 출력단자로 출력하는 제6 트랜지스터;
   상기 중간 온 레벨의 제7 로직 신호에 따라 턴 온 되어 상기 출력 슬루율에 따른 전압 하강 기울기로 상기 게이트 하이 전압에서 상기 게이트 로우 전압으로 하강하는 상기 제2 아날로그 구동신호를 상기 제2 출력단자로 출력하는 제7 트랜지스터; 및
   상기 로직 온 레벨의 제8 로직 신호에 따라 턴 온 되어 상기 게이트 로우 전압의 상기 제2 아날로그 구동신호를 상기 제2 출력단자로 출력하는 제8 트랜지스터를 포함하고,
   상기 제5 및 제7 트랜지스터들은 상기 제3 회로 블록에 속하고, 상기 제6 및 제8 트랜지스터들은 상기 제4 회로 블록에 속하는 레벨 쉬프터.
4. 제 3 항에 있어서,
   복수의 타이밍 제어신호들을 기반으로 상기 로직 온 레벨과 그보다 낮은 로직 오프 레벨 사이에서 각각 스윙하는 상기 제1 내지 제8 로직 신호들을 생성하는 제어 로직회로를 더 포함하고,
   상기 제어 로직회로는,
   제1 구간 동안 상기 로직 온 레벨의 상기 제1 로직 신호를 생성하여 상기 제1 트랜지스터의 게이트전극에 연결된 제1 출력 슬루율 설정부에 인가하고,
   상기 제1 구간에 이은 제2 구간 동안 상기 로직 온 레벨의 상기 제2 로직 신호를 생성하여 상기 제2 트랜지스터의 게이트전극에 인가하고,
   상기 제2 구간에 이은 제3 구간 동안 상기 로직 온 레벨의 상기 제3 로직 신호를 생성하여 상기 제3 트랜지스터의 게이트전극에 연결된 제2 출력 슬루율 설정부에 인가하고,
   상기 제3 구간에 이은 제4 구간, 상기 제4 구간에 이은 제5 구간, 상기 제5 구간에 이은 제6 구간, 상기 제6 구간에 이은 제7 구간, 및 상기 제7 구간에 이은 제8 구간 동안 상기 로직 온 레벨의 상기 제4 로직 신호를 생성하여 상기 제4 트랜지스터의 게이트전극에 인가하고,
   상기 제5 구간 동안 상기 로직 온 레벨의 상기 제5 로직 신호를 생성하여 상기 제5 트랜지스터의 게이트전극에 연결된 제3 출력 슬루율 설정부에 인가하고,
   상기 제6 구간 동안 상기 로직 온 레벨의 상기 제6 로직 신호를 생성하여 상기 제6 트랜지스터의 게이트전극에 인가하고,
   상기 제7 구간 동안 상기 로직 온 레벨의 상기 제7 로직 신호를 생성하여 상기 제7 트랜지스터의 게이트전극에 연결된 제4 출력 슬루율 설정부에 인가하고,
   상기 제1 내지 제4 구간들, 및 상기 제8 구간 동안 상기 로직 온 레벨의 상기 제8 로직 신호를 생성하여 상기 제8 트랜지스터의 게이트전극에 인가하는 레벨 쉬프터.
5. 제 4 항에 있어서,
   상기 제1 출력 슬루율 설정부는 상기 로직 온 레벨의 제1 로직 신호를 상기 중간 온 레벨의 제1 로직 신호로 변환하여 상기 제1 트랜지스터의 게이트전극에 인가하고,
   상기 제2 출력 슬루율 설정부는 상기 로직 온 레벨의 제3 로직 신호를 상기 중간 온 레벨의 제3 로직 신호로 변환하여 상기 제3 트랜지스터의 게이트전극에 인가하고,
   상기 제3 출력 슬루율 설정부는 상기 로직 온 레벨의 제5 로직 신호를 상기 중간 온 레벨의 제5 로직 신호로 변환하여 상기 제5 트랜지스터의 게이트전극에 인가하고,
   상기 제4 출력 슬루율 설정부는 상기 로직 온 레벨의 제7 로직 신호를 상기 중간 온 레벨의 제7 로직 신호로 변환하여 상기 제7 트랜지스터의 게이트전극에 인가하는 레벨 쉬프터.
6. 제 1 항에 있어서,
   상기 제1 출력단자에 연결되어 상기 제1 아날로그 구동신호의 출력 슬루율을 추가로 결정하는 제1 출력 슬루율 설정 커패시터; 및
   상기 제2 출력단자에 연결되어 상기 제2 아날로그 구동신호의 출력 슬루율을 추가로 결정하는 제2 출력 슬루율 설정 커패시터를 더 포함한 레벨 쉬프터.
7. 미리 설정된 출력 슬루율을 기반으로 게이트 로우 전압과 게이트 하이 전압 사이에서 변하는 전압 상승 신호 또는 전압 하강 신호를 공유 단자로 출력하는 공유 회로 블록;
   상기 전압 상승 신호와 상기 전압 하강 신호를 제1 아날로그 구동신호로 제1 출력단자에 출력하는 제1 회로 블록과, 상기 게이트 로우 전압과 상기 게이트 하이 전압 중 어느 하나로 유지되는 신호를 상기 제1 아날로그 구동신호로 상기 제1 출력단자에 출력하는 제2 회로 블록을 갖는 제1 아날로그 출력부; 및
   상기 전압 상승 신호와 상기 전압 하강 신호를 제2 아날로그 구동신호로 제2 출력단자에 출력하는 제3 회로 블록과, 상기 게이트 로우 전압과 상기 게이트 하이 전압 중 어느 하나로 유지되는 신호를 상기 제2 아날로그 구동신호로 상기 제2 출력단자에 출력하는 제4 회로 블록을 갖는 제2 아날로그 출력부를 포함하고,
   상기 출력 슬루율에 따른 상기 제1 아날로그 구동신호의 전압 변화 구간과 상기 제2 아날로그 구동신호의 전압 변화 구간은, 상기 출력 슬루율에 상관없이 비 중첩된 레벨 쉬프터.
8. 제 7 항에 있어서,
   상기 공유 회로 블록은,
   로직 온 레벨보다 낮은 중간 온 레벨의 제1 로직 신호에 따라 턴 온 되어 상기 출력 슬루율에 따른 전압 상승 기울기로 상기 게이트 로우 전압에서 상기 게이트 하이 전압으로 상승하는 상기 전압 상승 신호를 상기 공유 단자로 출력하는 제1 트랜지스터; 및
   상기 중간 온 레벨의 제2 로직 신호에 따라 턴 온 되어 상기 출력 슬루율에 따른 전압 하강 기울기로 상기 게이트 하이 전압에서 상기 게이트 로우 전압으로 하강하는 상기 전압 하강 신호를 상기 공유 단자로 출력하는 제2 트랜지스터를 포함한 레벨 쉬프터.
9. 제 8 항에 있어서,
   상기 제1 아날로그 출력부는,
   상기 공유 단자와 상기 제1 출력단자 사이에 연결되며 상기 로직 온 레벨의 제3 로직 신호에 따라 턴 온 되어, 상기 전압 상승 신호와 상기 전압 하강 신호를 상기 제1 아날로그 구동신호로서 제1 출력단자로 출력하는 제3 트랜지스터;
   상기 로직 온 레벨의 제4 로직 신호에 따라 턴 온 되어 상기 게이트 하이 전압의 상기 제1 아날로그 구동신호를 상기 제1 출력단자로 출력하는 제4 트랜지스터; 및
   상기 로직 온 레벨의 제5 로직 신호에 따라 턴 온 되어 상기 게이트 로우 전압의 상기 제1 아날로그 구동신호를 상기 제1 출력단자로 출력하는 제5 트랜지스터를 포함하고,
   상기 제3 트랜지스터는 상기 제1 회로 블록에 속하고, 상기 제4 및 제5 트랜지스터들은 상기 제2 회로 블록에 속하는 레벨 쉬프터.
10. 제 9 항에 있어서,
    상기 제2 아날로그 출력부는,
    상기 공유 단자와 상기 제2 출력단자 사이에 연결되며 상기 로직 온 레벨의 제6 로직 신호에 따라 턴 온 되어, 상기 전압 상승 신호와 상기 전압 하강 신호를 상기 제2 아날로그 구동신호로서 제2 출력단자로 출력하는 제6 트랜지스터;
    상기 로직 온 레벨의 제7 로직 신호에 따라 턴 온 되어 상기 게이트 하이 전압의 상기 제2 아날로그 구동신호를 상기 제2 출력단자로 출력하는 제7 트랜지스터; 및
    상기 로직 온 레벨의 제8 로직 신호에 따라 턴 온 되어 상기 게이트 로우 전압의 상기 제2 아날로그 구동신호를 상기 제2 출력단자로 출력하는 제8 트랜지스터를 포함하고,
    상기 제6 트랜지스터는 상기 제3 회로 블록에 속하고, 상기 제7 및 제8 트랜지스터들은 상기 제4 회로 블록에 속하는 레벨 쉬프터.
11. 제 10 항에 있어서,
    복수의 타이밍 제어신호들을 기반으로 상기 로직 온 레벨과 그보다 낮은 로직 오프 레벨 사이에서 각각 스윙하는 상기 제1 내지 제8 로직 신호들을 생성하는 제어 로직회로를 더 포함하고,
    상기 제어 로직회로는,
    제1 구간 동안 상기 로직 온 레벨의 상기 제1 및 제3 로직 신호들을 생성하여, 상기 제1 로직 신호를 상기 제1 트랜지스터의 게이트전극에 연결된 제1 출력 슬루율 설정부에 인가하고, 상기 제3 로직 신호를 상기 제3 트랜지스터의 게이트전극에 인가하고,
    상기 제1 구간에 이은 제2 구간 동안 상기 로직 온 레벨의 상기 제4 로직 신호를 생성하여, 상기 제4 로직 신호를 상기 제4 트랜지스터의 게이트전극에 인가하고,
    상기 제2 구간에 이은 제3 구간 동안 상기 로직 온 레벨의 상기 제2 및 제3 로직 신호들을 생성하여, 상기 제2 로직 신호를 상기 제2 트랜지스터의 게이트전극에 연결된 제2 출력 슬루율 설정부에 인가하고, 상기 제3 로직 신호를 상기 제3 트랜지스터의 게이트전극에 인가하고,
    상기 제3 구간에 이은 제4 구간 동안 상기 로직 온 레벨의 상기 제5 로직 신호를 생성하여, 상기 제5 로직 신호를 상기 제5 트랜지스터의 게이트전극에 인가하고,
    상기 제4 구간에 이은 제5 구간 동안 상기 로직 온 레벨의 상기 제1 및 제6 로직 신호들을 생성하여, 상기 제1 로직 신호를 상기 제1 트랜지스터의 게이트전극에 연결된 제1 출력 슬루율 설정부에 인가하고, 상기 제6 로직 신호를 상기 제6 트랜지스터의 게이트전극에 인가하고,
    상기 제5 구간에 이은 제6 구간 동안 상기 로직 온 레벨의 상기 제7 로직 신호를 생성하여, 상기 제7 로직 신호를 상기 제7 트랜지스터의 게이트전극에 인가하고,
    상기 제6 구간에 이은 제7 구간 동안 상기 로직 온 레벨의 상기 제2 및 제6 로직 신호들을 생성하여, 상기 제2 로직 신호를 상기 제2 트랜지스터의 게이트전극에 연결된 제2 출력 슬루율 설정부에 인가하고, 상기 제6 로직 신호를 상기 제6 트랜지스터의 게이트전극에 인가하고,
    상기 제7 구간에 이은 제8 구간 동안 상기 로직 온 레벨의 상기 제8 로직 신호를 생성하여, 상기 제8 로직 신호를 상기 제8 트랜지스터의 게이트전극에 인가하는 레벨 쉬프터.
12. 제 11 항에 있어서,
    상기 제1 출력 슬루율 설정부는 상기 로직 온 레벨의 제1 로직 신호를 상기 중간 온 레벨의 제1 로직 신호로 변환하여 상기 제1 트랜지스터의 게이트전극에 인가하고,
    상기 제2 출력 슬루율 설정부는 상기 로직 온 레벨의 제2 로직 신호를 상기 중간 온 레벨의 제2 로직 신호로 변환하여 상기 제2 트랜지스터의 게이트전극에 인가하는 레벨 쉬프터.
13. 제 7 항에 있어서,
    상기 공유 단자에 연결되어 상기 제1 아날로그 구동신호의 출력 슬루율과 상기 제2 아날로그 구동신호의 출력 슬루율을 추가로 결정하는 출력 슬루율 설정 커패시터를 더 포함한 레벨 쉬프터.
14. 픽셀들과, 상기 픽셀들에 연결된 게이트라인들과 데이터라인들이 구비된 표시패널;
    상기 표시패널의 구동에 필요한 제1 아날로그 구동신호와 제2 아날로그 구동신호를 생성하는 청구항 제 1 항 내지 제 13 항 중 어느 한 항의 레벨 쉬프터를 포함한 표시장치.
15. 제 14 항에 있어서,
    스캔신호를 생성하여 상기 게이트라인들로 출력하는 게이트 구동회로를 더 포함하고,
    상기 제1 아날로그 구동신호는 제1 스캔신호의 생성에 필요한 제1 게이트 쉬프트 클럭이고, 상기 제2 아날로그 구동신호는 상기 제1 스캔신호와 비 중첩된 제2 스캔신호의 생성에 필요한 제2 게이트 쉬프트 클럭인 표시장치.
16. 제 15 항에 있어서,
    상기 레벨 쉬프터는,
    상기 출력 슬루율에 상관없이 비 중첩된 상기 제1 게이트 쉬프트 클럭과 상기 제2 게이트 쉬프트 클럭을 각각, 제1 클럭 배선과 제2 클럭 배선을 통해 상기 게이트 구동회로에 공급하는 표시장치.
17. 제 14 항에 있어서,
    상기 픽셀들에 기입될 데이터전압을 생성하여 소스 출력 라인들에 출력하는 데이터 구동회로; 및
    상기 소스 출력 라인들과 상기 데이터라인들 사이에 접속되어 각 소스 출력 라인 상의 데이터전압을 시분할하여 복수의 데이터라인들로 분배하는 멀티플렉서 회로를 더 포함하고,
    상기 제1 아날로그 구동신호는 상기 멀티플렉서 회로의 시분할 동작에 필요한 제1 먹스 신호이고, 상기 제2 아날로그 구동신호는 상기 멀티플렉서 회로의 시분할 동작에 필요한 제2 먹스 신호인 표시장치.
18. 제 17 항에 있어서,
    상기 레벨 쉬프터는,
    상기 출력 슬루율에 상관없이 비 중첩된 상기 제1 먹스 신호와 상기 제2 먹스 신호를 각각, 제1 먹스 배선과 제2 먹스 배선을 통해 상기 멀티플렉서 회로에 공급하는 표시장치.

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