KR20210078663A - Thin film deposition method, substrate processing method and semiconductor manufactured by the same method - Google Patents
Thin film deposition method, substrate processing method and semiconductor manufactured by the same method Download PDFInfo
- Publication number
- KR20210078663A KR20210078663A KR1020190170322A KR20190170322A KR20210078663A KR 20210078663 A KR20210078663 A KR 20210078663A KR 1020190170322 A KR1020190170322 A KR 1020190170322A KR 20190170322 A KR20190170322 A KR 20190170322A KR 20210078663 A KR20210078663 A KR 20210078663A
- Authority
- KR
- South Korea
- Prior art keywords
- thin film
- deposition step
- semiconductor device
- deposition
- sub
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 92
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 239000000758 substrate Substances 0.000 title claims abstract description 17
- 238000003672 processing method Methods 0.000 title 1
- 238000007736 thin film deposition technique Methods 0.000 title 1
- 239000010409 thin film Substances 0.000 claims abstract description 91
- 239000007769 metal material Substances 0.000 claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 claims abstract description 39
- 230000008021 deposition Effects 0.000 claims abstract description 38
- 239000002243 precursor Substances 0.000 claims abstract description 28
- 239000012495 reaction gas Substances 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims description 76
- 238000005530 etching Methods 0.000 claims description 32
- 238000000231 atomic layer deposition Methods 0.000 claims description 10
- 230000001965 increasing effect Effects 0.000 claims description 10
- 230000007423 decrease Effects 0.000 claims description 8
- 230000003247 decreasing effect Effects 0.000 claims description 4
- 238000000427 thin-film deposition Methods 0.000 claims description 2
- 125000006850 spacer group Chemical group 0.000 description 25
- 238000005137 deposition process Methods 0.000 description 10
- 230000005484 gravity Effects 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Semiconductor Memories (AREA)
- Chemical Vapour Deposition (AREA)
Abstract
Description
본 발명은 반도체 소자 제조방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 제조공정 중 박막을 형성하는 반도체 소자 제조방법 및 그 방법에 의하여 제조된 반도체 소자에 관한 것이다.The present invention relates to a semiconductor device manufacturing method, and more particularly, to a semiconductor device manufacturing method for forming a thin film during a semiconductor device manufacturing process, and a semiconductor device manufactured by the method.
DRAM, NAND 플레시 메모리, CPU, 모바일 CPU 등의 반도체 소자, LCD 패널, OLED 패널 등의 디스플레이 패널은, 증착, 식각 등 하나 이상의 반도체 공정을 거쳐 제조된다.Semiconductor devices such as DRAM, NAND flash memory, CPU, and mobile CPU, and display panels such as LCD panels and OLED panels are manufactured through one or more semiconductor processes such as deposition and etching.
한편 반도체 제조기술의 발전에 따라 나노공정으로 일컬어지는 초미세 공정을 통하여 반도체 소자 등이 제조되고 있다.Meanwhile, with the development of semiconductor manufacturing technology, semiconductor devices and the like are being manufactured through an ultra-fine process called nano process.
그리고 초미세 공정의 일부로서 더블 패터닝 기술(DPT), 더 나아가 특허문헌 1과 같은 쿼드러플 패터닝 기술(QPT)이 제시되고 있다.And as a part of the ultra-fine process, a double patterning technique (DPT), furthermore, a quadruple patterning technique (QPT) such as
도 1은, 종래의 DPT 또는 QPT 공정의 일부를 보여주는 개념도이다.1 is a conceptual diagram showing a part of a conventional DPT or QPT process.
특허문헌 1 등과 같은 종래의 DPT 또는 QPT 공정을 수행하기 위해서는, 도 1에 도시된 바와 같이, 기판(1) 상에 형성된 맨드렐 패턴(10) 상에 스페이서(20) 형성을 위한 박막(21)을 형성하는 증착단계와, 증착단계에서 형성된 박막(21)의 일부의 식각하는 에칭단계와, 에칭단계 후에 맨드렐 패턴(10)을 제거한 후 기판(1)에 미세패턴을 형성하는 패턴형성단계를 포함할 수 있다.In order to perform a conventional DPT or QPT process such as
한편 종래의 공정에 따르면, 도 1에 도시된 바와 같이, 스페이서(20)의 상단부 단면형상이 둥근 형상을 가지게 되어, 패턴형성단계 수행시 스페이서(20)의 하단 부근에서 내측으로 과도하게 식각되는 문제점이 있다.On the other hand, according to the conventional process, as shown in FIG. 1 , the cross-sectional shape of the upper end of the
특히 스페이서(20)의 하단 부근에서 내측으로 과도하게 식각되는 경우 일측으로 굽어지는 소위 보잉(bowing)이 발생되는 문제점이 있다.In particular, when excessively etched inward near the lower end of the
(특허문헌 1) KR10-2016-0090426 A (Patent Document 1) KR10-2016-0090426 A
본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, 스페이서의 상단부 단면형상을 개선함으로써 스페이서의 하단 부근에서 내측으로 과도하게 식각되는 것을 최소화할 수 있는 반도체 소자 제조방법 및 그 방법에 의하여 제조된 반도체 소자를 제공하는데 있다.An object of the present invention is to improve the cross-sectional shape of the upper end of the spacer in order to solve the above problems, thereby minimizing excessive etching inward near the lower end of the spacer, and a semiconductor manufactured by the method It is to provide a component.
본 발명은 상기와 같은 본 발명의 목적을 달성하기 위하여 창출된 것으로서, 본 발명은, 기판(1) 상에 형성된 맨드렐 패턴(10) 상에 상기 서로 다른 2종 이상의 금속물질을 이용하여 박막을 형성하는 반도체 소자 제조방법으로서, 각 금속물질을 포함하는 2종 이상의 전구체들과, 상기 전구체들과 반응하는 반응가스를 이용하여 상기 맨드렐 패턴(10) 상에 박막(21)을 형성하는 증착단계(S10)를 포함하며, 상기 증착단계(S10)의 수행에 의하여 형성된 박막(21)은, 표면으로 가면서 박막특성이 변화되는 것을 특징으로 하는 반도체 소자 제조방법을 개시한다.The present invention was created to achieve the object of the present invention as described above, and the present invention is to form a thin film on the
상기 증착단계(S10)의 수행에 의하여 형성된 박막(21)은, 밀도가 표면으로 가면서 증가하거나 감소하도록 박막특성이 변화될 수 있다.In the
상기 증착단계(S10)에 의하여 형성된 박막(21)은, 2종 이상의 금속물질이 포함된 옥사이드 박막이며, 상기 증착단계(S10)는, 상기 2종 이상의 금속물질의 함량비를 변화시켜 형성되는 박막(21)의 밀도가 표면으로 가면서 증가되거나 감소될 수 있다.The
상기 증착단계(S10)는, 상기 각 금속물질을 포함하는 2종 이상의 전구체들을 공정챔버에 동시에 주입하거나 미리 설정된 순서에 따라 주입하여 수행될 수 있다.The deposition step ( S10 ) may be performed by simultaneously injecting two or more kinds of precursors including the respective metal materials into the process chamber or by injecting them in a preset order.
상기 증착단계(S10)는, 원자층 증착공정에 의하여 수행될 수 있다.The deposition step (S10) may be performed by an atomic layer deposition process.
상기 증착단계(S10)는, 각 금속물질에 대응되는 서브증착단계들을 포함하며, 상기 각 서브증착단계는, 대응되는 금속물질을 포함하는 전구체를 이용하여 증착을 수행하며, 상기 각 금속물질에 대응되는 상기 서브증착단계의 수행 횟수는, 나머지 금속물질에 대응되는 서브증착단계의 수행 횟수와 동일하거나 서로 다르게 수행될 수 있다.The deposition step (S10) includes sub-deposition steps corresponding to each metal material, and each sub-deposition step performs deposition using a precursor containing a corresponding metal material, and corresponds to each metal material. The number of times of performing the sub-deposition step may be the same as or different from the number of times of performing the sub-deposition step corresponding to the remaining metallic materials.
상기 서브증착단계는, 제1금속물질에 대응되는 제1서브증착단계와, 제2금속물질에 대응되는 제2서브증착단계를 포함하며, 상기 제1서브증착단계를 a(a는 1 이상의 자연수)회 수행한 후 상기 제2서브증착단계를 b(b는 1이상의 자연수)로 a회 수행할 수 있다.The sub-deposition step includes a first sub-deposition step corresponding to the first metal material and a second sub-deposition step corresponding to the second metal material, wherein a (a is a natural number greater than or equal to 1) ) times, the second sub-deposition step may be performed a number of times as b (b is a natural number greater than or equal to 1).
본 발명에 따른 반도체 소자 제조방법은, 상기 박막증착단계의 수행에 위하여 형성된 박막(맨드렐 패턴(10)이 상측으로 노출시키는 에칭단계(S20)와; 상기 에칭단계(S20) 후에 상기 맨드렐 패턴(10)을 제거하는 맨드렐 제거단계(S30)와; 상기 맨드렐 제거단계(S30) 후에 기판(1)에 미세 패턴을 형성하는 패턴 형성단계(S40)를 포함할 수 있다.The semiconductor device manufacturing method according to the present invention includes an etching step (S20) of exposing a thin film (mandrel pattern 10) formed for performing the thin film deposition step upward; and the mandrel pattern after the etching step (S20). It may include a mandrel removing step (S30) of removing (10), and a pattern forming step (S40) of forming a fine pattern on the
본 발명은 또한 상기와 같은 반도체 소자 제조방법에 의하여 제조된 반도체 소자를 개시한다.The present invention also discloses a semiconductor device manufactured by the method for manufacturing a semiconductor device as described above.
본 발명에 따른 반도체 소자 제조방법 및 그 방법에 의하여 제조된 반도체 소자는, 에칭공정을 거쳐 형성된 스페이서의 상단부 단면형상을 곡선부분의 형성을 최소화함으로써 스페이서의 하단 부근에서 내측으로 과도하게 식각되는 것을 방지하여 공정불량을 최소화할 수 있는 이점이 있다.The semiconductor device manufacturing method according to the present invention and the semiconductor device manufactured by the method prevent excessive etching inward near the lower end of the spacer by minimizing the formation of curved portions in the cross-sectional shape of the upper end of the spacer formed through the etching process. This has the advantage of minimizing process defects.
또한 본 발명에 따른 반도체 소자 제조방법 및 그 방법에 의하여 제조된 반도체 소자는, 스페이서 형성을 위한 박막의 형성시 밀도가 증가하거나 감소하는 박막을 형성함으로써, 후속되는 에칭공정을 통하여 형성되는 스페이서의 단면형상을 다양하게 형성할 수 있어 다양한 공정조건에 효과적으로 대응할 수 있는 이점이 있다.In addition, the semiconductor device manufacturing method and the semiconductor device manufactured by the method according to the present invention form a thin film whose density increases or decreases when the thin film for forming the spacer is formed, so that the cross section of the spacer is formed through a subsequent etching process. Since various shapes can be formed, there is an advantage that can effectively respond to various process conditions.
특히 본 발명에 따른 반도체 소자 제조방법 및 그 방법에 의하여 제조된 반도체 소자는, 스페이서 형성을 위한 박막의 형성시 밀도가 증가하는 박막을 형성함으로써, 후속되는 에칭공정을 통하여 형성되는 스페이서의 단면형상을 다양하게 형성할 수 있어 다양한 공정조건에 효과적으로 대응할 수 있는 이점이 있다.In particular, the semiconductor device manufacturing method and the semiconductor device manufactured by the method according to the present invention form a thin film having an increased density when the thin film for forming the spacer is formed, thereby changing the cross-sectional shape of the spacer formed through the subsequent etching process. Since it can be formed in various ways, it has the advantage of effectively responding to various process conditions.
도 1은, 종래의 DPT 또는 QPT 공정의 일부를 보여주는 개념도이다.
도 2는, 본 발명에 따른 반도체 소자 제조방법을 포함하는 기판제조방법을 보여주는 개념도이다.
도 3은, 도 2의 반도체 소자 제조방법 중 박막특성 변화의 일 예인 밀도변화의 예를 보여주는 그래프이다.
도 4는, 본 발명에 따른 반도체 소자 제조방법의 일예를 보여주는 순서도이다.1 is a conceptual diagram showing a part of a conventional DPT or QPT process.
2 is a conceptual diagram illustrating a method of manufacturing a substrate including a method of manufacturing a semiconductor device according to the present invention.
FIG. 3 is a graph showing an example of a density change, which is an example of a change in thin film characteristics in the semiconductor device manufacturing method of FIG. 2 .
4 is a flowchart illustrating an example of a method for manufacturing a semiconductor device according to the present invention.
이하 본 발명에 따른 반도체 소자 제조방법 및 그 제조방법에 의하여 제조된 반도체 소자에 관하여 첨부된 도면을 참조하여 설명한다.Hereinafter, a method for manufacturing a semiconductor device according to the present invention and a semiconductor device manufactured by the method will be described with reference to the accompanying drawings.
본 발명에 따른 반도체 소자 제조방법은, 도 2 내지 도 4에 도시된 바와 같이, 기판(1) 상에 형성된 맨드렐 패턴(10) 상에 서로 다른 2종 이상의 금속물질을 이용하여 박막을 형성하는 반도체 소자 제조방법으로서, 각 금속물질을 포함하는 2종 이상의 전구체들과, 전구체들과 반응하는 반응가스를 이용하여 맨드렐 패턴(10) 상에 박막(21)을 형성하는 증착단계(S10)를 포함하며, 증착단계(S10)의 수행에 의하여 형성된 박막(21)은, 표면으로 가면서 박막특성이 변화되는 것을 특징으로 한다.As shown in FIGS. 2 to 4 , the semiconductor device manufacturing method according to the present invention comprises forming a thin film on a
본 발명에 따른 기판제조방법에 의하여 제조되는 반도체는, DRAM, NAND 플레시 메모리, CPU, 모바일 CPU 등의 반도체 소자, LCD 패널, OLED 패널 등의 디스플레이 패널 등 증착공정을 포함하여 제조되는 소재이면 어떠한 소재도 가능하다.The semiconductor manufactured by the method for manufacturing a substrate according to the present invention is any material manufactured including a deposition process, such as semiconductor devices such as DRAM, NAND flash memory, CPU, mobile CPU, and display panel such as LCD panel and OLED panel. is also possible
특히 본 발명에 따른 반도체 소자 제조방법은, 패턴화된 식각공정이 후속으로 수반되는 경우에 유용하다.In particular, the semiconductor device manufacturing method according to the present invention is useful when a patterned etching process is subsequently followed.
한편 본 발명에 따른 반도체 소자 제조방법은, 증착단계(S10)의 증착공정 수행에 의하여 형성된 박막(21)이 밀도, 경도, 강성, 에칭특성 등의 박막특성이 표면으로 가면서 변화되는 것을 특징으로 한다.On the other hand, the semiconductor device manufacturing method according to the present invention, the
여기서 상기 박막특성은, 밀도, 경도, 강성, 에칭특성 등 박막이 가지는 물리적 화학적 특성을 말한다.Here, the thin film characteristics refer to physical and chemical characteristics of the thin film, such as density, hardness, rigidity, and etching characteristics.
예를 들면 상기 박막특성 중 하나로서 에칭특성은, 식각률을 의미하며, 본 발명에 따른 반도체 소자 제조방법은, 식각깊이 기준 최저면에서 표면으로 가면서 증가하거나 감소하는 등 변화되는 것을 특징으로 한다.For example, the etching characteristic as one of the thin film characteristics means an etch rate, and the method for manufacturing a semiconductor device according to the present invention is characterized in that the etch depth increases or decreases from the lowest surface to the surface.
구체적인 실시예로서, 본 발명에 따른 반도체 소자 제조방법은, 박막(21)의 형성에 있어서 표면으로 가면서 박막특성의 하나인 밀도가 증가하도록 형성하게 되면, 후술하는 에칭공정의 수행시 밀도가 높은 부분에서 상대적으로 에칭속도가 저하되게 된다.As a specific embodiment, in the method of manufacturing a semiconductor device according to the present invention, when the
이러한 원리를 이용하게 되면 도 2에 도시된 바와 같이, 박막특성이 표면으로 가면서 변화되는 박막(21)의 형성 후 에칭공정을 수행하게 되면 스페이서(20)의 상측 형상은, 종래 방법에 의한 스페이서(20)에 비하여 상대적으로 평평하게 형성하는 등 공정을 개선할 수 있게 된다.When this principle is used, as shown in FIG. 2, when the etching process is performed after the formation of the
한편 상기 박막(21)의 밀도변화 등 박막특성의 변화를 유도하는 방법은, 하나의 증착물질을 사용하고 증착공정 조건을 변화시키는 제1방법, 비중이 다른 2종 이상의 금속물질들에 의하여 증착공정을 수행하고 2종 이상의 금속물질의 함량비 등을 변화시키는 제2방법, 비중이 다른 2종 이상의 금속물질들에 의하여 증착공정을 수행하고 각 금속물질에 의한 독립적 수행을 통한 복수층의 박막을 형성하는 제3방법 등이 있다.On the other hand, the method of inducing a change in thin film characteristics such as a change in density of the
상기 제1방법은, 하나의 증착물질을 사용하고 증착공정 조건을 변화시키는 방법으로서, 다양한 방법에 의하여 수행될 수 있다.The first method is a method of using a single deposition material and changing deposition process conditions, and may be performed by various methods.
예로서, 상기 제1방법은, Ti, Zr, Sn 등 단일의 금속물질에 의하여 박막(21)을 형성할 수 있다.For example, in the first method, the
보다 구체적으로, 상기 제1방법은, PECVD, 원자층증착공정 등, 바람직하게는 원자층증착공정에 의하여 수행될 수 있으며, Zr, Ti 등 단일의 금속물질을 포함하는 전구체 및 전구체와 반응하여 옥사이드 박막을 형성하는 반응가스를 이용하여 수행될 수 있다.More specifically, the first method may be performed by PECVD, an atomic layer deposition process, etc., preferably by an atomic layer deposition process, and reacts with a precursor and a precursor containing a single metal material such as Zr and Ti to form an oxide It may be carried out using a reaction gas that forms a thin film.
특히 상기 제1방법은, 플라즈마를 이용한 원자층증착공정, 즉 PEALD에 의하여 수행될 수 있으며, 초기에 플라즈마 파워를 낮게 하여 상대적으로 박막특성의 변화, 예를 들면 밀도를 낮게 하고 점차 플라즈마 파워를 증가시켜 표면으로 가면서 박막특성의 변화, 예를 들면 밀도를 증가시킬 수 있다.In particular, the first method may be performed by an atomic layer deposition process using plasma, that is, PEALD, and relatively change the thin film characteristics by initially lowering the plasma power, for example, lowering the density and gradually increasing the plasma power. It is possible to change the properties of the thin film as it goes to the surface, for example, to increase the density.
제1방법의 다른 예로서, 플라즈마를 이용한 원자층 증착공정에 의하여 수행되며, 플라즈마 형성을 위하여 인가되는 RF전력을 변화시키는 등 공정조건을 변화시켜 박막특성의 변화, 예를 들면 밀도가 표면으로 가면서 증가하거나 감소하는 박막(21)을 형성할 수 있게 된다.As another example of the first method, it is performed by an atomic layer deposition process using plasma, and the process conditions are changed such as changing the RF power applied for plasma formation to change the properties of the thin film, for example, as the density goes to the surface. It becomes possible to form an increasing or decreasing
상기 제2방법은, 본 발명의 가장 바람직한 예로서, 비중이 다른 2종 이상의 금속물질을 이용하여 증착공정을 수행하고 2종 이상의 금속물질의 함량비 등을 변화시키는 방법으로, PECVD, 원자층증착공정 등, 바람직하게는 원자층증착공정에 의하여 수행될 수 있다.The second method, as the most preferred example of the present invention, is a method of performing a deposition process using two or more kinds of metal materials having different specific gravity and changing the content ratio of two or more kinds of metal materials, PECVD, atomic layer deposition process, etc., preferably by an atomic layer deposition process.
상기 제2방법은, 일예로서, 비중이 다른 2종 이상의 금속물질, 예를 들면 Zr 및 Ti의 함량비를 변화시켜 박막(21)의 표면으로 가면서 박막특성, 예를 들면 밀도를 변화시킬 수 있다.In the second method, as an example, by changing the content ratio of two or more types of metal materials having different specific gravity, for example, Zr and Ti, it is possible to change the properties of the thin film, for example, the density while going to the surface of the
보다 구체적으로, 상기 제2방법은, Zr, Ti 등 2종 이상의 금속물질들을 포함하는 전구체들과, 2종 이상의 전구체들과 반응하는 반응가스를 이용하여 맨드렐 패턴(10) 상에 박막(21)을 형성하고 이때 Zr 및 Ti의 함량비를 변화시켜 박막(21)의 표면으로 가면서 박막특성, 예를 들면 밀도를 변화(구체적인 예로서 표면으로 가면서 밀도 증가)시킬 수 있다.More specifically, in the second method, the
즉, Zr, Ti 등 2종 이상의 금속물질들을 포함하는 전구체들과, 2종 이상의 전구체들과 반응하는 반응가스, 소위 3원계를 갖는 옥사이드 물질에 의하여 박막(21)을 형성할 수 있다.That is, the
여기서 상기 제2방법은, Zr을 포함하는 제1전구체, Ti를 포함하는 제2전구체를 소스가스로, 제1전구체 및 제2전구체와 반응하여 옥사이드 박막을 형성하는 반응가스를 이용하는 원자층 증착공정에 의하여 수행될 수 있다.Here, the second method is an atomic layer deposition process using a first precursor containing Zr and a second precursor containing Ti as a source gas, and a reaction gas that reacts with the first and second precursors to form an oxide thin film can be performed by
구체적으로, Zr의 원자량 또는 비중이 Ti의 원자량 또는 비중이 더 큰 바, 초기에는, 초기 증착시 Ti의 원소함량 % 를 더 높게 하고 증착공정을 수행하면서 Zr의 원소함량 % (함량비)를 증가시켜 표면으로 가면서 박막의 특성을 변화시킬 수 있다.Specifically, since the atomic weight or specific gravity of Zr is greater than that of Ti, initially, the element content % of Ti is higher during initial deposition, and the element content % (content ratio) of Zr is increased while performing the deposition process. It is possible to change the properties of the thin film as it goes to the surface.
즉, 상기와 같은 상기 제2방법에 따른 증착단계(S10)에 의하여 형성된 박막(21)은, 2종 이상의 금속물질이 포함된 옥사이드 박막이며, 증착단계(S10)는, 2종 이상의 금속물질의 함량비를 변화시켜 박막특성, 예를 들면 밀도가 표면으로 가면서 증가하거나 감소하도록 박막(21)을 형성할 수 있다.That is, the
상기 제3방법은, 비중이 다른 2종 이상의 금속물질들에 의하여 증착공정을 수행하고 각 금속물질에 의한 독립적 수행을 통한 복수층의 박막을 형성하는 방법이다. 여기서 상기 제3방법의 경우 초박막의 형성을 요하는바 초박막 형성이 가능한 원자층 증착공정으로 수행됨이 바람직하다.The third method is a method of forming a multi-layered thin film by performing a deposition process using two or more types of metal materials having different specific gravity and independently performing each metal material. Here, in the case of the third method, since formation of an ultra-thin film is required, it is preferably performed by an atomic layer deposition process capable of forming an ultra-thin film.
구체적으로 상기 제3방법은, 증착단계(S10)가 각 금속물질에 대응되는 서브증착단계들을 포함할 수 있으며, 각 서브증착단계는, 대응되는 금속물질을 포함하는 전구체를 이용하여 증착을 수행할 수 있다.Specifically, in the third method, the deposition step ( S10 ) may include sub-deposition steps corresponding to each metal material, and each sub-deposition step performs deposition using a precursor containing a corresponding metal material. can
이때 상기 각 금속물질에 대응되는 서브증착단계의 수행 횟수는, 나머지 금속물질에 대응되는 서브증착단계의 수행 횟수와 동일하거나 서로 다르게 수행될 수 있다.In this case, the number of times of performing the sub-deposition step corresponding to each metal material may be the same as or different from the number of times of performing the sub-deposition step corresponding to the remaining metal materials.
상기 복수의 서브증착단계들을 포함하는 증착단계(S10)는, 예로서, 금속물질은 2종으로 사용될 때, 제1금속물질에 대응되는 제1서브증착단계와, 제2금속물질에 대응되는 제2서브증착단계를 포함할 수 있다.The deposition step (S10) including the plurality of sub-deposition steps, for example, when the metal material is used as two types, a first sub-deposition step corresponding to the first metal material, and a first sub-deposition step corresponding to the second metal material Two sub-deposition steps may be included.
그리고 상기 제1서브증착단계 및 제2증착단계의 다양한 조합에 의하여 서브증착단계가 수행될 수 있다.And the sub-deposition step may be performed by various combinations of the first sub-deposition step and the second deposition step.
일예로서, 상기 박막(21)이 100회의 서브증착단계의 수행에 의하여 수행되는 경우, 초기에는 제1서브증착단계의 횟수비를 늘리고, 점차 제2서브증착단계의 횟수비를 증가시킴으로써 표면으로 가면서 박막특성, 예를 들면 밀도를 변화(증가, 감소 등)시킬 수 있다.As an example, when the
다른 예로서, 상기 서브증착단계는, 도 4에 도시된 바와 같이, 제1금속물질에 대응되는 제1서브증착단계와, 제2금속물질에 대응되는 제2서브증착단계를 포함할 때, 제1서브증착단계를 a(a는 1 이상의 자연수)회 수행한 후 상기 제2서브증착단계를 b(b는 1이상의 자연수)로 a회 수행할 수 있다.As another example, when the sub-deposition step includes a first sub-deposition step corresponding to the first metal material and a second sub-deposition step corresponding to the second metal material, as shown in FIG. 4 , a second After performing the first sub-deposition step a (a is a natural number greater than or equal to 1), the second sub-deposition step may be performed a number of times (b is a natural number greater than or equal to 1).
여기서 상기 a 및 b는 동일하거나 서로 다르게 하여, 형성되는 박막(21)의 박막특성, 예를 들면 밀도가 표면으로 가면서 변화(증가, 감소 등)될 수 있다.Here, by making a and b the same or different from each other, thin film characteristics, for example, density of the formed
구체적인 실시예로서, 상기 제3방법은, 각 금속물질에 대응하는 옥사이드 박막을 형성하는 서브증착단계(예를 들면 제1서브증착단계 및 제2서브증착단계)로서, Ti를 포함하는 제1전구체 및 제1전구체와 반응하여 옥사이드 박막을 형성하는 반응가스를 이용하는 제1서브증착단계 및 Zr를 포함하는 제2전구체 및 제2전구체와 반응하여 옥사이드 박막을 형성하는 반응가스를 이용하는 제2서브증착단계의 조합에 의하여 수행될 수 있다.As a specific embodiment, the third method is a sub-deposition step (for example, a first sub-deposition step and a second sub-deposition step) of forming an oxide thin film corresponding to each metal material, a first precursor containing Ti and a first sub-deposition step using a reaction gas that reacts with the first precursor to form an oxide thin film, and a second precursor containing Zr and a second sub-deposition step using a reactive gas that reacts with the second precursor to form an oxide thin film It can be carried out by a combination of
즉, 비중이 다른 2종 이상의 금속물질, 예를 들면 Ti를 포함하는 제1전구체 및 Zr을 포함하는 제2전구체에 의하여 각각 형성되는 옥사이드 박막을 복수 층으로 구성하여 표면으로 가면서 박막특성, 예를 들면 밀도를 증가시킬 수 있다.That is, the oxide thin film formed by each of two or more metal materials having different specific gravity, for example, a first precursor containing Ti and a second precursor containing Zr is composed of a plurality of layers, and the properties of the thin film, for example, are For example, the density can be increased.
따라서 상기와 같은 제3방법에 의하여 박막(21)의 박막특성, 예를 들면 밀도를 변화시킴에 있어서, 각 금속물질에 대응하는 옥사이드 박막의 형성 횟수에 따라서 밀도가 표면으로 가면서 증가하는 박막(21)을 형성할 수 있게 된다.Therefore, in changing the thin film characteristics, for example, the density of the
한편 앞서 설명한 바와 같이, 상기 증착단계(S10)는, 후속공정으로서 식각공정이 수반되는 제조방법에 사용됨이 바람직하며, 특히 증착단계(S10)에 의하여 박막(21)이 형성되는 기판(1)은, 스페이서(20) 형성을 위한 맨드렐 패턴(10)이 형성된 기판인 것이 바람직하다.Meanwhile, as described above, the deposition step (S10) is preferably used in a manufacturing method accompanied by an etching process as a subsequent process, and in particular, the
상기 맨드렐 패턴(10)은, DPT, QPT의 공정을 위하여 기판(1) 표면에 형성되는 층으로서 미리 설정된 패턴으로 형성되며, 유기물로 이루어질 수 있다.The
그리고 상기 스페이서(20)는, DPT, QPT의 공정을 위하여 맨드렐 패턴(10)을 이용하여 형성되는 패턴화된 층으로서, 미리 설정된 패턴으로 형성된다.In addition, the
그리고 본 발명에 따른 반도체 소자 제조방법은, 보다 완성된 공정으로서, 맨드렐 패턴(10)이 상측으로 노출시키는 에칭단계(S20)와; 에칭단계(S20) 후에 맨드렐 패턴(10)을 제거하는 맨드렐 제거단계(S30)와; 맨드렐 제거단계(S30) 후에 기판(1)에 미세 패턴을 형성하는 패턴 형성단계(S40)를 포함할 수 있다.And the semiconductor device manufacturing method according to the present invention, as a more complete process, the etching step (S20) of exposing the
상기 에칭단계(S20)는, 맨드렐 패턴(10)이 상측으로 노출시키는 단계로서, 다양한 방법에 의하여 수행될 수 있다.The etching step ( S20 ) is a step of exposing the
특히 상기 에칭단계(S20)는, 식각공정 수행에 의하여 스페이서(20)를 형성하며, 스페이서(20)의 상측 형상은, 종래 방법에 의한 스페이서(20)에 비하여 상대적으로 평평하게 형성할 수 있다.In particular, in the etching step ( S20 ), the
즉, 상기 박막(21)은, 표면으로 가면서 밀도가 증가하도록 형성된 경우 에칭단계(S20) 수행시 맨드렐 패턴(10)의 상단부가 집중적으로 식각되고 측방은 상대적으로 식각속도가 낮게 되므로 전체적으로, 종래 방법에 의한 스페이서(20)에 비하여 상대적으로 평평하게 형성할 수 있다.That is, when the
상기 맨드렐 제거단계(S30)는, 에칭단계(S20) 후에 맨드렐 패턴(10)을 제거하는 단계로서, 맨드렐 패턴(10)의 물성에 따라서 다양한 방법에 의하여 수행될 수 있다.The mandrel removal step ( S30 ) is a step of removing the
특히 상기 맨드렐 패턴(10)이 유기물인 경우 애싱공정을 통하여 제거될 수 있다.In particular, when the
상기 패턴 형성단계(S40)는, 맨드렐 제거단계(S30) 후에 식각공정을 통하여 기판(1)에 미세 패턴을 형성하는 단계로서, 다양한 방법에 의하여 수행될 수 있다.The pattern forming step ( S40 ) is a step of forming a fine pattern on the
특히 상기 패턴 형성단계(S40)는, 앞서 설명한 상측 형상이 평평한 스페이서(20)에 의하여 스페이서(20)의 하단 부근에서 내측으로 과도하게 식각되는 것을 방지하여 공정불량을 최소화할 수 있게 된다.In particular, in the pattern forming step ( S40 ), the above-described upper shape is prevented from being excessively etched inwardly near the lower end of the
한편 본 발명에 따른 반도체 소자 제조방법은, 박막(21)의 밀도가 표면으로 가면서 증가시키는 경우를 들어 설명하였으나, 스페이서(20)의 하단 부근에서 내측으로 과도하게 식각되는 것을 유도하고자 하는 경우에는 반대로 수행될 수 있다.On the other hand, the semiconductor device manufacturing method according to the present invention has been described with reference to the case where the density of the
즉, 상기 증착단계(S10)의 수행시, 박막(21)의 밀도가 표면으로 가면서 감소시키는 경우 형성되는 스페이서(20)의 상단부근의 형상이 뾰족하게 형성되면, 스페이서(20)의 상단부근의 형상에 의하여 도 1에 도시된 바와 같은 현상을 극대화할 수 있다.That is, when the deposition step (S10) is performed, when the density of the
정리하면, 본 발명에 따른 반도체 소자 제조방법은, 증착공정에 의하여 형성되는 박막(10)의 밀도를 표면으로 가면서 증가하거나 감소시킴으로써, 후속되는 식각공정에 다양한 부대효과를 부여할 수 있다.In summary, the method for manufacturing a semiconductor device according to the present invention increases or decreases the density of the
이상은 본 발명에 의해 구현될 수 있는 바람직한 실시예의 일부에 관하여 설명한 것에 불과하므로, 주지된 바와 같이 본 발명의 범위는 위의 실시예에 한정되어 해석되어서는 안 될 것이며, 위에서 설명된 본 발명의 기술적 사상과 그 근본을 함께하는 기술적 사상은 모두 본 발명의 범위에 포함된다고 할 것이다.Since the above has only been described with respect to some of the preferred embodiments that can be implemented by the present invention, the scope of the present invention, as noted, should not be construed as being limited to the above embodiments, and It will be said that the technical idea and the technical idea accompanying the fundamental are all included in the scope of the present invention.
1 : 기판
10 : 맨드렐 패턴
21 : 박막
20 : 스페이서1: substrate 10: mandrel pattern
21: thin film 20: spacer
Claims (9)
각 금속물질을 포함하는 2종 이상의 전구체들과, 상기 전구체들과 반응하는 반응가스를 이용하여 상기 맨드렐 패턴(10) 상에 박막(21)을 형성하는 증착단계(S10)를 포함하며,
상기 증착단계(S10)의 수행에 의하여 형성된 박막(21)은, 표면으로 가면서 박막특성이 변화되는 것을 특징으로 하는 반도체 소자 제조방법.A method of manufacturing a semiconductor device for forming a thin film on a mandrel pattern (10) formed on a substrate (1) by using the two or more different metal materials, the method comprising:
A deposition step (S10) of forming a thin film 21 on the mandrel pattern 10 using two or more precursors containing each metal material and a reaction gas reacting with the precursors (S10),
The thin film 21 formed by performing the deposition step (S10) is a semiconductor device manufacturing method, characterized in that the thin film characteristics change as it goes to the surface.
상기 증착단계(S10)의 수행에 의하여 형성된 박막(21)은, 밀도가 표면으로 가면서 증가하거나 감소하도록 박막특성이 변화되는 것을 특징으로 하는 반도체 소자 제조방법.The method according to claim 1,
The thin film 21 formed by performing the deposition step (S10), the semiconductor device manufacturing method, characterized in that the thin film characteristics are changed so that the density increases or decreases as going to the surface.
상기 증착단계(S10)에 의하여 형성된 박막(21)은, 2종 이상의 금속물질이 포함된 옥사이드 박막이며,
상기 증착단계(S10)는, 상기 2종 이상의 금속물질의 함량비를 변화시켜 형성되는 박막(21)의 밀도가 표면으로 가면서 증가되거나 감소되는 것을 특징으로 하는 반도체 소자 제조방법.The method according to claim 1,
The thin film 21 formed by the deposition step (S10) is an oxide thin film containing two or more kinds of metal materials,
In the deposition step (S10), the density of the thin film 21 formed by changing the content ratio of the two or more kinds of metal materials is increased or decreased toward the surface.
상기 증착단계(S10)는, 상기 각 금속물질을 포함하는 2종 이상의 전구체들을 공정챔버에 동시에 주입하거나 미리 설정된 순서에 따라 주입하여 수행되는 것을 특징으로 하는 반도체 소자 제조방법.The method according to claim 1,
The deposition step (S10) is a semiconductor device manufacturing method, characterized in that the two or more kinds of precursors containing the respective metal materials are simultaneously injected into the process chamber or are injected according to a preset order.
상기 증착단계(S10)는, 원자층 증착공정에 의하여 수행되는 것을 특징으로 하는 반도체 소자 제조방법.The method according to claim 1,
The deposition step (S10) is a semiconductor device manufacturing method, characterized in that performed by an atomic layer deposition process.
상기 증착단계(S10)는, 각 금속물질에 대응되는 서브증착단계들을 포함하며,
상기 각 서브증착단계는, 대응되는 금속물질을 포함하는 전구체를 이용하여 증착을 수행하며,
상기 각 금속물질에 대응되는 상기 서브증착단계의 수행 횟수는, 나머지 금속물질에 대응되는 서브증착단계의 수행 횟수와 동일하거나 서로 다른 것을 특징으로 하는 반도체 소자 제조방법.6. The method of claim 5,
The deposition step (S10) includes sub-deposition steps corresponding to each metal material,
In each of the sub-deposition steps, deposition is performed using a precursor containing a corresponding metal material,
The number of times of performing the sub-deposition step corresponding to each metal material is the same as or different from the number of times of performing the sub-deposition step corresponding to the remaining metal materials.
상기 서브증착단계는, 제1금속물질에 대응되는 제1서브증착단계와, 제2금속물질에 대응되는 제2서브증착단계를 포함하며,
상기 제1서브증착단계를 a(a는 1 이상의 자연수)회 수행한 후 상기 제2서브증착단계를 b(b는 1이상의 자연수)로 a회 수행하는 것을 특징으로 하는 반도체 소자 제조방법. 7. The method of claim 6,
The sub-deposition step includes a first sub-deposition step corresponding to the first metal material, and a second sub-deposition step corresponding to the second metal material,
A method of manufacturing a semiconductor device, characterized in that after performing the first sub-deposition step a (a is a natural number greater than or equal to 1) a number of times, and then performing the second sub-deposition step b (b is a natural number greater than or equal to 1) a number of times.
상기 박막증착단계의 수행에 위하여 형성된 박막(맨드렐 패턴(10)이 상측으로 노출시키는 에칭단계(S20)와;
상기 에칭단계(S20) 후에 상기 맨드렐 패턴(10)을 제거하는 맨드렐 제거단계(S30)와;
상기 맨드렐 제거단계(S30) 후에 기판(1)에 미세 패턴을 형성하는 패턴 형성단계(S40)를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.9. The method of any one of claims 1 to 8;
an etching step (S20) of exposing the thin film (mandrel pattern 10) formed to perform the thin film deposition step upward;
a mandrel removal step (S30) of removing the mandrel pattern 10 after the etching step (S20);
and a pattern forming step (S40) of forming a fine pattern on the substrate (1) after the mandrel removal step (S30).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190170322A KR102656227B1 (en) | 2019-12-19 | 2019-12-19 | Thin film deposition method, substrate processing method and semiconductor manufactured by the same method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190170322A KR102656227B1 (en) | 2019-12-19 | 2019-12-19 | Thin film deposition method, substrate processing method and semiconductor manufactured by the same method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210078663A true KR20210078663A (en) | 2021-06-29 |
| KR102656227B1 KR102656227B1 (en) | 2024-04-09 |
Family
ID=76626827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190170322A KR102656227B1 (en) | 2019-12-19 | 2019-12-19 | Thin film deposition method, substrate processing method and semiconductor manufactured by the same method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102656227B1 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150053253A (en) * | 2013-11-07 | 2015-05-15 | 노벨러스 시스템즈, 인코포레이티드 | Soft landing nanolaminates for advanced patterning |
| KR20180038599A (en) * | 2016-10-06 | 2018-04-17 | 주식회사 원익아이피에스 | Method of Manufacturing Hard Mask |
| KR20180116456A (en) * | 2016-03-13 | 2018-10-24 | 어플라이드 머티어리얼스, 인코포레이티드 | Selective Deposition of Silicon Nitride Films for Spacer Applications |
| KR20190066583A (en) * | 2017-12-05 | 2019-06-13 | 에이에스엠 아이피 홀딩 비.브이. | Method for Forming Vertical Spacers for Spacer-Defined Patterning |
-
2019
- 2019-12-19 KR KR1020190170322A patent/KR102656227B1/en active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150053253A (en) * | 2013-11-07 | 2015-05-15 | 노벨러스 시스템즈, 인코포레이티드 | Soft landing nanolaminates for advanced patterning |
| KR20180116456A (en) * | 2016-03-13 | 2018-10-24 | 어플라이드 머티어리얼스, 인코포레이티드 | Selective Deposition of Silicon Nitride Films for Spacer Applications |
| KR20180038599A (en) * | 2016-10-06 | 2018-04-17 | 주식회사 원익아이피에스 | Method of Manufacturing Hard Mask |
| KR20190066583A (en) * | 2017-12-05 | 2019-06-13 | 에이에스엠 아이피 홀딩 비.브이. | Method for Forming Vertical Spacers for Spacer-Defined Patterning |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102656227B1 (en) | 2024-04-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100880323B1 (en) | Method for manufacturing of flash memory device | |
| US8614149B2 (en) | Critical dimension reduction and roughness control | |
| US8592318B2 (en) | Pitch reduction using oxide spacer | |
| US9378972B2 (en) | Integration of dense and variable pitch fin structures | |
| KR101184956B1 (en) | Method for reducing critical dimensions using multiple masking steps | |
| US7491647B2 (en) | Etch with striation control | |
| US8172948B2 (en) | De-fluoridation process | |
| US20070284690A1 (en) | Etch features with reduced line edge roughness | |
| US20070122753A1 (en) | Method for manufacturing semiconductor device | |
| CN108321079A (en) | Semiconductor structure and forming method thereof | |
| US8889558B2 (en) | Methods of forming a pattern on a substrate | |
| CN102915953A (en) | Amorphous carbon film processing method and opening forming method | |
| KR100273704B1 (en) | Method for fabricating semiconductor substrate | |
| CN104124139B (en) | The forming method of semiconductor structure | |
| US20160093501A1 (en) | Method for controlling etching in pitch doubling | |
| US8361564B2 (en) | Protective layer for implant photoresist | |
| KR102656227B1 (en) | Thin film deposition method, substrate processing method and semiconductor manufactured by the same method | |
| KR102630085B1 (en) | Ultrafine pattern and fabricating method of the same | |
| CN100449695C (en) | Method for manufacturing semiconductor device | |
| CN102820260A (en) | Method for improving via hole pattern performance expression | |
| US11410852B2 (en) | Protective layers and methods of formation during plasma etching processes | |
| US20150241785A1 (en) | Method of manufacturing semiconductor device | |
| US20190318930A1 (en) | Patterning method | |
| KR20120026255A (en) | Method for forming semiconductor device | |
| CN113611662B (en) | Method for preparing semiconductor structure and semiconductor structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |