KR20210070533A - Method for forming via on element, method of manufacturing semiconductor element based on the same and the semiconductor thereof - Google Patents

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Abstract

The present invention relates to a method for forming a via, to a manufacturing method of a semiconductor device based on the same, and to a semiconductor device. The method for forming a via includes the steps of: forming an intermediate layer on a substrate on which at least one element is formed; and performing planarization on one surface of the intermediate layer at a required rotational speed for a predefined period to release at least one portion corresponding to the at least one element from the intermediate layer, so as to form at least one via corresponding to the at least one element on the intermediate layer.

Description

비아 형성 방법, 이를 기반으로 하는 반도체 장치의 제조 방법 및 반도체 장치{METHOD FOR FORMING VIA ON ELEMENT, METHOD OF MANUFACTURING SEMICONDUCTOR ELEMENT BASED ON THE SAME AND THE SEMICONDUCTOR THEREOF}A method of forming a via, a method of manufacturing a semiconductor device based thereon, and a semiconductor device

본 발명은 비아 형성 방법, 이를 기반으로 하는 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이다.The present invention relates to a method for forming a via, a method for manufacturing a semiconductor device based thereon, and a semiconductor device.

기존에 반도체 장치의 소형화 및 용량 증가를 위해서 다양한 연구가 진행되어 왔다. 예를 들어, 소자의 집적도 향상을 위해 장치 내 소자들이 차지하는 수평 면적을 축소하는 다양한 방법들이 제시된 바 있다. 그러나, 이와 같은 수평 면적의 축소에는 한계가 존재하였고, 이에 따라 소자를 3차원으로 적층 시켜 이를 해결하려는 기술이 개발되었다. 3차원 적층 구조의 반도체 장치는 쓰루 실리콘 비아(TSV: Through Silicon Via) 등을 이용하여 하부 층과 상부 층 간의 전기적 신호를 전달하고 있다. 그러나, 이와 같이 쓰루 실리콘 비아를 이용하는 경우, 와이어 본딩을 이용하여 각 층 간의 수직 배선을 형성하게 되므로, 배선의 길이 연장에 따른 알씨 지연(RC delay)이 심화되는 문제점이 있었다.In the past, various studies have been conducted for miniaturization and capacity increase of semiconductor devices. For example, various methods for reducing the horizontal area occupied by devices in a device have been proposed in order to improve the degree of integration of the device. However, there was a limit to such a reduction in the horizontal area, and accordingly, a technology was developed to solve the problem by stacking devices in three dimensions. A semiconductor device having a three-dimensional stacked structure transmits an electrical signal between a lower layer and an upper layer using a through silicon via (TSV) or the like. However, when the through silicon via is used as described above, since vertical wiring between layers is formed by using wire bonding, there is a problem in that the RC delay is increased due to the length of the wiring.

최근에는 쓰루 실리콘 비아를 이용하는 제조 방식의 단점을 개선하기 위해서, 모놀리식 3차원(Monolithic 3D) 방식으로 수직 적층 소자를 제작하는 연구가 진행되고 있다. 모놀리식 3차원 소자의 경우, 각 층 간의 수직 배선을 위해 하부 기판 및 상부 기간 사이에 위치한 중간층에 대한 식각 공정을 필요로 한다. 그러나, 중간층에 대한 식각은 그 조절이 용이하지 않다는 문제점이 있다. 그래서, 중간층을 과하게 식각하거나 또는 부족하게 식각할 가능성이 높다. 이는 소자의 성능 저하의 원인이 될 수 있다. 또한, 중간층에 대한 식각 공정 도중에 플라즈마 효과가 발생하여 소자 열화가 발생하는 문제점도 존재하였다. 뿐만 아니라, 중간층에 대한 식각 공정은, 각 층마다 식각 패턴을 위한 리소그라피 공정과, 감광제 제거를 위한 플라즈마 애칭 공정 등과 같은 다수의 공정이 부가되어야 하므로, 전체 공정 시간이 증가되고 공정 비용이 상승하는 문제점도 가지고 있었다.Recently, in order to improve the disadvantages of a manufacturing method using a through silicon via, research on manufacturing a vertical stacked device using a monolithic 3D method is being conducted. In the case of a monolithic 3D device, an etching process is required for an intermediate layer located between the lower substrate and the upper period for vertical interconnection between each layer. However, there is a problem in that it is not easy to control the etching of the intermediate layer. Therefore, there is a high possibility that the intermediate layer is etched excessively or insufficiently. This may cause degradation of device performance. In addition, there was also a problem in that a plasma effect was generated during the etching process for the intermediate layer and device deterioration occurred. In addition, since a plurality of processes such as a lithography process for an etching pattern and a plasma etching process for removing the photoresist must be added to the etching process for the intermediate layer for each layer, the overall process time is increased and the process cost is increased. also had

대한민국 등록특허 제1805074호 (2017.12.06. 공고)Republic of Korea Patent No. 1805074 (2017.12.06. Announcement) 일본국 공개특허 특개2013-162071호 (2013.08.19. 공개)Japanese Patent Laid-Open No. 2013-162071 (published on August 19, 2013) 대한민국 공개특허 제2017-0041046호 (2017.04.14. 공개)Republic of Korea Patent Publication No. 2017-0041046 (published on April 14, 2017)

반도체 장치의 제조 과정에 있어서, 공정 난이도와 비용을 절감할 수 있는 비아 형성 방법, 이를 기반으로 하는 반도체 장치의 제조 방법 및 반도체 장치를 제공하는 것을 해결하고자 하는 과제로 한다.An object of the present invention is to provide a via formation method capable of reducing process difficulty and cost in a semiconductor device manufacturing process, a semiconductor device manufacturing method based thereon, and a semiconductor device.

상술한 과제를 해결하기 위하여 비아 형성 방법, 이를 기반으로 하는 반도체 장치의 제조 방법 및 반도체 장치가 제공된다.In order to solve the above problems, a method for forming a via, a method for manufacturing a semiconductor device based thereon, and a semiconductor device are provided.

비아 형성 방법은 적어도 하나의 소자가 형성된 기판에 중간층이 형성되는 단계 및 상기 중간층의 일 면에 대해 요구 회전 속도로 미리 정의된 기간 동안 평탄화를 수행하여 상기 적어도 하나의 소자에 대응하는 적어도 하나의 부분을 상기 중간층으로부터 이탈시킴으로써, 상기 적어도 하나의 소자에 대응하는 적어도 하나의 비아를 상기 중간층에 형성하는 단계를 포함할 수 있다.The via formation method includes the steps of forming an intermediate layer on a substrate on which at least one element is formed, and performing planarization on one surface of the intermediate layer at a required rotation speed for a predetermined period of time to at least one portion corresponding to the at least one element. and forming at least one via corresponding to the at least one device in the intermediate layer by separating from the intermediate layer.

또한, 반도체 장치의 제조 방법은 적어도 하나의 소자가 형성된 하부 기판에 중간층이 형성되는 단계, 상기 중간층의 일 면에 대해 요구 회전 속도로 미리 정의된 기간 동안 평탄화를 수행하여 상기 적어도 하나의 소자에 대응하는 적어도 하나의 부분을 상기 중간층으로부터 이탈시킴으로써, 상기 적어도 하나의 소자에 대응하는 적어도 하나의 비아를 상기 중간층에 형성하는 단계 및 상기 적어도 하나의 비아가 형성된 중간층의 일 면에 상부 기판이 형성되는 단계를 포함할 수 있다.In addition, the method of manufacturing a semiconductor device corresponds to the step of forming an intermediate layer on a lower substrate on which at least one element is formed, and performing planarization on one surface of the intermediate layer for a predetermined period at a required rotation speed at a required rotation speed to correspond to the at least one element. forming at least one via corresponding to the at least one device in the intermediate layer by separating at least one portion of the at least one via from the intermediate layer, and forming an upper substrate on one surface of the intermediate layer in which the at least one via is formed. may include.

또한, 반도체 장치는 상술한 비아 형성 방법 내지 반도체 장치의 제조 방법 중 적어도 하나의 방법을 이용하여 제조된 것일 수 있다.In addition, the semiconductor device may be manufactured by using at least one of the above-described method for forming a via and a method for manufacturing a semiconductor device.

상술한 비아 형성 방법, 이를 기반으로 하는 반도체 장치의 제조 방법 및 반도체 장치에 의하면, 반도체 장치의 제조에 있어서 그 공정의 난이도와 공정에 소모되는 비용을 절감할 수 있게 되는 효과를 얻을 수 있다.According to the above-described method for forming a via, a method for manufacturing a semiconductor device based thereon, and a semiconductor device, it is possible to obtain an effect of reducing the difficulty of the process and the cost consumed in the process in manufacturing the semiconductor device.

상술한 비아 형성 방법, 이를 기반으로 하는 반도체 장치의 제조 방법 및 반도체 장치에 의하면, 식각 공정 없이 평탄화 공정을 이용하여 수직 배선을 위한 비아를 기판에 형성할 수 있게 되는 효과도 얻을 수 있다.According to the above-described method for forming a via, a method for manufacturing a semiconductor device based thereon, and a semiconductor device based thereon, it is possible to form vias for vertical wiring on a substrate using a planarization process without an etching process.

상술한 비아 형성 방법, 이를 기반으로 하는 반도체 장치의 제조 방법 및 반도체 장치에 의하면, 수직 적층형 반도체 장치를 제조하는 데 있어서, 식각 공정 등에서 발생 가능한 플라즈마 효과에 기인한 소자 열화 없이, 공정 시간을 단축할 수 있게 되고, 이에 따라 반도체 장치 제조 비용을 절감하고 제조 효율을 개선할 수 있는 효과도 얻을 수 있다.According to the above-described method for forming a via, a method for manufacturing a semiconductor device based thereon, and a semiconductor device, in manufacturing a vertically stacked semiconductor device, a process time can be shortened without device deterioration due to plasma effects that may occur in an etching process, etc. Accordingly, it is possible to obtain the effect of reducing the manufacturing cost of the semiconductor device and improving the manufacturing efficiency.

상술한 비아 형성 방법, 이를 기반으로 하는 반도체 장치의 제조 방법 및 반도체 장치에 의하면, 모놀리식 3차원 소자 제조의 편의성 및 비용을 절감할 수 있는 효과도 얻을 수 있다.According to the above-described method for forming a via, a method for manufacturing a semiconductor device based thereon, and a semiconductor device, it is possible to obtain the effect of reducing the convenience and cost of manufacturing a monolithic 3D device.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 비아 형성 방법의 일 실시예에 대한 흐름도이다.
도 2는 비아 형성 과정의 일례를 설명하기 위한 제1 도이다.
도 3은 비아 형성 과정의 일례를 설명하기 위한 제2 도이다.
도 4는 비아 형성 과정의 일례를 설명하기 위한 제3 도이다.
도 5는 비아 형성 과정의 일례를 설명하기 위한 제4 도이다.
도 6은 비아가 형성된 기판에 다른 기판이 장착되는 일례를 설명하기 위한 도면이다.
도 7은 반도체 장치의 제조 방법의 일 실시예에 대한 흐름도이다.
도 8은 반도체 장치의 제조 방법의 일례를 설명하기 위한 제1 도이다.
도 9는 반도체 장치의 제조 방법의 일례를 설명하기 위한 제2 도이다.
도 10은 반도체 장치의 제조 방법의 일례를 설명하기 위한 제3 도이다.
도 11은 반도체 장치의 제조 방법의 일례를 설명하기 위한 제4 도이다.In order to more fully understand the drawings recited in the Detailed Description of the Invention, a detailed description of each drawing is provided.
1 is a flow diagram of one embodiment of a method of forming a via.
2 is a first view for explaining an example of a via formation process.
3 is a second diagram for explaining an example of a via formation process.
4 is a third view for explaining an example of a via formation process.
5 is a fourth view for explaining an example of a via formation process.
6 is a view for explaining an example in which another substrate is mounted on a substrate on which a via is formed.
7 is a flowchart of an embodiment of a method of manufacturing a semiconductor device.
8 is a first diagram for explaining an example of a method for manufacturing a semiconductor device.
9 is a second diagram for explaining an example of a method of manufacturing a semiconductor device.
Fig. 10 is a third view for explaining an example of a method for manufacturing a semiconductor device.
11 is a fourth diagram for explaining an example of a method for manufacturing a semiconductor device.

이하 명세서 전체에서 동일 참조 부호는 특별한 사정이 없는 한 동일 구성요소를 지칭한다. 이하에서 사용되는 '부'가 부가된 용어는, 소프트웨어 또는 하드웨어로 구현될 수 있으며, 실시예에 따라 하나의 '부'가 하나의 물리적 또는 논리적 부품으로 구현되거나, 복수의 '부'가 하나의 물리적 또는 논리적 부품으로 구현되거나, 하나의 '부'가 복수의 물리적 또는 논리적 부품들로 구현되는 것도 가능하다.In the following specification, the same reference numerals refer to the same elements unless otherwise specified. The term added with 'unit' used below may be implemented in software or hardware, and depending on the embodiment, one 'unit' may be implemented as one physical or logical part, or a plurality of 'units' may be implemented as one It may be implemented as a physical or logical part, or one 'unit' may be implemented with a plurality of physical or logical parts.

명세서 전체에서 어떤 부분이 다른 부분과 '연결되어 있다'고 할 때, 이는 어떤 부분과 다른 부분에 따라서 물리적 연결을 의미할 수도 있고, 또는 전기적으로 연결된 것을 의미할 수도 있다. 또한, 어떤 부분이 다른 부분을 '포함한다'고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 부분 이외의 또 다른 부분을 제외하는 것이 아니며, 설계자의 선택에 따라서 또 다른 부분을 더 포함할 수 있음을 의미한다.Throughout the specification, when it is said that a part is 'connected' to another part, it may mean a physical connection or an electrically connected part depending on the part and the other part. In addition, when it is said that a certain part 'includes' another part, it does not exclude another part other than the other part unless otherwise stated, and may further include another part according to the designer's choice. means there is

'제1' 또는 '제2' 등의 용어는 하나의 부분을 다른 부분으로부터 구별하기 위해 사용되는 것으로, 특별한 기재가 없는 이상 이들이 순차적인 표현을 의미하는 것은 아니다. 또한 단수의 표현은 문맥상 명백하게 예외가 있지 않는 한, 복수의 표현을 포함할 수 있다.Terms such as 'first' or 'second' are used to distinguish one part from another, and unless otherwise specified, they do not mean sequential expressions. Also, singular expressions may include plural expressions unless the context clearly dictates otherwise.

이하, 도 1 내지 도 6을 참조하여 비아 형성 방법의 일 실시예를 설명하도록 한다.Hereinafter, an embodiment of a method for forming a via will be described with reference to FIGS. 1 to 6 .

도 1은 비아 형성 방법의 일 실시예에 대한 흐름도이고, 도 2는 비아 형성 과정의 일례를 설명하기 위한 제1 도이다.FIG. 1 is a flowchart illustrating an embodiment of a via formation method, and FIG. 2 is a first diagram illustrating an example of a via formation process.

도 1 및 도 2에 도시된 바에 의하면, 비아 형성 방법은 일 실시예에 있어서 먼저 기판(100, 이하 제1 기판)이 마련되고, 제1 기판(100)의 일 면에 적어도 하나의 소자(110: 111, 113, 115)가 형성될 수 있다(10). 여기서 소자(110)는, 예를 들어, 소스, 드레인 또는 게이트 등의 일 면에 설치된 접촉 금속(contact metal)을 포함할 수 있다. 접촉 금속은, 예를 들어, 구리(Cu), 텅스텐(W), 금(Au), 은(Ag) 및/또는 백금(Pt) 등을 이용하여 제작된 것일 수 있으나, 이에 한정되는 것은 아니다. 접촉 금속은, 열적, 전기적 안정성이 좋은 금속이나 산화에 의한 열화를 감소시킬 수 있는 금속 등을 포함할 수 있으며, 예를 들어 귀금속을 포함할 수도 있다. 이들 접촉 금속은 대체적으로 중간층(120)으로 이용되는 이산화 규소(SiO2)에 대한 부착력이 상대적으로 약하여, 이산화 규소(SiO2)로부터 쉽게 이탈되는 경향이 있다.1 and 2 , in the method of forming a via, in an embodiment, a substrate 100 (hereinafter, referred to as a first substrate) is first provided, and at least one device 110 is formed on one surface of the first substrate 100 . : 111, 113, 115 can be formed (10). Here, the device 110 may include, for example, a contact metal provided on one surface such as a source, a drain, or a gate. The contact metal may be, for example, copper (Cu), tungsten (W), gold (Au), silver (Ag), and/or platinum (Pt), but is not limited thereto. The contact metal may include a metal having good thermal and electrical stability or a metal capable of reducing deterioration due to oxidation, for example, a noble metal. These contact metals generally have relatively weak adhesion to silicon dioxide (SiO2) used as the intermediate layer 120, and thus tend to be easily separated from the silicon dioxide (SiO2).

제1 기판(100)의 일 면에 적어도 하나의 소자(111, 113, 115)가 형성되면, 제1 기판(100)의 동일한 일 면 방향에 중간층(120)이 형성될 수 있다(12). 중간층(120)은 제1 기판(100)의 일 면의 전부 또는 일부 및/또는 적어도 하나의 소자(111, 113, 115)의 전부 또는 일부를 차폐하여 마련된다. 이 경우, 중간층(120)은 적어도 하나의 소자(111, 113, 115) 각각에 대응하는 부분(121, 123, 125, 이하 소자 대응 부분)을 포함할 수 있다. 소자 대응 부분(121, 123, 125)은 중간층(120)의 일 면(120a)에 돌출된 부분(121b, 123b, 125b, 이하 돌출부)과, 돌출부(121b, 123b, 125b)로부터 소자(111, 113, 115) 방향에 연장되어 중간층(120) 내측에 은닉된 부분(121a, 123a, 125a, 이하 은닉부)를 포함할 수 있다. 돌출부(121b, 123b, 125b)는 대략 소자(111, 113, 115)가 위치한 부분에 대응하는 중간층(120)의 일 면(120a)의 일부분에 형성된다. 일 실시예에 의하면, 중간층(120)은 적어도 하나의 유전체를 이용하여 구현될 수 있으며, 이 경우, 적어도 하나의 유전체는 저 유전상수 유전체(low-K dielectric)를 포함할 수 있으며, 구체적으로 예를 들어, 이산화규소(SiO2) 또는 이산화규소를 포함하는 화합물이나 조합물 등을 포함할 수도 있다. 그러나 중간층(120)은 이들 소재만을 이용하여 구현 가능한 것은 아니다. 예를 들어, 중간층(120)는 설계자가 고려 가능하고 소자(110)와의 부착력이 약한 소정의 소재를 기반으로 제작될 수 있다. 이 경우, 중간층(120)은 소자(110)를 이루는 금속과의 부착력이 제1 기판(101)과의 부착력에 비해 상대적으로 약한 소재를 기반으로 제작된 것일 수도 있다.When at least one device 111 , 113 , and 115 is formed on one surface of the first substrate 100 , the intermediate layer 120 may be formed on the same one surface direction of the first substrate 100 ( 12 ). The intermediate layer 120 is provided by shielding all or a portion of one surface of the first substrate 100 and/or all or a portion of at least one of the devices 111 , 113 , and 115 . In this case, the intermediate layer 120 may include portions 121 , 123 , and 125 corresponding to each of the at least one device 111 , 113 , and 115 (hereinafter referred to as a device-corresponding portion). The device-corresponding portions 121, 123, and 125 include portions 121b, 123b, 125b, hereinafter, protruding portions 121b, 123b, 125b, hereinafter) protruding from one surface 120a of the intermediate layer 120, and the elements 111, 113 and 115 , it may include portions 121a, 123a, and 125a (hereinafter, hidden portions) that are hidden inside the intermediate layer 120 and extend in the directions. The protrusions 121b , 123b , and 125b are formed on a portion of the one surface 120a of the intermediate layer 120 substantially corresponding to the portion where the elements 111 , 113 , and 115 are located. According to an embodiment, the intermediate layer 120 may be implemented using at least one dielectric, and in this case, the at least one dielectric may include a low-K dielectric. For example, silicon dioxide (SiO2) or a compound or combination comprising silicon dioxide may be included. However, the intermediate layer 120 may not be implemented using only these materials. For example, the intermediate layer 120 may be manufactured based on a predetermined material that a designer can consider and has a weak adhesion to the device 110 . In this case, the intermediate layer 120 may be manufactured based on a material whose adhesion to the metal constituting the device 110 is relatively weak compared to that to the first substrate 101 .

도 3은 비아 형성 과정의 일례를 설명하기 위한 제2 도이다. 3 is a second diagram for explaining an example of a via formation process.

중간층(120)이 형성되면, 도 3에 도시된 바와 같이, 중간층(120)의 일 면(120a)에 대한 평탄화 공정이 수행될 수 있다(14). 다시 말해서, 일 면(120a) 위에 외부로 돌출된 부분(121b, 123b, 125b)을 제거하여 일 면(120a)을 대체적으로 평평하게 처리함으로써, 중간층(120)의 일 면(120a)에 다른 부품(일례로 제2 기판(도 6의 150))에 적절하게 장착될 수 있도록 할 수 있다.When the intermediate layer 120 is formed, as shown in FIG. 3 , a planarization process may be performed on one surface 120a of the intermediate layer 120 ( 14 ). In other words, by removing the parts 121b, 123b, and 125b protruding outward on the one surface 120a to substantially flatten the one surface 120a, one surface 120a of the intermediate layer 120 is placed on the other part. (eg, the second substrate 150 in FIG. 6 ) may be properly mounted.

평탄화 공정은, 예를 들어, 평탄화부(150)를 이용하여 구현될 수 있다. 평탄화부(150)는 대략 평면 판(일례로 원판 등)의 형태로 형성되고, 적어도 일 방향으로 회동할 수 있게 마련된다. 이 경우, 평탄화부(150)는 소정의 회전 속도(R)로 회동할 수 있으며, 회전 속도(R)는 증가되거나, 대체적으로 일정하게 유지되거나 또는 감속될 수 있다. 평탄화부(150)가 회동을 개시한 후, 평탄화부(150)의 일 면(151)이 중간층(120)의 일 면(120a)과 접촉하게 되면, 마찰력에 의해 중간층(120)의 일 면(120a)은 평탄화 된다. 실시예에 따라서, 평탄화부(150)는 제1 기판(101) 및 중간층(120)에 대해 상대적으로 이동할 수도 있다. 예를 들어, 평탄화부(150)는 고정된 제1 기판(101) 및 중간층(120)의 일 면(120a) 위에서 그 자체적으로 이동하도록 설계될 수도 있고, 및/또는 평탄화부(150)는 고정되고, 제1 기판(101) 및 중간층(120)이 이동하도록 설계될 수도 있다. 물론 실시예에 따라, 평탄화부(150) 및 제1 기판(101)이 함께 이동하는 것도 가능하다.The planarization process may be implemented using, for example, the planarization unit 150 . The planarization part 150 is formed in the form of a substantially flat plate (eg, a circular plate, etc.), and is provided to be rotatable in at least one direction. In this case, the flattening unit 150 may rotate at a predetermined rotational speed R, and the rotational speed R may be increased, generally kept constant, or decelerated. After the planarization part 150 starts to rotate, when the one surface 151 of the flattening part 150 comes into contact with the one surface 120a of the intermediate layer 120, one surface of the intermediate layer 120 ( 120a) is flattened. According to an embodiment, the planarization part 150 may move relative to the first substrate 101 and the intermediate layer 120 . For example, the planarization part 150 may be designed to move by itself on the first surface 120a of the fixed first substrate 101 and the intermediate layer 120 , and/or the planarization part 150 is fixed. and the first substrate 101 and the intermediate layer 120 may be designed to move. Of course, according to the embodiment, it is also possible to move the planarization part 150 and the first substrate 101 together.

일 실시예에 의하면, 평탄화부(150)는 제어부(159)의 제어에 따라 동작할 수 있다. 제어부(159)는, 사용자의 조작에 따라 및/또는 미리 정의된 설정에 따라 평탄화부(150)를 회동 시킬 수 있다. 일 실시예에 의하면, 제어부(159)는 요구 회전 속도로 평탄화부(150)를 회동 시킬 수 있다. 제어부(159)는, 가속 기간 동안 평탄화부(150)의 회전 속도를 요구 회전 속도까지 증가시키고, 평탄화 기간 동안 평탄화부(150)가 요구 회전 속도로 계속해서 회동하도록 제어할 수 있다. 여기서, 요구 회전 속도는 소자 대응 부분(121, 123, 125)을 이탈시킬 수 있는 회전 속도를 포함할 수 있다. 요구 회전 속도는, 예를 들어, 분당 회전수가 대략 100rpm 정도인 경우를 포함할 수도 있으나, 이에 한정되는 것은 아니며, 상황(예를 들어, 중간층(120)의 소재나 소자(110)의 종류)에 따라서 요구 회전 속도는 이보다 더 작을 수도 있고, 또는 더 클 수도 있다. 예를 들어, 요구 회전 속도는 90 이상의 분당 회전수로 정의될 수도 있다. 가속 기간은 평탄화부(150)의 회전 속도가 요구 회전 속도까지 가속되는 기간을 의미한다. 가속 기간은 상대적으로 단기간일 수 있다. 예를 들어, 가속 기간은 대략 1초일 수 있다. 이 경우, 회전 속도는 급격히 가속된다. 평탄화 기간은, 소자 대응 부분(121, 123, 125)에 필요한 적절한 기간으로 정의될 수 있으며, 상대적으로 단기간으로 정의될 수 있다. 예를 들어, 평탄화 기간은 각각의 소자 대응 부분(121, 123, 125)마다 대략 30초 정도로 정의될 수도 있다. 그러나, 상술한 가속 기간 및 평탄화 기간은 예시적인 것으로, 가속 기간 및 평탄화 기간은 이에 한정되는 것은 아니다. 가속 기간은 대략 1초보다 더 짧은 수도 있고 또는 더 길 수도 있다. 또한, 평탄화 기간은 대략 30초보다 더 짧은 수도 있고 또는 더 길 수도 있다. 예를 들어, 평탄화 기간은 적어도 25초일 수도 있다. 요구 회전 속도, 가속 기간 및 평탄화 기간 중 적어도 하나는 사용자에 의해 정의될 수도 있고 및/또는 설계자에 의해 미리 정의될 수도 있다. 실시예에 따라서, 요구 회전 속도, 가속 기간 및 평탄화 기간은 평탄화 과정 동안 변경될 수도 있다.According to an embodiment, the planarization unit 150 may operate under the control of the controller 159 . The control unit 159 may rotate the flattening unit 150 according to a user's manipulation and/or according to a predefined setting. According to an embodiment, the control unit 159 may rotate the planarization unit 150 at a required rotation speed. The controller 159 may increase the rotation speed of the flattening unit 150 to a required rotation speed during the acceleration period and control the flattening unit 150 to continuously rotate at the required rotation speed during the flattening period. Here, the required rotational speed may include a rotational speed capable of disengaging the element-corresponding portions 121 , 123 , and 125 . The required rotation speed, for example, may include a case where the number of revolutions per minute is about 100 rpm, but is not limited thereto, and depends on the situation (eg, the material of the intermediate layer 120 or the type of the element 110 ). Accordingly, the required rotational speed may be smaller or larger than this. For example, the required rotational speed may be defined as 90 or more revolutions per minute. The acceleration period refers to a period in which the rotation speed of the planarization unit 150 is accelerated to the required rotation speed. The acceleration period may be relatively short. For example, the acceleration period may be approximately 1 second. In this case, the rotational speed is rapidly accelerated. The planarization period may be defined as an appropriate period required for the device corresponding portions 121 , 123 , and 125 , and may be defined as a relatively short period of time. For example, the planarization period may be defined as approximately 30 seconds for each device corresponding portion 121 , 123 , and 125 . However, the acceleration period and the planarization period described above are exemplary, and the acceleration period and the planarization period are not limited thereto. The acceleration period may be shorter or longer than approximately 1 second. Also, the planarization period may be shorter or longer than approximately 30 seconds. For example, the planarization period may be at least 25 seconds. At least one of the required rotational speed, the acceleration period and the flattening period may be defined by a user and/or may be predefined by a designer. According to the embodiment, the required rotational speed, the acceleration period, and the flattening period may be changed during the flattening process.

제어부(159)는 저장부(미도시)에 저장된 애플리케이션을 구동시켜, 상술한 평탄화부(150)에 대한 제어 등을 수행할 수도 있다.The controller 159 may drive an application stored in a storage unit (not shown) to control the above-described planarization unit 150 .

제어부(159)는 중앙 처리 장치(CPU, Central Processing Unit), 마이크로 컨트롤러 유닛(MCU, Micro Controller Unit), 마이컴(Micom, Micro Processor), 애플리케이션 프로세서(AP, Application Processor), 전자 제어 유닛(ECU, Electronic Controlling Unit) 및/또는 각종 연산 처리 및 제어 신호의 생성이 가능한 다른 전자 장치 등을 포함할 수 있다. 이들 장치는 예를 들어 하나 또는 둘 이상의 반도체 칩 및 관련 부품을 이용하여 구현 가능하다. The control unit 159 is a central processing unit (CPU, Central Processing Unit), a microcontroller unit (MCU, Micro Controller Unit), a microcomputer (Micom, Micro Processor), an application processor (AP, Application Processor), an electronic control unit (ECU, Electronic Controlling Unit) and/or other electronic devices capable of processing various calculations and generating control signals. These devices can be implemented using, for example, one or more semiconductor chips and related components.

도 4는 비아 형성 과정의 일례를 설명하기 위한 제3 도이고, 도 5는 비아 형성 과정의 일례를 설명하기 위한 제4 도이다.FIG. 4 is a third diagram illustrating an example of a via formation process, and FIG. 5 is a fourth diagram illustrating an example of a via formation process.

평탄화 공정의 수행 도중에 또는 평탄화 공정의 수행이 완료되면, 도 4 및 도 5에 도시된 바와 같이 중간층(120)에는 적어도 하나의 비아(111v, 113v, 115v)가 형성될 수 있다(16). 구체적으로 제어부(159)의 제어에 따라서 평탄화부(150)가 높은 회전 속도(R), 일례로 대략 100RPM의 회전 속도로 회동하는 동안, 평탄화부(150)의 일 면(151)이 중간층(120)의 일 면(120a) 및/또는 소자 대응 부분(121, 123, 125)의 도출부(121b, 123b, 125b)에 접촉하면, 평탄화부(150) 및 중간층(120) 사이에는 수평 방향의 정지 마찰력이 상대적으로 크게 발생하게 된다. 이때, 적어도 하나의 소자, 일례로 제1 소자(111) 및 제1 소자(111)에 대응하는 소자 대응 부분, 일례로 제1 소자 대응 부분(121) 사이의 부착력은 상대적으로 낮으므로, 도 4에 도시된 바와 같이 평탄화부(150)가 제1 소자 대응 부분(121)의 돌출부(121b)에 도달하여 일정 시간(예를 들어, 대략 30초 정도) 동안 회동하면, 이에 기인한 마찰력의 인가에 따라 제1 소자 대응 부분(121)과 제1 소자(111)가 서로 분리되고, 중간층(120)으로부터 제1 소자 대응 부분(121)이 이탈하게 된다. 이 경우, 제1 소자 대응 부분(121)의 은닉부(121a) 및 돌출부(121b)는, 양자(121a, 121b) 사이의 부착력이 제1 소자(111) 및 제1 소자 대응 부분(121) 사이의 부착력보다 상대적으로 높기 때문에, 상황에 따라서 대체적으로 서로 분리되지 않고 함께 중간층(120)으로부터 이탈할 수도 있다. 제1 소자 대응 부분(121)의 은닉부(121a)가 중간층(120)으로부터 이탈됨에 따라 기존에 은닉부(121a)가 존재하던 공간(즉, 소자(111) 및 일 면(120a) 사이에 위치하는 중간층(120)의 일부 공간)에는 빈 공간, 즉 비아(via, 111v)가 생성되게 된다. 다시 말해서, 소자(111)가 설치된 위치에 대응하여 중간층(120)에는 비아(111v)가 생성되고, 소자(111)는 대략 외부로 노출될 수 있게 된다. 평탄화부(150)는 일시에 또는 상대적으로 이동하면서 다른 소자 대응 부분(123, 125)에 대해서도 회전력 및 마찰력을 인가할 수 있으며, 이에 의하여 다른 소자 대응 부분(123, 125) 역시 중간층(120)으로부터 탈락되어 제거되게 된다. 따라서, 도 5에 도시된 바와 같이 각각의 소자(113, 115)에 대응하는 적어도 하나의 비아(113v, 115v)가 중간층(120)에 형성되게 된다.During the planarization process or when the planarization process is completed, at least one via 111v, 113v, and 115v may be formed in the intermediate layer 120 as shown in FIGS. 4 and 5 ( 16 ). Specifically, while the flattening unit 150 rotates at a high rotational speed R, for example, at a rotational speed of approximately 100 RPM under the control of the controller 159 , one surface 151 of the flattening unit 150 is formed by the intermediate layer 120 . ), when in contact with the lead-out portions 121b, 123b, and 125b of the one surface 120a and/or the device-corresponding portions 121, 123, 125, there is a horizontal stop between the planarization portion 150 and the intermediate layer 120 The friction force is relatively large. At this time, since the adhesive force between at least one element, for example, the first element 111 and the element-corresponding portion corresponding to the first element 111 , for example, the first element-corresponding portion 121 is relatively low, FIG. 4 As shown in Fig., when the flattening part 150 reaches the protrusion 121b of the first element-corresponding part 121 and rotates for a predetermined time (for example, about 30 seconds), the frictional force caused by this is applied. Accordingly, the first device corresponding portion 121 and the first device 111 are separated from each other, and the first device corresponding portion 121 is separated from the intermediate layer 120 . In this case, in the hidden portion 121a and the protruding portion 121b of the first element-corresponding portion 121 , the adhesive force between the both 121a and 121b is between the first element 111 and the first element-corresponding portion 121 . Since it is relatively higher than the adhesive force of , depending on circumstances, they may be separated from the intermediate layer 120 together without being separated from each other in general. As the hidden portion 121a of the first device-corresponding portion 121 is separated from the intermediate layer 120 , it is located in a space in which the hidden portion 121a previously existed (that is, between the device 111 and the one surface 120a). An empty space, that is, a via (via, 111v) is created in a partial space of the intermediate layer 120). In other words, a via 111v is generated in the intermediate layer 120 corresponding to the location where the device 111 is installed, and the device 111 can be substantially exposed to the outside. The planarization unit 150 may apply rotational force and frictional force to the other element-corresponding parts 123 and 125 while temporarily or relatively moving, whereby the other element-corresponding parts 123 and 125 are also moved from the intermediate layer 120 . fall off and be removed. Accordingly, at least one via 113v and 115v corresponding to each of the devices 113 and 115 is formed in the intermediate layer 120 as shown in FIG. 5 .

도 6은 비아가 형성된 기판에 다른 기판이 장착되는 일례를 설명하기 위한 도면이다.6 is a view for explaining an example in which another substrate is mounted on a substrate on which a via is formed.

도 6에 도시된 바와 같이, 각각의 소자(111 내지 115)에 대응하는 비아(111v 내지 115v)가 형성되면, 중간층(120)의 일 면(120a) 방향에는, 중간층(120)의 일 면(120a)에 접하거나 이격되어 다른 소자(미도시), 다른 기판 또는 이들의 조합된 부품(130, 이하 제2 기판)이 장착될 수 있다. 여기서, 제2 기판(130)은 실리콘이나 폴리실리콘 등의 소재로 구현된 것일 수도 있다. 실시예에 따라서, 제2 기판(130)의 장착 전에 각각의 소자(111, 113, 115)에 대응하는 비아(111v, 113v, 115v)에는, 필요에 따라, 금속 소재가 도금되거나 금속 선 등이 삽입 설치될 수도 있다. 이와 같이 중간층(120)의 일 면(120a) 방향에 제2 기판(130) 등이 부착되면, 비아(111v, 113v 115v) 내측에 도금 또는 장착되는 금속 소재 등을 통해 제1 기판(101) 또는 제1 기판(101)에 설치된 소자(110) 등과 제2 기판(130) 또는 이에 부착된 소자는 상호 전기적으로 연결될 수 있게 되고, 이에 따라 수직 적층 구조를 갖는 반도체 장치의 구현이 가능하게 된다.As shown in FIG. 6 , when vias 111v to 115v corresponding to each element 111 to 115 are formed, in the direction of one surface 120a of the intermediate layer 120, one surface of the intermediate layer 120 ( 120a), another element (not shown), another substrate, or a combination thereof 130 (hereinafter referred to as a second substrate) may be mounted in contact with or spaced apart from each other. Here, the second substrate 130 may be made of a material such as silicon or polysilicon. According to the embodiment, before the mounting of the second substrate 130, the vias 111v, 113v, and 115v corresponding to each of the devices 111, 113, and 115 are plated with a metal material or a metal wire, etc., if necessary. It can also be inserted and installed. As such, when the second substrate 130 is attached to one surface 120a of the intermediate layer 120 in the direction of the first substrate 101 or the like through a metal material plated or mounted inside the vias 111v, 113v 115v, etc. The device 110 and the like installed on the first substrate 101 and the second substrate 130 or the device attached thereto can be electrically connected to each other, thereby realizing a semiconductor device having a vertically stacked structure.

상술한 비아(111v, 113v, 115v)를 형성하는 방법은 리소그라피나 플라즈마 애칭 공정 등을 필요로 하지 않는다. 따라서, 이에 기인한 소자(111, 113, 115)의 열화를 방지하면서도 공정 시간 및 비용을 절감할 수 있게 된다. The above-described method of forming the vias 111v, 113v, and 115v does not require lithography or a plasma etching process. Accordingly, it is possible to prevent deterioration of the elements 111 , 113 , and 115 due to this, while reducing process time and cost.

상술한 중간층(120)에 비아(111v, 113v 115v)를 형성하는 방법은, 반도체 장치(도 11의 200)의 제조 방법에 이용될 수 있으며, 예를 들어 수직 배선이 필요한 반도체 장치의 제조 방법에 이용될 수 있다. 여기서, 수직 배선이 필요한 반도체 장치는, 적어도 두 개의 층(도 11의 210, 220)을 포함하는 반도체 장치를 포함할 수 있으며, 일 실시예에 의하면, 수직 적층형 트랜지스터를 포함할 수 있다. 수직 적층형 트랜지스터는, 예를 들어, 수직 적층형의 금속 산화막 반도체 전계효과 트랜지스터(MOSFET: MOS Field-Effect Transistor), 수직 적층형의 핀 전계효과 트랜지스터(FinFET: Fin Field-Effect Transistor), 수직 적층형 고전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistor) 또는 수직 적층형 기능 전계효과 트랜지스터(JFET: Junction Field-Effect Transistor) 등을 포함할 수 있다. 또한, 수직 배선이 필요한 반도체 장치는 3차원 교차점 어레이(cross point array) 구조를 갖는 반도체 장치를 포함할 수도 있다. 이외에도 설계자가 고려 가능한 적어도 하나의 반도체 장치가 상술한 비아 형성 방법을 기반으로 제작 가능하다.The method of forming the vias 111v and 113v 115v in the intermediate layer 120 described above may be used in a method of manufacturing a semiconductor device (200 in FIG. 11 ), for example, in a method of manufacturing a semiconductor device requiring vertical wiring. can be used Here, the semiconductor device requiring vertical wiring may include a semiconductor device including at least two layers ( 210 and 220 of FIG. 11 ), and according to an embodiment, may include a vertically stacked transistor. Vertically stacked transistors include, for example, vertically stacked metal oxide semiconductor field-effect transistors (MOSFETs), vertically stacked fin field-effect transistors (FinFETs), vertically stacked high electron transfer. It may include a high electron mobility transistor (HEMT) or a vertically stacked functional field-effect transistor (JFET), or the like. Also, a semiconductor device requiring vertical wiring may include a semiconductor device having a three-dimensional cross point array structure. In addition, at least one semiconductor device that a designer can consider can be manufactured based on the above-described method of forming a via.

이하 도 7 내지 도 11을 참조하여, 반도체 장치의 제조 방법의 일 실시예에 대해 설명하도록 한다.Hereinafter, an embodiment of a method of manufacturing a semiconductor device will be described with reference to FIGS. 7 to 11 .

도 7은 반도체 장치의 제조 방법의 일 실시예에 대한 흐름도이고, 도 8은 반도체 장치의 제조 방법의 일례를 설명하기 위한 제1 도이다.7 is a flowchart of an embodiment of a method of manufacturing a semiconductor device, and FIG. 8 is a first diagram illustrating an example of a method of manufacturing a semiconductor device.

도 7 및 도 8에 도시된 바에 의하면, 먼저 제1 층(210)을 형성하기 위한 기판(211, 이하 하부 기판)이 마련되고, 하부 기판(211) 위에 적어도 하나의 소자(213)가 배치되어 형성될 수 있다(20). 이 경우, 적어도 하나의 소자(213)는 금속 소재로 구현된 금속 소자(213a), 일례로 접촉 금속 소자를 포함할 수 있으며, 여기서 금속 소재는, 예를 들어, 상술한 바와 같이 구리, 텅스텐, 은, 금 및/또는 백금 등을 포함할 수 있다.7 and 8 , first, a substrate 211 (hereinafter referred to as a lower substrate) for forming the first layer 210 is prepared, and at least one device 213 is disposed on the lower substrate 211 . may be formed (20). In this case, the at least one element 213 may include a metal element 213a implemented with a metal material, for example, a contact metal element, where the metal material is, for example, copper, tungsten, silver, gold and/or platinum, and the like.

도 9는 반도체 장치의 제조 방법의 일례를 설명하기 위한 제2 도이다.9 is a second diagram for explaining an example of a method of manufacturing a semiconductor device.

순차적으로 하부 기판(211) 및 적어도 하나의 소자(213, 213a) 위에 중간층(215)이 형성된다(22). 중간층(215)은 예를 들어 이산화규소를 기반으로 구현된 것일 수 있으나, 이에 한정되진 않는다. 중간층(215)이 하부 기판(211) 및 소자(213, 213a) 위에 형성되면, 중간층(215)의 상면(215a)에는 돌출된 부분(217, 217a)이 존재하게 된다. 돌출된 부분(217, 217a)은 적어도 하나의 소자(213, 213a)에 대응하여 존재하게 되며, 적어도 하나의 소자(213, 213a)가 배치된 위치에 대응하는 위치에 존재할 수 있다. 이 경우, 돌출된 부분 중 일부(217a, 이하 제1 돌출부)는 금속 소자(213a)에 대응하고, 다른 일부(217)는 금속 소자(213a) 이외의 소자(213), 일례로 게이트(Gate) 등에 대응할 수도 있다.An intermediate layer 215 is sequentially formed on the lower substrate 211 and the at least one device 213 and 213a ( 22 ). The intermediate layer 215 may be implemented based on, for example, silicon dioxide, but is not limited thereto. When the intermediate layer 215 is formed on the lower substrate 211 and the devices 213 and 213a , protruding portions 217 and 217a are present on the upper surface 215a of the intermediate layer 215 . The protruding portions 217 and 217a may exist in correspondence with the at least one element 213 and 213a, and may exist at a position corresponding to a position where the at least one element 213 and 213a is disposed. In this case, a portion 217a of the protruding portion (hereinafter, referred to as the first protrusion) corresponds to the metal element 213a, and the other portion 217 is an element 213 other than the metal element 213a, for example, a gate. You can also respond.

도 10은 반도체 장치의 제조 방법의 일례를 설명하기 위한 제3 도이다.Fig. 10 is a third view for explaining an example of a method for manufacturing a semiconductor device.

순차적으로 중간층(215)의 일 면(215a)에 대해 평탄화 공정이 수행되고, 이에 따라 적어도 하나의 비아가 중간층(215)에 형성되게 된다(24). 평탄화 공정은 상술한 평탄화부(150)에 의해 수행될 수도 있으나, 이에 한정되는 건 아니다. 평탄화 공정 과정에서 평탄화부(150)가 대략 요구 회전 속도(예를 들어, 100rpm) 또는 그 이상의 회전 속도까지 급격히 가속되거나, 요구 회전 속도 또는 그 이상의 회전 속도로 회전하거나 및/또는 일정한 시간 이상 회동하는 경우, 돌출된 부분(217, 217a) 중 금속 소자(213a)에 대응하는 제1 돌출부(217a)와, 제1 돌출부(217a)에서 대응하는 금속 소자(213a)에 까지 연장된 일 부분은 평탄화부(150)에 의해 인가되는 회전력 및 마찰력에 의해 중간층(215)으로부터 이탈되게 되고, 이에 따라 금속 소자(213a)에 대응하는 비아(213v)가 생성되게 된다. 이 경우, 돌출된 부분(217, 217a) 중 금속 소자(213a) 이외의 소자(213)에 대응하는 부분은 돌출된 부분(217)만 이탈하여 제거될 수도 있다. 다시 말해서, 돌출된 부분(217)으로부터 소자(213)까지 연장된 내측 부분은 이탈하지 않게 될 수도 있다. 이에 따라 중간층(215)에는 금속 소자(213a) 이외의 소자(213)에 대응하는 비아는 형성되지 않을 수도 있다.A planarization process is sequentially performed on one surface 215a of the intermediate layer 215 , and thus at least one via is formed in the intermediate layer 215 ( 24 ). The planarization process may be performed by the planarization unit 150 described above, but is not limited thereto. In the planarization process, the planarization unit 150 is rapidly accelerated to approximately the required rotation speed (eg, 100 rpm) or higher rotation speed, rotates at the required rotation speed or higher rotation speed, and/or rotates for a certain period of time or longer. In this case, among the protruding parts 217 and 217a, the first protrusion 217a corresponding to the metal element 213a and one part extending from the first protrusion 217a to the corresponding metal element 213a are planarization parts. It is separated from the intermediate layer 215 by the rotational force and frictional force applied by 150 , and thus the via 213v corresponding to the metal element 213a is generated. In this case, a portion corresponding to the element 213 other than the metal element 213a among the protruding portions 217 and 217a may be removed by leaving only the protruding portion 217 . In other words, the inner portion extending from the protruding portion 217 to the element 213 may not be separated. Accordingly, vias corresponding to elements 213 other than the metal element 213a may not be formed in the intermediate layer 215 .

도 11은 반도체 장치의 제조 방법의 일례를 설명하기 위한 제4 도이다.11 is a fourth diagram for explaining an example of a method for manufacturing a semiconductor device.

비아(213v)가 중간층(215)에 형성되면, 도 11에 도시된 바와 같이, 중간층(215)의 일 면(215a) 및/또는 적어도 하나의 비아(213v) 위로 제2 층(220)이 형성된다. 제2 층(220)은 적어도 하나의 기판(221, 이하 상부 기판)과, 상부 기판(221)에 형성된 적어도 하나의 소자(223)와, 상부 기판(221) 및 적어도 하나의 소자(223)를 차폐하여 형성된 중간층(225)을 포함할 수 있다. 제2 층(220)은 제1 층(210)과 동일한 방법으로 제작될 수도 있고, 또는 일부 또는 전부가 상이한 방법으로 제작될 수도 있다. 또한, 일 실시예에 의하면, 제2 층(220)에도 일정 속도에 따라 일정 기간 동안 평탄화 공정이 수행될 수도 있으며, 이에 따라 제2 층(220)에도 적어도 하나의 비아(미도시)가 형성될 수도 있다. 다른 실시예에 의하면, 제2 층(220)에는 상대적으로 저속의 회전 속도로 및/또는 상대적으로 짧은 기간 동안 평탄화 공정이 수행될 수도 있다. 이 경우, 제2 층(220)에는 비아가 형성되지 않게 된다. 실시예에 따라, 제2 층(220)에 비아가 생성되거나 또는 생성되지 않은 상태에서 제2 층(220)의 일 면에 제3 층(미도시)이 더 형성되는 것도 가능하다. When the via 213v is formed in the intermediate layer 215 , as shown in FIG. 11 , the second layer 220 is formed over one surface 215a and/or at least one via 213v of the intermediate layer 215 . do. The second layer 220 includes at least one substrate 221 (hereinafter referred to as an upper substrate), at least one device 223 formed on the upper substrate 221 , the upper substrate 221 , and at least one device 223 . An intermediate layer 225 formed by shielding may be included. The second layer 220 may be manufactured in the same way as the first layer 210 , or some or all of it may be manufactured in a different way. In addition, according to an embodiment, the planarization process may be performed on the second layer 220 at a constant speed for a certain period of time, and accordingly, at least one via (not shown) may be formed in the second layer 220 as well. may be According to another embodiment, the planarization process may be performed on the second layer 220 at a relatively low rotation speed and/or for a relatively short period of time. In this case, vias are not formed in the second layer 220 . According to an embodiment, a third layer (not shown) may be further formed on one surface of the second layer 220 in a state in which a via is or is not generated in the second layer 220 .

상술한 과정에 의해 도 11에 도시된 바와 같은 수직 적층형 반도체 장치(200)를 제작할 수 있게 된다. 수직 적층형 반도체 장치(200)는, 상술한 바와 같이, 수직 적층형의 금속 산화막 반도체 전계효과 트랜지스터 등과 같은 수직 적층형 트랜지스터나 3차원 교차점 어레이 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.Through the above-described process, the vertically stacked semiconductor device 200 as shown in FIG. 11 can be manufactured. As described above, the vertically stacked semiconductor device 200 may include, but is not limited to, a vertically stacked transistor such as a vertically stacked metal oxide semiconductor field effect transistor or a three-dimensional cross-point array.

이상 비아 형성 방법, 이를 기반으로 하는 반도체 장치의 제조 방법 및 반도체 장치의 여러 실시예에 대해 설명하였으나, 비아 형성 방법, 이를 기반으로 하는 반도체 장치의 제조 방법 및 반도체 장치는 오직 상술한 실시예에 한정되는 것은 아니다. 해당 기술 분야에서 통상의 지식을 가진 자가 상술한 실시예를 기초로 수정 및 변형하여 구현 가능한 다양한 장치나 방법 역시 상술한 비아 형성 방법, 이를 기반으로 하는 반도체 장치의 제조 방법 및 반도체 장치의 일례가 될 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성 요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나 다른 구성 요소 또는 균등물에 의하여 대치되거나 또는 치환되더라도 상술한 비아 형성 방법, 이를 기반으로 하는 반도체 장치의 제조 방법 및 반도체 장치의 일 실시예가 될 수 있다.The via formation method, the semiconductor device manufacturing method based thereon, and various embodiments of the semiconductor device have been described above, but the via formation method, the semiconductor device manufacturing method and the semiconductor device based thereon are limited only to the above-described embodiments. it's not going to be Various devices or methods that can be implemented by a person skilled in the art by modifying and modifying based on the above-described embodiment will also be examples of the above-described method for forming a via, a method for manufacturing a semiconductor device based thereon, and a semiconductor device. can For example, the described techniques are performed in an order different from the described method, and/or the described components of a system, structure, apparatus, circuit, etc., are combined or combined in a different form than the described method, or other components or Even if they are substituted or substituted by equivalents, the above-described method for forming a via, a method for manufacturing a semiconductor device based thereon, and an embodiment of the semiconductor device may be used.

101: 제1 기판
110: 소자
111v, 113v, 115v: 비아
120: 중간층
121: 소자 대응 부분
150: 평탄화부
159: 제어부101: first substrate
110: element
111v, 113v, 115v: via
120: middle layer
121: element corresponding part
150: flattening unit
159: control unit

Claims (9)

적어도 하나의 소자가 형성된 기판에 중간층이 형성되는 단계;
상기 중간층의 일 면에 대해 요구 회전 속도로 미리 정의된 기간 동안 평탄화를 수행하여 상기 적어도 하나의 소자에 대응하는 적어도 하나의 부분을 상기 중간층으로부터 이탈시킴으로써, 상기 적어도 하나의 소자에 대응하는 적어도 하나의 비아를 상기 중간층에 형성하는 단계;를 포함하는 비아 형성 방법.
forming an intermediate layer on a substrate on which at least one device is formed;
At least one portion corresponding to the at least one element is formed by performing planarization on one surface of the intermediate layer for a predefined period at a required rotational speed to release at least one portion corresponding to the at least one element from the intermediate layer. and forming a via in the intermediate layer.
 제1항에 있어서,
상기 요구 회전 속도는, 적어도 90 이상의 분당 회전수를 포함하는 비아 형성 방법.
According to claim 1,
The required rotational speed includes at least 90 or more revolutions per minute.
 제1항에 있어서,
상기 미리 정의된 기간은, 적어도 25초의 기간을 포함하는 비아 형성 방법.
According to claim 1,
wherein the predefined period comprises a period of at least 25 seconds.
 제1항에 있어서,
상기 평탄화는 상기 중간층의 일 면에 대해 회전력 및 마찰력을 인가 가능한 평탄화부에 의해 수행되되, 상기 평탄화부의 회전 속도는 상기 요구 회전 속도까지 단 기간 동안 급격히 가속되는 비아 형성 방법.
According to claim 1,
The planarization is performed by a planarizing part capable of applying a rotational force and a frictional force to one surface of the intermediate layer, wherein the rotational speed of the planarizing part is rapidly accelerated to the required rotational speed for a short period of time.
 제1항에 있어서,
상기 중간층은 이산화규소를 이용하여 제조된 것인 비아 형성 방법.
According to claim 1,
The intermediate layer is a via formation method that is manufactured using silicon dioxide.
 제1항에 있어서,
상기 적어도 하나의 소자는, 금속 소재로 이루어진 적어도 하나의 접촉 금속 소자를 포함하는 비아 형성 방법.
According to claim 1,
The at least one element includes at least one contact metal element made of a metal material.
 제6항에 있어서,
상기 금속 소재는, 구리, 텅스텐, 금, 은 및 백금 중 적어도 하나를 포함하는 비아 형성 방법.
7. The method of claim 6,
The metal material includes at least one of copper, tungsten, gold, silver, and platinum.
 적어도 하나의 소자가 형성된 하부 기판에 중간층이 형성되는 단계;
상기 중간층의 일 면에 대해 요구 회전 속도로 미리 정의된 기간 동안 평탄화를 수행하여 상기 적어도 하나의 소자에 대응하는 적어도 하나의 부분을 상기 중간층으로부터 이탈시킴으로써, 상기 적어도 하나의 소자에 대응하는 적어도 하나의 비아를 상기 중간층에 형성하는 단계; 및
상기 적어도 하나의 비아가 형성된 중간층의 일 면에 상부 기판이 형성되는 단계;를 포함하는 반도체 장치의 제조 방법.
forming an intermediate layer on a lower substrate on which at least one device is formed;
At least one portion corresponding to the at least one element is formed by performing planarization on one surface of the intermediate layer for a predefined period at a required rotational speed to release at least one portion corresponding to the at least one element from the intermediate layer. forming a via in the intermediate layer; and
and forming an upper substrate on one surface of the intermediate layer in which the at least one via is formed.
 제1항 내지 제8항 중 어느 한 항의 방법을 이용하여 제조된 반도체 장치.A semiconductor device manufactured using the method of any one of claims 1 to 8.
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