KR20210069985A - 칩 소자 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 칩 소자 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는 전자 기기 등에 사용되는 표면 실장형의 칩 소자 및 이의 제조 방법에 관한 것이다.
본 발명의 실시 예에 따른 칩 소자는 바디, 상기 바디 내에 마련되는 코일 및 상기 코일과 연결되도록 상기 바디에 마련되는 전극을 포함하는 칩 소자로서, 상기 전극은 상기 바디 내에 마련되는 내부 전극; 및 상기 내부 전극과 연결되고, 상기 바디의 표면에 마련되는 외부 전극;을 포함하고, 상기 내부 전극은 상기 바디로부터 이탈이 방지되도록 상기 바디에 후크 결합된다.
본 발명의 실시 예에 따른 칩 소자는 바디, 상기 바디 내에 마련되는 코일 및 상기 코일과 연결되도록 상기 바디에 마련되는 전극을 포함하는 칩 소자로서, 상기 전극은 상기 바디 내에 마련되는 내부 전극; 및 상기 내부 전극과 연결되고, 상기 바디의 표면에 마련되는 외부 전극;을 포함하고, 상기 내부 전극은 상기 바디로부터 이탈이 방지되도록 상기 바디에 후크 결합된다.
Description
본 발명은 칩 소자 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는 전자 기기 등에 사용되는 표면 실장형의 칩 소자 및 이의 제조 방법에 관한 것이다.
칩 소자는 범용 생활 가전 제품은 물론이고, 휴대용 기기 등과 같은 각종 전자 기기에 다량 사용되고 있다. 최근, 각종 전자 기기가 소형화되고, 경량화됨에 따라서 이를 구성하는 전자 부품 또한 경박 단소화하는 추세에 있다. 한편, 전자 기기의 다기능화 및 디지털 통신 등의 발전으로 인해 사용 주파수 대역이 점차 고주파 영역으로 확대되고 있으며, 이들 전자 기기에 사용되는 전자 부품도 고주파에 대한 대응이 중요한 과제로 되고 있다.
전자 기기에서 노이즈를 제거하기 위한 칩 소자 중 하나인 인덕터(inductor)의 경우, 일반적으로 페라이트(ferrite)와 같은 자성체 코어를 사용한다. 자성체 코어를 이용한 인덕터는 코어 재료로 사용되는 자성체의 종류에 따라 다소 차이는 있지만 일정 주파수 이상에서 손실이 급격하게 증가하고, 코일 선간에서 발생하는 부유 용량에 의해 인덕턴스(inductance)가 급격히 감소하여 기가 헤르츠(GHz) 이상의 고주파 대역에서는 사용이 어려운 문제점이 있다. 자성체 코어를 사용한 인덕터의 이와 같은 제한으로 인하여 고주파 대역에서는 자성체 코어를 사용하지 않는 인덕터가 요구된다.
인덕터의 경우 권선된 형태의 코일을 사용하여 제조되는 권선형의 인덕터와, 코일을 그린 시트(green sheet)를 적층하여 제조되는 적층형의 인덕터가 있다.
권선형의 인덕터는 일반적으로 자성 재료 또는 비자성체 보빈에 코일이 권선된 형태를 가진다. 권선형의 인덕터는 코일 간의 부유 용량(stray capacity)에 의하여 고용량의 인덕턴스를 얻기 위해 권선수를 증가시키면 그에 따라 고주파 특성이 열화되고 부피가 커진다는 등의 단점이 있다.
적층형의 인덕터는 일반적으로 그린 시트(green sheet)를 적층, 가압 및 소결하여 내부에 코일이 형성된 바디를 제조한 후에 바디에 전극을 도포하여 인덕터를 형성한다. 적층형의 인덕터는 대량 생산에 매우 적합한 동시에 고주파 특성이 우수한 장점이 있는 반면, 코일과 연결되는 전극의 결합력이 약해 바디로부터 이탈될 수 있다. 즉, 전자 기기 또는 회로 기판에 실장되는 인덕터에는 인장력이 작용할 수 있는데, 이와 같은 인장력에 의하여 바디와 전극이 분리될 수 있는 문제점이 있다.
본 발명은 바디와 전극의 결합력을 향상시킬 수 있는 칩 소자 및 이의 제조 방법을 제공한다.
또한, 본 발명은 표면 실장이 용이하면서도 우수한 고주파 특성을 나타내는 칩 소자 및 이의 제조 방법을 제공한다.
본 발명의 실시 예에 따른 칩 소자는, 바디, 상기 바디 내에 마련되는 코일 및 상기 코일과 연결되도록 상기 바디에 마련되는 전극을 포함하는 칩 소자로서, 상기 전극은, 상기 바디 내에 마련되는 내부 전극; 및 상기 내부 전극과 연결되고, 상기 바디의 표면에 마련되는 외부 전극;을 포함하고, 상기 내부 전극은 상기 바디로부터 이탈이 방지되도록 상기 바디에 후크 결합된다.
상기 칩 소자는 복수 개의 시트를 적층하여 형성되고, 상기 내부 전극은, 적층 방향에 교차하는 판 형상을 가지는 몸체부; 및 상기 몸체부로부터 적층 방향으로 돌출 또는 함몰되어 마련되는 걸림부;를 포함할 수 있다.
상기 몸체부는 복수 개가 적층 방향으로 배열되고, 상기 걸림부는 복수 개의 몸체부 중 적어도 하나에 마련될 수 있다.
상기 몸체부는 가장자리를 따라 연장되어 상기 외부 전극과 접촉하는 접촉 면 및 상기 접촉 면을 마주보는 내측 면을 가지며, 상기 걸림부는 상기 접촉 면으로부터 이격되어 돌출 형성될 수 있다.
상기 몸체부는 가장자리를 따라 연장되어 상기 외부 전극과 접촉하는 접촉 면 및 상기 접촉 면을 마주보는 내측 면을 가지며, 상기 걸림부는 상기 내측 면으로부터 이격되어 함몰 형성될 수 있다.
상기 걸림부는 복수 개로 형성되어, 상기 접촉 면의 연장 방향과 동일한 방향으로 배열될 수 있다.
상기 걸림부는 상기 접촉 면의 연장 방향과 동일한 방향으로 연장되어 형성될 수 있다.
상기 몸체부는 가장자리를 따라 연장되어 상기 외부 전극과 접촉하는 접촉 면 및 상기 접촉 면을 마주보는 내측 면을 가지며, 상기 걸림부는 상기 내부 전극의 적층 방향을 따른 두께가 상기 접촉 면으로부터 상기 내측 면까지 증가하도록 형성될 수 있다.
상기 내부 전극은, 제1 몸체부; 및 상기 제1 몸체부가 전부 중첩되도록 적층 방향에 교차하는 단면적이 상기 제1 몸체부보다 큰 제2 몸체부;를 포함하고, 상기 걸림부는 상기 제2 몸체부가 상기 제1 몸체부와 중첩되지 않는 영역에 돌출되어 마련될 수 있다.
상기 제1 몸체부 및 제2 몸체부는 각각 복수 개로 마련되고, 복수 개의 제1 몸체부 및 제2 몸체부는 적층 방향으로 교차 배치될 수 있다.
상기 몸체부 및 걸림부는 동일한 물질로 형성되고, 상기 외부 전극은 적어도 일부가 상기 몸체부 및 걸림부와 동일한 물질로 형성될 수 있다.
또한, 본 발명의 실시 예에 따른 칩 소자의 제조 방법은, 패턴용 시트를 마련하는 과정; 상기 패턴용 시트에 음각 형성되는 내부 전극 패턴을 형성하는 과정; 상기 내부 전극 패턴에 전도성 물질을 충진하는 과정; 및 상기 패턴용 시트를 포함하는 복수 개의 시트를 적층하여 가압하는 과정;을 포함하고, 상기 내부 전극 패턴을 형성하는 과정은, 상기 내부 전극 패턴의 깊이를 영역 별로 다르게 조절하는 과정;을 포함한다.
상기 패턴용 시트에 하방으로 음각 형성되는 코일 패턴을 형성하는 과정;을 더 포함하고, 상기 내부 전극 패턴의 나머지 영역은 상기 코일 패턴과 동일한 깊이로 형성할 수 있다.
상기 내부 전극 패턴은 상기 패턴용 시트의 가장자리로부터 내측으로 연장되어 형성되고, 상기 내부 전극 패턴의 깊이를 영역 별로 다르게 조절하는 과정은, 상기 패턴용 시트의 가장자리로부터 내측으로 갈수록 상기 내부 전극 패턴의 깊이가 증가하도록 형성할 수 있다.
또한, 본 발명의 실시 예에 따른 칩 소자의 제조 방법은, 패턴용 시트를 마련하는 과정; 상기 패턴용 시트 상에 전도성 물질을 인쇄하는 과정; 및 상기 패턴용 시트를 포함하는 복수 개의 시트를 적층하여 가압하는 과정;을 포함하고, 상기 전도성 물질을 인쇄하는 과정은, 상기 전도성 물질을 인쇄하여 형성되는 인쇄 패턴의 높이를 영역 별로 다르게 조절하는 과정;을 포함한다.
상기 인쇄 패턴의 높이를 영역 별로 다르게 조절하는 과정은, 상기 패턴용 시트 상에 전도성 물질을 1차 인쇄하여 제1 인쇄 패턴을 형성하는 과정; 및 상기 제1 인쇄 패턴 상의 일부 영역에 상기 전도성 물질을 2차 인쇄하여 제2 인쇄 패턴을 형성하는 과정;을 포함할 수 있다.
상기 인쇄 패턴은 상기 패턴용 시트의 가장자리로부터 내측으로 연장되어 형성되고, 상기 인쇄 패턴의 깊이를 영역 별로 다르게 조절하는 과정은, 상기 패턴용 시트의 가장자리로부터 내측으로 갈수록 상기 인쇄 패턴의 높이가 증가하도록 형성할 수 있다.
또한, 본 발명의 실시 예에 따른 칩 소자의 제조 방법은, 제1 패턴용 시트 및 제2 패턴용 시트를 마련하는 과정; 상기 제1 패턴용 시트에 음각 형성되는 제1 내부 전극 패턴을 형성하는 과정; 상기 제2 패턴용 시트에 음각 형성되는 제2 내부 전극 패턴을 형성하는 과정; 상기 제1 내부 전극 패턴 및 제2 내부 전극 패턴에 전도성 물질을 충진하는 과정; 상기 제1 패턴용 시트 및 제2 패턴용 시트를 포함하는 복수 개의 시트를 적층하여 가압하는 과정;을 포함하고, 상기 제2 내부 전극 패턴은 상기 제1 내부 전극 패턴이 전부 중첩되도록 적층 방향에 교차하는 단면적이 상기 제1 내부 전극 패턴보다 크게 형성된다.
상기 제1 내부 전극 패턴 및 제2 내부 전극 패턴은 각각 동일한 깊이로 형성되고, 상기 복수 개의 시트를 적층하여 가압하는 과정에서, 상기 제2 내부 전극 패턴 중 상기 제1 내부 전극 패턴과 중첩되는 영역에 충진된 전도성 물질에는, 상기 제2 내부 전극 패턴 중 상기 제1 내부 전극 패턴과 중첩되지 않은 영역에 충진된 전도성 물질보다 상대적으로 큰 압력이 가해질 수 있다.
본 발명의 실시 예에 따른 칩 소자 및 이의 제조 방법에 의하면, 코일과 외부 전극을 연결하는 내부 전극을 바디에 후크 결합시켜, 내부 전극에 인장력이 작용하는 경우에도 내부 전극이 바디에 걸려 이탈이 방지될 수 있다.
또한, 간소한 공정에 의해 내부 전극의 몸체부로부터 돌출 또는 함몰되는 걸림부를 형성할 수 있으며, 걸림부를 형성하기 위한 패턴을 다양하게 제어할 수 있게 되어 칩 소자의 전체적인 인덕턴스 값을 다양하게 조절할 수 있다. 이에 의하여, 일정 주파수 이상에서 임피던스의 증가에 따른 손실을 방지하고, 인덕턴스를 증가시켜 기가 헤르츠(GHz) 이상의 고주파 대역에서의 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 칩 소자의 개략적인 모습을 나타내는 도면.
도 2는 도 1의 칩 소자를 A-A' 방향으로 자른 단면의 모습을 나타내는 도면.
도 3은 도 1의 칩 소자를 복수 개의 시트로 분리한 모습을 나타내는 도면.
도 4는 본 발명의 일 실시 예에 따른 칩 소자의 변형 예를 나타내는 도면.
도 5는 도 4의 칩 소자를 B-B' 방향으로 자른 단면의 모습을 나타내는 도면.
도 6은 도 4의 칩 소자를 복수 개의 시트로 분리한 모습을 나타내는 도면.
도 7은 본 발명의 일 실시 예에 따른 걸림부의 다양한 형상을 나타내는 도면.
도 8은 본 발명의 다른 실시 예에 따른 칩 소자의 개략적인 모습을 나타내는 도면.
도 9는 도 8의 칩 소자를 C-C' 방향으로 자른 단면의 모습을 나타내는 도면.
도 10은 본 발명의 일 실시 예에 따른 칩 소자의 제조 방법을 나타내는 도면.
도 11은 본 발명의 다른 실시 예에 따른 칩 소자의 제조 방법을 나타내는 도면.
도 12는 본 발명의 또 다른 실시 예에 따른 칩 소자의 제조 방법을 나타내는 도면.
도 2는 도 1의 칩 소자를 A-A' 방향으로 자른 단면의 모습을 나타내는 도면.
도 3은 도 1의 칩 소자를 복수 개의 시트로 분리한 모습을 나타내는 도면.
도 4는 본 발명의 일 실시 예에 따른 칩 소자의 변형 예를 나타내는 도면.
도 5는 도 4의 칩 소자를 B-B' 방향으로 자른 단면의 모습을 나타내는 도면.
도 6은 도 4의 칩 소자를 복수 개의 시트로 분리한 모습을 나타내는 도면.
도 7은 본 발명의 일 실시 예에 따른 걸림부의 다양한 형상을 나타내는 도면.
도 8은 본 발명의 다른 실시 예에 따른 칩 소자의 개략적인 모습을 나타내는 도면.
도 9는 도 8의 칩 소자를 C-C' 방향으로 자른 단면의 모습을 나타내는 도면.
도 10은 본 발명의 일 실시 예에 따른 칩 소자의 제조 방법을 나타내는 도면.
도 11은 본 발명의 다른 실시 예에 따른 칩 소자의 제조 방법을 나타내는 도면.
도 12는 본 발명의 또 다른 실시 예에 따른 칩 소자의 제조 방법을 나타내는 도면.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 발명의 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 발명을 상세하게 설명하기 위해 도면은 과장되어 도시될 수 있으며, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명의 일 실시 예에 따른 칩 소자의 개략적인 모습을 나타내는 도면이다. 또한, 도 2는 도 1의 칩 소자를 A-A' 방향으로 자른 단면의 모습을 나타내는 도면이고, 도 3은 도 1의 칩 소자를 복수 개의 시트로 분리한 모습을 나타내는 도면이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시 예에 따른 칩 소자는 바디(100), 상기 바디(100) 내에 마련되는 코일(200) 및 상기 코일(200)과 연결되도록 상기 바디(100)에 마련되는 전극(300)을 포함하는 칩 소자로서, 상기 전극(300)은 상기 바디(100) 내에 마련되는 내부 전극(310) 및 상기 내부 전극(310)과 연결되고 상기 바디(100)의 표면에 마련되는 외부 전극(320)을 포함하고, 상기 내부 전극(310)은 상기 바디(100)로부터 이탈이 방지되도록 상기 바디(100)에 후크 결합된다.
이러한, 칩 소자는 인덕터(inductor)를 포함할 수 있으며, 인덕터는 저항, 커패시터(capacitor) 등과 함께 전자 회로를 이루어 노이즈(noise)를 제거하는 대표적인 수동 소자로 사용될 수 있다. 또한, 칩 소자는 복수 개의 시트(110)를 적층하여 형성될 수 있다. 복수 개의 시트(110)는 각각 절연 물질이 박막의 형태로 형성된 것으로서, 인접하는 시트(110) 사이의 경계는 SEM(Scanning Electron Microscope)을 이용하지 않고서는 확인하기 어려울 정도로 일체화될 수 있다.
바디(100)는 다른 구성들이 결합됨과 동시에 칩 소자를 전자 기기 또는 전자 기기 등에 포함되는 회로 기판에 실장하기 위해 마련된다. 바디(100)는 복수 개의 시트(110)가 적층되어 다면체의 형상을 가질 수 있다. 바디(100)는, 예를 들어 도면에 도시된 바와 같이, 복수 개의 시트(110)가 X축 방향으로 적층되어, X축 방향, Y축 방향 및 Z축 방향으로 각각 대향되는 두 평면을 가지는 육면체의 형상을 가질 수 있다. 또한, 바디(100)는 두 개의 평면이 인접한 모서리 또는 세 개의 평면이 인접한 꼭지점이 모따기(chamfering)되어 형성될 수 있다. 모서리 또는 꼭지점은 소정의 경사를 갖도록 형성될 수 있고, 곡면의 형상으로 형성될 수도 있다.
바디(100)는 절연성을 가지는 무기 물질 또는 유기 물질로 형성될 수 있다. 여기서, 바디(100)는 저유전율을 가지는 저온 동시 소성 세라믹(LTCC; Low Temperature Co-fired Ceramic)으로 형성되거나, 열경화성 수지 또는 광경화성 수지로 형성될 수 있다. 또는, 바디(100)는 페라이트(ferrite)와 같은 자성을 가지는 금속 분말을 함유할 수도 있다. 그러나, 바디(100)에 금속 분말이 함유되는 경우 일정 주파수 이상에서 임피던스(impedance)의 증가에 따른 손실이 급격하게 증가하고, 코일(200) 선간에서 발생하는 부유 용량에 의해 인덕턴스(inductance)가 급격히 감소하여 기가 헤르츠(GHz) 이상의 고주파 대역에서는 사용이 어려운 문제점이 있다. 따라서, 본 발명의 실시 예에 따른 바디(100)는 고주파 대역에서의 특성을 향상시키기 위하여 페라이트와 같은 자성을 가지는 금속 분말이 제한적인 함량으로 소량 함유되거나, 금속 분말이 함유되지 않은 무기 물질 또는 유기 물질로 형성될 수 있다.
코일(200)은 바디(100) 내에 마련된다. 이와 같은 코일(200)은 바디(100) 내에서 나선형으로 권선된 형태를 가질 수 있다. 예를 들어, 코일(200)은 'ㄴ'자 형, 'ㄷ'자 형 또는 'ㅁ'자 형 등과 같이 다양하게 굴절된 형태의 코일 도체(210)가 X축 방향으로 적층되고, 적층된 각 코일 도체(210)는 비아(via)를 통하여 접속되어 전체적으로 나선형으로 권선된 형태를 가질 수 있다. 여기서, 코일(200)은 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 니켈(Ni), 팔라듐(Pd) 및 이들의 합금으로부터 이루어지는 군으로부터 선택된 하나 이상의 금속으로 형성될 수 있으며, 코일(200)의 일측 단부는 어느 하나의 내부 전극(310)과 연결되며, 코일(200)의 타측 단부는 다른 하나의 내부 전극(310)과 연결될 수 있다.
코일(200)은 바디(100) 내에 마련되며, 전술한 바와 같이 바디(100)는 자성을 가지는 금속 분말이 함유되지 않은 무기 물질 또는 유기 물질로 형성될 수 있다. 따라서, 코일(200)의 내부 공간 즉, 코어(core)는 자성을 가지는 금속 분말이 함유되지 않은 무기 물질 또는 유기 물질로 충진된다. 금속 분말이 함유되지 않은 무기 물질 또는 유기 물질은 낮은 유전율을 가지며, 코일(200)의 내부 공간이 이와 같이 낮은 유전율을 가지는 물질로 채워지게 되면 일정 주파수 이상에서 임피던스의 증가에 따른 손실을 방지하고, 고주파 특성을 향상시킬 수 있다.
전극(300)은 코일(200)과 연결되도록 바디(100)에 마련된다. 여기서, 전극(300)은 바디(100) 내에 마련되는 내부 전극(310) 및 상기 내부 전극(310)과 연결되고 상기 바디(100)의 표면에 마련되는 외부 전극(320)을 포함할 수 있다.
내부 전극(310)은 바디(100) 내에 마련되어 상기 바디(100)의 표면에 마련되는 외부 전극(320)과 연결된다. 이와 같은 내부 전극(310)은 적층 방향, 예를 들어 X축 방향에 교차하는 Y-Z 평면으로 연장되는 판 형상을 가지는 몸체부(312)를 포함할 수 있으며, 몸체부(312)는 복수 개로 마련되어 바디(100) 내에서 X축 방향으로 배열될 수 있다. 여기서, 몸체부(312)의 일부 가장자리는 바디(100)의 표면으로 노출되어 외부 전극(320)과 접촉하는 접촉 면(312a)을 형성한다. 이와 같은 접촉 면(312a)은 적층 방향에 교차하는 적어도 일 방향으로 연장될 수 있다. 즉, 접촉 면(312a)은 도면에 도시된 바와 같이, Z축 방향 및 X축 방향으로 연장될 수 있다. 이때, 몸체부(312)의 일부 가장자리는 바디(100) 내에서 상기 접촉 면(312a)을 마주보는 내측 면(312b)을 형성한다. 여기서, 몸체부(312)의 내측 면(312b)은 상기 접촉 면(312a)으로부터 소정 간격 이격되어 시트(110) 내에서 코일 도체(210)의 충분한 형성 공간을 확보하기 위하여 접촉 면(312a)과 동일하게 Z축 방향 및 X축 방향으로 연장될 수 있다. 이에, 몸체부(312)는 X축 방향으로 보았을 때 'ㄴ'자 형의 판 형상을 가질 수 있다.
본 발명의 실시 예에 따른 내부 전극(310)은 바디(100)로부터 이탈이 방지되도록 상기 바디(100)에 후크(hook) 결합된다. 여기서, 후크 결합이라 함은 내부 전극(310)에 인장력이 작용하는 경우 내부 전극(310)이 바디(100)에 걸려 이탈이 방지되도록 결합되는 구조를 의미한다. 후크 결합을 위하여, 내부 전극(310)은 적층 방향에 교차하는 판 형상을 가지는 몸체부(312) 외에, 상기 몸체부(312)로부터 적층 방향으로 돌출 또는 함몰되어 마련되는 걸림부(314)를 포함할 수 있다. 여기서, 걸림부(314)는 내부 전극(310)에 인장력이 작용하는 경우 내부 전극(310)이 바디(100)에 걸리도록 체결하는 구성이다.
일반적으로 복수 개의 시트(110)를 적층하여 형성되는 칩 소자는 시트(110) 내에 코일(200)을 형성하는 코일 도체(210) 및 내부 전극(310)을 형성하고, 복수 개의 시트(110)를 적층 및 가압한 후 바디(100)의 표면에 외부 전극(320)을 형성하여 제조된다. 이와 같은 적층형의 인덕터는 적층 방향에 교차하는 일정 두께의 판 형상을 가지는 몸체부(312)만을 구비하여 몸체부(312)의 일부 가장자리가 바디(100)의 표면으로 노출되어 외부 전극(320)과 연결되는데, 외부 전극(320)에 적층 방향과 교차하는 방향으로 인장력이 작용하는 경우 내부 전극(310)이 바디(100)로부터 쉽게 이탈될 수 있는 문제점을 가진다.
따라서, 본 발명의 일 실시 예에 따른 칩 소자는 바디(100) 내에 마련되는 내부 전극(310)이 적층 방향에 교차하는 판 형상을 가지는 몸체부(312) 외에 상기 몸체부(312)로부터 적층 방향으로 돌출 또는 함몰되어 마련되는 걸림부(314)를 더 포함한다. 이와 같은 걸림부(314)에 의하여 바디(100)와 내부 전극(310)의 접합 면적을 증가시킬 수 있을 뿐만 아니라, 외부 전극(320)에 적층 방향과 교차하는 방향으로 인장력이 작용하는 경우 내부 전극(310)이 바디(100)로부터 이탈되지 않도록 걸림부(314)를 통해 바디(100) 내에서 내부 전극(310)을 체결할 수 있다.
이때, 걸림부(314)는 몸체부(312)로부터 적층 방향, 예를 들어 X축 방향으로 돌출 또는 함몰되어 형성될 수 있다. 또한, 몸체부(312)가 X축 방향을 따라 복수 개로 마련되는 경우 걸림부(314)는 복수 개의 몸체부(312) 중 적어도 하나에 마련될 수 있다. 도면에서는 걸림부(314)가 복수 개의 몸체부(312) 모두에 형성되는 모습을 도시하였으나, 걸림부(314)는 복수 개의 몸체부(312) 중 일부 몸체부(312)에만 마련될 수도 있음은 물론이다.
여기서, 걸림부(314)는 도시된 바와 같이 내부 전극(310)의 적층 방향을 따른 두께가 내부 전극(310)의 접촉 면(312a)으로부터 내부 전극(310)의 내측 면(312b)까지 증가하도록 형성될 수 있다. 즉, 걸림부(314)는 X축 방향으로 몸체부(312)로부터 전체적으로 돌출되어 형성될 수 있으며, 이때 걸림부(314)는 몸체부(312)의 접촉 면(312a)으로부터 몸체부(312)의 내측 면(312b)까지 돌출되는 높이가 연속적으로 증가하여 전체적인 내부 전극(310)의 적층 방향을 따른 두께가 접촉 면(312a)으로부터 내측 면(312b)까지 연속적으로 증가할 수 있다. 이와 같이, 걸림부(314)를 접촉 면(312a)으로부터 내측 면(312b)까지 내부 전극(310)의 적층 방향을 따른 두께가 연속적으로 증가하도록 형성하는 경우, 외부 전극(320)에 Z축 방향 또는 Y축 방향으로 인장력이 작용하는 경우 내부 전극(310)이 바디(100)로부터 이탈되지 않도록 바디(100) 내에서 내부 전극(310)이 걸리도록 체결할 수 있다.
여기서, 몸체부(312)와 걸림부(314)는 동일한 물질로 형성될 수 있다. 즉, 몸체부(312)와 걸림부(314)는 모두 예를 들어, 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 니켈(Ni), 팔라듐(Pd) 및 이들의 합금으로부터 이루어지는 군으로부터 선택된 하나 이상의 금속으로 형성될 수 있으며, 몸체부(312)가 구리(Cu)로 형성되는 경우 걸림부(314) 또한 구리(Cu)로 형성될 수 있다. 여기서, 걸림부(314)는 몸체부(312)와 일체로 형성될 수 있다. 즉, 걸림부(314)는 내부 전극(310)을 형성하는 과정에서 몸체부(312)와 일체로 형성될 수 있으며, 이와 같이 걸림부(314)를 형성하는 구체적인 내용과 관련하여는 후술하기로 한다.
외부 전극(320)은 내부 전극(310)과 연결되도록 바디(100)의 표면에 마련된다. 내부 전극(310)의 몸체부(312)가 복수 개로 마련되는 경우, 외부 전극(320)은 각 몸체부(312)와 접촉 면(312a)을 통하여 모두 연결될 수 있다. 또한, 외부 전극(320)은 내부 전극(310)을 통해 코일(200)의 양 단부에 각각 연결되도록 복수 개로 마련될 수 있다. 이와 같은 외부 전극(320)은 전자 기기 또는 회로 기판과의 전기적 연결을 위한 다양한 형상을 가질 수 있음은 물론이다. 외부 전극(320)은 바디(100)의 일 평면 또는 인접한 복수의 평면 상으로 연장되어 마련될 수 있다. 예를 들어, 외부 전극(320)은 Y축 방향으로 대향되는 바디(100)의 양 측면으로부터 바디(100)의 저면으로 각각 연장되는 'ㄴ'자 형으로 형성될 수 있다.
외부 전극(320)은, 예를 들어 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 니켈(Ni), 팔라듐(Pd) 및 이들의 합금으로부터 이루어지는 군으로부터 선택된 하나 이상의 금속으로 형성될 수 있다. 또한, 외부 전극(320)은 적어도 일부가 내부 전극(310) 및 걸림부(314)를 형성하는 물질과 동일한 물질로 형성될 수 있다. 예를 들어, 내부 전극(310) 및 걸림부(314)가 은(Ag)로 형성되는 경우, 외부 전극(320)은 니켈(Ni)과 주석(Sn)의 적층체로 이루어질 수 있다.
도 4는 본 발명의 일 실시 예에 따른 칩 소자의 변형 예를 나타내는 도면이다. 또한, 도 5는 도 4의 칩 소자를 B-B' 방향으로 자른 단면의 모습을 나타내는 도면이고, 도 6은 도 4의 칩 소자를 복수 개의 시트(110)로 분리한 모습을 나타내는 도면이다.
도 4 내지 도 6을 참조하면, 본 발명의 일 실시 예에 따른 칩 소자의 변형 예는 본 발명의 일 실시 예에 따른 칩 소자와 적층 방향이 상이한 형태를 가진다. 즉, 본 발명의 일 실시 예에 따른 칩 소자의 변형 예는 복수 개의 시트(110)가 Z축 방향으로 적층되어 형성된다.
여기서, 내부 전극(310)의 몸체부(312)는 Z축 방향에 교차하는 X-Y 평면으로 연장되는 판 형상을 가질 수 있다. 또한, 몸체부(312)는 복수 개로 마련되어 바디(100) 내에서 Z축 방향으로 배열될 수 있다. 이 경우, 외부 전극(320)에 접촉하는 몸체부(312)의 접촉 면(312a)은 X축 방향을 따른 바디(100)의 양 측면 및 Y축 방향을 따른 바디(100)의 일 측면을 모두 경유하도록 X축 방향 및 Y축 방향으로 연장될 수 있다. 또한, 몸체부(312)의 내측 면(312b)은 시트(110) 내에서 코일 도체(210)의 충분한 형성 공간을 확보하기 위하여 접촉 면(312a)과 동일하게 X축 방향 및 Y축 방향으로 연장될 수 있다. 이에, 몸체부(312)는 Z축 방향으로 보았을 때 'ㄷ'자 형의 판 형상을 가질 수 있다.
이때, 걸림부(314)는 몸체부(312)로부터 Z축 방향으로 돌출 또는 함몰되어 형성될 수 있다. 또한, 걸림부(314)는 Z축 방향으로 몸체부(312)로부터 전체적으로 돌출되어 형성될 수 있으며, 걸림부(314)는 몸체부(312)의 접촉 면(312a)으로부터 몸체부(312)의 내측 면(312b)까지 돌출되는 높이가 연속적으로 증가하여 전체적인 내부 전극(310)의 적층 방향을 따른 두께가 접촉 면(312a)으로부터 내측 면(312b)까지 연속적으로 증가할 수 있음은 전술한 바와 같다. 이와 같이, 걸림부(314)를 접촉 면(312a)으로부터 내측 면(312b)까지 내부 전극(310)의 적층 방향을 따른 두께가 연속적으로 증가하도록 형성하는 경우, 외부 전극(320)에 X축 방향 또는 Y축 방향으로 인장력이 작용하는 경우 내부 전극(310)이 바디(100)로부터 이탈되지 않도록 바디(100) 내에서 내부 전극(310)을 체결할 수 있다.
한편, 외부 전극(320)은 내부 전극(310)과 연결되도록 바디(100)의 표면에 마련된다. 여기서, 외부 전극(320)은 Y축 방향으로 대향되는 바디(100)의 양 측면으로부터 X축 방향으로 대향되는 바디(100)의 양 측면 및 Z축 방향으로 대향되는 바디(100)의 양 측면으로 각각 연장되어 형성될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 걸림부(314)의 다양한 형상을 나타내는 도면이다. 여기서, 도 7(a)는 걸림부(314)가 몸체부(312)로부터 전체적으로 함몰되어 마련됨으로써 내부 전극(310)의 적층 방향을 따른 두께가 내부 전극(310)의 접촉 면(312a)으로부터 내부 전극(310)의 내측 면(312b)까지 연속적으로 증가하도록 형성되는 모습을 나타내고, 도 7(b)는 걸림부(314)가 몸체부(312)로부터 돌출 및 함몰되어 마련됨으로써 내부 전극(310)의 적층 방향을 따른 두께가 내부 전극(310)의 접촉 면(312a)으로부터 내부 전극(310)의 내측 면(312b)까지 연속적으로 증가하도록 형성되는 모습을 나타낸다. 또한, 도 7(c)는 몸체부(312)의 일 위치에서 몸체부(312)로부터 돌출되어 걸림부(314)가 형성되는 모습을 나타내고, 도 7(d)는 몸체부(312)의 일 위치에서 몸체부(312)로부터 함몰되어 걸림부(314)가 형성되는 모습을 나타낸다.
도 1 내지 도 6에서는 걸림부(314)가 몸체부(312)로부터 전체적으로 돌출되어 형성되는 실시 예에 대하여 설명하였다. 그러나, 걸림부(314)는 몸체부(312)로부터 적층 방향으로 돌출 또는 함몰되어 외부 전극(320)에 인장력이 작용하는 경우, 내부 전극(310)이 바디(100)로부터 이탈되지 않도록 내부 전극(310)이 바디(100)에 걸리는 다양한 형상으로 형성될 수 있다.
도 7(a)에 도시된 변형 예와 같이, 걸림부(314)는 몸체부(312)로부터 전체적으로 함몰되어 내부 전극(310)의 적층 방향을 따른 두께가 몸체부(312)의 접촉 면(312a)으로부터 몸체부(312)의 내측 면(312b)까지 연속적으로 증가하도록 형성될 수 있다. 즉, 걸림부(314)는 몸체부(312)의 접촉 면(312a)으로부터 몸체부(312)의 내측 면(312b)까지 몸체부(312)로부터 함몰되는 깊이가 연속적으로 감소하여 전체적인 내부 전극(310)의 적층 방향을 따른 두께가 접촉 면(312a)으로부터 내측 면(312b)까지 연속적으로 증가할 수 있다.
또한, 도 7(b)에 도시된 변형 예와 같이, 걸림부(314)는 몸체부(312)로부터 돌출 및 함몰되어 내부 전극(310)의 적층 방향을 따른 두께가 몸체부(312)의 접촉 면(312a)으로부터 몸체부(312)의 내측 면(312b)까지 연속적으로 증가하도록 형성될 수 있다. 즉, 걸림부(314)는 몸체부(312)의 접촉 면(312a)으로부터 몸체부(312)의 일 위치까지 함몰되는 깊이가 연속적으로 감소하고, 몸체부(312)의 일 위치로부터 몸체부(312)의 내측 면(312b)까지 돌출되는 높이가 연속적으로 증가하여 전체적인 내부 전극(310)의 적층 방향을 따른 두께가 접촉 면(312a)으로부터 내측 면(312b)까지 연속적으로 증가할 수 있다.
또한, 도 7(c)에 도시된 변형 예와 같이, 걸림부(314)는 몸체부(312)의 적어도 일 위치에서 몸체부(312)로부터 돌출되어 형성될 수 있다. 즉, 걸림부(314)는 몸체부(312)의 적어도 일 위치에서 적층 방향으로 내부 전극(310)이 돌출되는 핀(pin) 형상을 가질 수 있다. 이때, 걸림부(314)는 외부 전극(320)에 인장력이 작용하는 경우, 내부 전극(310)이 바디(100)로부터 이탈되지 않도록 몸체부(312)의 접촉 면(312a)으로부터 이격된 적어도 일 위치에서 돌출되도록 형성될 수 있다. 또한, 이와 같이 돌출 형성되는 걸림부(314)는 접촉 면(312a)의 연장 방향과 동일한 방향으로 연장되어 형성되거나, 복수 개로 마련되어 접촉 면(312a)의 연장 방향과 동일한 방향으로 배열될 수도 있음은 물론이다.
또한, 도 7(d)에 도시된 변형 예와 같이, 걸림부(314)는 몸체부(312)의 적어도 일 위치에서 몸체부(312)로부터 함몰되어 형성될 수 있다. 즉, 걸림부(314)는 몸체부(312)의 적어도 일 위치에서 적층 방향으로 내부 전극(310)이 핀 형상으로 함몰되어 형성될 수 있다. 이때, 걸림부(314)는 외부 전극(320)에 인장력이 작용하는 경우, 내부 전극(310)이 바디(100)로부터 이탈되지 않도록 몸체부(312)의 내측 면(312b)으로부터 이격된 적어도 일 위치에서 함몰되도록 형성될 수 있다. 또한, 이와 같이 함몰 형성되는 걸림부(314)는 접촉 면(312a)의 연장 방향과 동일한 방향으로 연장되어 형성되거나, 복수 개로 마련되어 접촉 면(312a)의 연장 방향과 동일한 방향으로 배열될 수도 있음은 물론이다.
도면에서는 걸림부(314)가 몸체부(312)의 하측에서 돌출 또는 함몰되어 형성되는 모습만을 도시하였으나, 걸림부(314)는 몸체부(312)의 상측에서 돌출 또는 함몰되어 형성되거나 몸체부(312)의 상측 및 하측으로 각각 돌출 또는 함몰되어 형성될 수도 있음은 물론이다.
도 8은 본 발명의 다른 실시 예에 따른 칩 소자의 개략적인 모습을 나타내는 도면이고, 도 9는 도 8의 칩 소자를 C-C' 방향으로 자른 단면의 모습을 나타내는 도면이다.
도 8 및 도 9를 참조하면, 본 발명의 다른 실시 예에 따른 칩 소자는 본 발명의 일 실시 예 및 그 변형 예와 내부 전극(310)의 구조만이 상이한 형태를 가진다. 즉, 본 발명의 다른 실시 예에 따른 칩 소자의 내부 전극(310)은 제1 몸체부(316) 및 상기 제1 몸체부(316)가 전부 중첩되도록 적층 방향에 교차하는 단면적이 상기 제1 몸체부(316)보다 큰 제2 몸체부(318)를 포함하고, 걸림부(314)는 상기 제2 몸체부(318)가 상기 제1 몸체부(316)와 중첩되지 않는 영역에 돌출되어 마련된다.
여기서, 제1 몸체부(316) 및 제2 몸체부(318)는 각각 복수 개로 마련될 수 있으며, 복수 개의 제1 몸체부(316) 및 제2 몸체부(318)는 적층 방향으로 교차 배치될 수 있다. 여기서, 걸림부(314)는 제2 몸체부(318)가 제1 몸체부(316)와 중첩되지 않는 영역에 제2 몸체부(318) 각각으로부터 돌출되어 마련될 수 있다. 이때, 걸림부(314)는 적층 방향을 따른 제2 몸체부(318)의 양면에 각각 형성될 수 있으며, 제2 몸체부(318)가 제1 몸체부(316)와 중첩되지 않는 영역에서 바디(100)의 내부로 갈수록 그 두께가 연속적으로 증가하도록 형성될 수도 있다. 이는, 전술한 본 발명의 일 실시 예에서 몸체부(312)가 'ㄴ'자 형의 판 형상을 가지는 경우 및 본 발명의 일 실시 예의 변형 예에서 몸체부(312)가 'ㄷ'자 형의 판 형상을 가지는 경우 모두에 적용될 수 있다.
본 발명의 다른 실시 예에 따른 칩 소자는 걸림부(314)의 형성 과정이 본 발명의 일 실시 예 및 그 변형 예와 상이하다. 즉, 본 발명의 다른 실시 예에 따른 칩 소자는 복수 개의 시트(110)를 적층 및 가압하여 제조할 수 있다. 이때, 적층 방향에 교차하는 단면적이 상이한 제1 몸체부(316)와 제2 몸체부(318)를 교차 배치하는 경우, 복수 개의 시트(110)를 적층하여 전체적으로 동일한 압력으로 가압하는 경우에도 제2 몸체부(318) 중에서 제1 몸체부(316)와 중첩되는 영역은 상부와 하부에 배치된 제1 몸체부(316)에 의하여 상대적으로 큰 압력이 가해지는 반면, 제2 몸체부(318) 중에서 제1 몸체부(316)와 중첩되지 않는 영역은 상대적으로 작은 압력이 가해지게 된다. 이에, 걸림부(314)는 제2 몸체부(318)가 제1 몸체부(316)와 중첩되지 않는 영역에서 바디(100)의 내부로 갈수록 그 두께가 연속적으로 증가하도록 형성될 수 있다. 이와 같이 본 발명의 다른 실시 예에 따른 칩 소자에서 걸림부(314)를 형성하는 상세한 과정은 칩 소자의 제조 방법과 관련하여 후술하기로 한다.
도 10은 본 발명의 일 실시 예에 따른 칩 소자의 제조 방법을 나타내는 도면이다.
도 10을 참조하면, 본 발명의 일 실시 예에 따른 칩 소자의 제조 방법은 패턴용 시트(110)를 마련하는 과정, 상기 패턴용 시트(110) 상면에 하방으로 음각 형성되는 내부 전극 패턴(310d)을 형성하는 과정, 상기 내부 전극 패턴(310d)에 전도성 물질을 충진하는 과정 및 상기 패턴용 시트(110)를 포함하는 복수 개의 시트(110)를 적층하여 가압하는 과정을 포함하고, 상기 내부 전극 패턴(310d)을 형성하는 과정은 상기 내부 전극 패턴(310d)의 깊이를 영역 별로 다르게 조절하는 과정을 포함한다.
본 발명의 일 실시 예에 따른 칩 소자의 제조 방법은, 먼저 패턴용 시트(110)를 마련한다. 패턴용 시트(110)를 마련하는 과정은 절연성을 가지는 무기 물질 또는 유기 물질을 포함하는 원료 분말을 이용하여 저온 동시 소성 세라믹 등의 슬러리(slurry)를 제조하고, 제조된 슬러리를 닥터 블레이드(doctor blade) 등의 방법으로 가공하여 박막의 형태를 가지는 패턴용 시트(110)를 마련한다. 이와 같은 패턴용 시트(110)는 1㎛ 이상, 500㎛ 이하의 두께를 가질 수 있다.
내부 전극 패턴(310d)을 형성하는 과정은 패턴용 시트(110)의 상면으로부터 하방으로 소정 깊이의 내부 전극 패턴(310d)을 음각 형성한다. 내부 전극 패턴(310d)은 패턴용 시트(110)의 전체 두께에 대해 깊이 방향으로 오목하게 함몰되는 홈을 의미하며, 내부 전극 패턴(310d)을 형성하는 과정에서는 코일(200), 보다 상세하게는 패턴용 시트(110)에 구비되는 코일 도체(210)를 형성하기 위한 코일 패턴(210d)을 형성하는 과정이 동시에 수행될 수 있다. 이 경우, 코일 패턴(210d)은 1㎛ 이상, 50㎛ 이하의 깊이로 형성되고, 내부 전극 패턴(310d)은 1㎛ 이상, 100㎛ 이하의 깊이로 형성될 수 있다. 또한, 이에 의하여 코일(200)은 1㎛ 이상, 50㎛ 이하의 두께를 가질 수 있으며, 내부 전극(310)은 1㎛ 이상, 100㎛ 이하의 두께를 가질 수 있다.
여기서, 내부 전극 패턴(310d)은 스크린 프린팅 또는 레이저 성형 가공에 의하여 세공될 수 있다. 특히, 레이저 성형 가공은 고밀도의 열원으로 레이저를 사용하여 재료를 가공하는 방법으로서, 레이저 빔을 재료의 표면에 조사하면 재료 표면의 온도가 급격히 올라가 재료가 용융됨과 동시에 증발됨으로써 재료가 제거되어 가공이 이루어진다. 레이저를 이용하면 고속으로 가열하여 가공하므로 열 변형층이 좁고, 아주 단단하거나 잘 깨어지기 쉬운 재료의 가공이 쉽다. 또한, 복잡한 모양의 부품을 미세하게 가공할 수 있는 장점이 있다. 물론, 내부 전극 패턴(310d)의 형성 방법은 레이저 성형 가공에 한정되는 것은 아니며, 패턴용 시트(110)를 정밀하게 음각 가공할 수 있는 다양한 방법을 사용할 수 있음은 물론이다.
본 발명의 일 실시 예에 따른 칩 소자의 제조 방법에서는 내부 전극 패턴(310d)을 형성하는 과정이 상기 내부 전극 패턴(310d)의 깊이를 영역 별로 다르게 조절하는 과정을 포함한다. 전술한 바와 같이, 내부 전극(310)은 몸체부(312) 및 걸림부(314)를 포함할 수 있는데, 여기서, 내부 전극 패턴(310d)의 깊이를 영역 별로 다르게 조절하는 과정은 걸림부(314)를 형성하기 위하여 내부 전극 패턴(310d)의 깊이를 영역 별로 다르게 조절할 수 있다. 예를 들어, 내부 전극 패턴(310d) 중 코일 패턴(210d)과 동일한 깊이로 형성되는 영역은 몸체부(312)가 형성될 수 있으며, 내부 전극 패턴(310d) 중 코일 패턴(210d)보다 깊거나 얕게 형성되는 영역은 걸림부(314)가 형성될 수 있다.
내부 전극 패턴(310d)은 상기 내부 전극 패턴(310d)에 충진된 전도성 물질이 외부 전극(320)과 연결되도록 패턴용 시트(110)의 가장자리로부터 내측으로 연장되어 형성된다. 이때, 내부 전극 패턴(310d)의 깊이를 영역 별로 다르게 조절하는 과정은, 도 10 (a)에 도시된 바와 같이 내부 전극 패턴(310d) 내에서 패턴용 시트(110)의 가장자리로부터 내측으로 갈수록 깊이가 연속적으로 증가하도록 형성할 수 있다. 이와 같이 내부 전극 패턴(310d)의 깊이를 영역 별로 다르게 조절하는 과정은 레이저의 세기 및 초점을 변화시켜 수행될 수 있다.
도 10에서는 내부 전극 패턴(310d)의 깊이를 영역 별로 다르게 조절하는 과정에서 내부 전극 패턴(310d)이 패턴용 시트(110)의 가장자리로부터 내측으로 갈수록 깊이가 연속적으로 증가하도록 형성되는 모습을 도시하였으나, 내부 전극 패턴(310d)은 일부 영역에서만 내부 전극 패턴(310d)을 코일 패턴(210d)보다 깊게 형성하고, 나머지 영역에서는 코일 패턴(210d)과 동일한 깊이로 형성할 수도 있음은 물론이다. 여기서, 내부 전극 패턴(310d)을 코일 패턴(210d)보다 깊게 형성하는 영역은 접촉 면(312a)으로부터 이격된 영역일 수 있으며, 이 경우 걸림부(314)는 접촉 면(312a)으로부터 이격되어 돌출 형성될 수 있게 된다. 한편, 내부 전극 패턴(310d)은 일부 영역에서만 내부 전극 패턴(310d)을 코일 패턴(210d)보다 얕게 형성하고, 나머지 영역에서는 코일 패턴(210d)과 동일한 깊이로 형성할 수도 있음은 물론이다. 여기서, 내부 전극 패턴(310d)을 코일 패턴(210d)보다 얕게 형성하는 영역은 내측 면(312b)으로부터 이격된 영역일 수 있으며, 이 경우 걸림부(314)는 내측 면(312b)으로부터 이격되어 함몰 형성될 수 있게 된다.
패턴용 시트(110)에 음각으로 코일 패턴(210d) 및 내부 전극 패턴(310d)을 형성하고 나면 패턴용 시트(110)에 형성된 코일 패턴(210d) 및 내부 전극 패턴(310d)을 따라 전도성 물질을 채워 넣어 코일 도체(210) 및 내부 전극(310)을 형성한다. 코일 패턴(210d) 및 내부 전극 패턴(310d)에 채워지는 전도성 물질은 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 니켈(Ni), 팔라듐(Pd) 및 이들의 합금으로부터 이루어지는 군으로부터 선택된 하나 이상의 금속 등의 금속 페이스트일 수 있다. 이때, 전도성 물질을 충진하는 과정은 스크린 프린팅 등의 방법을 이용할 수 있다. 한편, 패턴용 시트(110)에 코일 도체(210)를 상호 연결하기 위하여 관통 형성되는 비아 홀이 형성된 경우 비아 홀 또한 전도성 물질로 충진시킬 수 있다.
전도성 물질을 충진하는 과정 이후에는 패턴용 시트(110)를 평탄화하는 과정이 수행될 수 있다. 패턴용 시트(110)를 평탄화하게 되면 복수 개의 시트(110)를 적층하는 과정에서 파손을 방지하고, 각 시트(110)가 서로 밀착되도록 할 수 있다.
복수 개의 시트(110)를 적층하여 가압하는 과정은, 패턴용 시트(110)를 포함하는 복수 개의 시트(110)를 적층하여 가압한다. 이때, 패턴용 시트(110)는 하부 커버 시트(110)와 상부 커버 시트(110) 사이에 배치되도록 적층될 수 있으며, 여기서, 하부 커버 시트(110)와 상부 커버 시트(110)는 20㎛ 이상, 500㎛ 이하의 두께를 가질 수 있다. 이후, 복수 개의 시트(110)가 적층된 적층체는 열처리를 통하여 가소(binder burn out) 및 소결(sintering)될 수 있다. 가소의 경우 적층체에 포함된 바인더 등의 유기물 성분을 제거하기 위하여 적층체를 대략 600℃ 이하, 보다 상세하게는 250 내지 450℃의 온도에서 열처리할 수 있으며, 소결의 경우 온도를 상승시켜 약 1000℃ 이하, 보다 상세하게는 650 내지 950℃의 온도에서 열처리할 수 있다. 이와 같은 복수 개의 시트(110)를 적층하여 가압하는 과정은 적층형의 칩 소자를 제조하는데 있어 사용되는 다양한 방법으로 수행될 수 있으며, 이에 대한 상세한 설명은 생략하기로 한다.
이후, 적층체의 표면에 외부 전극(320)을 형성하여 칩 소자를 완성한다. 외부 전극(320)은 형성할 외부 전극(320)의 수와 위치에 따라 다양한 방법으로 형성될 수 있는데, 예를 들어, 적층체의 양 끝단을 디핑(dipping)하여 외부 전극(320)을 형성하거나, 인쇄 등과 같은 방법을 이용하여 외부 전극(320)을 형성할 수도 있음은 물론이다.
도 11은 본 발명의 다른 실시 예에 따른 칩 소자의 제조 방법을 나타내는 도면이다.
도 11을 참조하면, 본 발명의 다른 실시 예에 따른 칩 소자의 제조 방법은 패턴용 시트(110)를 마련하는 과정, 상기 패턴용 시트(110) 상에 전도성 물질을 인쇄하는 과정 및 상기 패턴용 시트(110)를 포함하는 복수 개의 시트(110)를 적층하여 가압하는 과정을 포함하고, 상기 전도성 물질을 인쇄하는 과정은 상기 전도성 물질을 인쇄하여 형성되는 인쇄 패턴의 높이를 영역 별로 다르게 조절하는 과정을 포함한다.
패턴용 시트(110)를 마련하는 과정은 본 발명의 일 실시 예에 따른 칩 소자의 제조 방법과 관련하여 전술한 패턴용 시트(110)를 마련하는 과정과 동일하다.
전도성 물질을 인쇄하는 과정은 패턴용 시트(110) 위에 전도성 물질을 인쇄한다. 전도성 물질을 인쇄하는 과정은 패턴용 시트(110) 위에 전도성 페이스트 등의 전도성 물질을 스크린 인쇄하여 이루어질 수 있다. 여기서, 스크린 인쇄는 패턴이 형성되어 있는 스크린 마스크 위를 전도성 물질이 지나면서 패턴 부위로 통과하면서 소정의 패턴이 패턴용 시트(110) 위에 인쇄되는 방법을 의미한다.
본 발명의 다른 실시 예에 따른 칩 소자의 제조 방법에서는 전도성 물질을 인쇄하는 과정이 상기 전도성 물질을 인쇄하여 형성되는 인쇄 패턴의 높이를 영역 별로 다르게 조절하는 과정을 포함한다. 전술한 바와 같이, 내부 전극(310)은 몸체부(312) 및 걸림부(314)를 포함할 수 있는데, 여기서, 인쇄 패턴의 높이를 영역 별로 다르게 조절하는 과정은 걸림부(314)를 형성하기 위하여 인쇄 패턴의 높이를 영역 별로 다르게 조절할 수 있다. 예를 들어, 다른 영역에 비하여 인쇄 패턴이 낮게 형성되는 영역은 몸체부(312)가 형성될 수 있으며, 다른 영역에 비하여 인쇄 패턴이 높게 형성되는 영역은 걸림부(314)가 형성될 수 있다.
이를 위하여, 인쇄 패턴의 높이를 영역 별로 다르게 조절하는 과정은 패턴용 시트(110) 상에 전도성 물질을 1차 인쇄하여 제1 인쇄 패턴(310e)를 형성하는 과정 및 상기 제1 인쇄 패턴(310e) 상의 일부 영역에 상기 전도성 물질을 2차 인쇄하여 제2 인쇄 패턴(310f)을 형성하는 과정을 포함할 수 있다. 도면에서는 제1 인쇄 패턴(310e) 및 제2 인쇄 패턴(310f)에 의하여 내부 전극(310)이 형성되는 모습을 예시적으로 도시하였으나, 패턴용 시트(110) 상에서 하부에 위치하는 인쇄 패턴 상의 일부 영역에 전도성 물질을 3차례 이상 인쇄하여 내부 전극(310)을 형성할 수도 있음은 물론이며, 이에 의하여 내부 전극(310)은 상면이 대략 경사진 형상으로 형성될 수 있다. 한편, 인쇄 패턴은 1㎛ 이상, 100㎛ 이하의 높이로 형성될 수 있으며, 이에 의하여 내부 전극(310)은 1㎛ 이상, 100㎛ 이하의 두께를 가질 수 있다.
또한, 인쇄 패턴은 상기 인쇄 패턴이 외부 전극(320)과 연결되도록 패턴용 시트(110)의 가장자리로부터 내측으로 연장되어 형성될 수 있다. 이때, 인쇄 패턴의 깊이를 영역 별로 다르게 조절하는 과정은 패턴용 시트(110)의 가장자리로부터 내측으로 갈수록 인쇄 패턴의 높이가 연속적으로 증가하도록 형성할 수 있다. 이와 같이 인쇄 패턴의 높이를 연속적으로 증가시키기 위하여는 패턴용 시트(110) 상에 인쇄 패턴을 복수 회로 적층함으로써 형성될 수 있음은 전술한 바와 같다.
도 11에서는 인쇄 패턴의 높이를 영역 별로 다르게 조절하는 과정에서 제2 인쇄 패턴(310f)이 제1 인쇄 패턴(310e)의 최내측으로 배치되는 모습을 도시하였으나, 제2 인쇄 패턴(310f)은 제1 인쇄 패턴(310e)의 최외측을 제외한 다양한 일부 영역 상에 형성할 수도 있음은 물론이다. 즉, 제2 인쇄 패턴(310f)이 형성되는 영역은 접촉면(312a)으로부터 이격된 영역이면 무관하고, 이 경우 걸림부(312)는 접촉 면(312a)로부터 이격되어 상부로 돌출 형성될 수 있게 된다.
복수 개의 시트(110)를 적층하여 가압하는 과정은, 패턴용 시트(110)를 포함하는 복수 개의 시트(110)를 적층하여 가압한다. 이후, 복수 개의 시트(110)가 적층된 적층체는 열처리를 통하여 가소(binder burn out) 및 소결(sintering)될 수 있다. 가소의 경우 적층체에 포함된 바인더 등의 유기물 성분을 제거하기 위하여 적층체를 대략 600℃ 이하, 보다 상세하게는 250 내지 450℃의 온도에서 열처리할 수 있으며, 소결의 경우 온도를 상승시켜 약 1000℃ 이하, 보다 상세하게는 650 내지 950℃의 온도에서 열처리할 수 있다. 이와 같은 복수 개의 시트(110)를 적층하여 가압하는 과정은 적층형의 칩 소자를 제조하는데 있어 사용되는 다양한 방법으로 수행될 수 있으며, 이에 대한 상세한 설명은 생략하기로 한다.
이후, 적층체의 표면에 외부 전극(320)을 형성하여 칩 소자를 완성한다. 외부 전극(320)은 형성할 외부 전극(320)의 수와 위치에 따라 다양한 방법으로 형성될 수 있는데, 예를 들어, 적층체의 양 끝단을 디핑(dipping)하여 외부 전극(320)을 형성하거나, 인쇄 등과 같은 방법을 이용하여 외부 전극(320)을 형성할 수도 있음은 전술한 바와 같다.
도 12는 본 발명의 또 다른 실시 예에 따른 칩 소자의 제조 방법을 나타내는 도면이다.
도 12를 참조하면, 본 발명의 또 다른 실시 예에 따른 칩 소자의 제조 방법은 제1 패턴용 시트(110) 및 제2 패턴용 시트(110)를 마련하는 과정, 상기 제1 패턴용 시트(110)에 하방으로 음각 형성되는 제1 내부 전극 패턴(316d)을 형성하는 과정, 상기 제2 패턴용 시트(110)에 하방으로 음각 형성되는 제2 내부 전극 패턴(318d)을 형성하는 과정, 상기 제1 내부 전극 패턴(316d) 및 제2 내부 전극 패턴(318d)에 전도성 물질을 충진하는 과정, 상기 제1 패턴용 시트(110) 및 제2 패턴용 시트(110)를 포함하는 복수 개의 시트(110)를 적층하여 가압하는 과정을 포함한다.
제1 패턴용 시트(110) 및 제2 패턴용 시트(110)를 마련하는 과정은 본 발명의 일 실시 예에 따른 칩 소자의 제조 방법과 관련하여 전술한 패턴용 시트(110)를 마련하는 과정과 동일하다.
제1 내부 전극 패턴(316d)을 형성하는 과정은 제1 패턴용 시트(110)에 하방으로 음각 형성되는 제1 내부 전극 패턴(316d)을 형성한다. 여기서, 제1 내부 전극 패턴(316d)을 형성하는 과정에서는 제1 패턴용 시트(110)에 구비되는 코일 도체(210)를 형성하기 위한 코일 패턴(210d)을 형성하는 과정이 동시에 수행될 수 있다.
또한, 제2 내부 전극 패턴(318d)을 형성하는 과정은 제2 패턴용 시트(110)에 하방으로 음각 형성되는 제2 내부 전극 패턴(318d)을 형성한다. 여기서, 제2 내부 전극 패턴(318d)을 형성하는 과정에서는 제2 패턴용 시트(110)에 구비되는 코일 도체(210)를 형성하기 위한 코일 패턴(210d)을 형성하는 과정이 동시에 수행될 수 있다.
이때, 제2 내부 전극 패턴(318d)은 제1 내부 전극 패턴(316d)이 전부 중첩되도록 적층 방향에 교차하는 단면적이 상기 제1 내부 전극 패턴(316d)보다 크게 형성된다. 즉, 제2 내부 전극 패턴(318d)은 제1 내부 전극 패턴(316d)이 전부 중첩되도록 제2 내부 전극 패턴(318d)의 단면적(S2)은 제1 내부 전극 패턴(316d)의 단면적(S1)보다 크게 형성된다. 또한, 제1 내부 전극 패턴(316d) 및 제2 내부 전극 패턴(318d)은 제1 내부 전극 패턴(316d) 및 제2 내부 전극 패턴(318d) 각각의 전체 영역에 대하여 균일한 깊이로 형성될 수 있다. 이때, 제1 내부 전극 패턴(316d) 및 제2 내부 전극 패턴(318d)은 코일 패턴(210d)과 동일하거나, 코일 패턴(210d)보다 깊게 형성될 수 있다. 여기서, 제1 내부 전극 패턴(316d)을 형성하는 과정 및 제2 내부 전극 패턴(318d)을 형성하는 과정은 전술한 바와 같이 스크린 프린팅 또는 레이저 성형 가공에 의하여 이루어질 수 있다.
이후, 코일 패턴(210d), 제1 내부 전극 패턴(316d) 및 제2 내부 전극 패턴(318d)에 전도성 물질을 충진하는 과정이 수행된다. 코일 패턴(210d), 제1 내부 전극 패턴(316d) 및 제2 내부 전극 패턴(318d)에 채워지는 전도성 물질은 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 니켈(Ni), 팔라듐(Pd) 및 이들의 합금으로부터 이루어지는 군으로부터 선택된 하나 이상의 금속 등의 금속 페이스트일 수 있음은 전술한 바와 같다. 한편, 제1 패턴용 시트(110) 및 제2 패턴용 시트(110)에 코일 도체(210)를 상호 연결하기 위하여 관통 형성되는 비아 홀이 형성된 경우 비아 홀 또한 전도성 물질로 충진시킬 수 있다.
복수 개의 시트(110)를 적층하여 가압하는 과정은, 제1 패턴용 시트(110) 및 제2 패턴용 시트(110)를 포함하는 복수 개의 시트(110)를 적층하여 가압한다. 본 발명의 다른 실시 예에 따른 칩 소자의 제조 방법에서는 제1 패턴용 시트(110) 및 제2 패턴용 시트(110)를 포함하는 복수 개의 시트(110)를 적층하여 가압하는 과정에서 걸림부(314)가 형성된다. 전술한 바와 같이, 제2 내부 전극 패턴(318d)은 제1 내부 전극 패턴(316d)이 전부 중첩되도록 제2 내부 전극 패턴(318d)(S2)의 단면적(S2)은 제1 내부 전극 패턴(316d)의 단면적(S1)보다 크게 형성된다. 이와 같이, 제1 내부 전극 패턴(316d)이 전부 중첩되도록 제2 내부 전극 패턴(318d)의 단면적(S2)을 제1 내부 전극 패턴(316d)의 단면적(S1)보다 크게 형성하는 경우, 복수 개의 시트(110)를 적층하여 가압하는 과정에서 상기 제2 내부 전극 패턴(318d) 중 상기 제1 내부 전극 패턴(316d)과 중첩되는 영역에 충진된 전도성 물질에는, 상기 제2 내부 전극 패턴(318d) 중 상기 제1 내부 전극 패턴(316d)과 중첩되지 않은 영역에 충진된 전도성 물질보다 상대적으로 큰 압력이 가해지게 된다. 즉, 제2 내부 전극 패턴(318d) 중에서 제1 내부 전극 패턴(316d)과 중첩되는 영역에 충진된 전도성 물질은 제2 내부 전극 패턴(318d)의 상부와 하부에 위치하는 제1 내부 전극 패턴(316d)에 충진된 전도성 물질로 부터 높은 압력을 받게 된다. 반면, 제2 내부 전극 패턴(318d) 중에서 제1 내부 전극 패턴(316d)과 중첩되지 않는 영역에 충진된 전도성 물질은 제2 내부 전극 패턴(318d)의 상부와 하부에 전도성 물질이 배치되지 않게 되어 상대적으로 낮은 압력을 받게 된다. 이에 의하여, 복수 개의 시트(110)를 적층하여 가압하는 과정에 제2 내부 전극 패턴(318d) 중에서 제1 내부 전극 패턴(316d)과 중첩되지 않는 영역에 충진된 전도성 물질은 적층 방향을 따라 돌출되게 되며, 이에 의하여 내부 전극(310)이 바디(100)로부터 이탈되지 않도록 하는 걸림부(314)가 형성될 수 있다.
제1 패턴용 시트(110) 및 제2 패턴용 시트(110)를 포함하는 복수 개의 시트(110)가 적층된 적층체는 열처리를 통하여 탈지 및 소결되며, 이후 적층체의 표면에 외부 전극(320)을 형성하여 칩 소자를 완성한다. 외부 전극(320)은 적층체의 양 끝단을 디핑하거나 인쇄 등과 같은 방법을 이용하여 형성될 수 있음은 전술한 바와 같다.
이와 같이, 본 발명의 실시 예에 따른 칩 소자 및 이의 제조 방법에 의하면, 코일(200)과 외부 전극(320)을 연결하는 내부 전극(310)을 바디(100)에 후크 결합시켜, 내부 전극(310)에 인장력이 작용하는 경우에도 내부 전극(310)이 바디(100)에 걸려 이탈이 방지될 수 있다.
또한, 간소한 공정에 의해 내부 전극(310)의 몸체부(312)로부터 돌출 또는 함몰되는 걸림부(314)를 형성할 수 있으며, 걸림부(314)를 형성하기 위한 패턴을 다양하게 제어할 수 있게 되어 칩 소자의 전체적인 인덕턴스 값을 다양하게 조절할 수 있다. 이에 의하여, 일정 주파수 이상에서 임피던스의 증가에 따른 손실을 방지하고, 인덕턴스를 증가시켜 기가 헤르츠(GHz) 이상의 고주파 대역에서의 특성을 향상시킬 수 있다.
상기에서, 본 발명의 바람직한 실시 예가 특정 용어들을 사용하여 설명 및 도시되었지만 그러한 용어는 오로지 본 발명을 명확하게 설명하기 위한 것일 뿐이며, 본 발명의 실시 예 및 기술된 용어는 다음의 청구범위의 기술적 사상 및 범위로부터 이탈되지 않고서 여러 가지 변경 및 변화가 가해질 수 있는 것은 자명한 일이다. 이와 같이 변형된 실시 예들은 본 발명의 사상 및 범위로부터 개별적으로 이해되어져서는 안 되며, 본 발명의 청구범위 안에 속한다고 해야 할 것이다.
100: 바디
110: 시트
200: 코일 210: 코일 도체
220: 비아 300: 전극
310: 내부 전극 312: 몸체부
314: 걸림부 316: 제1 몸체부
318: 제2 몸체부 320: 외부 전극
200: 코일 210: 코일 도체
220: 비아 300: 전극
310: 내부 전극 312: 몸체부
314: 걸림부 316: 제1 몸체부
318: 제2 몸체부 320: 외부 전극
Claims (19)
- 바디, 상기 바디 내에 마련되는 코일 및 상기 코일과 연결되도록 상기 바디에 마련되는 전극을 포함하는 칩 소자로서,
상기 전극은,
상기 바디 내에 마련되는 내부 전극; 및
상기 내부 전극과 연결되고, 상기 바디의 표면에 마련되는 외부 전극;을 포함하고,
상기 내부 전극은 상기 바디로부터 이탈이 방지되도록 상기 바디에 후크 결합되는 칩 소자. - 청구항 1에 있어서,
상기 칩 소자는 복수 개의 시트를 적층하여 형성되고,
상기 내부 전극은,
적층 방향에 교차하는 판 형상을 가지는 몸체부; 및
상기 몸체부로부터 적층 방향으로 돌출 또는 함몰되어 마련되는 걸림부;를 포함하는 칩 소자. - 청구항 2에 있어서,
상기 몸체부는 복수 개가 적층 방향으로 배열되고,
상기 걸림부는 복수 개의 몸체부 중 적어도 하나에 마련되는 칩 소자. - 청구항 2에 있어서,
상기 몸체부는 가장자리를 따라 연장되어 상기 외부 전극과 접촉하는 접촉 면 및 상기 접촉 면을 마주보는 내측 면을 가지며,
상기 걸림부는 상기 접촉 면으로부터 이격되어 돌출 형성되는 칩 소자. - 청구항 2에 있어서,
상기 몸체부는 가장자리를 따라 연장되어 상기 외부 전극과 접촉하는 접촉 면 및 상기 접촉 면을 마주보는 내측 면을 가지며,
상기 걸림부는 상기 내측 면으로부터 이격되어 함몰 형성되는 칩 소자. - 청구항 4 또는 청구항 5에 있어서,
상기 걸림부는 복수 개로 형성되어, 상기 접촉 면의 연장 방향과 동일한 방향으로 배열되는 칩 소자. - 청구항 4 또는 청구항 5에 있어서,
상기 걸림부는 상기 접촉 면의 연장 방향과 동일한 방향으로 연장되어 형성되는 칩 소자. - 청구항 2에 있어서,
상기 몸체부는 가장자리를 따라 연장되어 상기 외부 전극과 접촉하는 접촉 면 및 상기 접촉 면을 마주보는 내측 면을 가지며,
상기 걸림부는 상기 내부 전극의 적층 방향을 따른 두께가 상기 접촉 면으로부터 상기 내측 면까지 증가하도록 형성되는 칩 소자. - 청구항 3에 있어서,
상기 내부 전극은,
제1 몸체부; 및
상기 제1 몸체부가 전부 중첩되도록 적층 방향에 교차하는 단면적이 상기 제1 몸체부보다 큰 제2 몸체부;를 포함하고,
상기 걸림부는 상기 제2 몸체부가 상기 제1 몸체부와 중첩되지 않는 영역에 돌출되어 마련되는 칩 소자. - 청구항 9에 있어서,
상기 제1 몸체부 및 제2 몸체부는 각각 복수 개로 마련되고,
복수 개의 제1 몸체부 및 제2 몸체부는 적층 방향으로 교차 배치되는 칩 소자. - 청구항 2에 있어서,
상기 몸체부 및 걸림부는 동일한 물질로 형성되고,
상기 외부 전극은 적어도 일부가 상기 몸체부 및 걸림부와 동일한 물질로 형성되는 칩 소자. - 패턴용 시트를 마련하는 과정;
상기 패턴용 시트에 음각 형성되는 내부 전극 패턴을 형성하는 과정;
상기 내부 전극 패턴에 전도성 물질을 충진하는 과정; 및
상기 패턴용 시트를 포함하는 복수 개의 시트를 적층하여 가압하는 과정;을 포함하고,
상기 내부 전극 패턴을 형성하는 과정은,
상기 내부 전극 패턴의 깊이를 영역 별로 다르게 조절하는 과정;을 포함하는 칩 소자의 제조 방법. - 청구항 12에 있어서,
상기 패턴용 시트에 하방으로 음각 형성되는 코일 패턴을 형성하는 과정;을 더 포함하고,
상기 내부 전극 패턴의 나머지 영역은 상기 코일 패턴과 동일한 깊이로 형성하는 칩 소자의 제조 방법. - 청구항 12에 있어서,
상기 내부 전극 패턴은 상기 패턴용 시트의 가장자리로부터 내측으로 연장되어 형성되고,
상기 내부 전극 패턴의 깊이를 영역 별로 다르게 조절하는 과정은,
상기 패턴용 시트의 가장자리로부터 내측으로 갈수록 상기 내부 전극 패턴의 깊이가 증가하도록 형성하는 칩 소자의 제조 방법. - 패턴용 시트를 마련하는 과정;
상기 패턴용 시트 상에 전도성 물질을 인쇄하는 과정; 및
상기 패턴용 시트를 포함하는 복수 개의 시트를 적층하여 가압하는 과정;을 포함하고,
상기 전도성 물질을 인쇄하는 과정은,
상기 전도성 물질을 인쇄하여 형성되는 인쇄 패턴의 높이를 영역 별로 다르게 조절하는 과정;을 포함하는 칩 소자의 제조 방법. - 청구항 15에 있어서,
상기 인쇄 패턴의 높이를 영역 별로 다르게 조절하는 과정은,
상기 패턴용 시트 상에 전도성 물질을 1차 인쇄하여 제1 인쇄 패턴을 형성하는 과정; 및
상기 제1 인쇄 패턴 상의 일부 영역에 상기 전도성 물질을 2차 인쇄하여 제2 인쇄 패턴을 형성하는 과정;을 포함하는 칩 소자의 제조 방법. - 청구항 15에 있어서,
상기 인쇄 패턴은 상기 패턴용 시트의 가장자리로부터 내측으로 연장되어 형성되고,
상기 인쇄 패턴의 깊이를 영역 별로 다르게 조절하는 과정은,
상기 패턴용 시트의 가장자리로부터 내측으로 갈수록 상기 인쇄 패턴의 높이가 증가하도록 형성하는 칩 소자의 제조 방법. - 제1 패턴용 시트 및 제2 패턴용 시트를 마련하는 과정;
상기 제1 패턴용 시트에 음각 형성되는 제1 내부 전극 패턴을 형성하는 과정;
상기 제2 패턴용 시트에 음각 형성되는 제2 내부 전극 패턴을 형성하는 과정;
상기 제1 내부 전극 패턴 및 제2 내부 전극 패턴에 전도성 물질을 충진하는 과정;
상기 제1 패턴용 시트 및 제2 패턴용 시트를 포함하는 복수 개의 시트를 적층하여 가압하는 과정;을 포함하고,
상기 제2 내부 전극 패턴은 상기 제1 내부 전극 패턴이 전부 중첩되도록 적층 방향에 교차하는 단면적이 상기 제1 내부 전극 패턴보다 큰 칩 소자의 제조 방법. - 청구항 18에 있어서,
상기 제1 내부 전극 패턴 및 제2 내부 전극 패턴은 각각 동일한 깊이로 형성되고,
상기 복수 개의 시트를 적층하여 가압하는 과정에서,
상기 제2 내부 전극 패턴 중 상기 제1 내부 전극 패턴과 중첩되는 영역에 충진된 전도성 물질에는, 상기 제2 내부 전극 패턴 중 상기 제1 내부 전극 패턴과 중첩되지 않은 영역에 충진된 전도성 물질보다 상대적으로 큰 압력이 가해지는 칩 소자의 제조 방법.
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| KR1020190159918A KR20210069985A (ko) | 2019-12-04 | 2019-12-04 | 칩 소자 및 이의 제조 방법 |
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|---|---|---|---|---|
| KR20170097489A (ko) | 2016-02-18 | 2017-08-28 | 삼성전기주식회사 | 코일 전자부품 |
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