KR20210067964A - Memory based on 2-terminal vertical thyristor using metal oxide - Google Patents
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Abstract
Description
본 발명은 금속 산화물질(Metal oxide)의 적층을 이용한 2단자 수직형 사이리스터 기반 1T-DRAM(1-transistor dynamic random access memory) 구성하고, 크로스 포인트 메모리(cross-point-memory)의 다중층(multilayer)을 형성하는 기술에 관한 것이다.The present invention configures a two-terminal vertical thyristor-based 1T-DRAM (1-transistor dynamic random access memory) using a stack of metal oxide, and a multilayer of a cross-point-memory. ) is related to the technology of forming
DRAM 메모리 셀은 1개의 n-MOSFET 트랜지스터와 1개의 실린더형 커패시터로 이루어져 있으며, 현재 DRAM 메모리 셀 트랜지스터의 디자인 룰(게이트 길이)이 20 nm급이며 실린더형 커패시터 높이가 약 1.5 um로서 현재 64 Gb까지의 집적도를 달성했다.A DRAM memory cell consists of one n-MOSFET transistor and one cylindrical capacitor. The design rule (gate length) of the current DRAM memory cell transistor is 20 nm, and the height of the cylindrical capacitor is about 1.5 um, up to 64 Gb. density was achieved.
그러나, DRAM 메모리 셀 집적도가 1 Terra bit(1 Tb)가 되기 위해서는 트랜지스터의 디자인 룰이 10 nm급 이하가 되어야하고 실린더형 커패시터 높이가 약 2.0 um이상이 되어야 하나, 특히 실린더형 커패시터 높이가 2.0 um이상이 되면 실린더형 커패시터 간 bridge현상이 발생하는 물리적 한계에 직면하고 있다.However, in order to achieve a DRAM memory cell density of 1 Terra bit (1 Tb), the transistor design rule should be less than 10 nm and the height of the cylindrical capacitor should be about 2.0 um or more. In particular, the height of the cylindrical capacitor should be 2.0 um. If this happens, we are facing a physical limitation in which a bridge phenomenon occurs between cylindrical capacitors.
특히, 메모리 반도체의 성능가속화 요구는 지금까지 주 메모리 반도체인 DRAM (dynamic random access memory)에 있어 매년 평균 2 nm의 scaling down을 추진해오고 있었으나, 이러한 경향을 따르면 2020 년도에는 10 nm 급 대역으로 scaling down되어 물리적 한계에 도달한다.In particular, the demand for performance acceleration of memory semiconductors has been pushing for an average of 2 nm scaling down every year in DRAM (dynamic random access memory), the main memory semiconductor. to reach physical limits.
알려진 사이리스터 기반 1T-DRAM의 경우 p-n-p-n 구조에서 양 끝에 anode와 cathode 2단자, 그리고 가운데 base 영역 중 한 곳에 gate 1단자로 총 3단자를 갖고 있으며, SOI 기판을 기반으로 하여 수평구조로 이루어져서 scaling down에 한계를 가지고 있다.In the case of a known thyristor-based 1T-DRAM, it has a total of 3 terminals: anode and cathode 2 terminals at both ends in a pnpn structure, and a gate 1 terminal in one of the base areas in the center. It has limitations.
p-n-p-n 또는 n-p-n-p 구조의 2단자 수직형 사이리스터 기반 1T-DRAM은 3단자에 비하여 scaling down에서의 이점이 있으며 base region의 두께 및 농도 등을 조절하며 VLU 및 VLD를 VLD < 1/2VP 의 조건을 만족하도록 하여 selector 소자 없이도 cross-point memory를 구현할 수 있다는 이점이 있다.Two-terminal vertical thyristor-based 1T-DRAM with pnpn or npnp structure has an advantage in scaling down compared to three-terminal, and controls the thickness and concentration of the base region, and sets V LU and V LD to V LD < 1/2V P There is an advantage that cross-point memory can be implemented without a selector element by satisfying the conditions.
다만, n-p-n-p 또는 -p-n-p-n 구조의 단결정 silicon 기반 소자는 metal위에 단결정구조의 doped Si을 형성할 수 없으므로, Metal-n-p-n-p-Metal-n-p-n-p- 형태의 소자 주성이 불가함. 따라서 종래의 구성으로 cross-point-memory의 multi-layer 형성이 불 가능하다.However, single-crystal silicon-based devices with n-p-n-p or -p-n-p-n structures cannot form single-crystal doped Si on metal. Therefore, it is impossible to form a multi-layer of cross-point-memory with the conventional configuration.
본 발명은 Metal oxide 적층을 이용한 2단자 수직형 사이리스터 기반 1T-DRAM(1-transistor dynamic random access memory) 구성하고, cross-point-memory의 다중층을 형성하는 것을 목적으로 한다.An object of the present invention is to construct a two-terminal vertical thyristor-based 1T-DRAM (1-transistor dynamic random access memory) using a metal oxide stack, and to form a multi-layered cross-point-memory.
본 발명의 일실시예에 따르면 금속 산화물질을 이용한 2단자 수직형 사이리스터 기반 메모리는 금속물질을 이용하여 형성되는 제1 층, 금속 산화물질을 이용하여 형성되는 제2 층, 상기 금속 산화물질을 이용하여 형성되는 제3 층 및 상기 금속물질을 이용하여 형성되는 제4 층을 포함하고, 상기 제1 층, 제2 층, 제3 층 및 제 4층은 순차적으로 적층되어 형성될 수 있다.According to an embodiment of the present invention, a two-terminal vertical thyristor-based memory using a metal oxide material uses a first layer formed using a metal material, a second layer formed using a metal oxide material, and the metal oxide material. and a fourth layer formed using the metal material, and the first layer, the second layer, the third layer, and the fourth layer may be sequentially stacked.
상기 제1층과 상기 제2층은 제1 도전형 물질로 형성되고, 상기 제3층과 상기 제4층은 제2 도전형 물질로 형성될 수 있다.The first layer and the second layer may be formed of a first conductivity type material, and the third layer and the fourth layer may be formed of a second conductivity type material.
상기 제1 도전형 물질은 n형 불순물을 포함하고, 상기 제2 도전형 물질은 p형 불순물을 포함할 수 있다.The first conductivity-type material may include an n-type impurity, and the second conductivity-type material may include a p-type impurity.
상기 제3층은 CoO(Cobalt oxide) 및 SnO(Tin mono oxide) 중 어느 하나의 금속 산화물질을 이용하여 형성될 수 있다.The third layer may be formed by using a metal oxide of any one of cobalt oxide (CoO) and tin mono oxide (SnO).
상기 제3층은 30nm의 박막으로 형성될 수 있다.The third layer may be formed as a thin film of 30 nm.
상기 제2층은 IGZO(Indium gallium zinc oxide) 또는 SrTiO3(strontium titanate) 중 어느 하나의 금속 산화물질을 이용하여 형성될 수 있다.The second layer may be formed using any one of a metal oxide material such as indium gallium zinc oxide (IGZO) or strontium titanate (SrTiO3).
상기 제2층은 30nm의 박막으로 형성될 수 있다.The second layer may be formed as a thin film of 30 nm.
본 발명의 일실시예에 따르면 금속 산화물질을 이용한 2단자 수직형 사이리스터 기반 메모리는 상기 제1층과 오믹 컨택(ohmic contact)을 이루는 금속 배선으로 형성되는 워드 라인 및 상기 제4층과 오믹 컨택(ohmic contact)을 이루는 금속 배선으로 형성되는 비트 라인을 더 포함할 수 있다.According to an embodiment of the present invention, a two-terminal vertical thyristor-based memory using a metal oxide material has a word line formed of a metal wire forming an ohmic contact with the first layer and an ohmic contact with the fourth layer ( It may further include a bit line formed of a metal wire forming an ohmic contact.
상기 제4층과 오믹 컨택을 이루는 금속 배선은 Al이고, 상기 제1층과 오믹 컨택을 이루는 금속 배선은 Pt일 수 있다.The metal line forming the ohmic contact with the fourth layer may be Al, and the metal line forming the ohmic contact with the first layer may be Pt.
본 발명의 일실시예에 따르면 2단자 수직형 사이리스터 기반 크로스 포인트 메모리는 금속물질을 이용하여 형성되는 제1 층, 금속 산화물질을 이용하여 형성되는 제2 층, 상기 금속 산화물질을 이용하여 형성되는 제3 층 및 상기 금속물질을 이용하여 형성되는 제4 층을 포함하는 복수의 메모리 셀, 상기 제1 층과 오믹 컨택을 이루는 금속 배선으로 형성되는 워드 라인 및 상기 제4 층과 오믹 컨택을 이루는 금속 배선으로 형성되는 비트 라인을 포함하고, 상기 제1 층, 제2 층, 제3 층 및 제 4층은 순차적으로 적층되어 형성될 수 있다.According to an embodiment of the present invention, a two-terminal vertical thyristor-based cross-point memory includes a first layer formed using a metal material, a second layer formed using a metal oxide material, and a metal oxide material formed using the metal oxide material. A plurality of memory cells including a third layer and a fourth layer formed using the metal material, a word line formed of a metal wire forming an ohmic contact with the first layer, and a metal forming an ohmic contact with the fourth layer A bit line formed of a wiring may be included, and the first layer, the second layer, the third layer, and the fourth layer may be sequentially stacked.
본 발명은 Metal oxide 적층을 이용한 2단자 수직형 사이리스터 기반 1T-DRAM(1-transistor dynamic random access memory) 구성하고, cross-point-memory의 다중층을 형성할 수 있다.According to the present invention, a two-terminal vertical thyristor-based 1T-DRAM (1-transistor dynamic random access memory) using a metal oxide stack is configured, and a cross-point-memory multi-layer can be formed.
도 1은 본 발명의 일실시예에 따른 IGZO, CoO(우) 채널을 이용한 MOSFET 소자의 I-V curve를 설명하는 도면이다.
도 2는 본 발명의 일실시예에 따른 금속 산화물질을 이용한 2단자 수직형 사이리스터 기반 메모리의 구조를 설명하는 도면이다.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 2단자 수직형 사이리스터 기반 메모리를 이용하여 형성된 cross-point-memory 모식도를 설명하는 도면이다.1 is a diagram illustrating an IV curve of a MOSFET device using an IGZO and CoO (right) channel according to an embodiment of the present invention.
2 is a view for explaining the structure of a two-terminal vertical thyristor-based memory using a metal oxide according to an embodiment of the present invention.
3A to 3C are views for explaining a cross-point-memory schematic diagram formed using a two-terminal vertical thyristor-based memory according to an embodiment of the present invention.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되지 않는다.Specific structural or functional descriptions of the embodiments according to the concept of the present invention disclosed herein are only exemplified for the purpose of explaining the embodiments according to the concept of the present invention, and the embodiment according to the concept of the present invention These may be embodied in various forms and are not limited to the embodiments described herein.
본 발명의 개념에 따른 실시예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시예들을 특정한 개시형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 변경, 균등물, 또는 대체물을 포함한다.Since the embodiments according to the concept of the present invention may have various changes and may have various forms, the embodiments will be illustrated in the drawings and described in detail herein. However, this is not intended to limit the embodiments according to the concept of the present invention to specific disclosed forms, and includes changes, equivalents, or substitutes included in the spirit and scope of the present invention.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만, 예를 들어 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.Terms such as first or second may be used to describe various elements, but the elements should not be limited by the terms. The above terms are used only for the purpose of distinguishing one element from other elements, for example, without departing from the scope of rights according to the concept of the present invention, a first element may be named a second element, Similarly, the second component may also be referred to as the first component.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 표현들, 예를 들어 "~사이에"와 "바로~사이에" 또는 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.When a component is referred to as being “connected” or “connected” to another component, it is understood that the other component may be directly connected or connected to the other component, but other components may exist in between. it should be On the other hand, when it is mentioned that a certain element is "directly connected" or "directly connected" to another element, it should be understood that the other element does not exist in the middle. Expressions describing the relationship between elements, for example, “between” and “between” or “directly adjacent to”, etc. should be interpreted similarly.
본 명세서에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is used only to describe specific embodiments, and is not intended to limit the present invention. The singular expression includes the plural expression unless the context clearly dictates otherwise. In the present specification, terms such as “comprise” or “have” are intended to designate that an embodied feature, number, step, operation, component, part, or combination thereof exists, and includes one or more other features or numbers, It should be understood that the possibility of the presence or addition of steps, operations, components, parts or combinations thereof is not precluded in advance.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in a commonly used dictionary should be interpreted as having a meaning consistent with the meaning in the context of the related art, and should not be interpreted in an ideal or excessively formal meaning unless explicitly defined in the present specification. does not
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 특허출원의 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. However, the scope of the patent application is not limited or limited by these examples. Like reference numerals in each figure indicate like elements.
도 1은 본 발명의 일실시예에 따른 IGZO, CoO(우) 채널을 이용한 MOSFET 소자의 I-V curve를 설명하는 도면이다.1 is a view for explaining an I-V curve of a MOSFET device using an IGZO, CoO (right) channel according to an embodiment of the present invention.
본 발명이 2단자 수직형 사이리스터 기반 1T-DRAM cross-point-memory의 multi-layer형성을 위해서 기존 silicon 기반 사이리스터가 아닌 금속 표면에 증착이 자유로운 새로운 물질의 소자 개발이 필요하다.In order for the present invention to form a multi-layer of a 2-terminal vertical thyristor-based 1T-DRAM cross-point-memory, it is necessary to develop a device of a new material that can be freely deposited on a metal surface rather than an existing silicon-based thyristor.
따라서, n-type의 경우 IGZO(Indium gallium zinc oxide) 또는 SrTiO3(strontium titanate)를 p-type의 경우 CoO(Cobalt oxide) 또는 SnO(Tin mono oxide)로 대체하여 p-n-p-n, n-p-n-p 구조의 단일 셀을 구성하고 각 n-type, p-type 으로 이용된 metal oxide와 ohmic contact을 이루는 metal 배선으로 word line과 bit line을 형성하면 2단자 수직형 사이리스터 기반 1T-DRAM을 구성 될 수 있다.Therefore, in the case of n-type, IGZO (Indium gallium zinc oxide) or SrTiO3 (strontium titanate) is replaced with CoO (Cobalt oxide) or SnO (Tin monooxide) in the case of p-type to form a single cell with a pnpn, npnp structure. And if word lines and bit lines are formed with metal wiring that makes ohmic contact with the metal oxide used for each n-type and p-type, a 2-terminal vertical thyristor-based 1T-DRAM can be constructed.
이와 같이, metal oxide를 이용하는 경우 특히, metal 위 증착 가능하므로 4F2의 cross-point-memory를 다중 층으로 구성할 수 있는 장점이 있다.As such, when metal oxide is used, in particular, since deposition on metal is possible, there is an advantage that the cross-point-memory of 4F2 can be configured in multiple layers.
본 발명의 일실시예에 따르면 2단자 수직형 사이리스터 기반 메모리는 Metal oxide, n-type으로 IGZO, p-type으로 CoO를 이용하여 n-p-n-p 구조 형성될 수 있다.According to an embodiment of the present invention, a two-terminal vertical thyristor-based memory may have an n-p-n-p structure using metal oxide, IGZO as n-type, and CoO as p-type.
도 1을 참고하면, IGZO 30 nm, CoO 30 nm 박막을 채널로 하는 MOSFET 소자 각각 제작하여 PDA 500 ℃에서 n-type, p-type I-V curve 확인할 수 있다. Referring to FIG. 1 , n-type and p-type I-V curves can be confirmed at PDA 500° C. by fabricating MOSFET devices using IGZO 30 nm and CoO 30 nm thin films as channels, respectively.
일례로, n-type IGZO, p-type CoO는 각각 ohmic contact을 이루는 금속을 work function 고려하여 n-type metal로 Al, p-type으로 Pt 선정하여 해당 금속 표면 위 IGZO, CoO를 PVD증착하여 소자 제작될 수 있다. For example, in n-type IGZO and p-type CoO, Al and p-type Pt are selected as n-type metals in consideration of the work function of metals forming ohmic contact, respectively, and IGZO and CoO are PVD-deposited on the metal surface to form a device. can be manufactured.
도 2는 본 발명의 일실시예에 따른 금속 산화물질을 이용한 2단자 수직형 사이리스터 기반 메모리의 구조를 설명하는 도면이다.2 is a view for explaining the structure of a two-terminal vertical thyristor-based memory using a metal oxide according to an embodiment of the present invention.
본 발명의 일실시예에 따르면 금속 산화물질을 이용한 2단자 수직형 사이리스터 기반 메모리는 금속물질을 이용하여 형성되는 제1 층, 금속 산화물질을 이용하여 형성되는 제2 층, 상기 금속 산화물질을 이용하여 형성되는 제3 층 및 상기 금속물질을 이용하여 형성되는 제4 층을 포함하고, 상기 제1 층, 제2 층, 제3 층 및 제 4층은 순차적으로 적층되어 형성될 수 있다.According to an embodiment of the present invention, a two-terminal vertical thyristor-based memory using a metal oxide material uses a first layer formed using a metal material, a second layer formed using a metal oxide material, and the metal oxide material. and a fourth layer formed using the metal material, and the first layer, the second layer, the third layer, and the fourth layer may be sequentially stacked.
일례로, 제 1층은 콘택 비아(contact via)와 인접하거나, 비트라인이 연결되는 층에 기둥형태로 형성될 수 있다.For example, the first layer may be adjacent to a contact via or may be formed in a columnar shape on a layer to which a bit line is connected.
본 발명의 일실시예에 따르면 제1층과 제2층은 제1 도전형 물질로 형성되고, 제3층과 제4층은 제2 도전형 물질로 형성될 수 있다.According to an embodiment of the present invention, the first layer and the second layer may be formed of a first conductivity type material, and the third layer and the fourth layer may be formed of a second conductivity type material.
일례로, 제1 도전형 물질은 n형 불순물을 포함하고, 제2 도전형 물질은 p형 불순물을 포함할 수 있다.For example, the first conductivity-type material may include an n-type impurity, and the second conductivity-type material may include a p-type impurity.
따라서, 본 발명의 일실시예에 따른 2단자 수직형 사이리스터 기반 메모리의 구조 n-n-p-p구조를 나타낼 수 있다.Therefore, the structure of the two-terminal vertical thyristor-based memory according to an embodiment of the present invention can be represented by an n-n-p-p structure.
일례로, 제2층은 IGZO(Indium gallium zinc oxide) 또는 SrTiO3(strontium titanate) 중 어느 하나의 금속 산화물질을 이용하여 형성될 수 있다.For example, the second layer may be formed using any one of a metal oxide material such as indium gallium zinc oxide (IGZO) or strontium titanate (SrTiO3).
본 발명의 일실시예에 따르면 제2층은 30nm의 박막으로 형성될 수 있다.According to an embodiment of the present invention, the second layer may be formed of a 30 nm thin film.
본 발명의 일실시예에 따르면 제3층은 CoO(Cobalt oxide) 및 SnO(Tin mono oxide) 중 어느 하나의 금속 산화물질을 이용하여 형성될 수 있다.According to an embodiment of the present invention, the third layer may be formed using a metal oxide of any one of CoO (Cobalt oxide) and SnO (Tin mono oxide).
일례로, 제3층은 30nm의 박막으로 형성될 수 있다.For example, the third layer may be formed of a thin film of 30 nm.
본 발명의 일실시예에 따르면 제1층과 오믹 컨택(ohmic contact)을 이루는 금속 배선으로 형성되는 워드 라인이 형성될 수 있다.According to an embodiment of the present invention, a word line formed of a metal wire forming an ohmic contact with the first layer may be formed.
일례로, 제4층과 오믹 컨택(ohmic contact)을 이루는 금속 배선으로 형성되는 비트 라인이 형성될 수 있다.For example, a bit line formed of a metal wire forming an ohmic contact with the fourth layer may be formed.
본 발명의 일실시예에 따르면 제4층과 오믹 컨택을 이루는 금속 배선은 Al이고, 제1층과 오믹 컨택을 이루는 금속 배선은 Pt일 수 있다.According to an embodiment of the present invention, the metal wiring forming the ohmic contact with the fourth layer may be Al, and the metal wiring forming the ohmic contact with the first layer may be Pt.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 2단자 수직형 사이리스터 기반 메모리를 이용하여 형성된 cross-point-memory 모식도를 설명하는 도면이다.3A to 3C are views for explaining a schematic diagram of a cross-point-memory formed using a two-terminal vertical thyristor-based memory according to an embodiment of the present invention.
도 3a 내지 도 3c를 참고하면, 본 발명은 Metal oxide 물질을 이용한 2단자 수직형 사이리스터 기반 1T-DRAM(1-transistor dynamic random access memory) 구성할 수 있다.3A to 3C , according to the present invention, a 2-terminal vertical thyristor-based 1-transistor dynamic random access memory (1T-DRAM) using a metal oxide material may be configured.
또한, 본 발명은 Metal oxide 물질을 이용한 1T-DRAM, multi-layer cross-point-memory 형성할 수 있다.In addition, the present invention can form a 1T-DRAM, multi-layer cross-point-memory using a metal oxide material.
또한, 본 발명은 n-type, p-type metal oxide 물질 work function을 고려한 금속 배선 형성할 수 있다.In addition, according to the present invention, it is possible to form a metal wiring in consideration of a work function of an n-type and p-type metal oxide material.
종래의 기술인 1T+1C 구조의 DRAM이 10nm급에서 물리적 한계를 맞이하게 될 텐데 2단자 수직형 사이리스터 기반 1T-DRAM은 capacitor가 없기 때문에 30nm급의 cell size에서도 기존 1T+1C의 10nm급 DRAM의 집적도를 가질 수 있다.The conventional 1T+1C structure DRAM will have a physical limit at the 10nm level. Since the 2-terminal vertical thyristor-based 1T-DRAM does not have a capacitor, even at a 30nm level cell size, the density of the existing 1T+1C 10nm class DRAM is can have
그러나, 고 직접도 구현이 가능한 4F2 구조를 구현하기 위해서 cross-point-memory형태로 개발되어야 한다.However, in order to realize the 4F2 structure that can be implemented with high degree of directness, it must be developed in the form of cross-point-memory.
그러나, 현재 Si 단결정 기반으로는 Metal위 증착이 불가하므로 다중층의 소자를 구현 할 수 없다.However, since deposition on metal is not possible based on the current Si single crystal, a multilayer device cannot be realized.
따라서, 본 발명은 metal oxide로 n-p-n-p 사이리스터 형태의 단일 셀을 구현하게 되면 다중층 cross-point-memory 구현이 가능하게 되므로 집적도 측면에서 매우 유용한 결과를 기대 할 수 있다.Therefore, in the present invention, when a single cell in the form of n-p-n-p thyristor is implemented with metal oxide, a multi-layer cross-point-memory can be implemented, so very useful results can be expected in terms of integration.
본 발명의 일실시예에 따르면 도 2에서 설명된 2단자 수직형 사이리스터 기반 메모리가 복수로 구성된 크로스 포인트 메모리 구조를 형성할 수 있다.According to an embodiment of the present invention, the two-terminal vertical thyristor-based memory illustrated in FIG. 2 may form a cross-point memory structure composed of a plurality of.
본 발명의 일실시예에 따르면 2단자 수직형 사이리스터 기반 크로스 포인트 메모리는 금속물질을 이용하여 형성되는 제1 층, 금속 산화물질을 이용하여 형성되는 제2 층, 상기 금속 산화물질을 이용하여 형성되는 제3 층 및 상기 금속물질을 이용하여 형성되는 제4 층을 포함하는 복수의 메모리 셀, 제1 층과 오믹 컨택을 이루는 금속 배선으로 형성되는 워드 라인 및 제4 층과 오믹 컨택을 이루는 금속 배선으로 형성되는 비트 라인을 포함할 수 있다.According to an embodiment of the present invention, a two-terminal vertical thyristor-based cross-point memory includes a first layer formed using a metal material, a second layer formed using a metal oxide material, and a metal oxide material formed using the metal oxide material. A plurality of memory cells including a third layer and a fourth layer formed using the metal material, a word line formed of a metal wire making an ohmic contact with the first layer, and a metal wire making an ohmic contact with the fourth layer. It may include a formed bit line.
예를 들어, 제1 층, 제2 층, 제3 층 및 제 4층은 순차적으로 적층되어 형성될 수 있다.For example, the first layer, the second layer, the third layer, and the fourth layer may be sequentially stacked.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with reference to the limited drawings, various modifications and variations are possible from the above description by those of ordinary skill in the art. For example, the described techniques are performed in an order different from the described method, and/or the described components of the system, structure, apparatus, circuit, etc. are combined or combined in a different form than the described method, or other components Or substituted or substituted by equivalents may achieve an appropriate result.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.
Claims (10)
금속 산화물질을 이용하여 형성되는 제2 층;
상기 금속 산화물질을 이용하여 형성되는 제3 층; 및
상기 금속물질을 이용하여 형성되는 제4 층을 포함하고,
상기 제1 층, 제2 층, 제3 층 및 제4 층은 순차적으로 적층되어 형성되는 것을 특징으로 하는
금속 산화물질을 이용한 2단자 수직형 사이리스터 기반 메모리.a first layer formed using a metal material;
a second layer formed using a metal oxide;
a third layer formed using the metal oxide; and
A fourth layer formed using the metal material,
wherein the first layer, the second layer, the third layer and the fourth layer are sequentially stacked and formed
Two-terminal vertical thyristor-based memory using metal oxide.
상기 제1 층과 상기 제2 층은 제1 도전형 물질로 형성되고,
상기 제3 층과 상기 제4 층은 제2 도전형 물질로 형성되는 것을 특징으로 하는
금속 산화물질을 이용한 2단자 수직형 사이리스터 기반 메모리.According to claim 1,
The first layer and the second layer are formed of a first conductivity type material,
wherein the third layer and the fourth layer are formed of a second conductivity type material
Two-terminal vertical thyristor-based memory using metal oxide.
상기 제1 도전형 물질은 n형 불순물을 포함하고,
상기 제2 도전형 물질은 p형 불순물을 포함하는 것을 특징으로 하는
금속 산화물질을 이용한 2단자 수직형 사이리스터 기반 메모리.3. The method of claim 2,
The first conductivity type material includes an n-type impurity,
The second conductivity type material is characterized in that it contains a p-type impurity
Two-terminal vertical thyristor-based memory using metal oxide.
상기 제3 층은 CoO(Cobalt oxide) 및 SnO(Tin mono oxide) 중 어느 하나의 금속 산화물질을 이용하여 형성되는 것을 특징으로 하는
금속 산화물질을 이용한 2단자 수직형 사이리스터 기반 메모리.According to claim 1,
The third layer is characterized in that it is formed using a metal oxide of any one of CoO (Cobalt oxide) and SnO (Tin mono oxide).
Two-terminal vertical thyristor-based memory using metal oxide.
상기 제3 층은 30nm의 박막으로 형성되는 것을 특징으로 하는
금속 산화물질을 이용한 2단자 수직형 사이리스터 기반 메모리.5. The method of claim 4,
The third layer is characterized in that it is formed as a thin film of 30 nm
Two-terminal vertical thyristor-based memory using metal oxide.
상기 제2 층은 IGZO(Indium gallium zinc oxide) 또는 SrTiO3(strontium titanate) 중 어느 하나의 금속 산화물질을 이용하여 형성되는 것을 특징으로 하는
금속 산화물질을 이용한 2단자 수직형 사이리스터 기반 메모리.According to claim 1,
The second layer is characterized in that it is formed using any one metal oxide of IGZO (indium gallium zinc oxide) or SrTiO3 (strontium titanate).
Two-terminal vertical thyristor-based memory using metal oxide.
상기 제2 층은 30nm의 박막으로 형성되는 것을 특징으로 하는
금속 산화물질을 이용한 2단자 수직형 사이리스터 기반 메모리.7. The method of claim 6,
The second layer is characterized in that formed as a thin film of 30 nm
Two-terminal vertical thyristor-based memory using metal oxide.
상기 제1 층과 오믹 컨택(ohmic contact)을 이루는 금속 배선으로 형성되는 워드 라인 및
상기 제4 층과 오믹 컨택(ohmic contact)을 이루는 금속 배선으로 형성되는 비트 라인을 더 포함하는 것을 특징으로 하는
금속 산화물질을 이용한 2단자 수직형 사이리스터 기반 메모리.According to claim 1,
a word line formed of a metal wire forming an ohmic contact with the first layer; and
and a bit line formed of a metal wire forming an ohmic contact with the fourth layer.
Two-terminal vertical thyristor-based memory using metal oxide.
상기 제4 층과 오믹 컨택을 이루는 금속 배선은 Al이고
상기 제1 층과 오믹 컨택을 이루는 금속 배선은 Pt인 것을 특징으로 하는
금속 산화물질을 이용한 2단자 수직형 사이리스터 기반 메모리.9. The method of claim 8,
The metal wiring forming the ohmic contact with the fourth layer is Al
The metal wiring forming the ohmic contact with the first layer is Pt
Two-terminal vertical thyristor-based memory using metal oxide.
상기 제1 층과 오믹 컨택을 이루는 금속 배선으로 형성되는 워드 라인; 및
상기 제4 층과 오믹 컨택을 이루는 금속 배선으로 형성되는 비트 라인을 포함하고,
상기 제1 층, 제2 층, 제3 층 및 제 4층은 순차적으로 적층되어 형성되는 것을 특징으로 하는
2단자 수직형 사이리스터 기반 크로스 포인트 메모리.A first layer formed using a metal material, a second layer formed using a metal oxide material, a third layer formed using the metal oxide material, and a fourth layer formed using the metal material a plurality of memory cells;
a word line formed of a metal wire forming an ohmic contact with the first layer; and
and a bit line formed of a metal wiring forming an ohmic contact with the fourth layer;
wherein the first layer, the second layer, the third layer and the fourth layer are sequentially stacked and formed
Two-terminal vertical thyristor based cross-point memory.
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|---|---|---|---|
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2020
- 2020-11-30 KR KR1020200164921A patent/KR20210067964A/en unknown
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