KR20210052416A - 반도체 소자, 제조 방법, 및 제조 도구 - Google Patents

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Abstract

실시예가 장치이다. 장치는, 복수의 개별적 웨이퍼 포켓을 포함하는 총체적 웨이퍼 접시로서, 개별적 웨이퍼 포켓들은 별개의 개별적 웨이퍼 접시들을 구비하며, 개별적 웨이퍼 접시들은 별개의 제1 축들을 중심으로 회전하도록 구성되고, 총체적 웨이퍼 접시는 제2 축을 중심으로 회전하도록 구성되는 것인, 총체적 웨이퍼 접시; 총체적 웨이퍼 접시에 연결되는 모터; 및 개별적 웨이퍼 접시들이 별개의 제1 축들을 중심으로 회전하도록 그리고 총체적 웨이퍼 접시가 제2 축을 중심으로 회전하도록, 모터를 제어하도록 구성되는 제어 유닛을 포함한다.

Description

반도체 소자, 제조 방법, 및 제조 도구{SEMICONDUCTOR DEVICE, METHOD, AND TOOL OF MANUFACTURE}
본 출원은, 본 명세서에 참조로 통합되는 출원인, 2016년 12월 15일 출원된, 미국 가출원번호 제62/434,864호의 우선권의 이익을 주장한다.
반도체 소자들은, 예를 들어, 개인용 컴퓨터, 휴대 전화, 디지털 카메라, 및 다른 전자 장비와 같은, 다양한 전자 응용분야에 사용된다. 반도체 소자들은 전형적으로, 반도체 기판 위에, 절연 또는 유전체 층들, 도전 층들, 및 반도체 층들의 재료를 순차적으로 성막함에 의해, 그리고 자체에 회로 구성요소들 및 요소들을 형성하기 위해 리소그래피를 사용하여 다양한 재료 층을 패턴화함에 의해, 제조된다.
반도체 산업은, 더 많은 구성요소들이 주어진 영역 내에 집적되는 것을 허용하는, 최소 특징부 크기에 관한 지속적인 감소에 의해, 다양한 전자 구성요소들(예를 들어, 트랜지스터들, 다이오드들, 저항기들, 커패시터들, 등)의 집적 밀도를 계속해서 개선하고 있다. 그러나, 최소 특징부 크기가 감소됨에 따라, 해소되어야만 하는 부가적인 문제점들이 발생한다.
본 발명은, 장치로서, 복수의 개별적 웨이퍼 포켓을 포함하는 총체적 웨이퍼 접시(collective wafer platter)로서, 개별적 웨이퍼 포켓들은 별개의 개별적 웨이퍼 접시들을 구비하며, 개별적 웨이퍼 접시들은 별개의 제1 축들을 중심으로 회전하도록 구성되고, 총체적 웨이퍼 접시는 제2 축을 중심으로 회전하도록 구성되는 것인, 총체적 웨이퍼 접시; 총체적 웨이퍼 접시에 연결되는 모터; 및 개별적 웨이퍼 접시들이 별개의 제1 축들을 중심으로 회전하도록 그리고 총체적 웨이퍼 접시가 제2 축을 중심으로 회전하도록, 모터를 제어하도록 구성되는 제어 유닛을 포함하는 것인, 장치를 제공한다.
본 개시의 양태들은 첨부되는 도면들과 함께 읽을 때 뒤따르는 상세한 설명으로부터 최상으로 이해된다. 본 산업의 표준 관행에 따라, 다양한 특징부들이 축적대로 도시되지 않는다는 것을 알아야 한다. 실제로, 다양한 특징부들의 치수들은 논의의 명료함을 위해 임의로 증가되거나 감소될 수 있다.
도 1a 및 도 1b는, 개별적으로, 일부 실시예에 따른, 총체적 웨이퍼 접시(collective wafer platter)의 단면도 및 평면도를 도시한다.
도 2 및 도 3은, 일부 실시예에 따른, 성막 시스템의 양태들을 도시한다.
도 4는, 일부 실시예에 따른 FinFET의 예를 3차원 도면으로 도시한다.
도 5 내지 도 22b는, 일부 실시예에 따른, 도 2 및 도 3의 성막 시스템을 활용하는 FinFET의 제조에 관한 중간 단계들의 단면도들이다.
뒤따르는 개시는, 본 발명의 상이한 특징부들을 구현하기 위한, 많은 상이한 실시예들 또는 예들을 제공한다. 구성요소들 및 배열들에 대한 구체적인 예들이 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이들은 단지 예들이며 제한할 의도가 아니다. 예를 들어, 뒤따르는 설명에서 제2 특징부 위의 또는 상의 제1 특징부의 형성은, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태로 형성되는 실시예들을 포함할 수 있으며, 그리고 또한 부가적인 특징부들이, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태에 놓이지 않도록, 제1 특징부 및 제2 특징부 사이에 형성될 수도 있는 실시예들을 포함할 수 있다. 부가적으로, 본 개시는 다양한 예들에서 참조 번호들 및/또는 참조 문자들을 반복할 수 있을 것이다. 이러한 반복은, 단순함 및 명료함의 목적을 위한 것이며, 그리고 논의되는 다양한 실시예들 및/또는 구성들 사이의 관련성을 그 자체로 기술하는 것은 아니다.
또한, "밑에", "아래에", "아래쪽", "위에", "위쪽" 및 이와 유사한 것과 같은, 공간적으로 상대적인 용어들은, 본 명세서에서, 도면에 예시된 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관련성을 설명하기 위한 설명의 용이함을 위해 사용될 수 있다. 공간적으로 상대적인 용어들은, 도면에 도시된 방향성에 부가하여, 사용 또는 작동 중인 디바이스의 상이한 방향성을 포괄하도록 의도된다. 장치는 다르게 배향될 수 있으며(90°회전하게 되거나 다른 방향으로) 그리고 본 명세서에서 사용되는 공간적으로 상대적인 기술어들은 마찬가지로 그에 따라 해석될 것이다.
반도체 소자들, 제조 방법들, 및 제조 도구들이, 다양한 실시예에 따라 설명된다. 특히, 성막 챔버와 같은 제조 도구는, 성막 공정 도중에 기판을 가열하는, 서셉터(susceptor) 또는 웨이퍼 플랫폼을 포함할 수 있을 것이다. 서셉터는, 웨이퍼들을 유지하기 위한 여러 개의 포켓을 포함하며, 그리고 각 포켓은, 서셉터의 중심 기어에 기계적으로 연결되는 기어를 구비한다. 중심 기어 또는 포켓 기어 중의 하나가 회전함에 의해, 각각의 웨이퍼가, 성막 챔버의 어떠한 진공의 차단 없이 성막 도중에 자체의 개별적인 포켓 내에서(예를 들어, 제 위치에서), 회전될 수 있을 것이다. 서셉터 또한, 성막 도중에 회전될 수 있을 것이다. 서셉터의 상부 표면은, 비-균일 가열 프로파일을 구비할 수 있으며; 각각의 웨이퍼를 그들의 포켓 내에서 개별적으로 그리고 총체적으로 서셉터와 함께 회전시키는 것은, 각 웨이퍼가 성막 도중에 실질적으로 균일하게 가열되는 것을 허용할 수 있을 것이다. 성막 공정 도중에 웨이퍼들을 균일하게 가열하는 것은, 성막되는 재료의 두께의 균일성을 개선할 수 있을 것이다. 성막 도중에 챔버의 어떠한 진공을 차단하지 않고 회전시키는 것은, 성막 공정을 정지시키고, 웨이퍼들을 제거하고 회전시키며, 그리고 성막 공정을 재시작시킴에 의해 유발될 수 있는, 도구 중단 시간을 방지할 수 있을 것이다.
도 1a 및 도 1b는, 개별적으로, 복수의 웨이퍼(12)를 유지하기 위한 총체적 웨이퍼 접시(10)의 단면도 및 평면도를 도시한다. 총체적 웨이퍼 접시(10)는, 샤프트(14) 및 서셉터(16)를 포함한다. 총체적 웨이퍼 접시(10)는, 성막 공정과 같은 웨이퍼 처리 단계 도중에 처리 챔버 내부에서 서셉터(16)를 회전시키거나 또는 돌리도록 작동할 수 있는, 구동 메커니즘(도 1a 및 도 1b에 도시되지 않지만, 이하에 논의됨)에 연결될 수 있을 것이다. 일부 실시예에서, 서셉터(16)는 샤프트(14)에 고정되며, 그리고 구동 메커니즘은, 샤프트(14)와 서셉터(16)가 함께 회전하도록, 샤프트(14)를 구동한다. 일부 실시예에서, 서셉터(16)는, 샤프트(14)를 중심으로 자유롭게 회전하며, 그리고 구동 메커니즘은, 서셉터가 샤프트(14)를 중심으로 회전하도록, 서셉터(16)를 구동한다. 서셉터(16)는, 일부 양태에서, 웨이퍼들(12)을 기계적으로 지지하는, 처리 표면으로서 역할을 한다. 서셉터(16)는, 전자기 에너지를 흡수하고, 이를, 처리 도중에 웨이퍼들(12)을 가열하는, 열 에너지로 변환하며, 그리고 실리콘 탄화물, 실리콘 탄화물 코팅을 갖는 흑연, 및/또는 이와 유사한 것과 같은, 불-투명 재료들로 이루어질 수 있을 것이다. 서셉터(16)는, 각각 개별적인 웨이퍼들(12)을 유지하는, 복수의 웨이퍼 포켓(18)을 구비한다.
개별적 웨이퍼 접시들(20)은, 개별적 웨이퍼 포켓들(18) 내에서 웨이퍼들(12)을 유지한다. 각각의 개별적 웨이퍼 접시들(20)은, 척(24)을 지지하는 장착대(22)를 포함한다. 장착대들(22)은, 서셉터(16)를 통해 연장되며, 그리고 척들(24)은, 그들의 개별적 웨이퍼 포켓들(18) 내의 웨이퍼들(12)을 유지한다. 개별적 웨이퍼 접시들(20)은, 웨이퍼들(12)을 보호하며 그리고 웨이퍼들을 서로로부터 격리하는, 격리체들(26)을 더 포함한다. 격리체들(26)은, 웨이퍼들(12)의 측벽들을 따라 연장되며, 그리고 격리체들(26)의 상부 표면이, 웨이퍼들(12)의 상부 표면 위로 연장될 수 (또는 그렇지 않을 수) 있을 것이다. 개별적 웨이퍼 접시들(20)은, 격리체들(26)을 구비하는 본질에 의해, 웨이퍼들(12)의 직경보다 더 큰 또는 그와 동등한 직경을 구비한다. 웨이퍼 포켓들(18)은 웨이퍼들(12)보다 더 크거나 또는 그와 동등하며, 그리고 개별적 웨이퍼 접시들(20)의 직경을 수용하기에 충분하도록 크다. 밀봉체들(28)이, 총체적 웨이퍼 접시(10)와 개별적 웨이퍼 접시들(20) 사이에 놓이며, 그리고 개별적 웨이퍼 접시들(20)이 회전할 때, 웨이퍼 포켓들(18)의 바닥으로부터 처리 기체가 탈출하는 것을 방지한다.
각각의 개별적 웨이퍼 접시들(20)은, 개별적 웨이퍼 포켓들(18) 내에서 별개의 웨이퍼(12)를 회전시킨다. 개별적 웨이퍼 접시들(20)은 각각, 척(24)과 같이 서셉터(16)의 반대편 측면 상에서 장착대(22)에 연결되는, 개별적 서셉터 기어(30)를 구비한다. 비록, 단일 서셉터 기어(30)가 도 1b에 도시되지만, 각각의 개별적 웨이퍼 접시들(20)이, 별개의 개별적 서셉터 기어(30)에 연결된다는 것이 인식되어야 한다. 각 개별적 서셉터 기어(30)는, 물리적으로 그리고 기계적으로, 총체적 서셉터 기어(32)에 연결된다. 총체적 서셉터 기어(32)는, 예를 들어 핀들일 수 있는, 체결구들(34)에 의해 샤프트(14)에 장착된다. 작동 도중에, 웨이퍼들(12)은, 그들의 웨이퍼 포켓들(18) 내에서 개별적으로 그리고 샤프트(14)를 중심으로 총체적으로 회전한다. 개별적 웨이퍼 접시들(20)은, 개별적 서셉터 기어들(30)의 주된 표면들에 수직인, 장착대들(22)을 따라 종방향으로 연장되는, 제1 축들(R1)을 중심으로 회전한다. 총체적 웨이퍼 접시(10)는, 총체적 서셉터 기어(32)의 주된 표면에 수직인, 샤프트(14)를 따라 종방향으로 연장되는, 제2 축(R2)을 중심으로 회전한다.
일부 실시예에서, 총체적 서셉터 기어(32)는, 샤프트(14)가 회전할 때, 샤프트를 중심으로 회전한다. 그러한 실시예에서, 서셉터(16)는 샤프트(14)에 고정되며, 그리고 체결구들(34)은, 총체적 서셉터 기어(32)가 샤프트(14)를 중심으로 자유롭게 회전하도록, 총체적 서셉터 기어(32)를 샤프트(14)에 부착한다. 구동 메커니즘은, 샤프트(14) 및 총체적 서셉터 기어(32)에 연결되고 샤프트(14) 및 총체적 서셉터 기어(32)를 별개로 회전시키며, 그리고 이들을 상이한 방향 또는 동일한 방향으로 회전시킬 수 있을 것이다. 총체적 서셉터 기어(32)를 제1 방향으로 회전시키는 것은, 개별적 서셉터 기어들(30)를 제1 방향과 반대인 제2 방향으로 돌려, 각각의 개별적 웨이퍼 접시들(20)을 위한 장착대(22), 척(24), 및 격리체들(26)이 회전하도록 야기하며, 이는 결국 개별적인 웨이퍼들(12)을 회전시킨다. 개별적 웨이퍼 접시들(20)은, 제1 축들(R1)을 중심으로 제1 회전 방향으로 회전하며, 그리고 총체적 웨이퍼 접시(10)는 제2 축(R2)을 중심으로 제2 회전 방향으로 회전한다. 일부 실시예에서, 제1 회전 방향 및 제2 회전 방향은 동일한 방향이다. 예를 들어, 총체적 웨이퍼 접시(10) 및 개별적 웨이퍼 접시들(20)은 양자 모두, 시계 방향 또는 반시계 방향으로 회전할 수 있을 것이다. 일부 실시예에서, 제1 회전 방향은, 제2 회전 방향과 반대이다. 예를 들어, 총체적 웨이퍼 접시(10)는 시계 방향으로 회전할 수 있으며, 그리고 개별적 웨이퍼 접시들(20)은 반시계 방향으로 회전할 수 있을 것이다.
일부 실시예에서, 총체적 서셉터 기어(32)는 샤프트(14)에 고정된다. 그러한 실시예에서, 서셉터(16)는 샤프트(14)를 중심으로 자유롭게 회전하며, 그리고 체결구들(34)은, 총체적 서셉터 기어(32)가 샤프트(14)를 중심으로 자유롭게 회전하지 않도록, 총체적 서셉터 기어(32)를 샤프트(14)에 부착한다. 구동 메커니즘은, 개별적 서셉터 기어들(30) 중의 하나 이상에 연결되며 그리도 이들을 회전시킨다. 개별적 서셉터 기어들(30)을 구동하는 것은, 개별적 웨이퍼 접시들(20)이 회전하도록 야기하며, 그리고 또한 개별적 서셉터 기어들(30)이 총체적 서셉터 기어(32) 둘레에서 회전하도록 야기하여, 그로 인해 서셉터(16)가 샤프트(14)를 중심으로 회전하도록 야기한다.
도 2 및 도 3은 총체적 웨이퍼 접시(10)를 포함하는 성막 시스템(200)을 양태들을 도시한다. 도 2는, 웨이퍼들(12) 상에 하나 이상의 재료를 형성하도록, 원자 층 증착(ALD)과 같은 형상 순응 성막 공정을 실행하기 위해 사용될 수 있는, 성막 시스템(200)을 도시한다. 실시예에서, 성막 시스템(200)은, 웨이퍼들(12) 상에 형성되는 하나 이상의 특징부를 덮기 위한 재료들의 일련의 단일층을 형성하기 위해, 제1 전구체 운반 시스템(211), 제2 전구체 운반 시스템(213), 제3 전구체 운반 시스템(215), 및 제4 전구체 운반 시스템(217)으로부터 전구체 재료들을 받는다. 실시예에서, 제1 전구체 운반 시스템(211), 제2 전구체 운반 시스템(213), 제3 전구체 운반 시스템(215), 및 제4 전구체 운반 시스템(217)은, 성막 챔버(219)에 다양한 상이한 전구체 재료들을 공급하기 위해 서로 함께 작용할 수 있으며, 웨이퍼들(12)은 총체적 웨이퍼 접시(10) 상에 놓인다. 제1 전구체 운반 시스템(211), 제2 전구체 운반 시스템(213), 제3 전구체 운반 시스템(215), 및 제4 전구체 운반 시스템(217)은, 서로 유사한 물리적 구성요소들을 구비할 수 있을 것이다.
예를 들어, 제1 전구체 운반 시스템(211), 제2 전구체 운반 시스템(213), 제3 전구체 운반 시스템(215), 및 제4 전구체 운반 시스템(217)은 각각, 가스 공급원(221) 및 유동 컨트롤러(223)를 포함한다. 실시예에서, 제1 전구체가 그 내부에 기체 상태로 저장되는, 가스 공급원(221)은, 성막 챔버(219)에 제1 전구체를 공급할 수 있을 것이다. 가스 공급원(221)은, 성막 챔버(219)에 근접하게 위치하게 되거나 또는 달리 성막 챔버(219)로부터 떨어져 위치하게 될 수 있는, 가스 저장 탱크와 같은, 용기일 수 있을 것이다. 대안적으로, 가스 공급원(221)은, 독립적으로 제1 전구체를 준비하고 제1 전구체를 유동 컨트롤러(223)로 운반하는 설비일 수 있을 것이다. 제1 전구체를 위한 임의의 적당한 공급원이, 가스 공급원(221)으로서 활용될 수 있으며, 그리고 모든 그러한 공급원은 완전히 실시예들의 범위 이내에 포함되는 것으로 의도된다.
가스 공급원(221)은, 요구되는 전구체를 유동 컨트롤러(223)에 공급할 수 있을 것이다. 유동 컨트롤러(223)는, 전구체 가스 컨트롤러(225)로의 그리고 궁극적으로 성막 챔버(219)로의 전구체의 유동을 제어하기 위해, 그로 인해 또한 성막 챔버(219) 내부의 압력을 제어하는 것을 돕도록, 활용될 수 있을 것이다. 유동 컨트롤러(223)는, 예를 들어, 비례 밸브, 조절 밸브, 니들 밸브, 압력 조정기, 질량 유량 컨트롤러, 이들의 조합들, 또는 이와 유사한 것일 수 있을 것이다. 그러나, 유동을 제어 및 조정하기 위한 임의의 적당한 방법이 활용될 수 있으며, 그리고 모든 그러한 구성요소들 및 방법들은 완전히 실시예들의 범위 이내에 포함되는 것으로 의도된다.
비록 제1 전구체 운반 시스템(211), 제2 전구체 운반 시스템(213), 제3 전구체 운반 시스템(215), 및 제4 전구체 운반 시스템(217)이, 동일한 구성요소들을 구비하는 것으로 본 명세서에 설명되었지만, 당업자들이 인지할 것으로서, 이것은, 단지 예시적인 예이며 그리고 어떤 형태로든 실시예들을 제한할 의도가 아니다. 성막 시스템(200) 내부의 다른 전구체 운반 시스템들 중의 임의의 것과 동일한 또는 상이한, 임의의 유형 및 개수의 개별적 구성요소들을 갖는, 임의의 유형의 적당한 전구체 운반 시스템이, 대안적으로 활용될 수 있을 것이다. 모든 그러한 전구체 운반 시스템들은, 완전히 실시예들의 범위 이내에 포함되는 것으로 의도된다.
부가적으로, 실시예에서, 제1 전구체가 그 내부에 고체 또는 액체 상태로 저장되는, 가스 공급원(221)은, 운반 가스를 저장할 수 있으며, 그리고 운반 가스는, 고체 또는 액체 상태로 제1 전구체를 저장하는, 전구체 통(precursor canister)(별도로 도시되지 않음) 내로 도입될 수 있을 것이다. 운반 가스는 이때, 전구체 가스 컨트롤러(225)로 보내지기 이전에 제1 전구체가 전구체 통의 기상 섹션 내로 증발 또는 승화할 때, 제1 전구체를 밀어내고 운반하기 위해 사용된다. 임의의 적당한 방법 및 유닛들의 조합이, 제1 전구체를 제공하기 위해 활용될 수 있으며, 그리고 모든 그러한 유닛들의 조합은, 완전히 실시예들의 범위 이내에 포함되는 것으로 의도된다.
제1 전구체 운반 시스템(211), 제2 전구체 운반 시스템(213), 제3 전구체 운반 시스템(215), 및 제4 전구체 운반 시스템(217)은, 그들의 개별적 전구체 재료들을 전구체 가스 컨트롤러(225) 내로 공급할 수 있을 것이다. 전구체 가스 컨트롤러(225)는, 성막 챔버(219)로 요구되는 전구체 재료들을 운반하기 위해, 제1 전구체 운반 시스템(211), 제2 전구체 운반 시스템(213), 제3 전구체 운반 시스템(215), 및 제4 전구체 운반 시스템(217)을, 성막 챔버(219)에 그리고 성막 챔버(219)로부터, 연결하며 그리고 격리한다. 전구체 가스 컨트롤러(225)는, 각각의 전구체들의 운반 속도를 제거하기 위해, 밸브들, 유동 계량기들, 센서들, 및 이와 유사한 것과 같은, 그러한 디바이스들을 포함할 수 있으며, 그리고 (도 3을 참조하여 이하에 추가로 설명되는) 제어 유닛(227)으로부터 수신되는 명령들에 의해 제어될 수 있을 것이다.
제어 유닛(227)으로부터 명령을 수신하는, 전구체 가스 컨트롤러(225)는, 제1 전구체 운반 시스템(211), 제2 전구체 운반 시스템(213), 제3 전구체 운반 시스템(215), 및 제4 전구체 운반 시스템(217) 중의 하나를, 성막 챔버(219)에 연결하기 위해 밸브들을 개폐할 수 있으며, 그리고 요구되는 전구체 재료를, 매니폴드(229)를 통해, 성막 챔버(219) 내로, 그리고 샤워 헤드(231)로 유도할 수 있을 것이다. 샤워 헤드(231)는, 전구체 재료를 성막 챔버(219) 내로 살포하기 위해 활용될 수 있으며, 그리고 불균일한 살포로부터 발생할 수 있는 원치 않는 처리 상태를 최소화하기 위해 전구체 재료를 고르게 살포하도록 설계될 수 있을 것이다. 실시예에서, 샤워 헤드(231)는, 성막 챔버(219) 내로의 요구되는 전구체 재료의 살포를 허용하기 위해, 샤워 헤드(231) 둘레에 고르게 분산되는 개구들을 갖는, 원형 설계를 구비할 수 있을 것이다.
그러나, 당업자들이 인지할 것으로서, 이상에 설명된 바와 같은 단일 샤워 헤드(231)를 통한 또는 단일 도입 지점을 통한 성막 챔버(219)로의 전구체 재료들의 도입은, 단지 예시인 것으로 의도되며 그리고 실시예들을 제한하는 것으로 의도되지 않는다. 전구체 재료들을 성막 챔버(219) 내로 도입하기 위한 임의의 개수의 별개의 그리고 독립적인 샤워 헤드들(231) 또는 다른 개구들이, 대안적으로 활용될 수 있을 것이다. 샤워 헤드들 및 다른 도입 지점들의 모든 그러한 조합은, 완전히 실시예들의 범위 이내에 포함되는 것으로 의도된다.
성막 챔버(219)는, 요구되는 전구체 재료들을 받을 수 있으며 그리고 전구체 재료들을 웨이퍼들(12)에 대해 노출시킬 수 있을 것이다. 성막 챔버(219)는, 전구체 재료들을 분산시키기에 그리고 전구체 재료들을 웨이퍼들(12)과 접촉시키기에 적당할 수 있는, 임의의 요구되는 형상일 수 있을 것이다. 도 2에 도시된 실시예에서, 성막 챔버(219)는, 원통형 측벽 및 바닥을 구비한다. 그러나, 성막 챔버(219)는, 원통형 형상으로 제한되지 않으며 그리고, 중공 정사각형 튜브, 팔각형 형상, 또는 이와 유사한 것과 같은, 임의의 다른 적당한 형상이, 활용될 수 있을 것이다. 더불어, 성막 챔버(219)는, 다양한 처리 재료들에 대해 불활성인 재료로 이루어지는, 하우징(233)에 의해 둘러싸이게 될 수 있을 것이다. 그에 따라, 하우징(233)은, 성막 공정과 관련되는 화학물질들 및 압력을 견딜 수 있는 임의의 적당한 재료일 수 있는 가운데, 실시예에서, 하우징(233)은, 스틸, 스테인리스 스틸, 니켈, 알루미늄, 이들의 합금들, 이들의 조합들, 및 이와 유사한 것일 수 있을 것이다.
성막 챔버(219) 내부에서, 웨이퍼들(12)은, 성막 공정 도중에 웨이퍼들(12)을 위치설정하고 제어하기 위해, 뿐만 아니라 웨이퍼들(12)을 회전시키기 위해, 총체적 웨이퍼 접시(10) 상에 놓일 수 있을 것이다. 상기한 바와 같이, 총체적 웨이퍼 접시(10)의 서셉터(16)는, 성막 공정 도중에 웨이퍼들(12)을 가열할 수 있을 것이다. 제어 유닛(227)은, 서셉터(16)에 의해 생성되는 열을 제어할 수 있을 것이다. 더불어, 단일 총체적 웨이퍼 접시(10)가 도 2에 도시되지만, 임의의 개수의 총체적 웨이퍼 접시(10)가 부가적으로, 성막 챔버(219) 내부에 포함될 수 있을 것이다. 구동 메커니즘(243)이, 샤프트(14), 총체적 서셉터 기어(32), 및/또는 개별적 서셉터 기어들(30)에 연결될 수 있을 것이다. 구동 메커니즘(243)은, 예를 들어, 모터들일 수 있으며 그리고, (예를 들어, 샤프트(14)를 회전시킴에 의해) 총체적으로 샤프트(14)를 중심으로 그리고 (예를 들어, 샤프트(14)를 중심으로 총체적 서셉터 기어(32)를 회전시킴에 의해) 그들의 웨이퍼 포켓들(18) 내에서 개별적으로, 웨이퍼들(12)를 회전시키도록 작동할 수 있다. 총체적 서셉터 기어(32)가 샤프트(14)를 중심으로 자유롭게 회전하는 실시예에서, 구동 메커니즘(243)은, 샤프트(14) 및 총체적 서셉터 기어(32)를 구동한다. 총체적 서셉터 기어(32)가 샤프트(14)에 고정되는 실시예에서, 구동 메커니즘(243)은, 개별적 서셉터 기어들(30)을 구동한다. 구동 메커니즘(243)은, 성막 공정 도중에, 제어 유닛(227)에 의해 제어될 수 있을 것이다.
부가적으로, 성막 챔버(219) 및 총체적 웨이퍼 접시(10)는, 클러스터 도구 시스템(미도시)의 일부일 수 있을 것이다. 클러스터 도구 시스템은, 성막 공정들 이전에 성막 챔버(219) 내에 웨이퍼들(12)을 위치설정 및 배치하기 위해, 성막 공정들 도중에 웨이퍼들(12)을 위치설명 및 유지하기 위해, 그리고 성막 공정들 이후에 성막 챔버(219)로부터 웨이퍼들(12)을 제거하기 위해, 자동화된 취급 시스템과 함께 사용될 수 있을 것이다.
성막 챔버(219)는 또한, 성막 챔버(219)에서 배기 가스를 빼내기 위한 배기 배출구(237)를 구비할 수 있을 것이다. 진공 펌프(239)가, 배기 가스를 빼내는 것을 돕기 위해 성막 챔버(219)의 배기 배출구(237)에 연결될 수 있을 것이다. 진공 펌프(239)는 또한, 제어 유닛(227)의 제어 하에서, 성막 챔버(219) 내부의 압력을 요구되는 압력으로 감소시키고 제어하기 위해 활용될 수 있으며, 그리고 또한, 다음 전구체 재료의 도입을 위한 준비로 성막 챔버(219)로부터 전구체 재료들을 빼내기 위해 활용될 수 있을 것이다.
도 3은, (도 2에 도시된 바와 같은) 진공 펌프(239) 및 전구체 가스 컨트롤러(225)를 제어하기 위해 활용될 수 있는, 제어 유닛(227)의 실시예를 도시한다. 제어 유닛(227)은, 처리 기계들을 제어하기 위한 산업적 설정으로 사용될 수 있는, 임의의 형태의 컴퓨터 프로세서일 수 있을 것이다. 실시예에서, 제어 유닛(227)은, 데스크톱 컴퓨터, 워크스테이션, 랩톱 컴퓨터, 또는 특정 응용을 위해 맞춤화된 전용 유닛과 같은, 처리 유닛(251)을 포함한다. 제어 유닛(227)은, 디스플레이(253) 및, 명령 출력부들, 센서 입력부들, 마우스, 키보드, 프린터, 이들의 조합들, 또는 이와 유사한 것과 같은, 하나 이상의 입력/출력 구성요소(255)를 갖도록 구비될 수 있을 것이다. 처리 유닛(251)은, 중앙 처리 유닛(CPU)(257), 메모리(259), 대용량 저장 장치(261), 비디오 어댑터(263), 및 버스(267)에 연결되는 I/O 인터페이스(265)를 포함할 수 있을 것이다.
버스(267)는, 메모리 버스 또는 메모리 컨트롤러, 주변 버스, 또는 비디오 버스를 포함하는, 임의의 유형의 여러 버스 구조물 중의 하나 이상일 수 있을 것이다. CPU(257)는, 임의의 유형의 전자 데이터 프로세서를 포함할 수 있으며, 그리고 메모리(259)는, 정적 랜덤 액세스 메모리(SRAM), 동적 랜덤 액세스 메모리(DRAM), 또는 읽기-전용 메모리(ROM)와 같은, 임의의 유형의 시스템 메모리를 포함할 수 있을 것이다. 대용량 저장 장치(261)는, 데이터, 프로그램, 및 다른 정보를 저장하도록, 그리고 데이터, 프로그램, 및 다른 정보를 버스(267)를 통해 접근 가능하게 하도록 구성되는, 임의의 유형의 저장 장치를 포함할 수 있을 것이다. 대용량 저장 장치(261)는, 예를 들어, 하드 디스크 드라이브, 자기 디스크 드라이브, 또는 광학 디스크 드라이브 중의 하나 이상을 포함할 수 있을 것이다.
비디오 어댑터(263) 및 I/O 인터페이스(265)는, 외부 입력 및 출력 장치들을 처리 유닛(251)에 연결하기 위한 인터페이스들을 제공한다. 도 3에 도시된 바와 같이, 입력 및 출력 장치들의 예들은, 비디오 어댑터(263)에 연결되는 디스플레이(253) 및, I/O 인터페이스(265)에 연결되는, 마우스, 키보드, 프린터, 및 이와 유사한 것과 같은, I/O 구성요소(255)를 포함한다. 다른 장치들이, 처리 유닛(251)에 연결될 수 있으며, 그리고 부가적인 또는 더 적은 인터페이스 카드들이 활용될 수 있을 것이다. 예를 들어, 직렬 인터페이스 카드(미도시)가, 프린터를 위한 직렬 인터페이스를 제공하기 위해 활용될 수 있을 것이다. 처리 유닛(251)은 또한, 근거리 네트워크(LAN) 또는 광역 네트워크(WAN)(271) 및/또는 무선 연결에 대한, 유선 연결일 수 있는, 네트워크 인터페이스(269)를 포함할 수 있을 것이다.
제어 유닛(227)은, 다른 구성요소들을 포함할 수 있다는 것을 알아야 한다. 예를 들어, 제어 유닛(227)은, 전원들, 케이블들, 마더보드, 제거 가능 저장 매체, 케이스들, 및 이와 유사한 것을 포함할 수 있을 것이다. 이러한 다른 구성요소들은, 비록 도 3에 도시되지 않지만, 제어 유닛(227)의 부분으로 간주된다.
도 1a 내지 도 3에서 이상에 설명된 바와 같은 총체적 웨이퍼 접시(10) 및 성막 챔버(219)는, 웨이퍼들(12) 상에서의 FinFET들(또는 다른 집적 회로들)의 제조에서의 여러 단계들을 실행하기 위해 사용될 수 있을 것이다. 상기한 바와 같이, 성막 챔버(219)는, ALD와 같은 형상 순응 성막 공정을 실행하기 위해 사용될 수 있을 것이다. 그에 따라, 성막 챔버(219)는, 웨이퍼들(12) 상에 FinFET들을 제조하는데 사용되는 ALD 공정들을 실행하기 위해 사용될 수 있을 것이다. 웨이퍼들(12) 상에서의 집적 회로들의 제조 이후에, 웨이퍼들(12)은, 개별적인 집적 회로 소자들을 형성하기 위해 싱귤레이션될 수 있을 것이다.
도 4는, FinFET의 예를 3차원 도면으로 도시한다. FinFET은, 기판(50) 상의 핀(56)을 포함한다. 기판(50)은, 절연 영역들(54)을 포함하며, 그리고 핀(56)은, 절연 영역들(54) 위로 그리고 인접한 절연 영역들(54) 사이로부터 돌출한다. 게이트 유전체(92)가 핀(56)의 측벽들을 따라 그리고 핀(56)의 상부 표면 위에 놓이며, 그리고 게이트 전극(94)이 게이트 유전체(92) 위에 놓인다. 소스/드레인 영역들(82)이, 게이트 유전체(92) 및 게이트 전극(94)에 대한 핀(56)의 대향하는 측부들에 배치된다. 도 4는, 이후의 도면들에 사용되는 기준 단면들을 추가로 도시한다. 단면(A-A)은, FinFET의 채널, 게이트 유전체(92), 및 게이트 전극(94)을 가로지른다. 단면(B-B)은, 단면(A-A)에 수직이며 그리고, 핀(56)의 종방향 축을 따라 그리고 예를 들어, 소스/드레인 영역들(82) 사이에서의 전류 흐름의 방향으로 놓인다. 후속 도면들은 명료함을 위해 이러한 기준 단면들을 참조한다.
본 명세서에서 논의되는 일부 실시예들은, 게이트-라스트 공정(gate-last process)을 사용하여 형성되는 FinFET들의 맥락에서 논의된다. 다른 실시예에서, 게이트-퍼스트 공정(gate-first process)이 사용될 수 있을 것이다. 또한, 일부 실시예들은, 평면형 FET들과 같은, 평면형 소자들에서 사용되는 양태들을 예상한다.
도 5 내지 도 22b는, 예시적 실시예들에 따른, 웨이퍼들(12) 상에서의 FinFET들의 제조에 관한 중간 단계들의 단면도들이다. 도 5 내지 도 9는, 복수의 FinFET들을 제외하고, 도 4에 도시된 기준 단면(A-A)을 도시한다. 복수의 FinFET들을 제외하고, 도 10a 내지 도 22b 중에서, 부호 'a'로 끝나는 도면들은 도 4에 도시된 기준 단면(A-A)을 따라 도시되며, 그리고 부호 'b'로 끝나는 도면들은 유사한 단면(B-B)을 따라 도시된다.
도 5에서, 기판(50)이, 웨이퍼들(12)을 형성하기 위해 제공된다. 기판(50)은, (예를 들어, p-형 또는 n-형 도펀트로) 도핑될 수 있는 또는 도핑되지 않을 수 있는, 벌크 반도체, 반도체-온-절연체(SOI) 기판, 또는 이와 유사한 것과 같은, 반도체 기판일 수 있을 것이다. 기판(50)은, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있을 것이다. 일반적으로, SOI 기판이, 절연체 층 상에 형성되는 반도체 재료의 층이다. 절연체 층은, 예를 들어, 매립된 산화물(BOX) 층, 실리콘 산화물 층, 또는 이와 유사한 것일 수 있을 것이다. 절연체 층은, 기판 상에, 전형적으로 실리콘 또는 유리 기판 상에, 제공된다. 복층 기판 또는 구배 기판과 같은 다른 기판들이 또한 사용될 수 있을 것이다. 일부 실시예에서, 기판(50)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 혼정 반도체; 또는 이들의 조합들을 포함할 수 있을 것이다.
기판(50)은, 제1 영역(50B) 및 제2 영역(50C)을 구비한다. 제1 영역(50B)은, NMOS 트랜지스터들과 같은 n-형 소자들을, 예를 들어, n-형 FinFET들을 형성하기 위한 것일 수 있다. 제2 영역(50C)은, PMOS 트랜지스터들과 같은 p-형 소자들을, 예를 들어, p-형 FinFET들을 형성하기 위한 것일 수 있다. 일부 실시예에서, 제1 영역(50B) 및 제2 영역(50C)은 양자 모두, 양자 모두의 영역들이 n-형 소자들 또는 p-형 소자들을 위한 것인 것과 같이, 동일한 유형의 소자들을 형성하기 위해 사용된다.
도 6에서, 핀들(52)이 기판(50) 내에 형성된다. 핀들(52)은, 반도체 스트립들이다. 일부 실시예에서, 핀들(52)은, 기판(50) 내의 트렌치들을 에칭함에 의해 기판(50) 내에 형성될 수 있을 것이다. 에칭은, 반응성 이온 에칭(reactive ion etching: RIE), 중성 빔 에칭(neutral beam etch: NBE), 이와 유사한 것, 또는 이들의 조합과 같은, 임의의 수용 가능한 에칭 공정일 수 있을 것이다. 에칭은 이방성일 수 있을 것이다.
도 7에서, 절연 재료(54)가, 절연 영역들(54)을 형성하기 위해 인접한 핀들(52) 사이에 형성된다. 절연 재료(54)는, 실리콘 산화물과 같은 산화물, 질화물, 이와 유사한 것, 또는 이들의 조합일 수 있으며, 그리고 고밀도 플라즈마 화학적 기상 증착(HDP-CVD), 유동 가능 CVD(flowable CVD: FCVD)(예를 들어, 원격 플라즈마 시스템 내에서의 CVD-기반 재료 증착 및 이를 산화물과 같은 다른 재료로 변환시키기 위한 사후 경화), 이와 유사한 것, 또는 이들의 조합에 의해, 형성될 수 있을 것이다. 임의의 수용 가능한 공정에 의해 형성되는 다른 절연 재료들이 사용될 수 있을 것이다. 도시된 실시예에서, 절연 재료(54)는, FCVD 공정에 의해 형성되는 실리콘 산화물이다. 일단 절연 재료가 형성되면, 어닐링 공정이 실행될 수 있을 것이다. 절연 재료(54)는 절연 영역들(54)로 지칭될 수 있을 것이다. 추가로 도 7에서, 화학적 기계적 폴리싱(CMP)과 같은 평탄화 공정이, 임의의 과잉의 절연 재료(54)를 제거할 수 있으며, 그리고 동등한 레벨의 절연 영역들(54)의 상부 표면들 및 핀들(52)의 상부 표면들을 형성할 수 있을 것이다.
도 8에서, 절연 영역들(54)은, 얕은 트렌치 절연(STI) 영역들(54)을 형성하기 위해 만입된다. 절연 영역들(54)은, 핀들(56)이 제1 영역(50B)에서 그리고 제2 영역(50C)에서 인접한 절연 영역들(54) 사이로부터 돌출하도록, 만입된다. 추가로, 절연 영역들(54)의 상부 표면들은, 도시된 바와 같이 평면형 표면, 볼록 표면, (접시와 같은) 오목 표면, 또는 이들의 조합을 구비할 수 있을 것이다. 절연 영역들(54)의 상부 표면들은, 적절한 에칭에 의해, 평면형, 볼록형 및/또는 오목형으로 형성될 수 있을 것이다. 절연 영역들(54)은, 절연 영역들(54)의 재료에 대해 선택적인 것과 같은, 수용 가능한 에칭 공정을 사용하여 만입될 수 있을 것이다. 예를 들어, CERTAS® 에칭 또는 Applied Materials 사의 SICONI 도구 또는 묽은 불화수소(dHF) 산을 사용하는 화학적 산화물 제거가, 사용될 수 있을 것이다.
당업자는, 도 5 내지 도 8에 관해 설명된 공정이, 어떻게 핀들(56)이 형성될 수 있는지에 대한 단지 하나의 예라는 것을, 쉽게 이해할 것이다. 일부 실시예에서, 유전체 층이 기판(50)의 상부 표면 위에 형성될 수 있고; 트렌치들이 유전체 층을 통해 에칭될 수 있으며; 호모에피택셜 구조물들(homoepitaxial structures)이 트렌치들 내에 에피택셜 성장될 수 있으며; 그리고 유전체 층은, 호모에피택셜 구조물들이 핀들을 형성하기 위해 유전체 층으로부터 돌출하도록, 만입될 수 있다. 일부 실시예에서, 헤테로에피택셜 구조물들(heteroepitaxial structures)이 핀들(52)을 위해 사용될 수 있다. 예를 들어, 도 7의 핀들(52)은 만입될 수 있으며, 그리고 핀들(52)과 상이한 재료가, 그들의 위치에서 에피택셜 성장될 수 있을 것이다. 또 다른 실시예에서, 유전체 층이, 기판(50)의 상부 표면 위에 형성될 수 있고; 트렌치들이 유전체 층을 통해 에칭될 수 있으며; 헤테로에피택셜 구조물들이 기판(50)과 상이한 재료를 사용하여 트렌치들 내에 에피택셜 성장될 수 있으며; 그리고 유전체 층은, 헤테로에피택셜 구조물들이 핀들(56)을 형성하기 위해 유전체 층으로부터 돌출하도록, 만입될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조물들이 에피택셜 성장되는 일부 실시예에서, 성장된 재료는, 성장 도중에 원 위치 도핑될 수 있으며, 이는, 비록 원 위치 도핑 및 주입 도핑이 함께 사용될 수 있지만, 사전 주입 및 후속 주입을 배제할 수 있을 것이다. 더불어, PMOS 영역 내의 재료와 상이한 NMOS 영역 내의 재료를 에피택셜 성장시키는 것이 유리할 수 있을 것이다. 여러 실시예에서, 핀들(56)은, 실리콘 게르마늄(SixGe1-x, 여기서 x는 대략 0과 1 사이일 수 있음), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체, 또는 이와 유사한 것으로, 형성될 수 있을 것이다. 예를 들어, III-V 화합물 반도체를 형성하기 위해 이용 가능한 재료들은, 이에 국한되는 것은 아니지만, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP, 및 이와 유사한 것을 포함한다.
추가로, 도 8에서, 적절한 웰들(미도시)이, 핀들(56), 핀들(52), 및/또는 기판(50) 내에 형성될 수 있을 것이다. 일부 실시예에서, P 웰이 제1 영역(50B) 내에 형성될 수 있으며, 그리고 N 웰이 제2 영역(50C) 내에 형성될 수 있을 것이다. 일부 실시예에서, P 웰 또는 N 웰이, 제1 영역(50B) 및 제2 영역(50C) 양자 모두에 형성된다.
상이한 웰 유형들을 갖는 실시예에서, 제1 영역(50B) 및 제2 영역(50C)을 위한 상이한 주입 단계들이, 포토레지스트 또는 다른 마스크들(미도시)을 사용하여 달성될 수 있을 것이다. 예를 들어, 포토레지스트가, 핀들(56) 및 제1 영역(50B) 내의 절연 영역들(54) 위에 형성될 수 있을 것이다. 포토레지스트는, PMOS 영역과 같은, 기판(50)의 제2 영역(50C)을 노출시키도록 패턴화된다. 포토레지스트는, 스핀-온 기법을 사용함에 의해 형성될 수 있으며, 그리고 수용 가능한 포토리소그래피 기법들을 사용하여 패턴화될 수 있다. 일단 포토레지스트가 패턴화되면, n-형 불순물 주입이 제2 영역(50C)에서 실행되며, 그리고 포토레지스트는, NMOS 영역과 같이, n-형 불순물들이 제1 영역(50B) 내로 주입되는 것을 실질적으로 방지하기 위한 마스크로서 작용할 수 있을 것이다. n-형 불순물들은, 약 1017 cm-3 내지 약 1018 cm-3 사이와 같은, 1018 cm-3 이하의 농도로 제2 영역 내에 주입되는, 인, 비소, 또는 이와 유사한 것일 수 있을 것이다. 주입 이후에, 포토레지스트는, 수용 가능한 회분화 공정(ashing process)에 의해서와 같이, 제거된다.
제2 영역(50C)의 주입에 뒤따라, 포토레지스트가, 핀들(56) 및 제2 영역(50C) 내의 절연 영역들(54) 위에 형성된다. 포토레지스트는, NMOS 영역과 같은, 기판(50)의 제1 영역(50B)을 노출시키도록 패턴화된다. 포토레지스트는, 스핀-온 기법을 사용함에 의해 형성될 수 있으며, 그리고 수용 가능한 포토리소그래피 기법들을 사용하여 패턴화될 수 있다. 일단 포토레지스트가 패턴화되면, p-형 불순물 주입이 제1 영역(50B)에서 실행되며, 그리고 포토레지스트는, PMOS 영역과 같이, p-형 불순물들이 제2 영역(50C) 내로 주입되는 것을 실질적으로 방지하기 위한 마스크로서 작용할 수 있을 것이다. p-형 불순물들은, 약 1017 cm-3 내지 약 1018 cm-3 사이와 같은, 1018 cm-3 이하의 농도로 제1 영역 내에 주입되는, 붕소, BF2, 또는 이와 유사한 것일 수 있을 것이다. 주입 이후에, 포토레지스트는, 수용 가능한 회분화 공정에 의해서와 같이, 제거될 수 있을 것이다.
제1 영역(50B) 및 제2 영역(50C)의 주입 이후에, 어닐링이, 주입된 p-형 및/또는 n-형 불순물들을 활성화하기 위해 실행될 수 있을 것이다. 일부 실시예에서, 에피택셜 핀들의 성장된 재료들은, 성장 도중에 원 위치 도핑될 수 있으며, 이는, 비록 원 위치 도핑 및 주입 도핑이 함께 사용될 수 있지만, 주입들을 배제할 수 있을 것이다.
도 9에서, 더미 유전체 층(58)이 핀들(56) 상에 형성된다. 더미 유전체 층(58)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합, 또는 이와 유사한 것일 수 있으며, 그리고 수용 가능한 기법들에 따라 성막되거나 또는 열적으로 성장될 수 있을 것이다. 더미 게이트 층(60)이 더미 유전체 층(58) 위에 형성되며, 그리고 마스크 층(62)이 더미 게이트 층(60) 위에 형성된다. 더미 게이트 층(60)은, 더미 유전체 층(58) 위에 성막될 수 있으며, 그리고 이어서, CMP에 의해서와 같이, 평탄화될 수 있을 것이다. 마스크 층(62)은, 더미 게이트 층(60) 위에 성막될 수 있을 것이다. 더미 게이트 층(60)은, 도전성 재료일 수 있으며 그리고, 다결정-실리콘(폴리실리콘), 다결정-실리콘-게르마늄(폴리-SiGe), 금속 질화물들, 금속 규화물들, 금속 산화물들 및 금속들을 포함하는 그룹으로부터 선택될 수 있을 것이다. 일 실시예에서, 비정질 실리콘이, 폴리실리콘을 생성하기 위해, 성막되고 재결정화된다. 더미 게이트 층(60)은, 물리적 기상 증착(PVD), CVD, 스퍼터 증착, 또는 도전성 재료들을 성막하기 위한 당해 기술분야에서 공지되고 사용되는 다른 기법들에 의해, 성막될 수 있을 것이다. 더미 게이트 층(60)는, 절연 영역들의 에칭으로부터의 높은 에칭 선택도를 구비하는, 다른 재료들로 이루어질 수 있을 것이다. 마스크 층(62)은, 예를 들어, SiN, SiON, 또는 이와 유사한 것을 포함할 수 있을 것이다. 이러한 예에서, 단일 더미 게이트 층(60) 및 단일 마스크 층(62)이, 제1 영역(50B) 및 제2 영역(50C)을 가로질러 형성된다. 일부 실시예에서, 별개의 더미 게이트 층들이, 제1 영역(50B) 및 제2 영역(50C) 내에 형성될 수 있으며, 그리고 별개의 마스크 층들이, 제1 영역(50B) 및 제2 영역(50C) 내에 형성될 수 있을 것이다.
도 10a 및 도 10b에서, 마스크 층(62)은, 마스크들(72)을 형성하기 위한 수용 가능한 포토리소그래피 및 에칭 기법들을 사용하여, 패턴화될 수 있을 것이다. 마스크들(72)의 패턴은 이어서, 더미 게이트들(70)을 형성하기 위한 수용 가능한 에칭 기법에 의해, 더미 게이트 층(60) 및 더미 유전체 층(58)에 전사될 수 있을 것이다. 더미 게이트들(70)은, 핀들(56)의 개별적인 채널 영역들을 커버한다. 더미 게이트들(70)은 또한, 개별적인 에피택셜 핀들의 길이 방향에 대해 실질적으로 수직인 길이 방향을 구비할 수 있을 것이다.
추가로 도 10a 및 도 10b에서, 게이트 밀봉 스페이서들(80)이, 더미 게이트들(70), 마스크들(72), 및/또는 핀들(56)의 노출된 표면들 상에 형성될 수 있다. 이방성 에칭에 뒤따르는 열적 산화 또는 성막이, 게이트 밀봉 스페이서들(80)를 형성할 수 있을 것이다.
게이트 밀봉 스페이서들(80)의 형성 이후에, 가볍게 도핑된 소스/드레인(LDD) 영역들을 위한 주입들이 실행될 수 있을 것이다. 상이한 소자 유형들을 갖는 실시예에서, 도 8에 관해 이상에 논의된 주입들과 유사하게, 포토레지스트와 같은 마스크가, 제2 영역(50C)을 노출시키는 가운데, 제1 영역(50B) 위에 형성될 수 있으며, 그리고 적절한 유형(예를 들어, n-형 or p-형)의 불순물들이, 제2 영역(50C) 내의 노출된 핀들(56) 내로 주입될 수 있을 것이다. 마스크는 이어서 제거될 수 있을 것이다. 후속적으로, 포토레지스트와 같은 마스크가, 제1 영역(50B)을 노출시키는 가운데, 제2 영역(50C) 위에 형성될 수 있으며, 그리고 적절한 유형의 불순물들이, 제1 영역(50B) 내의 노출된 핀들(56) 내로 주입될 수 있을 것이다. 마스크는 이어서 제거될 수 있을 것이다. n-형 불순물들은, 앞서 논의된 임의의 n-형 불순물들일 수 있으며, 그리고 p-형 불순물들은, 앞서 논의된 임의의 p-형 불순물들일 수 있을 것이다. 가볍게 도핑된 소스/드레인 영역들은, 약 1015 cm-3 내지 약 1016 cm-3의 불순물들의 농도를 구비할 수 있을 것이다. 어닐링이, 주입된 불순물들을 활성화하기 위해 사용될 수 있을 것이다.
도 11a 및 도 11b에서, 에피택셜 소스/드레인 영역들(82)이, 핀들(56) 내에 형성된다. 에피택셜 소스/드레인 영역들(82)은, 각 더미 게이트(70)가 에피택셜 소스/드레인 영역들(82)의 개별적인 인접한 쌍들 사이에 배치되도록, 핀들(56) 내에 형성된다. 일부 실시예에서, 에피택셜 소스/드레인 영역들(82)은, 핀들(52) 내로 연장될 수 있을 것이다.
제1 영역(50B), 예를 들어, NMOS 영역 내의, 에피택셜 소스/드레인 영역들(82)은, 제2 영역(50C), 예를 들어, PMOS 영역을 마스킹함에 의해 그리고, 제1 영역(50B) 내의 더미 게이트들(70) 및/또는 게이트 밀봉 스페이서들(80)의 측벽들을 따라 더미 게이트 스페이서들(미도시)을 형성하기 위해, 이방성 에칭에 뒤따라 제1 영역(50B) 내에 더미 스페이서 층을 형상 순응형으로 성막함에 의해, 형성될 수 있을 것이다. 이어서, 제1 영역(50B) 내의 에피택셜 핀들의 소스/드레인 영역들이, 리세스들을 형성하기 위해 에칭된다. 제1 영역(50B) 내의 에피택셜 소스/드레인 영역들(82)은, 리세스들 내에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역들(82)은, n-형 FinFET들을 위해 적절한 것과 같은, 임의의 수용 가능한 재료를 포함할 수 있을 것이다. 예를 들어, 핀(56)이 실리콘인 경우, 에피택셜 소스/드레인 영역들(82)은, 실리콘, SiC, SiCP, SiP, 또는 이와 유사한 것을 포함할 수 있을 것이다. 에피택셜 소스/드레인 영역들(82)은, 핀들(56)의 개별적인 표면들로부터 융기된 표면들을 구비할 수 있으며 그리고 파세트들(facets)을 구비할 수 있을 것이다. 후속적으로, 제1 영역(50B) 내의 더미 게이트 스페이서들은, 제2 영역(50C) 상에 마스크가 놓여있을 때, 예를 들어 에칭에 의해, 제거된다.
제2 영역(50C), 예를 들어, PMOS 영역 내의, 에피택셜 소스/드레인 영역들(82)은, 제1 영역(50B), 예를 들어, NMOS 영역을 마스킹함에 의해 그리고, 제2 영역(50C) 내의 더미 게이트들(70) 및/또는 게이트 밀봉 스페이서들(80)의 측벽들을 따라 더미 게이트 스페이서들(미도시)을 형성하기 위해, 이방성 에칭에 뒤따라 제2 영역(50C) 내에 더미 스페이서 층을 형상 순응형으로 성막함에 의해, 형성될 수 있을 것이다. 이어서, 제2 영역(50C) 내의 에피택셜 핀들의 소스/드레인 영역들이, 리세스들을 형성하기 위해 에칭된다. 제2 영역(50C) 내의 에피택셜 소스/드레인 영역들(82)은, 리세스들 내에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역들(82)은, p-형 FinFET들을 위해 적절한 것과 같은, 임의의 수용 가능한 재료를 포함할 수 있을 것이다. 예를 들어, 핀(56)이 실리콘인 경우, 에피택셜 소스/드레인 영역들(82)은, SiGe, SiGeB, Ge, GeSn, 또는 이와 유사한 것을 포함할 수 있을 것이다. 에피택셜 소스/드레인 영역들(82)은, 핀들(56)의 개별적인 표면들로부터 융기된 표면들을 구비할 수 있으며 그리고 파세트들을 구비할 수 있을 것이다. 후속적으로, 제2 영역(50C) 내의 더미 게이트 스페이서들은, 제1 영역(50B) 상에 마스크가 놓여있을 때, 예를 들어 에칭에 의해, 제거된다.
도 12a 및 도 12b에서, 게이트 스페이서들(86)이, 더미 게이트들(70) 및 마스크들(72)의 측벽들을 따라 게이트 밀봉 스페이서들(80) 상에 형성된다. 게이트 스페이서들(86)은, 재료를 형상 순응형으로 성막함에 의해 그리고 후속족으로 재료를 이방성 에칭함에 의해 형성될 수 있을 것이다. 게이트 스페이서들(86)의 재료는, 실리콘 질화물, SiCN, 이들의 조합, 또는 이와 유사한 것일 수 있을 것이다.
에피택셜 소스/드레인 영역들(82) 및/또는 에피택셜 핀들은, 어닐링이 뒤따르게 되는, 가볍게 도핑된 소스/드레인 영역들을 형성하는 것에 대해 앞서 논의된 공정과 유사하게, 소스/드레인 영역들을 형성하기 위해 도펀트들로 주입될 수 있을 것이다. 소스/드레인 영역들은, 약 1019 cm-3 내지 약 1021 cm-3 사이의 불순물 농도를 구비할 수 있을 것이다. 소스/드레인 영역들을 위한 n-형 및/또는 p-형 불순물들은, 앞서 논의된 불순물들 중의 임의의 것일 수 있을 것이다. 일부 실시예에서, 에피택셜 소스/드레인 영역들(82)은, 성장 도중에 원 위치 도핑될 수 있을 것이다.
도 13a 및 도 13b에서, ILD(88)가, 도 12a 및 도 12b에 도시된 구조물 위에 성막된다. ILD(88)는, 유전체 재료 또는 반도체 재료러 형성될 수 있으며, 그리고 CVD, 플라즈마 향상된 CVD(PECVD), 또는 FCVD와 같은, 임의의 적당한 방법에 의해 성막될 수 있을 것이다. 유전체 재료들은, 인-규산염 유리(PSG), 붕소-규산염 유리(BSG), 붕소-도핑된 인-규산염 유리(BPSG), 도핑되지 않은 규산염 유리(USG), 또는 이와 유사한 것을 포함할 수 있을 것이다. 반도체 재료들은, 비정질 실리콘, 실리콘 게르마늄(SixGe1-x, 여기서 x는 대략 0 내지 1 사이에 놓일 수 있음), 순수 게르마늄, 또는 이와 유사한 것을 포함할 수 있을 것이다. 임의의 수용 가능한 공정에 의해 형성되는 다른 절연체 또는 반도체 재료들이, 사용될 수 있을 것이다.
도 14a 및 도 14b에서, CMP와 같은 평탄화 공정이, ILD(88)의 상부 표면을 더미 게이트들(70)의 상부 표면들과 동등한 레벨에 놓이도록 하기 위해 실행될 수 있을 것이다. 평탄화 공정은 또한, 더미 게이트들(70) 상의 마스크들(72), 그리고 마스크들(72)의 측벽들을 따르는 게이트 밀봉 스페이서들(80) 및 게이트 스페이서들(86)의 부분들을 제거할 수 있을 것이다. 평탄화 공정 이후에, 더미 게이트들(70), 게이트 밀봉 스페이서들(80), 게이트 스페이서들(86), 및 ILD(88)의 상부 표면들은, 동일 레벨에 놓인다. 따라서, 더미 게이트들(70)의 상부 표면들은, ILD(88)을 통해 노출된다.
도 15a 및 도 15b에서, 더미 게이트들(70), 게이트 밀봉 스페이서들(80)의 노출된 부분들, 그리고 노출된 더미 게이트들(70) 바로 아래에 놓이는 더미 유전체 층(58)의 부분들은, 에칭 단계(들)에서 제거되며, 따라서 리세스들(90)이 형성된다. 일부 실시예에서, 더미 게이트들(70)은, 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은, ILD(88) 또는 게이트 스페이서들(86)을 에칭하지 않고 더미 게이트들(70)을 선택적으로 에칭하는 반응 가스(들)을 사용하는, 건식 에칭 공정을 포함할 수 있을 것이다. 각 리세스(90)는, 개별적인 핀의 채널 영역을 노출시킨다. 각 채널 영역은, 에피택셜 소스/드레인 영역들(82)의 인접한 쌍들 사이에 배치된다. 제거 도중에, 더미 유전체 층(58)은, 더미 게이트들(70)이 에칭될 때, 에칭 정지 층으로서 사용될 수 있을 것이다. 더미 유전체 층(58) 및 게이트 밀봉 스페이서들(80)은, 더미 게이트들(70)의 제거 이후에, 이어서 제거될 수 있을 것이다.
도 16a 및 도 16b에서, 게이트 유전체 층들(92) 및 게이트 전극들(94)이, 교체 게이트들을 위해 형성된다. 게이트 유전체 층들(92)은, 핀들(56)의 상부 표면들 및 측벽들 상 그리고 게이트 스페이서들(86)의 측벽들 상과 같은, 리세스들(90) 내에 그리고, ILD(88)의 상부 표면 상에, 형상 순응형으로 성막된다. 일부 실시예에 따르면, 게이트 유전체 층들(92)은, 실리콘 산화물, 실리콘 질화물, 또는 이들의 복수층이다. 일부 실시예에서, 게이트 유전체 층들(92)은, 하이-k 유전체 재료이며, 그리고 이러한 실시예에서, 게이트 유전체 층들(92)은, 약 7.0 초과의 k 값을 구비할 수 있으며, 그리고 금속 산화물 또는, Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 규화물, 및 이들의 조합들을 포함할 수 있을 것이다. 게이트 유전체 층들(92)의 형성 방법들은, 분자-빔 증착(MBD), ALD, PECVD, 및 이와 유사한 것을 포함할 수 있을 것이다. 일부 실시예에서, 유전체 층들(92)은, 성막 시스템(200)을 사용하여 ALD 공정에 의해 성막된다.
게이트 전극들(94)은, 게이트 유전체 층들(92) 위에 개별적으로 성막되며 그리고, 리세스들(90)의 나머지 부분들을 채운다. 게이트 전극들(94)은, TiN, TaN, TaC, Co, Ru, Al, 이들의 조합들, 또는 이들의 복수층과 같은, 금속 함유 재료일 수 있을 것이다. 게이트 전극들(94)의 충전 이후에, CMP와 같은 평탄화 공정이, ILD(88)의 상부 표면 위에 놓이는 과잉의 부분들인, 게이트 유전체 층들(92) 및 게이트 전극들(94)의 재료들의 과잉의 부분들을 제거하기 위해 실행될 수 있을 것이다. 게이트 전극들(94) 및 게이트 유전체 층들(92)의 재료의 결과적으로 남는 부분들은 따라서, 결과적으로 생성되는 FinFET들의 교체 게이트들을 형성한다. 게이트 전극들(94) 및 게이트 유전체 층들(92)은, 총체적으로, "게이트" 또는 "게이트 스택"으로 지칭될 수 있을 것이다.
제1 영역(50B) 및 제2 영역(50C)에서의 게이트 유전체 층들(92)의 형성은, 각 영역의 게이트 유전체 층들(92)이 동일한 재료들로 형성되도록, 동시에 일어날 수 있으며, 그리고 게이트 전극들(94)의 형성은, 각 영역의 게이트 전극들(94)이 동일한 재료들로 형성되도록, 동시에 일어날 수 있을 것이다. 일부 실시예에서, 각 영역의 게이트 유전체 층들(92)은, 게이트 유전체 층들(92)이 상이한 재료들일 수 있도록, 구별되는 공정들에 의해 형성될 수 있으며, 그리고 각 영역의 게이트 전극들(94)은, 게이트 전극들(94)이 상이한 재료들일 수 있도록, 구별되는 공정들에 의해 형성될 수 있을 것이다. 여러 마스킹 단계들이, 구별되는 공정들을 사용할 때, 적절한 영역들을 마스킹하고 노출시키기 위해 사용될 수 있을 것이다.
도 17a 및 도 17b에서, 게이트 유전체 층(92) 및 게이트 전극(94)은, 에칭 단계(들)에서 만입되며, 따라서 리세스들(100)이 형성된다. 에칭 단계(들)은, 이방성 건식 에칭을 포함할 수 있을 것이다. 예를 들어, 에칭 단계(들)는, ILD(88) 또는 게이트 스페이서들(86)을 에칭하지 않고 게이트 유전체 층(92) 및 게이트 전극(94)을 선택적으로 에칭하는 반응 가스(들)을 사용하는, 건식 에칭 공정을 포함할 수 있을 것이다.
도 18a 및 도 18b에서, 하드 마스크(102)가, 리세스들(100) 내에, 그리고 게이트 유전체 층(92), 게이트 전극(94), 및 ILD(88) 위에 형성된다. 하드 마스크(102)는, 자가-정렬 접촉이 게이트 전극들(94)을 대응하는 에피택셜 소스/드레인 영역들(82)에 대해 단락시키지 않는 것을 보장하기 위해, 후속의 자가-정렬 접촉 에칭 단계들 도중에 게이트 스페이서들(86)을 위한 보호를 제공한다. 하드 마스크(102)는, 하나 이상의 산화물(예를 들어, 실리콘 산화물) 및/또는 질화물(예를 들어, 실리콘 질화물) 층을 포함할 수 있으며, 그리고 CVD, PVD, ALD, PEALD(플라즈마 향상된 원자 층 증착), 스핀-온-유전체 공정, 이와 유사한 것, 또는 이들의 조합에 의해 형성될 수 있을 것이다. 실시예에서, 하드 마스크(102)는, SiN이며, 그리고 약 340 Å의 두께를 구비하도록 ALD 공정에 의해 성막된다.
하드 마스크(102)는, 성막 시스템(200)을 사용하는 ALD 공정에 의해 성막될 수 있을 것이다. (예를 들어, 기판들(50)을 형성하는) 웨이퍼들(12)은, 총체적 웨이퍼 접시(10)의 웨이퍼 포켓들(18) 내에 배치된다. ALD 공정은, 게이트 유전체 층(92), 게이트 전극(94), 및 ILD(88)를 덮도록, 일련의 단일층들의 하드 마스크(102)를 형상 순응형으로 형성하도록 실행된다.
성막 시스템(200) 내에서의 하드 마스크(102)의 형성은, 제1 전구체 운반 시스템(211) 내에 넣는 것에 의해 개시될 수 있을 것이다. 예를 들어, 하드 마스크(102)가 실리콘 질화물인 실시예에서, 제1 전구체 재료는, 헥사클로로디실란(hexachlorodisilane)과 같은 전구체일 수 있으며, 그리고 제1 전구체 운반 시스템(211) 내에 놓일 수 있을 것이다. 그러나, 당업자는, 이러한 전구체가 실리콘 질화물의 층을 형성하기 위해 활용될 수 있는 유일한 전구체는 아니라는 것, 그리고 헥사클로로디실란의 사용은 실시예들에 제한되도록 의도되지 않는다는 것을, 인지할 것이다. 디클로로실란과 같은, 실리콘 질화물의 층을 형성하기 위한 임의의 적당한 상(고체, 액체, 또는 기체)의 임의의 적당한 전구체 재료, 또는 다른 재료들을 형성하기 위해 사용될 수 있는 임의의 다른 전구체가, 활용될 수 있을 것이다.
부가적으로, 제2 전구체 재료가, 제2 전구체 운반 시스템(213) 내에 놓일 수 있을 것이다. 실리콘 질화물의 층이 하드 마스크(102)를 위한 요구되는 재료인 실시예에서, 제2 전구체 재료는, 단일층의 실리콘 질화물을 형성하기 위해 제1 전구체 재료와 반응하도록 하기 위한, 질소를 함유할 수 있는 전구체 재료일 수 있을 것이다. 예를 들어, 헥사클로로디실란이 제1 전구체 재료로 활용되는 실시예에서, 암모니아(NH3)가, 제2 전구체 재료로 사용될 수 있으며, 그리고 제2 전구체 운반 시스템(213) 내에 놓일 수 있을 것이다. 그러나, 제2 전구체 재료로서 암모니아에 대한 설명은 실시예들에 제한되는 것으로 의도되지 않으며 그리고, N2, 또는 이와 유사한 것과 같은, 임의의 다른 적당한 전구체 재료가, 제2 전구체 재료로서 활용될 수 있을 것이다.
일단, 제1 전구체 재료 및 제2 전구체 재료가, 개별적으로, 제1 전구체 운반 시스템(211) 및 제2 전구체 운반 시스템(213) 내에 놓이면, 하드 마스크(102)의 형성이, 제1 전구체 운반 시스템(211)을 성막 챔버(219)에 연결하도록 전구체 가스 컨트롤러(225)에 명령을 송신하는 제어 유닛(227)에 의해, 개시될 수 있을 것이다. 일단 연결되면, 제1 전구체 운반 시스템(211)은, 제1 전구체 재료(예를 들어, 헥사클로로디실란)을 전구체 가스 컨트롤러(225) 및 매니폴드(229)를 통해 샤워 헤드(231)로 운반할 수 있다. 샤워 헤드(231)는 이어서, 제1 전구체 재료를 성막 챔버(219) 내로 살포할 수 있으며, 여기서 제1 전구체 재료는, 게이트 유전체 층(92), 게이트 전극(94), 및 ILD(88)의 노출된 표면들에 흡수되며 그리고 반응할 수 있다.
실리콘 질화물의 층을 형성하기 위한 실시예에서, 제1 전구체 재료는, 약 12 초/사이클 동안 약 0.1 표준 분당 리터(slm) 내지 약 3 slm 사이의 유동 속도로 성막 챔버(219) 내로 유동될 수 있을 것이다. 부가적으로, 성막 챔버(219)는, 약 0.5 torr와 같은, 약 0.1 torr 내지 약 5 torr 사이의 압력에서 그리고 약 570 ℃ 내지 약 650 ℃ 사이의 온도에서, 유지될 수 있을 것이다. 그러나, 당업자는, 임의의 적당한 공정 조건들이 실시예의 범위 이내에 속하는 가운데 활용될 수 있음에 따라, 이러한 공정 조건들은 단지 예시인 것으로 의도된다는 것을, 인지할 것이다.
제1 전구체 재료가, 게이트 스택 및 ILD(88)의 표면들 상에 흡수됨에 따라, 제1 전구체 재료는, 노출된 표면들 상에 위치하게 되는 개방된 활성 지점들(open active sites)과 반응할 것이다. 그러나, 일단 노출된 표면들 상의 모든 개방된 활성 지점들이 제1 전구체 재료와 반응하면, 제1 전구체 재료가 그곳에 결합될 개방된 활성 지점들이 더 이상 존재하지 않기 때문에, 반응은 정지할 것이다. 이러한 제한은, 제1 전구체 재료의 게이트 스택의 노출된 표면들과의 반응이, 자가-제한(self-limiting)되도록 그리고 게이트 스택의 표면들 상에 반응된 제1 전구체 재료의 단일층을 형성하도록, 야기하며, 그로 인해 하드 마스크(102)의 두께의 더욱 정밀한 제어를 허용하도록 한다.
자가-제한 반응이 종료된 이후에, 성막 챔버(219)는 제1 전구체 재료에 대해 정화될 수 있을 것이다. 예를 들어, 제어 유닛(227)은, (성막 챔버(219)로부터 정화될 제1 전구체 재료를 수용하는) 제1 전구체 운반 시스템(211)을 연결 해제하도록 그리고 성막 챔버(219)에 정화 가스를 운반하기 위한 정화 가스 운반 시스템(241)을 연결하도록, 전구체 가스 컨트롤러(225)에 명령할 수 있을 것이다. 실시예에서, 정화 가스 운반 시스템(241)은, 성막 챔버(219)에, 질소, 아르곤, 제논, 또는 다른 불활성 가스와 같은, 정화 가스를 제공하는, 가스 탱크 또는 다른 설비일 수 있을 것이다. 부가적으로, 제어 유닛(227)은 또한, 제1 전구체 재료의 제거에 관해 도움을 주도록 성막 챔버(219)에 압력 차를 가하기 위해, 진공 펌프(239)를 시동시킬 수 있을 것이다. 정화 가스는, 진공 펌프(239)와 함께, 약 3초 동안 성막 챔버(219)로부터 제1 전구체 재료를 정화할 수 있을 것이다.
제1 전구체 재료의 정화가 완료된 이후에, 성막 챔버(219)에 대한 제2 전구체 재료(예를 들어, 암모니아)의 도입이, 정화 가스 운반 시스템(241)을 연결 해제 하도록 그리고 성막 챔버(219)에 (제2 전구체 재료를 수용하는) 제2 전구체 운반 시스템(213)을 연결하도록 전구체 가스 컨트롤러(225)에 명령을 송신하는, 제어 유닛(227)에 의해 개시될 수 있을 것이다. 일단 연결되면, 제2 전구체 운반 시스템(213)은, 제2 전구체 재료를 샤워 헤드(231)로 운반할 수 있다. 샤워 헤드(231)는 이어서, 제2 전구체 재료를 성막 챔버(219) 내로 살포할 수 있으며, 여기서 제2 전구체 재료는, 게이트 스택 및 ILD(88)의 노출된 표면들 상에 흡수될 수 있으며 그리고, 게이트 스택 및 ILD(88)의 노출된 표면들 상에, 요구되는 재료의, 예를 들어, 실리콘 질화물의 단일층을 형성하기 위해, 다른 자가-제한 반응에서, 제1 전구체 재료와 반응할 수 있다. 특정 실시예에서, 반응은, 방정식 (1)에 관해 아래에 설명되는 바와 같이 일어날 수 있을 것이다.
3Si2Cl6 + 26NH3 → 2Si3N4 + 18NH4Cl + 3H2 (1)
헥사클로로디실란에 의해 실리콘 질화물의 하드 마스크(102)를 형성하는 이상에 논의된 실시예에서, 암모니아는, 약 30초 동안, 약 4.5 slm와 같은, 약 1 slm 내지 약 10 slm 사이의 유동 속도로, 성막 챔버(219) 내로 도입될 수 있을 것이다. 부가적으로, 성막 챔버(219)는, 약 6.98 torr와 같은, 약 1 torr 내지 약 10 torr 사이의 압력에서 그리고 약 570 ℃ 내지 약 650 ℃ 사이의 온도에서, 유지될 수 있을 것이다. 그러나, 당업자는, 임의의 적당한 공정 조건들이 실시예의 범위 이내에 속하는 가운데 제2 전구체 재료를 도입하기 위해 활용될 수 있음에 따라, 이러한 공정 조건들은 단지 예시인 것으로 의도된다는 것을, 인지할 것이다.
요구되는 재료의, 예를 들어 실리콘 질화물의, 단일층이 형성된 이후에, 성막 챔버(219)는, 예를 들어 약 3초 동안 정화 가스 운반 시스템(241)으로부터의 정화 가스를 사용하여, (노출된 표면들 상에 하드 마스크(102)의 단일층을 남기도록) 정화될 수 있을 것이다. 성막 챔버(219)가 정화된 이후에, 요구되는 재료의 형성을 위한 제1 사이클이 완료되며, 그리고 제1 사이클과 유사한 제2 사이클이 시작될 수 있을 것이다. 예를 들어, 반복되는 사이클이, 제1 전구체 재료를 도입하고, 정화 가스로 정화하며, 제2 전구체 재료를 도입하며, 그리고 정화 가스로 정화할 수 있을 것이다. 이러한 사이클들은, 하드 마스크(102)가, 약 340 Å과 같은, 약 10 Å 내지 약 10000 Å의 두께를 구비할 때까지, 반복될 수 있을 것이다.
제1 사이클 및 제2 사이클 도중에, 웨이퍼들(12)은 총체적 웨이퍼 접시(10)와 함께 회전될 수 있을 것이다. 회전은, 성막 챔버(219)의 임의의 진공을 차단하지 않는 가운데, 원 위치에서 일어날 수 있을 것이다. 회전은, 총체적 웨이퍼 접시(10)가 제1 사이클 및 제2 사이클이 실행되고 반복되는 전체 시간 동안 회전되도록, 연속적일 수 있을 것이다. 각각의 개별적 웨이퍼 접시들(20)은, 개별적 웨이퍼 포켓들(18) 내에서 별개의 웨이퍼(12)를 회전시키며, 그리고 총체적 웨이퍼 접시(10) 또한 회전한다. 개별적 웨이퍼 접시들(20)은 제1 축들(R1)을 중심으로 회전한다. 총체적 웨이퍼 접시(10)는 제2 축(R2)을 중심으로 회전한다. 그에 따라, 웨이퍼들(12)은, 그들의 웨이퍼 포켓들(18) 내에서 개별적으로 그리고 샤프트(14)를 중심으로 총체적으로 회전한다. 개별적 웨이퍼 접시들(20)은, 제1 축들(R1)을 중심으로 제1 회전 방향으로 회전하며, 그리고 총체적 웨이퍼 접시(10)는 제2 축(R2)을 중심으로 제2 회전 방향으로 회전한다. 일부 실시예에서, 제1 회전 방향 및 제2 회전 방향은 동일한 방향이다. 예를 들어, 총체적 웨이퍼 접시(10) 및 개별적 웨이퍼 접시들(20)은 양자 모두, 시계 방향 또는 반시계 방향으로 회전할 수 있을 것이다. 일부 실시예에서, 제1 회전 방향은, 제2 회전 방향과 반대이다. 예를 들어, 총체적 웨이퍼 접시(10)는 시계 방향으로 회전할 수 있으며, 그리고 개별적 웨이퍼 접시들(20)은 반시계 방향으로 회전할 수 있을 것이다.
하나 이상의 축을 중심으로 웨이퍼들(12)을 회전시키는 것은, 웨이퍼들(12)에 대해 성막 챔버(219) 내에서 가열의 균일성을 개선하는 것을 허용한다. 웨이퍼들(12)은, 성막 챔버(219) 내에서, 서셉터(16)에 의해 또는 가열 요소들(미도시)에 의해, 가열될 수 있을 것이다. 웨이퍼들(12)을 성막 도중에 제1 축들(R1) 및/또는 제2 축(R2)을 중심으로 회전시키는 것은, 웨이퍼들(12)을 더욱 균일하게 가열할 수 있을 것이다. 웨이퍼들(12)을 더욱 균일하게 가열하는 것은, 성막 챔버(219) 내의 플라즈마 밀도 분포를 개선하여, 단일층들이 웨이퍼들(12) 상에 더욱 균일하게 형성되는 것을 허용하도록 한다. 그에 따라, 웨이퍼들(12)을 제1 축들(R1) 및/또는 제2 축(R2)을 중심으로 회전시키는 것은, 실질적으로 균일한 방식으로 가열되는 하드 마스크(102)를 결과적으로 생성하며, 그리고 그에 따라 하드 마스크(102)는 실질적으로 균일한 두께를 구비할 수 있을 것이다.
그러나, 당업자는, 하드 마스크(102)를 형성하기 위한 이상에 설명된 공정이 예시적인 것으로 의도되며 그리고 실시예들에 제한되도록 의도되지 않는다는 것을, 인지할 것이다. 제1 사이클을 완성하기 위해, 초기에 제2 전구체 재료(예를 들어, 암모니아) 도입하는 것, 정화 가스로 정화하는 것, 제1 전구체 재료(예를 들어, 헥사클로로디실란)를 도입하는 것, 및 정화 가스로 정화하는 것, 그리고 이어서 제1 사이클을 반복하는 것과 같은, 임의의 다른 적당한 공정이, 활용될 수 있을 것이다. 하드 마스크(102)를 형성하기 위한 이러한 그리고 임의의 다른 적당한 공정이, 완전히 실시예들의 범위 이내에 포함되는 것으로 의도된다.
추가로 18a 및 18b에서, 유전체 재료(104)가, 하드 마스크(102) 위에 형성된다. 유전체 층 재료(104)는, 후속의 평탄화 공정(이하에 논의됨)에서 사용되는, 버퍼 층이다. 유전체 재료(104)는, 플라즈마-향상된 산화물(PEOX), 플라즈마-향상된 SiN(PE-SiN), 플라즈마-향상된 도핑되지 않은 규산염 유리(PE-USG), 또는 이와 유사한 것으로 형성될 수 있으며, 그리고 CVD, PVD, PECVD, ALD, PEALD, 스핀-온-유전체 공정, 이와 유사한 것, 또는 이들의 조합과 같은, 성막 공정에 의해 형성될 수 있을 것이다. 일부 실시예에서, 유전체 층 재료(104)는, 성막 시스템(200)을 사용하여 ALD 공정에 의해 성막된다. 실시예에서, 유전체 층 재료(104)는, 플라즈마-향상된 산화물(PEOX) 층이며, 그리고 약 1000 Å의 깊이를 갖도록 PECVD 공정에 의해 성막된다.
도 19a 및 도 19b에서, CMP와 같은 평탄화 공정이, ILD(88)의 상부 표면을 하드 마스크(102)의 상부 표면 및 게이트 스페이서들(86)의 상부 표면들과 동등한 레벨에 놓이도록 하기 위해, 실행될 수 있을 것이다. 평탄화 공정이 CMP인 실시예에서, 유전체 층 재료(104)은, CMP 공정에 의해 제거되는 재료의 양을 제어하기 위한 버퍼 층으로서 역할을 한다. 하드 마스크(102)의 나머지 부분들이, 리세스들(100) 내에 놓이며, 그리고 게이트 스택에 대해 자가-정렬되는 더미 컨택부 재료(106)를 형성한다. 평탄화 공정은 또한, 하드 마스크(102) 상의 유전체 재료(104)를 제거할 수 있을 것이다. 따라서, ILD(88)의 상부 표면들이 노출되며, 그리고 ILD(88)의 상부 표면들 상의 하드 마스크(102)의 부분들이 제거된다.
도 20a 및 도 20b에서, ILD(108)가, ILD(88) 및 더미 컨택부 재료(106) 위에 성막된다. 실시예에서, ILD(108)는, 유동 가능 CVD 방법에 의해 형성되는, 유동 가능 막이다. 일부 실시예에서, ILD(108)는, PSG, BSG, BPSG, USG, 또는 이와 유사한 것과 같은, 유전체 재료로 형성되며, 그리고 CVD 및 PECVD와 같은 임의의 적당한 방법에 의해 성막될 수 있을 것이다.
도 21a 및 도 21b에서, 더미 컨택부 재료(106)의 부분들이, 개구들을 형성하기 위해 게이트 스택들의 일부 위에서 제거되며, 그리고 컨택부들(110)이, 더미 컨택부 재료(106)의 제거된 부분들 대신에 게이트 스택들 위에 형성된다. 더미 컨택부 재료(106)의 전체가 제거되지는 않는다는 것이 인식되어야 할 것이다. 예를 들어, 트랜지스터와 같은 전자 소자가, 하나 초과의 핀들(56)에 의해 형성될 수 있으며, 그리고 단일 컨택부(110)가, 전자 소자의 모든 게이트들과 전기적으로 접촉하도록 형성될 수 있을 것이다. 그에 따라, 컨택부(110)가, 전자 소자를 위한 게이트 스택들 중의 단지 하나의 위에만 형성될 수 있으며, 그리고 다른 게이트 스택들 위에 남아있는 더미 컨택부 재료(106)는, 교체되지 않을 수 있을 것이다.
컨택부들(110)은, 더미 컨택부 재료(106)의 개구들 내에, 확산 장벽 층, 접착 층, 또는 이와 유사한 것과 같은, 라이너(liner), 및 도전성 재료를 형성함에 의해, 형성된다. 라이너는, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 또는 이와 유사한 것을 포함할 수 있을 것이다. 도전성 재료는, 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈, 또는 이와 유사한 것일 수 있을 것이다. CMP와 같은 평탄화 공정이, ILD(108)의 표면으로부터 과잉의 재료를 제거하기 위해 실행될 수 있을 것이다. 잔류하는 라이너 및 도전성 재료는, 더미 컨택부 재료(106)의 개구들 내에 컨택부들(110)을 형성한다. 컨택부들(110)은, 게이트 전극들(94)에 물리적으로 전기적으로 연결된다.
도 22a 및 도 22b에서, 컨택부들(112)이, ILD(108) 및 ILD(88)를 관통하여 형성된다. 컨택부들(112)을 위한 개구들이, ILD(108) 및 ILD(88)를 관통하여 형성된다. 개구들은, 수용 가능한 포토리소그래피 및 에칭 기법을 사용하여 형성될 수 있을 것이다. 확산 장벽 층, 접착 층, 또는 이와 유사한 것과 같은, 라이너, 및 도전성 재료가, 개구들 내에 형성된다. 라이너는, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 또는 이와 유사한 것을 포함할 수 있을 것이다. 도전성 재료는, 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈, 또는 이와 유사한 것일 수 있을 것이다. CMP와 같은 평탄화 공정이, ILD(108)의 표면으로부터 과잉의 재료를 제거하기 위해 실행될 수 있을 것이다. 잔류하는 라이너 및 도전성 재료는, 개구들 내에 컨택부들(112)을 형성한다. 어닐링 공정이, 에피택셜 소스/드레인 영역들(82)과 컨택부들(112) 사이의 인터페이스에 규화물을 형성하기 위해 실행될 수 있을 것이다. 컨택부들(112)은, 에피택셜 소스/드레인 영역들(82)에 물리적으로 전기적으로 연결된다.
실시예들은 이점들을 획득할 수 있을 것이다. 웨이퍼들을 회전시키는 것은 웨이퍼들이 더욱 균일하게 가열되는 것을 야기할 수 있을 것이다. 웨이퍼들을 균일하게 가열하는 것은, 성막 챔버 내의 플라즈마 밀도 분포를 개선할 수 있을 것이다. 개선된 플라즈마 밀도 분포가, ALD 공정에 의해 웨이퍼들 상에 형성되는 재료가, 비-균일 가열을 동반하는 ALD 공정들과 비교하여, 웨이퍼들의 영역 위에서 46%만큼 더 균일한 두께를 구비하도록, 야기할 수 있을 것이다. 접시 상의 원 위치에서 웨이퍼들을 회전시키는 것은, 접시들을 수동으로 회전시키기 위해 ALD를 중지시킴에 의해 초래되는, 임의의 도구 중단 시간을 방지할 수 있을 것이다.
실시예가 장치이다. 장치는, 복수의 개별적 웨이퍼 포켓을 포함하는 총체적 웨이퍼 접시로서, 개별적 웨이퍼 포켓들은 별개의 개별적 웨이퍼 접시들을 구비하며, 개별적 웨이퍼 접시들은 별개의 제1 축들을 중심으로 회전하도록 구성되고, 총체적 웨이퍼 접시는 제2 축을 중심으로 회전하도록 구성되는 것인, 총체적 웨이퍼 접시; 총체적 웨이퍼 접시에 연결되는 모터; 및 개별적 웨이퍼 접시들이 별개의 제1 축들을 중심으로 회전하도록 그리고 총체적 웨이퍼 접시가 제2 축을 중심으로 회전하도록, 모터를 제어하도록 구성되는 제어 유닛을 포함한다.
실시예가 장치이다. 장치는, 샤프트에 연결되는 서셉터로서, 서셉터는 웨이퍼 포켓들을 구비하는 것인, 서셉터; 서셉터의 제1 측면 상에서 별개의 웨이퍼 포켓들 내에 배치되는 웨이퍼 접시들; 서셉터의 제2 측면 상에서 별개의 웨이퍼 접시들에 연결되는 개별적 서셉터 기어들; 서셉터의 제2 측면 상에서 샤프트에 연결되는 총체적 서셉터 기어로서, 총체적 서셉터 기어는 샤프트를 중심으로 회전하도록 구성되고, 개별적 서셉터 기어들은, 총체적 서셉터 기어에 기계적으로 물리적으로 연결되는 것인, 총체적 서셉터 기어를 포함한다.
실시예가 방법이다. 방법은, 복수의 웨이퍼를 유지하는 총체적 웨이퍼 접시 위에 복수의 전구체 재료를 분배하는 단계; 전구체 재료들을 분배하는 가운데 총체적 웨이퍼 접시를 가열하는 단계; 전구체 재료들을 분배하며 그리고 총체적 웨이퍼 접시를 가열하는 가운데, 제1 축을 중심을 총체적 웨이퍼 접시를 회전시키는 단계; 전구체 재료들을 분배하며 그리고 총체적 웨이퍼 접시를 가열하는 가운데, 별개의 제2 축들을 중심으로 웨이퍼들을 회전시키는 단계로서, 제1 축은 각각의 제2 축들과 상이한 것인, 웨이퍼들을 회전시키는 단계; 각각의 웨이퍼들로부터 집적 회로 소자들을 싱귤레이션하는 단계를 포함한다.
이상의 설명은 여러 실시예들에 대한 특징들을 개략적으로 개시하여 당업자가 본 개시의 양태들을 더욱 잘 이해하도록 한다. 당업자는, 그들이 본 명세서에서 소개되는 실시예들과 동일한 목적을 수행하고 및/또는 동일한 장점들을 달성하기 위해 다른 프로세스들 및 구조들을 설계하거나 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 할 것이다. 당업자는 또한, 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어남이 없다는 것 및, 그들이 본 개시의 사상 및 범위로부터 벗어남 없이 본 명세서에 다양한 변화, 치환 및 변경을 이룰 수 있다는 것을 인식해야 할 것이다.
(항목 1)
장치로서:
복수의 개별적 웨이퍼 포켓을 포함하는 총체적 웨이퍼 접시로서, 개별적 웨이퍼 포켓들은 별개의 개별적 웨이퍼 접시들을 구비하며, 개별적 웨이퍼 접시들은 별개의 제1 축들을 중심으로 회전하도록 구성되고, 총체적 웨이퍼 접시는 제2 축을 중심으로 회전하도록 구성되는 것인, 총체적 웨이퍼 접시;
총체적 웨이퍼 접시에 연결되는 모터; 및
개별적 웨이퍼 접시들이 별개의 제1 축들을 중심으로 회전하도록 그리고 총체적 웨이퍼 접시가 제2 축을 중심으로 회전하도록, 모터를 제어하도록 구성되는 제어 유닛
을 포함하는 것인, 장치.
(항목 2)
항목 1에 있어서,
총체적 웨이퍼 접시 및 개별적 웨이퍼 접시들은, 동일한 방향으로 회전하는 것인, 장치.
(항목 3)
항목 1에 있어서,
총체적 웨이퍼 접시 및 개별적 웨이퍼 접시들은, 상이한 방향으로 회전하는 것인, 장치.
(항목 4)
항목 1에 있어서,
총체적 웨이퍼 접시는,
개별적 웨이퍼 접시들에 연결되는 개별적 서셉터 기어들; 및
총체적 웨이퍼 접시에 연결되는 총체적 서셉터 기어로서, 각각의 개별적 서셉터 기어들은 총체적 서셉터 기어에 기계적으로 연결되는 것인, 총체적 서셉터 기어
를 포함하는 것인, 장치.
(항목 5)
항목 4에 있어서,
제1 축들은, 개별적 서셉터 기어들의 주된 표면들에 수직이며, 그리고 제2 축은, 총체적 서셉터 기어의 주된 표면에 수직인 것인, 장치.
(항목 6)
항목 5에 있어서,
모터는, 총체적 서셉터 기어에 연결되며 그리고 총체적 서셉터 기어를 회전시키는 것인, 장치.
(항목 7)
항목 5에 있어서,
모터는, 개별적 서셉터 기어들에 연결되며 그리고 개별적 서셉터 기어들을 회전시키는 것인, 장치.
(항목 8)
항목 1에 있어서,
성막 챔버로서, 총체적 웨이퍼 접시가 성막 챔버 내에 배치되는 것인, 성막 챔버; 및
총체적 웨이퍼 접시 위에 하나 이상의 전구체 재료를 분배하도록 구성되는 샤워 헤드
를 더 포함하는 것인, 장치.
(항목 9)
항목 8에 있어서,
제어 유닛은, 샤워 헤드가 총체적 웨이퍼 접시 위에 하나 이상의 전구체 재료를 분배하는 가운데, 총체적 웨이퍼 접시 및 개별적 웨이퍼 접시들을 회전시키도록 구성되는 것인, 장치.
(항목 10)
항목 9에 있어서,
총체적 웨이퍼 접시는, 샤워 헤드가 총체적 웨이퍼 접시 위에 하나 이상의 전구체 재료를 분배하는 가운데, 성막 챔버 내의 진공을 차단하지 않고, 회전되는 것인, 장치.
(항목 11)
항목 9에 있어서,
총체적 웨이퍼 접시는, 샤워 헤드가 총체적 웨이퍼 접시 위에 하나 이상의 전구체 재료를 분배하는 가운데, 연속적으로 회전되는 것인, 장치.
(항목 12)
항목 8에 있어서,
총체적 웨이퍼 접시는 서셉터를 포함하며, 그리고 제어 유닛은, 샤워 헤드가 총체적 웨이퍼 접시 위에 하나 이상의 전구체 재료를 분배하는 가운데, 총체적 웨이퍼 접시를 가열하기 위해 서셉터를 제어하도록 구성되는 것인, 장치.
(항목 13)
장치로서:
샤프트에 연결되는 서셉터로서, 서셉터는 웨이퍼 포켓들을 구비하는 것인, 서셉터;
서셉터의 제1 측면 상에서 별개의 웨이퍼 포켓들 내에 배치되는 웨이퍼 접시들;
서셉터의 제2 측면 상에서 별개의 웨이퍼 접시들에 연결되는 개별적 서셉터 기어들; 및
서셉터의 제2 측면 상에서 샤프트에 연결되는 총체적 서셉터 기어로서, 총체적 서셉터 기어는 샤프트를 중심으로 회전하도록 구성되고, 개별적 서셉터 기어들은, 총체적 서셉터 기어에 기계적으로 물리적으로 연결되는 것인, 총체적 서셉터 기어
를 포함하는 것인, 장치.
(항목 14)
항목 13에 있어서,
총체적 서셉터 기어를 샤프트에 연결하는 체결구들을 더 포함하는 것인, 장치.
(항목 15)
항목 13에 있어서,
각각의 웨이퍼 접시들은, 웨이퍼 접시들의 상부 표면 위로 연장되는 격리체들을 포함하는 것인, 장치.
(항목 16)
항목 13에 있어서,
웨이퍼 접시들과 서셉터 사이에 배치되는 밀봉체들을 더 포함하는 것인, 장치.
(항목 17)
방법으로서:
복수의 웨이퍼를 유지하는 총체적 웨이퍼 접시 위에 복수의 전구체 재료를 분배하는 단계;
전구체 재료들을 분배하는 가운데 총체적 웨이퍼 접시를 가열하는 단계;
전구체 재료들을 분배하며 그리고 총체적 웨이퍼 접시를 가열하는 가운데, 제1 축을 중심을 총체적 웨이퍼 접시를 회전시키는 단계;
전구체 재료들을 분배하며 그리고 총체적 웨이퍼 접시를 가열하는 가운데, 별개의 제2 축들을 중심으로 웨이퍼들을 회전시키는 단계로서, 제1 축은 각각의 제2 축들과 상이한 것인, 웨이퍼들을 회전시키는 단계; 및
각각의 웨이퍼들로부터 집적 회로 소자들을 싱귤레이션하는 단계
를 포함하는 것인, 방법.
(항목 18)
항목 17에 있어서,
제1 축을 중심을 총체적 웨이퍼 접시를 회전시키는 단계는, 총체적 웨이퍼 접시를 제1 방향으로 회전시키는 것을 포함하며, 그리고 별개의 제2 축들을 중심으로 웨이퍼들을 회전시키는 단계는, 각각의 웨이퍼들을 제1 방향과 상이한 제2 방향으로 회전시키는 것을 포함하는 것인, 방법.
(항목 19)
항목 17에 있어서,
제1 축을 중심을 총체적 웨이퍼 접시를 회전시키는 단계는, 총체적 웨이퍼 접시를 제1 방향으로 회전시키는 것을 포함하며, 그리고 별개의 제2 축들을 중심으로 웨이퍼들을 회전시키는 단계는, 각각의 웨이퍼들을 상기 제1 방향으로 회전시키는 것을 포함하는 것인, 방법.
(항목 20)
항목 17에 있어서,
별개의 제2 축들을 중심으로 웨이퍼들을 회전시키는 단계는, 전구체 재료들을 분배하며 그리고 총체적 웨이퍼 접시를 가열하는 가운데, 원 위치에서 웨이퍼들을 연속적으로 회전시키는 것을 포함하는 것인, 방법.

Claims (10)

  1. 장치로서,
    샤프트, 총체적 서셉터 기어 및 서셉터를 포함하는 총체적 웨이퍼 접시로서, 상기 서셉터는 복수의 개별적 웨이퍼 포켓들을 구비하고, 상기 개별적 웨이퍼 포켓들은 각각의 개별적 웨이퍼 접시들을 구비하며, 개별적 웨이퍼 접시들은 각각의 제1 축들을 중심으로 회전하도록 구성되고, 총체적 웨이퍼 접시는 제2 축을 중심으로 회전하도록 구성되는, 총체적 웨이퍼 접시;
    상기 총체적 서셉터 기어를 상기 샤프트에 결합시키거나 상기 샤프트로부터 분리시키는 체결구;
    총체적 웨이퍼 접시 내의 상기 샤프트 및 상기 총체적 서셉터 기어에 결합(couple)되는 모터로서, 상기 체결구가 상기 총체적 서셉터 기어를 상기 샤프트로부터 분리시키면 상기 총체적 웨이퍼 접시 및 상기 개별적 웨이퍼 접시들이 별개로 회전되고, 상기 체결구가 상기 총체적 서셉터 기어를 상기 샤프트에 결합시키면 상기 총체적 웨이퍼 접시 및 상기 개별적 웨이퍼 접시들이 함께 회전되는 것인, 상기 모터; 및
    개별적 웨이퍼 접시들이 각각의 제1 축들을 중심으로 회전하도록 그리고 총체적 웨이퍼 접시가 제2 축을 중심으로 회전하도록, 모터를 제어하도록 구성되는 제어 유닛
    을 포함하는 것인, 장치.
  2. 제1항에 있어서,
    상기 총체적 웨이퍼 접시 및 상기 개별적 웨이퍼 접시들은, 동일한 방향으로 회전하는 것인, 장치.
  3. 제1항에 있어서,
    상기 총체적 웨이퍼 접시 및 상기 개별적 웨이퍼 접시들은, 상이한 방향으로 회전하는 것인, 장치.
  4. 제1항에 있어서,
    상기 총체적 웨이퍼 접시는,
    상기 개별적 웨이퍼 접시들에 결합되는 개별적 서셉터 기어들; 및
    상기 총체적 웨이퍼 접시에 결합되는 총체적 서셉터 기어로서, 각각의 개별적 서셉터 기어들은 상기 총체적 서셉터 기어에 기계적으로 결합되는 것인, 총체적 서셉터 기어
    를 포함하는 것인, 장치.
  5. 제1항에 있어서,
    성막 챔버로서, 상기 총체적 웨이퍼 접시가 상기 성막 챔버 내에 배치되는 것인, 성막 챔버; 및
    상기 총체적 웨이퍼 접시 위에 하나 이상의 전구체 재료를 분배하도록 구성되는 샤워 헤드
    를 더 포함하는 것인, 장치.
  6. 제5항에 있어서,
    상기 제어 유닛은, 상기 샤워 헤드가 상기 총체적 웨이퍼 접시 위에 상기 하나 이상의 전구체 재료를 분배하는 중에, 상기 총체적 웨이퍼 접시 및 상기 개별적 웨이퍼 접시들을 회전시키도록 구성되는 것인, 장치.
  7. 제6항에 있어서,
    상기 총체적 웨이퍼 접시는, 상기 샤워 헤드가 상기 총체적 웨이퍼 접시 위에 상기 하나 이상의 전구체 재료를 분배하는 중에, 상기 성막 챔버 내의 진공을 깨뜨리지 않으면서, 회전되는 것인, 장치.
  8. 제6항에 있어서,
    상기 총체적 웨이퍼 접시는, 상기 샤워 헤드가 상기 총체적 웨이퍼 접시 위에 상기 하나 이상의 전구체 재료를 분배하는 중에, 연속적으로 회전되는 것인, 장치.
  9. 장치로서,
    샤프트에 결합되는 서셉터로서, 상기 서셉터는 웨이퍼 포켓들을 구비하는 것인, 서셉터;
    상기 서셉터의 제1 측면 상에서 각각의 웨이퍼 포켓들 내에 배치되는 웨이퍼 접시들;
    상기 서셉터의 제2 측면 상에서 각각의 웨이퍼 접시들에 결합되는 개별적 서셉터 기어들;
    상기 서셉터의 제2 측면 상에서 상기 샤프트에 결합가능한 총체적 서셉터 기어로서, 상기 총체적 서셉터 기어는 상기 샤프트를 중심으로 회전하도록 구성되고, 상기 개별적 서셉터 기어들은, 상기 총체적 서셉터 기어에 기계적으로 그리고 물리적으로 결합되는 것인, 총체적 서셉터 기어; 및
    상기 총체적 서셉터 기어를 상기 샤프트에 결합시키거나 상기 샤프트로부터 분리시키는 체결구;
    를 포함하고,
    상기 체결구가 상기 총체적 서셉터 기어를 상기 샤프트로부터 분리시키면 상기 서셉터 및 상기 웨이퍼 접시들은 별개로 회전되고, 상기 체결구가 상기 총체적 서셉터 기어를 상기 샤프트에 결합시키면 상기 서셉터 및 상기 웨이퍼 접시들은 함께 회전되는 것인, 장치.
  10. 장치로서,
    샤프트;
    상기 샤프트에 결합되는 서셉터로서, 상기 서셉터는 제1 측면(side) 및 상기 제1 측면에 대향(opposite)하는 제2 측면을 가지는, 서셉터;
    상기 서셉터의 제1 측면에 인접하게 배치되는 척(chuck);
    상기 서셉터의 제2 측면에 인접하게 배치되는 제1 기어(gear)로서, 상기 제1 기어는 상기 샤프트에 결합되는 것인, 제1 기어;
    상기 제1 기어를 상기 척에 기계적으로 연결시키는 제2 기어;
    상기 제1 기어를 상기 샤프트에 결합시키거나 상기 샤프트로부터 분리시키는 체결구;
    상기 제1 기어 및 상기 샤프트에 결합(couple)되는 모터로서, 상기 체결구가 상기 제1 기어를 상기 샤프트로부터 분리시키면 상기 서셉터 및 상기 척은 별개로 회전되고, 상기 체결구가 상기 제1 기어를 상기 샤프트에 결합시키면 상기 서셉터 및 상기 척은 함께 회전되는 것인, 상기 모터; 및
    상기 모터가 상기 샤프트를 중심으로 제1 방향으로 상기 서셉터 및 상기 제1 기어를 회전시키게 제어하도록 구성되는 제어 유닛으로서, 상기 제1 기어가 상기 제1 방향으로 회전할 때에 상기 제1 기어는 상기 제2 기어를 제2 방향으로 회전시키고, 상기 제2 기어가 상기 제2 방향으로 회전할 때에 상기 척이 상기 제2 방향으로 회전하는 것인, 제어 유닛
    을 포함하는 것인, 장치.
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