KR20210045548A - Method of manufacturing of display device - Google Patents

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KR20210045548A
KR20210045548A KR1020190128343A KR20190128343A KR20210045548A KR 20210045548 A KR20210045548 A KR 20210045548A KR 1020190128343 A KR1020190128343 A KR 1020190128343A KR 20190128343 A KR20190128343 A KR 20190128343A KR 20210045548 A KR20210045548 A KR 20210045548A
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Abstract

A manufacturing method of a display device provides a substrate, forms a first gate insulating layer on an active layer after forming the active layer having source and drain regions on the substrate, forms an interlayer insulating layer on a first gate electrode after forming the first gate electrode on the first gate insulating layer, performs a buffered oxide etchant (BOE) process after forming first contact holes exposing the source and drain regions of the active layer in the first gate insulating layer and the interlayer insulating layer, and forms a second contact hole exposing a portion of the first gate electrode in the interlayer insulating layer. Accordingly, since the gate electrode is not exposed during the BOE process, the gate electrode may not be damaged.

Description

표시 장치의 제조 방법{METHOD OF MANUFACTURING OF DISPLAY DEVICE}Manufacturing method of a display device {METHOD OF MANUFACTURING OF DISPLAY DEVICE}

본 발명은 표시 장치의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a display device.

평판 표시 장치는 경량 및 박형 등의 특성으로 인하여, 음극선관 표시 장치를 대체하는 표시 장치로서 사용되고 있다. 이러한 평판 표시 장치의 대표적인 예로서 액정 표시 장치와 유기 발광 표시 장치가 있다.Flat panel displays are used as a display device to replace a cathode ray tube display device due to characteristics such as light weight and thinness. Representative examples of such a flat panel display include a liquid crystal display and an organic light-emitting display.

평판 표시 장치는 영상을 구현하기 위해 화소를 포함하며, 기판에는 화소를 구동하기 위한 박막 트랜지스터가 형성될 수 있다. 이 때, 박막 트랜지스터와 배선을 서로 연결시키기 위해, 박막 트랜지스터의 게이트 전극을 노출시키는 콘택홀이 추가로 형성될 수 있다. 하지만, 평판 표시 장치를 제조하는 과정에서 게이트 전극이 노출됨에 따라, 게이트 전극의 표면이 거칠어질 수 있고, 상기 표면에 불필요한 산화막이 형성될 수 있다. 이에 따라, 게이트 전극의 저항이 증가됨으로써 박막 트랜지스터의 불량을 야기시킬 수 있다.A flat panel display device includes pixels to implement an image, and a thin film transistor for driving the pixels may be formed on a substrate. In this case, in order to connect the thin film transistor and the wiring to each other, a contact hole exposing the gate electrode of the thin film transistor may be additionally formed. However, as the gate electrode is exposed in the process of manufacturing the flat panel display, the surface of the gate electrode may become rough, and an unnecessary oxide layer may be formed on the surface. Accordingly, the resistance of the gate electrode is increased, thereby causing a defect in the thin film transistor.

본 발명의 목적은 표시 장치의 제조 방법을 제공하는 것이다.An object of the present invention is to provide a method of manufacturing a display device.

다만, 본 발명의 목적은 상술한 목적으로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.However, the object of the present invention is not limited to the above-described object, and may be variously extended without departing from the spirit and scope of the present invention.

본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치의 제조 방법은 기판을 제공하는 단계, 상기 기판 상에 소스 및 드레인 영역들을 갖는 액티브층을 형성하는 단계, 상기 액티브층 상에 제1 게이트 절연층을 형성하는 단계, 상기 제1 게이트 절연층 상에 제1 게이트 전극을 형성하는 단계, 상기 제1 게이트 전극 상에 층간 절연층을 형성하는 단계, 상기 제1 게이트 절연층 및 상기 층간 절연층에 상기 액티브층의 상기 소스 및 드레인 영역들을 노출시키는 제1 콘택홀들을 형성하는 단계, BOE(buffered oxide etchant) 공정을 수행하는 단계 및 상기 층간 절연층에 상기 제1 게이트 전극의 일부를 노출시키는 제2 콘택홀을 형성하는 단계를 포함할 수 있다.In order to achieve the object of the present invention, a method of manufacturing a display device according to embodiments of the present invention includes the steps of providing a substrate, forming an active layer having source and drain regions on the substrate, and Forming a first gate insulating layer on the first gate insulating layer, forming a first gate electrode on the first gate insulating layer, forming an interlayer insulating layer on the first gate electrode, the first gate insulating layer, and Forming first contact holes exposing the source and drain regions of the active layer in the interlayer insulating layer, performing a buffered oxide etchant (BOE) process, and a part of the first gate electrode in the interlayer insulating layer It may include forming a second contact hole exposing the.

일 실시예에 의하면, 상기 제조 방법은 상기 기판 상에 팬-아웃 배선을 형성하는 단계를 더 포함할 수 있다.According to an embodiment, the manufacturing method may further include forming a fan-out wiring on the substrate.

일 실시예에 의하면, 상기 제1 게이트 전극은 상기 팬-아웃 배선과 동일한 물질을 사용하여 동시에 형성될 수 있다.According to an embodiment, the first gate electrode may be simultaneously formed using the same material as the fan-out wiring.

일 실시예에 의하면, 상기 제조 방법은 상기 팬-아웃 배선의 일부를 노출시키는 제3 콘택홀을 형성하는 단계를 더 포함할 수 있다.According to an embodiment, the manufacturing method may further include forming a third contact hole exposing a part of the fan-out wiring.

일 실시예에 의하면, 상기 제2 콘택홀과 상기 제3 콘택홀은 동시에 형성될 수 있다.According to an embodiment, the second contact hole and the third contact hole may be formed at the same time.

일 실시예에 의하면, 상기 제조 방법은 상기 제1 게이트 절연층 상에 상기 제1 게이트 전극을 형성하는 단계 이후에, 상기 제1 게이트 전극 상에 제2 게이트 전극을 형성하는 단계를 더 포함할 수 있다.According to an embodiment, the manufacturing method may further include forming a second gate electrode on the first gate electrode after forming the first gate electrode on the first gate insulating layer. have.

일 실시예에 의하면, 상기 제조 방법은 상기 층간 절연층에 상기 제2 게이트 전극의 일부를 노출시키는 제4 콘택홀을 형성하는 단계를 더 포함할 수 있다.According to an embodiment, the manufacturing method may further include forming a fourth contact hole exposing a part of the second gate electrode in the interlayer insulating layer.

일 실시예에 의하면, 상기 제2 콘택홀과 상기 제4 콘택홀은 동시에 형성될 수 있다.According to an embodiment, the second contact hole and the fourth contact hole may be formed at the same time.

일 실시예에 의하면, 상기 제조 방법은 상기 기판을 제공하는 단계 이후에, 상기 기판 상에 버퍼층을 형성하는 단계를 더 포함할 수 있다.According to an embodiment, the manufacturing method may further include forming a buffer layer on the substrate after the step of providing the substrate.

일 실시예에 의하면, 상기 제조 방법은 상기 제1 게이트 절연층 및 상기 층간 절연층에 상기 버퍼층의 일부를 노출시키는 제5 콘택홀을 형성하는 단계를 더 포함할 수 있다.According to an embodiment, the manufacturing method may further include forming a fifth contact hole exposing a portion of the buffer layer in the first gate insulating layer and the interlayer insulating layer.

일 실시예에 의하면, 상기 제1 콘택홀과 상기 제5 콘택홀은 동시에 형성될 수 있다.According to an embodiment, the first contact hole and the fifth contact hole may be formed at the same time.

일 실시예에 의하면, 상기 제1 콘택홀 및 상기 제5 콘택홀에 상기 BOE 공정이 수행될 수 있다.According to an embodiment, the BOE process may be performed on the first contact hole and the fifth contact hole.

일 실시예에 의하면, 상기 제조 방법은 상기 기판의 상면을 노출시키는 제6 콘택홀을 형성하는 단계를 더 포함할 수 있다.According to an embodiment, the manufacturing method may further include forming a sixth contact hole exposing the upper surface of the substrate.

일 실시예에 의하면, 상기 제2 콘택홀 및 제6 콘택홀은 동시에 형성될 수 있다.According to an embodiment, the second contact hole and the sixth contact hole may be formed at the same time.

일 실시예에 의하면, 상기 제조 방법은 상기 제1 게이트 전극 상에 티타늄 나이트라이드(TiN)를 포함하는 상부막을 형성하는 단계를 더 포함할 수 있다.According to an embodiment, the manufacturing method may further include forming an upper layer including titanium nitride (TiN) on the first gate electrode.

일 실시예에 의하면, 상기 층간 절연층에 상기 제1 게이트 전극의 일부를 노출시키는 상기 제2 콘택홀을 형성하는 단계는, 상기 제2 콘택홀에 의해 노출된 상기 상부막을 제거하여 상기 제1 게이트 전극을 노출시키는 단계를 포함할 수 있다.According to an embodiment, the forming of the second contact hole exposing a part of the first gate electrode in the interlayer insulating layer may include removing the upper layer exposed by the second contact hole to form the first gate electrode. It may include exposing the electrode.

일 실시예에 의하면, 상기 제조 방법은 상기 BOE 공정을 수행하는 단계 이전에, 열처리 공정을 수행하는 단계를 더 포함할 수 있다.According to an embodiment, the manufacturing method may further include performing a heat treatment process before performing the BOE process.

본 발명의 목적을 달성하기 위하여, 본 발명의 다른 실시예들에 따른 표시 장치의 제조 방법은 표시 영역, 벤딩 영역 및 상기 표시 영역과 상기 벤딩 영역 사이에 위치하는 주변 영역을 갖는 기판을 제공하는 단계, 상기 기판 상에 버퍼층을 형성하는 단계, 상기 버퍼층 상의 상기 표시 영역에 소스 및 드레인 영역들을 갖는 액티브층을 형성하는 단계, 상기 액티브층 상에 제1 게이트 절연층을 형성하는 단계, 상기 제1 게이트 절연층 상의 상기 표시 영역에 제1 게이트 전극을 형성하는 단계, 상기 제1 게이트 절연층 상의 상기 주변 영역에 팬-아웃 배선을 형성하는 단계, 상기 제1 게이트 전극 및 상기 팬-아웃 배선 상에 층간 절연층을 형성하는 단계, 상기 제1 게이트 절연층 및 상기 층간 절연층에 상기 액티브층의 상기 소스 및 드레인 영역들을 노출시키는 제1 콘택홀들 및 상기 벤딩 영역에 위치하는 상기 버퍼층의 상면을 노출시키는 제2 콘택홀을 형성하는 단계, BOE 공정을 수행하는 단계 및 상기 층간 절연층에 상기 제1 게이트 전극의 일부를 노출시키는 제3 콘택홀, 상기 층간 절연층에 상기 팬-아웃 배선의 일부를 노출시키는 제4 콘택홀 및 상기 층간 절연층과 상기 버퍼층에 상기 벤딩 영역에 위치하는 상기 기판의 상면을 노출시키는 제5 콘택홀을 형성하는 단계를 포함할 수 있다.In order to achieve the object of the present invention, a method of manufacturing a display device according to other embodiments of the present invention includes providing a substrate having a display area, a bending area, and a peripheral area positioned between the display area and the bending area. , Forming a buffer layer on the substrate, forming an active layer having source and drain regions in the display region on the buffer layer, forming a first gate insulating layer on the active layer, the first gate Forming a first gate electrode in the display area on the insulating layer, forming a fan-out wiring in the peripheral area on the first gate insulating layer, interlayer on the first gate electrode and the fan-out wiring Forming an insulating layer, exposing first contact holes exposing the source and drain regions of the active layer to the first gate insulating layer and the interlayer insulating layer and an upper surface of the buffer layer positioned in the bending region Forming a second contact hole, performing a BOE process, and a third contact hole exposing a part of the first gate electrode to the interlayer insulating layer, and exposing a part of the fan-out wiring to the interlayer insulating layer Forming a fourth contact hole and a fifth contact hole exposing an upper surface of the substrate positioned in the bending region in the interlayer insulating layer and the buffer layer.

일 실시예에 의하면, 상기 제조 방법은 상기 제1 게이트 전극 상에 제2 게이트 절연층을 형성하는 단계, 상기 제2 게이트 절연층 상의 상기 표시 영역에 제2 게이트 전극을 형성하는 단계, 상기 층간 절연층에 상기 제2 게이트 전극의 일부를 노출시키는 제6 콘택홀을 형성하는 단계를 더 포함하며, 상기 제3 콘택홀, 제4 콘택홀 및 제6 콘택홀은 동시에 형성될 수 있다.According to an embodiment, the manufacturing method includes forming a second gate insulating layer on the first gate electrode, forming a second gate electrode in the display area on the second gate insulating layer, and insulating the interlayer. The step of forming a sixth contact hole exposing a portion of the second gate electrode in the layer may be further included, and the third contact hole, the fourth contact hole, and the sixth contact hole may be formed at the same time.

일 실시예에 의하면, 상기 제2 게이트 전극과 상기 팬-아웃 배선은 동일한 물질을 사용하여 동시에 형성될 수 있다.According to an embodiment, the second gate electrode and the fan-out wiring may be simultaneously formed using the same material.

본 발명의 실시예들에 따른 표시 장치의 제조 방법은 BOE(buffered oxide etchant) 공정을 수행한 이후에 게이트 전극의 일부를 노출시키는 콘택홀을 형성함으로써, BOE 공정 시 게이트 전극이 노출되지 않을 수 있다. 이에 따라, BOE 공정 시 사용되는 세정액과 게이트 전극이 접촉하지 않을 수 있어, 게이트 전극이 손상되지 않을 수 있다. 따라서, 게이트 전극의 표면의 거칠기가 균일해지고, 게이트 전극과 세정액이 접촉하여 형성되는 산화막이 형성되지 않을 수 있다. 이에 따라, 게이트 전극의 저항이 유지되므로, 박막 트랜지스터의 신뢰성이 증가할 수 있다.In the method of manufacturing a display device according to exemplary embodiments of the present invention, a contact hole for exposing a part of the gate electrode is formed after performing a buffered oxide etchant (BOE) process, so that the gate electrode may not be exposed during the BOE process. . Accordingly, the cleaning liquid used in the BOE process may not be in contact with the gate electrode, so that the gate electrode may not be damaged. Accordingly, the roughness of the surface of the gate electrode becomes uniform, and an oxide film formed by contact between the gate electrode and the cleaning liquid may not be formed. Accordingly, since the resistance of the gate electrode is maintained, the reliability of the thin film transistor can be increased.

본 발명의 다른 실시예들에 따른 표시 장치의 제조 방법은 BOE 공정을 수행한 이후에 게이트 전극의 일부를 노출시키는 콘택홀을 형성함으로써, BOE 공정 시 게이트 전극이 노출되지 않을 수 있다. 특히, 상기 제조 방법은 벤딩 영역에 위치하는 기판의 상면을 노출시키는 콘택홀을 상기 콘택홀과 동시에 형성함으로써, 벤딩 영역을 포함하는 표시 장치의 제조 공정에 요구되는 마스크의 개수를 감소시킬 수 있다.In a method of manufacturing a display device according to other exemplary embodiments of the present invention, since a contact hole exposing a part of the gate electrode is formed after performing the BOE process, the gate electrode may not be exposed during the BOE process. In particular, the manufacturing method may reduce the number of masks required for a manufacturing process of a display device including the bending area by simultaneously forming a contact hole exposing the upper surface of the substrate positioned in the bending area together with the contact hole.

다만, 본 발명의 효과는 상술한 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.However, the effects of the present invention are not limited to the above-described effects, and may be variously extended without departing from the spirit and scope of the present invention.

도 1은 본 발명의 실시예들에 따른 표시 장치의 제조 방법에 따라 제조된 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 표시 장치와 전기적으로 연결된 외부 장치를 설명하기 위한 블록도이다.
도 3은 도 1에 도시된 표시 장치의 제조 방법을 나타내는 순서도이다.
도 4 내지 도 14는 도 1에 도시된 표시 장치의 제조 방법을 나타내는 단면도들이다.
도 15는 본 발명의 다른 실시예들에 따른 표시 장치의 제조 방법에 따라 제조된 표시 장치를 나타내는 단면도이다.1 is a plan view illustrating a display device manufactured according to a method of manufacturing a display device according to example embodiments.
FIG. 2 is a block diagram illustrating an external device electrically connected to the display device of FIG. 1.
3 is a flowchart illustrating a method of manufacturing the display device illustrated in FIG. 1.
4 to 14 are cross-sectional views illustrating a method of manufacturing the display device illustrated in FIG. 1.
15 is a cross-sectional view illustrating a display device manufactured according to a method of manufacturing a display device according to other exemplary embodiments.

이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in more detail with reference to the accompanying drawings. The same reference numerals are used for the same elements in the drawings, and redundant descriptions of the same elements will be omitted.

도 1은 본 발명의 실시예들에 따른 표시 장치의 제조 방법에 따라 제조된 표시 장치를 나타내는 평면도이고, 도 2는 도 1의 표시 장치와 전기적으로 연결된 외부 장치를 설명하기 위한 블록도이다.1 is a plan view illustrating a display device manufactured according to a method of manufacturing a display device according to exemplary embodiments, and FIG. 2 is a block diagram illustrating an external device electrically connected to the display device of FIG. 1.

도 1 및 도 2를 참조하면, 본 발명의 실시예들에 따른 표시 장치의 제조 방법에 따라 제조된 표시 장치(1000)는 표시 영역(10), 제1 및 제2 주변 영역들(20, 30) 및 벤딩 영역(40)을 포함할 수 있다. 제1 주변 영역(20)은 표시 영역(10)과 벤딩 영역(40) 사이에 위치할 수 있고, 벤딩 영역(40)은 제1 주변 영역(20)과 제2 주변 영역(30) 사이에 위치할 수 있다.1 and 2, a display device 1000 manufactured according to a method of manufacturing a display device according to example embodiments includes a display area 10 and first and second peripheral areas 20 and 30. ) And a bending area 40. The first peripheral area 20 may be located between the display area 10 and the bending area 40, and the bending area 40 is located between the first peripheral area 20 and the second peripheral area 30. can do.

표시 영역(10)에는 복수의 화소들이 배치될 수 있다. 또한, 표시 영역(10)에는 화소들에 연결되는 배선들이 배치될 수 있다. 상기 배선들은 데이터 신호 배선, 스캔 신호 배선, 발광 신호 배선, 구동 전압 배선 등을 포함할 수 있다. 또한, 표시 영역(10)을 둘러싸는 외곽부에는 데이터 드라이버, 스캔 드라이버, 발광 제어 드라이버 등이 배치될 수도 있다.A plurality of pixels may be disposed in the display area 10. In addition, wirings connected to the pixels may be disposed in the display area 10. The wires may include data signal wires, scan signal wires, light-emitting signal wires, driving voltage wires, and the like. In addition, a data driver, a scan driver, a light emission control driver, or the like may be disposed in an outer portion surrounding the display area 10.

제1 주변 영역(20)에는 제1 팬-아웃 배선(330)이 배치될 수 있다. 제1 팬-아웃 배선(330)은 화소들에 연결되는 상기 배선들 중 어느 하나와 연결될 수 있다. 제2 주변 영역(30)에는 제2 팬-아웃 배선(350)이 배치될 수 있다. 제2 팬-아웃 배선(350)은 표시 장치(1000)를 외부 장치(2000)와 전기적으로 연결시킬 수 있다. A first fan-out wiring 330 may be disposed in the first peripheral area 20. The first fan-out wire 330 may be connected to any one of the wires connected to the pixels. A second fan-out wiring 350 may be disposed in the second peripheral area 30. The second fan-out wiring 350 may electrically connect the display device 1000 to the external device 2000.

표시 장치(1000)는 연결 전극을 더 포함할 수 있다. 상기 연결 전극은 벤딩 영역(40)에 중첩하여 배치될 수 있다. 상기 연결 전극은 제1 팬-아웃 배선(330)과 제2 팬-아웃 배선(350)을 연결시킬 수 있다.The display device 1000 may further include a connection electrode. The connection electrode may be disposed to overlap the bending region 40. The connection electrode may connect the first fan-out wiring 330 and the second fan-out wiring 350.

외부 장치(2000)는 제2 팬-아웃 배선(350), 상기 연결 전극 및 제1 팬-아웃 배선(330)을 통해 데이터 신호, 스캔 신호, 발광 신호, 구동 전압 등을 표시 장치(1000)에 제공할 수 있다. 표시 장치(1000)는 외부 장치(2000)로부터 상술한 신호들을 제공받아 화소들에 인가함으로써 영상을 구현할 수 있다.The external device 2000 transmits a data signal, a scan signal, a light emission signal, and a driving voltage to the display device 1000 through the second fan-out wire 350, the connection electrode, and the first fan-out wire 330. Can provide. The display device 1000 may implement an image by receiving the above-described signals from the external device 2000 and applying the signals to the pixels.

벤딩 영역(40)은 제1 주변 영역(20) 및 제2 주변 영역(30)의 사이에 위치할 수 있다. 벤딩 영역(40)은 기설정된 방향을 축으로 벤딩될 수 있다. 예를 들어, 벤딩 영역(40)이 행 방향을 축으로 벤딩됨으로써, 제2 주변 영역(30)은 표시 장치(1000)의 저면에 위치할 수 있다. 다만, 선택적으로 표시 장치(1000)는 벤딩 영역(40)을 포함하지 않을 수도 있다.The bending area 40 may be positioned between the first and second peripheral areas 20 and 30. The bending area 40 may be bent along a predetermined direction. For example, as the bending area 40 is bent along the row direction, the second peripheral area 30 may be located on the bottom of the display device 1000. However, optionally, the display device 1000 may not include the bending area 40.

도 3은 도 1에 도시된 표시 장치의 제조 방법을 나타내는 순서도이고, 도 4 내지 도 14는 도 1에 도시된 표시 장치의 제조 방법을 나타내는 단면도들이다. 예를 들어, 도 4 내지 도 11, 도 14는 도 1의 표시 장치를 Ⅰ-Ⅰ'라인을 따라 절단한 단면도들일 수 있고, 도 12는 도 1의 표시 장치를 Ⅱ-Ⅱ'라인을 따라 절단한 단면도일 수 있으며, 도 13은 도 1의 표시 장치를 Ⅲ-Ⅲ'라인을 따라 절단한 단면도일 수 있다.3 is a flowchart illustrating a method of manufacturing the display device illustrated in FIG. 1, and FIGS. 4 to 14 are cross-sectional views illustrating a method of manufacturing the display device illustrated in FIG. 1. For example, FIGS. 4 to 11 and 14 may be cross-sectional views of the display device of FIG. 1 taken along the line I-I', and FIG. 12 is the display device of FIG. 1 cut along the line II-II'. It may be a cross-sectional view, and FIG. 13 may be a cross-sectional view of the display device of FIG. 1 taken along line III-III'.

도 1, 3 및 4를 참조하면, 기판(100)이 캐리어 기판(110) 상에 제공될 수 있다(S110).1, 3 and 4, the substrate 100 may be provided on the carrier substrate 110 (S110).

기판(100)은 유리 기판, 석영 기판, 플라스틱 기판 등을 포함할 수 있다. 특히, 플렉서블한 표시 장치를 구현하기 위해, 기판(100)은 유연한 플라스틱 기판을 포함할 수 있다. 일 실시예에서, 기판(100)은 적어도 하나의 유기 필름층 및 적어도 하나의 배리어층이 번갈아 가며 적층된 구조를 가질 수 있다. 예를 들면, 상기 유기 필름층은 폴리이미드와 같은 유기 물질을 사용하여 형성될 수 있고, 상기 배리어층은 무기 물질을 사용하여 형성될 수 있다.The substrate 100 may include a glass substrate, a quartz substrate, a plastic substrate, or the like. In particular, in order to implement a flexible display device, the substrate 100 may include a flexible plastic substrate. In one embodiment, the substrate 100 may have a structure in which at least one organic film layer and at least one barrier layer are alternately stacked. For example, the organic film layer may be formed using an organic material such as polyimide, and the barrier layer may be formed using an inorganic material.

기판(100)이 유연한 플라스틱 기판을 포함하는 경우, 기판(100)의 유연성 때문에, 기판(100) 상에 구성 요소들(예를 들어, 액티브층, 게이트 전극 등)을 직접 형성하기 어려울 수 있다. 이러한 경우, 기판(100)을 지지하기 위해 캐리어 기판(110)을 기판(100)의 하부에 배치할 수 있다.When the substrate 100 includes a flexible plastic substrate, it may be difficult to directly form components (eg, an active layer, a gate electrode, etc.) on the substrate 100 due to the flexibility of the substrate 100. In this case, the carrier substrate 110 may be disposed under the substrate 100 to support the substrate 100.

캐리어 기판(110)은 투명한 또는 불투명한 재료를 포함할 수 있다. 일 실시예에서, 캐리어 기판(110)은 유리 또는 석영을 포함할 수 있다. 또한, 기판(100) 상에 상기 구성 요소들이 배치된 후, 캐리어 기판(110)은 기판(100)으로부터 제거될 수 있다.The carrier substrate 110 may include a transparent or opaque material. In one embodiment, the carrier substrate 110 may comprise glass or quartz. In addition, after the components are disposed on the substrate 100, the carrier substrate 110 may be removed from the substrate 100.

도 1, 3 및 5를 참조하면, 기판(100) 상에 버퍼층(130)이 형성될 수 있다. 다시 말하면, 버퍼층(130)은 기판(100) 상의 표시 영역(10), 제1 주변 영역(20), 제2 주변 영역(30) 및 벤딩 영역(40)에 전체적으로 형성될 수 있다. 버퍼층(130)은 기판(100)으로부터 금속 원자들이나 불순물들이 액티브층(200)으로 확산되는 현상을 방지할 수 있다. 또한, 액티브층(200)은 액티브층(200)을 형성하기 위한 결정화 공정 동안 열의 전달 속도를 조절하여 액티브층(200)을 균일하게 형성할 수 있다. 버퍼층(130)은 실리콘 산화물(SiOX),실리콘 질화물(SiNX)등을 사용하여 형성될 수 있다.1, 3, and 5, a buffer layer 130 may be formed on the substrate 100. In other words, the buffer layer 130 may be entirely formed in the display area 10, the first peripheral area 20, the second peripheral area 30, and the bending area 40 on the substrate 100. The buffer layer 130 may prevent diffusion of metal atoms or impurities from the substrate 100 to the active layer 200. In addition, the active layer 200 may uniformly form the active layer 200 by controlling a heat transfer rate during a crystallization process for forming the active layer 200. The buffer layer 130 may be formed using silicon oxide (SiO X ), silicon nitride (SiN X ), or the like.

액티브층(200)이 버퍼층(130) 상의 표시 영역(10)에 형성될 수 있다(S130). 다시 말하면, 액티브층(200)은 기판(100) 상의 표시 영역(10)에 형성될 수 있다. 액티브층(200)은 산화물 반도체, 유기물 반도체, 무기물 반도체(예를 들어, 비정질 실리콘, 다결정 실리콘) 등을 사용하여 형성될 수 있다. 예를 들어, 액티브층(200)은 기판(100) 상에 상기 반도체 물질을 전체적으로 증착한 후, 표시 영역(10)에 형성되도록 패터닝될 수 있다.The active layer 200 may be formed in the display area 10 on the buffer layer 130 (S130 ). In other words, the active layer 200 may be formed in the display area 10 on the substrate 100. The active layer 200 may be formed using an oxide semiconductor, an organic semiconductor, an inorganic semiconductor (eg, amorphous silicon, polycrystalline silicon), or the like. For example, the active layer 200 may be patterned to be formed in the display area 10 after depositing the semiconductor material entirely on the substrate 100.

액티브층(200)은 불순물이 도핑된 소스 영역(230)과 드레인 영역(250) 및 소스 영역(230)과 드레인 영역(250) 사이의 채널 영역(210)을 포함할 수 있다.The active layer 200 may include a source region 230 and a drain region 250 doped with impurities, and a channel region 210 between the source region 230 and the drain region 250.

제1 게이트 절연층(150)은 액티브층(200) 상에 형성될 수 있다. 다시 말하면, 제1 게이트 절연층(150)은 버퍼층(130) 상의 표시 영역(10), 제1 주변 영역(20), 제2 주변 영역(30) 및 벤딩 영역(40)에 전체적으로 형성될 수 있다. 예를 들어, 제1 게이트 절연층(150)은 버퍼층(130) 상에서 액티브층(200)을 충분히 덮을 수 있다. 이러한 경우, 제1 게이트 절연층(150)은 실질적으로 평탄한 상면을 가질 수 있다. 제1 게이트 절연층(150)은 무기 절연 물질(예를 들어, SiOX, SiNX등)을 사용하여 형성될 수 있다. 다른 예시적인 실시예들에 있어서, 제1 게이트 절연층(150)이 버퍼층(130) 상에서 액티브층(200)의 프로파일을 따라 균일한 두께로 형성될 수도 있다.The first gate insulating layer 150 may be formed on the active layer 200. In other words, the first gate insulating layer 150 may be entirely formed in the display region 10, the first peripheral region 20, the second peripheral region 30, and the bending region 40 on the buffer layer 130. . For example, the first gate insulating layer 150 may sufficiently cover the active layer 200 on the buffer layer 130. In this case, the first gate insulating layer 150 may have a substantially flat top surface. The first gate insulating layer 150 may be formed using an inorganic insulating material (eg, SiO X , SiN X, etc.). In other exemplary embodiments, the first gate insulating layer 150 may be formed on the buffer layer 130 to have a uniform thickness along the profile of the active layer 200.

도 1, 3 및 6을 참조하면, 제1 게이트 전극(310), 제1 팬-아웃 배선(330) 및 제2 팬-아웃 배선(350)이 제1 게이트 절연층(150) 상에 형성될 수 있다(S150).1, 3, and 6, the first gate electrode 310, the first fan-out wiring 330, and the second fan-out wiring 350 are formed on the first gate insulating layer 150. Can be (S150).

일 실시예에서, 제1 게이트 전극(310)과 제1 및 제2 팬-아웃 배선들(330, 350)은 제1 게이트 절연층(150) 상에 금속 물질을 전체적으로 증착한 후, 패터닝하여 동시에 형성될 수 있다. 즉, 제1 게이트 전극(310)과 제1 및 제2 팬-아웃 배선들(330, 350)은 동일한 물질을 사용하여 동시에 형성될 수 있다. In one embodiment, the first gate electrode 310 and the first and second fan-out wirings 330 and 350 are formed by depositing a metal material entirely on the first gate insulating layer 150 and then patterning them at the same time. Can be formed. That is, the first gate electrode 310 and the first and second fan-out wirings 330 and 350 may be simultaneously formed using the same material.

제1 게이트 전극(310)은 제1 게이트 절연층(150) 상에서 액티브층(200)의 채널 영역(210)과 중첩하여 형성될 수 있다. 제1 게이트 전극(310)은 금속막, 합금막, 금속 질화물막, 도전성 금속 산화물막 및/또는 투명 전도성 물질막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다. 예를 들어, 제1 게이트 전극(310)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다.The first gate electrode 310 may be formed on the first gate insulating layer 150 to overlap the channel region 210 of the active layer 200. The first gate electrode 310 may be formed in a single layer structure or a multilayer structure including a metal film, an alloy film, a metal nitride film, a conductive metal oxide film, and/or a transparent conductive material film. For example, the first gate electrode 310 is silver (Ag), an alloy containing silver, molybdenum (Mo), an alloy containing molybdenum, aluminum (Al), an alloy containing aluminum, aluminum Nitride (AlN), tungsten (W), tungsten nitride (WN), copper (Cu), nickel (Ni), chromium (Cr), chromium nitride (CrN), titanium (Ti), tantalum (Ta), platinum (Pt) ), scandium (Sc), indium tin oxide (ITO), indium zinc oxide (IZO), and the like.

다만, 상기에서는 액티브층(200) 및 제1 게이트 전극(310)을 포함하는 박막 트랜지스터가 상부 게이트 구조를 갖는 것으로 설명하였으나, 본 발명의 구성이 이에 한정되는 것은 아니다. 예를 들어, 상기 박막 트랜지스터는 하부 게이트 구조를 가질 수도 있다.However, in the above description, the thin film transistor including the active layer 200 and the first gate electrode 310 has been described as having an upper gate structure, but the configuration of the present invention is not limited thereto. For example, the thin film transistor may have a lower gate structure.

제1 팬-아웃 배선(330)은 제1 게이트 절연층(150) 상의 제1 주변 영역(20)에 형성될 수 있다. 일 실시예에서, 제1 팬-아웃 배선(330)은 제1 게이트 절연층(150) 상의 제1 주변 영역(20)에서 벤딩 영역(40)으로부터 표시 영역(10)으로의 방향인 제1 방향을 따라 연장될 수 있다. 그에 따라, 상술한 바와 같이 제1 팬-아웃 배선(330)은 화소들에 연결되는 배선들(예를 들어, 데이터 신호 배선, 스캔 신호 배선, 발광 신호 배선, 구동 전압 배선 등) 중 어느 하나와 연결될 수 있다. 또한, 제1 팬-아웃 배선(330)은 벤딩 영역(40)에 중첩하여 배치되는 연결 전극을 통해 제2 팬-아웃 배선(350)과 연결될 수 있다.The first fan-out wiring 330 may be formed in the first peripheral region 20 on the first gate insulating layer 150. In an embodiment, the first fan-out wiring 330 is in a first direction, which is a direction from the bending region 40 to the display region 10 in the first peripheral region 20 on the first gate insulating layer 150. It can be extended along. Accordingly, as described above, the first fan-out wiring 330 may be connected to any one of wirings (eg, data signal wiring, scan signal wiring, light emitting signal wiring, driving voltage wiring, etc.) connected to the pixels. Can be connected. In addition, the first fan-out wiring 330 may be connected to the second fan-out wiring 350 through a connection electrode disposed to overlap the bending region 40.

제2 팬-아웃 배선(350)은 제1 게이트 절연층(150) 상의 제2 주변 영역(30)에 형성될 수 있다. 일 실시예에서, 제2 팬-아웃 배선(350)은 제1 게이트 절연층(150) 상의 제2 주변 영역(30)에서 표시 영역(10)으로부터 벤딩 영역(40)으로의 방향인 제2 방향을 따라 연장될 수 있다. 그에 따라, 상술한 바와 같이 제2 팬-아웃 배선(350)은 외부 장치와 전기적으로 연결될 수 있다. 또한, 제2 팬-아웃 배선(350)은 상기 연결 전극을 통해 제1 팬-아웃 배선(330)과 연결될 수 있다.The second fan-out wiring 350 may be formed in the second peripheral region 30 on the first gate insulating layer 150. In one embodiment, the second fan-out wiring 350 is in a second direction, which is a direction from the display area 10 to the bending area 40 in the second peripheral area 30 on the first gate insulating layer 150. It can be extended along. Accordingly, as described above, the second fan-out wiring 350 may be electrically connected to an external device. In addition, the second fan-out wiring 350 may be connected to the first fan-out wiring 330 through the connection electrode.

일 실시예에서, 제1 게이트 전극(310)과 제1 및 제2 팬-아웃 배선들(330, 350) 상에는 제1 게이트 상부막(311)과 제1 및 제2 팬-아웃 상부막들(331, 351)이 각각 더 형성될 수 있다.In an embodiment, on the first gate electrode 310 and the first and second fan-out lines 330 and 350, the first gate upper layer 311 and the first and second fan-out upper layers ( 331 and 351 may be further formed, respectively.

제1 게이트 상부막(311)은 후술할 제1 게이트 전극(310)의 일부를 노출시키는 도 12의 제2 콘택홀(520)을 형성하는 단계에서 활용될 수 있다. 예를 들어, 제2 콘택홀(520)과 중첩하는 제1 게이트 전극(310)의 상기 일부를 모두 노출시키기 위해, 제2 콘택홀(520)을 형성하는 단계에서 오버에칭(over-etching)할 수 있는데, 이 때 제1 게이트 상부막(311)은 제1 게이트 전극(310)의 상기 일부가 손상되지 않도록 보호할 수 있다. 마찬가지로, 제1 및 제2 팬-아웃 상부막들(331, 351)은 후술할 제1 및 제2 팬-아웃 배선들(330, 350)을 노출시키는 도 11의 제3 콘택홀(530)을 형성하는 단계에서 활용될 수 있다. 이에 대한 자세한 설명은 도 11 및 도 12를 참조하여 하기로 한다.The first gate upper layer 311 may be used in the step of forming the second contact hole 520 of FIG. 12 that exposes a portion of the first gate electrode 310 to be described later. For example, in order to expose all the portions of the first gate electrode 310 overlapping the second contact hole 520, over-etching is performed in the step of forming the second contact hole 520. In this case, the first gate upper layer 311 may protect the first gate electrode 310 from being damaged. Similarly, the first and second fan-out upper layers 331 and 351 form the third contact hole 530 of FIG. 11 exposing the first and second fan-out wirings 330 and 350 to be described later. It can be used in the forming step. A detailed description of this will be given below with reference to FIGS. 11 and 12.

일 실시예에서, 제1 게이트 상부막(311)과 제1 및 제2 팬-아웃 상부막들(331, 351)은 티타늄 나이트라이드(TiN)를 포함할 수 있다. 이 때, 제1 게이트 상부막(311)과 제1 및 제2 팬-아웃 상부막들(331, 351)의 두께 및 TiN의 Ti와 N의 비율은, 제2 및 제3 콘택홀들(530)을 형성하는 단계의 공정 조건에 따라 적절하게 선택될 수 있다.In an embodiment, the first gate upper layer 311 and the first and second fan-out upper layers 331 and 351 may include titanium nitride (TiN). In this case, the thickness of the first gate upper layer 311 and the first and second fan-out upper layers 331 and 351 and the ratio of Ti and N of TiN are determined by the second and third contact holes 530. ) May be appropriately selected according to the process conditions of the forming step.

제1 게이트 절연층(150) 상에 제2 게이트 절연층(170)이 형성될 수 있다. 다시 말하면, 제2 게이트 절연층(170)은 제1 게이트 절연층(150) 상의 표시 영역(10), 제1 주변 영역(20), 제2 주변 영역(30) 및 벤딩 영역(40)에 전체적으로 형성될 수 있다. 예를 들어, 제2 게이트 절연층(170)은 제1 게이트 절연층(150) 상에서 제1 게이트 전극(310)과 제1 및 제2 팬-아웃 배선들(330, 350)을 충분히 덮을 수 있다. 이러한 경우, 제2 게이트 절연층(170)은 실질적으로 평탄한 상면을 가질 수 있다. 제2 게이트 절연층(170)은 무기 절연 물질을 사용하여 형성될 수 있다. 다른 예시적인 실시예들에 있어서, 제2 게이트 절연층(170)이 제1 게이트 절연층(170) 상에서 제1 게이트 전극(310)과 제1 및 제2 팬-아웃 배선들(330, 350)의 프로파일을 따라 균일한 두께로 형성될 수도 있다.A second gate insulating layer 170 may be formed on the first gate insulating layer 150. In other words, the second gate insulating layer 170 is entirely in the display region 10, the first peripheral region 20, the second peripheral region 30, and the bending region 40 on the first gate insulating layer 150. Can be formed. For example, the second gate insulating layer 170 may sufficiently cover the first gate electrode 310 and the first and second fan-out wirings 330 and 350 on the first gate insulating layer 150. . In this case, the second gate insulating layer 170 may have a substantially flat top surface. The second gate insulating layer 170 may be formed using an inorganic insulating material. In other exemplary embodiments, the second gate insulating layer 170 includes the first gate electrode 310 and the first and second fan-out wirings 330 and 350 on the first gate insulating layer 170. It may be formed with a uniform thickness along the profile of.

도 1, 3 및 7을 참조하면, 제2 게이트 전극(410)이 제2 게이트 절연층(170) 상에 형성될 수 있다(S170).1, 3, and 7, a second gate electrode 410 may be formed on the second gate insulating layer 170 (S170 ).

제2 게이트 전극(410)은 제2 게이트 절연층(170) 상에서 제1 게이트 전극(310)과 부분적으로 중첩하며 형성될 수 있다. 제2 게이트 전극(410)은 금속막, 합금막, 금속 질화물막, 도전성 금속 산화물막 및/또는 투명 전도성 물질막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다. 일 실시예에서, 제2 게이트 전극(410)은 제1 게이트 전극(310)과 실질적으로 동일한 물질을 포함할 수 있다. 선택적으로, 제1 게이트 전극(310)과 제2 게이트 전극(410)은 스토리지 커패시터로 기능할 수도 있다. The second gate electrode 410 may be formed on the second gate insulating layer 170 to partially overlap the first gate electrode 310. The second gate electrode 410 may be formed in a single-layer structure or a multi-layer structure including a metal film, an alloy film, a metal nitride film, a conductive metal oxide film, and/or a transparent conductive material film. In one embodiment, the second gate electrode 410 may include substantially the same material as the first gate electrode 310. Optionally, the first gate electrode 310 and the second gate electrode 410 may function as storage capacitors.

또한, 상술한 제1 게이트 전극(310) 상의 제1 게이트 상부막(311)과 같이, 제2 게이트 전극(410) 상에도 제2 게이트 상부막(미도시)이 더 포함될 수 있다.Also, like the first gate upper layer 311 on the first gate electrode 310 described above, a second gate upper layer (not shown) may be further included on the second gate electrode 410.

제2 게이트 절연층(170) 상에 층간 절연층(190)이 형성될 수 있다. 다시 말하면, 층간 절연층(190)은 제2 게이트 절연층(170) 상의 표시 영역(10), 제1 주변 영역(20), 제2 주변 영역(30) 및 벤딩 영역(40)에 전체적으로 형성될 수 있다. 예를 들어, 층간 절연층(190)은 제2 게이트 절연층(170) 상에서 제2 게이트 전극(410)을 충분히 덮을 수 있다. 이러한 경우, 층간 절연층(190)은 실질적으로 평탄한 상면을 가질 수 있다. 층간 절연층(190)은 무기 절연 물질을 사용하여 형성될 수 있다. 다른 예시적인 실시예들에 있어서, 층간 절연층(190)이 제2 게이트 절연층(170) 상에서 제2 게이트 전극(410)의 프로파일을 따라 균일한 두께로 형성될 수도 있다.An interlayer insulating layer 190 may be formed on the second gate insulating layer 170. In other words, the interlayer insulating layer 190 may be entirely formed in the display region 10, the first peripheral region 20, the second peripheral region 30, and the bending region 40 on the second gate insulating layer 170. I can. For example, the interlayer insulating layer 190 may sufficiently cover the second gate electrode 410 on the second gate insulating layer 170. In this case, the interlayer insulating layer 190 may have a substantially flat top surface. The interlayer insulating layer 190 may be formed using an inorganic insulating material. In other exemplary embodiments, the interlayer insulating layer 190 may be formed on the second gate insulating layer 170 to have a uniform thickness along the profile of the second gate electrode 410.

도 1, 3 및 8을 참조하면, 제1 콘택홀들(510) 및 제5 콘택홀(550)이 형성될 수 있다(S190).1, 3, and 8, first contact holes 510 and fifth contact holes 550 may be formed (S190).

구체적으로, 제1 게이트 절연층(150), 제2 게이트 절연층(170) 및 층간 절연층(190)에 액티브층(200)의 소스 및 드레인 영역들(230, 250)을 노출시키는 제1 콘택홀들(510)이 형성될 수 있다. 다시 말하면, 액티브층(200)의 소스 영역(230) 및 드레인 영역(250)은 제1 콘택홀(510)을 통해 노출될 수 있다.Specifically, a first contact exposing the source and drain regions 230 and 250 of the active layer 200 to the first gate insulating layer 150, the second gate insulating layer 170, and the interlayer insulating layer 190 Holes 510 may be formed. In other words, the source region 230 and the drain region 250 of the active layer 200 may be exposed through the first contact hole 510.

또한, 제1 게이트 절연층(150), 제2 게이트 절연층(170) 및 층간 절연층(190)에 버퍼층(130)의 일부를 노출시키는 제5 콘택홀(550)이 형성될 수 있다. 다시 말하면, 벤딩 영역(40)에 위치하는 버퍼층(130)은 제5 콘택홀(550)을 통해 노출될 수 있다. 표시 장치(1000)는 제5 콘택홀(550)을 통해 벤딩 영역(40)에 위치하는 제1 및 제2 게이트 절연층들(150, 170)과 층간 절연층(190)을 제거함으로써, 용이하게 벤딩될 수 있다.In addition, a fifth contact hole 550 exposing a portion of the buffer layer 130 may be formed in the first gate insulating layer 150, the second gate insulating layer 170, and the interlayer insulating layer 190. In other words, the buffer layer 130 positioned in the bending area 40 may be exposed through the fifth contact hole 550. The display device 1000 easily removes the first and second gate insulating layers 150 and 170 and the interlayer insulating layer 190 positioned in the bending region 40 through the fifth contact hole 550. Can be bent.

일 실시예에서, 제1 및 제5 콘택홀들(510, 550)은 동시에 형성될 수 있다. 예를 들어, 제1 및 제5 콘택홀들(510, 550)은 제1 식각 공정을 통해 형성될 수 있다. 상기 제1 식각 공정은 플루오르화 탄소 및/또는 산소가 혼합된 가스를 이용하는 건식 식각 공정 또는 플루오린화 수소산이 포함된 에천트를 이용하는 습식 식각 공정을 포함할 수 있다. In one embodiment, the first and fifth contact holes 510 and 550 may be formed at the same time. For example, the first and fifth contact holes 510 and 550 may be formed through a first etching process. The first etching process may include a dry etching process using a gas mixed with fluorinated carbon and/or oxygen or a wet etching process using an etchant containing hydrofluoric acid.

도 1, 3 및 9를 참조하면, 열처리(annealing) 공정을 수행하여 액티브층(200)에 잔존하는 수소를 제거할 수 있다(S210). 예를 들어, 상기 열처리 공정은 액티브층(200)에 대략 350도 내지 450도의 열(610)을 가할 수 있다. 액티브층(200)에 잔존하는 수소가 제거됨으로써, 액티브층(200)을 포함하는 박막 트랜지스터의 특성(예를 들어, 문턱 전압)을 향상시킬 수 있다.1, 3, and 9, hydrogen remaining in the active layer 200 may be removed by performing an annealing process (S210). For example, in the heat treatment process, heat 610 of approximately 350 degrees to 450 degrees may be applied to the active layer 200. As hydrogen remaining in the active layer 200 is removed, characteristics (eg, a threshold voltage) of a thin film transistor including the active layer 200 may be improved.

도 1, 3 및 10을 참조하면, BOE(buffered oxide etchant) 공정을 수행하여 제1 및 제5 콘택홀들(510, 550)을 세정할 수 있다(S230). 일 실시예에서, BOE 공정에는 세정액(630)이 사용될 수 있으며, 세정액(630)은 플루오린화 수소산을 포함할 수 있다. 세정액(630)은 제1 및 제5 콘택홀들(510, 550)을 포함하여 균일하게 분포됨으로써, 제1 및 제5 콘택홀들(510, 550)의 내부에 남아 있을 수 있는 잔여물들(예를 들어, 제1 및 제2 게이트 절연층들(150, 170)을 이루는 물질, 층간 절연층(190)을 이루는 물질 또는 상기 제1 식각 공정에 사용된 상기 에천트)을 제거할 수 있다.1, 3, and 10, the first and fifth contact holes 510 and 550 may be cleaned by performing a buffered oxide etchant (BOE) process (S230). In one embodiment, the cleaning liquid 630 may be used in the BOE process, and the cleaning liquid 630 may include hydrofluoric acid. The cleaning solution 630 is uniformly distributed including the first and fifth contact holes 510 and 550, so that residues that may remain inside the first and fifth contact holes 510 and 550 (e.g. For example, a material forming the first and second gate insulating layers 150 and 170, a material forming the interlayer insulating layer 190, or the etchant used in the first etching process) may be removed.

한편, 제1 및 제2 게이트 전극들(310, 410) 및 제1 및 제2 팬-아웃 배선들(330, 350)이 세정액(630)과 접촉하는 경우, 제1 및 제2 게이트 전극들(310, 410) 및 제1 및 제2 팬-아웃 배선들(330, 350)의 표면이 손상되거나 상기 표면에서 산화 반응이 일어날 수 있다. 그에 따라, 상기 표면이 거칠어지거나, 상기 표면에 불필요한 산화막이 형성될 수 있다. 이로 인해, 제1 및 제2 게이트 전극들(310, 410) 및 제1 및 제2 팬-아웃 배선들(330, 350)의 저항이 증가됨으로써, 박막 트랜지스터의 불량을 야기시킬 수 있다.Meanwhile, when the first and second gate electrodes 310 and 410 and the first and second fan-out wirings 330 and 350 contact the cleaning liquid 630, the first and second gate electrodes ( Surfaces of the 310 and 410 and the first and second fan-out wirings 330 and 350 may be damaged or an oxidation reaction may occur on the surface. Accordingly, the surface may become rough, or an unnecessary oxide film may be formed on the surface. Accordingly, resistance of the first and second gate electrodes 310 and 410 and the first and second fan-out wirings 330 and 350 may be increased, thereby causing a defect in the thin film transistor.

본 발명의 실시예들에 따른 표시 장치의 제조 방법은, BOE 공정을 후술할 도 12의 제2 콘택홀(520), 도 11의 제3 콘택홀(530) 및 도 13의 제4 콘택홀(540)이 형성되기 전에 수행할 수 있다. 다시 말하면, BOE 공정은 제1 및 제2 게이트 전극들(310, 410)의 일부 및 제1 및 제2 팬-아웃 배선들(330, 350)의 일부가 노출되기 전에 수행될 수 있다. 그에 따라, BOE 공정 시 사용되는 세정액(630)과 제1 및 제2 게이트 전극들(310, 410) 및 제1 및 제2 팬-아웃 배선들(330, 350)이 접촉하지 않을 수 있다. 따라서, 제1 및 제2 게이트 전극들(310, 410) 및 제1 및 제2 팬-아웃 배선들(330, 350)이 세정액(630)에 의해 손상되지 않을 수 있다. 즉, 상기 전극들 및 상기 배선들의 표면의 거칠기가 균일해지고, 상기 전극들 및 상기 배선들이 세정액(630)과 접촉하여 형성되는 산화막이 형성되지 않을 수 있다. 이에 따라, 상기 전극들 및 상기 배선들의 저항이 유지되므로, 박막 트랜지스터의 신뢰성이 증가할 수 있다.In a method of manufacturing a display device according to exemplary embodiments, the second contact hole 520 of FIG. 12, the third contact hole 530 of FIG. 11, and the fourth contact hole of FIG. 13 ( 540) can be performed before it is formed. In other words, the BOE process may be performed before some of the first and second gate electrodes 310 and 410 and some of the first and second fan-out wirings 330 and 350 are exposed. Accordingly, the cleaning liquid 630 used in the BOE process, the first and second gate electrodes 310 and 410, and the first and second fan-out wirings 330 and 350 may not contact each other. Accordingly, the first and second gate electrodes 310 and 410 and the first and second fan-out wirings 330 and 350 may not be damaged by the cleaning liquid 630. That is, the roughness of the surfaces of the electrodes and the wires becomes uniform, and an oxide film formed by contacting the electrodes and the wires with the cleaning liquid 630 may not be formed. Accordingly, since the resistance of the electrodes and the wirings is maintained, the reliability of the thin film transistor may be increased.

도 1, 3, 11, 12, 13을 참조하면, 제2 콘택홀(520), 제3 콘택홀들(530), 제4 콘택홀(540) 및 제6 콘택홀(560)이 형성될 수 있다(S250).1, 3, 11, 12, and 13, second contact holes 520, third contact holes 530, fourth contact holes 540, and sixth contact holes 560 may be formed. Yes (S250).

구체적으로, 제2 게이트 절연층(170) 및 층간 절연층(190)에 제1 게이트 전극(310)의 일부를 노출시키는 제2 콘택홀(520)이 형성될 수 있다. 다시 말하면, 제1 게이트 전극(310)의 상기 일부는 제2 콘택홀(520)에 의해 노출될 수 있다.Specifically, a second contact hole 520 exposing a part of the first gate electrode 310 may be formed in the second gate insulating layer 170 and the interlayer insulating layer 190. In other words, the part of the first gate electrode 310 may be exposed through the second contact hole 520.

일 실시예에서, 제2 콘택홀(520)을 형성하는 단계는 제1 게이트 상부막(311) 중 제2 콘택홀(520)에 의해 노출된 제1 게이트 상부막(311a)을 제거하는 단계를 포함할 수 있다. 그에 따라, 제2 콘택홀(520)과 중첩하는 제1 게이트 상부막(311)은 제거되고, 제2 콘택홀(520)과 중첩하지 않는 제1 게이트 상부막(311)은 제거되지 않을 수 있다.In an embodiment, the forming of the second contact hole 520 includes removing the first gate upper layer 311a exposed by the second contact hole 520 among the first gate upper layers 311. Can include. Accordingly, the first gate upper layer 311 overlapping the second contact hole 520 may be removed, and the first gate upper layer 311 not overlapping the second contact hole 520 may not be removed. .

또한, 제2 게이트 절연층(170) 및 층간 절연층(190)에 제1 및 제2 팬-아웃 배선들(330, 350)의 일부들을 각각 노출시키는 제3 콘택홀들(530)이 형성될 수 있다. 다시 말하면, 제1 및 제2 팬-아웃 배선들(330, 350)의 상기 일부들은 제3 콘택홀들(530)에 의해 각각 노출될 수 있다.In addition, third contact holes 530 exposing portions of the first and second fan-out wirings 330 and 350, respectively, are formed in the second gate insulating layer 170 and the interlayer insulating layer 190. I can. In other words, the portions of the first and second fan-out wirings 330 and 350 may be exposed by the third contact holes 530, respectively.

일 실시예에서, 제3 콘택홀들(530)을 형성하는 단계는 제1 및 제2 팬-아웃 상부막들(331, 351) 중 제3 콘택홀들(530)에 의해 노출된 제1 및 제2 팬-아웃 상부막들(331a, 351a)을 제거하는 단계를 포함할 수 있다. 그에 따라, 제3 콘택홀들(530)과 중첩하는 제1 및 제2 팬-아웃 상부막들(331, 351)은 제거될 수 있고, 제3 콘택홀들(530)과 중첩하지 않는 제1 및 제2 팬-아웃 상부막들(331, 351)은 제거되지 않을 수 있다.In one embodiment, the forming of the third contact holes 530 includes first and second fan-out upper layers 331 and 351 exposed by the third contact holes 530. It may include removing the second fan-out upper layers 331a and 351a. Accordingly, the first and second fan-out upper layers 331 and 351 overlapping the third contact holes 530 may be removed, and the first and second fan-out upper layers 331 and 351 that do not overlap with the third contact holes 530 may be removed. And the second fan-out upper layers 331 and 351 may not be removed.

또한, 층간 절연층(190)에 제2 게이트 전극(410)의 일부를 노출시키는 제4 콘택홀(540)이 형성될 수 있다. 다시 말하면, 제2 게이트 전극(410)의 상기 일부는 제4 콘택홀(540)에 의해 노출될 수 있다.In addition, a fourth contact hole 540 exposing a part of the second gate electrode 410 may be formed in the interlayer insulating layer 190. In other words, the part of the second gate electrode 410 may be exposed through the fourth contact hole 540.

또한, 버퍼층(130)에 기판(100)의 일부를 노출시키는 제6 콘택홀(560)이 형성될 수 있다. 다시 말하면, 벤딩 영역(30)의 기판(100)은 제6 콘택홀(560)을 통해 노출될 수 있다. 표시 장치(1000)는 제5 및 제6 콘택홀들(550, 560)을 통해 벤딩 영역(40)의 제1 및 제2 게이트 절연층들(150, 170), 층간 절연층(190) 및 버퍼층(130)을 제거함으로써, 용이하게 벤딩될 수 있다.In addition, a sixth contact hole 560 exposing a portion of the substrate 100 may be formed in the buffer layer 130. In other words, the substrate 100 of the bending region 30 may be exposed through the sixth contact hole 560. The display device 1000 includes the first and second gate insulating layers 150 and 170 of the bending region 40, the interlayer insulating layer 190, and the buffer layer through the fifth and sixth contact holes 550 and 560. By removing 130, it can be easily bent.

일 실시예에서, 제2, 제3, 제4 및 제6 콘택홀들(520, 530, 540, 560)은 동시에 형성될 수 있다. 예를 들어, 제2, 제3, 제4 및 제6 콘택홀들(520, 530, 540, 560)은 제2 식각 공정을 통해 형성될 수 있다. 상기 제2 식각 공정은 플루오르화 탄소 및/또는 산소가 혼합된 가스를 이용하는 건식 식각 공정 또는 플루오린화 수소산이 포함된 에천트를 이용하는 습식 식각 공정을 포함할 수 있다. In one embodiment, the second, third, fourth, and sixth contact holes 520, 530, 540, and 560 may be formed at the same time. For example, the second, third, fourth, and sixth contact holes 520, 530, 540, and 560 may be formed through a second etching process. The second etching process may include a dry etching process using a gas mixed with fluorinated carbon and/or oxygen or a wet etching process using an etchant containing hydrofluoric acid.

본 발명의 실시예들에 따른 표시 장치의 제조 방법은, 제2, 제3, 제4 및 제6 콘택홀들(520, 530, 540, 560)을 동시에 형성함으로써, 벤딩 영역(40)을 포함하는 표시 장치의 제조 공정에 요구되는 마스크의 개수를 감소시킬 수 있다.A method of manufacturing a display device according to embodiments of the present invention includes a bending area 40 by simultaneously forming second, third, fourth, and sixth contact holes 520, 530, 540, and 560. The number of masks required for a manufacturing process of a display device may be reduced.

도 1, 3 및 14를 참조하면, 기판(100) 상의 표시 영역(10)에 소스 및 드레인 전극들(710)이 형성될 수 있다(S270). 동시에, 기판(100) 상의 제1 및 제2 주변 영역들(20, 30)에 도전 패턴들(730)이 각각 형성될 수 있다.1, 3, and 14, source and drain electrodes 710 may be formed in the display area 10 on the substrate 100 (S270 ). At the same time, conductive patterns 730 may be formed in the first and second peripheral regions 20 and 30 on the substrate 100, respectively.

소스 및 드레인 전극들(710)은 제1 콘택홀들(510)에 의해 노출된 액티브층(200)의 소스 및 드레인 영역들(230, 250)에 각각 접속될 수 있다. 소스 및 드레인 전극들(710)은 금속막, 합금막, 금속 질화물막, 도전성 금속 산화물막 및/또는 투명 전도성 물질막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다. 예를 들어, 소스 및 드레인 전극들(710)은 Ti/Al/Ti가 순차적으로 적층된 구조로 형성될 수 있다.The source and drain electrodes 710 may be connected to the source and drain regions 230 and 250 of the active layer 200 exposed by the first contact holes 510, respectively. The source and drain electrodes 710 may be formed in a single-layer structure or a multi-layer structure including a metal film, an alloy film, a metal nitride film, a conductive metal oxide film, and/or a transparent conductive material film. For example, the source and drain electrodes 710 may be formed in a structure in which Ti/Al/Ti is sequentially stacked.

도전 패턴들(730)은 제3 콘택홀들(530)에 의해 노출된 제1 및 제2 팬-아웃 배선들(330, 350)에 각각 접속될 수 있다. 도전 패턴들(730)은 금속막, 합금막, 금속 질화물막, 도전성 금속 산화물막 및/또는 투명 전도성 물질막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다. 일 실시예에서, 도전 패턴들(730)은 소스 및 드레인 전극들(710)과 실질적으로 동일한 물질 및 구조로 형성될 수 있다. 또한, 상술한 바와 같이 도전 패턴들(730)은 벤딩 영역(40)에 중첩하여 배치되는 연결 전극에 의해 서로 연결될 수 있다.The conductive patterns 730 may be connected to the first and second fan-out wires 330 and 350 exposed by the third contact holes 530, respectively. The conductive patterns 730 may be formed in a single-layer structure or a multi-layer structure including a metal film, an alloy film, a metal nitride film, a conductive metal oxide film, and/or a transparent conductive material film. In one embodiment, the conductive patterns 730 may be formed of substantially the same material and structure as the source and drain electrodes 710. In addition, as described above, the conductive patterns 730 may be connected to each other by connection electrodes disposed to overlap the bending region 40.

본 발명의 실시예들에 따른 표시 장치의 제조 방법은 BOE 공정을 수행(S230)한 이후에 제1 및 제2 게이트 전극들(310, 410)의 일부와 제1 및 제2 팬-아웃 배선들(330, 350)의 일부를 노출시키는 제2 내지 제4 콘택홀들(520, 530, 540)을 형성(S250)함으로써, BOE 공정 시 제1 및 제2 게이트 전극들(310, 410)의 일부와 제1 및 제2 팬-아웃 배선들(330, 350)의 일부가 노출되지 않을 수 있다. 또한, 상기 제조 방법은 벤딩 영역(40)에 위치하는 기판(100)의 상면을 노출시키는 제6 콘택홀(560)을 제2 내지 제4 콘택홀들(520, 530, 540)과 동시에 형성함으로써, 벤딩 영역(40)을 포함하는 표시 장치(1000)의 제조 공정에 요구되는 마스크의 개수를 감소시킬 수 있다.In the method of manufacturing a display device according to exemplary embodiments of the present invention, after performing the BOE process (S230), some of the first and second gate electrodes 310 and 410 and the first and second fan-out wirings Part of the first and second gate electrodes 310 and 410 during the BOE process by forming the second to fourth contact holes 520, 530 and 540 exposing portions of the 330 and 350 (S250) And some of the first and second fan-out wirings 330 and 350 may not be exposed. In addition, in the manufacturing method, the sixth contact hole 560 exposing the upper surface of the substrate 100 positioned in the bending region 40 is formed simultaneously with the second to fourth contact holes 520, 530, and 540. , It is possible to reduce the number of masks required for a manufacturing process of the display device 1000 including the bending area 40.

도 15는 본 발명의 다른 실시예들에 따른 표시 장치의 제조 방법에 따라 제조된 표시 장치를 나타내는 단면도이다.15 is a cross-sectional view illustrating a display device manufactured according to a method of manufacturing a display device according to other exemplary embodiments.

도 15를 참조하면, 표시 장치(3000)는 기판(1100), 캐리어 기판(1110), 버퍼층(1130), 액티브층(1200), 제1 게이트 절연층(1150), 제1 게이트 전극(1310), 제2 게이트 절연층(1170), 제2 게이트 전극(1410), 제1 및 제2 팬-아웃 배선들(1330, 1350), 층간 절연층(1190), 소스 및 드레인 전극들(1710) 및 도전 패턴들(1730)을 포함할 수 있다. 다만, 표시 장치(3000)는, 제1 및 제2 팬-아웃 배선들(1330, 1350)이 형성되는 위치를 제외하고는 도 14를 참조하여 설명한 표시 장치(1000)와 실질적으로 동일하므로, 이하에서는 제1 및 제2 팬-아웃 배선들(1330, 1350)이 형성되는 위치에 대하여 자세히 설명하기로 한다.Referring to FIG. 15, the display device 3000 includes a substrate 1100, a carrier substrate 1110, a buffer layer 1130, an active layer 1200, a first gate insulating layer 1150, and a first gate electrode 1310. , A second gate insulating layer 1170, a second gate electrode 1410, first and second fan-out wirings 1330 and 1350, an interlayer insulating layer 1190, source and drain electrodes 1710, and Conductive patterns 1730 may be included. However, since the display device 3000 is substantially the same as the display device 1000 described with reference to FIG. 14 except for locations where the first and second fan-out wires 1330 and 1350 are formed, the following In the following, locations where the first and second fan-out wirings 1330 and 1350 are formed will be described in detail.

일 실시예에서, 제2 게이트 전극(1410)과 제1 및 제2 팬-아웃 배선들(1330, 1350)은 제2 게이트 절연층(1170) 상에 금속 물질을 전체적으로 증착한 후, 패터닝하여 동시에 형성될 수 있다. 즉, 제2 게이트 전극(1410)과 제1 및 제2 팬-아웃 배선들(1330, 1350)은 동일한 물질을 사용하여 동시에 형성될 수 있다.In one embodiment, the second gate electrode 1410 and the first and second fan-out wirings 1330 and 1350 are formed by depositing a metal material entirely on the second gate insulating layer 1170, and then patterning them at the same time. Can be formed. That is, the second gate electrode 1410 and the first and second fan-out wirings 1330 and 1350 may be simultaneously formed using the same material.

이에 따라, 제1 및 제2 팬-아웃 배선들(1330, 1350)의 일부를 노출시키는 제3 콘택홀들은 층간 절연층(1190)에 형성될 수 있다. 또한, 도전 패턴들(1730)은 상기 제3 콘택홀들에 의해 노출된 제1 및 제2 팬-아웃 배선들(1330, 1350)에 각각 접속될 수 있다.Accordingly, third contact holes exposing portions of the first and second fan-out wirings 1330 and 1350 may be formed in the interlayer insulating layer 1190. In addition, the conductive patterns 1730 may be connected to the first and second fan-out wires 1330 and 1350 exposed by the third contact holes, respectively.

상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.In the foregoing, the description has been made with reference to exemplary embodiments of the present invention, but those of ordinary skill in the art, the present invention within the scope not departing from the spirit and scope of the invention described in the following claims. It will be appreciated that various modifications and changes can be made.

본 발명은 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 고해상도 스마트폰, 휴대폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북 등에 적용될 수 있다.The present invention can be applied to a display device and an electronic device including the same. For example, the present invention can be applied to a high-resolution smartphone, a mobile phone, a smart pad, a smart watch, a tablet PC, a vehicle navigation system, a television, a computer monitor, a notebook, and the like.

이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the above, description has been made with reference to exemplary embodiments of the present invention, but those of ordinary skill in the relevant technical field may vary the present invention within the scope not departing from the spirit and scope of the invention described in the following claims. You will understand that it can be modified and changed.

1000, 3000 : 표시 장치 10 : 표시 영역
20 : 제1 주변 영역 30 : 제2 주변 영역
40 : 벤딩 영역 330, 1330 : 제1 팬-아웃 배선
350, 1350 : 제2 팬-아웃 배선 2000 : 외부 장치
100, 1100 : 기판 110, 1110 : 캐리어 기판
130, 1130 : 버퍼층 200, 1200 : 액티브층
150, 1150 : 제1 게이트 절연층 170, 1170 : 제2 게이트 절연층
311 : 제1 게이트 상부막 331 : 제1 팬-아웃 상부막
351 : 제2 팬-아웃 상부막 310, 1310 : 제1 게이트 전극
190, 1190 : 층간 절연층 410, 1410 : 제2 게이트 전극
510, 520, 530, 540, 550, 560 : 제1 내지 제6 콘택홀
610 : 열 630 : 세정액
1000, 3000: display device 10: display area
20: first peripheral region 30: second peripheral region
40: bending area 330, 1330: first fan-out wiring
350, 1350: second fan-out wiring 2000: external device
100, 1100: substrate 110, 1110: carrier substrate
130, 1130: buffer layer 200, 1200: active layer
150, 1150: first gate insulating layer 170, 1170: second gate insulating layer
311: first gate upper layer 331: first fan-out upper layer
351: second fan-out upper layer 310, 1310: first gate electrode
190, 1190: interlayer insulating layer 410, 1410: second gate electrode
510, 520, 530, 540, 550, 560: first to sixth contact holes
610: heat 630: cleaning liquid

Claims (20)

기판을 제공하는 단계;
상기 기판 상에 소스 및 드레인 영역들을 갖는 액티브층을 형성하는 단계;
상기 액티브층 상에 제1 게이트 절연층을 형성하는 단계;
상기 제1 게이트 절연층 상에 제1 게이트 전극을 형성하는 단계;
상기 제1 게이트 전극 상에 층간 절연층을 형성하는 단계;
상기 제1 게이트 절연층 및 상기 층간 절연층에 상기 액티브층의 상기 소스 및 드레인 영역들을 노출시키는 제1 콘택홀들을 형성하는 단계;
BOE(buffered oxide etchant) 공정을 수행하는 단계; 및
상기 층간 절연층에 상기 제1 게이트 전극의 일부를 노출시키는 제2 콘택홀을 형성하는 단계를 포함하는 표시 장치의 제조 방법.Providing a substrate;
Forming an active layer having source and drain regions on the substrate;
Forming a first gate insulating layer on the active layer;
Forming a first gate electrode on the first gate insulating layer;
Forming an interlayer insulating layer on the first gate electrode;
Forming first contact holes in the first gate insulating layer and the interlayer insulating layer to expose the source and drain regions of the active layer;
Performing a buffered oxide etchant (BOE) process; And
Forming a second contact hole exposing a portion of the first gate electrode in the interlayer insulating layer. 제1 항에 있어서,
상기 기판 상에 팬-아웃 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.The method of claim 1,
And forming a fan-out wiring on the substrate. 제2 항에 있어서, 상기 제1 게이트 전극은 상기 팬-아웃 배선과 동일한 물질을 사용하여 동시에 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.The method of claim 2, wherein the first gate electrode is formed at the same time using the same material as the fan-out wiring. 제2 항에 있어서,
상기 팬-아웃 배선의 일부를 노출시키는 제3 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.The method of claim 2,
And forming a third contact hole exposing a part of the fan-out wiring. 제4 항에 있어서, 상기 제2 콘택홀과 상기 제3 콘택홀은 동시에 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.The method of claim 4, wherein the second contact hole and the third contact hole are formed at the same time. 제1 항에 있어서, 상기 제1 게이트 절연층 상에 상기 제1 게이트 전극을 형성하는 단계 이후에,
상기 제1 게이트 전극 상에 제2 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.The method of claim 1, after forming the first gate electrode on the first gate insulating layer,
And forming a second gate electrode on the first gate electrode. 제6 항에 있어서,
상기 층간 절연층에 상기 제2 게이트 전극의 일부를 노출시키는 제4 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.The method of claim 6,
And forming a fourth contact hole exposing a portion of the second gate electrode in the interlayer insulating layer. 제7 항에 있어서, 상기 제2 콘택홀과 상기 제4 콘택홀은 동시에 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.The method of claim 7, wherein the second contact hole and the fourth contact hole are formed at the same time. 제1 항에 있어서, 상기 기판을 제공하는 단계 이후에,
상기 기판 상에 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.The method of claim 1, wherein after the step of providing the substrate,
And forming a buffer layer on the substrate. 제9 항에 있어서,
상기 제1 게이트 절연층 및 상기 층간 절연층에 상기 버퍼층의 일부를 노출시키는 제5 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.The method of claim 9,
And forming a fifth contact hole exposing a portion of the buffer layer in the first gate insulating layer and the interlayer insulating layer. 제10 항에 있어서, 상기 제1 콘택홀과 상기 제5 콘택홀은 동시에 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.The method of claim 10, wherein the first contact hole and the fifth contact hole are formed at the same time. 제11 항에 있어서, 상기 제1 콘택홀 및 상기 제5 콘택홀에 상기 BOE 공정이 수행되는 것을 특징으로 하는 표시 장치의 제조 방법.The method of claim 11, wherein the BOE process is performed on the first contact hole and the fifth contact hole. 제1 항에 있어서,
상기 기판의 상면을 노출시키는 제6 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.The method of claim 1,
And forming a sixth contact hole exposing the upper surface of the substrate. 제13 항에 있어서, 상기 제2 콘택홀 및 제6 콘택홀은 동시에 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.14. The method of claim 13, wherein the second contact hole and the sixth contact hole are formed at the same time. 제1 항에 있어서,
상기 제1 게이트 전극 상에 티타늄 나이트라이드(TiN)를 포함하는 상부막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.The method of claim 1,
And forming an upper layer including titanium nitride (TiN) on the first gate electrode. 제15 항에 있어서, 상기 층간 절연층에 상기 제1 게이트 전극의 일부를 노출시키는 상기 제2 콘택홀을 형성하는 단계는,
상기 제2 콘택홀에 의해 노출된 상기 상부막을 제거하여 상기 제1 게이트 전극을 노출시키는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.The method of claim 15, wherein forming the second contact hole exposing a part of the first gate electrode in the interlayer insulating layer comprises:
And exposing the first gate electrode by removing the upper layer exposed by the second contact hole. 제1 항에 있어서, 상기 BOE 공정을 수행하는 단계 이전에,
열처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.The method of claim 1, prior to the step of performing the BOE process,
A method of manufacturing a display device, further comprising performing a heat treatment process. 표시 영역, 벤딩 영역 및 상기 표시 영역과 상기 벤딩 영역 사이에 위치하는 주변 영역을 갖는 기판을 제공하는 단계;
상기 기판 상에 버퍼층을 형성하는 단계;
상기 버퍼층 상의 상기 표시 영역에 소스 및 드레인 영역들을 갖는 액티브층을 형성하는 단계;
상기 액티브층 상에 제1 게이트 절연층을 형성하는 단계;
상기 제1 게이트 절연층 상의 상기 표시 영역에 제1 게이트 전극을 형성하는 단계;
상기 제1 게이트 절연층 상의 상기 주변 영역에 팬-아웃 배선을 형성하는 단계;
상기 제1 게이트 전극 및 상기 팬-아웃 배선 상에 층간 절연층을 형성하는 단계;
상기 제1 게이트 절연층 및 상기 층간 절연층에 상기 액티브층의 상기 소스 및 드레인 영역들을 노출시키는 제1 콘택홀들 및 상기 벤딩 영역에 위치하는 상기 버퍼층의 상면을 노출시키는 제2 콘택홀을 형성하는 단계;
BOE 공정을 수행하는 단계; 및
상기 층간 절연층에 상기 제1 게이트 전극의 일부를 노출시키는 제3 콘택홀, 상기 층간 절연층에 상기 팬-아웃 배선의 일부를 노출시키는 제4 콘택홀 및 상기 층간 절연층과 상기 버퍼층에 상기 벤딩 영역에 위치하는 상기 기판의 상면을 노출시키는 제5 콘택홀을 형성하는 단계를 포함하는 표시 장치의 제조 방법.Providing a substrate having a display area, a bending area, and a peripheral area positioned between the display area and the bending area;
Forming a buffer layer on the substrate;
Forming an active layer having source and drain regions in the display region on the buffer layer;
Forming a first gate insulating layer on the active layer;
Forming a first gate electrode in the display area on the first gate insulating layer;
Forming a fan-out wiring in the peripheral region on the first gate insulating layer;
Forming an interlayer insulating layer on the first gate electrode and the fan-out wiring;
Forming first contact holes exposing the source and drain regions of the active layer in the first gate insulating layer and the interlayer insulating layer, and a second contact hole exposing an upper surface of the buffer layer positioned in the bending region step;
Performing a BOE process; And
A third contact hole exposing a part of the first gate electrode to the interlayer insulating layer, a fourth contact hole exposing a part of the fan-out wiring to the interlayer insulating layer, and bending the interlayer insulating layer and the buffer layer A method of manufacturing a display device, comprising forming a fifth contact hole exposing an upper surface of the substrate positioned in an area. 제18 항에 있어서,
상기 제1 게이트 전극 상에 제2 게이트 절연층을 형성하는 단계;
상기 제2 게이트 절연층 상의 상기 표시 영역에 제2 게이트 전극을 형성하는 단계; 및
상기 층간 절연층에 상기 제2 게이트 전극의 일부를 노출시키는 제6 콘택홀을 형성하는 단계를 더 포함하며,
상기 제3 콘택홀, 제4 콘택홀 및 제6 콘택홀은 동시에 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.The method of claim 18,
Forming a second gate insulating layer on the first gate electrode;
Forming a second gate electrode in the display area on the second gate insulating layer; And
Forming a sixth contact hole exposing a portion of the second gate electrode in the interlayer insulating layer,
The third contact hole, the fourth contact hole, and the sixth contact hole are formed at the same time. 제19 항에 있어서, 상기 제2 게이트 전극과 상기 팬-아웃 배선은 동일한 물질을 사용하여 동시에 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.The method of claim 19, wherein the second gate electrode and the fan-out wiring are simultaneously formed using the same material.
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