KR20210043106A - Display device - Google Patents
Display device Download PDFInfo
- Publication number
- KR20210043106A KR20210043106A KR1020190125868A KR20190125868A KR20210043106A KR 20210043106 A KR20210043106 A KR 20210043106A KR 1020190125868 A KR1020190125868 A KR 1020190125868A KR 20190125868 A KR20190125868 A KR 20190125868A KR 20210043106 A KR20210043106 A KR 20210043106A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- electrode
- display device
- disposed
- passivation layer
- Prior art date
Links
- 238000002161 passivation Methods 0.000 claims abstract description 92
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 239000010410 layer Substances 0.000 claims description 310
- 238000000034 method Methods 0.000 claims description 27
- 239000012790 adhesive layer Substances 0.000 claims description 16
- 238000005192 partition Methods 0.000 claims description 8
- 125000006850 spacer group Chemical group 0.000 claims description 2
- 239000000356 contaminant Substances 0.000 abstract description 3
- 230000007547 defect Effects 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 38
- 101100060179 Drosophila melanogaster Clk gene Proteins 0.000 description 23
- 101150038023 PEX1 gene Proteins 0.000 description 23
- 101150014555 pas-1 gene Proteins 0.000 description 23
- 239000000463 material Substances 0.000 description 16
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 15
- 239000003990 capacitor Substances 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 11
- 229910052750 molybdenum Inorganic materials 0.000 description 11
- 239000011733 molybdenum Substances 0.000 description 11
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 10
- 229910052782 aluminium Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 239000011651 chromium Substances 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 239000010931 gold Substances 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 230000000903 blocking effect Effects 0.000 description 7
- 208000036252 interstitial lung disease 1 Diseases 0.000 description 7
- 208000036971 interstitial lung disease 2 Diseases 0.000 description 7
- 239000011368 organic material Substances 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 230000000149 penetrating effect Effects 0.000 description 6
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 230000005525 hole transport Effects 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 230000035515 penetration Effects 0.000 description 5
- -1 polyethylene terephthalate Polymers 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 239000011241 protective layer Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052779 Neodymium Inorganic materials 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000011777 magnesium Substances 0.000 description 4
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 4
- 239000012044 organic layer Substances 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 239000011787 zinc oxide Substances 0.000 description 4
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 3
- UBSJOWMHLJZVDJ-UHFFFAOYSA-N aluminum neodymium Chemical compound [Al].[Nd] UBSJOWMHLJZVDJ-UHFFFAOYSA-N 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 229910052733 gallium Inorganic materials 0.000 description 3
- 229910010272 inorganic material Inorganic materials 0.000 description 3
- 239000011147 inorganic material Substances 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 239000004033 plastic Substances 0.000 description 3
- 229920003023 plastic Polymers 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- KXGFMDJXCMQABM-UHFFFAOYSA-N 2-methoxy-6-methylphenol Chemical compound [CH]OC1=CC=CC([CH])=C1O KXGFMDJXCMQABM-UHFFFAOYSA-N 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 2
- 229920000178 Acrylic resin Polymers 0.000 description 2
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 2
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical class C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 239000011575 calcium Substances 0.000 description 2
- 239000003086 colorant Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 2
- JAONJTDQXUSBGG-UHFFFAOYSA-N dialuminum;dizinc;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Al+3].[Al+3].[Zn+2].[Zn+2] JAONJTDQXUSBGG-UHFFFAOYSA-N 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 229910052744 lithium Inorganic materials 0.000 description 2
- 229910052749 magnesium Inorganic materials 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 150000004706 metal oxides Chemical group 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229920001568 phenolic resin Polymers 0.000 description 2
- 239000005011 phenolic resin Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000011734 sodium Substances 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- ZVWKZXLXHLZXLS-UHFFFAOYSA-N zirconium nitride Chemical compound [Zr]#N ZVWKZXLXHLZXLS-UHFFFAOYSA-N 0.000 description 2
- NIXOWILDQLNWCW-UHFFFAOYSA-M Acrylate Chemical compound [O-]C(=O)C=C NIXOWILDQLNWCW-UHFFFAOYSA-M 0.000 description 1
- OYPRJOBELJOOCE-UHFFFAOYSA-N Calcium Chemical compound [Ca] OYPRJOBELJOOCE-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- 229910001252 Pd alloy Inorganic materials 0.000 description 1
- ZLMJMSJWJFRBEC-UHFFFAOYSA-N Potassium Chemical compound [K] ZLMJMSJWJFRBEC-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- GENZLHCFIPDZNJ-UHFFFAOYSA-N [In+3].[O-2].[Mg+2] Chemical compound [In+3].[O-2].[Mg+2] GENZLHCFIPDZNJ-UHFFFAOYSA-N 0.000 description 1
- FDLSOIWNAZCAMB-UHFFFAOYSA-N [O--].[O--].[O--].[Mg++].[Sn+4] Chemical compound [O--].[O--].[O--].[Mg++].[Sn+4] FDLSOIWNAZCAMB-UHFFFAOYSA-N 0.000 description 1
- DZLPZFLXRVRDAE-UHFFFAOYSA-N [O--].[O--].[O--].[O--].[Al+3].[Zn++].[In+3] Chemical compound [O--].[O--].[O--].[O--].[Al+3].[Zn++].[In+3] DZLPZFLXRVRDAE-UHFFFAOYSA-N 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910052783 alkali metal Inorganic materials 0.000 description 1
- 150000001340 alkali metals Chemical class 0.000 description 1
- 229910052784 alkaline earth metal Inorganic materials 0.000 description 1
- 150000001342 alkaline earth metals Chemical class 0.000 description 1
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 description 1
- VGLYDBMDZXTCJA-UHFFFAOYSA-N aluminum zinc oxygen(2-) tin(4+) Chemical compound [O-2].[Al+3].[Sn+4].[Zn+2] VGLYDBMDZXTCJA-UHFFFAOYSA-N 0.000 description 1
- 150000001408 amides Chemical class 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000002585 base Substances 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052792 caesium Inorganic materials 0.000 description 1
- TVFDJXOCXUVLDH-UHFFFAOYSA-N caesium atom Chemical compound [Cs] TVFDJXOCXUVLDH-UHFFFAOYSA-N 0.000 description 1
- 229910052791 calcium Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000003344 environmental pollutant Substances 0.000 description 1
- 229910001195 gallium oxide Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- RHZWSUVWRRXEJF-UHFFFAOYSA-N indium tin Chemical compound [In].[Sn] RHZWSUVWRRXEJF-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 229910003471 inorganic composite material Inorganic materials 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- PNHVEGMHOXTHMW-UHFFFAOYSA-N magnesium;zinc;oxygen(2-) Chemical compound [O-2].[O-2].[Mg+2].[Zn+2] PNHVEGMHOXTHMW-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- NQBRDZOHGALQCB-UHFFFAOYSA-N oxoindium Chemical compound [O].[In] NQBRDZOHGALQCB-UHFFFAOYSA-N 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 231100000719 pollutant Toxicity 0.000 description 1
- 229920006122 polyamide resin Polymers 0.000 description 1
- 239000004417 polycarbonate Substances 0.000 description 1
- 229920000515 polycarbonate Polymers 0.000 description 1
- 239000011112 polyethylene naphthalate Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052700 potassium Inorganic materials 0.000 description 1
- 239000011591 potassium Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052705 radium Inorganic materials 0.000 description 1
- HCWPIIXVSYCSAN-UHFFFAOYSA-N radium atom Chemical compound [Ra] HCWPIIXVSYCSAN-UHFFFAOYSA-N 0.000 description 1
- 230000036632 reaction speed Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 239000005341 toughened glass Substances 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
- TYHJXGDMRRJCRY-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) tin(4+) Chemical compound [O-2].[Zn+2].[Sn+4].[In+3] TYHJXGDMRRJCRY-UHFFFAOYSA-N 0.000 description 1
- BNEMLSQAJOPTGK-UHFFFAOYSA-N zinc;dioxido(oxo)tin Chemical compound [Zn+2].[O-][Sn]([O-])=O BNEMLSQAJOPTGK-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H01L51/5237—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K50/00—Organic light-emitting devices
- H10K50/80—Constructional details
- H10K50/84—Passivation; Containers; Encapsulations
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
- G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
- G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
-
- H01L27/32—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
Abstract
Description
본 발명은 표시 장치에 관한 것이다.The present invention relates to a display device.
정보화 사회가 발전함에 따라 다양한 형태의 표시 장치가 개발되고 있다. 최근에는 액정 표시 장치(Liquid Crystal Display; LCD), 플라즈마 표시 장치(Plasma Display Panel; PDP), 유기 발광 표시 장치(Organic Light Emitting Display; OLED)와 같은 여러 가지 표시 장치가 활용되고 있다. As the information society develops, various types of display devices are being developed. Recently, various display devices such as a liquid crystal display (LCD), a plasma display panel (PDP), and an organic light emitting display (OLED) have been used.
유기 발광 표시 장치를 구성하는 유기 발광 소자는 자체 발광형으로서, 별도의 광원을 필요로 하지 않으므로 표시 장치의 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.The organic light-emitting device constituting the organic light-emitting display device is a self-emission type, and does not require a separate light source, so that the thickness and weight of the display device can be reduced. In addition, the OLED display exhibits high quality characteristics such as low power consumption, high luminance, and high reaction speed.
유기 발광 표시 장치는 표시 패널의 전 영역에 걸쳐 형성되는 다수의 유기물 층을 포함할 수 있다. 이러한 유기물 층은, 크랙(crack)과 같은 결함이 발생할 때, 산소 및 수분 등의 침투 경로를 형성하여 유기 발광 표시 장치의 수명을 저하시킬 수 있다. The organic light emitting display device may include a plurality of organic material layers formed over the entire area of the display panel. When a defect such as a crack occurs, the organic material layer may form a penetration path for oxygen and moisture, thereby reducing the lifespan of the organic light emitting display device.
본 발명은 외부의 오염 물질에 따른 불량을 방지할 수 있는 표시 장치를 제공하기 위한 것이다. An object of the present invention is to provide a display device capable of preventing defects due to external pollutants.
일 실시 예에 따른 표시 장치는, 발광 영역 및 비발광 영역을 포함하는 기판, 상기 기판 상에 배치되는 제1 패시베이션막, 상기 제1 패시베이션막 상에 배치되는 오버코트층, 상기 비발광 영역에서 상기 오버코트층 상에 배치되는 뱅크, 상기 뱅크를 커버하는 발광층 및 상기 발광층을 커버하는 제2 전극을 포함하되, 상기 오버코트층, 상기 뱅크, 상기 발광층 및 상기 제2 전극은, 상기 비발광 영역에서 상기 제1 패시베이션막의 일 영역을 노출하도록 불연속적으로 형성될 수 있다.A display device according to an embodiment includes: a substrate including an emission area and a non-emission area, a first passivation layer on the substrate, an overcoat layer on the first passivation layer, and the overcoat in the non-emission area. A bank disposed on the layer, a light emitting layer covering the bank, and a second electrode covering the light emitting layer, wherein the overcoat layer, the bank, the light emitting layer, and the second electrode include the first It may be formed discontinuously to expose a region of the passivation film.
상기 오버코트층 및 상기 뱅크는, 상기 제1 패시베이션막의 상기 일 영역을 노출하는 이격부를 포함할 수 있다.The overcoat layer and the bank may include a spacer exposing the one region of the first passivation layer.
제2항에 있어서, 상기 발광층 및 상기 제2 전극은, 상기 이격부 내에서 상기 제1 패시베이션막의 상기 일 영역을 노출하도록 불연속적으로 형성될 수 있다.The method of claim 2, wherein the light emitting layer and the second electrode may be formed discontinuously to expose the one region of the first passivation layer within the spacing part.
상기 발광층은, 상기 이격부 내에서 상기 오버코트층 및 상기 뱅크의 노출된 측면을 커버할 수 있다.The light-emitting layer may cover the overcoat layer and the exposed side surfaces of the bank within the spacing part.
상기 표시 장치는, 상기 제2 전극을 커버하는 제2 패시베이션막을 더 포함할 수 있다.The display device may further include a second passivation layer covering the second electrode.
상기 제2 패시베이션막은, 상기 이격부 내에서 상기 제1 패시베이션막의 상기 일 영역을 노출하도록 불연속적으로 형성될 수 있다.The second passivation layer may be formed discontinuously so as to expose the one region of the first passivation layer within the spacing part.
상기 제2 패시베이션막은, 상기 기판의 전면을 커버하도록 형성될 수 있다. The second passivation layer may be formed to cover the entire surface of the substrate.
상기 표시 장치는, 상기 제1 패시베이션막의 상기 노출된 일 영역에 형성되는 격벽을 더 포함할 수 있다.The display device may further include a partition wall formed in the exposed area of the first passivation layer.
상기 표시 장치는, 상기 제2 패시베이션막 상에 배치되고, 상기 이격부를 채우는 커버층 및 상기 커버층 상에 배치되는 제3 패시베이션층을 더 포함할 수 있다.The display device may further include a cover layer disposed on the second passivation layer, filling the spaced portion, and a third passivation layer disposed on the cover layer.
상기 표시 장치는, 제2 패시베이션막 상에 배치되고, 상기 이격부를 채우는 점착층 및 상기 점착층을 통해 상기 제2 패시베이션막 상에 부착되는 필름을 더 포함할 수 있다. The display device may further include an adhesive layer disposed on the second passivation layer, filling the spaced portion, and a film attached to the second passivation layer through the adhesive layer.
상기 표시 장치는, 상기 기판 상에 배치되는 전극, 상기 전극을 커버하는 적어도 하나의 절연층 및 상기 적어도 하나의 절연층 상에 배치되고, 상기 적어도 하나의 절연층에 형성된 컨택홀을 통해 상기 전극에 연결되는 브릿지 패턴을 더 포함할 수 있다. The display device may include an electrode disposed on the substrate, at least one insulating layer covering the electrode, and a contact hole formed on the at least one insulating layer, and through a contact hole formed in the at least one insulating layer. It may further include a bridge pattern to be connected.
상기 제2 전극은, 상기 제1 패시베이션막의 상기 노출된 일 영역에 형성된 컨택홀을 통해 상기 브릿지 패턴에 연결될 수 있다. The second electrode may be connected to the bridge pattern through a contact hole formed in the exposed area of the first passivation layer.
상기 제2 전극은, 저전위 구동 전원이 인가되는 전원 라인을 구성할 수 있다.The second electrode may constitute a power line to which a low potential driving power is applied.
상기 표시 장치는, 상기 기판 상에 배치되는 전극 및 상기 전극을 커버하는 적어도 하나의 절연층을 더 포함하되, 상기 제2 전극은, 상기 제1 패시베이션막 및 상기 적어도 하나의 절연층에 형성된 컨택홀을 통해 상기 전극에 연결될 수 있다.The display device further includes an electrode disposed on the substrate and at least one insulating layer covering the electrode, wherein the second electrode comprises: a contact hole formed in the first passivation layer and the at least one insulating layer It can be connected to the electrode through.
일 실시 예에 따른 표시 장치는, 복수 개의 화소들이 배치된 표시 패널, 상기 화소들로 게이트 신호를 공급하는 게이트 구동부, 상기 화소들로 데이터 신호를 공급하는 데이터 구동부, 상기 게이트 구동부 및 상기 데이터 구동부의 구동을 제어하는 타이밍 제어부 및 복수의 전원 라인들을 통해 상기 화소들로 구동 전원을 인가하는 전원 공급부를 포함하되, 상기 복수의 전원 라인들은, 상기 화소들 각각에 마련되는 컨택홀들을 통해 상기 화소들 각각의 발광 소자에 전기적으로 연결될 수 있다. A display device according to an embodiment includes a display panel on which a plurality of pixels are disposed, a gate driver that supplies a gate signal to the pixels, a data driver that supplies a data signal to the pixels, the gate driver, and the data driver. A timing control unit for controlling driving and a power supply unit for applying driving power to the pixels through a plurality of power lines, wherein the plurality of power lines are each of the pixels through contact holes provided in each of the pixels. It can be electrically connected to the light emitting device of.
상기 복수 개의 화소들 각각은, 발광 영역들 및 비발광 영역들을 포함하고, 대응되는 전원 라인이 배치되는 기판, 상기 전원 라인을 커버하는 적어도 하나의 절연층, 상기 적어도 하나의 절연층 상에 배치되는 제1 패시베이션막, 상기 제1 패시베이션막 상에 배치되는 오버코트층, 상기 비발광 영역에서 상기 오버코트층 상에 배치되는 뱅크, 상기 뱅크를 커버하는 상기 발광 소자의 발광층 및 상기 발광층을 커버하는 상기 발광 소자의 제2 전극을 포함하되, 상기 오버코트층, 상기 뱅크, 상기 발광층 및 상기 제2 전극은, 상기 비발광 영역에서 상기 제1 패시베이션막의 일 영역을 노출하도록 불연속적으로 형성될 수 있다.Each of the plurality of pixels includes light-emitting regions and non-emission regions, a substrate on which a corresponding power line is disposed, at least one insulating layer covering the power line, and on the at least one insulating layer A first passivation layer, an overcoat layer disposed on the first passivation layer, a bank disposed on the overcoat layer in the non-emissive region, a light emitting layer of the light emitting device covering the bank, and the light emitting device covering the light emitting layer The overcoat layer, the bank, the emission layer, and the second electrode may be formed discontinuously to expose a region of the first passivation layer in the non-emission region.
상기 복수 개의 화소들 각각은, 상기 적어도 하나의 절연층 상에 배치되고, 상기 적어도 하나의 절연층에 형성된 컨택홀을 통해 상기 전원 라인에 연결되는 브릿지 패턴을 더 포함할 수 있다.Each of the plurality of pixels may further include a bridge pattern disposed on the at least one insulating layer and connected to the power line through a contact hole formed in the at least one insulating layer.
상기 제2 전극은, 상기 제1 패시베이션막의 상기 노출된 일 영역에 형성된 컨택홀을 통해 상기 브릿지 패턴에 연결될 수 있다.The second electrode may be connected to the bridge pattern through a contact hole formed in the exposed area of the first passivation layer.
본 발명에 따른 표시 장치는 오염 물질 침투 경로를 차단할 수 있다.The display device according to the present invention may block a path of contaminant penetration.
또한, 본 발명에 따른 표시 장치는 플렉서블리티가 향상될 수 있다. In addition, the display device according to the present invention may have improved flexibility.
도 1은 본 발명의 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.
도 2는 도 1에 도시된 화소의 일 실시 예를 나타낸 회로도이다.
도 3은 도 1에 도시된 표시 장치의 일 실시 예에 따른 사시도이다.
도 4는 도 3에 도시된 표시 패널을 보다 상세하게 도시한 평면도이다.
도 5는 본 발명의 일 실시 예에 따른 화소의 단면도이다.
도 6은 본 발명의 다른 실시 예에 따른 화소의 단면도이다.
도 7은 본 발명의 또 다른 실시 예에 따른 화소의 단면도이다.
도 8은 본 발명의 또 다른 실시 예에 따른 화소의 단면도이다.
도 9는 본 발명의 또 다른 실시 예에 따른 화소의 단면도이다.1 is a block diagram illustrating a configuration of a display device according to an exemplary embodiment.
FIG. 2 is a circuit diagram illustrating an embodiment of the pixel illustrated in FIG. 1.
3 is a perspective view of the display device illustrated in FIG. 1 according to an exemplary embodiment.
4 is a plan view illustrating the display panel illustrated in FIG. 3 in more detail.
5 is a cross-sectional view of a pixel according to an exemplary embodiment of the present invention.
6 is a cross-sectional view of a pixel according to another exemplary embodiment of the present invention.
7 is a cross-sectional view of a pixel according to another exemplary embodiment of the present invention.
8 is a cross-sectional view of a pixel according to another exemplary embodiment of the present invention.
9 is a cross-sectional view of a pixel according to another exemplary embodiment of the present invention.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다. 본 명세서에서, 어떤 구성 요소(또는 영역, 층, 부분 등)가 다른 구성 요소 "상에 있다.", "연결된다.", 또는 "결합된다."고 언급되는 경우에 그것은 다른 구성 요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성 요소가 배치될 수도 있다는 것을 의미한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings. In this specification, when a component (or region, layer, portion, etc.) is referred to as "on", "connected", or "coupled" of another component, it is on the other component. It means that it may be directly connected/coupled or a third component may be disposed between them.
동일한 도면 부호는 동일한 구성 요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.The same reference numerals refer to the same components. In addition, in the drawings, thicknesses, ratios, and dimensions of components are exaggerated for effective description of technical content. "And/or" includes all combinations of one or more that the associated configurations may be defined.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.Terms such as first and second may be used to describe various constituent elements, but the constituent elements are not limited by the terms. The above terms are used only for the purpose of distinguishing one component from another component. For example, without departing from the scope of the present invention, a first element may be referred to as a second element, and similarly, a second element may be referred to as a first element. Singular expressions include plural expressions unless the context clearly indicates otherwise.
"아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.Terms such as "below", "bottom", "above", "upper" and the like are used to describe the relationship between the components shown in the drawings. The terms are relative concepts and are described based on the directions indicated in the drawings.
"포함하다." 또는 "가지다." 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다."Comprise." Or "have." The terms such as, etc. are intended to designate the existence of features, numbers, steps, actions, components, parts, or a combination of them described in the specification, and one or more other features or numbers, steps, actions, components, parts, or It is to be understood that the presence or addition of any combination of these does not preclude the possibility.
도 1은 본 발명의 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.1 is a block diagram illustrating a configuration of a display device according to an exemplary embodiment.
도 1을 참조하면, 표시 장치(1)는 타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30), 전원 공급부(40) 및 표시 패널(50)을 포함한다.Referring to FIG. 1, the
타이밍 제어부(10)는 외부로부터 영상 신호(RGB) 및 제어 신호(CS)를 수신할 수 있다. 영상 신호(RGB)는 복수의 계조 데이터를 포함할 수 있다. 제어 신호(CS)는 예를 들어, 수평 동기 신호, 수직 동기 신호 및 메인 클럭 신호를 포함할 수 있다. The
타이밍 제어부(10)는 영상 신호(RGB) 및 제어 신호(CS)를 표시 패널(50)의 동작 조건에 적합하도록 처리하여, 영상 데이터(DATA), 게이트 구동 제어 신호(CONT1), 데이터 구동 제어 신호(CONT2) 및 전원 공급 제어 신호(CONT3)를 생성 및 출력할 수 있다. The
게이트 구동부(20)는 복수의 게이트 라인들(GL1~GLn)을 통해 표시 패널(50)의 화소(PX)들과 연결될 수 있다. 게이트 구동부(20)는 타이밍 제어부(10)로부터 출력되는 게이트 구동 제어 신호(CONT1)에 기초하여, 게이트 신호들을 생성할 수 있다. 게이트 구동부(20)는 생성된 게이트 신호들을 복수의 게이트 라인들(GL1~GLn)을 통해 화소(PX)들에 제공할 수 있다. The
데이터 구동부(30)는 복수의 데이터 라인들(DL1~DLm)을 통해 표시 패널(50)의 화소(PX)들과 연결될 수 있다. 데이터 구동부(30)는 타이밍 제어부(10)로부터 출력되는 영상 데이터(DATA) 및 데이터 구동 제어 신호(CONT2)에 기초하여, 데이터 신호들을 생성할 수 있다. 데이터 구동부(30)는 생성된 데이터 신호들을 복수의 데이터 라인들(DL1~DLm)을 통해 화소(PX)들에 제공할 수 있다.The
전원 공급부(40)는 복수의 전원 라인(PL1, PL2)들을 통해 표시 패널(50)의 화소(PX)들과 연결될 수 있다. 전원 공급부(40)는 전원 공급 제어 신호(CONT3)에 기초하여 표시 패널(50)에 제공될 구동 전압을 생성할 수 있다. 구동 전압은 예를 들어 고전위 구동 전압(ELVDD) 및 저전위 구동 전압(ELVSS)을 포함할 수 있다. 전원 공급부(40)는 생성된 구동 전압들(ELVDD, ELVSS)을 대응되는 전원 라인(PL1, PL2)을 통해 화소(PX)들에 제공할 수 있다. The
표시 패널(50)에는 복수의 화소(PX)(또는, 서브 화소로 명명됨)들이 배치된다. 화소(PX)들은 예를 들어, 표시 패널(50) 상에 매트릭스 형태로 배열될 수 있다. A plurality of pixels PX (or referred to as sub-pixels) are disposed on the
각각의 화소(PX)는 대응되는 게이트 라인 및 데이터 라인에 전기적으로 연결될 수 있다. 이러한 화소(PX)들은 게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)을 통해 공급되는 게이트 신호 및 데이터 신호에 대응하는 휘도로 발광할 수 있다. Each pixel PX may be electrically connected to a corresponding gate line and a data line. The pixels PX may emit light with a luminance corresponding to the gate signal and the data signal supplied through the gate lines GL1 to GLn and the data lines DL1 to DLm.
각각의 화소(PX)는 제1 내지 제3 색 중 어느 하나의 색을 표시할 수 있다. 일 실시 예에서, 각각의 화소(PX)는 레드, 그린 및 블루 중 어느 하나의 색을 표시할 수 있다. 다른 실시 예에서, 각각의 화소(PX)는 시안, 마젠타 및 옐로우 중 어느 하나의 색을 표시할 수 있다. 다양한 실시 예에서, 화소(PX)들은 4개 이상의 색들 중 어느 하나를 표시하도록 구성될 수 있다. 예를 들어, 각각의 화소(PX)는 레드, 그린, 블루 및 화이트 중 어느 하나의 색을 표시할 수도 있다. Each pixel PX may display any one of the first to third colors. In an embodiment, each pixel PX may display any one color of red, green, and blue. In another embodiment, each pixel PX may display any one color of cyan, magenta, and yellow. In various embodiments, the pixels PX may be configured to display any one of four or more colors. For example, each pixel PX may display any one color of red, green, blue, and white.
타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30) 및 전원 공급부(40)는 각각 별개의 집적 회로(Integrated Circuit; IC)로 구성되거나 적어도 일부가 통합된 집적 회로로 구성될 수 있다. 예를 들어, 데이터 구동부(30) 및 전원 공급부(40) 중 적어도 하나가 타이밍 제어부(10)와 통합된 집적 회로로 구성될 수 있다. The
또한, 도 1에서는 게이트 구동부(20)와 데이터 구동부(30)가 표시 패널(50)과 별개의 구성 요소로써 도시되지만, 게이트 구동부(20) 및 데이터 구동부(30) 중 적어도 하나는 표시 패널(50)과 일체로 형성되는 인 패널(In Panel) 방식으로 구성될 수 있다. 예를 들어, 게이트 구동부(20)는 게이트 인 패널(Gate In Panel; GIP) 방식에 따라 표시 패널(50)과 일체로 형성될 수 있다. In addition, in FIG. 1, the
도 2는 도 1에 도시된 화소의 일 실시 예를 나타낸 회로도이다. 도 2는 i번째 게이트 라인(GLi)과 j번째 데이터 라인(DLj)에 연결되는 화소(PXij)를 예로써 도시한다. FIG. 2 is a circuit diagram illustrating an embodiment of the pixel illustrated in FIG. 1. 2 illustrates a pixel PXij connected to the i-th gate line GLi and the j-th data line DLj as an example.
도 2를 참조하면, 화소(PX)는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 스토리지 커패시터(Cst) 및 발광 소자(LD)를 포함한다.Referring to FIG. 2, a pixel PX includes a switching transistor ST, a driving transistor DT, a storage capacitor Cst, and a light emitting device LD.
스위칭 트랜지스터(ST)의 제1 전극(예를 들어, 소스 전극)은 j번째 데이터 라인(DLj)과 전기적으로 연결되고, 제2 전극(예를 들어, 드레인 전극)은 제1 노드(N1)와 전기적으로 연결된다. 스위칭 트랜지스터(ST)의 게이트 전극은 i번째 게이트 라인(GLi)과 전기적으로 연결된다. 스위칭 트랜지스터(ST)는 i번째 게이트 라인(GLi)으로 게이트 온 레벨의 게이트 신호가 인가될 때 턴 온되어, j번째 데이터 라인(DLj)으로 인가되는 데이터 신호를 제1 노드(N1)로 전달한다.The first electrode (eg, the source electrode) of the switching transistor ST is electrically connected to the j-th data line DLj, and the second electrode (eg, the drain electrode) is connected to the first node N1. It is electrically connected. The gate electrode of the switching transistor ST is electrically connected to the i-th gate line GLi. The switching transistor ST is turned on when a gate signal having a gate-on level is applied to the i-th gate line GLi, and transmits the data signal applied to the j-th data line DLj to the first node N1. .
스토리지 커패시터(Cst)의 제1 전극은 제1 노드(N1)와 전기적으로 연결되고, 제2 전극은 고전위 구동 전압(ELVDD)을 제공받도록 구성될 수 있다. 스토리지 커패시터(Cst)는 제1 노드(N1)에 인가되는 전압과 고전위 구동 전압(ELVDD) 사이의 차이에 대응하는 전압을 충전할 수 있다. The first electrode of the storage capacitor Cst may be electrically connected to the first node N1, and the second electrode may be configured to receive the high potential driving voltage ELVDD. The storage capacitor Cst may charge a voltage corresponding to a difference between the voltage applied to the first node N1 and the high potential driving voltage ELVDD.
구동 트랜지스터(DT)의 제1 전극(예를 들어, 소스 전극)은 고전위 구동 전압(ELVDD)을 제공받도록 구성되고, 제2 전극(예를 들어, 드레인 전극)은 발광 소자(LD)의 제1 전극(예를 들어, 애노드 전극)에 전기적으로 연결된다. 구동 트랜지스터(DT)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결된다. 구동 트랜지스터(DT)는 제1 노드(N1)를 통해 게이트 온 레벨의 전압이 인가될 때 턴 온되고, 게이트 전극에 제공되는 전압에 대응하여 발광 소자(LD)를 흐르는 구동 전류의 양을 제어할 수 있다. A first electrode (eg, a source electrode) of the driving transistor DT is configured to receive a high potential driving voltage ELVDD, and a second electrode (eg, a drain electrode) is the first electrode of the light emitting device LD. It is electrically connected to one electrode (for example, an anode electrode). The gate electrode of the driving transistor DT is electrically connected to the first node N1. The driving transistor DT is turned on when a gate-on-level voltage is applied through the first node N1, and controls the amount of driving current flowing through the light emitting element LD in response to the voltage provided to the gate electrode. I can.
발광 소자(LD)는 구동 전류에 대응하는 광을 출력한다. 발광 소자(LD)는 레드, 그린 및 블루 중 어느 하나의 색에 대응하는 광을 출력할 수 있다. 발광 소자(LD)는 유기 발광 다이오드(Organic Light Emitting Diode; OLED), 또는 마이크로 내지 나노 스케일 범위의 크기를 가지는 초소형 무기 발광 다이오드일 수 있으나, 본 발명이 이에 한정되지 않는다. 이하에서는, 발광 소자(LD)가 유기 발광 다이오드로 구성되는 실시 예를 참조하여 본 발명의 기술적 사상을 설명한다.The light emitting element LD outputs light corresponding to the driving current. The light emitting device LD may output light corresponding to any one color of red, green, and blue. The light emitting device LD may be an organic light emitting diode (OLED) or a micro-inorganic light emitting diode having a size ranging from micro to nano scale, but the present invention is not limited thereto. Hereinafter, the technical idea of the present invention will be described with reference to an embodiment in which the light emitting device LD is formed of an organic light emitting diode.
본 발명에서 화소(PX)들의 구조가 도 2에 도시된 것으로 한정되지 않는다. 실시 예에 따라, 화소(PX)들은 구동 트랜지스터(DT)의 문턱 전압을 보상하거나, 구동 트랜지스터(DT)의 게이트 전극의 전압 및/또는 발광 소자(LD)의 애노드 전극의 전압을 초기화하기 위한 적어도 하나의 소자를 더 포함할 수 있다. In the present invention, the structure of the pixels PX is not limited to that shown in FIG. 2. Depending on the embodiment, the pixels PX compensate for the threshold voltage of the driving transistor DT, or at least for initializing the voltage of the gate electrode of the driving transistor DT and/or the voltage of the anode electrode of the light emitting element LD. It may further include one element.
도 2에서는 스위칭 트랜지스터(ST) 및 구동 트랜지스터(DT)가 NMOS 트랜지스터인 예가 도시되지만, 본 발명은 이로써 한정되지 않는다. 예를 들어, 각각의 화소(PX)를 구성하는 트랜지스터들 중 적어도 일부 또는 전부는 PMOS 트랜지스터로 구성될 수 있다. 다양한 실시 예에서, 스위칭 트랜지스터(ST) 및 구동 트랜지스터(DT) 각각은 저온 폴리 실리콘(Low Temperature Poly Silicon; LTPS) 박막 트랜지스터, 산화물 박막 트랜지스터 또는 저온 폴리 옥사이드(Low Temperature Polycrystalline Oxide; LTPO) 박막 트랜지스터로 구현될 수 있다.2 shows an example in which the switching transistor ST and the driving transistor DT are NMOS transistors, but the present invention is not limited thereto. For example, at least some or all of the transistors constituting each pixel PX may be formed of a PMOS transistor. In various embodiments, each of the switching transistor ST and the driving transistor DT is a low temperature polysilicon (LTPS) thin film transistor, an oxide thin film transistor, or a low temperature polycrystalline oxide (LTPO) thin film transistor. Can be implemented.
도 3은 도 1에 도시된 표시 장치의 일 실시 예에 따른 사시도이다. 도 4는 도 3에 도시된 표시 패널을 보다 상세하게 도시한 평면도이다. 도 3 및 도 4를 도 1 및 도 2와 결부하여 표시 장치(1)의 구성 요소들을 보다 구체적으로 설명한다.3 is a perspective view of the display device illustrated in FIG. 1 according to an exemplary embodiment. 4 is a plan view illustrating the display panel illustrated in FIG. 3 in more detail. The constituent elements of the
본 발명에 따른 표시 장치(1)는 영상을 표시하기 위한 장치로써, 유기 발광 표시 장치와 같은 자발광성 표시 장치이거나, 액정 표시 장치, 전기 영동 표시 장치(Electro-Phoretic Display; EPD) 및 일렉트로웨팅 표시 장치(Electro-Wetting Display; EWD)와 같은 비발광성 표시 장치일 수 있다. The
표시 장치(1)는 다양한 형태로 구현될 수 있다. 예를 들어, 표시 장치(1)는 직사각형의 판상으로 구현될 수 있다. 그러나 본 발명의 기술적 사상은 이로써 한정되지 않으며, 표시 장치(1)는 정사각형, 원형, 타원형, 다각형 등 다양한 형태를 가질 수 있으며, 모서리 일부가 곡면으로 처리되거나 적어도 일 영역에서 두께가 변하는 형태를 가질 수 있다. 또한, 표시 장치(1)는 전체 또는 일부가 가요성(flexibility)을 가질 수 있다. The
표시 패널(50)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함한다. 표시 영역(DA)은 화소(PX)들이 배치되는 영역으로, 활성 영역(Active Area)으로 명명될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치될 수 있다. 예를 들어, 비표시 영역(NDA)은 표시 영역(DA)의 테두리를 따라 배치될 수 있다. 비표시 영역(NDA)은 표시 패널(50) 상에서 표시 영역(DA)을 제외한 나머지 영역을 포괄적으로 의미할 수 있으며, 비활성 영역(Non-Active Area)으로 명명될 수 있다.The
비표시 영역(NDA)에는 화소(PX)를 구동하기 위한 구동부로써, 예를 들어 게이트 구동부(20)가 마련될 수 있다. 게이트 구동부(20)는 비표시 영역(NDA)에서, 표시 영역(DA)의 일측 또는 양측에 인접하게 배치될 수 있다. 게이트 구동부(20)는 도 3 및 도 4에 도시된 것과 같이 표시 패널(50)의 비표시 영역(NDA)에 게이트 인 패널 방식으로 형성될 수 있다. 그러나 다른 실시 예에서, 게이트 구동부(20)는 구동 칩으로 제작되어 연성 필름 등에 실장되고, TAB(Tape Automated Bonding) 방식으로 비표시 영역(NDA)에 부착될 수 있다. As a driver for driving the pixel PX, for example, a
비표시 영역(NDA)에는 패드 영역(PA)이 마련될 수 있다. 패드 영역(PA)은 비표시 영역(NDA)의 일측에 배치되며, 복수의 패드(P)들을 포함할 수 있다. 패드(P)들은 절연층에 의해 덮이지 않고 표시 패널(50)의 외부로 노출되어, 후술되는 데이터 구동부(30) 및 회로 보드(70) 등과 전기적으로 연결될 수 있다. The pad area PA may be provided in the non-display area NDA. The pad area PA is disposed on one side of the non-display area NDA, and may include a plurality of pads P. The pads P are not covered by the insulating layer and are exposed to the outside of the
표시 패널(50)은 화소(PX)들로 전기적 신호를 공급하기 위한 배선들을 포함할 수 있다. 배선들은 예를 들어, 게이트 라인(GL)들, 데이터 라인(DL)들 및 전원 라인들(PL1, PL2)을 포함할 수 있다. The
전원 라인들(PL1, PL2)은 연결된 패드(P)들을 통해 전원 공급부(40)(또는 타이밍 제어부(10))와 전기적으로 연결되며, 전원 공급부(40)(또는 타이밍 제어부(10))로부터 제공되는 고전위 구동 전원(ELVDD) 및 저전위 구동 전원(ELVSS)을 화소(PX)들에 제공할 수 있다. The power lines PL1 and PL2 are electrically connected to the power supply unit 40 (or the timing control unit 10) through the connected pads P, and are provided from the power supply unit 40 (or the timing control unit 10). High potential driving power ELVDD and low potential driving power ELVSS may be provided to the pixels PX.
본 발명의 다양한 실시 예에서, 표시 패널(50)은 제1 방향(DR1)으로 대체로 평행하게 연장되는 복수 개의 제2 전원 라인(PL2)들을 포함할 수 있다. 제2 전원 라인(PL2)들은 하나 또는 인접한 적어도 2개의 화소열에 대응하도록 마련될 수 있다. 제2 전원 라인(PL2)은 대응되는 화소열의 각 화소(PX)들에 개별적으로 컨택되어 저전위 구동 전원(ELVSS)을 공급할 수 있다. 제2 전원 라인(PL2)과 개별적으로 컨택되는 각 화소(PX)의 구체적인 구조는 이하에서 도 5 내지 도 9를 참조하여 보다 상세히 설명한다. In various embodiments of the present disclosure, the
연성 필름(60)은 일단이 표시 패널(50)의 패드 영역(PA)에 부착되고 타단이 회로 보드(70)에 부착되어, 표시 패널(50)과 회로 보드(70)를 전기적으로 연결할 수 있다. 연성 필름(60)은 패드 영역(PA)에 형성된 패드(P)들과 회로 보드(70)의 배선들을 전기적으로 연결하기 위한 복수의 배선들을 포함할 수 있다. 일 실시 예에서, 연성 필름(60)은 이방성 도전 필름(antisotropic conducting film; ACF)을 통해 패드(P)들 상에 부착될 수 있다. The
데이터 구동부(30)가 구동 칩으로 제작되는 경우, 데이터 구동부(30)는 COF(Chip On Film) 또는 COP(Chip On Plastic) 방식으로 연성 필름(60)에 실장될 수 있다. 데이터 구동부(30)는 타이밍 제어부(10)로부터 수신되는 영상 데이터(DATA) 및 데이터 구동 제어 신호(CONT2)에 기초하여 데이터 신호를 생성하고, 연결된 패드(P)를 통해 데이터 라인(DL)들로 출력할 수 있다.When the
회로 보드(70)에는 구동 칩들로 구현된 다수의 회로들이 실장될 수 있다. 회로 보드(70)는 인쇄 회로 보드(printed circuit board) 또는 연성 인쇄 회로 보드(flexible printed circuit board)일 수 있으나, 회로 보드(70)의 종류가 이로써 한정되지는 않는다. A plurality of circuits implemented with driving chips may be mounted on the
회로 보드(70)는 집적 회로 형태로 실장된 타이밍 제어부(10) 및 전원 공급부(40)를 포함할 수 있다. 도 3에서는 타이밍 제어부(10)와 전원 공급부(40)가 별개의 구성 요소인 것으로 도시되지만, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 즉, 다양한 실시 예에서, 전원 공급부(40)는 타이밍 제어부(10)와 일체로 형성되거나 타이밍 제어부(10)가 전원 공급부(40)의 기능을 수행하도록 구성될 수 있다. The
도 5는 본 발명의 일 실시 예에 따른 화소의 단면도이다.5 is a cross-sectional view of a pixel according to an exemplary embodiment of the present invention.
도 5를 참조하면, 표시 패널(50)은 기판(SUB), 기판(SUB) 상에 형성되는 회로 소자층(BPL), 발광 소자층(LDL) 및 보호층(PTL)을 포함한다. Referring to FIG. 5, the
기판(SUB)은 표시 패널(50)의 베이스 기재로서, 투광성 기판일 수 있다. 기판(SUB)은 유리 또는 강화 유리를 포함하는 경성 기판(rigid substrate) 또는 플라스틱 재질의 가요성 기판(flexible substrate)일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(Polyimide), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate; PET), 폴리에틸렌 나프탈레이트(polyethylene naphthalate; PEN), 폴리카보네이트(polycarbonate; PC) 등의 플라스틱 재료로 형성될 수 있다. 그러나 기판(SUB)의 재질이 이로써 한정되지 않는다. The substrate SUB is a base substrate of the
회로 소자층(BPL)은 기판(SUB) 상에 형성되며, 화소(PX)를 구성하는 회로 소자들(예를 들어, 트랜지스터(T) 및 커패시터(C) 등) 및 배선들을 포함할 수 있다. The circuit element layer BPL is formed on the substrate SUB, and may include circuit elements (eg, transistor T, capacitor C, etc.) and wirings constituting the pixel PX.
기판(SUB) 상에는 광 차단층(LS) 및 저전위 구동 전압(ELVSS)이 인가되는 제2 전원 라인(PL2)이 배치된다. 광 차단층(LS)은 트랜지스터(T)의 액티브 패턴(ACT), 특히, 채널(CH)과 평면 상에서 중첩되도록 배치되어, 외부광으로부터 산화물 반도체 소자를 보호할 수 있다. The light blocking layer LS and the second power line PL2 to which the low potential driving voltage ELVSS is applied are disposed on the substrate SUB. The light blocking layer LS is disposed so as to overlap the active pattern ACT of the transistor T, in particular, the channel CH on a plane to protect the oxide semiconductor device from external light.
이하의 실시 예들에서는, 기판(SUB) 상에 제2 전원 라인(PL2)이 배치되는 것으로 설명하나, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 즉, 다양한 실시 예에서 제2 전원 라인(PL2)은 화소(PX)에 임의의 신호 또는 전원을 인가하기 위한 임의의 전극층으로 대체될 수 있다.In the following embodiments, it is described that the second power line PL2 is disposed on the substrate SUB, but the technical idea of the present invention is not limited thereto. That is, in various embodiments, the second power line PL2 may be replaced with an arbitrary electrode layer for applying an arbitrary signal or power to the pixel PX.
버퍼층(BUF)은 광 차단층(LS) 및 제2 전원 라인(PL2)을 커버하도록 기판(SUB) 상에 배치된다. 버퍼층(BUF)은 기판(SUB)으로부터 이온이나 불순물이 확산되는 것을 방지하고, 수분 침투를 차단할 수 있다. 또한, 버퍼층(BUF)은 기판(SUB)의 표면 평탄도를 향상시킬 수 있다. 버퍼층(BUF)은 산화물 및 질화물 등의 무기물, 유기물 또는 유무기 복합물을 포함할 수 있으며, 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 버퍼층(BUF)은 실리콘 옥사이드(silicon oxide), 실리콘 나이트라이드(silicon nitride), 실리콘 옥사이드로 이루어진 삼중층 이상의 구조를 가질 수 있다. The buffer layer BUF is disposed on the substrate SUB to cover the light blocking layer LS and the second power line PL2. The buffer layer BUF may prevent diffusion of ions or impurities from the substrate SUB and may block moisture penetration. Also, the buffer layer BUF may improve the surface flatness of the substrate SUB. The buffer layer BUF may include an inorganic material such as oxide and nitride, an organic material, or an organic-inorganic composite material, and may be formed in a single layer or multilayer structure. For example, the buffer layer BUF may have a triple layer or more structure made of silicon oxide, silicon nitride, and silicon oxide.
버퍼층(BUF) 상에는 액티브 패턴(ACT)이 형성될 수 있다. 액티브 패턴(ACT)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다. 실리콘계 반도체 물질로는 비정질 실리콘(Amorphous Silicon) 또는 다결정 실리콘(Polycrystalline Silicon)이 이용될 수 있다. 산화물계 반도체 물질로는 4원계 금속 산화물인 인듐 주석 갈륨 아연 산화물(InSnGaZnO), 3원계 금속 산화물인 인듐 갈륨 아연 산화물(InGaZnO), 인듐 주석 아연 산화물(InSnZnO), 인듐 알루미늄 아연 산화물(InAlZnO), 주석 갈륨 아연 산화물(SnGaZnO), 알루미늄 갈륨 아연 산화물(AlGaZnO), 주석 알루미늄 아연 산화물(SnAlZnO), 2원계 금속 산화물인 인듐 아연 산화물(InZnO), 주석 아연 산화물(SnZnO), 알루미늄 아연 산화물(AlZnO), 아연 마그네슘 산화물(ZnMgO), 주석 마그네슘 산화물(SnMgO), 인듐 마그네슘 산화물(InMgO), 인듐 갈륨 산화물(InGaO), 인듐 산화물(InO), 주석 산화물(SnO), 아연 산화물(ZnO) 등이 이용될 수 있다.An active pattern ACT may be formed on the buffer layer BUF. The active pattern ACT may be formed of a silicon-based semiconductor material or an oxide-based semiconductor material. As the silicon-based semiconductor material, amorphous silicon or polycrystalline silicon may be used. Oxide-based semiconductor materials include quaternary metal oxide indium tin gallium zinc oxide (InSnGaZnO), ternary metal oxide indium gallium zinc oxide (InGaZnO), indium tin zinc oxide (InSnZnO), indium aluminum zinc oxide (InAlZnO), tin Gallium zinc oxide (SnGaZnO), aluminum gallium zinc oxide (AlGaZnO), tin aluminum zinc oxide (SnAlZnO), binary metal oxide indium zinc oxide (InZnO), tin zinc oxide (SnZnO), aluminum zinc oxide (AlZnO), zinc Magnesium oxide (ZnMgO), tin magnesium oxide (SnMgO), indium magnesium oxide (InMgO), indium gallium oxide (InGaO), indium oxide (InO), tin oxide (SnO), zinc oxide (ZnO), etc. may be used. .
액티브 패턴(ACT)은 p형 또는 n형의 불순물을 포함하는 소스 영역(SR)과 드레인 영역(DR), 및 소스 영역(SR) 및 드레인 영역(DR) 사이에 형성된 채널(CH)을 포함할 수 있다.The active pattern ACT includes a source region SR and a drain region DR including p-type or n-type impurities, and a channel CH formed between the source region SR and the drain region DR. I can.
액티브 패턴(ACT) 상에는 게이트 절연층(GI)이 형성될 수 있다. 게이트 절연층(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.A gate insulating layer GI may be formed on the active pattern ACT. The gate insulating layer GI may be silicon oxide (SiOx), silicon nitride (SiNx), or multiple layers thereof.
게이트 절연층(GI) 상에는 제1 도전층이 배치될 수 있다. 제1 도전층은 제1 게이트층일 수 있다. A first conductive layer may be disposed on the gate insulating layer GI. The first conductive layer may be a first gate layer.
제1 도전층은 게이트 전극(GE)을 포함할 수 있다. 게이트 전극(GE)은 액티브 패턴(ACT)의 채널(CH)에 대응하는 위치에 배치될 수 있다. 게이트 전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트 전극(GE)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.The first conductive layer may include a gate electrode GE. The gate electrode GE may be disposed at a position corresponding to the channel CH of the active pattern ACT. The gate electrode GE is selected from the group consisting of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). It is formed of any one or an alloy thereof. In addition, the gate electrode GE is a group consisting of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). It may be a multilayer made of any one selected from or an alloy thereof. For example, the gate electrode GE may be a double layer of molybdenum/aluminum-neodymium or molybdenum/aluminum.
제1 도전층은 하부 커패시터 전극(BE)을 더 포함할 수 있다. 여기서, 커패시터(C)는 스토리지 커패시터(Cst)일 수 있다. 다양한 실시 예에서, 제1 도전층은 구동 라인, 예를 들어 게이트 라인(GL)이 더 포함할 수 있다. 하부 커패시터 전극(BE) 및 게이트 라인(GL)은 게이트 전극(GE)과 동일한 물질로 형성될 수 있다. The first conductive layer may further include a lower capacitor electrode BE. Here, the capacitor C may be a storage capacitor Cst. In various embodiments, the first conductive layer may further include a driving line, for example, a gate line GL. The lower capacitor electrode BE and the gate line GL may be formed of the same material as the gate electrode GE.
제1 도전층 상에는 제1 절연층(ILD1)이 형성될 수 있다. 제1 절연층(ILD1)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다.A first insulating layer ILD1 may be formed on the first conductive layer. The first insulating layer ILD1 may be a silicon oxide film (SiOx), a silicon nitride film (SiNx), or a multilayer thereof.
제1 절연층(ILD1) 상에는 제2 도전층이 형성될 수 있다. 제2 도전층은 제2 게이트층일 수 있다. A second conductive layer may be formed on the first insulating layer ILD1. The second conductive layer may be a second gate layer.
제2 도전층은 상부 커패시터 전극(UE)을 포함할 수 있다. 상부 커패시터 전극(UE)은 게이트 전극(GE)과 동일한 물질로 형성될 수 있다. 상부 커패시터 전극(UE)은 하부 커패시터 전극(BE)과 적어도 일 영역이 중첩되도록 배치될 수 있다. 상부 커패시터 전극(UE) 및 하부 커패시터 전극(BE)은 스토리지 커패시터(Cst)를 구성할 수 있다.The second conductive layer may include an upper capacitor electrode UE. The upper capacitor electrode UE may be formed of the same material as the gate electrode GE. The upper capacitor electrode UE may be disposed so that at least one region overlaps the lower capacitor electrode BE. The upper capacitor electrode UE and the lower capacitor electrode BE may constitute a storage capacitor Cst.
다양한 실시 예에서, 제2 도전층은 다양한 배선들 및/또는 다양한 전극 패턴들을 더 포함할 수 있다. In various embodiments, the second conductive layer may further include various wires and/or various electrode patterns.
제2 도전층 상에는 제2 절연층(ILD2)이 형성될 수 있다. 제2 절연층(ILD2)은 제1 절연층(ILD1)과 동일한 물질로 형성될 수 있다. 예를 들어, 제2 절연층(ILD2)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다.A second insulating layer ILD2 may be formed on the second conductive layer. The second insulating layer ILD2 may be formed of the same material as the first insulating layer ILD1. For example, the second insulating layer ILD2 may be a silicon oxide film (SiOx), a silicon nitride film (SiNx), or a multilayer thereof.
제2 절연층(ILD2) 상에는 제3 도전층이 형성될 수 있다. 제3 도전층은 소스-드레인층일 수 있다. A third conductive layer may be formed on the second insulating layer ILD2. The third conductive layer may be a source-drain layer.
제3 도전층은 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 제2 절연층(ILD2) 및 제1 절연층(ILD1)을 관통하는 컨택홀을 통해 액티브 패턴(ACT)의 소스 영역(SR) 및 드레인 영역(DR)에 각각 연결될 수 있다. The third conductive layer may include a source electrode SE and a drain electrode DE. The source electrode SE and the drain electrode DE are formed in the source region SR and the drain region DR of the active pattern ACT through a contact hole penetrating through the second insulating layer ILD2 and the first insulating layer ILD1. ) Can be connected to each.
소스 전극(SE) 및 드레인 전극(DE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다. The source electrode SE and the drain electrode DE are molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). ) It may be formed of a single layer or multiple layers made of any one or an alloy thereof. When the source electrode SE and the drain electrode DE are multilayers, it may be formed of a double layer of molybdenum/aluminum-neodymium, a triple layer of titanium/aluminum/titanium, molybdenum/aluminum/molybdenum or molybdenum/aluminum-neodymium/molybdenum. have.
소스 전극(SE), 드레인 전극(DE), 게이트 전극(GE) 및 이들에 대응되는 액티브 패턴(ACT)은 트랜지스터(T)를 구성할 수 있다. 트랜지스터(T)는 예를 들어, 구동 트랜지스터(DT) 또는 스위칭 트랜지스터(ST)일 수 있다. 도 5에서는, 드레인 전극(DE)이 발광 소자(LD)의 제1 전극(AE)에 연결되는 구동 트랜지스터(DT)가 예로써 도시되었다. The source electrode SE, the drain electrode DE, the gate electrode GE, and the active pattern ACT corresponding thereto may constitute the transistor T. The transistor T may be, for example, a driving transistor DT or a switching transistor ST. In FIG. 5, a driving transistor DT in which the drain electrode DE is connected to the first electrode AE of the light emitting element LD is illustrated as an example.
제3 도전층은 브릿지 패턴(BRP)을 더 포함할 수 있다. 브릿지 패턴(BRP)은 제2 절연층(ILD2), 제1 절연층(ILD1), 게이트 절연층(GI) 및 버퍼층(BUF)을 관통하는 컨택홀을 통해 제2 전원 라인(PL2)과 연결될 수 있다. 브릿지 패턴(BRP)은 소스 전극(SE) 및 드레인 전극(DE)과 동일한 물질로 구성될 수 있다. The third conductive layer may further include a bridge pattern BRP. The bridge pattern BRP may be connected to the second power line PL2 through a contact hole penetrating the second insulating layer ILD2, the first insulating layer ILD1, the gate insulating layer GI, and the buffer layer BUF. have. The bridge pattern BRP may be made of the same material as the source electrode SE and the drain electrode DE.
본 실시 예에서는 브릿지 패턴(BRP)이 제3 도전층에 형성된다. 그러나 본 발명의 기술적 사상은 이로써 한정되지 않으며, 브릿지 패턴(BRP)은 회로 소자층(BPL) 내에서 제2 전원 라인(PL2)의 상부층이면 어떠한 도전층에라도 형성될 수 있다. In this embodiment, the bridge pattern BRP is formed on the third conductive layer. However, the technical idea of the present invention is not limited thereto, and the bridge pattern BRP may be formed on any conductive layer as long as it is an upper layer of the second power line PL2 in the circuit element layer BPL.
다양한 실시 예에서, 제3 도전층은 다양한 구동 라인들, 예를 들어 데이터 라인(DL)들, 전원 라인들(예를 들어, 제1 전원 라인(PL1))을 더 포함할 수 있다. In various embodiments, the third conductive layer may further include various driving lines, for example, data lines DL, and power lines (for example, the first power line PL1).
제3 도전층 상에는 제1 패시베이션막(PAS1)이 형성될 수 있다. 제1 패시베이션막(PAS1)은 하부의 소자들을 보호하기 위한 절연막으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다.A first passivation layer PAS1 may be formed on the third conductive layer. The first passivation layer PAS1 is an insulating layer for protecting underlying devices, and may be a silicon oxide layer (SiOx), a silicon nitride layer (SiNx), or multiple layers thereof.
제1 패시베이션막(PAS1) 상에는 오버코트층(OC)이 형성될 수 있다. 오버코트층(OC)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 구성될 수 있다. An overcoat layer OC may be formed on the first passivation layer PAS1. The overcoat layer (OC) may be a planarization layer to alleviate the level difference in the lower structure, and may be made of organic materials such as polyimide, benzocyclobutene series resin, and acrylate.
다양한 실시 예에서, 제1 패시베이션막(PAS1)과 오버코트층(OC) 중 어느 하나는 생략될 수 있다.In various embodiments, any one of the first passivation layer PAS1 and the overcoat layer OC may be omitted.
발광 소자층(LDL)은 오버코트층(OC) 상에 형성되며, 발광 소자(LD)들을 포함한다. 발광 소자(LD)는 제1 전극(AE), 발광층(EML) 및 제2 전극(CE)을 포함한다. 제1 전극(AE)은 애노드 전극이고 제2 전극(CE)은 캐소드 전극일 수 있다. The light emitting device layer LDL is formed on the overcoat layer OC and includes light emitting devices LD. The light emitting device LD includes a first electrode AE, a light emitting layer EML, and a second electrode CE. The first electrode AE may be an anode electrode and the second electrode CE may be a cathode electrode.
제1 전극(AE) 및 제2 전극(CE)은 중 적어도 하나는 투과형 전극이고 적어도 다른 하나는 반사형 전극일 수 있다. 예를 들어, 발광 소자(LD)가 배면 발광형인 경우, 제1 전극(AE)은 투과형 전극이고, 제2 전극(CE)은 반사형 전극일 수 있다. 반대로, 발광 소자(LD)가 전면 발광형인 경우, 제1 전극(AE)은 반사형 전극이고, 제2 전극(CE)은 투과형 전극일 수 있다. 다른 예에서, 발광 소자(LD)가 양면 발광형인 경우, 제1 전극(AE) 및 제2 전극(CE)은 모두 투과형 전극일 수 있다. 이하에서는, 발광 소자(LD)가 전면 발광형인 경우를 예로 들어 발광 소자(LD)의 상세한 구성을 설명한다. At least one of the first electrode AE and the second electrode CE may be a transmissive electrode and at least the other may be a reflective electrode. For example, when the light-emitting element LD is a bottom emission type, the first electrode AE may be a transmissive electrode, and the second electrode CE may be a reflective electrode. Conversely, when the light emitting device LD is a top emission type, the first electrode AE may be a reflective electrode, and the second electrode CE may be a transmissive electrode. In another example, when the light emitting device LD is a double-sided light emitting type, both the first electrode AE and the second electrode CE may be transmissive electrodes. Hereinafter, a detailed configuration of the light-emitting element LD will be described by taking the case where the light-emitting element LD is a top emission type as an example.
제1 전극(AE)은 오버코트층(OC) 상에 형성된다. 제1 전극(AE)은 오버코트층(OC)과 제1 패시베이션막(PAS1)을 관통하는 비아홀을 통해 트랜지스터(T)의 드레인 전극(DE)과 연결된다. 제1 전극(AE)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명 도전 물질로 구성될 수 있다. 제1 전극(AE)이 반사형 전극일 때, 제1 전극(AE)은 반사층을 포함할 수 있다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있다. 일 실시 예에서, 반사층은 APC(은/팔라듐/구리 합금)로 구성될 수 있다.The first electrode AE is formed on the overcoat layer OC. The first electrode AE is connected to the drain electrode DE of the transistor T through a via hole penetrating the overcoat layer OC and the first passivation layer PAS1. The first electrode AE may be made of a transparent conductive material such as indium tin oxide (ITO), indium zinc oxide (IZO), or zinc oxide (ZnO). When the first electrode AE is a reflective electrode, the first electrode AE may include a reflective layer. The reflective layer may be made of aluminum (Al), copper (Cu), silver (Ag), nickel (Ni), or an alloy thereof. In one embodiment, the reflective layer may be made of APC (silver/palladium/copper alloy).
뱅크(BNK)는 오버코트층(OC) 상에 형성될 수 있다. 뱅크(BNK)는 화소(PX)의 발광 영역(EA)을 정의하는 화소 정의막일 수 있다. 표시 영역(DA) 내에서 발광 영역(EA)을 제외한 나머지 영역은 비발광 영역으로 정의될 수 있다. 뱅크(BNK)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.The bank BNK may be formed on the overcoat layer OC. The bank BNK may be a pixel defining layer defining the emission area EA of the pixel PX. The remaining areas of the display area DA except for the emission area EA may be defined as a non-emission area. The bank (BNK) may be formed of an organic film such as an acrylic resin, an epoxy resin, a phenolic resin, a polyamide resin, or a polyimide resin. .
뱅크(BNK)는 제1 전극(AE)의 일부 영역을 커버하도록 형성되며, 뱅크(BNK)에 의해 커버되지 않은 제1 전극(AE)의 노출 영역이 화소(PX)의 발광 영역(EA)으로 정의될 수 있다. 발광 영역(EA)에서 제1 전극(AE), 발광층(EML) 및 제2 전극(CE)은 직접 접촉되도록 적층된다. The bank BNK is formed to cover a partial area of the first electrode AE, and the exposed area of the first electrode AE not covered by the bank BNK becomes the light emitting area EA of the pixel PX. Can be defined. In the emission area EA, the first electrode AE, the emission layer EML, and the second electrode CE are stacked to directly contact each other.
본 발명의 다양한 실시 예에서, 뱅크(BNK) 및 오버코트층(OC)은 비발광 영역에서 불연속적으로 형성된다. 즉, 비발광 영역의 적어도 일 부분에서 뱅크(BNK) 및 오버코트층(OC)이 형성되지 않는 이격부(H)가 형성된다. 뱅크(BNK)에서의 이격부(H)의 폭은 오버코트층(OC)의 이격부(H)의 폭보다 넓게 형성될 수 있다. 예를 들어, 이격부(H)는 뱅크(BNK)의 상면으로부터 오버코트층(OC)의 하면까지 폭이 점진적으로 좁아지는 테이퍼 형태를 가질 수 있다. 뱅크(BNK) 및 오버코트층(OC)이 형성되지 않은 이격부(H)에서는, 그 하부층인 제1 패시베이션막(PAS1)의 상면이 노출된다. In various embodiments of the present disclosure, the bank (BNK) and the overcoat layer (OC) are formed discontinuously in the non-emission region. That is, in at least a portion of the non-emission area, the spaced portion H in which the bank BNK and the overcoat layer OC are not formed is formed. The width of the spaced portion H in the bank BNK may be formed to be wider than the width of the spaced portion H of the overcoat layer OC. For example, the spacing portion H may have a tapered shape gradually narrowing in width from the upper surface of the bank BNK to the lower surface of the overcoat layer OC. In the spaced portion H in which the bank BNK and the overcoat layer OC are not formed, the upper surface of the first passivation film PAS1, which is the lower layer, is exposed.
상기와 같은 구조를 갖기 위해, 뱅크(BNK) 및 오버코트층(OC)의 적층 후에 포토 마스크로 이격부(H)에 대응하는 영역이 제거될 수 있다. 그러나 이격부(H)를 갖는 뱅크(BNK) 및 오버코트층(OC)의 형성 방법이 이로써 한정되지는 않는다. In order to have the structure as described above, after stacking the banks BNK and the overcoat layer OC, a region corresponding to the spaced portion H may be removed with a photo mask. However, the method of forming the bank (BNK) having the spaced portion (H) and the overcoat layer (OC) is not limited thereto.
제1 전극(AE)과 뱅크(BNK) 상에는 발광층(EML)이 형성된다. 발광층(EML)은 광 생성층을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들어, 발광층(EML)은 정공 수송층(Hole Transport Layer; HTL), 유기 발광층, 및 전자 수송층(Electron Transport Layer; ETL)을 포함할 수 있다. 정공 수송층은 제1 전극(AE)으로부터 주입된 정공을 유기 발광층으로 원활하게 전달하는 역할을 한다. 유기 발광층은 인광 또는 형광물질을 포함하는 유기물질로 형성될 수 있다. 전자 수송층은 제2 전극(CE)으로부터 주입된 전자를 유기 발광층으로 원활하게 전달하는 역할을 한다. 발광층(EML)은 정공 수송층, 유기발광층, 전자 수송층 이외에, 정공 주입층(Hole Injection Layer; HIL), 정공 저지층(Hole Blocking Layer; HBL), 전자 주입층(Electron Injection Layer; EIL) 및 전자 저지층(Electron Blocking Layer; EBL)을 더 포함할 수 있다.An emission layer EML is formed on the first electrode AE and the bank BNK. The emission layer EML may have a multilayer thin film structure including a light generating layer. For example, the emission layer ETL may include a hole transport layer (HTL), an organic emission layer, and an electron transport layer (ETL). The hole transport layer serves to smoothly transfer holes injected from the first electrode AE to the organic emission layer. The organic emission layer may be formed of an organic material including phosphorescent or fluorescent material. The electron transport layer serves to smoothly transfer electrons injected from the second electrode CE to the organic emission layer. In addition to the hole transport layer, organic light emitting layer, and electron transport layer, the emission layer (EML) includes a hole injection layer (HIL), a hole blocking layer (HBL), an electron injection layer (EIL), and an electron blocking layer. A layer (Electron Blocking Layer; EBL) may be further included.
발광층(EML)은 2 스택(stack) 이상의 탠덤 구조(tandem structure)로 형성될 수 있다. 이 경우, 스택들 각각이 정공 수송층, 유기 발광층, 전자 수송층을 포함할 수 있다. 발광층(EML)이 2 스택 이상의 탠덤 구조로 형성되는 경우, 스택들 사이에는 전하 생성층이 형성될 수 있다. 전하 생성층은 하부 스택과 인접하게 위치하는 n형 전하 생성층과 n형 전하 생성층 상에 형성되어 상부 스택과 인접하게 위치하는 p형 전하 생성층을 포함할 수 있다. n형 전하 생성층은 하부 스택으로 전자(electron)를 주입해주고, p형 전하 생성층은 상부 스택으로 정공(hole)을 주입해준다. n형 전하 생성층은 전자수송능력이 있는 유기 호스트 물질에 리튬(Li), 나트륨(Na), 칼륨(K), 또는 세슘(Cs)과 같은 알칼리 금속, 또는 마그네슘(Mg), 스트론튬(Sr), 바륨(Ba), 또는 라듐(Ra)과 같은 알칼리 토금속이 도핑된 유기층일 수 있다. p형 전하 생성층은 정공 수송 능력이 있는 유기 호스트 물질에 도펀트가 도핑된 유기층일 수 있다.The emission layer EML may be formed in a tandem structure of two or more stacks. In this case, each of the stacks may include a hole transport layer, an organic emission layer, and an electron transport layer. When the emission layer EML is formed in a tandem structure of two or more stacks, a charge generation layer may be formed between the stacks. The charge generation layer may include an n-type charge generation layer positioned adjacent to the lower stack and a p-type charge generation layer formed on the n-type charge generation layer and positioned adjacent to the upper stack. The n-type charge generation layer injects electrons into the lower stack, and the p-type charge generation layer injects holes into the upper stack. The n-type charge generation layer is an organic host material capable of transporting electrons, and an alkali metal such as lithium (Li), sodium (Na), potassium (K), or cesium (Cs), or magnesium (Mg), strontium (Sr) , Barium (Ba), or an alkaline earth metal such as radium (Ra) may be a doped organic layer. The p-type charge generation layer may be an organic layer doped with a dopant in an organic host material having hole transport capability.
광 생성층에서 생성되는 광의 색상은 레드, 그린 및 블루 중 하나일 수 있으나, 본 발명이 이로써 한정되는 것은 아니다. 예를 들어, 발광층(EML)의 광 생성층에서 생성되는 광의 색상은 마젠타, 시안, 옐로 중 하나일 수도 있다.The color of light generated by the light generating layer may be one of red, green, and blue, but the present invention is not limited thereto. For example, the color of light generated by the light generating layer of the emission layer EML may be one of magenta, cyan, and yellow.
본 발명의 다양한 실시 예에서, 발광층(EML)은 이격부(H)에서 노출된 제1 패시베이션막(PAS1) 상에서 불연속적으로 형성될 수 있다. 즉, 발광층(EML)은 이격부(H)에 대응하는 영역에서 끊어진 형태를 가지며, 발광층(EML)의 끊어진 영역 내에서 제1 패시베이션막(PAS1)이 외부로 노출될 수 있다. In various embodiments of the present disclosure, the emission layer EML may be discontinuously formed on the first passivation layer PAS1 exposed from the spacing portion H. That is, the emission layer EML has a shape cut in a region corresponding to the spacing portion H, and the first passivation layer PAS1 may be exposed to the outside within the cut region of the emission layer EML.
이때, 발광층(EML)은 뱅크(BNK) 및 오버코트층(OC)의 이격부(H)에 의해 노출된 측면을 덮도록 형성된다. 이러한 구조에 의해, 발광층(EML)의 끊어진 일측은 제1 패시베이션막(PAS1) 상에 위치할 수 있다. In this case, the emission layer EML is formed to cover the exposed side surfaces of the banks BNK and the spaced portions H of the overcoat layer OC. Due to this structure, one side of the light emitting layer EML may be located on the first passivation layer PAS1.
제2 전극(CE)은 발광층(EML) 상에 형성된다. 제2 전극(CE)은 발광층(EML)을 커버하도록 형성될 수 있다. 제2 전극(CE)은 광을 투과시킬 수 있는 투명한 금속 물질(Transparent Conductive Material; TCO) 또는 몰리브덴(Mo), 텅스텐(W), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 및 이들의 합금과 같은 반투과 금속 물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(CE)이 반투과 금속물질로 형성되는 경우, 미세 공진(micro cavity)에 의해 출광 효율이 높아질 수 있다. The second electrode CE is formed on the emission layer EML. The second electrode CE may be formed to cover the emission layer EML. The second electrode (CE) is a transparent metallic material (TCO) or molybdenum (Mo), tungsten (W), silver (Ag), magnesium (Mg), aluminum (Al), platinum that can transmit light. Half such as (Pt), palladium (Pd), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca) and alloys thereof It may be formed of a semi-transmissive conductive material. When the second electrode CE is formed of a semi-transmissive metal material, light emission efficiency may be increased due to microcavities.
본 발명의 다양한 실시 예에서, 제2 전극(CE)은 이격부(H)에서 노출된 제1 패시베이션막(PAS1) 상에서 불연속적으로 형성될 수 있다. 즉, 제2 전극(CE)은 이격부(H)에 대응하는 영역에서 끊어진 형태를 가지며, 제2 전극(CE)은 끊어진 영역 내에서 제1 패시베이션막(PAS1)이 외부로 노출될 수 있다. In various embodiments of the present disclosure, the second electrode CE may be discontinuously formed on the first passivation layer PAS1 exposed from the spacing portion H. That is, the second electrode CE may have a cut shape in a region corresponding to the spacing portion H, and the first passivation layer PAS1 may be exposed to the outside within the cut region of the second electrode CE.
제2 전극(CE)의 끊어진 일단은 브릿지 패턴(BRP)과 직접 접촉하도록 형성될 수 있다. 즉, 제2 전극(CE)은 이격부(H) 내에서 제1 패시베이션막(PAS1)을 관통하는 컨택홀(CT)을 통해 브릿지 패턴(BRP)에 연결될 수 있다. 상술한 바와 같이 이격부(H) 내에 제1 패시베이션막(PAS1)을 커버하는 오버코트층(OC), 뱅크(BNK) 및 발광층(EML)이 형성되지 않기 때문에, 제2 전극(CE)은 제1 패시베이션막(PAS1)에 형성되는 컨택홀(CT)을 통해 브릿지 패턴(BRP)에 연결될 수 있다. 브릿지 패턴(BRP)이 컨택홀 통해 제2 전원 라인(PL2)과 연결되므로, 제2 전극(CE)은 브릿지 패턴(BRP)을 통해 제2 전원 라인(PL2)과 연결될 수 있다.The broken end of the second electrode CE may be formed to directly contact the bridge pattern BRP. That is, the second electrode CE may be connected to the bridge pattern BRP through the contact hole CT penetrating the first passivation layer PAS1 in the spacing portion H. As described above, since the overcoat layer OC, the bank BNK, and the emission layer EML covering the first passivation layer PAS1 are not formed in the spacing portion H, the second electrode CE is the first It may be connected to the bridge pattern BRP through the contact hole CT formed in the passivation layer PAS1. Since the bridge pattern BRP is connected to the second power line PL2 through the contact hole, the second electrode CE may be connected to the second power line PL2 through the bridge pattern BRP.
보호층(PTL)은 제2 전극(CE) 상에 형성된다. 보호층(PTL)은 발광 소자(LD)에 산소 또는 수분이 침투되는 것을 방지한다. 보호층(PTL)은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함하는 다층 구조로 형성될 수 있다. 예를 들어, 보호층(PTL)은 순차적으로 적층된 제2 패시베이션막(PAS2), 커버층(PCL) 및 제3 패시베이션막(PAS3)을 포함할 수 있다. The protective layer PTL is formed on the second electrode CE. The protective layer PTL prevents oxygen or moisture from penetrating into the light emitting device LD. The protective layer PTL may be formed in a multilayer structure including at least one inorganic layer and at least one organic layer. For example, the protective layer PTL may include a second passivation layer PAS2, a cover layer PCL, and a third passivation layer PAS3 that are sequentially stacked.
제2 패시베이션막(PAS2)은 무기막으로써, 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 및 티타늄 산화물 중 적어도 하나로 형성될 수 있다.The second passivation layer PAS2 is an inorganic layer and may be formed of at least one of silicon nitride, aluminum nitride, zirconium nitride, titanium nitride, hafnium nitride, tantalum nitride, silicon oxide, aluminum oxide, and titanium oxide.
제2 패시베이션막(PAS2)은 기판(SUB)의 표시 영역(AA) 내에서 넓게 형성될 수 있다. 여기서, 제2 패시베이션막(PAS2)은 이격부(H)에서 노출된 제1 패시베이션막(PAS1) 상에서 불연속적으로 형성될 수 있다. 즉, 제2 패시베이션막(PAS2)은 이격부(H)에 대응하는 영역에서 끊어진 형태를 가지며, 발광층(EML)의 끊어진 영역 내에서 제1 패시베이션막(PAS1)이 외부로 노출될 수 있다. The second passivation layer PAS2 may be widely formed in the display area AA of the substrate SUB. Here, the second passivation layer PAS2 may be discontinuously formed on the first passivation layer PAS1 exposed from the spacing portion H. That is, the second passivation layer PAS2 has a shape cut in a region corresponding to the spacing portion H, and the first passivation film PAS1 may be exposed to the outside within the cut region of the emission layer EML.
커버층(PCL)은 유기막으로써, 이물 커버층(particle cover layer)의 역할을 수행하며, 이물들(particles)이 발광층(EML)과 제2 전극(CE)에 침투하는 것을 방지하기 위해 충분한 두께로 형성될 수 있다. 커버층(PCL)은 발광층(EML)에서 출사되는 광을 통과시키기 위해 투명한 물질로 형성될 수 있다. 커버층(PCL)은 발광층(EML)에서 발광된 광을 99% 이상 통과시킬 수 있는 유기 물질 예를 들어, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 벤조사이클로부틴계 수지(benzocyclobutene resin) 또는 폴리이미드 수지(polyimide resin)로 형성될 수 있으며, 이에 한정되는 것은 아니다.The cover layer (PCL) is an organic film, which serves as a particle cover layer, and has a sufficient thickness to prevent penetration of particles into the emission layer (EML) and the second electrode (CE). It can be formed as The cover layer PCL may be formed of a transparent material to pass light emitted from the emission layer EML. The cover layer (PCL) is an organic material capable of passing 99% or more of the light emitted from the emission layer (EML), such as acrylic resin, epoxy resin, phenolic resin, poly It may be formed of an amide resin, a benzocyclobutene resin, or a polyimide resin, but is not limited thereto.
커버층(PCL)은 기판(SUB)의 전면을 커버하도록 형성되며, 이격부(H)를 채운다. 즉, 커버층(PCL)에 의해 제2 패시베이션막(PAS2) 및 이격부(H) 내의 노출된 제1 패시베이션막(PAS1)이 커버될 수 있다. The cover layer PCL is formed to cover the entire surface of the substrate SUB, and fills the spaced portion H. That is, the second passivation layer PAS2 and the exposed first passivation layer PAS1 in the spaced portion H may be covered by the cover layer PCL.
제3 패시베이션막(PAS3)은 무기막으로서, 제2 패시베이션막(PAS2)과 동일한 물질로 형성될 수 있다. 예를 들어, 제3 패시베이션막(PAS3)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 및 티타늄 산화물 중 적어도 하나로 형성될 수 있다.The third passivation layer PAS3 is an inorganic layer and may be formed of the same material as the second passivation layer PAS2. For example, the third passivation layer PAS3 may be formed of at least one of silicon nitride, aluminum nitride, zirconium nitride, titanium nitride, hafnium nitride, tantalum nitride, silicon oxide, aluminum oxide, and titanium oxide.
상술한 바와 같이 본 발명에서 제2 전극(CE), 발광층(EML), 뱅크(BNK), 오버코트층(OC)은 이격부(H)를 통해 화소(PX)들 사이에서 분리되고, 제2 패시베이션막(PAS2)에 의해 커버되기 때문에, 인접한 다른 화소에 대해 실질적으로 격리(isolation)된다. 발광층(EML), 뱅크(BNK), 오버코트층(OC)은 유기물로 이루어져 공기나 습기에 대해 상대적으로 취약하다. 본 발명에서는 이러한 유기층들을 화소(PX)마다 분리하여 어느 하나의 화소(PX)에 공기 또는 수분이 침투하여도 인접한 다른 화소(PX)로 확산되지 않게 한다. As described above, in the present invention, the second electrode CE, the emission layer EML, the bank BNK, and the overcoat layer OC are separated between the pixels PX through the space H, and the second passivation Since it is covered by the film PAS2, it is substantially isolated from other adjacent pixels. The emission layer (EML), bank (BNK), and overcoat layer (OC) are made of organic materials and are relatively vulnerable to air or moisture. In the present invention, such organic layers are separated for each pixel PX so that even if air or moisture penetrates into one pixel PX, they are not diffused to other adjacent pixels PX.
또한, 본 발명에서 각각의 화소(PX) 내에 고립된 제2 전극(CE)은 각각의 화소(PX)를 통해 연장되는 제2 전원 라인(PL2)에 전기적으로 연결되어 저전위 구동 전원(ELVSS)을 공급받을 수 있다. 이를 위해 각각의 화소(PX)에 제2 전극(CE)과 제2 전원 라인(PL2)을 연결하기 위한 컨택홀(CT) 및 브릿지 패턴(BRP)이 마련될 수 있다. 본 발명에서 제2 전극(CE)과 제2 전원 라인(PL2)을 연결하는 컨택홀(CT)이 각각의 화소(PX) 내에 마련되기 때문에, 도 4에 도시된 비표시 영역(NDA)에는 제2 전원 라인(PL2)과 제2 전극(CE)을 연결하기 위한 컨택홀(CT) 및 브릿지 패턴(BRP)등이 배치되지 않을 수 있다. In addition, in the present invention, the second electrode CE isolated in each pixel PX is electrically connected to the second power line PL2 extending through each pixel PX to provide a low potential driving power supply ELVSS. Can be supplied. To this end, a contact hole CT and a bridge pattern BRP for connecting the second electrode CE and the second power line PL2 to each pixel PX may be provided. In the present invention, since the contact hole CT connecting the second electrode CE and the second power line PL2 is provided in each pixel PX, the non-display area NDA shown in FIG. 2 A contact hole CT and a bridge pattern BRP for connecting the power line PL2 and the second electrode CE may not be disposed.
이상에서는, 각 화소(PX) 내에 제2 전원 라인(PL2)이 배치되어 제2 전극(CE)과 연결되는 실시 예만을 설명하였으나, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 즉, 화소(PX)의 회로 구조에 따라 제2 전원 라인(PL2)은 다른 배선 또는 다른 회로 소자의 일 전극으로 대체되거나, 제2 전극(CE)과 연결되는 다른 배선 또는 다른 회로 소자와 함께 보조적으로 마련될 수 있다. In the above, only the embodiment in which the second power line PL2 is disposed in each pixel PX to be connected to the second electrode CE has been described, but the technical idea of the present invention is not limited thereto. That is, depending on the circuit structure of the pixel PX, the second power line PL2 is replaced with another wiring or an electrode of another circuit element, or is supplementary with another wiring or other circuit element connected to the second electrode CE. Can be provided.
도 6은 본 발명의 다른 실시 예에 따른 화소의 단면도이다. 도 6에 도시된 실시 예는, 커버층(PCL)과 제3 패시베이션막(PAS3)이 점착층(ADH)과 필름(FIL)으로 대체된 것을 제외하면 도 5에 도시된 실시 예와 실질적으로 동일하다. 따라서 도 6의 실시 예를 설명함에 있어, 도 5의 실시 예와 동일한 구성 요소는 동일한 도면 부호를 할당하고 그에 대한 상세한 설명은 생략한다.6 is a cross-sectional view of a pixel according to another exemplary embodiment of the present invention. The embodiment shown in FIG. 6 is substantially the same as the embodiment shown in FIG. 5 except that the cover layer (PCL) and the third passivation layer (PAS3) are replaced by the adhesive layer (ADH) and the film (FIL). Do. Accordingly, in describing the embodiment of FIG. 6, the same components as those of the embodiment of FIG. 5 are assigned the same reference numerals, and detailed descriptions thereof will be omitted.
도 6을 참조하면, 제2 패시베이션막(PAS2)이 형성된 기판(SUB) 상에 필름(FIL)이 배치된다. 필름(FIL)은 보호 필름(Barrier film)으로써 발광 소자(LD)를 산소나 수분으로부터 보호한다. 다양한 실시 예에서, 필름(FIL)은 사용자의 터치를 센싱하기 위한 터치 센싱층이나 편광층, 차광층 등을 더 포함할 수 있다. Referring to FIG. 6, a film FIL is disposed on the substrate SUB on which the second passivation film PAS2 is formed. Film (FIL) is a protective film (Barrier film) to protect the light emitting device (LD) from oxygen or moisture. In various embodiments, the film FIL may further include a touch sensing layer, a polarizing layer, and a light blocking layer for sensing a user's touch.
필름(FIL)은 점착층(ADH)을 통해 기판(SUB) 상에 부착될 수 있다. 즉, 필름(FIL)과 기판(SUB) 사이에 점착층(ADH)이 게재될 수 있다. 점착층(ADH)은 투명하고 접착 특성을 갖는 재료로써, 레진(resin), 에폭시(epoxy) 또는 아크릴(acryl) 물질 등으로 형성될 수 있다. 점착층(ADH)에 의해 기판(SUB)과 필름(FIL)은 그 사이에 공기층이 형성되지 않도록 완전히 밀착될 수 있다. The film FIL may be attached on the substrate SUB through the adhesive layer ADH. That is, the adhesive layer ADH may be disposed between the film FIL and the substrate SUB. The adhesive layer ADH is a transparent and adhesive material, and may be formed of a resin, epoxy, or acrylic material. By the adhesive layer ADH, the substrate SUB and the film FIL may be completely in close contact so that an air layer is not formed therebetween.
도 6의 실시 예에서는, 점착층(ADH)에 의해 기판(SUB)과 필름(FIL)이 고정되어 패널 상태를 이룸으로써 본 발명에 따른 표시 패널(50)을 플렉서블하게 구성할 수 있다. In the example of FIG. 6, the substrate SUB and the film FIL are fixed by the adhesive layer ADH to form a panel state, so that the
도 7은 본 발명의 또 다른 실시 예에 따른 화소의 단면도이다. 도 7에 도시된 실시 예는, 제2 패시베이션막(PAS2)이 표시 영역(AA) 내에서 끊어지지 않는 것을 제외하면 도 5에 도시된 실시 예와 실질적으로 동일하다. 따라서 도 7의 실시 예를 설명함에 있어, 도 5의 실시 예와 동일한 구성 요소는 동일한 도면 부호를 할당하고 그에 대한 상세한 설명은 생략한다.7 is a cross-sectional view of a pixel according to another exemplary embodiment of the present invention. The embodiment shown in FIG. 7 is substantially the same as the embodiment shown in FIG. 5 except that the second passivation layer PAS2 is not cut off within the display area AA. Accordingly, in describing the embodiment of FIG. 7, the same components as those of the embodiment of FIG. 5 are assigned the same reference numerals, and detailed descriptions thereof will be omitted.
도 7을 참조하면, 제2 패시베이션막(PAS2)은 기판(SUB)의 표시 영역(AA) 내에서 넓게 형성될 수 있다. 제2 패시베이션막(PAS2)은 제2 전극(CE)과 이격부(H) 내에서 노출된 제1 패시베이션막(PAS1)을 커버할 수 있다. Referring to FIG. 7, the second passivation layer PAS2 may be widely formed in the display area AA of the substrate SUB. The second passivation layer PAS2 may cover the second electrode CE and the first passivation layer PAS1 exposed in the spaced portion H.
커버층(PCL)은 제2 패시베이션막(PAS2) 상에 형성된다. 커버층(PCL)은 기판(SUB)의 전면을 커버하도록 형성되며 이격부(H)를 채운다.The cover layer PCL is formed on the second passivation layer PAS2. The cover layer PCL is formed to cover the entire surface of the substrate SUB and fills the spaced portion H.
제2 전극(CE), 발광층(EML), 뱅크(BNK), 오버코트층(OC)은 이격부(H) 및 커버층(PCL)에 의해 화소(PX)들 사이에서 분리되고, 제2 패시베이션막(PAS2)에 의해 커버된다. 도 7의 실시 예는, 도 5의 실시 예와 비교하여 발광층(EML), 뱅크(BNK), 오버코트층(OC)은 이격부(H) 및 커버층(PCL)을 커버하는 제2 패시베이션막(PAS2)이 화소(PX)들 사이에서 분리되지 않고 연결되는 구조를 갖는다. The second electrode CE, the emission layer EML, the bank BNK, and the overcoat layer OC are separated between the pixels PX by a space H and a cover layer PCL, and a second passivation layer Covered by (PAS2). In the example of FIG. 7, compared to the example of FIG. 5, the light emitting layer EML, the bank BNK, and the overcoat layer OC have a second passivation layer covering the spaced portion H and the cover layer PCL. PAS2) has a structure in which the pixels PX are connected without being separated.
제2 패시베이션막(PAS2)은 무기물로 구성되어 산소 및 수분에 상대적으로 강한 성질을 갖기 때문에, 화소(PX)들 사이에서 제2 패시베이션막(PAS2)이 분리되지 않더라도 하부 유기층들의 분리에 의해 산소 및 수분의 침투 경로가 충분히 차단될 수 있다. Since the second passivation layer PAS2 is composed of an inorganic material and has a relatively strong property to oxygen and moisture, even if the second passivation layer PAS2 is not separated between the pixels PX, oxygen and The passage of moisture can be sufficiently blocked.
도 7에서와 같이 제2 패시베이션막(PAS2)을 화소(PX) 별로 분리하지 않는 경우, 제2 패시베이션막(PAS2)의 패터닝 공정을 요구하지 않기 때문에, 도 5의 실시 예와 비교하여 상대적으로 공정 복잡도가 낮아지고 제조가 용이해지는 장점이 있다. When the second passivation layer PAS2 is not separated for each pixel PX as shown in FIG. 7, since a patterning process of the second passivation layer PAS2 is not required, a relatively process compared to the embodiment of FIG. 5. There is an advantage in that the complexity is lowered and manufacturing becomes easy.
도 8은 본 발명의 또 다른 실시 예에 따른 화소의 단면도이다. 도 8에 도시된 실시 예는, 발광 소자(LD)의 제2 전극(CE)이 브릿지 패턴(BRP)을 경유하지 않고 제2 전원 라인(PL2)과 직접 연결되는 것을 제외하면 도 5에 도시된 실시 예와 실질적으로 동일하다. 따라서 도 8의 실시 예를 설명함에 있어, 도 5의 실시 예와 동일한 구성 요소는 동일한 도면 부호를 할당하고 그에 대한 상세한 설명은 생략한다.8 is a cross-sectional view of a pixel according to another exemplary embodiment of the present invention. In the embodiment illustrated in FIG. 8, the second electrode CE of the light emitting device LD is directly connected to the second power line PL2 without passing through the bridge pattern BRP. It is substantially the same as the embodiment. Accordingly, in describing the embodiment of FIG. 8, the same components as those of the embodiment of FIG. 5 are assigned the same reference numerals, and detailed descriptions thereof will be omitted.
도 8을 참조하면, 기판(SUB) 상에는 저전위 구동 전압(ELVSS)이 인가되는 제2 전원 라인(PL2)이 배치된다. 제2 전극(CE)은 발광층(EML) 상에 형성된다. 제2 전극(CE)은 이격부(H) 내의 노출된 제1 패시베이션막(PAS1) 상에서 끊어진 구조를 가질 수 있다. 즉, 제2 전극(CE)은 이격부(H) 내에서 제1 패시베이션막(PAS1)을 노출시킬 수 있다. Referring to FIG. 8, a second power line PL2 to which a low potential driving voltage ELVSS is applied is disposed on a substrate SUB. The second electrode CE is formed on the emission layer EML. The second electrode CE may have a structure broken on the exposed first passivation layer PAS1 in the spacing portion H. That is, the second electrode CE may expose the first passivation layer PAS1 in the spacing portion H.
제2 전극(CE)의 끊어진 일단은 뱅크(BNK)와 오버코트층(OC)에 형성되는 이격부(H) 및 제1 패시베이션막(PAS1), 제2 절연층(ILD2), 제1 절연층(ILD1), 버퍼층(BUF)을 관통하는 컨택홀(CT')을 통해 제2 전원 라인(PL2)에 직접 연결될 수 있다. The broken end of the second electrode CE is a space H formed in the bank BNK and the overcoat layer OC, the first passivation layer PAS1, the second insulating layer ILD2, and the first insulating layer ( It may be directly connected to the second power line PL2 through the contact hole CT' penetrating the ILD1 and the buffer layer BUF.
도 8에서와 같이 제2 전극(CE)이 브릿지 패턴(BRP)을 거치지 않고 제2 전원 라인(PL2)과 직접 연결되면 공정 상대적으로 간소화되고 제2 전극(CE) 및 제2 전원 라인(PL2) 사이의 전기적 저항을 감소시킬 수 있다.As shown in FIG. 8, when the second electrode CE is directly connected to the second power line PL2 without passing through the bridge pattern BRP, the process is relatively simplified, and the second electrode CE and the second power line PL2 It can reduce the electrical resistance between.
도 9는 본 발명의 또 다른 실시 예에 따른 화소의 단면도이다. 도 9에 도시된 실시 예는, 격벽(BR)이 더 포함하는 것을 제외하면 도 5에 도시된 실시 예와 실질적으로 동일하다. 따라서 도 9의 실시 예를 설명함에 있어, 도 5의 실시 예와 동일한 구성 요소는 동일한 도면 부호를 할당하고 그에 대한 상세한 설명은 생략한다.9 is a cross-sectional view of a pixel according to another exemplary embodiment of the present invention. The embodiment shown in FIG. 9 is substantially the same as the embodiment shown in FIG. 5 except that the partition wall BR further includes. Accordingly, in describing the embodiment of FIG. 9, the same components as those of the embodiment of FIG. 5 are assigned the same reference numerals, and detailed descriptions thereof will be omitted.
도 9를 참조하면, 격벽(BR)은 이격부(H) 내에서 노출된 제1 패시베이션막(PAS1)의 표면 상에 형성된다. 격벽(BR)은 격벽(BR) 형성 이후에 적층될 수 있는 발광층(EML), 제2 전극(CE) 및 제2 패시베이션막(PAS2)을 물리적으로 분리하는 기능을 할 수 있다. 다시 말해, 발광층(EML), 제2 전극(CE) 및 제2 패시베이션막(PAS2) 각각은, 제1 패시베이션막(PAS1) 상에서 격벽(BR)에 의해 물리적으로 분리되어 끊어진 형태를 가질 수 있다. Referring to FIG. 9, the partition wall BR is formed on the surface of the first passivation layer PAS1 exposed in the spaced portion H. The partition wall BR may physically separate the light emitting layer EML, the second electrode CE, and the second passivation layer PAS2 that may be stacked after the partition wall BR is formed. In other words, each of the emission layer EML, the second electrode CE, and the second passivation layer PAS2 may have a shape that is physically separated by the partition wall BR on the first passivation layer PAS1 to be cut off.
격벽(BR)은 양측으로 분리된 발광층(EML), 제2 전극(CE) 및 제2 패시베이션막(PAS2) 사이에서 오염물의 침투 경로를 보다 효과적으로 차단하기 위해 무기물로 구성될 수 있으나, 그 재료에 대하여 특별히 제한하지 않는다. The partition wall BR may be made of an inorganic material to more effectively block the penetration path of contaminants between the light emitting layer EML, the second electrode CE, and the second passivation film PAS2 separated on both sides. Is not particularly limited.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Those of ordinary skill in the art to which the present invention pertains will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, it should be understood that the embodiments described above are illustrative and non-limiting in all respects. The scope of the present invention is indicated by the scope of the claims to be described later rather than the detailed description, and all changes or modified forms derived from the meaning and scope of the claims and their equivalent concepts are included in the scope of the present invention. It must be interpreted.
1: 표시 장치
10: 타이밍 제어부
20: 게이트 구동부
30: 데이터 구동부
40: 전원 공급부
50: 표시 패널1: display device
10: timing control section
20: gate driver
30: data driver
40: power supply
50: display panel
Claims (18)
상기 기판 상에 배치되는 제1 패시베이션막;
상기 제1 패시베이션막 상에 배치되는 오버코트층;
상기 비발광 영역에서 상기 오버코트층 상에 배치되는 뱅크;
상기 뱅크를 커버하는 발광층; 및
상기 발광층을 커버하는 제2 전극을 포함하되,
상기 오버코트층, 상기 뱅크, 상기 발광층 및 상기 제2 전극은,
상기 비발광 영역에서 상기 제1 패시베이션막의 일 영역을 노출하도록 불연속적으로 형성되는, 표시 장치.A substrate including an emission region and a non-emission region;
A first passivation film disposed on the substrate;
An overcoat layer disposed on the first passivation layer;
A bank disposed on the overcoat layer in the non-emissive region;
A light emitting layer covering the bank; And
Including a second electrode covering the light emitting layer,
The overcoat layer, the bank, the emission layer, and the second electrode,
The display device, wherein the display device is formed discontinuously to expose a region of the first passivation layer in the non-emission region.
상기 제1 패시베이션막의 상기 일 영역을 노출하는 이격부를 포함하는, 표시 장치.The method of claim 1, wherein the overcoat layer and the bank,
A display device comprising: a spacer exposing the portion of the first passivation layer.
상기 이격부 내에서 상기 제1 패시베이션막의 상기 일 영역을 노출하도록 불연속적으로 형성되는, 표시 장치.The method of claim 2, wherein the light emitting layer and the second electrode,
The display device, wherein the display device is formed discontinuously to expose the one area of the first passivation layer within the spacing part.
상기 이격부 내에서 상기 오버코트층 및 상기 뱅크의 노출된 측면을 커버하는, 표시 장치.The method of claim 3, wherein the light emitting layer,
The display device, wherein the overcoat layer and the exposed side surfaces of the bank are covered within the spaced portion.
상기 제2 전극을 커버하는 제2 패시베이션막을 더 포함하는, 표시 장치.The method of claim 4,
The display device further comprising a second passivation layer covering the second electrode.
상기 이격부 내에서 상기 제1 패시베이션막의 상기 일 영역을 노출하도록 불연속적으로 형성되는, 표시 장치.The method of claim 5, wherein the second passivation film,
The display device, wherein the display device is formed discontinuously to expose the one area of the first passivation layer within the spacing part.
상기 기판의 전면을 커버하도록 형성되는, 표시 장치. The method of claim 5, wherein the second passivation film,
A display device formed to cover the entire surface of the substrate.
상기 제1 패시베이션막의 상기 노출된 일 영역에 형성되는 격벽을 더 포함하는, 표시 장치.The method of claim 4,
The display device further comprising a partition wall formed in the exposed portion of the first passivation layer.
상기 제2 패시베이션막 상에 배치되고, 상기 이격부를 채우는 커버층; 및
상기 커버층 상에 배치되는 제3 패시베이션층을 더 포함하는, 표시 장치.The method of claim 5,
A cover layer disposed on the second passivation layer and filling the spaced portion; And
The display device further comprising a third passivation layer disposed on the cover layer.
제2 패시베이션막 상에 배치되고, 상기 이격부를 채우는 점착층; 및
상기 점착층을 통해 상기 제2 패시베이션막 상에 부착되는 필름을 더 포함하는, 표시 장치. The method of claim 5,
An adhesive layer disposed on the second passivation layer and filling the spaced portion; And
The display device further comprising a film attached to the second passivation layer through the adhesive layer.
상기 기판 상에 배치되는 전극;
상기 전극을 커버하는 적어도 하나의 절연층; 및
상기 적어도 하나의 절연층 상에 배치되고, 상기 적어도 하나의 절연층에 형성된 컨택홀을 통해 상기 전극에 연결되는 브릿지 패턴을 더 포함하는, 표시 장치. The method of claim 5,
An electrode disposed on the substrate;
At least one insulating layer covering the electrode; And
The display device further comprising a bridge pattern disposed on the at least one insulating layer and connected to the electrode through a contact hole formed in the at least one insulating layer.
상기 제1 패시베이션막의 상기 노출된 일 영역에 형성된 컨택홀을 통해 상기 브릿지 패턴에 연결되는, 표시 장치. The method of claim 11, wherein the second electrode,
A display device connected to the bridge pattern through a contact hole formed in the exposed area of the first passivation layer.
저전위 구동 전원이 인가되는 전원 라인을 구성하는, 표시 장치.The method of claim 11, wherein the second electrode,
A display device constituting a power line to which a low potential driving power is applied.
상기 기판 상에 배치되는 전극; 및
상기 전극을 커버하는 적어도 하나의 절연층을 더 포함하되,
상기 제2 전극은,
상기 제1 패시베이션막 및 상기 적어도 하나의 절연층에 형성된 컨택홀을 통해 상기 전극에 연결되는, 표시 장치.The method of claim 5,
An electrode disposed on the substrate; And
Further comprising at least one insulating layer covering the electrode,
The second electrode,
A display device connected to the electrode through a contact hole formed in the first passivation layer and the at least one insulating layer.
상기 화소들로 게이트 신호를 공급하는 게이트 구동부;
상기 화소들로 데이터 신호를 공급하는 데이터 구동부;
상기 게이트 구동부 및 상기 데이터 구동부의 구동을 제어하는 타이밍 제어부; 및
복수의 전원 라인들을 통해 상기 화소들로 구동 전원을 인가하는 전원 공급부를 포함하되,
상기 복수의 전원 라인들은,
상기 화소들 각각에 마련되는 컨택홀들을 통해 상기 화소들 각각의 발광 소자에 전기적으로 연결되는, 표시 장치. A display panel on which a plurality of pixels are disposed;
A gate driver supplying a gate signal to the pixels;
A data driver supplying data signals to the pixels;
A timing controller controlling driving of the gate driver and the data driver; And
Including a power supply for applying driving power to the pixels through a plurality of power lines,
The plurality of power lines,
The display device, wherein the display device is electrically connected to the light emitting device of each of the pixels through contact holes provided in each of the pixels.
발광 영역들 및 비발광 영역들을 포함하고, 대응되는 전원 라인이 배치되는 기판;
상기 전원 라인을 커버하는 적어도 하나의 절연층;
상기 적어도 하나의 절연층 상에 배치되는 제1 패시베이션막;
상기 제1 패시베이션막 상에 배치되는 오버코트층;
상기 비발광 영역에서 상기 오버코트층 상에 배치되는 뱅크;
상기 뱅크를 커버하는 상기 발광 소자의 발광층; 및
상기 발광층을 커버하는 상기 발광 소자의 제2 전극을 포함하되,
상기 오버코트층, 상기 뱅크, 상기 발광층 및 상기 제2 전극은,
상기 비발광 영역에서 상기 제1 패시베이션막의 일 영역을 노출하도록 불연속적으로 형성되는, 표시 장치.The method of claim 15, wherein each of the plurality of pixels,
A substrate including light-emitting regions and non-emission regions, and on which corresponding power lines are disposed;
At least one insulating layer covering the power line;
A first passivation layer disposed on the at least one insulating layer;
An overcoat layer disposed on the first passivation layer;
A bank disposed on the overcoat layer in the non-emissive region;
A light emitting layer of the light emitting device covering the bank; And
Including a second electrode of the light-emitting element covering the light-emitting layer,
The overcoat layer, the bank, the emission layer, and the second electrode,
The display device, wherein the display device is formed discontinuously to expose a region of the first passivation layer in the non-emission region.
상기 적어도 하나의 절연층 상에 배치되고, 상기 적어도 하나의 절연층에 형성된 컨택홀을 통해 상기 전원 라인에 연결되는 브릿지 패턴을 더 포함하는, 표시 장치.The method of claim 16, wherein each of the plurality of pixels,
The display device further comprising: a bridge pattern disposed on the at least one insulating layer and connected to the power line through a contact hole formed in the at least one insulating layer.
상기 제1 패시베이션막의 상기 노출된 일 영역에 형성된 컨택홀을 통해 상기 브릿지 패턴에 연결되는, 표시 장치.The method of claim 17, wherein the second electrode,
A display device connected to the bridge pattern through a contact hole formed in the exposed area of the first passivation layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190125868A KR20210043106A (en) | 2019-10-11 | 2019-10-11 | Display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190125868A KR20210043106A (en) | 2019-10-11 | 2019-10-11 | Display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210043106A true KR20210043106A (en) | 2021-04-21 |
Family
ID=75744357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190125868A KR20210043106A (en) | 2019-10-11 | 2019-10-11 | Display device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20210043106A (en) |
-
2019
- 2019-10-11 KR KR1020190125868A patent/KR20210043106A/en not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11437439B2 (en) | Display device | |
| CN105742323A (en) | Organic Light Emitting Diode Display Having Multi-Layer Stack Structure | |
| EP3846218A1 (en) | Organic light-emitting diode display device and method of manufacturing same | |
| JP6994558B2 (en) | Organic light emitting diode display device including touch sensor and its manufacturing method | |
| US11422664B2 (en) | Touch sensor and display device including the same | |
| KR20210131509A (en) | Pixel and Display device comprising the pixel | |
| KR20210130331A (en) | Display device | |
| KR20210078802A (en) | Dislay Device | |
| CN113013193A (en) | Display device and method for manufacturing the same | |
| KR20190077673A (en) | Organic light emitting display device | |
| KR20210043106A (en) | Display device | |
| CN113130568B (en) | Display device and method for manufacturing the same | |
| CN113130566B (en) | Organic light emitting diode display device | |
| CN113130570B (en) | Display device and method for manufacturing the same | |
| KR20210081784A (en) | Display pannel and manufacturing method thereof | |
| KR20210085349A (en) | Display device and method for manufacturing the same | |
| KR20210086059A (en) | Display device and manufacturing method thereof | |
| KR20230010109A (en) | Display panel | |
| KR20230153785A (en) | Both side emission type transparent display device | |
| KR20240040175A (en) | Display device | |
| CN114664888A (en) | Display device and method of manufacturing the same | |
| KR20210086240A (en) | Display device and manufacturing method thereof | |
| KR20210081023A (en) | Display device | |
| KR20210072953A (en) | Display panel and display device including the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal |