KR20210038182A

KR20210038182A - 유기발광 표시장치

Info

Publication number: KR20210038182A
Application number: KR1020190120997A
Authority: KR
Inventors: 이성구
Original assignee: 엘지디스플레이 주식회사
Priority date: 2019-09-30
Filing date: 2019-09-30
Publication date: 2021-04-07
Also published as: KR102656127B1

Abstract

본 발명에 따른 유기발광 표시장치는, 박막 트랜지스터가 배치되는 박막 트랜지스터 영역 및 보조 구조체가 배치된 보조 전극 영역을 갖는 기판; 및 상기 기판 상에 배치되며, 상기 박막 트랜지스터에 전기적으로 연결되는 애노드, 상기 애노드와 대향하는 캐소드, 및 상기 애노드와 상기 캐소드 사이에 개재된 유기 화합물층을 갖는 유기발광 다이오드를 포함하고, 상기 보조 구조체는, 제1 절연 패턴; 상기 제1 절연 패턴 상에 위치하는 제2 절연 패턴; 상기 제2 절연 패턴 상에 위치하며, 상기 제2 절연 패턴의 단부 보다 외측으로 돌출되는 단부를 갖는 제1 보조 전극; 및 적층된 상기 제1 절연 패턴, 상기 제2 절연 패턴, 및 상기 제1 보조 전극의 외측면을 따라 형성된 제2 보조 전극을 포함하고, 상기 유기 화합물층은, 상기 보조 전극 영역에서 분리되어, 상기 제2 보조 전극의 일부를 노출하고, 상기 캐소드는, 노출된 상기 제2 보조 전극에 직접 접촉된다.

Description

유기발광 표시장치{ORGANIC LIGHT EMITTING DISPLAY DEVICE}

본 발명은 유기발광 표시장치에 관한 것이다.

유기발광 표시장치는 유기 화합물을 여기시켜 발광하게 하는 자발광형 표시장치로, LCD에서 사용되는 백라이트가 필요하지 않아 경량 박형이 가능할 뿐만 아니라 공정을 단순화시킬 수 있는 이점이 있다. 또한, 유기 전계발광 표시장치는 저온 제작이 가능하고, 응답속도가 1ms 이하로서 고속의 응답속도를 가질 뿐 아니라 낮은 소비 전력, 넓은 시야각 및 높은 콘트라스트(Contrast) 등의 특성을 갖는다는 점에서 널리 사용되고 있다.

유기발광 표시장치는 전기 에너지를 빛 에너지로 전환하는 유기 발광 다이오드(Organic Light Emitting Diode)를 포함한다. 유기발광 표시장치는, 애노드 및 캐소드로부터 각각 주입된 정공 및 전자가 발광층 내부에서 결합하여 여기자인 액시톤(exciton)을 형성하고, 형성된 액시톤이 여기상태(excited state)에서 기저상태(ground state)로 떨어지면서 발광하여 화상을 표시하게 된다.

대면적의 유기발광 표시장치의 경우, 입력 영상이 구현되는 액티브 영역의 전면(全面)에서 균일한 휘도를 유지하지 못하고 위치에 따라 휘도 편차가 발생한다. 좀 더 자세하게는, 유기발광 다이오드를 구성하는 캐소드는 액티브 영역의 대부분을 덮도록 넓게 형성되는데, 캐소드에 인가되는 전원 전압이 전면에 걸쳐 균일한 전압 값을 갖지 못하는 문제가 발생한다. 예를 들어, 캐소드의 저항에 의해 전원 전압이 인가되는 인입부에서의 전압 값과, 인입부로부터 이격된 위치에서의 전압 값의 편차가 커짐에 따라, 위치에 따른 휘도 편차가 커진다.

이러한 문제점은, 상부 발광형(Top emission) 표시장치에서 더욱 문제된다. 즉, 상부 발광형 표시장치에서는, 유기발광 다이오드에서 상층에 위치하는 캐소드의 투과도를 확보할 필요가 있기 때문에, 캐소드를 ITO(Indium Tin Oxide)와 같은 투명 도전물질로 형성하거나, 매우 얇은 두께의 불투명 도전물질로 형성하게 된다. 이 경우, 면 저항이 커지기 때문에, 이에 대응하여 위치에 따른 휘도 편차 또한 현저히 커진다.

이러한 문제점을 해결하기 위해, 저저항 물질을 포함하는 Evss 보조 전극을 형성하고, 이를 캐소드에 연결하여, 위치에 따른 전압 강하를 방지하는 방안이 제안된 바 있다. 다만, 종래 구조에서는 Evss 보조 전극과 캐소드의 접촉 면적을 충분히 확보하기 어려웠기 때문에, 컨택(contact) 불량이 발생함에 따라 위치에 따른 휘도 편차를 개선하기 어려운 문제가 있었다. 또한, Evss 보조 전극과 캐소드의 접촉 면적이 좁은 경우, 해당 영역에서 전류 밀도가 급격히 증가함에 따라 발열이 발생하여 유기발광 다이오드를 열화시키는 문제가 발생하였다.

본 발명은 Evss 보조 전극과 캐소드의 접촉 면적을 충분히 확보할 수 있는 유기발광 표시장치를 제공하는 데 있다.

상기 기판은 전원 발생부로부터 전원 전압을 인가 받는 Evss 배선을 포함하고, 상기 제1 보조 전극은 상기 Evss 배선에 연결되어, 상기 전원 전압을 공급받을 수 있다.

상기 제1 보조 전극은, 상기 Evss 배선으로부터 분기된 일부일 수 있다.

상기 제1 보조 전극의 면적은, 상기 제2 절연 패턴의 면적 보다 넓을 수 있다.

상기 제2 보조 전극의 단부는, 상기 기판에 직접 접촉될 수 있다.

상기 유기 화합물층은, 상기 보조 구조체의 상면에 위치하는 제1 부분, 및 상기 보조 구조체의 주변부에 위치하는 제2 부분을 포함할 수 있다.

상기 캐소드는, 상기 제1 부분과 상기 제2 부분 사이의 이격된 공간에서, 상기 제2 보조 전극과 직접 접촉될 수 있다.

상기 기판은, 상기 박막 트랜지스터 영역에 배치된 광차단층; 상기 광차단층을 덮는 버퍼층; 상기 버퍼층 상에 배치되며, 상기 광차단층과 중첩하는 반도체층; 상기 반도체층을 덮는 층간 절연막; 상기 층간 절연막 상에 배치되며, 상기 층간 절연막을 관통하는 콘택홀들을 통해 상기 반도체층의 일측 및 타측에 각각 연결되는 소스 전극 및 드레인 전극; 상기 소스 전극 및 드레인 전극 상에 순차적으로 적층되며, 상기 소스 전극을 노출하여 상기 소스 전극과 상기 애노드를 연결하는 픽셀 콘택홀을 갖는 패시베이션막 및 평탄화막을 포함하고, 상기 제1 보조 전극은 상기 소스 전극 및 상기 드레인 전극과 동일 물질로 형성될 수 있다.

상기 제2 보조 전극은, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)로 이루어질 수 있다.

상기 보조 구조체는 상기 기판과 상기 제1 절연 패턴 사이에 개재된 제3 보조 전극을 포함하고, 상기 제1 절연 패턴은 상기 제3 보조 전극을 노출하는 제1 보조홀을 포함하며, 상기 제2 절연 패턴은 상기 제3 보조 전극 및 상기 제1 보조홀을 노출하는 제2 보조홀을 포함하고, 상기 제1 보조 전극은 상기 제1 보조홀 및 상기 제2 보조홀을 통해 상기 제3 보조 전극과 연결될 수 있다.

상기 기판은 전원 발생부로부터 전원 전압을 인가 받는 Evss 배선을 포함하고, 상기 제3 보조 전극은 상기 Evss 배선에 연결되어, 상기 전원 전압을 공급받을 수 있다.

상기 제3 보조 전극은, 상기 Evss 배선으로부터 분기된 일부일 수 있다.

상기 제2 보조 전극은, 상기 제3 보조 전극과 직접 접촉될 수 있다.

상기 기판은, 상기 박막 트랜지스터 영역에 배치된 광차단층; 상기 광차단층을 덮는 버퍼층; 상기 버퍼층 상에 배치되며, 상기 광차단층과 중첩하는 반도체층; 상기 반도체층을 덮는 층간 절연막; 상기 층간 절연막 상에 배치되며, 상기 층간 절연막을 관통하는 콘택홀들을 통해 상기 반도체층의 일측 및 타측에 각각 연결되는 소스 전극 및 드레인 전극; 상기 소스 전극 및 드레인 전극 상에 순차적으로 적층되며, 상기 소스 전극을 노출하여 상기 소스 전극과 상기 애노드를 연결하는 픽셀 콘택홀을 갖는 패시베이션막 및 평탄화막을 포함하고, 상기 제1 보조 전극은 상기 소스 전극 및 상기 드레인 전극과 동일 물질로 형성되고, 상기 제3 보조 전극은 상기 광차단층과 동일 물질로 형성될 수 있다.

본 발명에 따른 유기발광 표시장치는 Evss 보조 전극과 캐소드의 접촉 면적을 충분히 확보할 수 있다. 이에 따라, 본 발명의 바람직한 실시예는 Evss 보조 전극과 캐소드의 접촉 불량을 방지할 수 있기 때문에, 위치에 따른 휘도 편차를 효과적으로 개선할 수 있는 이점을 갖는다.

또한, 본 발명의 바람직한 실시예는 Evss 보조 전극과 캐소드의 충분한 접촉 면적을 확보할 수 있기 때문에, 접촉 면적이 좁은 경우에 발생할 수 있는 전류 밀도 증가에 기인한 발열 현상을 방지할 수 있는 이점을 갖는다.

도 1은 유기발광 표시장치를 개략적으로 나타낸 블록도이다.
도 2는 도 1에 도시된 픽셀을 개략적으로 나타낸 구성도이다.
도 3은 본 발명의 바람직한 실시예에 따른 유기발광 표시장치를 나타낸 단면도이다.
도 4는 본 발명의 제1 실시예에 따른 유기발광 표시장치의 보조 전극 영역을 개략적으로 나타낸 도면이다.
도 5 내지 도 16은 본 발명의 제1 실시예에 따른 유기발광 표시장치의 제조 방법 예를 설명하기 위한 도면들이다.
도 17은 본 발명의 제2 실시예에 따른 유기발광 표시장치의 보조 전극 영역을 개략적으로 나타낸 도면이다.
도 18 내지 도 29는 본 발명의 제2 실시예에 따른 유기발광 표시장치의 제조 방법 예를 설명하기 위한 도면들이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 여러 실시예들을 설명함에 있어서, 동일한 구성요소에 대하여는 서두에서 대표적으로 설명하고 다른 실시예에서는 생략될 수 있다.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

도 1은 유기발광 표시장치를 개략적으로 나타낸 블록도이다. 도 2는 도 1에 도시된 픽셀을 개략적으로 나타낸 구성도이다.

도 1을 참조하면, 본 발명에 의한 유기발광 표시장치(10)는 디스플레이 구동 회로, 표시패널(DIS)을 포함한다.

디스플레이 구동 회로는 데이터 구동회로(12), 게이트 구동회로(14) 및 타이밍 콘트롤러(16)를 포함하여 입력 영상의 비디오 데이터전압을 표시패널(DIS)의 픽셀들에 기입한다. 데이터 구동회로(12)는 타이밍 콘트롤러(16)로부터 입력되는 디지털 비디오 데이터(RGB)를 아날로그 감마보상전압으로 변환하여 데이터전압을 발생한다. 데이터 구동회로(12)로부터 출력된 데이터전압은 데이터 배선들(D1~Dm)에 공급된다. 게이트 구동회로(14)는 데이터전압에 동기되는 게이트 신호를 게이트 배선들(G1~Gn)에 순차적으로 공급하여 데이터 전압이 기입되는 표시패널(DIS)의 픽셀들을 선택한다.

타이밍 콘트롤러(16)는 호스트 시스템(19)으로부터 입력되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받아 데이터 구동회로(12)와 게이트 구동회로(14)의 동작 타이밍을 동기시킨다. 데이터 구동회로(12)를 제어하기 위한 데이터 타이밍 제어신호는 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 게이트 구동회로(14)를 제어하기 위한 게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다.

호스트 시스템(19)은 텔레비젼 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템(19)은 스케일러(scaler)를 내장한 SoC(System on chip)을 포함하여 입력 영상의 디지털 비디오 데이터(RGB)를 표시패널(DIS)에 표시하기에 적합한 포맷으로 변환한다. 호스트 시스템(19)은 디지털 비디오 데이터와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK)을 타이밍 콘트롤러(16)로 전송한다.

표시패널(DIS)은 픽셀 어레이를 포함한다. 픽셀 어레이는 데이터 배선들(D1~Dm, m은 양의 정수)과 게이트 배선들(G1~Gn, n은 양의 정수)에 의해 정의된 픽셀들을 포함한다. 픽셀들 각각은 자발광 소자인 유기발광 다이오드(Organic Light Emitting Diode)를 포함한다.

도 2를 더 참조하면, 표시패널(DIS)에는 다수의 데이터 배선들(D)과, 다수의 게이트 배선들(G)이 교차되고, 이 교차영역마다 픽셀들이 매트릭스 형태로 배치된다. 픽셀 각각은 유기발광 다이오드, 유기발광 다이오드에 흐르는 전류량을 제어하는 구동 박막 트랜지스터(Thin Film Transistor, TFT)(DT), 구동 박막 트랜지스터(DT)의 게이트-소스간 전압을 셋팅하기 위한 프로그래밍부(SC)를 포함한다.

프로그래밍부(SC)는 적어도 하나 이상의 스위치 박막 트랜지스터와, 적어도 하나 이상의 스토리지 커패시터를 포함할 수 있다. 스위치 박막 트랜지스터는 게이트 배선(G)으로부터의 게이트 신호에 응답하여 턴 온 됨으로써, 데이터 배선(D)으로부터의 데이터전압을 스토리지 커패시터의 일측 전극에 인가한다. 구동 박막 트랜지스터(DT)는 스토리지 커패시터에 충전된 전압의 크기에 따라 유기발광 다이오드로 공급되는 전류량을 제어하여 유기발광 다이오드의 발광량을 조절한다. 유기발광 다이오드의 발광량은 구동 박막 트랜지스터(DT)로부터 공급되는 전류량에 비례한다. 이러한 픽셀은 고전위 전압원(Evdd)과 저전위 전압원(Evss)에 연결되어, 도시하지 않은 전원 발생부로부터 각각 고전위 전원 전압과 저전위 전원 전압을 공급받는다. 픽셀을 구성하는 박막 트랜지스터들은 p 타입으로 구현되거나 또는, n 타입으로 구현될 수 있다. 또한, 픽셀을 구성하는 박막 트랜지스터들의 반도체층은, 아몰포스 실리콘 또는, 폴리 실리콘 또는, 산화물을 포함할 수 있다. 이하에서는 반도체층이 산화물을 포함하는 경우를 예로 들어 설명한다. 유기발광 다이오드는 애노드(ANO), 캐소드(CAT), 및 애노드(ANO)과 캐소드(CAT) 사이에 개재된 유기 화합물층을 포함한다. 애노드(ANO)는 구동 박막 트랜지스터(DT)와 접속된다.

도 3은 본 발명의 바람직한 실시예에 따른 유기발광 표시장치를 나타낸 단면도이다.

도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 유기발광 다이오드 표시장치는, 상호 대향하는 제1 기판(SUB1)과 제2 기판(SUB2)을 포함하는 표시 패널을 포함한다. 표시 패널은 제1 기판(SUB1)과 제2 기판(SUB2) 사이에 개재된 필러층(FL)을 더 포함할 수 있다. 필러층(FL)은 다수의 필러(filler)들을 포함할 수 있다. 필러층(FL)은 제1 기판(SUB1)과 제2 기판(SUB2) 사이의 셀 갭을 유지하기 위해 마련될 수 있다.

제1 기판(SUB1)은 박막 트랜지스터(T) 및 유기발광 다이오드(OLE)가 배치된 픽셀들을 갖는 박막 트랜지스터 어레이 기판일 수 있다. 제2 기판(SUB2)은 컬러 필터가 형성된 컬러 필터 기판일 수 있다. 제2 기판(SUB2)은 봉지(encapsulation) 기판으로써 기능할 수 있다. 제1 기판(SUB1) 및 제2 기판(SUB2)은 실런트(SL)(sealant)를 통해 합착될 수 있다. 실런트(SL)는 제1 기판(SUB1) 및 제2 기판(SUB2)의 가장자리에 배치되어, 소정의 합착 간격을 유지하는 역할을 할 수 있다.

제1 기판(SUB1)은 유리(glass) 또는 플라스틱(plastic) 재질로 이루어질 수 있다. 예를 들어, 제1 기판(SUB1)은 PI(Polyimide), PET(polyethylene terephthalate), PEN(polyethylene naphthalate), PC(polycarbonate) 등의 플라스틱 재질로 형성되어, 유연한(flexible) 특성을 가질 수 있다.

제1 기판(SUB1) 상에는, 박막 트랜지스터(T) 및 박막 트랜지스터(T)와 연결된 유기발광 다이오드(OLE)가 형성된다. 제1 기판(SUB1)과 박막 트랜지스터(T) 사이에는, 광차단층(LS) 및 버퍼층(BUF)이 형성될 수 있다. 광차단층(LS)은 박막 트랜지스터(T)의 반도체층 특히, 채널(channel)에 중첩되도록 배치되어, 외부광으로부터 산화물 반도체 소자를 보호하는 역할을 한다. 버퍼층(BUF)은 제1 기판(SUB1)으로부터 확산되는 이온이나 불순물을 차단하고, 외부의 수분 침투를 차단하는 역할을 한다.

박막 트랜지스터(T)는, 반도체층(ACT), 게이트 전극(GE), 소스/드레인 전극(SE, DE)을 포함한다.

반도체층(ACT) 위에는 게이트 절연막(GI) 및 게이트 전극(GE)이 배치된다. 게이트 절연막(GI)은 게이트 전극(GE)을 절연시키는 것으로, 실리콘 산화막(SiOx)으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고, 반도체층(ACT)과 중첩하도록 배치된다. 게이트 전극(GE)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 탄탈륨(Ta) 및 텅스텐(W)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금의 단층이나 다층으로 이루어질 수 있다. 게이트 절연막(GI)과 게이트 전극(GE)은 동일 마스크를 이용하여 패턴될 수 있으며, 이 경우, 게이트 절연막(GI)과 게이트 전극(GE)은 동일 면적을 가질 수 있다. 도시하지는 않았으나, 게이트 절연막(GI)은 제1 기판(SUB1) 전체 표면을 덮도록 형성될 수 있다.

게이트 전극(GE) 위에는 층간 절연막(IN)이 배치된다. 층간 절연막(IN)은 게이트 전극(GE)과 소스/드레인 전극(SE, DE)을 상호 절연시키는 것으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.

층간 절연막(IN) 위에는 소스/드레인 전극(SE, DE)이 배치된다. 소스 전극(SE) 및 드레인 전극(DE)은 소정 간격 이격되어 배치된다. 소스 전극(SE)은 층간 절연막(IN)을 관통하는 소스 콘택홀을 통해 반도체층(ACT)의 일측에 접촉한다. 드레인 전극(DE)은 층간 절연막(IN)을 관통하는 드레인 콘택홀을 통해 반도체층(ACT)의 타측에 접촉한다.

소스 전극(SE)과 드레인 전극(DE)은 단일층 또는 다층으로 이루어질 수 있으며, 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 소스 전극(SE)과 드레인 전극(DE)이 다층일 경우에는 몰리브덴/알루미늄-네오디뮴, 몰리브덴/알루미늄, 티타늄/알루미늄, 또는 구리/몰리티타늄의 2중층이거나 몰리브덴/알루미늄-네오디뮴/몰리브덴, 몰리브덴/알루미늄/몰리브덴, 티타늄/알루미늄/티타늄, 또는 몰리티타늄/구리/몰리티타늄의 3중층으로 이루어질 수 있다.

스토리지 커패시터(Cst)는 도시된 바와 같이 제1 내지 제3 커패시터 전극이 중첩된 3중 구조로 형성될 수 있고, 필요에 따라서 다양한 복수의 층으로 구현될 수 있다.

박막 트랜지스터(T) 상에 패시베이션막(PAS)이 위치한다. 패시베이션막(PAS)은 박막 트랜지스터(T)를 보호하는 것으로 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다층으로 이루어질 수 있다.

패시베이션막(PAS) 상에 평탄화막(OC)이 위치한다. 평탄화막(OC)은 하부의 단차를 평탄화하는 것으로, 포토아크릴(photo acryl), 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene resin), 아크릴레이트계 수지(acrylate) 등의 유기물로 이루어질 수 있다. 필요에 따라서, 패시베이션막(PAS)과 평탄화막(OC) 중 어느 하나는 생략될 수 있다.

평탄화막(OC) 상에 유기발광 다이오드(OLE)가 위치한다. 유기발광 다이오드(OLE)는 애노드(ANO), 유기 화합물층(OL) 및 캐소드(CAT)을 포함한다.

보다 자세하게, 평탄화막(OC) 상에 애노드(ANO)가 위치한다. 애노드(ANO)는 각 픽셀에 대응되도록 분할되어, 각 픽셀 당 하나씩 할당될 수 있다. 애노드(ANO)는 패시베이션막(PAS)과 평탄화막(OC)를 관통하는 콘택홀을 통해 박막 트랜지스터(T)의 소스 전극(SE)에 접속된다. 애노드(ANO)는 반사층을 포함하여 반사 전극으로 기능할 수 있다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 몰리브덴(Mo), 티타늄(Ti) 또는 이들의 합금으로 이루어질 수 있으며, 바람직하게는 APC(은/팔라듐/구리 합금)으로 이루어질 수 있다. 애노드(ANO)는 반사층을 포함한 다층으로 이루어질 수 있다. 일 예로, 애노드(ANO)는 ITO/APC/ITO로 이루어진 삼중층으로 형성될 수 있다.

애노드(ANO)가 형성된 제1 기판(SUB1) 상에 픽셀을 구획하는 뱅크층(BN)이 위치한다. 뱅크층(BN)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어질 수 있다. 뱅크층(BN)에 의해 노출된 애노드(ANO)의 중심부는 발광 영역으로 정의될 수 있다.

뱅크층(BN)은 애노드(ANO)의 적어도 일부를 노출하는 개구부를 포함한다. 뱅크층(BN)은 애노드(ANO)의 중심부 대부분을 노출하되 애노드(ANO)의 측단을 덮도록 배치될 수 있다. 노출된 애노드(ANO)의 면적은, 충분한 개구율을 확보할 수 있도록, 가능한 최대치로 설계되는 것이 바람직하다.

뱅크층(BN)이 형성된 제1 기판(SUB1) 상에 유기 화합물층(OL)이 위치한다. 유기 화합물층(OL)은 제1 기판(SUB1)의 전면에 넓게 형성되어 뱅크층(BN)을 덮는다. 유기 화합물층(OL)은 전자와 정공이 결합하여 발광하는 층으로, 발광층(Emission layer, EML)을 포함하고, 정공주입층(Hole injection layer, HIL), 정공수송층(Hole transport layer, HTL), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron injection layer, EIL) 중 어느 하나 이상을 더 포함할 수 있다. 유기 발광층(OL)은 백색광을 발생할 수 있고, 컬러 필터와의 조합 구조에 의해 특정 색을 구현할 수 있다.

백색을 발광하는 유기 화합물층(OL)은 n(n은 1 이상의 정수)스택(stack)구조와 같은 다중 스택 구조를 가질 수 있다. 일 예로, 2 스택 구조는, 애노드(ANO)와 캐소드(CAT) 사이에 배치된 전하 생성층(Charge Generation Layer, CGL), 및 전하 생성층을 사이에 두고 전하 생성층 하부 및 상부에 각각 배치된 제1 스택 및 제2 스택을 포함할 수 있다. 제1 스택 및 제2 스택은 각각 발광층(Emission layer)을 포함하며, 공통층(common layer) 들 중 적어도 어느 하나를 더 포함할 수 있다. 제1 스택의 발광층과 제2 스택의 발광층은 서로 다른 색의 발광 물질을 포함할 수 있다.

유기 화합물층(OL) 상에 캐소드(CAT)가 위치한다. 캐소드(CAT)는 제1 기판(SUB1)의 전면에 넓게 형성되어, 유기 화합물층(OL)을 덮는다. 캐소드(CAT)는, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide)와 같은 투명 도전물질로 형성될 수 있고, 광이 투과될 수 있을 정도로 얇은 두께를 갖는 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다.

도시하지는 않았으나, 제2 전극(E2) 상에는, 캡핑층 및 차단층이 순차적으로 배치될 수 있다. 캡핑층은 색 시야각을 보상하기 위한 층일 수 있다. 차단층은 유기발광 다이오드(OLE)로 수분 및 이물이 유입되는 것을 차단하기 위한 층일 수 있다. 차단층은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx)과 같은 무기 물질로 이루어질 수 있다. 캡핑층과 차단층은 복수의 서브 픽셀들을 덮도록 기판 전면에 넓게 형성될 수 있다.

본 발명의 바람직한 실시예에 따른 유기발광 표시장치는 제1 기판(SUB1)의 적어도 일측에 합착되는 연결 부재(LM)를 더 포함한다. 연결 부재(LM)는 COF(Chip On Film)일 수 있으나, 이에 한정되는 것은 아니다. 연결 부재(LM)는 PCB(printed circuit board) 등과 전기적으로 연결되어 서브 픽셀들을 구동하기 위한 신호를 인가받아, 표시 패널에 전달할 수 있다. 예를 들어, 연결 부재(LM)은 저전위 전원 전압(Evss, 도 2)을 인가 받아, 표시 패널에 제공할 수 있다.

예를 들어, 제1 기판(SUB1)은 Evss 패드부(EVP1)(또는, 저전위 전원 패드부)를 포함할 수 있다. Evss 패드부(EVP1)는 실런트(SL) 외측에 배치되어, 연결 부재(LM)와 전기적으로 연결될 수 있다. Evss 패드부(EVP1)는 전원 발생부(미도시)로부터 발생된 저전위 전원 전압을 연결 부재(LM)를 통해 입력 받아 실런트(SL) 내측의 서브 픽셀들에 전달한다. 즉, 연결 부재(LM)를 통해 입력 받은 저전위 전원 전압은, 실런트(SL) 내측의 캐소드(CAT)에 공급될 수 있다.

좀 더 구체적으로, Evss 패드부(EVP1)는 적어도 하나 이상의 패드 전극을 포함한다. 패드 전극이 복수 개인 경우, 패드 전극들은 적어도 하나의 절연막을 사이에 두고 서로 다른 층에 배치될 수 있고, 상기 적어도 하나의 절연막을 관통하는 패드 콘택홀을 통해 전기적으로 연결될 수 있다. 일 예로, 도면에 도시된 바와 같이, Evss 패드부(EVP1)는 패시베이션막(PAS)을 사이에 두고 서로 다른 층에 배치된 제1 패드 전극(PE1) 및 제2 패드 전극(PE2)을 포함할 수 있고, 제1 패드 전극(PE1) 및 제2 패드 전극(PE2)은 패시베이션막(PAS)을 관통하는 제1 패드 콘택홀(PH1)을 통해 상호 연결될 수 있다.

제1 패드 전극(PE1)은 실런트(SL) 외측에서 외부에 노출된다. 노출된 제1 패드 전극(PE1)은 연결 부재(LM)와 접합될 수 있다. 연결 부재(LM)와 제1 패드 전극(PE1)은 그 사이에 개재된 ACF(Anisotropic Conductive Film, 미도시)층을 통해 서로 접합될 수 있다.

제2 패드 전극(PE2)은 실런트(SL) 내측에 위치하는 Evss 배선(EVL)과 전기적으로 연결될 수 있다. Evss 배선(EVL)은 제2 패드 전극(PE2)으로부터 분기될 수 있다. 즉, Evss 배선(EVL)은 제2 패드 전극(PE2)과 일체로 형성될 수 있다. 다만, 이에 한정되는 것은 아니다. 예를 들어, Evss 배선(EVL)과 제2 패드 전극(PE2)은, 적어도 하나의 절연층을 사이에 두고, 서로 다른 층에 배치될 수 있고, 상기 적어도 하나의 절연층을 관통하는 콘택홀을 통해 상호 연결될 수 있다.

Evss 배선(EVL)은 기 설정된 영역에서 캐소드(CAT)와 전기적으로 연결될 수 있다. Evss 배선(EVL)은 기 설정된 영역에서 캐소드(CAT)와 연결되어, 저전위 전원 전압을 캐소드(CAT)에 공급할 수 있다. 이에 따라, Evss 패드부(EVP1)에 인가된 저전위 전원 전압은 Evss 배선(EVL)을 통해 캐소드(CAT)에 공급될 수 있다. 도시하지는 않았으나, Evss 배선(EVL)은 표시 패널의 적어도 일측 가장자리에 배치될 수 있고, 표시 패널의 외측 가장자리에서, 캐소드(CAT)와 접속될 수 있다. 또한, Evss 배선(EVL)은, 표시 패널의 적어도 일측 가장자리에 배치되되, 그로부터 복수 개의 배선들로 분기되어 기 설정된 영역에 위치한 서브 픽셀들 사이에 위치하도록 연장될 수 있다. 이 경우 복수 개로 분기된 배선들은 상기 기 설정된 영역에서 캐소드(CAT)와 연결될 수도 있다. 복수 개로 분기된 배선들은 후술하게 될 보조 전극(AE)에 전기적으로 연결되어, 보조 전극(AE)에 저전위 전원 전압을 공급할 수도 있다.

제2 기판(SUB2) 상에는, 블랙 매트릭스(BM) 및 컬러 필터(CF)가 형성된다. 제2 기판(SUB2) 상에서, 블랙 매트릭스(BM)와 컬러 필터(CF)의 적층 순서는 변경될 수 있다. 즉, 블랙 매트릭스(BM)이 형성된 후 컬러 필터(CF)가 형성될 수 있고, 컬러 필터(CF)가 형성된 후 블랙 매트릭스(BM)이 형성될 수도 있다. 블랙 매트릭스(BM)는 이웃하는 서브 픽셀들 사이에서 혼색 불량이 발생하는 것을 방지할 수 있다. 블랙 매트릭스(BM)는 적어도 발광 영역을 노출하도록, 비 발광 영역에 배치될 수 있다.

컬러 필터(CF)는 적색(R), 청색(B) 및 녹색(G) 컬러 필터(CF)를 포함할 수 있다. 픽셀은 적색(R), 청색(B) 및 녹색(G)을 발광하는 서브 픽셀들을 포함할 수 있고, 컬러 필터(CF)는 대응되는 서브 픽셀들 각각에 할당될 수 있다. 적색(R), 청색(B) 및 녹색(G) 컬러 필터(CF)들은 블랙 매트릭스(BM)에 의해 구획될 수 있다.

본 발명에 따른 유기발광 표시장치는, 유기 화합물층(OL)으로부터 방출된 백색(W)광이 적색(R), 녹색(G) 및 청색(B) 서브 픽셀에 대응되는 영역에 각각 구비된 적색(R), 녹색(G) 및 청색(B)의 컬러 필터(CF)를 통과함으로써, 적색(R), 녹색(G) 및 청색(B)을 구현할 수 있다. 필요에 따라서, 픽셀은 백색(W) 서브 픽셀을 더 포함할 수 있다.

본 발명의 바람직한 실시예에 따른 유기발광 표시장치는 투명 표시장치로 구현될 수 있다. 예를 들어, 픽셀은 발광 영역(EA) 및 투과 영역(TA)을 포함할 수 있다. 발광 영역(EA)은 입력 영상을 구현하기 위한 광이 방출되는 영역으로 정의될 수 있다. 발광 영역(EA)에는, 복수의 서브 픽셀들이 배열될 수 있다. 투과 영역(TA)은 사용자가 표시장치의 배면에 위치하는 사물 등을 인식할 수 있도록 외광이 투과되는 영역으로 정의될 수 있다. 투과 영역(TA)은 발광 영역(EA)의 외측 영역으로 정의될 수 있다.

이와 같은 투과 영역(TA)에 뱅크층(BN) 및 평탄화막(OC)이 배치되는 경우, 해당 부분을 투과하는 광이 노르스름(yellowish)한 색감을 띠게 되어 사용자에게 시각적으로 불편함을 줄 수 있다. 본 발명의 바람직한 실시예에 따른 표시장치는, 투과 영역(TA)에서 뱅크층(BN) 및 평탄화막(OC)을 제거함으로써, 투과도를 더욱 개선할 수 있다.

<제1 실시예>

도 4는 본 발명의 제1 실시예에 따른 유기발광 표시장치의 보조 전극 영역을 개략적으로 나타낸 도면이다.

본 발명의 제1 실시예에 따른 제1 기판(SUB1)은, 박막 트랜지스터(T)가 배치되는 박막 트랜지스터 영역(TRA)과 보조 전극(AE)이 마련되는 보조 전극 영역(AEA)으로 구분되어 정의될 수 있다. 보조 전극 영역(AEA)은, 보조 전극(AE)과 캐소드(CAT)가 접촉되는 영역일 수 있다.

도 3과 함께 도 4를 참조하면, 보조 전극 영역(AEA)은, 캐소드(CAT)와 전기적으로 연결되는 보조 구조체(AS)를 포함할 수 있다. 보조 구조체(AS)는 제1 보조 전극(AE1), 제2 보조 전극(AE2), 제3 보조 전극(AE3)의 조합 구조를 가질 수 있다.

제1 보조 전극(AE1)은 제1 기판(SUB1)의 보조 전극 영역(AEA) 상에 위치할 수 있다. 제1 보조 전극(AE1)은 Evss 배선(EVL)으로부터 저전위 전원 전압을 인가받을 수 있다. 제1 보조 전극(AE1)은 Evss 배선(EVL)으로부터 분기된 일부일 수 있다. 제1 보조 전극(AE1)은 광차단층(LS)과 동일 층에 동일 물질(E1)로 형성될 수 있다.

제1 보조 전극(AE1) 상에는, 버퍼층(BUF)과 층간 절연막(IN)이 패턴되어 마련된 제1 절연 패턴(I1) 및 제2 절연 패턴(I2)이 순차적으로 위치할 수 있다. 제1 절연 패턴(I1) 및 제2 절연 패턴(I2)은 제1 보조 전극(AE1)의 측부 표면을 노출할 수 있다. 제1 절연 패턴(I1) 및 제2 절연 패턴(I2)은 제1 보조 전극(AE1)의 측부 표면과 인접한 상부 표면의 적어도 일부를 노출할 수 있다.

제1 절연 패턴(I1)은 제1 보조 전극(AE1)의 상부 표면 중 적어도 일부를 노출하는 제1 보조홀(AH1)을 포함할 수 있다. 제2 절연 패턴(I2)은 제1 보조 전극(AE1)의 상부 포면 중 적어도 일부를 노출하는 제2 보조홀(AH2)을 포함할 수 있다. 제2 보조홀(AH2)은 제1 보조홀(AH1)을 노출할 수 있다.

제2 보조 전극(AE2)은 제2 절연 패턴(I2) 상에 위치할 수 있다. 제2 보조 전극(AE2)은 제2 절연 패턴(I2) 보다 넓은 면적을 가질 수 있다. 예를 들어, 제2 보조 전극(AE2)은 제2 절연 패턴(I2) 상에서, 제2 절연 패턴(I2)의 외측으로 돌출되도록 형성될 수 있다. 이에 따라, 제2 보조 전극(AE2)의 단부는 제2 절연 패턴(I2) 외측으로 돌출된 형상을 가질 수 있다.

제2 보조 전극(AE2)은 제1 보조홀(AH1) 및 제2 보조홀(AH2)을 통해, 제1 보조 전극(AE1)과 연결될 수 있다. 제2 보조 전극(AE2)은 제1 보조 전극(AE1)을 통해 Evss 배선(EVL)과 전기적으로 연결되어, 저전위 전원 전압을 공급받을 수 있다. 제2 보조 전극(AE2)은 트랜지스터(T)의 소스 전극(SE) 및 드레인 전극(DE)과 동일 층에 동일 물질(E2)로 형성될 수 있다.

제3 보조 전극(AE3)은, 적층된 제1 보조 전극(AE1), 제1 절연 패턴(I1), 제2 절연 패턴(I2), 제2 보조 전극(AE2)의 외측면을 따라 형성될 수 있다. 제3 보조 전극(AE3)의 단부는 제1 기판(SUB1)에 직접 접촉할 수 있다. 제3 보조 전극(AE3)은, 제2 보조 전극(AE2)과 제2 절연 패턴(I2) 간의 단차에 의해 분리되지 않고, 연속성을 유지할 수 있다.

제3 보조 전극(AE3)은, 적층된 제1 보조 전극(AE1), 제1 절연 패턴(I1), 제2 절연 패턴(I2), 제2 보조 전극(AE2)의 외측면을 감싸도록 형성되며, 제1 보조 전극(AE1) 및 제2 보조 전극(AE2)과 연결될 수 있다. 즉, 제3 보조 전극(AE3)은 보조 구조체(AS)의 하단부에서 제1 보조 전극(AE1)의 측부 표면 및 상부 표면과 직접 접촉될 수 있고, 보조 구조체(AS)의 상단부에서 제2 보조 전극(AE2)의 상부 표면, 측부 표면, 및 하부 표면과 직접 접촉될 수 있다. 제3 보조 전극(AE3)은 제1 보조 전극(AE1) 및 제2 보조 전극(AE2)을 통해 Evss 배선(EVL)과 전기적으로 연결되어, 저전위 전원 전압을 공급받을 수 있다.

제3 보조 전극(AE3)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 탄탈륨(Ta) 및 텅스텐(W)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금의 단층이나 다층으로 이루어질 수 있다. 또는, 제3 보조 전극(AE3)은 ITO(Indium Tin Oxide) IZO(Indium Zinc Oxide)와 같은 투명 도전물질로 형성될 수도 있다. 제3 보조 전극(AE3)은 스텝 커버리지가 좋은 투명 도전 물질로 형성되는 것이 바람직할 수 있다.

보조 구조체(AS) 상에는, 유기 화합물층(OL)의 일부가 잔류할 수 있다. 유기 화합물층(OL)은 제2 보조 전극(AE2)과 제2 절연 패턴(I2) 간의 단차에 의해 물리적으로 분리될 수 있다. 분리된 유기 화합물층(OL)의 일부(R1)(또는, 제1 부분)는 보조 구조체(AS)의 상부에 잔류하고, 다른 일부(R2)(또는, 제2 부분)는 보조 구조체(AS)의 주변부에 잔류할 수 있다. 다른 일부(R2)는 박막 트랜지스터 영역(TRA)에 위치한 유기 화합물층(OL)이 연장된 부분일 수 있다. 유기 화합물층(OL)은 분리되어, 제3 보조 전극(AE3)의 일부를 노출시킨다.

캐소드(CAT)는, 적층된 제3 보조 전극(AE3), 및 유기 화합물층(OL)의 외측면을 따라 형성될 수 있다. 캐소드(CAT)는, 제2 보조 전극(AE2)과 제2 절연 패턴(I2) 간의 단차에 의해 분리되지 않고, 연속성을 유지할 수 있다.

캐소드(CAT)는, 적층된 제3 보조 전극(AE3), 및 유기 화합물층(OL)의 외측면을 감싸도록 형성되어, 제3 보조 전극(AE3)과 연결될 수 있다. 캐소드(CAT)는, 유기 화합물층(OL)이 잔류하지 않은 영역에서, 제3 보조 전극(AE3)에 직접 접촉될 수 있다. 즉, 캐소드(CAT)는, 분리된 제1 부분(R1)과 제2 부분(R2) 사이의 이격된 공간에서, 제3 보조 전극(AE3)에 직접 접촉될 수 있다. 캐소드(CAT)는 제3 보조 전극(AE3)을 통해 Evss 배선(EVL)과 전기적으로 연결되어, 저전위 전원 전압을 공급받을 수 있다.

본 발명의 제1 실시예는, 캐소드(CAT)와 직접 접촉하여 캐소드(CAT)에 저전위 전원 전압을 전달하는 제3 보조 전극(AE3)의 표면적을 충분히 넓게 확보할 수 있기 때문에, 이에 대응하여 캐소드(CAT)와 제3 보조 전극(AE3) 간 접촉 면적을 충분히 확보할 수 있다. 따라서, 본 발명의 제1 실시예에 따른 유기발광 표시장치는, 캐소드(CAT)와 보조 전극(AE) 간 충분한 접촉 면적을 확보할 수 있기 때문에, 캐소드(CAT)의 면 저항에 기인한 휘도 편차를 효과적으로 개선할 수 있는 이점을 갖는다. 또한, 본 발명의 제1 실시예에 따른 유기발광 표시장치는, 캐소드(CAT)와 보조 전극(AE) 간 충분한 접촉 면적을 확보할 수 있기 때문에, 접촉 면적이 좁은 경우에 발생할 수 있는 전류 밀도 증가에 기인한 발열 현상을 방지할 수 있는 이점을 갖는다.

도 5 내지 도 16은 본 발명의 제1 실시예에 따른 유기발광 표시장치의 제조 방법 예를 설명하기 위한 도면들이다.

도 5a 및 도 5b를 참조하면, 제1 기판(SUB1) 상에는, 광차단층(LS) 및 제1 보조 전극(AE1)이 형성된다. 광차단층(LS) 및 제1 보조 전극(AE1)은 동일 층에 동일 물질(E1)로 형성될 수 있다. 즉, 제1 기판(SUB1) 상에 금속 물질(E1)을 도포하고, 마스크 공정을 통해 이를 패턴하여 광차단층(LS) 및 제1 보조 전극(AE1)을 형성할 수 있다. 광차단층(LS)은 박막 트랜지스터 영역(TRA) 내에 위치한다. 제1 보조 전극(AE1)은 보조 전극 영역(AEA) 내에 위치한다.

광차단층(LS) 및 제1 보조 전극(AE1)이 형성된 제1 기판(SUB1) 상에는, 버퍼층(BUF)이 형성될 수 있다. 버퍼층(BUF)은 광차단층(LS) 및 제1 보조 전극(AE1)을 덮도록 제1 기판(SUB1) 상에 넓게 형성될 수 있다.

도 6a 및 도 6b를 참조하면, 버퍼층(BUF)이 형성된 제1 기판(SUB1) 상에는, 반도체층(ACT)이 형성된다. 즉, 버퍼층(BUF) 상에 반도체 물질을 도포하고, 마스크 공정을 통해 이를 패턴하여 반도체층(ACT)을 형성할 수 있다. 반도체층(ACT)은 박막 트랜지스터 영역(TRA)에 위치한다. 반도체층(ACT)은 광차단층(LS)과 중첩되어 형성될 수 있다. 반도체층(ACT)은 보조 전극 영역(AEA)에 잔류하지 않는다.

도 7a 및 도 7b를 참조하면, 반도체층(ACT)이 형성된 제1 기판(SUB1) 상에는, 게이트 절연막(GI) 및 게이트 전극(GE)이 형성된다. 즉, 무기 절연 물질 및 금속 물질을 순차적으로 도포하고, 마스크 공정을 통해 이를 패턴하여, 게이트 절연막(GI) 및 게이트 전극(GE)을 형성할 수 있다. 게이트 전극(GE)은 박막 트랜지스터 영역(TRA)에 위치할 수 있다. 게이트 전극(GE)은 반도체층(ACT)의 채널 영역과 중첩될 수 있다. 게이트 전극(GE)은 보조 전극 영역(AEA)에 잔류하지 않는다.

도 8a 및 도 8b를 참조하면, 게이트 전극(GE)이 형성된 제1 기판(SUB1) 상에는, 소스 콘택홀(SH), 드레인 콘택홀(DH), 제2 보조홀(AH2)을 갖는 층간 절연막(IN)이 형성된다. 즉, 무기 절연 물질을 도포하고, 마스크 공정을 통해 이를 패턴하여, 소스 콘택홀(SH), 드레인 콘택홀(DH), 제2 보조홀(AH2)을 갖는 층간 절연막(IN)을 형성할 수 있다. 층간 절연막(IN)은 박막 트랜지스터 영역(TRA) 및 보조 전극 영역(AEA) 전체에 걸쳐 넓게 형성될 수 있다.

소스 콘택홀(SH) 및 드레인 콘택홀(DH)은 박막 트랜지스터 영역(TRA)에 형성되며, 층간 절연막(IN)을 관통하여 반도체층(ACT)의 일측 및 타측을 각각 노출할 수 있다. 이때, 버퍼층(BUF)과 층간 절연막(IN)을 관통하여 제1 보조 전극(AE1)의 일부를 노출하는 보조홀(AH)이 형성될 수 있다. 보조홀(AH)은 버퍼층(BUF)을 관통하는 제1 보조홀(AH1)과, 층간 절연막(IN)을 관통하는 제2 보조홀(AH2)을 포함할 수 있다.

도 9a 및 도 9b를 참조하면, 층간 절연막(IN)이 형성된 제1 기판(SUB1) 상에는, 소스 전극(SE), 드레인 전극(DE) 및 제2 보조 전극(AE2)이 형성된다. 소스 전극(SE), 드레인 전극(DE) 및 제2 보조 전극(AE2)은 동일 물질(E2)로 형성될 수 있다. 즉, 금속 물질(E2)을 도포하고, 마스크 공정을 통해 이를 패턴하여 소스 전극(SE), 드레인 전극(DE), 및 제2 보조 전극(AE2)을 형성할 수 있다.

소스 전극(SE)은 박막 트랜지스터 영역(TRA)에 형성되며, 소스 콘택홀(SH)을 통해 반도체층(ACT)의 일측에 연결될 수 있다. 드레인 전극(DE)은 박막 트랜지스터 영역(TRA)에 형성되며, 드레인 콘택홀(DH)을 통해 반도체층(ACT)의 타측에 연결될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 보조 전극 영역(AEA)에 잔류하지 않는다. 제2 보조 전극(AE2)은 보조 전극 영역(AEA)에 형성되며, 제1 보조홀(AH1)을 통해 제1 보조 전극(AE1)에 연결될 수 있다. 제2 보조 전극(AE2)은 박막 트랜지스터 영역(TRA)에 잔류하지 않는다.

도 10a 및 도 10b를 참조하면, 버퍼층(BUF) 및 층간 절연막(IN)이 패턴되어, 제1 절연 패턴(I1) 및 제2 절연 패턴(I2)이 형성된다. 즉, 보조 전극 영역(AEA)에서, 버퍼층(BUF) 및 층간 절연막(IN)을 마스크 공정을 통해 패턴하여, 제1 절연 패턴(I1) 및 제2 절연 패턴(I2)을 형성할 수 있다.

당해 마스크 공정은, 보조 전극 영역(AEA)을 노출하는 개구(OP)를 갖는 마스크(MK)가 이용될 수 있다. 좀 더 구체적으로, 도시하지는 않았으나 감광막은 층간 절연막(IN)이 형성된 제1 기판(SUB1) 상에 도포될 수 있다. 개구부(OP)에 대응하는 영역에 위치하는 감광막의 일부는, 노광 공정 및 현상 공정을 통해 제거될 수 있다. 이후, 식각 공정이 진행됨에 따라, 개구부(OP)에 대응하는 영역에서 층간 절연막(IN) 및 버퍼층(BUF)은 제거될 수 있다. 다만, 제2 보조 전극(AE2) 하부에 위치하는 층간 절연막(IN)의 일부와 버퍼층(BUF)의 일부는, 제2 보조 전극(AE2)이 배리어로서 기능함에 따라 잔류할 수 있다.

이후, 본 발명의 제1 실시예에서는, 과식각(over etch) 공정을 진행할 수 있다. 과식각 공정이 진행되면, 층간 절연막(IN) 및 버퍼층(BUF)은 제2 보조 전극(AE2) 하부에서, 더 제거될 수 있다. 이때, 잔류하는 층간 절연막(IN) 및 버퍼층(BUF)은 각각 제1 절연 패턴(I1) 및 제2 절연 패턴(I2)으로 지칭될 수 있다. 이에 따라, 제2 보조 전극(AE2)의 단부는 제1 절연 패턴(I1) 및 제2 절연 패턴(I2)의 단부 대비 외측으로 돌출된 형상을 가질 수 있다. 즉, 제2 보조 전극(AE2)의 단부와 제2 절연 패턴(I2)의 단부 사이에 단차가 형성될 수 있다.

제1 절연 패턴(I1)은 제1 보조 전극(AE1)을 노출하는 제1 보조홀(AH1)을 포함하며, 제2 절연 패턴(I2)은 제1 보조 전극(AE1)을 노출하는 제2 보조홀(AH2)을 포함한다.

도 11a 및 도 11b를 참조하면, 제1 절연 패턴(I1) 및 제2 절연 패턴(I2)이 형성된 제1 기판(SUB1) 상에는, 제3 보조 전극(AE3)이 형성된다. 즉, 금속 물질(E3)을 도포하고, 마스크 공정을 통해 이를 패턴하여 제3 보조 전극(AE3)을 형성할 수 있다. 예를 들어, 제3 보조 전극(AE3)을 형성하기 위한 금속 물질(E3)의 성막 공정은, 스퍼터링(sputtering) 방법을 통해 이루어질 수 있다. 따라서, 금속 물질(E3)은 적층된 제1 보조 전극(AE1), 제1 절연 패턴(I1), 제2 절연 패턴(I2), 제2 보조 전극(AE2)의 외측면을 따라 연속성을 갖도록 형성될 수 있다.

제3 보조 전극(AE3)을 형성하기 위한 금속 물질은, 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 탄탈륨(Ta) 및 텅스텐(W)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금의 단층이나 다층으로 이루어질 수 있다. 또는, ITO(Indium Tin Oxide) IZO(Indium Zinc Oxide)와 같은 투명 도전물질로 형성될 수도 있다. 제3 보조 전극(AE3)을 형성하기 위한 금속 물질은 스텝 커버리지가 좋은 투명 도전 물질인 것이 바람직할 수 있다.

제3 보조 전극(AE3)은, 보조 전극 영역(AEA)에 형성되며, 적층된 제1 보조 전극(AE1), 제1 절연 패턴(I1), 제2 절연 패턴(I2), 제2 보조 전극(AE2)의 외측면을 따라 형성된다. 제3 보조 전극(AE3)은, 제2 보조 전극(AE2)과 제2 절연 패턴(I2) 간의 단차에 의해 분리되지 않고, 연속성을 유지할 수 있다. 제3 보조 전극(AE3)은 제1 보조 전극(AE1)과 직접 접촉될 수 있고, 제2 보조 전극(AE2)과 직접 접촉될 수 있다. 제3 보조 전극(AE3)은 박막 트랜지스터 영역(TRA)에 잔류하지 않는다.

도 12a 및 도 12b를 참조하면, 제3 보조 전극(AE3)이 형성된 제1 기판(SUB1) 상에는, 패시베이션막(PAS) 및 평탄화막(OC)이 형성된다. 즉, 무기 절연 물질 및 유기 절연 물질을 순차적으로 도포하고, 마스크 공정을 통해 이를 패턴하여, 픽셀 콘택홀(PH)을 갖는 패시베이션막(PAS) 및 평탄화막(OC)을 형성할 수 있다. 패시베이션막(PAS)은 박막 트랜지스터 영역(TRA) 및 보조 전극 영역(AEA) 전체에 걸쳐 형성될 수 있다. 평탄화막(OC)은 박막 트랜지스터 영역(TRA)에 형성되며, 보조 전극 영역(AEA)에는 잔류하지 않는다.

예를 들어, 순차적으로 도포된 무기 절연 물질 및 유기 절연 물질을 마스크 공정을 통해 패턴하여, 보조 전극 영역(AEA)에서 유기 절연 물질을 제거하고, 박막 트랜지스터 영역(TRA)에서 소스 전극(SE)을 노출하는 픽셀 콘택홀(PH)을 형성할 수 있다. 픽셀 콘택홀(PH)은 무기 절연 물질 및 유기 절연 물질을 관통하여 형성될 수 있다. 픽셀 콘택홀(PH)을 형성하는 공정은, 유기 절연 물질을 패턴하는 공정과 무기 절연 물질을 패턴하는 공정으로 구분될 수도 있다.

도 13a 및 도 13b를 참조하면, 패시베이션막(PAS) 및 평탄화막(OC)이 형성된 제1 기판(SUB1) 상에는, 애노드(ANO)가 형성된다. 즉, 금속 물질(E4)을 도포하고, 마스크 공정을 통해 이를 패턴하여, 애노드(ANO)을 형성할 수 있다.

애노드(ANO)는 박막 트랜지스터 영역(TRA)에 형성되며, 픽셀 콘택홀(PH)을 통해 소스 전극(SE)에 연결될 수 있다. 애노드(ANO)는 보조 전극 영역(AEA)에 잔류하지 않는다. 금속 물질(E4)은, 보조 전극 영역(AEA)에서 식각 공정을 통해 제거될 수 있다. 이때, 금속 물질(E4)의 하부에는 패시베이션막(PAS)이 잔류해 있기 때문에, 식각 공정 중에 제3 보조 전극(AE3)이 손상되는 것을 방지할 수 있다.

이후, 패시베이션막(PAS)은 추가 마스크 공정을 통해 보조 전극 영역(AEA)에서 제거될 수 있다. 즉, 추가 마스크 공정에 의해 보조 전극 영역(AEA)의 패시베이션막(PAS)이 제거됨에 따라, 제3 보조 전극(AE3)이 노출될 수 있다.

도 14a 및 도 14b를 참조하면, 애노드(ANO)가 형성된 제1 기판(SUB1) 상에는, 뱅크층(BN)이 형성된다. 즉, 유기 절연 물질을 도포하고, 마스크 공정을 통해 이를 패턴하여, 뱅크층(BN)을 형성할 수 있다.

뱅크층(BN)은 박막 트랜지스터 영역(TRA)에 형성되며, 애노드(ANO)의 대부분을 노출하는 개구부를 가질 수 있다. 뱅크층(BN)은 보조 전극 영역(AEA)에 잔류하지 않는다.

도 15a 및 도 15b를 참조하면, 뱅크층(BN)이 형성된 제1 기판(SUB1) 상에는, 유기 화합물층(OL)이 형성된다. 유기 화합물층(OL)은 박막 트랜지스터 영역(TRA) 및 보조 전극 영역(AEA) 전체에 걸쳐 형성될 수 있다.

유기 화합물층(OL)은, 보조 전극 영역(AEA)에서 제2 보조 전극(AE2)과 제2 절연 패턴(I2) 간의 단차에 의해 물리적으로 분리될 수 있다. 분리된 유기 화합물층(OL)의 일부(R1)는 제2 보조 전극(AE2)의 상부 표면 상에 잔류하고, 다른 일부(R2)는 보조 전극 영역(AEA)의 주변부에 잔류할 수 있다. 유기 화합물층(OL)은 분리되어, 제3 보조 전극(AE3)의 일부를 노출시킨다.

도 16a 및 도 16b를 참조하면, 유기 화합물층(OL)이 형성된 제1 기판(SUB1) 상에는, 캐소드(CAT)가 형성된다. 캐소드(CAT)는 박막 트랜지스터 영역(TRA) 및 보조 전극 영역(AEA) 전체에 걸쳐 형성될 수 있다.

캐소드(CAT)는 제2 보조 전극(AE2)과 제2 절연 패턴(I2) 간의 단차에 의해 분리되지 않고 연속성을 유지할 수 있다. 캐소드(CAT)를 형성하기 위한 도전 물질의 성막 공정은, 스퍼터링(sputtering) 방법을 통해 이루어질 수 있다. 따라서, 도전 물질은 적층된 제3 보조 전극(AE3), 유기 화합물층(OL)의 외측면을 따라 연속성을 갖도록 형성될 수 있다.

<제2 실시예>

도 17은 본 발명의 제2 실시예에 따른 유기발광 표시장치의 보조 전극 영역을 개략적으로 나타낸 도면이다.

본 발명의 제2 실시예에 따른 제1 기판(SUB1)은, 박막 트랜지스터(T)가 배치되는 박막 트랜지스터 영역(TRA)과 보조 전극(AE')이 마련되는 보조 전극 영역(AEA)으로 구분되어 정의될 수 있다. 보조 전극 영역(AEA)은, 보조 전극(AE')과 캐소드(CAT)가 접촉되는 영역일 수 있다.

도 3과 함께 도 17을 참조하면, 보조 전극 영역(AEA)은, 캐소드(CAT)와 전기적으로 연결되는 보조 구조체(AS)를 포함할 수 있다. 보조 구조체(AS)는 제1 보조 전극(AE1'), 제2 보조 전극(AE2')의 조합 구조를 가질 수 있다.

제1 기판(SUB1) 상에는, 버퍼층(BUF)과 층간 절연막(IN)이 패턴되어 마련된 제1 절연 패턴(I1) 및 제2 절연 패턴(I2)이 순차적으로 위치할 수 있다.

제1 보조 전극(AE2')은 제2 절연 패턴(I2) 상에 위치할 수 있다. 제1 보조 전극(AE1')은 제2 절연 패턴(I2) 보다 넓은 면적을 가질 수 있다. 예를 들어, 제1 보조 전극(AE1')은 제2 절연 패턴(I2) 상에서, 제2 절연 패턴(I2)의 외측으로 돌출되도록 형성될 수 있다. 이에 따라, 제1 보조 전극(AE1')의 단부는, 적어도 일 영역에서 제2 절연 패턴(I2) 외측으로 돌출된 형상을 가질 수 있다.

제1 보조 전극(AE1')은 Evss 배선(EVL)으로부터 저전위 전원 전압을 인가받을 수 있다. 제1 보조 전극(AE1')은 Evss 배선(EVL)으로부터 분기된 일부일 수 있다. 제1 보조 전극(AE1')은 박막 트랜지스터(T)의 소스 전극(SE) 및 드레인 전극(DE)과 동일 층에 동일 물질(E1')로 형성될 수 있다.

제2 보조 전극(AE2')은, 적층된 제1 절연 패턴(I1), 제2 절연 패턴(I2), 제1 보조 전극(AE1')의 외측면을 따라 형성될 수 있다. 제2 보조 전극(AE2')의 단부는 제1 기판(SUB1)에 직접 접촉할 수 있다. 제2 보조 전극(AE2')은, 제1 보조 전극(AE1')과 제2 절연 패턴(I2) 간의 단차에 의해 분리되지 않고, 연속성을 유지할 수 있다.

제2 보조 전극(AE2')은, 적층된 제1 절연 패턴(I1), 제2 절연 패턴(I2), 제1 보조 전극(AE1')의 외측면을 감싸도록 형성되며, 제1 보조 전극(AE1')과 연결될 수 있다. 즉, 제2 보조 전극(AE2')은 보조 구조체(AS)의 상단부에서 제1 보조 전극(AE1')의 상부 표면, 측부 표면, 및 하부 표면과 직접 접촉될 수 있다. 제2 보조 전극(AE2')은 제1 보조 전극(AE1')을 통해 Evss 배선(EVL)과 전기적으로 연결되어, 저전위 전원 전압을 공급받을 수 있다.

제2 보조 전극(AE2')은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 탄탈륨(Ta) 및 텅스텐(W)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금의 단층이나 다층으로 이루어질 수 있다. 또는, 제2 보조 전극(AE2')은 ITO(Indium Tin Oxide) IZO(Indium Zinc Oxide)와 같은 투명 도전물질로 형성될 수도 있다. 제2 보조 전극(AE2')은 스텝 커버리지가 좋은 투명 도전 물질로 형성되는 것이 바람직할 수 있다.

보조 구조체(AS) 상에는, 유기 화합물층(OL)의 일부가 잔류할 수 있다. 유기 화합물층(OL)은 보조 구조체(AS) 상에서, 제1 보조 전극(AE1')과 제2 절연 패턴(I2) 간의 단차에 의해 물리적으로 분리될 수 있다. 분리된 유기 화합물층(OL)의 일부(R1)(또는, 제1 부분)는 보조 구조체(AS)의 상부에 잔류하고, 다른 일부(R2)(또는, 제2 부분)는 보조 구조체(AS)의 주변부에 잔류할 수 있다. 다른 일부(R2)는 박막 트랜지스터 영역(TRA)에 위치한 유기 화합물층(OL)이 연장된 부분일 수 있다. 유기 화합물층(OL)은 분리되어, 제2 보조 전극(AE2')의 일부를 노출시킨다.

캐소드(CAT)는, 적층된 제2 보조 전극(AE2'), 및 유기 화합물층(OL)의 외측면을 따라 형성될 수 있다. 캐소드(CAT)는, 제1 보조 전극(AE1')과 제2 절연 패턴(I2) 간의 단차에 의해 분리되지 않고, 연속성을 유지할 수 있다.

캐소드(CAT)는, 적층된 제2 보조 전극(AE2'), 및 유기 화합물층(OL)의 외측면을 감싸도록 형성되어, 제2 보조 전극(AE2')과 연결될 수 있다. 캐소드(CAT)는, 유기 화합물층(OL)이 잔류하지 않은 영역에서, 제2 보조 전극(AE2')에 직접 접촉될 수 있다. 즉, 캐소드(CAT)는, 분리된 제1 부분(R1)과 제2 부분(R2) 사이에서, 제2 보조 전극(AE2')에 직접 접촉될 수 있다. 캐소드(CAT)는 제2 보조 전극(AE2')을 통해 Evss 배선(EVL)과 전기적으로 연결되어, 저전위 전원 전압을 공급받을 수 있다.

본 발명의 제2 실시예는, 캐소드(CAT)와 직접 접촉하여 캐소드(CAT)에 저전위 전원 전압을 전달하는 제2 보조 전극(AE2')의 표면적을 충분히 넓게 확보할 수 있기 때문에, 이에 대응하여 캐소드(CAT)와 제2 보조 전극(AE2') 간 접촉 면적을 충분히 확보할 수 있다. 따라서, 본 발명의 제2 실시예에 따른 유기발광 표시장치는, 캐소드(CAT)와 보조 전극(AE') 간 충분한 접촉 면적을 확보할 수 있기 때문에, 캐소드(CAT)의 면 저항에 기인한 휘도 편차를 효과적으로 개선할 수 있는 이점을 갖는다. 또한, 본 발명의 제2 실시예에 따른 유기발광 표시장치는, 캐소드(CAT)와 보조 전극(AE') 간 충분한 접촉 면적을 확보할 수 있기 때문에, 접촉 면적이 좁은 경우에 발생할 수 있는 전류 밀도 증가에 기인한 발열 현상을 방지할 수 있는 이점을 갖는다.

도 18 내지 도 29는 본 발명의 제2 실시예에 따른 유기발광 표시장치의 제조 방법 예를 설명하기 위한 도면들이다.

도 18a 및 도 18b를 참조하면, 제1 기판(SUB1) 상에는, 광차단층(LS)이 형성된다. 광차단층(LS)은 박막 트랜지스터 영역(TRA)에 위치한다.

광차단층(LS) 및 제1 보조 전극(AE1')이 형성된 제1 기판(SUB1) 상에는, 버퍼층(BUF)이 형성될 수 있다. 버퍼층(BUF)은 박막 트랜지스터 영역(TRA) 및 보조 전극 영역(AEA)에 걸쳐 넓게 형성될 수 있다.

도 19a 및 도 19b를 참조하면, 버퍼층(BUF)이 형성된 제1 기판(SUB1) 상에는, 반도체층(ACT)이 형성된다. 반도체층(ACT)은 박막 트랜지스터 영역(TRA)에 위치한다. 반도체층(ACT)은 광차단층(LS)과 중첩되어 형성될 수 있다.

도 20a 및 도 20b를 참조하면, 반도체층(ACT)이 형성된 제1 기판(SUB1) 상에는, 게이트 절연막(GI) 및 게이트 전극(GE)이 형성된다. 게이트 전극(GE)은 박막 트랜지스터 영역(TRA)에 위치할 수 있다. 게이트 전극(GE)은 반도체층(ACT)의 채널 영역과 중첩될 수 있다.

도 21a 및 도 21b를 참조하면, 게이트 전극(GE)이 형성된 제1 기판(SUB1) 상에는, 소스 콘택홀(SH), 드레인 콘택홀(DH)을 갖는 층간 절연막(IN)이 형성된다. 즉, 무기 절연 물질을 도포하고, 마스크 공정을 통해 이를 패턴하여, 소스 콘택홀(SH), 드레인 콘택홀(DH)을 갖는 층간 절연막(IN)을 형성할 수 있다. 층간 절연막(IN)은 박막 트랜지스터 영역(TRA) 및 보조 전극 영역(AEA) 전체에 걸쳐 넓게 형성될 수 있다.

소스 콘택홀(SH) 및 드레인 콘택홀(DH)은 박막 트랜지스터 영역(TRA)에 형성되며, 층간 절연막(IN)을 관통하여 반도체층(ACT)의 일측 및 타측을 각각 노출할 수 있다.

도 22a 및 도 22b를 참조하면, 층간 절연막(IN)이 형성된 제1 기판(SUB1) 상에는, 소스 전극(SE), 드레인 전극(DE) 및 제1 보조 전극(AE1')이 형성된다. 소스 전극(SE), 드레인 전극(DE) 및 제1 보조 전극(AE1')은 동일 물질(E1')로 형성될 수 있다. 즉, 금속 물질(E1')을 도포하고, 마스크 공정을 통해 이를 패턴하여 소스 전극(SE), 드레인 전극(DE), 및 제1 보조 전극(AE1')을 형성할 수 있다.

소스 전극(SE)은 박막 트랜지스터 영역(TRA)에 형성되며, 소스 콘택홀(SH)을 통해 반도체층(ACT)의 일측에 연결될 수 있다. 드레인 전극(DE)은 박막 트랜지스터 영역(TRA)에 형성되며, 드레인 콘택홀(DH)을 통해 반도체층(ACT)의 타측에 연결될 수 있다. 제1 보조 전극(AE1')은 보조 전극 영역(AEA)에 형성된다.

도 23a 및 도 23b를 참조하면, 버퍼층(BUF) 및 층간 절연막(IN)이 패턴되어, 제1 절연 패턴(I1) 및 제2 절연 패턴(I2)이 형성된다. 즉, 보조 전극 영역(AEA)에서, 버퍼층(BUF) 및 층간 절연막(IN)을 마스크 공정을 통해 패턴하여, 제1 절연 패턴(I1) 및 제2 절연 패턴(I2)을 형성할 수 있다.

당해 마스크 공정은, 보조 전극 영역(AEA)을 노출하는 개구(OP)를 갖는 마스크(MK)가 이용될 수 있다. 좀 더 구체적으로, 도시하지는 않았으나 감광막은 층간 절연막(IN)이 형성된 제1 기판(SUB1) 상에 도포될 수 있다. 개구부(OP)에 대응하는 영역에 위치하는 감광막의 일부는, 노광 공정 및 현상 공정을 통해 제거될 수 있다. 이후, 식각 공정이 진행됨에 따라, 개구부(OP)에 대응하는 영역에서 층간 절연막(IN) 및 버퍼층(BUF)은 제거될 수 있다. 다만, 제1 보조 전극(AE1') 하부에 위치하는 층간 절연막(IN)의 일부와 버퍼층(BUF)의 일부는, 제1 보조 전극(AE1')이 배리어로서 기능함에 따라 잔류할 수 있다.

이후, 본 발명의 제2 실시예에서는, 과식각(over etch) 공정을 진행할 수 있다. 과식각 공정이 진행되면, 층간 절연막(IN) 및 버퍼층(BUF)은 제1 보조 전극(AE1') 하부에서, 더 제거될 수 있다. 이때, 잔류하는 층간 절연막(IN) 및 버퍼층(BUF)은 각각 제1 절연 패턴(I1) 및 제2 절연 패턴(I2)으로 지칭될 수 있다. 이에 따라, 제1 보조 전극(AE1')의 단부는 제1 절연 패턴(I1) 및 제2 절연 패턴(I2)의 단부 대비 외측으로 돌출된 형상을 가질 수 있다. 즉, 제1 보조 전극(AE1')의 단부와 제2 절연 패턴(I2)의 단부 사이에 단차가 형성될 수 있다.

도 24a 및 도 24b를 참조하면, 제1 절연 패턴(I1) 및 제2 절연 패턴(I2)이 형성된 제1 기판(SUB1) 상에는, 제2 보조 전극(AE2')이 형성된다. 즉, 금속 물질(E2')을 도포하고, 마스크 공정을 통해 이를 패턴하여 제2 보조 전극(AE2')을 형성할 수 있다. 예를 들어, 제2 보조 전극(AE2')을 형성하기 위한 금속 물질(E2')의 성막 공정은, 스퍼터링(sputtering) 방법을 통해 이루어질 수 있다. 따라서, 금속 물질(E2')은 적층된 제1 절연 패턴(I1), 제2 절연 패턴(I2), 제1 보조 전극(AE1')의 외측면을 따라 연속성을 갖도록 형성될 수 있다.

제2 보조 전극(AE2')을 형성하기 위한 금속 물질은, 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 탄탈륨(Ta) 및 텅스텐(W)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금의 단층이나 다층으로 이루어질 수 있다. 또는, ITO(Indium Tin Oxide) IZO(Indium Zinc Oxide)와 같은 투명 도전물질로 형성될 수도 있다. 제2 보조 전극(AE2')을 형성하기 위한 금속 물질은 스텝 커버리지가 좋은 투명 도전 물질인 것이 바람직할 수 있다.

제2 보조 전극(AE2')은, 보조 전극 영역(AEA)에 형성되며, 적층된 제1 절연 패턴(I1), 제2 절연 패턴(I2), 제1 보조 전극(AE1')의 외측면을 따라 형성된다. 제2 보조 전극(AE2')은, 제1 보조 전극(AE1')과 제2 절연 패턴(I2) 간의 단차에 의해 분리되지 않고, 연속성을 유지할 수 있다. 제2 보조 전극(AE2')은 제1 보조 전극(AE1')과 직접 접촉될 수 있다.

도 25a 및 도 25b를 참조하면, 제2 보조 전극(AE2')이 형성된 제1 기판(SUB1) 상에는, 패시베이션막(PAS) 및 평탄화막(OC)이 형성된다. 즉, 무기 절연 물질 및 유기 절연 물질을 순차적으로 도포하고, 마스크 공정을 통해 이를 패턴하여, 픽셀 콘택홀(PH)을 갖는 패시베이션막(PAS) 및 평탄화막(OC)을 형성할 수 있다. 패시베이션막(PAS)은 박막 트랜지스터 영역(TRA) 및 보조 전극 영역(AEA) 전체에 걸쳐 형성될 수 있다. 평탄화막(OC)은 박막 트랜지스터 영역(TRA)에 형성되며, 보조 전극 영역(AEA)에는 잔류하지 않는다.

예를 들어, 순차적으로 도포된 무기 절연 물질 및 유기 절연 물질을 마스크 공정을 통해 패턴하여, 보조 전극 영역(AEA)에서 유기 절연 물질을 제거하고, 박막 트랜지스터 영역(TRA)에서 소스 전극(SE)을 노출하는 픽셀 콘택홀(PH)을 형성할 수 있다. 픽셀 콘택홀(PH)은 무기 절연 물질 및 유기 절연 물질을 관통하여 형성될 수 있다. 픽셀 콘택홀(PH)을 형성하는 공정은, 유기 절연 물질을 패턴하는 공정과 무기 절연 물질을 패턴하는 공정으로 구분될 수 있다.

도 26a 및 도 26b를 참조하면, 패시베이션막(PAS) 및 평탄화막(OC)이 형성된 제1 기판(SUB1) 상에는, 애노드(ANO)가 형성된다. 즉, 금속 물질(E3')을 도포하고, 마스크 공정을 통해 이를 패턴하여, 애노드(ANO)을 형성할 수 있다.

애노드(ANO)는 박막 트랜지스터 영역(TRA)에 형성되며, 픽셀 콘택홀(PH)을 통해 소스 전극(SE)에 연결될 수 있다. 애노드(ANO)는 보조 전극 영역(AEA)에 잔류하지 않는다. 금속 물질(E3')은, 보조 전극 영역(AEA)에서 식각 공정을 통해 제거될 수 있다. 이때, 금속 물질(E3')의 하부에는 패시베이션막(PAS)이 잔류해 있기 때문에, 식각 공정 중에 제2 보조 전극(AE2')이 손상되는 것을 방지할 수 있다.

이후, 패시베이션막(PAS)은 추가 마스크 공정을 통해 보조 전극 영역(AEA)에서 제거될 수 있다. 즉, 추가 마스크 공정에 의해 보조 전극 영역(AEA)의 패시베이션막(PAS)이 제거됨에 따라, 제2 보조 전극(AE2')이 노출될 수 있다.

도 27a 및 도 27b를 참조하면, 애노드(ANO)가 형성된 제1 기판(SUB1) 상에는, 뱅크층(BN)이 형성된다. 즉, 유기 절연 물질을 도포하고, 마스크 공정을 통해 이를 패턴하여, 뱅크층(BN)을 형성할 수 있다.

도 28a 및 도 28b를 참조하면, 뱅크층(BN)이 형성된 제1 기판(SUB1) 상에는, 유기 화합물층(OL)이 형성된다. 유기 화합물층(OL)은 박막 트랜지스터 영역(TRA) 및 보조 전극 영역(AEA) 전체에 걸쳐 형성될 수 있다.

유기 화합물층(OL)은, 보조 전극 영역(AEA)에서 제1 보조 전극(AE1')과 제2 절연 패턴(I2) 간의 단차에 의해 물리적으로 분리될 수 있다. 분리된 유기 화합물층(OL)의 일부(R1)는 제1 보조 전극(AE1')의 상부 표면 상에 잔류하고, 다른 일부(R2)는 보조 전극 영역(AEA)의 주변부에 잔류할 수 있다. 유기 화합물층(OL)은 분리되어, 제2 보조 전극(AE2')의 일부를 노출시킨다.

도 29a 및 도 29b를 참조하면, 유기 화합물층(OL)이 형성된 제1 기판(SUB1) 상에는, 캐소드(CAT)가 형성된다. 캐소드(CAT)는 박막 트랜지스터 영역(TRA) 및 보조 전극 영역(AEA) 전체에 걸쳐 형성될 수 있다.

캐소드(CAT)는 제1 보조 전극(AE1')과 제2 절연 패턴(I2) 간의 단차에 의해 분리되지 않고 연속성을 유지할 수 있다. 캐소드(CAT)를 형성하기 위한 도전 물질의 성막 공정은, 스퍼터링(sputtering) 방법을 통해 이루어질 수 있다. 따라서, 도전 물질은 적층된 제2 보조 전극(AE2'), 유기 화합물층(OL)의 외측면을 따라 연속성을 갖도록 형성될 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양하게 변경 및 수정할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해져야만 할 것이다.

SUB1 : 제1 기판 SUB2 : 제2 기판
TRA : 박막 트랜지스터 영역 AEA : 보조 전극 영역
T : 박막 트랜지스터 OLE : 유기발광 다이오드
OL : 유기 화합물층 BN : 뱅크층
CAT : 캐소드 EVL : Evss 배선
AS : 보조 구조체
AE, AE1, AE2, AE3, AE1', AE2' : 보조 전극
I1 : 제1 절연 패턴 I2 : 제2 절연 패턴

Claims

박막 트랜지스터가 배치되는 박막 트랜지스터 영역 및 보조 구조체가 배치된 보조 전극 영역을 갖는 기판; 및
상기 기판 상에 배치되며, 상기 박막 트랜지스터에 전기적으로 연결되는 애노드, 상기 애노드와 대향하는 캐소드, 및 상기 애노드와 상기 캐소드 사이에 개재된 유기 화합물층을 갖는 유기발광 다이오드를 포함하고,
상기 보조 구조체는,
제1 절연 패턴;
상기 제1 절연 패턴 상에 위치하는 제2 절연 패턴;
상기 제2 절연 패턴 상에 위치하며, 상기 제2 절연 패턴의 단부 보다 외측으로 돌출되는 단부를 갖는 제1 보조 전극; 및
적층된 상기 제1 절연 패턴, 상기 제2 절연 패턴, 및 상기 제1 보조 전극의 외측면을 따라 형성된 제2 보조 전극을 포함하고,
상기 유기 화합물층은,
상기 보조 전극 영역에서 분리되어, 상기 제2 보조 전극의 일부를 노출하고,
상기 캐소드는,
노출된 상기 제2 보조 전극에 직접 접촉되는, 유기발광 표시장치.
제 1 항에 있어서,
상기 기판은,
전원 발생부로부터 전원 전압을 인가 받는 Evss 배선을 포함하고,
상기 제1 보조 전극은,
상기 Evss 배선에 연결되어, 상기 전원 전압을 공급받는, 유기발광 표시장치.
제 2 항에 있어서,
상기 제1 보조 전극은,
상기 Evss 배선으로부터 분기된 일부인, 유기발광 표시장치.
제 1 항에 있어서,
상기 제1 보조 전극의 면적은,
상기 제2 절연 패턴의 면적 보다 넓은, 유기발광 표시장치.
제 1 항에 있어서,
상기 제2 보조 전극의 단부는,
상기 기판에 직접 접촉되는, 유기발광 표시장치.
제 1 항에 있어서,
상기 유기 화합물층은,
상기 보조 구조체의 상면에 위치하는 제1 부분, 및 상기 보조 구조체의 주변부에 위치하는 제2 부분을 포함하는, 유기발광 표시장치.
제 6 항에 있어서,
상기 캐소드는,
상기 제1 부분과 상기 제2 부분 사이의 이격된 공간에서, 상기 제2 보조 전극과 직접 접촉되는, 유기발광 표시장치.
제 1 항에 있어서,
상기 기판은,
상기 박막 트랜지스터 영역에 배치된 광차단층;
상기 광차단층을 덮는 버퍼층;
상기 버퍼층 상에 배치되며, 상기 광차단층과 중첩하는 반도체층;
상기 반도체층을 덮는 층간 절연막;
상기 층간 절연막 상에 배치되며, 상기 층간 절연막을 관통하는 콘택홀들을 통해 상기 반도체층의 일측 및 타측에 각각 연결되는 소스 전극 및 드레인 전극;
상기 소스 전극 및 드레인 전극 상에 순차적으로 적층되며, 상기 소스 전극을 노출하여 상기 소스 전극과 상기 애노드를 연결하는 픽셀 콘택홀을 갖는 패시베이션막 및 평탄화막을 포함하고,
상기 제1 보조 전극은,
상기 소스 전극 및 상기 드레인 전극과 동일 물질로 형성되는, 유기발광 표시장치.
제 1 항에 있어서,
상기 제2 보조 전극은,
ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)로 이루어진, 유기발광 표시장치.
제 1 항에 있어서,
상기 보조 구조체는,
상기 기판과 상기 제1 절연 패턴 사이에 개재된 제3 보조 전극을 포함하고,
상기 제1 절연 패턴은,
상기 제3 보조 전극을 노출하는 제1 보조홀을 포함하며,
상기 제2 절연 패턴은,
상기 제3 보조 전극 및 상기 제1 보조홀을 노출하는 제2 보조홀을 포함하고,
상기 제1 보조 전극은,
상기 제1 보조홀 및 상기 제2 보조홀을 통해 상기 제3 보조 전극과 연결되는, 유기발광 표시장치.
제 10 항에 있어서,
상기 기판은,
전원 발생부로부터 전원 전압을 인가 받는 Evss 배선을 포함하고,
상기 제3 보조 전극은,
상기 Evss 배선에 연결되어, 상기 전원 전압을 공급받는, 유기발광 표시장치.
제 11 항에 있어서,
상기 제3 보조 전극은,
상기 Evss 배선으로부터 분기된 일부인, 유기발광 표시장치.
제 10 항에 있어서,
상기 제2 보조 전극은,
상기 제3 보조 전극과 직접 접촉되는, 유기발광 표시장치.
제 10 항에 있어서,
상기 기판은,
상기 박막 트랜지스터 영역에 배치된 광차단층;
상기 광차단층을 덮는 버퍼층;
상기 버퍼층 상에 배치되며, 상기 광차단층과 중첩하는 반도체층;
상기 반도체층을 덮는 층간 절연막;
상기 층간 절연막 상에 배치되며, 상기 층간 절연막을 관통하는 콘택홀들을 통해 상기 반도체층의 일측 및 타측에 각각 연결되는 소스 전극 및 드레인 전극;
상기 소스 전극 및 드레인 전극 상에 순차적으로 적층되며, 상기 소스 전극을 노출하여 상기 소스 전극과 상기 애노드를 연결하는 픽셀 콘택홀을 갖는 패시베이션막 및 평탄화막을 포함하고,
상기 제1 보조 전극은,
상기 소스 전극 및 상기 드레인 전극과 동일 물질로 형성되고,
상기 제3 보조 전극은,
상기 광차단층과 동일 물질로 형성되는, 유기발광 표시장치.