KR20210032083A - 반도체 소자 - Google Patents

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KR20210032083A
KR20210032083A KR1020190113343A KR20190113343A KR20210032083A KR 20210032083 A KR20210032083 A KR 20210032083A KR 1020190113343 A KR1020190113343 A KR 1020190113343A KR 20190113343 A KR20190113343 A KR 20190113343A KR 20210032083 A KR20210032083 A KR 20210032083A
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임우식
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엘지이노텍 주식회사
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Abstract

실시예는 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 도전형 반도체층 상에 배치되는 제1 전극; 상기 제2 도전형 반도체층 상에 배치된 제2 전극; 상기 반도체 구조물 상에 배치되는 제1 절연층; 상기 제1 절연층 상에 배치되는 반사층; 및 상기 제1 절연층 및 상기 반사층 상에 배치되어 상기 제1 절연층 및 상기 반사층을 덮는 제2 절연층;을 포함하고, 상기 제2 절연층은 상기 제1 전극이 배치되는 제1 홀 및 상기 제2 전극이 배치되는 제2 홀을 포함하고, 상기 반사층은 상기 제1 홀 및 상기 제2 홀에 인접할수록 두께가 감소하고 상기 반도체 구조물과 절연되는 반도체 소자를 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다.
최근 자외선 발광소자에 대한 연구가 활발하나, 아직까지 자외선 발광소자는 광 추출을 향상하기 어려운 문제가 있다.
실시예는 절연층의 구조를 통해 광 추출 효율이 개선된 반도체 소자를 제공한다.
또한, 내습 특성이 개선되어 신뢰성이 향상된 반도체 소자를 제공한다.
또한, 광 반사를 증가하고 광 흡수를 감소하여 광 출력이 개선된 반도체 소자를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 반도체 소자는 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 도전형 반도체층 상에 배치되는 제1 전극; 상기 제2 도전형 반도체층 상에 배치된 제2 전극; 상기 반도체 구조물 상에 배치되는 제1 절연층; 상기 제1 절연층 상에 배치되는 반사층; 및 상기 제1 절연층 및 상기 반사층 상에 배치되어 상기 제1 절연층 및 상기 반사층을 덮는 제2 절연층;을 포함하고, 상기 제2 절연층은 상기 제1 전극이 배치되는 제1 홀 및 상기 제2 전극이 배치되는 제2 홀을 포함하고, 상기 반사층은 상기 제1 홀 및 상기 제2 홀에 인접할수록 두께가 감소하고 상기 반도체 구조물과 절연된다.
상기 반사층은 상기 제1 홀의 측면 또는 상기 제2 홀의 측면과 수직으로 중첩되는 제1 외측면을 포함하고, 상기 제1 절연층은 상기 제1 홀의 측면 또는 상기 제2 홀의 측면과 수직으로 중첩되는 제2 외측면을 포함할 수 있다.
상기 제1 외측면은, 인접한 상기 제1 전극 또는 상기 제2 전극으로부터 이격 거리가 가장 큰 제1 지점 및 인접한 상기 제1 전극 또는 상기 제2 전극으로부터 이격 거리가 가장 작은 제2 지점을 포함하고, 상기 제1 지점에서 수직으로 제2 외측면 간의 거리는 상기 제2 지점에서 수직으로 제2 외측면 간의 거리보다 클 수 있다.
상기 제1 절연층은 제1 경사면을 포함하는 제1 서브절연층 및 상기 제1 서브절연층 상에 배치되고 굴절률이 상이하며 제2 경사면을 포함하는 제2 서브절연층;을 포함할 수 있다.
상기 제1 경사면과 상기 제2 경사면은 동일 면을 이루고, 상기 반도체 구조물의 상면과 이루는 상기 제1 경사면의 제1 각도는 상기 반도체 구조물의 상면과 이루는 상기 제2 경사면의 제2 각도와 동일할 수 있다.
상기 제1 각도는 상기 제2 각도보다 클 수 있다.
상기 제1 외측면과 상기 제1 전극 간의 최소 이격 거리는 상기 제2 외측면과 상기 제1 전극 간의 최소 이격 거리보다 클 수 있다.
상기 제1 서브 절연층은 상기 제2 경사면과 상기 제1 경사면 사이에 배치되는 제1 평탄면을 더 포함하고, 상기 제1 경사면, 상기 제1 상면 및 상기 제2 경사면은 순차로 접하며, 제1 경사면과 상기 제1 전극 간의 최소 이격 거리는 상기 제2 경사면과 상기 제1 전극 간의 최소 이격 거리보다 작을 수 있다.
상기 제1 경사면, 상기 제2 경사면 및 상기 제1 평탄면과 상기 반사층 사이에 배치되는 공극;을 더 포함할 수 있다.제2 절연층은 SiOxNy를 포함하고, x+y=1이고, x는 0 내지 0.7일 수 있다.
실시예에 따르면, 절연층의 구조를 통해 광 추출 효율이 개선된 반도체 소자를 구현할 수 있다.
또한, 내습 특성이 개선되어 신뢰성이 향상된 반도체 소자를 제작할 수 있다.
또한, 광 반사를 증가하고 광 흡수를 감소하여 광 출력이 개선된 반도체 소자를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 제1 실시예에 따른 반도체 소자의 평면도이고,
도 2는 도 1에서 AA’로 절단된 단면도이고,
도 3은 도 1에서 BB’로 절단된 단면도이고,
도 4는 도 1에서 CC’로 절단된 단면도이고,
도 5a는 도 4에서 K부분의 확대도이고,
도 5b는 도 4에서 K`부분의 확대도이고,
도 6은 물질 간의 내습 효과를 설명하는 그래프이고,
도 7은 제2 실시예에 따른 반도체 소자의 하부 절연층을 도시한 단면도이고,
도 8은 제3 실시예에 따른 반도체 소자의 하부 절연층을 도시한 단면도이고,
도 9는 제4 실시예에 따른 반도체 소자의 하부 절연층을 도시한 단면도이고,
도 10은 실시예에 따른 반도체 소자 패키지의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C 중 적어도 하나(또는 한 개 이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.
또한, 본 발명의 실시예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 ‘연결’, ‘결합’ 또는 ‘접속’된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성 요소 사이에 있는 또 다른 구성 요소로 인해 ‘연결’, ‘결합’ 또는 ‘접속’ 되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 “상(위) 또는 하(아래)”에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 제1 실시예에 따른 반도체 소자의 평면도이고, 도 2는 도 1에서 AA’로 절단된 단면도이고, 도 3은 도 1에서 BB’로 절단된 단면도이고, 도 4는 도 1에서 CC’로 절단된 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 제1 실시예에 따른 반도체 소자(10A)는, 기판(110), 기판(110) 상에 배치되는 반도체 구조물(120), 반도체 구조물(120) 상에 배치되는 하부 절연층(171), 제1 도전형 반도체층(121) 상에 배치되는 제1 오믹전극(151), 제2 도전형 반도체층(123) 상에 배치되는 제2 오믹전극(161), 제1 오믹전극(151) 상에 배치되는 제1 전극(152), 제2 오믹전극(161) 상에 배치되는 제2 전극(162), 및 제1 전극(152) 및 제2 전극(162) 상에 배치되는 상부 절연층(172), 제1 전극(152)과 전기적으로 연결되는 제1 패드(153), 제2 전극(162)과 전기적으로 연결되는 제2 패드(163)를 포함할 수 있다.
먼저, 본 발명의 실시예에 따른 반도체 구조물(120)은 자외선 파장대의 광을 출력할 수 있다. 예시적으로 반도체 구조물(120)은 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수 도 있고, 심자외선 파장대의 광(UV-C)을 출력할 수 있다. 파장범위는 반도체 구조물(120)의 Al의 조성비에 의해 결정될 수 있다.
예시적으로, 근자외선 파장대의 광(UV-A)은 320nm 내지 420nm 범위의 파장 대역을 중심 파장으로 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위의 파장 대역을 중심 파장으로 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위의 파장 대역을 중심 파장으로 가질 수 있다.
그리고 반도체 구조물(120)은 제1 도전형 반도체층(121), 제2 도전형 반도체층(123) 및 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치되는 활성층(122)을 포함할 수 있다.
또한, 반도체 구조물(120)은 제2 도전형 반도체층(123) 및 활성층(122)을 관통하는 리세스(129)를 더 포함할 수 있다. 나아가, 리세스(129)는 제1 도전형 반도체층(121)의 일부 영역까지 관통하여 배치될 수 있다. 이하에서는 리세스(129)가 제1 도전형 반도체층(121)의 일부 영역까지 관통하는 것으로 설명한다.
구체적으로, 기판(110)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 예컨대, 기판(110)은 자외선 파장대의 광이 투과할 수 있는 투광기판일 수 있다.
버퍼층(111)은 기판(110)과 반도체층들 사이의 격자 부정합을 완화할 수 있다. 버퍼층(111)은 Ⅲ족과 Ⅴ족 원소가 결합된 형태이거나 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 어느 하나를 포함할 수 있다. 본 실시예는 버퍼층(111)은 AlN일 수 있으나 이에 한정하지 않는다. 버퍼층(111)은 도펀트를 포함할 수도 있으나 이에 한정하지 않는다.
제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(121)은 Inx1Aly1Ga1-x1-y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(121)은 n형 반도체층일 수 있다.
활성층(122)은 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치될 수 있다. 활성층(122)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(123)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(122)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(122)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(122)의 구조는 이에 한정하지 않는다.
활성층(122)은 복수 개의 우물층(미도시)과 장벽층(미도시)을 포함할 수 있다. 우물층과 장벽층은 Inx2Aly2Ga1-x2-y2N(0≤x2≤1, 0<y2≤1, 0≤x2+y2≤1)의 조성식을 가질 수 있다. 우물층은 발광하는 파장에 따라 알루미늄 조성이 달라질 수 있다.
제2 도전형 반도체층(123)은 활성층(122) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(123)에 제2 도펀트가 도핑될 수 있다.
제2 도전형 반도체층(123)은 Inx5Aly2Ga1-x5-y2N (0≤x5≤1, 0<y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다.
제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(123)은 p형 반도체층일 수 있다.
리세스(129)는 상술한 바와 같이 제1 도전형 반도체층(121)의 일부 영역까지 관통하도록 배치될 수 있다. 이에 따라, 제1 도전형 반도체층(121)은 제1 리세스(128) 및 리세스(129)에 의해 일부 영역이 노출될 수 있다.
리세스(129)는 반도체 구조물(120) 내의 인접한 리세스(129)와 이격하여 배치될 수 있으며, 원형, 타원형, 다각형 등 다양한 형상을 가질 수 있다. 그리고 리세스(129) 내에는 후술하는 제1 오믹전극(151)이 배치될 수 있다. 제1 오믹전극(151)은 제1 도전형 반도체층(121)과 접촉할 수 있다.
하부 절연층(171)은 제1 오믹전극(151)과 제2 오믹전극(161) 사이에 배치될 수 있다. 그리고 하부 절연층(171)은 제1 오믹전극(151)이 배치되는 제1 홀(h1) 및 제2 오믹전극(161)이 배치되는 제2 홀(h2)을 포함할 수 있다.
제1 오믹전극(151)은 제1 도전형 반도체층(121) 상에 배치되고, 제2 오믹전극(161)은 제2 도전형 반도체층(123)상에 배치될 수 있다.
제1 오믹전극(151)과 제2 오믹전극(161)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
제1 전극(152)은 제1 오믹전극(151) 상부에 배치되어 제1 오믹전극(151)을 덮을 수 있다. 즉, 제1 전극(152)은 제1 오믹전극(151)의 측면을 커버할 수 있으나, 이러한 구성에 한정되는 것은 아니다.
또한, 제1 전극(152)은 제1 홀(h1)을 통해 제1 오믹전극(151)과 전기적으로 연결되어 제1 도전형 반도체층(121)과 전기적 채널을 이룰 수 있다. 그리고 제1 전극(152)은 하부 절연층(171)의 상부로 연장될 수 있다. 이에, 제1 전극(152)은 일부 하부 절연층(171) 상에 위치할 수 있다. 이러한 구성에 의하여, 제1 전극(152)의 전체 면적이 증가하므로 실시예에 따른 반도체 소자의 동작 전압이 낮아질 수 있다.
제2 전극(162)은 제2 오믹전극(161)상에 배치되어 제2 오믹전극(161)을 덮을 수 있다. 또한, 제2 전극(162)은 제2 오믹전극(161)의 측면까지 커버할 수 있으나 반드시 이에 한정하지 않는다.
그리고 제2 전극(162)은 제2 홀(h2)을 통해 제2 전극(162)과 전기적으로 연결될 수 있다. 이에, 제2 전극(162)은 제2 오믹전극(161)과 전기적으로 제2 도전형 반도체층(123)과 전기적 채널을 이룰 수 있다. 그리고 예시적으로 제2 전극(162)은 제2 오믹전극(161)의 상부에만 배치될 수도 있다.
제1 전극(152)과 제2 전극(162)은 Ni/Al/Au, 또는 Ni/IrOx/Au, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나 특별히 한정하지 않는다. 다만, 제1 전극(152)과 제2 전극(162)은 외부로 노출되는 최외곽층이 금(Au)을 포함할 수 있다. 금(Au)은 전극의 부식을 방지하며 전기 전도성을 향상시켜 패드와의 전기적 연결을 원활하게 할 수 있다.
상부 절연층(172)은 제1 전극(152), 제2 전극(162), 및 하부 절연층(171) 상에 배치될 수 있다. 상부 절연층(172)은 제1 전극(152)을 노출시키는 제3 홀(h3) 및 제2 전극(162)을 노출시키는 제4 홀(h4)을 포함할 수 있다. 제3 홀(h3) 및 제4 홀(h4)은 서로 이격 배치될 수 있다.
하부 절연층(171)과 상부 절연층(172)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있다. 또한, 하부 절연층(171)과 상부 절연층(172)은 상부 절연층(172)이 형성되는 과정에서 부분적으로 하부 절연층(171)과 상부 절연층(172) 사이의 경계가 제거되어 일체로 존재할 수도 있다. 또한, 하부 절연층(171)은 Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector)일 수도 있다. 이에 대한 구조에 대해서는 이하에서 상세히 설명한다.
제1 패드(153)와 제2 패드(163)는 반도체 구조물(120) 상에서 서로 마주보도록 배치될 수 있다. 실시예로, 제1 패드(153)는 제2 패드(163)와 평면 상에서 이격 배치될 수 있다. 본 명세서에서 수직 방향은 반도체 구조물(120)에서 제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123)의 적층 방향과 동일할 수 있으며, 수직으로와 혼용될 수 있다. 그리고 수평 방향은 수직 방향의 수직한 방향이다.
또한, 제1 패드(153)는 상부 절연층(172)의 제3 홀(h3)을 통해 제1 전극(152)과 전기적으로 연결되고, 제2 패드(163)는 상부 절연층(172)의 제4 홀(162a)을 통해 제2 전극(162)과 전기적으로 연결될 수 있다. 제3 홀(h3)은 제1 전극(152)의 형상을 따라 형성된 하나의 홀일 수 있고, 제4 홀(162a)은 복수 개일 수 있으며 이러한 홀의 개수는 다양하게 변경될 수 있다.
또한, 제1 패드(153)는 제3 홀(h3) 상부인 일측에 배치되고, 제2 패드(163)는 제4 홀(h4) 상부인 타측에 배치될 수 있다. 또한, 제1 패드(153)와 제2 패드(163)는 반도체 구조물(120) 상에서 이격 배치되어 전기적으로 분리될 수 있다.
또한, 제1 패드(153)와 제2 패드(163)는 도전성 물질을 포함할 수 있다. 예컨대, 제1 패드(153)와 제2 패드(163)는 Ti, Cu, Ni, Au, Cr, Ta, Pt, Sn, Ag, P, Fe, Sn, Zn, Al를 포함하는 그룹 중에서 선택된 적어도 하나의 물질 또는 그 합금을 포함할 수 있다. 또한, 제1 패드(153)와 제2 패드(163)는 단층 또는 다층으로 제공될 수 있다.
도 5a는 도 4에서 K부분의 확대도이고, 도 5b는 도 4에서 K`부분의 확대도이고, 도 6은 물질 간의 내습 효과를 설명하는 그래프이다.
도 5a 및 도 5b를 참조하면, 하부 절연층(171)은 제1 절연층(171a), 제1 절연층(171a) 상에 배치되는 반사층(171b) 및 제1 절연층(171a)과 반사층(171b)을 덮는 제2 절연층(171c)을 포함할 수 있다.
먼저, 제1 절연층(171a)은 활성층(122)에서 방출된 빛 중 기판(110)에 반대 위치를 향하는 빛을 반사할 수 있다. 제1 절연층(171a)은 기판(110) 방향으로 광을 리디렉션(redirection)하기 위한 반사 구조를 가질 수 있다.
구체적으로, 제1 절연층(171a)은 다층막 구조를 포함할 수 있다. 다층막 구조는 서로 다른 굴절률인 제1 굴절률 및 제2 굴절률을 갖는 제1 서브절연층(171a-1)과 제2 서브절연층(171a-2)이 교대로 적층된 구조일 수 있다. 즉, 제1 절연층(171a)은 분산형 브래그 반사기(distributed bragg reflector, DBR)를 이룰 수 있다.
제1 절연층(171a)은 기본적으로 절연 특성 및 광투과 특성을 지닌 재료로 이루어질 수 있으며, 무기질 또는 유기질 물질을 사용하여 형성될 수 있다. 제1 절연층(171a)은 절연 특성 및 광투과 특성을 가지는 실리콘 산화물 또는 실리콘 질화물을 포함하여 이루어질 수 있으며, 예를 들어, SiO2, SiN, SiOxNy, TiO2, Si3N4, Al2O3, TiN, AlN, ZrO2, TiAlN, TiSiN 등으로 이루어질 수 있다.
이러한 구성에 의하여, 제1 절연층(171a)은 1차적으로 활성층(122)에서 생성된 광을 하부로 반사하여 광 성능을 개선할 수 있다.
실시예에서 제1 절연층(171a)은 상부에 접하여 배치된 반사층(171b)과 전향성 반사기(Omni Directional Reflector,　ODR)를 이룰 수 있다. 다만, 본 명세서에서는 각 구성요소에 대해 자세히 설명한다.
또한, 제1 절연층(171a)은 제1 오믹전극(151) 이외의 영역에 배치되어 활성층(122)으로부터 방출된 광을 기판(110)을 향해 반사하여 반도체 소자의 광 추출효율을 개선할 수 있다.
반사층(171b)은 제1 절연층(171a) 상에 배치될 수 있다. 반사층(171b)은 제1 절연층(171a)을 덮을 수도 있다. 이에 따라, 제1 절연층(171a)을 투과한 광을 하부로 반사하여 반사율을 극대화할 수 있다.
이러한 반사층(171b)은 단층 또는 다층 구조로 이루어질 수 있으며, 고반사성인 Au, W, Pt, Si, Ir, Ag, Cu, Ni, Ti, Cr 등의 물질 및 그 합금 중 하나 이상을 포함한 물질을 포함할 수 있다.
제2 절연층(171c)은 제1 절연층(171a) 및 반사층(171b)을 덮도록 반사층(171b) 상에 배치될 수 있다. 제2 절연층(171c)은 반사층(171b)을 둘러싸므로 반사층(171b)과 반도체 구조물(120)을 전기적으로 분리될 수 있다. 이에, 반사층(171b)은 절연될 수 있다. 이로써, 반사층(171b)이 Al을 포함하는 경우, 전류 이동에 의한 전기 이동(electro-migration) 발생이 억제되어 반도체 소자의 신뢰성 불량을 방지할 수 있다.
도 6을 참조하면, m1은 SiO2이고, m2는 SiN-x이며, 소정의 두께(예컨대, 500nm)를 갖는 경우 m1과 m2의 수분침투율(WVTR, g/m2 .day)을 나타낸 그래프이다.
수분침투율(WVTR, g/m2 .day)은 하루에 단위면적당 수분이 침투하는 정도이다. 즉, 수분침투율은 일정 두께를 갖고 m1 또는 m2으로 이루어진 박막에 수분을 가한 경우 투과한 수분의 농도를 하루 단위로 측정될 수 있다.
그리고 SiN의 수분침투율은 SiO2의 수분침투율보다 작을 수 있다. 다시 말해, SiN이 SiO2보다 원자 간의 결합이 밀집(dense)됨을 알 수 있다. 즉, 질소원자와의 결합으로 내습성이 더욱 개선됨을 알 수 있다.
특성(Properties) 단위(Unit) SiO2 Si3N4
영률(Modulus) Gpa 66 310
파괴인성(Fracture Toughness) MPa*m1/2 0.67 5.7
표 1을 참조하면, SiO2대비 SiN-x가 영률 및 파괴인성이 더 높음을 알 수 있다. 다시 말해, SiN-x가 SiO2보다 외부 힘에 대한 충격을 전파에 대한 저항이 높을 수 있다. 그리고 SiO2가 SiN-x보다 적은 힘에 용이하게 변형될 수 있음을 알 수 있다.다시 도 5a 및 도 5b를 참조하면, 제2 절연층(171c)은 상술한 바와 같이 SiOxNy를 포함하며, 제1 절연층(171a)과 반사층(171b)을 덮을 수 있다. 그리고 실시예로, 제2 절연층(171c)은 SiOxNy를 포함할 수 있다. 이 때, x+y=1인 경우, x는 0 내지 0.7일 수 있다. x+y=1인 경우, x는 0 내지 0.7을 가짐으로써, 외부의 충격에 대한 저항력과 힘에 대한 변형으로 기계적 신뢰성을 개선하고, 내습성도 동시에 향상시킬 수 있다.
즉, 제2 절연층(171c)은 제1 절연층(171a)과 반사층(171b)으로 습기 등의 물질이 반사층(171b) 또는 그 내부로 투입되는 것을 용이하게 방지할 수 있다. 제2 절연층(171c)은 반사층(171b)이 Al을 포함하는 경우 습기에 취약한 문제점을 해결할 수 있다.
또한, 제2 절연층(171c)은 제1 절연층(171a)과 반사층(171b) 상부에 배치되어 외부의 스트레스 등에 대해 제1 절연층(171a)보다 향상된 억제효과를 제공할 수 있다.
이로써, 실시예에 따른 반도체 소자는 제1 절연층(171a)과 반사층(171b)을 통해 외부로의 광 추출 효율을 극대화함과 동시에 제2 절연층(171c)을 통해 습기 또는 스트레스에 대한 기계적인 물성을 향상시킬 수 있다. 뿐만 아니라, 제2 절연층(171c)은 반사층(171b)의 절연을 제공하여 전기이동(electro-migration)에 따른 신뢰성 불량이 발생을 조기에 차단할 수 있다.
그리고 하부 절연층(171)은 중앙부(171-1) 및 에지부(171-2)를 포함할 수 있다.
에지부(171-2)는 제1 홀(h1) 또는 제2 홀(h2)과 수직 방향으로 중첩되는 영역이고, 중앙부(171-1)는 제1 홀(h1) 또는 제2 홀(h2)과 수직으로 중첩되지 않는 영역으로 에지부(171-2)에 의해 둘러싸이도록 배치될 수 있다. 여기서, 수직 방향은 반도체 구조물에서 제2 적층 방향으로 제2 도전형 반도체층(123)에서 제1 도전형 반도체층(121)을 향한 방향일 수 있다.
또한, 중앙부(171-1) 반도체 구조물(120)의 상면의 형상 또는 굴곡과 대응하는 형상 또는 굴곡을 가질 수 있다. 일예로, 중앙부(171-1)는 반도체 구조물(120)의 상면이 평탄하면 수직 방향으로 중첩되는 영역에서 상면이 평탄할 수 있다.
에지부(171-2)는 하부 절연층(171)의 가장자리에 위치하고 중앙부(171-1)를 둘러싸도록 배치될 수 있다. 에지부(171-2)는 에칭에 의해 반도체 구조물(120)의 상면의 형상 또는 굴곡과 상이한 형상 또는 굴곡을 갖는 영역일 수 있다. 이로써, 에지부(171-2)는 중앙부(171-1)보다 제1 오믹전극(151) 또는 제2 오믹전극(161)과 인접하게 배치될 수 있다. 제1 절연층(171a), 반사층(171b)은 중앙부(171-1)와 에지부(171-2)에서 수직 방향으로 길이(이하 ‘두께’라 함)가 상이할 수 있다.
구체적으로, 제1 절연층(171a)은 중앙부(171-1)에 위치하는 제1-1 절연층(171aa) 및 에지부(171-2)에 위치하는 제1-2 절연층(171ab)을 포함할 수 있다.
제1-1 절연층(171aa)은 두께(d1)가 제1-2 절연층(171ab)의 두께(d2)와 상이할 수 있다. 실시예로, 제1-1 절연층(171aa)은 두께(d1)가 제1-2 절연층(171ab)의 두께(d2)보다 클 수 있다. 예컨대, 제1 절연층(171a)은 제1 홀(h1) 또는 제2 홀(h2)에 인접할수록 두께가 감소할 수 있다. 제1-2 절연층(171ab)은 제1-1 절연층(171aa)과 접하는 일측의 두께가 타측(제1 오믹전극(151) 또는 제2 오믹전극(161)과 인접한)의 두께보다 클 수 있다. 여기서, 두께(d1, d2)는 전체 영역에서의 평균 두께를 의미할 수 있으며, 이하에서도 동일한 의미로 사용될 수 있다.
반사층(171b)은 중앙부(171-1)에 위치하는 제1 반사부(171b-1) 및 에지부(171-2)에 위치하는 제2 반사부(171b-2)를 포함할 수 있다. 실시예로, 제1 반사부(171b-1) 는 두께(d3)가 제2 반사부(171b-2)의 두께(d4)보다 클 수 있다. 예컨대, 반사층(171b)은 제1 홀(h1) 또는 제2 홀(h2)에 인접할수록 두께가 감소할 수 있다. 제2 반사부(171b-2)는 제1 반사부(171b-1)와 접하는 일측의 두께가 타측(제1 오믹전극(151) 또는 제2 오믹전극(161)과 인접한)의 두께보다 클 수 있다.
또한, 제2 반사부(171b-2)는 측면이 제1-2 절연층(171ab)보다 제1 오믹전극(151) 또는 제2 오믹전극(161)과 보다 인접하게 위치할 수 있다.
그리고 반사층(171b)은 제1 홀(h1) 및 제2 홀(h2)에 인접할수록 수직 방향으로 두께(d4)가 감소할 수 있다. 다시 말해, 반사층(171b)의 외측면에서 제1 홀(h1) 및 제2 홀(h2)에 인접할수록 수직 방향으로 두께(d4)가 감소할 수 있다. 이러한 구성에 의하여, 반사층(171b)은 외측면이 제1 절연층(171a)의 상부와 제2 절연층(171b) 하부에 위치하여 반도체 구조물과 전기적 절연을 이룰 수 있다. 그리고 제1 절연층(171a)과 제2 절연층(171b)이 반사층(171b)의 외측면에 인접하게 위치하며, 서로 접하여 내습성을 더욱 향상시되고 내구성이 개선될 수 있다.
보다 구체적으로, 반사층(171b)은 제1 홀(h1)의 측면(h1a) 또는 제2 홀(h2)의 측면(h2a)과 수직으로 중첩되는 제1 외측면(e1)을 포함할 수 있다. 제1 외측면(e1)은 제2 반사부(171b-2)의 측면일 수 있다.
그리고 제1 외측면(e1)은 인접한 제1 오믹전극(151) 또는 제2 오믹전극(162)으로부터 이격 거리가 가장 큰 제1 지점(pe1)을 포함할 수 있다. 또한, 제1 외측면(e1)은 인접한 제1 오믹전극(151) 또는 제2 오믹전극(162)으로부터 이격 거리가 가장 작은 제2 지점(pe2)을 포함할 수 있다.
또한, 제1 절연층(171a)은 제1 홀(h1)의 측면(h1a) 또는 제2 홀(h2)의 측면(h2a)과 수직으로 중첩되는 제2 외측면(e2)을 포함할 수 있다. 제2 외측면(e2)은 제1-2 절연층(171ab)의 측면일 수 있다.
이 때, 제1 지점(pe1)에서 수직 방향으로 제2 외측면(e2) 간의 거리는 제2 지점(pe2)에서 수직 방향으로 제2 외측면(e2) 간의 거리보다 클 수 있다. 즉, 에지부(171-2)에서 반사층(171b)은 인접한 제1 오믹전극(151) 또는 제2 오믹전극(161)을 향해 두께가 감소할 수 있다. 이는 상술한 바와 같이 반사층(171b)이 제1 홀(h1) 또는 제2 홀(h2)에 인접할수록 두께가 감소하는 내용에 대응할 수 있다.
제1 경사면(e1)이 반도체 구조물의 상면과 이루는 제1 각도(θ1)는 제2 경사면(e2)이 반도체 구조물(120)의 상면과 이루는 제2 각도(θ2)보다 클 수 있다. 이에 따라, 제1 경사면(e1)은 제2 경사면(e2) 전체를 덮을 수 있다.
또한, 제2 절연층(171c)은 중앙부(171-1)와 에지부(171-2)에서 두께(d5)가 동일할 수 있다. 다만, 여기서 두께(d5)가 동일하다는 의미는 최대 두께와 최소 두께 간의 차이가 최대 두께 대비 20% 이내임을 의미할 수 있다.
이러한 구성에 의하여, 제2 절연층(171c)은 내부의 반사층(171b) 및 제1 절연층(171a)을 외부의 힘 또는 습기 등으로부터 용이하게 방지할 수 있다.
도 7은 제2 실시예에 따른 반도체 소자의 하부 절연층을 도시한 단면도이다.
도 7을 참조하면, 제2 실시예에 따른 반도체 소자(10B)는 기판(110), 기판(110) 상에 배치되는 반도체 구조물(120), 반도체 구조물(120) 상에 배치되는 하부 절연층(171), 제1 도전형 반도체층(121) 상에 배치되는 제1 오믹전극(151), 제2 도전형 반도체층(123) 상에 배치되는 제2 오믹전극(161), 제1 오믹전극(151) 상에 배치되는 제1 전극(152), 제2 오믹전극(161) 상에 배치되는 제2 전극(162), 및 제1 전극(152) 및 제2 전극(162) 상에 배치되는 상부 절연층(172), 제1 전극(152)과 전기적으로 연결되는 제1 패드(153), 제2 전극(162)과 전기적으로 연결되는 제2 패드(163)를 포함할 수 있다.
기판(110), 반도체 구조물(120), 제1 오믹전극(151), 제2 오믹전극(161) 제1 전극(152), 제2 전극(162), 제1 패드(153), 제2 패드(163) 및 상부 절연층(172)에 대한 설명은 상술한 내용이 동일하게 적용될 수 있다. 다만, 후술하는 하부 절연층의 구조에 대한 설명은 이하의 설명이 적용되며 그 이외의 구성에 대해서는 상술한 내용이 적용될 수 있음을 이해해야 한다.
하부 절연층(171)은 제1 절연층(171a), 제1 절연층(171a) 상에 배치되는 반사층(171b) 및 제1 절연층(171a)과 반사층(171b)을 덮는 제2 절연층(171c)을 포함할 수 있다.
또한, 제1 절연층(171a)은 활성층(122)에서 방출된 빛 중 기판(110)에 반대 위치를 향하는 빛을 반사할 수 있다. 제1 절연층(171a)은 기판(110) 방향으로 광을 리디렉션(redirection)하기 위한 반사 구조를 가질 수 있다. 상술한 바와 마찬가지로 제1 절연층(171a)은 다층막 구조를 포함할 수 있다. 다층막 구조는 서로 다른 굴절률인 제1 굴절률 및 제2 굴절률을 갖는 제1 서브절연층(171a-1)과 제2 서브절연층(171a-2)이 교대로 적층된 구조일 수 있다. 즉, 제1 절연층(171a)은 분산형 브래그 반사기(distributed bragg reflector, DBR)를 이룰 수 있다.
또한, 제1 절연층(171a)은 제1 오믹전극(151) 이외의 영역에 배치되어 활성층(122)으로부터 방출된 광을 기판(110)을 향해 반사하여 반도체 소자의 광 추출효율을 개선할 수 있다.
반사층(171b)은 제1 절연층(171a) 상에 배치될 수 있다. 반사층(171b)은 제1 절연층(171a)을 덮을 수도 있다. 이에 따라, 제1 절연층(171a)을 투과한 광을 하부로 반사하여 반사율을 극대화할 수 있다. 이러한 반사층(171b)은 단층 또는 다층 구조로 이루어질 수 있으며, 고반사성인 Au, W, Pt, Si, Ir, Ag, Cu, Ni, Ti, Cr 등의 물질 및 그 합금 중 하나 이상을 포함한 물질을 포함할 수 있다.
제2 절연층(171c)은 제1 절연층(171a) 및 반사층(171b)을 덮도록 반사층(171b) 상에 배치될 수 있다. 제2 절연층은 반사층(171b)을 둘러싸므로 반사층(171b)과 반도체 구조물(120)을 전기적으로 분리될 수 있다. 이에, 반사층(171b)은 절연될 수 있다. 이로써, 반사층(171b)이 Al을 포함하는 경우, 전류 이동에 의한 전기 이동(electro-migration) 발생이 억제되어 반도체 소자의 신뢰성 불량을 방지할 수 있다. 제2 절연층(171c)의 물질 등에 대한 내용은 상술한 내용이 동일하게 적용되므로, 제2 절연층(171c)은 외부의 충격에 대한 저항력과 힘에 대한 변형으로 기계적 신뢰성을 개선하고, 내습성도 동시에 향상시킬 수 있다.
그리고 하부 절연층(171)은 중앙부(171-1) 및 에지부(171-2)를 포함할 수 있으며, 이에 대한 설명은 상술한 내용이 동일하게 적용될 수 있다.
본 실시예에서, 반사층(171b)은 제1 외측면(e1)을 포함할 수 있다. 반사층(171b)의 제1 외측면(e1)은 에지부(171-2)와 수직으로 중첩되도록 위치할 수 있다. 예컨대, 반사층(171b)의 제1 외측면(e1)은 에지부(171-2)에 위치하여, 제2 절연층(171c)과 접할 수 있다. 이러한 구성에 의하여, 반사층(171b)은 하부의 제1 절연층(171a)과 제2 절연층(171b)에 의해 덮일 수 있고, 반도체 구조물(120)과 전기적으로 분리될 수 있다.
또한, 반사층(171b)의 제1 외측면(e1)은 제1 오믹전극(151) 또는 제2 오믹전극(161)과 수평으로 이격 배치되고, 제2 절연층(171c)에 의해 절연되어 제1 오믹전극(151) 또는 제2 오믹전극(161)과 전기적으로 분리될 수 있다.
특히, 반사층(171b)과 제1 도전형 반도체층(121) 또는 제2 도전형 반도체층(123) 간의 거리가 증가하여 전기적 신뢰성을 향상시킬 수 있다. 또한, 굴곡을 갖는 제1-2 절연층(171ab)의 외측면인 제2 외측면(e2)에 반사층(171b)이 배치되더라도 굴곡에 따른 반사층(171b)의 굴곡을 최소화하여 금속을 포함하는 반사층(171b)의 제1 외측면(e1)에서 보이드(void) 생성을 억제할 수 있다. 즉, 반도체 소자의 신뢰성을 개선할 수 있다.
또한, 제1 외측면(e1)과 제2 전극(161) 간의 최소 이격 거리(L1)는 제2 외측면(e2)과 제2 전극(161) 간의 최소 이격 거리(L2)보다 클 수 있다. 즉, 에지부(171-2)에서 제2 외측면(e2)은 제2 절연층(171c)과도 일부 접할 수 있다.
마찬가지로, 제1 외측면(e1)과 제1 전극(151) 간의 최소 이격 거리(L1)는 제2 외측면(e2)과 제1 전극(151) 간의 최소 이격 거리(L2)보다 클 수 있다.
이러한 구성에 의하여, 반사층(171b)은 제1 절연층(171a)과 제2 절연층(171c)에 의해 둘러싸여 반도체 구조물(120)과 전기적으로 절연될 수 있다.
도 8은 제3 실시예에 따른 반도체 소자의 하부 절연층을 도시한 단면도이다.
도 8을 참조하면, 제3 실시예에 따른 반도체 소자(10C)는 기판(110), 기판(110) 상에 배치되는 반도체 구조물(120), 반도체 구조물(120) 상에 배치되는 하부 절연층(171), 제1 도전형 반도체층(121) 상에 배치되는 제1 오믹전극(151), 제2 도전형 반도체층(123) 상에 배치되는 제2 오믹전극(161), 제1 오믹전극(151) 상에 배치되는 제1 전극(152), 제2 오믹전극(161) 상에 배치되는 제2 전극(162), 및 제1 전극(152) 및 제2 전극(162) 상에 배치되는 상부 절연층(172), 제1 전극(152)과 전기적으로 연결되는 제1 패드(153), 제2 전극(162)과 전기적으로 연결되는 제2 패드(163)를 포함할 수 있다.
기판(110), 반도체 구조물(120), 제1 오믹전극(151), 제2 오믹전극(161) 제1 전극(152), 제2 전극(162), 제1 패드(153), 제2 패드(163) 및 상부 절연층(172)에 대한 설명은 상술한 내용이 동일하게 적용될 수 있다. 다만, 후술하는 하부 절연층의 구조에 대한 설명은 이하의 설명이 적용되며 그 이외의 구성에 대해서는 상술한 내용이 적용될 수 있음을 이해해야 한다.
하부 절연층(171)은 제1 절연층(171a), 제1 절연층(171a) 상에 배치되는 반사층(171b) 및 제1 절연층(171a)과 반사층(171b)을 덮는 제2 절연층(171c)을 포함할 수 있다. 또한, 하부 절연층(171)은 제1 절연층(171a) 하부에 배치되는 제3 절연층(171d)을 더 포함할 수 있다.
또한, 제1 절연층(171a)은 활성층(122)에서 방출된 빛 중 기판(110)에 반대 위치를 향하는 빛을 반사할 수 있다. 제1 절연층(171a)은 기판(110) 방향으로 광을 리디렉션(redirection)하기 위한 반사 구조를 가질 수 있다. 상술한 바와 마찬가지로 제1 절연층(171a)은 다층막 구조를 포함할 수 있다. 다층막 구조는 서로 다른 굴절률인 제1 굴절률 및 제2 굴절률을 갖는 제1 서브절연층(171a-1)과 제2 서브절연층(171a-2)이 교대로 적층된 구조일 수 있다. 즉, 제1 절연층(171a)은 분산형 브래그 반사기(distributed bragg reflector, DBR)를 이룰 수 있다.
또한, 제1 절연층(171a)은 제1 오믹전극(151) 이외의 영역에 배치되어 활성층(122)으로부터 방출된 광을 기판(110)을 향해 반사하여 반도체 소자의 광 추출효율을 개선할 수 있다.
반사층(171b)은 제1 절연층(171a) 상에 배치될 수 있다. 반사층(171b)은 제1 절연층(171a)을 덮을 수도 있다. 이에 따라, 제1 절연층(171a)을 투과한 광을 하부로 반사하여 반사율을 극대화할 수 있다. 이러한 반사층(171b)은 단층 또는 다층 구조로 이루어질 수 있으며, 고반사성인 Au, W, Pt, Si, Ir, Ag, Cu, Ni, Ti, Cr 등의 물질 및 그 합금 중 하나 이상을 포함한 물질을 포함할 수 있다.
제2 절연층(171c)은 반사층(171b)을 덮도록 반사층(171b) 상에 배치될 수 있다. 제2 절연층(171c)은 반사층(171b)을 둘러싸므로 반사층(171b)과 반도체 구조물을 전기적으로 분리될 수 있다. 이에, 반사층(171b)은 절연될 수 있다. 이로써, 반사층(171b)이 Al을 포함하는 경우, 전류 이동에 의한 전기 이동(electro-migration) 발생이 억제되어 반도체 소자의 신뢰성 불량을 방지할 수 있다. 제2 절연층(171c)의 물질 등에 대한 내용은 상술한 내용이 동일하게 적용되므로, 제2 절연층(171c)은 외부의 충격에 대한 저항력과 힘에 대한 변형으로 기계적 신뢰성을 개선하고, 내습성도 동시에 향상시킬 수 있다.
제3 절연층(171d)은 제1 절연층(171a) 하부에 배치될 수 있다. 제3 절연층(171d)은 외측면이 반사층(171b)과 제1 오믹전극(151) 사이 또는 반사층(171b)과 제2 오믹전극(161) 사이에 위치할 수 있다. 이러한 구성에 의하여, 반사층(171b)은 제1 절연층(171a), 제2 절연층(171c) 및 제3 절연층(171d)에 의해 둘러싸여 반도체 구조물(120)과 절연될 수 있다.
그리고 하부 절연층(171)은 중앙부(171-1) 및 에지부(171-2)를 포함할 수 있으며, 이에 대한 설명은 상술한 내용이 동일하게 적용될 수 있다.
본 실시예에서, 에지부(171-2)에서 제1 절연층(171a)은 제1 단차부(ST1)를 가지고, 반사층(171b)은 제2 단차부(ST2)를 가질 수 있다.
제1 단차부(ST1)에서 제1 서브절연층(171a-1)은 제1 경사면(SS1)을 포함하고 제2 서브절연층(171a-2)은 제2 경사면(SS2)을 포함할 수 있다.
이 떼, 제1 경사면(SS1)과 제2 경사면(SS2)은 수평방향으로 이격 배치될 수 있다. 제1 서브절연층(171a-1)은 제1 경사면(SS1)과 제2 경사면(SS2) 사이를 연결하는 제1 평탄면(FS)을 포함할 수 있다. 이는 제1 서브절연층(171a-1)과 제2 서브절연층(171a-2) 간의 물질 차이로 상이한 에칭 레이트(etching rate)에 의해 이루어질 수 있다.
또한, 제1 경사면(SS1)과 반도체 구조물(120)의 상면이 이루는 제1 각도가 제2 경사면(SS2)과 반도체 구조물(120)의 상면이 이루는 제2 각도와 동일할 수 있다.
또한, 변형예로서 제1 경사면(SS1)과 제2 경사면(SS2)은 동일 면을 이룰 수 있다. 이에 따라, 제1 경사면(SS1)과 반도체 구조물(120)의 상면이 이루는 제1 각도가 제2 경사면(SS2)과 반도체 구조물(120)의 상면이 이루는 제2 각도와 동일할 수 있다. 이에 따라, 제2 외측면(e2)이 굴곡 없이 평탄할 수도 있다.
그리고 제1 절연층(171a)의 제1 단차부(ST1)에 대응하여, 제2 단차부(ST2)에서 반사층(171b)은 복수 개의 제3 경사면이 수평으로 이격되고 복수 개의 제3 수평면을 연결하는 복수 개의 제2 평탄면을 가질 수 있다.
다만, 에지부(171-2)에서 제2 절연층(171c)은 단차를 갖지 않을 수 있다. 다시 말해, 에지부(171-2)에서 제2 절연층(171c)은 제1 절연층(171a) 또는 반사층(171b)보다 표면 거칠기가 낮을 수 있다.
이러한 구성에 의하여, 제2 절연층(171c)은 제1 절연층(171a) 또는 반사층(171b)에서 제1 단차부(ST1) 또는 제2 단차부(ST2)의 표면 상에 결함(defect)이 형성되더라도, 결함이 하부 절연층 상부로 전파되는 것을 방지할 수 있다. 이에 따라, 제2 절연층(171c)은 반도체 소자의 신뢰성을 개선할 수 있다.
또한, 제1 경사면(SS1), 제2 경사면(Ss2) 및 제1 평탄면(Fs1)과 반사층(171b) 사이에 공극(PR)이 배치될 수 있다. 이에 따라, 반사층(171b)의 제1 외측면(e1)은 제1 절연층(171a)의 제2 외측면(e2)과 달리 굴곡 없이 평탄할 수 있다. 다시 말해, 제2 외측면(e2)은 단차를 가지나, 제1 외측면(e1)은 단차 구조를 가지지 않을 수 있다. 상술한 바와 같이 제1 외측면(e1)은 제2 외측면(e2)보다 표면 거칠기가 낮을 수 있다. 이에 따라, 제1 외측면(e1)이 굴곡이 없으므로, 반사층(171b)과 제2 절연층(171c)이 접하는 면도 굴곡이 없어 기계적 신뢰성이 개선될 수 있다.
또한, 에지부(171-2)에서 제1 경사면(SS1)과 제1 전극(151)(또는 제2 전극(161)) 간의 최소 이격 거리(L3)는 제2 경사면(SS2)과 제1 전극(151)(또는 제2 전극(161)) 간의 최소 이격 거리(L4)보다 작을 수 있다. 이러한 구성에 의하여, 제2 경사면(SS2)은 제1 경사면(SS1) 상에 위치하나 제1 경사면(SS1)과 이격되므로, 제2 서브절연층(171a-2)이 제1 서브절연층(171a-1)의 측면을 덮지 않을 수 있다.
나아가, 반사층(171b)은 외측면이 제1 홀(h1) 및 제2 홀(h2)에 인접할수록 수직 방향으로 두께가 감소할 수 있다. 이러한 구성에 의하여, 반사층(171b)은 외측면이 제1 절연층(171a)의 상부와 제2 절연층(171b) 하부에 위치하여 반도체 구조물과 전기적 절연을 이룰 수 있다. 그리고 제1 절연층(171a)과 제2 절연층(171b)이 반사층(171b)의 외측면에 인접하게 위치하며, 서로 접하여 내습성을 더욱 향상시되고 내구성이 개선될 수 있다.
도 9는 제4 실시예에 따른 반도체 소자의 하부 절연층을 도시한 단면도이다.
도 9를 참조하면, 제4 실시예에 따른 반도체 소자(10D)는 기판(110), 기판(110) 상에 배치되는 반도체 구조물(120), 반도체 구조물(120) 상에 배치되는 하부 절연층(171), 제1 도전형 반도체층(121) 상에 배치되는 제1 오믹전극(151), 제2 도전형 반도체층(123) 상에 배치되는 제2 오믹전극(161), 제1 오믹전극(151) 상에 배치되는 제1 전극(152), 제2 오믹전극(161) 상에 배치되는 제2 전극(162), 및 제1 전극(152) 및 제2 전극(162) 상에 배치되는 상부 절연층(172), 제1 전극(152)과 전기적으로 연결되는 제1 패드(153), 제2 전극(162)과 전기적으로 연결되는 제2 패드(163)를 포함할 수 있다.
기판(110), 반도체 구조물(120), 제1 오믹전극(151), 제2 오믹전극(161) 제1 전극(152), 제2 전극(162), 제1 패드(153), 제2 패드(163) 및 상부 절연층(172)에 대한 설명은 상술한 내용이 동일하게 적용될 수 있다. 다만, 후술하는 하부 절연층의 구조에 대한 설명은 이하의 설명이 적용되며 그 이외의 구성에 대해서는 상술한 내용이 적용될 수 있음을 이해해야 한다.
하부 절연층(171)은 제1 절연층(171a), 제1 절연층(171a) 상에 배치되는 반사층(171b) 및 제1 절연층(171a)과 반사층(171b)을 덮는 제2 절연층(171c)을 포함할 수 있다.
또한, 제1 절연층(171a)은 활성층(122)에서 방출된 빛 중 기판(110)에 반대 위치를 향하는 빛을 반사할 수 있다. 제1 절연층(171a)은 기판(110) 방향으로 광을 리디렉션(redirection)하기 위한 반사 구조를 가질 수 있다. 상술한 바와 마찬가지로 제1 절연층(171a)은 다층막 구조를 포함할 수 있다. 다층막 구조는 서로 다른 굴절률인 제1 굴절률 및 제2 굴절률을 갖는 제1 서브절연층(171a-1)과 제2 서브절연층(171a-2)이 교대로 적층된 구조일 수 있다. 즉, 제1 절연층(171a)은 분산형 브래그 반사기(distributed bragg reflector, DBR)를 이룰 수 있다.
또한, 제1 절연층(171a)은 제1 오믹전극(151) 이외의 영역에 배치되어 활성층(122)으로부터 방출된 광을 기판(110)을 향해 반사하여 반도체 소자의 광 추출효율을 개선할 수 있다.
반사층(171b)은 제1 절연층(171a) 상에 배치될 수 있다. 반사층(171b)은 제1 절연층(171a)을 덮을 수도 있다. 이에 따라, 제1 절연층(171a)을 투과한 광을 하부로 반사하여 반사율을 극대화할 수 있다. 이러한 반사층(171b)은 단층 또는 다층 구조로 이루어질 수 있으며, 고반사성인 Au, W, Pt, Si, Ir, Ag, Cu, Ni, Ti, Cr 등의 물질 및 그 합금 중 하나 이상을 포함한 물질을 포함할 수 있다.
제2 절연층(171c)은 제1 절연층(171a) 및 반사층(171b)을 덮도록 반사층(171b) 상에 배치될 수 있다. 제2 절연층은 반사층(171b)을 둘러싸므로 반사층(171b)과 반도체 구조물을 전기적으로 분리될 수 있다. 이에, 반사층(171b)은 절연될 수 있다. 이로써, 반사층(171b)이 Al을 포함하는 경우, 전류 이동에 의한 전기 이동(electro-migration) 발생이 억제되어 반도체 소자의 신뢰성 불량을 방지할 수 있다. 제2 절연층(171c)의 물질 등에 대한 내용은 상술한 내용이 동일하게 적용되므로, 제2 절연층(171c)은 외부의 충격에 대한 저항력과 힘에 대한 변형으로 기계적 신뢰성을 개선하고, 내습성도 동시에 향상시킬 수 있다.
또한, 하부 절연층(171)은 중앙부(171-1) 및 에지부(171-2)를 포함할 수 있으며, 이에 대한 설명은 상술한 내용이 동일하게 적용될 수 있다.
본 실시예에서, 에지부(171-2)에서 제1 절연층(171a)은 제1 단차부(ST1)를 가질 수 있다. 제1 단차부(ST1)에서 제1 서브절연층(171a-1)은 제1 경사면(SS1)을 포함하고 제2 서브절연층(171a-2)은 제2 경사면(SS2)을 포함할 수 있다.
이 떼, 제1 경사면(SS1)과 제2 경사면(SS2)은 수평방향으로 이격 배치될 수 있다. 제1 서브절연층(171a-1)은 제1 경사면(SS1)과 제2 경사면(SS2) 사이를 연결하는 제1 평탄면(FS)을 포함할 수 있다. 이는 제1 서브절연층(171a-1)과 제2 서브절연층(171a-2) 간의 물질 차이로 상이한 에칭 레이트(etching rate)에 의해 이루어질 수 있다.
다만, 에지부(171-2)에서 제2 절연층(171c)은 단차를 갖지 않을 수 있다. 다시 말해, 에지부(171-2)에서 제2 절연층(171c)은 제1 절연층(171a)보다 표면 거칠기가 낮을 수 있다. 제2 절연층(171c)은 제1 절연층(171a)에서 제1 단차부(ST1)의 표면 상에 결함(defect)이 형성되더라도, 결함이 하부 절연층 상부로 전파되는 것을 방지할 수 있다. 이에 따라, 제2 절연층(171c)은 반도체 소자의 신뢰성을 개선할 수 있다.
또한, 반사층(171b)의 제1 외측면(e1)은 제1 오믹전극(151) 또는 제2 오믹전극(161)과 수평으로 이격 배치되고, 제2 절연층(171c)에 의해 절연되어 제1 오믹전극(151) 또는 제2 오믹전극(161)과 전기적으로 분리될 수 있다.
이에, 반사층(171b)은 제1 단차부(ST1)와 이격 배치될 수 있다. 예컨대, 반사층(171b)은 제1 단차부(ST1)와 수직 방향으로 적어도 일부가 중첩되지 않도록 배치되어, 제1 단차부(ST1)의 굴곡에 따른 구조적 결함이 반사층(171b)으로 퍼지는 것을 차단할 수 있다.
또한, 반사층(171b)과 제1 도전형 반도체층(121) 또는 제2 도전형 반도체층(123) 간의 거리가 증가하여 전기적 신뢰성을 향상시킬 수 있다. 또한, 굴곡을 갖는 제1-2 절연층(171ab)의 제2 외측면(e2)에 반사층(171b)이 배치되더라도 굴곡에 따른 반사층(171b)의 굴곡을 최소화하여 금속을 포함하는 반사층(171b)의 제1 외측면(e1)에서 보이드(void) 생성을 억제할 수 있다. 즉, 반도체 소자의 신뢰성을 개선할 수 있다.
또한, 또한, 에지부(171-2)에서 제1 경사면(SS1)과 제1 전극(151)(또는 제2 전극(161)) 간의 최소 이격 거리(L3)는 제2 경사면(SS2)과 제1 전극(151)(또는 제2 전극(161)) 간의 최소 이격 거리(L4)보다 작을 수 있다. 이러한 구성에 의하여, 제2 경사면(SS2)은 제1 경사면(SS1) 상에 위치하나 제1 경사면(SS1)과 이격되므로, 제2 서브절연층(171a-2)이 제1 서브절연층(171a-1)의 측면을 덮지 않을 수 있다.
또한, 제1 외측면(e1)과 제2 전극(161) 간의 최소 이격 거리는 제2 외측면(e2)과 제2 전극(161) 간의 최소 이격 거리보다 클 수 있다. 즉, 에지부(171-2)에서 제2 외측면(e2)은 제2 절연층(171c)과도 일부 접할 수 있다. 마찬가지로, 제1 외측면(e1)과 제1 전극(151) 간의 최소 이격 거리는 제2 외측면(e2)과 제1 전극(151) 간의 최소 이격 거리보다 클 수 있다. 이러한 구성에 의하여, 반사층(171b)은 제1 절연층(171a)과 제2 절연층(171c)에 의해 둘러싸여 반도체 구조물(120)과 전기적으로 절연될 수 있다.
나아가, 반사층(171b)은 외측면이 제1 홀(h1) 및 제2 홀(h2)에 인접할수록 수직 방향으로 두께가 감소할 수 있다. 이러한 구성에 의하여, 반사층(171b)은 외측면이 제1 절연층(171a)의 상부와 제2 절연층(171b) 하부에 위치하여 반도체 구조물과 전기적 절연을 이룰 수 있다. 그리고 제1 절연층(171a)과 제2 절연층(171b)이 반사층(171b)의 외측면에 인접하게 위치하며, 서로 접하여 내습성을 더욱 향상시되고 내구성이 개선될 수 있다.
도 10은 실시예에 따른 반도체 소자 패키지의 단면도이다.
도 10을 참조하면, 실시예에 따른 반도체 소자 패키지는 캐비티(CV)를 포함하는 몸체(BD), 몸체(BD) 상에 배치되는 제1 기판전극(31) 및 제2 기판전극(32), 제1 기판전극(31)과 캐비티(CV) 내에 배치되는 반도체 소자, 몸체(BD) 하부에 배치되는 기판패드(41, 42, 43) 및 캐비티(CV) 상에 배치되는 투광 부재(50)를 포함할 수 있다.
먼저, 몸체(BD)는 캐비티(CV)를 포함하고, 기판(10) 및 측벽(20)을 포함할 수 있다. 이 때, 캐비티(CV)는 패키지기판(10) 및 측벽(20)에 의해 정의될 수 있다. 즉, 캐비티(CV)는 투광 부재(50)가 상부에 배치되면 에어 갭(air gap)을 포함할 수 있다. 에어 갭은 공기가 채워진 공간을 의미할 수 있고, 하나의 에어 갭이 캐비티(CV)의 전체 영역에 걸쳐 형성될 수 있다. 그러나, 반드시 이에 한정되는 것은 아니며, 캐비티(CV) 내에는 공기 이외의 다양한 가스(예, 질소)가 충전될 수도 있으며, 고분자 등이 충진될 수도 있다.
패키지기판(10)은 몸체(BD)의 하부에 위치할 수 있다. 패키지기판(10)은 전도성 재질 또는 절연성 재질을 포함할 수 있다. 패키지기판(10)은 알루미늄(Al) 또는 구리(Cu)와 같은 금속 재질을 포함할 수도 있고, 세라믹과 같은 절연성 재질을 포함할 수 있다. 세라믹 소재는 저온 소성 세라믹(LTCC, low temperature co-fired ceramic) 또는 고온 소성 세라믹(HTCC, high temperature co-fired ceramic)을 포함할 수 있다. 일 예로서, 패키지기판(10)은 AlN과 같은 세라믹 소재를 포함할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 패키지기판(10)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3 등과 같은 다른 세라믹 소재를 포함할 수도 있다.
패키지기판(10)이 절연성 재질을 포함하는 경우 패키지기판(10) 상에는 제1 기판전극(31) 및 제2 기판전극(32)이 배치될 수 있다. 제1 기판전극(31)과 제2 기판전극(32)의 면적은 동일할 수 있으나 반드시 이에 한정하지 않는다.
그리고 제1 기판전극(31) 및 제2 기판전극(32) 사이에 더미부(35)가 배치될 수 있다. 더미부(35)는 열전도성 및 비전기전도성 재질로 이루어질 수 있다. 예컨대, Si 페이스트를 포함할 수 있다. 이에 따라, 더미부(35)는 상술한 제3 패드와 접촉하여 제3 패드를 통한 열을 전달 받아 외부로 제공할 수 있다. 더미부(35)는 후술하는 제3 기판패드(43)와 홀을 통해 연결되어 열 전달 및 방출을 수행할 수 있다.
또한, 패키지기판(10)은 복수 개의 비아홀(VH)을 포함할 수 있다. 복수 개의 비아홀(VH)은 후술하는 제1 기판전극(31) 및 제2 기판전극(32) 하부에 배치되고, 후술하는 제1 관통 전극(33) 및 제2 관통 전극(34) 등이 내부에 배치될 수 있다.
그리고 측벽(20)은 패키지기판(10)의 외측에 배치될 수 있다. 실시예로, 측벽(20)은 패키지기판(10)의 가장자리를 따라 배치될 수 있다.
또한, 측벽(20)은 다양한 재질로 이루어질 수 있다. 예컨대, 측벽(20)은 절연성 재질로 이루어질 수 있으며, 패키지기판(10)과 유사한 재질로 이루어질 수 있다. 다만, 이에 한정되는 것은 아니며, 패키지기판(10)과 열팽창 계수가 유사한 절연성 재질로 이루어질 수 있다. 뿐만 아니라, 측벽(20)은 금속 등의 전도성 물질을 포함하여 이루어질 수 있다. 예컨대, 측벽(20)은 Cu, Al을 포함하여 내부의 반도체 소자로부터 방출된 광을 상부를 향해 효율적으로 반사할 수 있다. 이 때, 측벽(20)이 전도성 물질을 포함하는 경우 후술하는 제1 기판전극(31) 및 제2 기판전극(32)과 이격되어 배치될 수 있다.
보다 구체적으로, 측벽(20)은 하부에 위치하는 제1 벽부(21) 및 제1 벽부(21) 상에 위치하는 제2 벽부(22)를 포함할 수 있다.
제1 벽부(21)는 패키지기판(10)의 상부에서 측부에 위치할 수 있다. 또한, 제1 벽부(21)는 패키지기판(10)의 상면과 접하도록 배치될 수 있다. 제1 벽부(21)는 제조 방법에 따라 복수 개의 층을 가질 수 있으나, 이에 한정되는 것은 아니다.
제2 벽부(22)는 측벽(20)에서 상부에 위치할 수 있다. 구체적으로, 제2 벽부(22)는 제1 벽부(21) 상에 배치될 수 있고, 제1 벽부(21)의 측부에 배치될 수 있다. 실시예로, 제2 벽부(22)는 제1 벽부(21)의 상면에서 외측에 배치될 수 있다.
제1 기판전극(31) 및 제2 기판전극(32)은 제1 패키지기판(10) 상에 배치될 수 있다. 제1 기판전극(31) 및 제2 기판전극(32)은 소정 거리로 이격되어 배치될 수 있다. 즉, 제1 기판전극(31) 및 제2 기판전극(32)은 전기적으로 분리될 수 있다.
그리고 제1 기판전극(31) 및 제2 기판전극(32)은 반도체 소자와 전기적으로 연결될 수 있다. 예를 들어, 반도체 소자의 제1 패드(153)가 제1 기판전극(31) 상에 배치되고 제1 패드(153)와 전기적으로 연결될 수 있다. 그리고 반도체 소자의 제2 패드(163)가 제2 기판전극(32) 상에 배치되고 제2 패드(163)와 전기적으로 연결될 수 있다.
제1 관통 전극(33) 및 제2 관통 전극(34)은 패키지기판(10)의 내측에 배치될 수 있다. 보다 구체적으로, 제1 관통 전극(33) 및 제2 관통 전극(34)은 패키지기판(10) 내의 비아홀(VH)에 배치될 수 있다.
그리고 제1 관통 전극(33)은 제1 기판전극(31)의 하부에 위치하고 제1 기판전극(31)과 전기적으로 연결될 수 있다. 그리고 제1 관통 전극(33)에 대응하여, 제2 관통 전극(34)은 제2 기판전극(32)의 하부에 위치하고, 제2 기판전극(32)과 전기적으로 연결될 수 있다. 이에, 제1 관통 전극(33)과 제2 관통 전극(34)은 각각 제1 기판전극(31)과 제2 기판전극(32)의 전기적 채널 및 열적 채널을 가질 수 있다. 이에 따라, 반도체 소자로부터의 전류 및 열은 제1 관통 전극(33)과 제2 관통 전극(34)을 통하여 패키지기판(10)의 하부로 제공될 수 있다.
또한, 반도체 소자는 제1 기판전극(31) 및 제2 기판전극(32) 상에 위치할 수 있다. 그리고 반도체 소자는 상술한 바와 같이 제1 패드(153) 및 제2 패드(163)를 통해 제1 기판전극(31) 및 제2 기판전극(32)과 전기적으로 연결되어 전류를 공급받을 수 있다. 그리고 반도체 소자는 상술한 다양한 실시예에 따른 반도체 소자가 적용될 수 있음을 이해해야 한다.
제1 기판패드(41), 제2 기판패드(42) 및 제3 기판패드(43)는 패키지기판(10)의 하부에 위치할 수 있다.
제1 기판패드(41) 및 제2 기판패드(42)는 패키지기판(10) 하부에서 서로 이격되어 배치될 수 있다. 이에 따라, 제1 기판패드(41)와 제2 기판패드(42)는 전기적으로 절연이 이루어질 수 있다. 그리고 제3 기판패드(43)는 제1 기판패드(41)와 제2 기판패드(42) 사이에 위치할 수 있다.
또한, 제1 기판패드(41)는 패키지기판(10)의 비아홀(VH) 내에 배치된 제1 관통 전극(33)과 전기적으로 연결될 수 있다. 이에 따라, 제1 기판패드(41)는 제1 관통 전극(33) 및 제1 기판전극(31)과 전기적 채널을 이룰 수 있다.
또한, 제2 기판패드(42)는 패키지기판(10)의 비아홀(VH) 내에 배치된 제2 관통 전극(34)과 전기적으로 연결될 수 있다. 이로써, 제2 기판패드(42)는 제2 관통 전극(34) 및 제2 기판전극(32)과 전기적 채널을 이룰 수 있다.
제3 기판패드(43)는 제1 기판패드(41) 및 제2 기판패드(42)와 이격되어 배치될 수 있다. 즉, 제3 기판패드(43)는 제1 기판전극(31) 및 제2 기판전극(32)과는 전기적으로 연결이 이루어지지 않을 수 있다. 이에 따라, 제3 기판패드(43)는 더미 패드일 수 있다. 다만, 상술한 바와 같이, 더미부(35)와 홀을 통해 연결되어 방열이 수행될 수 있다. 이에 따라, 제3 기판패드(43)는 반도체 소자의 구동에 따라 발생한 열을 외부로 용이하게 방출할 수 있다. 즉, 제3 기판패드(43)는 실시예에 따른 반도체 소자 패키지의 신뢰성을 개선할 수 있다.
투광 부재(50)는 몸체(BD) 내 또는 몸체(BD) 상에 위치할 수 있다. 즉, 투광 부재(50)는 측벽(20)의 제1 벽부(21) 상에 또는 제2 벽부(22) 상에 위치할 수 있다투광 부재(50)는 투광성 재질로 이루어질 수 있다. 특히, 반도체 소자에서 방출되는 광의 파장 대역에 대한 광 투과도가 높은 물질로 이루어질 수 있다. 예컨대, 반도체 소자가 자외선 파장 대역을 중심 파장으로 하는 광을 방출하는 경우, 투광 부재(50)도 자외선 파장 대역을 중심 파장으로 하는 광에 대한 투과도가 높은 물질로 이루어질 수 있다.
반도체 소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 살균 장치, 경화 장치, 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.
살균 장치는 실시 예에 따른 반도체 소자를 구비하여 원하는 영역을 살균할 수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.
예시적으로 정수기는 순환하는 물을 살균하기 위해 실시 예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.
경화 장치는 실시 예에 따른 반도체 소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 최광의 개념일 수 있다. 예시적으로 경화장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.
조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.
반도체 소자는 표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있다.
반도체 소자는 상술한 발광 다이오드 외에 레이저 다이오드일 수도 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.

Claims (10)

  1. 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물;
    상기 제1 도전형 반도체층 상에 배치되는 제1 전극;
    상기 제2 도전형 반도체층 상에 배치된 제2 전극;
    상기 반도체 구조물 상에 배치되는 제1 절연층;
    상기 제1 절연층 상에 배치되는 반사층; 및
    상기 제1 절연층 및 상기 반사층 상에 배치되어 상기 제1 절연층 및 상기 반사층을 덮는 제2 절연층;을 포함하고,
    상기 제2 절연층은 상기 제1 전극이 배치되는 제1 홀 및 상기 제2 전극이 배치되는 제2 홀을 포함하고,
    상기 반사층은 상기 제1 홀 및 상기 제2 홀에 인접할수록 두께가 감소하고 상기 반도체 구조물과 절연되는 반도체 소자.
  2. 제1항에 있어서,
    상기 반사층은 상기 제1 홀의 측면 또는 상기 제2 홀의 측면과 수직으로 중첩되는 제1 외측면을 포함하고,
    상기 제1 절연층은 상기 제1 홀의 측면 또는 상기 제2 홀의 측면과 수직으로 중첩되는 제2 외측면을 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 외측면은,
    인접한 상기 제1 전극 또는 상기 제2 전극으로부터 이격 거리가 가장 큰 제1 지점 및
    인접한 상기 제1 전극 또는 상기 제2 전극으로부터 이격 거리가 가장 작은 제2 지점을 포함하고,
    상기 제1 지점에서 수직으로 제2 외측면 간의 거리는 상기 제2 지점에서 수직으로 제2 외측면 간의 거리보다 큰 반도체 소자.
  4. 제2항에 있어서,
    상기 제1 절연층은 제1 경사면을 포함하는 제1 서브절연층 및 상기 제1 서브절연층 상에 배치되고 굴절률이 상이하며 제2 경사면을 포함하는 제2 서브절연층;을 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 경사면과 상기 제2 경사면은 동일 면을 이루고,
    상기 반도체 구조물의 상면과 이루는 상기 제1 경사면의 제1 각도는 상기 반도체 구조물의 상면과 이루는 상기 제2 경사면의 제2 각도와 동일한 반도체 소자.
  6. 제4항에 있어서,
    상기 제1 각도는 상기 제2 각도보다 큰 반도체 소자.
  7. 제2항에 있어서,
    상기 제1 외측면과 상기 제1 전극 간의 최소 이격 거리는 상기 제2 외측면과 상기 제1 전극 간의 최소 이격 거리보다 큰 반도체 소자.
  8. 제4항에 있어서,
    상기 제1 서브 절연층은 상기 제2 경사면과 상기 제1 경사면 사이에 배치되는 제1 평탄면을 더 포함하고,
    상기 제1 경사면, 상기 제1 상면 및 상기 제2 경사면은 순차로 접하며,
    제1 경사면과 상기 제1 전극 간의 최소 이격 거리는 상기 제2 경사면과 상기 제1 전극 간의 최소 이격 거리보다 작은 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 경사면, 상기 제2 경사면 및 상기 제1 평탄면과 상기 반사층 사이에 배치되는 공극;을 더 포함하는 반도체 소자.
  10. 제1항에 있어서,
    제2 절연층은 SiOxNy를 포함하고, x+y=1이고, x는 0 내지 0.7인 반도체 소자.
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