KR20210025583A - Multi-layered ceramic electronic parts and fabricating method thereof - Google Patents

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Abstract

According to an embodiment of the present invention, provided is a multilayered ceramic electronic component, which includes: a ceramic body including an internal electrode and a dielectric layer; an electrode layer formed on at least one surface of the ceramic body and electrically connected to the internal electrode; and a conductive resin layer formed on the electrode layer and including a plurality of metal particles and base resins, wherein the electrode layer has a surface roughness to be connected to the conductive resin layer, and the surface roughness of the electrode layer is 1 um or more and the thickness of the electrode layer is 20% or less. Accordingly, the present invention can improve a coupling force between the conductive reins layer and a bottom electrode layer.

Description

적층 세라믹 전자부품 및 그 제조방법{Multi-layered ceramic electronic parts and fabricating method thereof}Multi-layered ceramic electronic parts and fabricating method thereof

본 발명은 적층 세라믹 전자부품 및 그 제조방법에 관한 것이다.The present invention relates to a multilayer ceramic electronic component and a method of manufacturing the same.

세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 유전체층을 사이에 두고 대향 배치되는 내부 전극, 상기 내부 전극에 전기적으로 접속된 외부 전극을 포함한다.Among ceramic electronic components, a multilayer ceramic capacitor includes a plurality of stacked dielectric layers, internal electrodes disposed opposite to each other with the dielectric layers interposed therebetween, and external electrodes electrically connected to the internal electrodes.

적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.Multilayer ceramic capacitors are widely used as parts of mobile communication devices such as computers, PDAs, and mobile phones due to the advantages of small size, high capacity and easy mounting.

최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다. In recent years, as electronic products are miniaturized and multifunctional, chip components are also miniaturized and highly functional. Therefore, multilayer ceramic capacitors are also required for high-capacity products having a small size and a large capacity.

이를 위해 유전체층 및 내부 전극층의 두께를 얇게 하여 많은 수의 유전체층을 적층한 적층 세라믹 커패시터가 제조되고 있으며, 외부 전극 역시 박층화되고 있다.To this end, a multilayer ceramic capacitor in which a large number of dielectric layers are stacked by thinning the thickness of the dielectric layer and the internal electrode layer has been manufactured, and the external electrode is also thinned.

또한 자동차나 의료기기 같이 고신뢰성을 요구하는 분야들의 많은 기능들이 전자화되고 수요가 증가함에 따라 이에 부합되게 적층 세라믹 커패시터 역시 고신뢰성이 요구된다.In addition, as many functions in fields requiring high reliability, such as automobiles and medical devices, are electronicized and demand increases, multilayer ceramic capacitors are also required to have high reliability.

이러한 고신뢰성에서 문제가 되는 요소는 도금공정 시 발생하는 도금액 침투, 외부 충격에 의한 크랙발생 등이 있다. Factors that cause problems in such high reliability include penetration of the plating solution occurring during the plating process, and the occurrence of cracks due to external impact.

이에 상기 문제점을 해결하기 위한 수단으로 외부 전극의 전극층과 도금층 사이에 전도성 물질을 함유하는 수지 조성물을 도포하여 외부 충격을 흡수하고 도금액 침투를 막아 신뢰성을 향상시키고 있다. Accordingly, as a means to solve the above problem, a resin composition containing a conductive material is applied between the electrode layer of the external electrode and the plating layer to absorb external impact and prevent penetration of the plating solution, thereby improving reliability.

그러나, 전도성 물질을 함유하는 수지 조성물을 도포한 전도성 수지층의 경우 수지가 경화 후 굳어 하부의 전극층과 결합을 이루게 되나, 이는 소성 타입의 전극에 비해 낮은 결합력을 가진다.However, in the case of a conductive resin layer coated with a resin composition containing a conductive material, the resin is hardened after curing to form a bond with the lower electrode layer, but this has a lower bonding strength than the plastic type electrode.

상기와 같이 전도성 수지층과 하부의 전극층 사이의 접착력이 부족할 경우 후 공정 진행 과정에서 전극층이 분리될 수 있는 문제점이 있으며, 기판에 실장시 전자부품의 특성상 가해지는 열 등에 의해 전극 간 분리가 일어날 수 있다. As described above, if the adhesive strength between the conductive resin layer and the lower electrode layer is insufficient, there is a problem that the electrode layer may be separated during the subsequent process, and separation between the electrodes may occur due to heat applied due to the characteristics of the electronic component when mounted on the substrate. have.

따라서, 전도성 수지층과 하부 전극층 사이의 계면 분리 현상 및 전극간 분리를 개선한 적층 세라믹 커패시터가 요구된다.Accordingly, there is a need for a multilayer ceramic capacitor having improved inter-electrode separation and interfacial separation between a conductive resin layer and a lower electrode layer.

일본공개특허 공보 제 2005-051226호Japanese Published Patent Publication No. 2005-051226

본 발명은 전도성 수지층과 하부 전극층 사이의 결합력이 향상된 적층 세라믹 전자부품 및 그 제조방법을 제공하고자 한다. An object of the present invention is to provide a multilayer ceramic electronic component having improved bonding strength between a conductive resin layer and a lower electrode layer, and a method of manufacturing the same.

본 발명의 일 실시형태에 의하면 내부전극 및 유전체층을 포함하는 세라믹 바디, 상기 세라믹 바디의 적어도 일면에 형성되며, 상기 내부전극과 전기적으로 접속하는 전극층 및 상기 전극층 상에 형성되며 복수의 금속 입자와 베이스 수지를 포함하는 전도성 수지층을 포함하며, 상기 전극층은 표면에 조도가 형성되어 상기 전도성 수지층과 접속하며, 상기 전극층의 표면 조도는 1 μm 이상, 상기 전극층 두께의 20% 이하를 만족하는 적층 세라믹 전자부품을 제공한다.According to an embodiment of the present invention, a ceramic body including an internal electrode and a dielectric layer, an electrode layer formed on at least one surface of the ceramic body and electrically connected to the internal electrode, and a plurality of metal particles and a base are formed on the electrode layer. A multilayer ceramic comprising a conductive resin layer containing a resin, wherein the electrode layer has a roughness formed on a surface to be connected to the conductive resin layer, and the surface roughness of the electrode layer is 1 μm or more and 20% or less of the thickness of the electrode layer. Provide electronic components.

본 발명의 다른 실시형태는 유전체 층 및 내부 전극을 포함하는 세라믹 바디를 형성하는 단계, 상기 내부 전극의 일단과 전기적으로 연결되도록 상기 세라믹 바디의 단면에 전극층을 형성하는 단계, 상기 전극층 표면에 조도를 형성하는 단계 및 상기 표면에 조도를 형성한 전극층 상에 도전성 금속 입자 및 열경화성 수지를 포함하는 전도성 수지 조성물을 도포하여 전도성 수지층을 형성하는 단계를 포함하며, 상기 전극층의 표면 조도는 1 μm 이상, 상기 전극층 두께의 20% 이하를 만족하는 적층 세라믹 전자부품의 제조방법을 제공할 수 있다.In another embodiment of the present invention, forming a ceramic body including a dielectric layer and an internal electrode, forming an electrode layer on an end surface of the ceramic body so as to be electrically connected to one end of the internal electrode, and applying roughness to the surface of the electrode layer. Forming a conductive resin layer by applying a conductive resin composition including conductive metal particles and a thermosetting resin on the electrode layer having roughness on the surface thereof, wherein the surface roughness of the electrode layer is 1 μm or more, A method of manufacturing a multilayer ceramic electronic component that satisfies 20% or less of the thickness of the electrode layer may be provided.

본 발명의 일 실시형태에 따르면 하부 전극층의 표면에 조도를 형성하여 전도성 수지층과 하부 전극층 사이의 결합력을 향상시킨 적층 세라믹 전자부품 및 그 제조방법을 제공할 수 있다.According to an embodiment of the present invention, it is possible to provide a multilayer ceramic electronic component in which roughness is formed on the surface of a lower electrode layer to improve bonding strength between a conductive resin layer and a lower electrode layer, and a method of manufacturing the same.

도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 나타내는 사시도이다.
도 2는 도 1의 I-I' 단면도이다.
도 3은 도 2의 A 영역을 확대하여 도시한 도면이다.
도 4는 도 3의 B 영역을 확대하여 도시한 도면이다.
도 5는 본 발명 다른 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 나타내는 제조 공정도이다.1 is a perspective view illustrating a multilayer ceramic electronic component according to an exemplary embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line II′ of FIG. 1.
FIG. 3 is an enlarged view of area A of FIG. 2.
FIG. 4 is an enlarged view of area B of FIG. 3.
5 is a manufacturing process diagram illustrating a method of manufacturing a multilayer ceramic electronic component according to another exemplary embodiment of the present invention.

본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Embodiments of the present invention may be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, embodiments of the present invention are provided to more completely explain the present invention to those with average knowledge in the art. Accordingly, the shapes and sizes of elements in the drawings may be exaggerated for clearer explanation, and elements indicated by the same reference numerals in the drawings are the same elements.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when a part "includes" a certain component, it means that other components may be further included rather than excluding other components unless specifically stated to the contrary.

또한 명세서 전체에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미할 수 있는 것으로 문맥에 따라 적절히 해석되어야 한다.In addition, throughout the specification, the term "formed on" not only means that it is formed by direct contact, but may mean that other components may be further included therebetween, and should be properly interpreted according to the context.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.In addition, in the drawings, portions irrelevant to the description are omitted in order to clearly describe the present invention, and the thickness is enlarged to clearly express various layers and regions, and similar reference numerals are attached to similar portions throughout the specification. Let's do it.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다. 이하에서 적층 세라믹 전자부품은 적층 세라믹 커패시터를 일 예로 하여 설명하나, 본 발명이 이에 한정되는 것은 아니다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. Hereinafter, the multilayer ceramic electronic component is described using a multilayer ceramic capacitor as an example, but the present invention is not limited thereto.

적층 세라믹 전자부품Multilayer Ceramic Electronic Components

도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 나타내는 사시도이다.1 is a perspective view illustrating a multilayer ceramic electronic component according to an exemplary embodiment of the present invention.

도 2는 도 1의 I-I' 단면도이다.FIG. 2 is a cross-sectional view taken along line II′ of FIG. 1.

도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 적층 세라믹 커패시터 일 수 있으며, 세라믹 바디(110) 및 외부전극(131, 132)을 포함한다.1 and 2, the multilayer ceramic electronic component 100 according to an embodiment of the present invention may be a multilayer ceramic capacitor, and includes a ceramic body 110 and external electrodes 131 and 132.

상기 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층과, 상하 마진부로서 액티브층의 상하부에 각각 형성된 상부 및 하부 커버층을 포함할 수 있다. 상기 액티브층은 유전체층(111)과 내부전극(121,122)을 포함하며, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부전극(121,122)이 교대로 형성될 수 있다.The ceramic body 110 may include an active layer as a part contributing to the formation of a capacitor, and upper and lower cover layers respectively formed on upper and lower portions of the active layer as upper and lower margins. The active layer includes a dielectric layer 111 and internal electrodes 121 and 122, and a plurality of first and second internal electrodes 121 and 122 may be alternately formed with the dielectric layer 111 interposed therebetween.

본 발명의 일 실시형태에서, 세라믹 바디(110)는 형상에 있어 특별히 제한은 없지만, 실질적으로 육면체 형상일 수 있다. 칩 소성 시 세라믹 분말의 소성 수축과 내부전극 패턴 존부에 따른 두께차이 및 세라믹 바디 모서리부의 연마로 인하여, 세라믹 바디(110)는 완전한 육면체 형상은 아니지만 실질적으로 육면체에 가까운 형상을 가질 수 있다.In one embodiment of the present invention, the ceramic body 110 is not particularly limited in shape, but may have a substantially hexahedral shape. During chip firing, the ceramic body 110 may not have a complete hexahedral shape, but may have a shape close to a hexahedral shape due to the sintering shrinkage of the ceramic powder, the difference in thickness according to the presence or absence of the internal electrode pattern, and the polishing of the edges of the ceramic body.

본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.When the direction of the hexahedron is defined in order to clearly describe the embodiments of the present invention, L, W, and T indicated on the drawings represent a length direction, a width direction, and a thickness direction, respectively. Here, the thickness direction may be used in the same concept as the stacking direction in which the dielectric layers are stacked.

상기 내부전극은 제1 및 제2 내부전극(121,122)으로 이루어지며 제1 및 제2 내부전극은 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다. The internal electrodes include first and second internal electrodes 121 and 122, and the first and second internal electrodes may be disposed to face each other with the dielectric layer 111 interposed therebetween.

제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 전도성 금속을 포함하는 전도성 페이스트를 인쇄하여 유전체층(111)의 적층 방향을 따라 세라믹 바디(110)의 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.The first and second internal electrodes 121 and 122 are a pair of electrodes having different polarities, and the dielectric layer 111 is laminated by printing a conductive paste containing a conductive metal with a predetermined thickness on the dielectric layer 111 It may be formed to be alternately exposed through both end surfaces of the ceramic body 110 along a direction, and may be electrically insulated from each other by a dielectric layer 111 disposed in the middle.

즉, 제1 및 제2 내부 전극(121, 122)은 세라믹 바디(110)의 양 단면을 통해 번갈아 노출되는 부분을 통해 외부 전극과 각각 전기적으로 연결될 수 있다. 상기 외부전극은 제1 외부전극(131) 및 제2 외부전극(132)을 포함하며, 제1 내부전극(121)은 제1 외부전극(131)과, 제2 내부전극(122)은 제2 외부전극(132)과 각각 전기적으로 연결될 수 있다.That is, the first and second internal electrodes 121 and 122 may be electrically connected to the external electrodes through portions alternately exposed through both end surfaces of the ceramic body 110. The external electrode includes a first external electrode 131 and a second external electrode 132, and the first internal electrode 121 is a first external electrode 131 and the second internal electrode 122 is a second Each of the external electrodes 132 may be electrically connected.

따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.Therefore, when a voltage is applied to the first and second external electrodes 131 and 132, electric charges are accumulated between the first and second internal electrodes 121 and 122 that face each other, and at this time, the multilayer ceramic capacitor 100 is electrostatically charged. The capacitance is proportional to the area of the overlapping regions of the first and second internal electrodes 121 and 122.

이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 바디(110)의 크기와 용량을 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The thickness of the first and second internal electrodes 121 and 122 may be determined according to the use, for example, may be determined to be within the range of 0.2 to 1.0 μm in consideration of the size and capacity of the ceramic body 110, The present invention is not limited thereto.

또한, 제1 및 제2 내부 전극(121, 122)에 포함되는 전도성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.In addition, the conductive metal included in the first and second internal electrodes 121 and 122 may be nickel (Ni), copper (Cu), palladium (Pd), or an alloy thereof, and the present invention is limited thereto. no.

이때, 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 임의로 변경할 수 있으며, 세라믹 바디(110)의 크기와 용량을 고려하여 1 층의 두께는 소성 후 0.1 내지 10 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.At this time, the thickness of the dielectric layer 111 can be arbitrarily changed according to the capacity design of the multilayer ceramic capacitor, and the thickness of one layer can be 0.1 to 10 μm after firing in consideration of the size and capacity of the ceramic body 110. However, the present invention is not limited thereto.

또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.In addition, the dielectric layer 111 may include a ceramic powder having a high dielectric constant, for example, barium titanate (BaTiO 3 )-based or strontium titanate (SrTiO 3 )-based powder, but the present invention is not limited thereto.

상부 및 하부 커버층은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다. 상부 및 하부 커버층은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층의 상하면에 각각 상하 방향으로 적층하여 형성된 것으로 볼 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121,122)의 손상을 방지하는 역할을 수행할 수 있다.The upper and lower cover layers may have the same material and configuration as the dielectric layer 111 except that they do not include internal electrodes. The upper and lower cover layers can be viewed as being formed by stacking a single dielectric layer or two or more dielectric layers on the upper and lower surfaces of the active layer, respectively, in the vertical direction. It can play a role in preventing damage.

외부전극(131, 132)은 상기 내부전극(121, 122)과 전기적으로 접속하는 전극층(131a, 132a) 및 상기 전극층(131a, 132a) 상에 형성되며 복수의 금속 입자와 베이스 수지를 포함하는 전도성 수지층(131b, 132b)을 포함한다.The external electrodes 131 and 132 are formed on the electrode layers 131a and 132a electrically connected to the internal electrodes 121 and 122 and the electrode layers 131a and 132a, and include a plurality of metal particles and a base resin. It includes resin layers 131b and 132b.

상기 제1 외부전극(131)은 제1 전극층(131a) 및 전도성 수지층(131b)을 포함할 수 있으며, 상기 제2 외부전극(132)은 제2 전극층(132a) 및 전도성 수지층(132b)을 포함할 수 있다.The first external electrode 131 may include a first electrode layer 131a and a conductive resin layer 131b, and the second external electrode 132 includes a second electrode layer 132a and a conductive resin layer 132b. It may include.

나아가 상기 제1 및 제2 외부전극(131,132)은 전도성 수지층(131b, 132b) 상에 형성되는 도금층을 더 포함할 수 있다.Furthermore, the first and second external electrodes 131 and 132 may further include a plating layer formed on the conductive resin layers 131b and 132b.

상기 제1 및 제2 전극층(131a, 132a)은 제1 및 제2 내부전극(121, 122)과 직접적으로 연결되어 외부전극과 내부전극 간 전기적 도통을 확보한다.The first and second electrode layers 131a and 132a are directly connected to the first and second internal electrodes 121 and 122 to secure electrical conduction between the external and internal electrodes.

상기 제1 및 제2 전극층(131a, 132a)은 전도성 금속을 포함할 수 있으며, 상기 전도성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며 본 발명이 이에 한정되는 것은 아니다.The first and second electrode layers 131a and 132a may include a conductive metal, and the conductive metal may be nickel (Ni), copper (Cu), palladium (Pd), gold (Au), or an alloy thereof. And the present invention is not limited thereto.

상기 제1 및 제2 전극층(131a, 132a)은 전도성 금속을 포함하는 페이스트의 소성에 의해 형성되는 소성형 전극일 수 있다.The first and second electrode layers 131a and 132a may be plastic electrodes formed by firing a paste containing a conductive metal.

상기 제1 및 제2 전극층(131a, 132a) 상에는 전도성 수지층(131b, 132b)이 배치될 수 있다. 즉, 상기 제1 및 제2 전극층의 외측에는 전도성 수지층이 배치될 수 있다.Conductive resin layers 131b and 132b may be disposed on the first and second electrode layers 131a and 132a. That is, a conductive resin layer may be disposed outside the first and second electrode layers.

또한 도시되지 않았으나, 상기 전도성 수지층(131b, 132b)의 외측에는 도금층이 배치될 수 있다.Also, although not shown, a plating layer may be disposed outside the conductive resin layers 131b and 132b.

본 명세서에서 세라믹 바디(110)가 존재하는 방향을 외부전극(131, 132)의 내측으로, 세라믹 바디(110)가 존재하지 않는 방향을 외부전극(131, 132)의 외측으로 정의한다.In the present specification, a direction in which the ceramic body 110 exists is defined as an inner side of the external electrodes 131 and 132, and a direction in which the ceramic body 110 does not exist is defined as an outer side of the external electrodes 131 and 132.

도 3은 도 2의 A 영역을 확대하여 도시한 도면이다.FIG. 3 is an enlarged view of area A of FIG. 2.

A 영역은 제1 외부전극(131)의 단부를 확대하여 도시하였으나, 제1 외부전극은 제1 내부전극과 전기적으로 접속하며, 제2 외부전극은 제2 내부전극과 접속하는 차이가 있을 뿐, 제1 외부전극과 제2 외부전극의 구성은 유사하므로, 이하 제1 외부전극(131)을 기준으로 설명하나 이는 제2 외부전극(132)에 관한 설명을 포함하는 것으로 본다.Area A is illustrated by expanding the end of the first external electrode 131, but there is only a difference in that the first external electrode is electrically connected to the first internal electrode, and the second external electrode is connected to the second internal electrode. Since the configurations of the first external electrode and the second external electrode are similar, the description will be made on the basis of the first external electrode 131, but it is considered to include a description of the second external electrode 132.

도 3에 도시된 바와 같이 상기 전도성 수지층(131b)은 복수의 금속 입자(11)와 베이스 수지(12)를 포함하며, 상기 베이스 수지(12)는 열경화성 수지를 포함할 수 있다. 상기 열경화성 수지는 이에 제한되는 것은 아니나 에폭시 수지일 수 있다.As shown in FIG. 3, the conductive resin layer 131b includes a plurality of metal particles 11 and a base resin 12, and the base resin 12 may include a thermosetting resin. The thermosetting resin is not limited thereto, but may be an epoxy resin.

상기 금속 입자(11)는 구리, 은, 니켈 및 이들의 합금 중 하나 이상을 포함할 수 있으며, 상기 금속 입자(11)는 은으로 코팅된 구리를 포함할 수 있다. 상기 복수의 금속 입자(11) 중 일부는 상기 전도성 수지층의 표면에서 외부로 노출될 수 있다.The metal particles 11 may include at least one of copper, silver, nickel, and alloys thereof, and the metal particles 11 may include copper coated with silver. Some of the plurality of metal particles 11 may be exposed to the outside from the surface of the conductive resin layer.

본 발명의 일 실시형태에 따르면, 상기 전극층(131a, 132a)은 표면에 조도가 형성되어 상기 전도성 수지층(131b, 132b)과 접속한다.According to an embodiment of the present invention, the electrode layers 131a and 132a are connected to the conductive resin layers 131b and 132b by forming roughness on their surfaces.

최근 적층 세라믹 커패시터는 고신뢰성이 요구되며, 이러한 고신뢰성에서 문제가 되는 요소는 도금공정 시 발생하는 도금액 침투, 외부 충격에 의한 크랙발생 등이 있다. Recently, multilayer ceramic capacitors are required to have high reliability, and factors that cause problems in such high reliability include penetration of a plating solution occurring during the plating process, and cracks due to external impacts.

이에 상기 문제점을 해결하기 위한 수단으로 외부 전극의 전극층과 도금층 사이에 전도성 물질을 함유하는 수지 조성물을 도포하여 외부 충격을 흡수하고 도금액 침투를 막아 신뢰성을 향상시키고 있다. Accordingly, as a means to solve the above problem, a resin composition containing a conductive material is applied between the electrode layer of the external electrode and the plating layer to absorb external impact and prevent penetration of the plating solution, thereby improving reliability.

전도성 물질을 함유하는 수지 조성물을 도포한 전도성 수지층의 경우 수지가 경화 후 굳어 하부의 전극층과 결합을 이루게 되나, 이는 소성 타입의 전극에 비해 낮은 결합력을 가진다.In the case of a conductive resin layer coated with a resin composition containing a conductive material, the resin is hardened after curing to form a bond with the lower electrode layer, but this has a lower bonding strength than the plastic type electrode.

상기와 같이 전도성 수지층과 하부의 전극층 사이의 접착력이 부족할 경우 후 공정 진행 과정에서 전극층이 분리될 수 있는 문제점이 있으며, 기판에 실장시 전자부품의 특성상 가해지는 열 등에 의해 전극 간 분리가 일어날 수 있다. As described above, if the adhesive strength between the conductive resin layer and the lower electrode layer is insufficient, there is a problem that the electrode layer may be separated during the subsequent process, and separation between the electrodes may occur due to heat applied due to the characteristics of the electronic component when mounted on the substrate. have.

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 전극층(131a, 132a)은 표면에 조도가 형성되어 전도성 수지층(131b, 132b)과 접속하므로써, 전도성 수지층과 하부 전극층 사이의 계면 분리 현상 및 전극간 분리를 개선할 수 있다.The electrode layers 131a and 132a of the multilayer ceramic capacitor according to the embodiment of the present invention have a roughness formed on the surface and are connected to the conductive resin layers 131b and 132b, so that the interface separation between the conductive resin layer and the lower electrode layer and the electrode Liver separation can be improved.

또한, 상기 전도성 수지층(131b, 132b)의 복수의 금속 입자(11)는 상기 표면에 조도가 형성된 전극층(131a, 132a)과 접속할 수 있다.In addition, the plurality of metal particles 11 of the conductive resin layers 131b and 132b may be connected to the electrode layers 131a and 132a having roughness formed on the surface.

본 발명의 일 실시형태에 따르면, 상기 전극층(131a, 132a)의 표면에 조도가 형성되기 때문에, 일반적인 적층 세라믹 커패시터의 전극층에 비하여 바표면적이 증가하여 전도성 수지층(131b, 132b)의 복수의 금속 입자(11)가 전극층과 보다 많이 접속할 수 있다.According to an embodiment of the present invention, since roughness is formed on the surface of the electrode layers 131a and 132a, the bar surface area is increased compared to the electrode layer of a general multilayer ceramic capacitor, and a plurality of metals of the conductive resin layers 131b and 132b The particles 11 can connect more with the electrode layer.

이로 인하여, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 외부전극의 전도성이 개선될 수 있다.Accordingly, the conductivity of the external electrode of the multilayer ceramic capacitor according to the exemplary embodiment of the present invention may be improved.

상기 전극층(131a, 132a)의 표면에 조도를 형성하는 방법은 특별히 제한되지 않으며, 예를 들어 에칭 또는 샌드 블라스트 방법으로 수행될 수 있다.A method of forming roughness on the surface of the electrode layers 131a and 132a is not particularly limited, and may be performed, for example, by etching or sand blasting.

구체적으로, 상기 세라믹 바디(100)의 소성이 완료된 후에 인위적으로 상기 구리(Cu)를 포함하는 전극층(131a, 132a)의 표면조도를 형성하고 조절하기 위해 샌드 블래스터(sand blaster) 공법을 적용할 수 있다. Specifically, after firing of the ceramic body 100 is completed, a sand blaster method may be applied to artificially form and control the surface roughness of the electrode layers 131a and 132a containing copper (Cu). have.

샌드 블래스터 공법도 구리(Cu)를 포함하는 전극층(131a, 132a)의 표면 조도만을 높일 수 있으므로, 적층 세라믹 전자부품의 신뢰성에는 영향을 주지 않는다.The sand blasting method can also increase only the surface roughness of the electrode layers 131a and 132a containing copper (Cu), so it does not affect the reliability of the multilayer ceramic electronic component.

도 4는 도 3의 B 영역을 확대하여 도시한 도면이다.FIG. 4 is an enlarged view of area B of FIG. 3.

도 4를 참조하면, 상기 전극층(131a)의 표면 조도(tr)는 1 μm 이상, 상기 전극층(131a) 두께(te)의 20% 이하를 만족할 수 있다.Referring to FIG. 4, the surface roughness tr of the electrode layer 131a may satisfy 1 μm or more and 20% or less of the thickness te of the electrode layer 131a.

본 발명의 일 실시형태에 따르면 상기 전극층(131a)의 표면 조도(tr)가 1 μm 이상, 상기 전극층(131a) 두께(te)의 20% 이하를 만족하도록 형성함으로써, 전도성 수지층(131b, 132b)과 하부 전극층(131a, 132a) 사이의 결합력을 향상시킬 수 있다.According to an embodiment of the present invention, the conductive resin layers 131b and 132b are formed so that the surface roughness tr of the electrode layer 131a is 1 μm or more and 20% or less of the thickness te of the electrode layer 131a is formed. ) And the lower electrode layers 131a and 132a may be improved.

상기 전극층(131a)의 표면 조도(tr)가 1 μm 미만일 경우에는 표면 조도가 너무 작아 전도성 수지층(131b, 132b)과 하부 전극층(131a, 132a) 사이의 결합력 향상 효과가 미비할 수 있다.When the surface roughness tr of the electrode layer 131a is less than 1 μm, the surface roughness is too small, and the effect of improving the bonding strength between the conductive resin layers 131b and 132b and the lower electrode layers 131a and 132a may be insufficient.

상기 전극층(131a)의 표면 조도(tr)가 상기 전극층(131a) 두께(te)의 20%를 초과하는 경우에는 두께가 상대적으로 작은 코너 부분이 노출되어 내습 신뢰성이 저하될 수 있다.When the surface roughness tr of the electrode layer 131a exceeds 20% of the thickness te of the electrode layer 131a, a corner portion having a relatively small thickness may be exposed, thereby deteriorating moisture resistance reliability.

적층 세라믹 전자부품의 제조방법Method for manufacturing multilayer ceramic electronic components

도 5는 본 발명 다른 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 나타내는 제조 공정도이다.5 is a manufacturing process diagram illustrating a method of manufacturing a multilayer ceramic electronic component according to another exemplary embodiment of the present invention.

도 5를 참조하면 본 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 유전체 층 및 내부 전극을 포함하는 세라믹 바디를 형성하는 단계, 상기 내부 전극의 일단과 전기적으로 연결되도록 상기 세라믹 바디의 단면에 전극층을 형성하는 단계, 상기 전극층 표면에 조도를 형성하는 단계 및 상기 표면에 조도를 형성한 전극층 상에 도전성 금속 입자 및 열경화성 수지를 포함하는 전도성 수지 조성물을 도포하여 전도성 수지층을 형성하는 단계를 포함한다.Referring to FIG. 5, the method of manufacturing a multilayer ceramic capacitor according to the present embodiment includes forming a ceramic body including a dielectric layer and an internal electrode, and forming an electrode layer on an end surface of the ceramic body to be electrically connected to one end of the internal electrode. Forming, forming a roughness on the surface of the electrode layer, and forming a conductive resin layer by applying a conductive resin composition including conductive metal particles and a thermosetting resin on the electrode layer having the roughness formed on the surface.

이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 대하여 설명하나, 이에 제한되는 것은 아니며, 이하 적층 세라믹 커패시터를 일 예로하여 설명한다.Hereinafter, a method of manufacturing a multilayer ceramic electronic component according to an exemplary embodiment will be described, but the present invention is not limited thereto. Hereinafter, a multilayer ceramic capacitor will be described as an example.

또한 본 실시형태의 적층 세라믹 커패시터의 제조방법에 관한 설명 중 상술한 적층 세라믹 커패시터와 중복되는 설명은 생략하도록 한다.In addition, in the description of the method of manufacturing the multilayer ceramic capacitor of the present embodiment, descriptions overlapping with those of the multilayer ceramic capacitor described above will be omitted.

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층 및 커버층을 형성할 수 있다. In a method of manufacturing a multilayer ceramic capacitor according to an embodiment of the present invention, first, a slurry formed including a powder such as barium titanate (BaTiO 3 ) is applied and dried on a carrier film to form a plurality of ceramic green sheets. Provided, and thereby, a dielectric layer and a cover layer can be formed.

상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.The ceramic green sheet may be prepared by mixing ceramic powder, a binder, and a solvent to prepare a slurry, and the slurry may be prepared in a sheet form having a thickness of several μm by a doctor blade method.

다음으로, 니켈 분말을 포함하는 내부전극용 전도성 페이스트를 마련할 수 있다.Next, a conductive paste for internal electrodes including nickel powder may be prepared.

상기 그린시트 상에 상기 내부전극용 전도성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 내부전극이 인쇄된 그린시트를 복수 층 적층하고 적층체의 상하면에 내부전극이 인쇄되지 않은 그린시트를 복수 적층한 뒤 소성하여 세라믹 바디(110)를 만들 수 있다. After forming internal electrodes by applying the conductive paste for internal electrodes on the green sheet by a screen printing method, a plurality of layers of green sheets printed with internal electrodes are stacked, and a green sheet with no internal electrodes printed on the top and bottom of the stack is formed. After stacking a plurality of layers, the ceramic body 110 may be manufactured by firing.

상기 세라믹 바디는 내부전극(121,122), 유전체층(111) 및 커버층을 포함하며, 상기 유전체층은 내부전극이 인쇄된 그린시트가 소성되여 형성된 것이며, 상기 커버층은 내부전극이 인쇄되지 않은 그린시트가 소성되어 형성된 것이다.The ceramic body includes internal electrodes 121 and 122, a dielectric layer 111, and a cover layer, and the dielectric layer is formed by firing a green sheet on which internal electrodes are printed, and the cover layer is a green sheet on which internal electrodes are not printed. It is formed by firing.

상기 내부전극은 제1 및 제2 내부전극으로 형성될 수 있다.The internal electrodes may be formed as first and second internal electrodes.

상기 제1 및 제2 내부전극과 각각 전기적으로 연결되도록 세라믹 바디의 외부면에 제1 및 제2 전극층(131a,132a)이 형성될 수 있다. 상기 제1 및 제2 전극층은 전도성 금속 및 글라스를 포함하는 페이스트의 소성에 의해 형성될 수 있다.First and second electrode layers 131a and 132a may be formed on the outer surface of the ceramic body to be electrically connected to the first and second internal electrodes, respectively. The first and second electrode layers may be formed by firing a paste including a conductive metal and glass.

상기 전도성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.The conductive metal is not particularly limited, but may be, for example, one or more selected from the group consisting of copper (Cu), silver (Ag), nickel (Ni), and alloys thereof.

상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.The glass is not particularly limited, and a material having the same composition as the glass used for manufacturing the external electrode of a general multilayer ceramic capacitor may be used.

다음으로, 상기 전극층 표면에 조도를 형성하는 단계가 수행될 수 있다.Next, a step of forming roughness on the surface of the electrode layer may be performed.

상기 전극층 표면에 조도를 형성하는 단계는 특별히 제한되는 것은 아니며, 예를 들어 에칭 또는 샌드 블라스트 (Sand Blast) 방법에 의해 수행될 수 있다.The step of forming the roughness on the surface of the electrode layer is not particularly limited, and may be performed, for example, by etching or sand blasting.

상기 전극층은 다른 처리 없이 일반적인 방법으로 형성하였으므로, 전극층 내부의 치밀도에는 문제가 없으며, 따라서 밀봉(Hermatic Sealing)을 구현할 수 있다.Since the electrode layer is formed by a general method without any other treatment, there is no problem in the internal density of the electrode layer, and thus, Hermatic Sealing can be implemented.

또한, 상기 전극층 표면에 조도를 형성하였기 때문에 후술하는 단계인 표면에 조도를 형성한 제1 및 제2 전극층의 외측에 복수의 도전성 금속 입자 및 열경화성 수지를 포함하는 전도성 수지 조성물을 도포하고 경화하여 전도성 수지층(131b, 132b)을 형성할 경우 종래에 비하여 열경화성 수지와의 결합력이 상승할 수 있다.In addition, since roughness is formed on the surface of the electrode layer, a conductive resin composition containing a plurality of conductive metal particles and a thermosetting resin is applied and cured on the outside of the first and second electrode layers having roughness on the surface, which will be described later. When the resin layers 131b and 132b are formed, the bonding force with the thermosetting resin may increase as compared to the prior art.

또한, 전도성 수지 조성물 내에는 분말 형태의 필러가 존재하며, 이러한 필러 즉, 복수의 도전성 금속 입자와 전극층 표면이 접촉하는 비표면적이 증가하여 전도성이 개선되는 효과가 있다.In addition, a filler in the form of a powder is present in the conductive resin composition, that is, the specific surface area in which the plurality of conductive metal particles and the surface of the electrode layer are in contact with each other increases, thereby improving conductivity.

상기 전극층의 표면 조도는 1 μm 이상, 상기 전극층 두께의 20% 이하를 만족하도록 형성할 수 있다.The electrode layer may have a surface roughness of 1 μm or more and may be formed to satisfy 20% or less of the thickness of the electrode layer.

상기 전극층의 표면 조도가 1 μm 이상, 상기 전극층 두께(te)의 20% 이하를 만족하도록 형성함으로써, 전도성 수지층(131b, 132b)과 하부에 배치된 전극층(131a, 132a) 사이의 결합력을 향상시킬 수 있다.By forming the electrode layer to satisfy the surface roughness of 1 μm or more and 20% or less of the electrode layer thickness te, the bonding strength between the conductive resin layers 131b and 132b and the electrode layers 131a and 132a disposed below is improved. I can make it.

다음으로, 상기 표면에 조도를 형성한 제1 및 제2 전극층의 외측에 복수의 도전성 금속 입자 및 열경화성 수지를 포함하는 전도성 수지 조성물을 도포하고 경화하여 전도성 수지층(131b, 132b)을 형성할 수 있다. Next, a conductive resin composition including a plurality of conductive metal particles and a thermosetting resin is applied to the outside of the first and second electrode layers having roughness on the surface and cured to form the conductive resin layers 131b and 132b. have.

상기 도전성 금속 입자는 구리, 은, 니켈, 이들의 합금 및 은으로 코팅된 구리 중 하나 이상을 포함할 수 있으며 이에 제한되는 것은 아니다.The conductive metal particles may include at least one of copper, silver, nickel, alloys thereof, and copper coated with silver, but is not limited thereto.

상기 열경화성 수지는 특별히 제한되지 않으며, 예를 들어 에폭시 수지를 포함할 수 있다.The thermosetting resin is not particularly limited, and may include, for example, an epoxy resin.

상기 열경화성 수지는 이에 한정되는 것은 아니나, 비스페놀 A 수지, 글리콜 에폭시 수지, 노블락 에폭시 수지 또는 이들의 유도체 중 분자량이 작아 상온에서 액상인 수지를 예를 들 수 있다. The thermosetting resin is not limited thereto, but a bisphenol A resin, a glycol epoxy resin, a noblock epoxy resin, or a resin having a low molecular weight among derivatives thereof, which is liquid at room temperature, may be exemplified.

다음으로, 상기 전도성 수지층(131b, 132b) 상에 도금층을 더 형성할 수도 있다.Next, a plating layer may be further formed on the conductive resin layers 131b and 132b.

실험 예Experiment example

하기 표 1은 전극층의 표면 조도값 및 전극층의 도포 두께 대비 조도값(%)에 따른 전극층과 전도성 수지층 사이의 접착성 테스트 및 내습 신뢰성을 테스트한 결과를 나타낸다.Table 1 below shows the results of testing the adhesion between the electrode layer and the conductive resin layer and the moisture resistance reliability according to the surface roughness value of the electrode layer and the roughness value (%) compared to the applied thickness of the electrode layer.

상기 접착성 테스트는 일반적인 테스트 방법으로서 테잎 테스트(Tape Test)에 의해 수행되었으며, 내습 신뢰성 테스트는 8585 테스트로서, 85℃, 습도 85%, 2시간 및 1 Vr 전압 조건에서 수행되었다.The adhesion test was performed by a tape test as a general test method, and the moisture resistance reliability test was performed as an 8585 test, under conditions of 85°C, 85% humidity, 2 hours and 1 Vr voltage.

상기 접착성 테스트는 적층 세라믹 커패시터 샘플 100개에 대하여 전극 탈락 불량수를 확인하는 방법으로 수행되었으며, 내습 신뢰성 테스트는 적층 세라믹 커패시터 샘플 400개에 대하여 고장 발생 커패시터의 수를 확인하는 방법으로 수행되었The adhesion test was performed by confirming the number of defective electrodes with respect to 100 samples of multilayer ceramic capacitors, and the moisture resistance reliability test was performed by confirming the number of defective capacitors with respect to 400 samples of multilayer ceramic capacitors.

표 1에서 REF는 전극층에 조도를 형성하지 않은 일반적인 적층 세라믹 커패시터의 구조를 갖는 샘플을 의미한다. In Table 1, REF refers to a sample having a structure of a general multilayer ceramic capacitor in which no roughness is formed in the electrode layer.

조도 값 및 전극층 도포 두께 대비 조도 값(%)
The illuminance value and the illuminance value compared to the thickness of the electrode layer applied (%)
 구분division REFREF 1 μm1 μm 10%10% 20%20% 30%30% 40%40% 50%50% 전극 탈락 불량수Number of defective electrodes 12/10012/100 4/1004/100 3/1003/100 6/1006/100 10/10010/100 15/10015/100 40/10040/100 내습 테스트
불량수Invasion test
Defective number 0/4000/400 0/4000/400 0/4000/400 0/4000/400 2/4002/400 5/4005/400 7/4007/400

OK : 접착성 테스트 불량 개수 10개 미만, 내습 신뢰성 테스트 불량 미발생NG : 접착성 테스트 불량 개수 10개 이상, 내습 신뢰성 테스트 불량 발생OK: Less than 10 adhesive test defects, no moisture resistance reliability test failure NG: More than 10 adhesive test defects, moisture resistance reliability test failure

상기 표 1을 참조하면, 전극층의 표면 조도가 1 μm 이상, 상기 전극층 두께의 20% 이하를 만족할 경우, 접착성 테스트 및 내습 신뢰성 테스트 모두 양호한 결과를 얻을 수 있음을 알 수 있다.Referring to Table 1, it can be seen that when the surface roughness of the electrode layer is 1 μm or more and 20% or less of the thickness of the electrode layer is satisfied, good results can be obtained in both the adhesion test and the moisture resistance reliability test.

즉, 전극층의 표면 조도가 1 μm 이상, 상기 전극층 두께의 20% 이하를 만족할 경우, 전도성 수지층과 하부 전극층 사이의 결합력이 향상됨과 동시에 신뢰성은 여전히 우수함을 알 수 있다.That is, it can be seen that when the surface roughness of the electrode layer is 1 μm or more and 20% or less of the thickness of the electrode layer is satisfied, the bonding strength between the conductive resin layer and the lower electrode layer is improved and the reliability is still excellent.

반면, 상기 전극층의 표면 조도(tr)가 1 μm 미만일 경우와 전극층의 도포 두께 대비 20%를 초과하는 경우에는 전도성 수지층과 전극층 사이의 결합력 향상 효과가 미비할 수 있다.On the other hand, when the surface roughness (tr) of the electrode layer is less than 1 μm and exceeds 20% of the applied thickness of the electrode layer, the effect of improving the bonding strength between the conductive resin layer and the electrode layer may be insufficient.

특히, 상기 전극층의 표면 조도(tr)가 전극층의 도포 두께 대비 20%를 초과하는 경우에는 내습 불량율이 증가함을 알 수 있다.Particularly, when the surface roughness (tr) of the electrode layer exceeds 20% of the applied thickness of the electrode layer, it can be seen that the moisture resistance defect rate increases.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and variations are possible without departing from the technical matters of the present invention described in the claims. It will be obvious to those of ordinary skill in the field.

11 : 금속 입자
12 : 베이스 수지
100 : 적층 세라믹 전자부품
110 : 세라믹 바디
111 : 유전체층
121, 122 : 제1 및 제2 내부전극
131, 132 : 제1 및 제2 외부전극
131a, 132a : 제1 및 제2 전극층
131b, 132b : 전도성 수지층11: metal particles
12: base resin
100: multilayer ceramic electronic component
110: ceramic body
111: dielectric layer
121, 122: first and second internal electrodes
131, 132: first and second external electrodes
131a, 132a: first and second electrode layers
131b, 132b: conductive resin layer

Claims (8)

내부전극 및 유전체층을 포함하는 세라믹 바디;
상기 세라믹 바디의 적어도 일면에 배치되어 상기 내부전극과 연결되는 전극층; 및
상기 전극층 상에 형성되며 복수의 금속 입자와 수지를 포함하는 전도성 수지층; 을 포함하고,
상기 전극층은 상기 전도성 수지층과 접하며,
상기 전극층의 상기 전도성 수지층과 접하는 표면의 표면 조도는 1 μm 이상 및 상기 전극층 두께의 20% 이하를 만족하고,
상기 표면 조도 및 상기 전극층 두께는 상기 전극층 중 상기 일면의 중앙부 상에 배치된 영역에서 측정한 것인 적층 세라믹 전자부품.
A ceramic body including an internal electrode and a dielectric layer;
An electrode layer disposed on at least one surface of the ceramic body and connected to the internal electrode; And
A conductive resin layer formed on the electrode layer and including a plurality of metal particles and a resin; Including,
The electrode layer is in contact with the conductive resin layer,
The surface roughness of the surface of the electrode layer in contact with the conductive resin layer satisfies 1 μm or more and 20% or less of the thickness of the electrode layer,
The surface roughness and the thickness of the electrode layer are measured in a region disposed on a central portion of the one surface of the electrode layer.
 제1항에 있어서,
상기 전도성 수지층의 복수의 금속 입자 중 적어도 일부는 상기 전극층과 접속하는 적층 세라믹 전자부품.
The method of claim 1,
At least some of the plurality of metal particles of the conductive resin layer are connected to the electrode layer.
 제1항에 있어서,
상기 수지는 에폭시 수지인 적층 세라믹 전자부품.
The method of claim 1,
The resin is an epoxy resin multilayer ceramic electronic component.
 제1항에 있어서,
상기 전도성 수지층 상에 형성된 도금층을 더 포함하는 적층 세라믹 전자부품.
The method of claim 1,
A multilayer ceramic electronic component further comprising a plating layer formed on the conductive resin layer.
 유전체 층 및 내부 전극을 포함하는 세라믹 바디를 형성하는 단계;
상기 내부 전극의 일단과 연결되도록 상기 세라믹 바디의 일면에 전극층을 형성하는 단계;
상기 전극층의 표면에 조도를 형성하는 단계; 및
상기 전극층 상에 도전성 금속 입자 및 수지를 포함하는 전도성 수지 조성물을 도포하여 전도성 수지층을 형성하는 단계; 를 포함하고,
상기 전극층의 상기 전도성 수지층과 접하는 표면의 표면 조도는 1 μm 이상 및 상기 전극층 두께의 20% 이하를 만족하며,
상기 표면 조도 및 상기 전극층 두께는 상기 전극층 중 상기 일면의 중앙부 상에 배치된 영역에서 측정한 것인 적층 세라믹 전자부품의 제조방법.
Forming a ceramic body including a dielectric layer and an internal electrode;
Forming an electrode layer on one surface of the ceramic body to be connected to one end of the internal electrode;
Forming roughness on the surface of the electrode layer; And
Forming a conductive resin layer by applying a conductive resin composition including conductive metal particles and a resin on the electrode layer; Including,
The surface roughness of the surface of the electrode layer in contact with the conductive resin layer satisfies 1 μm or more and 20% or less of the thickness of the electrode layer,
The method of manufacturing a multilayer ceramic electronic component, wherein the surface roughness and the thickness of the electrode layer are measured in an area disposed on a central portion of the one surface of the electrode layer.
 제5항에 있어서,
상기 전도성 수지층의 도전성 금속 입자는 상기 전극층과 접속하는 적층 세라믹 전자부품의 제조방법.
The method of claim 5,
A method of manufacturing a multilayer ceramic electronic component in which the conductive metal particles of the conductive resin layer are connected to the electrode layer.
 제5항에 있어서,
상기 전도성 수지층 상에 도금층을 더 형성하는 적층 세라믹 전자부품의 제조방법.
The method of claim 5,
A method of manufacturing a multilayer ceramic electronic component further forming a plating layer on the conductive resin layer.
 제5항에 있어서,
상기 전극층 표면에 조도를 형성하는 단계는 에칭 또는 샌드 블라스트 방법으로 수행되는 적층 세라믹 전자부품의 제조방법.
The method of claim 5,
A method of manufacturing a multilayer ceramic electronic component in which the step of forming roughness on the surface of the electrode layer is performed by etching or sand blasting.
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