KR102061509B1 - Multi-layered ceramic capacitor and manufacturing method thereof - Google Patents
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Abstract
본 발명의 일 실시형태는 복수의 유전체 층을 포함하는 세라믹 본체; 상기 복수의 유전체 층 중 하나 이상의 유전체 층을 사이에 두고 교대로 배치되는 제1 및 제2 내부전극; 상기 제1 내부전극 및 제2 내부전극과 각각 전기적으로 연결되는 제1 전극층 및 제2 전극층; 상기 세라믹 본체의 외부면 중 하나 이상의 면에 배치된 보호층; 및 상기 제1 전극층 및 제2 전극층 상에 배치되며 상기 보호층의 일부를 덮는 전도성 수지층; 을 포함하는 적층 세라믹 커패시터를 제공할 수 있다.One embodiment of the invention is a ceramic body comprising a plurality of dielectric layers; First and second internal electrodes alternately disposed with one or more dielectric layers interposed therebetween; First and second electrode layers electrically connected to the first and second internal electrodes, respectively; A protective layer disposed on at least one of the outer surfaces of the ceramic body; And a conductive resin layer disposed on the first electrode layer and the second electrode layer and covering a portion of the protective layer. It can provide a multilayer ceramic capacitor comprising a.
Description
본 발명은 적층 세라믹 커패시터 및 그 제조방법에 관한 것이다.The present invention relates to a multilayer ceramic capacitor and a method of manufacturing the same.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 유전체층을 사이에 두고 대향 배치되는 내부 전극, 상기 내부 전극에 전기적으로 접속된 외부 전극을 포함한다.
Among ceramic electronic components, a multilayer ceramic capacitor includes a plurality of stacked dielectric layers, internal electrodes disposed to face each other with the dielectric layers interposed therebetween, and external electrodes electrically connected to the internal electrodes.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
Multilayer ceramic capacitors are widely used as components of mobile communication devices such as computers, PDAs, and mobile phones due to their small size, high capacity, and easy mounting.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
Recently, as electronic products are miniaturized and multifunctional, chip components are also miniaturized and highly functionalized. Accordingly, multilayer ceramic capacitors are required to have high capacity and large capacity.
이를 위해 유전체층 및 내부 전극층의 두께를 얇게 하여 많은 수의 유전체층을 적층한 적층 세라믹 커패시터가 제조되고 있으며, 외부 전극 역시 박층화되고 있다.
To this end, a multilayer ceramic capacitor in which a large number of dielectric layers are stacked by making the thickness of the dielectric layer and the inner electrode layer thin is manufactured, and the external electrode is also thinned.
또한 자동차나 의료기기 같이 고신뢰성을 요구하는 분야들의 많은 기능들이 전자화되고 수요가 증가함에 따라 이에 부합되게 적층 세라믹 커패시터 역시 고신뢰성이 요구된다.
In addition, as many functions of high reliability fields such as automobiles and medical devices are electronicized and demand increases, multilayer ceramic capacitors also need high reliability.
이러한 고신뢰성에서 문제가 되는 요소는 공정 시 발생하는 도금액 침투, 외부 충격에 의한 크랙발생 등이 있다.
Factors that are problematic in such high reliability include infiltration of plating solution generated during the process and cracking due to external impact.
이에 상기 문제점을 해결하기 위한 수단으로 외부 전극의 전극층과 도금층 사이에 전도성 물질을 함유하는 수지 조성물을 도포하여 외부 충격을 흡수하고 도금액 침두를 막아 신뢰성을 향상시키고 있다.
Accordingly, as a means for solving the above problems, a resin composition containing a conductive material is applied between the electrode layer and the plating layer of the external electrode to absorb external shocks and prevent the plating solution from sinking to improve reliability.
본 발명은 휨 강도 특성이 우수하고 도금액 침투를 효율적으로 차단할 수 있는 적층 세라믹 커패시터 및 그 제조방법을 제공하고자 한다.An object of the present invention is to provide a multilayer ceramic capacitor having excellent bending strength characteristics and efficiently blocking the penetration of a plating solution, and a method of manufacturing the same.
본 발명의 일 실시형태는 복수의 유전체 층을 포함하는 세라믹 본체; 상기 복수의 유전체 층 중 하나 이상의 유전체 층을 사이에 두고 교대로 배치되는 제1 및 제2 내부전극; 상기 제1 내부전극 및 제2 내부전극과 각각 전기적으로 연결되는 제1 전극층 및 제2 전극층; 상기 세라믹 본체의 외부면 중 하나 이상의 면에 배치된 보호층; 및 상기 제1 전극층 및 제2 전극층 상에 배치되며 상기 보호층의 일부를 덮는 전도성 수지층; 을 포함하는 적층 세라믹 커패시터를 제공할 수 있다.
One embodiment of the invention is a ceramic body comprising a plurality of dielectric layers; First and second internal electrodes alternately disposed with one or more dielectric layers interposed therebetween; First and second electrode layers electrically connected to the first and second internal electrodes, respectively; A protective layer disposed on at least one of the outer surfaces of the ceramic body; And a conductive resin layer disposed on the first electrode layer and the second electrode layer and covering a portion of the protective layer. It can provide a multilayer ceramic capacitor comprising a.
상기 세라믹 본체는 두께 방향으로 마주보는 상면 및 하면, 폭 방향으로 마주보는 제1 측면 및 제2 측면, 길이 방향으로 마주보는 제1 및 제2 단면을 가지며, 상기 제1 내부전극은 제1 단면으로 일단이 노출되고 상기 제2 내부전극은 제2 단면으로 일단이 노출되며, 상기 보호층은 상기 세라믹 본체의 상면, 하면, 제1 측면 및 제2 측면에 형성될 수 있다.
The ceramic body has an upper surface and a lower surface facing in the thickness direction, first and second side surfaces facing in the width direction, and first and second cross sections facing in the longitudinal direction, and the first internal electrode is disposed in the first cross section. One end is exposed and one end of the second internal electrode is exposed to a second end surface, and the protective layer may be formed on the upper surface, the lower surface, the first side surface and the second side surface of the ceramic body.
상기 보호층은 상기 제1 전극층 및 제2 전극층과 연결되도록 형성될 수 있다.
The protective layer may be formed to be connected to the first electrode layer and the second electrode layer.
상기 보호층은 상기 제1 전극층 및 제2 전극층의 일부를 덮도록 형성될 수 있다.
The protective layer may be formed to cover a portion of the first electrode layer and the second electrode layer.
상기 보호층의 두께는 250nm 이상 일 수 있다.
The protective layer may have a thickness of 250 nm or more.
본 발명의 다른 일 실시형태는 유전체 층, 제1 내부전극 및 제2 내부전극을 포함하는 세라믹 본체를 마련하는 단계; 상기 제1 내부전극 및 제2 내부전극과 각각 전기적으로 연결되도록 제1 전극층 및 제2 전극층을 형성하는 단계; 상기 세라믹 본체의 외부면 중 하나 이상의 면에 보호층을 형성하는 단계; 및 상기 제1 전극층 및 제2 전극층 상에 배치되며 상기 보호층의 일부를 덮도록 전도성 수지층을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조방법을 제공할 수 있다.
Another embodiment of the present invention includes providing a ceramic body including a dielectric layer, a first internal electrode, and a second internal electrode; Forming a first electrode layer and a second electrode layer to be electrically connected to the first internal electrode and the second internal electrode, respectively; Forming a protective layer on at least one of the outer surfaces of the ceramic body; Forming a conductive resin layer disposed on the first electrode layer and the second electrode layer to cover a portion of the protective layer; It can provide a method of manufacturing a multilayer ceramic capacitor comprising a.
상기 세라믹 본체는 두께 방향으로 마주보는 상면 및 하면, 폭 방향으로 마주보는 제1 측면 및 제2 측면, 길이 방향으로 마주보는 제1 및 제2 단면을 가지며, 상기 제1 내부전극은 제1 단면으로 일단이 노출되고 상기 제2 내부전극은 제2 단면으로 일단이 노출되며, 상기 보호층은 상기 세라믹 본체의 상면, 하면, 제1 측면 및 제2 측면에 형성될 수 있다.
The ceramic body has an upper surface and a lower surface facing in the thickness direction, first and second side surfaces facing in the width direction, and first and second cross sections facing in the longitudinal direction, and the first internal electrode is disposed in the first cross section. One end is exposed and one end of the second internal electrode is exposed to a second end surface, and the protective layer may be formed on the upper surface, the lower surface, the first side surface and the second side surface of the ceramic body.
상기 보호층의 두께는 250nm 이상 일 수 있다.
The protective layer may have a thickness of 250 nm or more.
본 발명의 일 실시형태에 의하면 휨 강도 특성이 우수하고 도금액 침투를 효율적으로 차단할 수 있는 적층 세라믹 커패시터 및 그 제조방법을 제공할 수 있다.According to one embodiment of the present invention, it is possible to provide a multilayer ceramic capacitor having excellent bending strength characteristics and capable of effectively blocking the penetration of a plating liquid, and a manufacturing method thereof.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)를 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 본 발명의 다른 일 실시형태에 따른 적층 세라믹 커패시터(100)를 나타내는 사시도이다.
도 4는 도 3의 B-B' 단면도이다.
도 5는 본 발명의 또 다른 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 제조 공정도이다.1 is a perspective view illustrating a multilayer
FIG. 2 is a cross-sectional view taken along line AA ′ of FIG. 1.
3 is a perspective view illustrating a multilayer
4 is a cross-sectional view taken along line BB ′ of FIG. 3.
5 is a manufacturing process chart showing a manufacturing method of a multilayer ceramic capacitor according to still another embodiment of the present invention.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
Embodiments of the invention may be modified in many different forms and should not be construed as limited to the embodiments set forth herein. In addition, the embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and size of elements in the drawings may be exaggerated for clarity, and the elements denoted by the same reference numerals in the drawings are the same elements.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when a part is said to "include" a certain component, it means that it can further include other components, without excluding other components unless specifically stated otherwise.
또한 명세서 전체에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
In addition, throughout the specification, to be formed "on" means not only formed in direct contact, but also may include other components in between.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.
적층 세라믹 커패시터(100)Multilayer Ceramic Capacitors (100)
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)를 나타내는 사시도이고, 도 2는 도 1의 A-A' 단면도이다.
1 is a perspective view illustrating a multilayer
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110); 보호층(140); 및 외부전극(131, 132)을 포함한다.
1 and 2, a multilayer
상기 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층과, 상하 마진부로서 액티브층의 상하부에 각각 형성된 상부 및 하부 커버층을 포함할 수 있다. 상기 액티브층은 유전체층(111)과 내부전극(121, 122)을 포함하며,
The
본 발명의 일 실시형태에서, 세라믹 본체(110)는 형상에 있어 특별히 제한은 없지만, 실질적으로 육면체 형상일 수 있다. 칩 소성 시 세라믹 분말의 소성 수축과 내부전극 패턴 존부에 따른 두께차이 및 세라믹 본체 모서리부의 연마로 인하여, 세라믹 본체(110)는 완전한 육면체 형상은 아니지만 실질적으로 육면체에 가까운 형상을 가질 수 있다.
In one embodiment of the present invention, the
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
In order to clarify the embodiments of the present invention, the direction of the cube is defined, and L, W, and T indicated on the drawings indicate a length direction, a width direction, and a thickness direction, respectively. Here, the thickness direction may be used in the same concept as the stacking direction in which the dielectric layers are stacked.
상기 내부전극(121, 122)은 제1 내부전극(121)및 제2 내부전극(122)으로 이루어지며 제1 및 제2 내부전극은 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다. 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
The
즉, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되는 부분을 통해 외부전극(131, 132)와 전기적으로 연결될 수 있다. 보다 구체적으로 상기 외부전극은 제1 외부전극(131)및 제2 외부 전극(132)을 포함하며, 제1 내부전극은 제1 외부전극(131)과 연결되고 제2 내부전극은 제2 내부전극(132)과 각각 전기적으로 연결될 수 있다.
That is, the first and second
또한, 제1 및 제2 내부 전극(121, 122)에 포함되는 전도성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
In addition, the conductive metal included in the first and second
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
In addition, the
상기 제1 외부전극(131)은 제1 전극층(131a) 및 전도성 수지층(131b)을 포함할 수 있으며, 상기 제2 외부전극(132)은 제2 전극층(132a) 및 전도성 수지층(132b)를 포함할 수 있다.
The first
상기 제1 및 제2 전극층(131a, 132a)은 제1 및 제2 내부전극(121, 122)과 직접적으로 연결되어 외부전극과 내부전극 간 전기적 도통을 확보한다.The first and
상기 제1 및 제2 전극층(131a, 132a)은 전도성 금속을 포함할 수 있으며, 상기 전도성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며 본 발명이 이에 한정되는 것은 아니다.
The first and
상기 제1 및 제2 전극층(131a, 132a)은 전도성 금속을 포함하는 페이스트의 소성에 의해 형성되는 소성형 전극일 수 있다.
The first and
상기 제1 및 제2 전극층(131a, 132a) 상에는 전도성 수지층(131b, 132b)이 배치될 수 있다.
즉, 내부전극이 노출된 세라믹 본체의 외부면에 제1 및 제2 전극층이 배치되고, 상기 제1 및 제2 전극층의 외측에 전도성 수지층이 배치될 수 있다.
That is, the first and second electrode layers may be disposed on the outer surface of the ceramic body in which the internal electrodes are exposed, and the conductive resin layer may be disposed outside the first and second electrode layers.
본 명세서에서 외부전극을 기준으로 세라믹 본체(110)가 존재하는 방향을 내측으로, 세라믹 본체(110)가 존재하지 않는 방향을 외측으로 정의한다.
In the present specification, the direction in which the
상기 전도성 수지층(131b, 132b)은 전도성 분말과 베이스 수지를 포함할 수 있다. 상기 베이스 수지가 전도성을 가지지 않더라도 전도성 수지층 내에 포함된 전도성 분말의 점접촉 또는 터널링 효과에 의해 상기 전도성 수지층은 전체적으로 전도성을 가질 수 있다.The
상기 전도성 분말은 이에 한정되는 것은 아니나 구리 및 은 중 하나 이상을 포함할 수 있다.The conductive powder is not limited thereto, but may include one or more of copper and silver.
상기 베이스 수지는 열경화성 수지를 포함할 수 있으며, 구체적으로 에폭시 수지를 포함할 수 있다.
The base resin may include a thermosetting resin, and specifically, may include an epoxy resin.
상기 전도성 수지층(131b, 132b)은 외부로부터의 충격을 흡수하여 적층 세라믹 커패시터를 보호하는 기능을 수행할 수 있다.
The conductive resin layers 131b and 132b may absorb a shock from the outside to protect the multilayer ceramic capacitor.
나아가 상기 세라믹 본체의 외부면 중 적어도 하나의 면에는 보호층(140)이 형성될 수 있다. 상기 보호층(140)은 충격을 흡수할 수 있는 탄성을 가지는 물질로 형성될 수 있으며 이에 제한되는 것은 아니나 에폭시계 수지를 포함할 수 있다. Furthermore, a
상기 보호층(140)은 상기 세라믹 본체에 균열(크랙)이 발생하는 것을 방지하는 역할을 수행할 수 있다.
The
상기 보호층(140)은 상기 전도성 수지층(131b, 132b)에 의해 일부가 덮일 수 있다.The
다시 말해 상기 제1 및 제2 전극층(131a, 132a) 상에 형성된 전도성 수지층(131b, 132b)은 가장자리가 상기 보호층(140)의 일부를 덮도록 제1 및 제2 전극층 상에서 연장되어 형성될 수 있다. In other words, the conductive resin layers 131b and 132b formed on the first and
본 발명은 보호층(140)이 전도성 수지층(131b, 132b)에 의해 덮이도록 형성되어 외부충격으로부터 적층 세라믹 커패시터를 보다 효율적으로 보호할 수 있다.According to the present invention, the
상기 보호층은 제1 및 제2 전극층 상에 형성된 전도성 수지층과 물리적으로 연결되어 있으므로 제1 외부전극과 제2 외부전극 사이의 단락을 방지하기 위해 전도성을 가지지 않아야 한다.
Since the protective layer is physically connected to the conductive resin layers formed on the first and second electrode layers, the protective layer should not have conductivity to prevent a short circuit between the first external electrode and the second external electrode.
외부충격으로부터의 보호를 위해 제1 및 제2 전극층 상에 전도성 수지층을 형성하는 경우, 휘어짐과 같은 외부충격을 어느 정도 흡수 할 수 있으나, 외부로부터 유입되는 스트레스가 과도한 경우 전도성 수지층의 가장자리와 닿아있는 세라믹 본체의 외부면에서 세라믹 본체의 내부로 균열이 발생할 수 있다.
When the conductive resin layers are formed on the first and second electrode layers for protection from external shocks, the external shocks such as warpage may be absorbed to some extent, but when the stress from the outside is excessive, Cracks may occur from the touching outer surface of the ceramic body into the ceramic body.
하지만 본 발명은 세라믹 본체의 일면에 보호층을 형성하고 전도성 수지층으 보호층의 일부를 덮도록 형성하여 전도성 수지층의 가장자리가 세라믹 본체가 아닌 보호층에 놓이도록 함으로써 전도성 수지층에 의해 균열이 발생하는 것을 막을 수 있다.
However, in the present invention, a protective layer is formed on one surface of the ceramic body and the conductive resin layer is formed to cover a part of the protective layer so that the edge of the conductive resin layer is placed on the protective layer instead of the ceramic body so that the crack is prevented by the conductive resin layer. It can be prevented from occurring.
또한 본 발명의 실시형태와 같이 보호층(140)이 전도성 수지층(131b, 132b)보다 내측에 위치하는 경우, 전도성 수지층 상에 도금층 형성 시 도금층이 형성되는 면적이 감소되지 않을 수 있다.
In addition, when the
일반적으로 적층 세라믹 커패시터를 기판에 실장하는 경우 솔더와의 접합성을 향상시키기 위하여 외부전극의 최외층에 도금층을 형성할 수 있다. 본 발명의 일 실시형태의 경우 전도성 수지층(131b, 132b)이 보호층(140)의 일부를 덮고 있으므로, 보호층에 의해 전도성 수지층 상에 도금층이 형성되는 면적이 감소하지 않는다.
In general, when the multilayer ceramic capacitor is mounted on a substrate, a plating layer may be formed on the outermost layer of the external electrode in order to improve bonding with the solder. In one embodiment of the present invention, since the conductive resin layers 131b and 132b cover a part of the
만일 보호층이 세라믹 본체의 외부면과 전도성 수지층의 일부를 덮도록 형성되는 경우, 즉 전도성 수지층이 보호층 보다 내측에 존재하게 되는 경우 보호층이 전도성 수지층을 덮고 있는 면적만큼 전도성 수지층에 형성될 수 있는 도금층의 면적이 감소될 수 있다. 도금층의 면적이 감소하는 경우 기판 실장 시 솔더와의 접착력 감소로 고착강도가 저하되는 문제가 발생한다.If the protective layer is formed to cover the outer surface of the ceramic body and part of the conductive resin layer, that is, the conductive resin layer is present inside the protective layer, the conductive resin layer is as much as the area covering the conductive resin layer. The area of the plating layer that can be formed in can be reduced. When the area of the plating layer is reduced, there is a problem in that the adhesion strength is lowered due to the decrease in adhesion to the solder when mounting the substrate.
또한 전도성 수지층의 가장자리가 세라믹 본체의 외부면에 닿아 있으므로 전도성 수지층의 가장자리부터 발생하는 균열을 효율적으로 방지하지 못한다.
In addition, since the edge of the conductive resin layer is in contact with the outer surface of the ceramic body, it does not effectively prevent cracks occurring from the edge of the conductive resin layer.
따라서 외부 충격으로부터 세라믹 본체에 균열이 발생하는 것을 효율적으로 방지하면서 도금층이 형성되는 면적을 감소시키지 않기 위해 상기 보호층은 전도성 수지층보다 내측에 배치되는 것이 바람직하다.
Therefore, the protective layer is preferably disposed inside the conductive resin layer in order not to reduce the area in which the plating layer is formed while efficiently preventing cracks in the ceramic body from external impact.
상기 보호층(140)이 상기 세라믹 본체(110)의 일면에만 배치되는 경우, 상기 보호층은 기판 실장 시 기판과 인접하게 배치되어 기판과 마주보는 세라믹 본체의 일면(이하 실장면)에 형성될 수 있다. 기판 실장 후 세라믹 본체의 휨으로 인한 영향이 가장 크게 발생하는 면이 세라믹 본체의 실장면이기 때문에, 휨 강도 향상의 특성에서 보호층은 세라믹 본체의 실장면에 형성되는 것이 바람직하다.
When the
또한 상기 보호층(140)은 전도성 수지층의 외측에 도금층 형성 시 도금액이 세라믹 본체 내로 침투하는 것을 방지할 수 있다.
In addition, the
나아가 상기 보호층의 두께는 250 nm 이상 일 수 있다.
Furthermore, the thickness of the protective layer may be 250 nm or more.
상기 보호층의 두께가 250 nm 미만인 경우 도금액이 보호층을 통과하여 세라믹 본체 내로 침투될 수 있다.
When the thickness of the protective layer is less than 250 nm, the plating liquid may penetrate into the ceramic body through the protective layer.
도 3은 본 발명의 다른 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이고 도 4는 도 3의 B-B'단면도이다.
3 is a perspective view illustrating a multilayer ceramic capacitor according to another exemplary embodiment of the present invention, and FIG. 4 is a cross-sectional view taken along line BB ′ of FIG. 3.
도 3을 참조하면, 보호층(140')은 세라믹 본체(110')의 상면, 하면, 제1 측면 및 제2 측면에 형성될 수 있다. 다시 말해, 내부전극(121',122')이 노출되지 않은 세라믹 본체의 외부면에 보호층(140')이 배치될 수 있다.
Referring to FIG. 3, the
본 실시형태와 같이 보호층이 세라믹 본체의 상면, 하면, 제1 측면 및 제2 측면에 형성되는 경우, 적층 세라믹 커패시터의 휨 강도가 보다 향상될 수 있다.
When the protective layer is formed on the upper surface, the lower surface, the first side surface and the second side surface of the ceramic body as in the present embodiment, the bending strength of the multilayer ceramic capacitor can be further improved.
나아가 상기 보호층(140')이 세라믹 본체의 상면, 하면, 제1 측면 및 제2 측면에 형성되고, 전도성 수지층(131b', 132b')의 가장자리가 상기 보호층과 접하도록 상기 제1 전극층 및 제2 전극층(131a', 132a') 상에 형성되는 경우, 세라믹 본체에 도금액이 침투하는 현상의 발생이 현저하게 감소될 수 있다.
Furthermore, the
또한 상기 보호층(140')은 습도가 높은 환경에서 수분이 세라믹 본체 내로 침투하는 것을 방지할 수 있다.
In addition, the
상기 습도가 높은 환경은 습도가 높을 뿐 아니라, 온도가 상온 이상이거나 압력이 높아 수분 침투가 용이한 상황을 포함하는 의미로 해석될 수 있다.
The environment with high humidity may be interpreted to include not only high humidity but also a situation in which the temperature is higher than room temperature or the pressure is high so that moisture is easily penetrated.
본 발명의 일 실시형태에 의하면 상기 보호층(140)은 제1 및 제2 전극층(131a, 132a)과 접하도록 형성될 수 있으며, 나아가 제1 및 제2 전극층을 일부 덮도록 형성될 수 있다.
According to one embodiment of the present invention, the
보호층이 제1 및 제2 전극층을 일부 덮도록 형성되는 경우, 도금액은 전도성 수지층과 보호층 사이의 계면 및 보호층과 제1 및 제2 전극층 사이의 계면을 통과해야 세라믹 본체로 침투할 수 있기 때문에 도금액이 세라믹 본체 내부로 침투될 확률을 더욱 감소시킬 수 있다.
When the protective layer is formed to partially cover the first and second electrode layers, the plating liquid must pass through the interface between the conductive resin layer and the protective layer and the interface between the protective layer and the first and second electrode layers to penetrate into the ceramic body. As a result, the probability of the plating liquid penetrating into the ceramic body can be further reduced.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 전도성 수지층 상에 도금층(미도시)을 더 포함할 수 있다.
The multilayer ceramic capacitor according to the exemplary embodiment of the present invention may further include a plating layer (not shown) on the conductive resin layer.
적층 세라믹 커패시터의 제조방법Manufacturing method of multilayer ceramic capacitor
도 5는 본 발명의 또 다른 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 제조 공정도이다.
5 is a manufacturing process chart showing a manufacturing method of a multilayer ceramic capacitor according to still another embodiment of the present invention.
도 5를 참조하면 본 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 유전체 층, 제1 내부전극 및 제2 내부전극을 포함하는 세라믹 본체를 마련하는 단계(S1); 상기 제1 내부전극 및 제2 내부전극과 각각 전기적으로 연결되도록 제1 전극층 및 제2 전극층을 형성하는 단계(S2); 상기 세라믹 본체의 외부면 중 하나 이상의 면에 보호층을 형성하는 단계(S3); 및 상기 제1 전극층 및 제2 전극층 상에 배치되며 상기 보호층의 일부를 덮도록 전도성 수지층을 형성하는 단계(S4); 를 포함할 수 있다.
Referring to FIG. 5, the method of manufacturing a multilayer ceramic capacitor according to the present embodiment may include preparing a ceramic body including a dielectric layer, a first internal electrode, and a second internal electrode (S1); Forming a first electrode layer and a second electrode layer to be electrically connected to the first internal electrode and the second internal electrode, respectively (S2); Forming a protective layer on at least one of the outer surfaces of the ceramic body (S3); And forming a conductive resin layer disposed on the first electrode layer and the second electrode layer to cover a portion of the protective layer (S4). It may include.
본 실시형태의 적층 세라믹 커패시터의 제조방법에 관한 설명 중 상술한 적층 세라믹 커패시터와 중복되는 설명은 생략하도록 한다.
In the description of the manufacturing method of the multilayer ceramic capacitor of the present embodiment, the description overlapping with the multilayer ceramic capacitor described above will be omitted.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층 및 커버층을 형성할 수 있다.
In the method of manufacturing a multilayer ceramic capacitor according to an embodiment of the present invention, first, a slurry formed of powder such as barium titanate (BaTiO 3) is coated and dried on a carrier film to prepare a plurality of ceramic green sheets. As a result, a dielectric layer and a cover layer can be formed.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
The ceramic green sheet may be prepared by mixing a ceramic powder, a binder, and a solvent to prepare a slurry, and the slurry may be manufactured in a sheet shape having a thickness of several μm by a doctor blade method.
다음으로, 금속 분말을 포함하는 내부전극용 전도성 페이스트를 마련할 수 있다.
Next, a conductive paste for internal electrodes containing a metal powder may be prepared.
상기 그린시트 상에 상기 내부전극용 전도성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 내부전극이 인쇄된 그린시트를 복수 층 적층하고 적층체의 상하면에 내부전극이 인쇄되지 않은 그린시트를 복수 적층한 뒤 소성하여 세라믹 본체(110)를 만들 수 있다. 상기 세라믹 본체는 내부전극(121,122), 유전체층(111) 및 커버층을 포함하며, 상기 유전체층은 내부전극이 인쇄된 그린시트가 소성되여 형성된 것이며, 상기 커버층은 내부전극이 인쇄되지 않은 그린시트가 소성되어 형성된 것이다.
After forming the internal electrode by applying the conductive paste for the internal electrode on the green sheet by a screen printing method, a plurality of layers of the green sheet printed with the internal electrodes are laminated, and a green sheet having no internal electrodes printed on the upper and lower surfaces of the laminate. The
상기 내부전극은 제1 및 제2 내부전극으로 형성될 수 있다.
The internal electrode may be formed of first and second internal electrodes.
상기 제1 및 제2 내부전극과 각각 전기적으로 연결되도록 세라믹 본체의 외부면에 제1 및 제2 전극층(131a,132a)이 형성될 수 있다. 상기 제1 및 제2 전극층은 전도성 금속 및 글라스를 포함하는 페이스트의 소성에 의해 형성될 수 있다.
First and
상기 전도성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.The conductive metal is not particularly limited, but may be, for example, at least one selected from the group consisting of copper (Cu), silver (Ag), nickel (Ni), and alloys thereof.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.
The glass is not particularly limited, and a material having the same composition as that of the glass used for fabricating an external electrode of a general multilayer ceramic capacitor may be used.
제1 및 제2 전극층 형성 후 세라믹 본체의 하나 이상의 면에 보호층을 형성을 위한 보호층 페이스트를 도포할 수 있다. 상기 보호층 페이스트는 경화 타입 수지를 포함할 수 있으며, 전도성 수지층 형성 전 경화하여 보호층을 먼저 형성할 수 있다.
After forming the first and second electrode layers, a protective layer paste for forming a protective layer may be applied to at least one surface of the ceramic body. The protective layer paste may include a curing type resin, and may be cured before forming the conductive resin layer to form a protective layer first.
또는 상기 보호층 페이스트 도포 후 보호층 페이스트를 건조시킨 다음 상기 보호층 페이스트의 일부를 덮도록 열경화성 수지를 포함하는 전도성 수지 페이스트를 제1 및 제2 전극층 상에 도포할 수 있다. 다음으로 상기 보호층 페이스트와 전도성 수지 페이스트를 경화하여 보호층과 전도성 수지층을 형성할 수 있다. 보호층과 전도성 수지층을 동시에 경화하는 경우 보호층 경화 후 전도성 수지층을 경화하는 경우에 비하여 보호층과 전도성 수지층 사이의 결합력을 향상시킬 수 있어 전도성 수지층의 딜라미네이션 발생을 감소시킬 수 있다.
Alternatively, after the protective layer paste is applied, the protective layer paste may be dried, and then a conductive resin paste including a thermosetting resin may be applied onto the first and second electrode layers to cover a portion of the protective layer paste. Next, the protective layer paste and the conductive resin paste may be cured to form the protective layer and the conductive resin layer. In the case of curing the protective layer and the conductive resin layer at the same time, the bonding force between the protective layer and the conductive resin layer can be improved as compared with the case of curing the conductive resin layer after curing the protective layer, thereby reducing the occurrence of delamination of the conductive resin layer. .
나아가 상기 전도성 수지층 상에 도금층(134)를 형성하는 단계를 더 포함할 수 있다.
Furthermore, the method may further include forming a plating layer 134 on the conductive resin layer.
실험 예Experiment example
하기 표 1은 보호층과 전도성 수지층의 형성위치를 달리한 적층 세라믹 커패시터의 기판 실장 시 고착강도를 평가한 데이터이다.Table 1 below is data for evaluating the fixing strength when the substrate is mounted in the multilayer ceramic capacitor having different positions for forming the protective layer and the conductive resin layer.
비교 예의 경우 세라믹 본체의 외부면에 형성된 보호층이 전도성 수지층과 중첩되는 영역에서 전도성 수지층의 일부를 덮도록 형성되었으며, 실시 예의 경우 보호층과 전도성 수지층이 중첩되는 영역에서 전도성 수지층이 보호층의 일부를 덮도록 형성하였다.In the comparative example, the protective layer formed on the outer surface of the ceramic body was formed to cover a portion of the conductive resin layer in the region overlapping the conductive resin layer. In the embodiment, the conductive resin layer is formed in the region where the protective layer and the conductive resin layer overlap. It was formed to cover a part of the protective layer.
비교 예와 실시 예 모두 1608사이즈(길이 1600μm, 폭 800 μm)의 세라믹 본체를 이용하였으며, 세라믹 본체에 전극층, 보호층 및 전도성 수지층 형성 후 전도성 수지층 상에 도금층을 형성한 뒤 실장하여 고착강도를 평가하였다.In Comparative Examples and Examples, a ceramic body having a size of 1608 (length 1600 μm and width 800 μm) was used, and after forming an electrode layer, a protective layer, and a conductive resin layer on the ceramic body, a plating layer was formed on the conductive resin layer, and then mounted and then bonded to each other. Was evaluated.
상기 표 1에 나타난 바와 같이 비교 예의 적층 세라믹 커패시터는 보호층이 전도성 수지층의 일부를 덮도록 형성되어 도금층 형성면적이 감소하게 되고 이로인해 기판 실장 시 고착강도가 최소 보증 조건인 4.9N 이하인 경우가 많음을 확인할 수 있는 반면 실시 예의 적층 세라믹 커패시터는 고착 강도가 충분히 확보되는 것을 확인할 수 있다.
As shown in Table 1, the multilayer ceramic capacitor of the comparative example is formed such that the protective layer covers a part of the conductive resin layer, thereby reducing the plating layer formation area. While it can be seen that the multilayer ceramic capacitor of the embodiment can be confirmed that the sufficient fixing strength.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and variations can be made without departing from the technical matters of the present invention described in the claims. It will be obvious to those of ordinary skill in the field.
100 : 적층 세라믹 커패시터
110 : 세라믹 본체
111 : 유전체층
121, 122 : 내부전극
131, 132 : 외부전극
131a, 132a : 제1 및 제2 전극층
131b, 132b : 전도성 수지층
140 : 보호층100: Multilayer Ceramic Capacitor
110: ceramic body
111: dielectric layer
121, 122: internal electrode
131, 132: external electrode
131a and 132a: first and second electrode layers
131b and 132b: conductive resin layer
140: protective layer
Claims (11)
상기 제1 내부전극 및 제2 내부전극과 각각 전기적으로 연결되는 제1 전극층 및 제2 전극층;
상기 커패시터 바디의 외부면 중 하나 이상의 면에 배치된 보호층; 및
상기 제1 전극층 및 제2 전극층 상에 배치되며 상기 보호층의 일부를 덮는 전도성 수지층;
을 포함하고,
상기 보호층은 탄성을 갖는 수지로 형성된 적층 세라믹 커패시터.
A capacitor body including a plurality of dielectric layers and first and second internal electrodes;
First and second electrode layers electrically connected to the first and second internal electrodes, respectively;
A protective layer disposed on at least one of the outer surfaces of the capacitor body; And
A conductive resin layer disposed on the first electrode layer and the second electrode layer and covering a portion of the protective layer;
Including,
The protective layer is a multilayer ceramic capacitor formed of a resin having elasticity.
상기 커패시터 바디는 두께 방향으로 마주보는 상면 및 하면, 폭 방향으로 마주보는 제1 측면 및 제2 측면, 길이 방향으로 마주보는 제1 및 제2 단면을 가지며, 상기 제1 내부전극은 제1 단면으로 일단이 노출되고 상기 제2 내부전극은 제2 단면으로 일단이 노출되며, 상기 보호층은 상기 커패시터 바디의 상면, 하면, 제1 측면 및 제2 측면에 형성되는 적층 세라믹 커패시터.
The method of claim 1,
The capacitor body has an upper surface and a lower surface facing in the thickness direction, a first side surface and a second side surface facing in the width direction, and first and second cross sections facing in the longitudinal direction, and the first internal electrode is formed in the first cross section. One end is exposed and the second internal electrode is exposed at one end in a second cross section, and the protective layer is formed on the upper surface, the lower surface, the first side and the second side of the capacitor body.
상기 보호층은 상기 제1 전극층 및 제2 전극층과 연결되도록 형성된 적층 세라믹 커패시터.
The method of claim 1,
The protective layer is a multilayer ceramic capacitor formed to be connected to the first electrode layer and the second electrode layer.
상기 보호층은 상기 제1 전극층 및 제2 전극층의 일부를 덮도록 형성된 적층 세라믹 커패시터.
The method of claim 1,
The protective layer is a multilayer ceramic capacitor formed to cover a portion of the first electrode layer and the second electrode layer.
상기 보호층의 두께는 250nm 이상인 적층 세라믹 커패시터.
The method of claim 1,
The thickness of the protective layer is a multilayer ceramic capacitor of 250nm or more.
상기 제1 내부전극 및 제2 내부전극과 각각 전기적으로 연결되도록 제1 전극층 및 제2 전극층을 형성하는 단계;
상기 커패시터 바디의 외부면 중 하나 이상의 면에 보호층을 형성하는 단계; 및
상기 제1 전극층 및 제2 전극층 상에 배치되며 상기 보호층의 일부를 덮도록 전도성 수지층을 형성하는 단계;
를 포함하고,
상기 보호층은 탄성을 갖는 수지로 형성되는 적층 세라믹 커패시터의 제조방법.
Providing a capacitor body comprising a dielectric layer, a first internal electrode and a second internal electrode;
Forming a first electrode layer and a second electrode layer to be electrically connected to the first internal electrode and the second internal electrode, respectively;
Forming a protective layer on at least one of the outer surfaces of the capacitor body; And
Forming a conductive resin layer disposed on the first electrode layer and the second electrode layer to cover a portion of the protective layer;
Including,
The protective layer is a method of manufacturing a multilayer ceramic capacitor formed of a resin having elasticity.
상기 커패시터 바디는 두께 방향으로 마주보는 상면 및 하면, 폭 방향으로 마주보는 제1 측면 및 제2 측면, 길이 방향으로 마주보는 제1 및 제2 단면을 가지며, 상기 제1 내부전극은 제1 단면으로 일단이 노출되고 상기 제2 내부전극은 제2 단면으로 일단이 노출되며, 상기 보호층은 상기 커패시터 바디의 상면, 하면, 제1 측면 및 제2 측면에 형성되는 적층 세라믹 커패시터의 제조방법.
The method of claim 6,
The capacitor body has an upper surface and a lower surface facing in the thickness direction, a first side surface and a second side surface facing in the width direction, and first and second cross sections facing in the longitudinal direction, and the first internal electrode is formed in the first cross section. One end is exposed and the second internal electrode is exposed at one end to a second end surface, and the protective layer is formed on the upper surface, the lower surface, the first side and the second side of the capacitor body.
상기 보호층의 두께는 250nm 이상인 적층 세라믹 커패시터의 제조방법. The method of claim 6,
The protective layer has a thickness of 250nm or more manufacturing method of a multilayer ceramic capacitor.
상기 보호층은 전기 절연성 물질로 형성된 적층 세라믹 커패시터.
The method of claim 1,
The protective layer is a multilayer ceramic capacitor formed of an electrically insulating material.
상기 보호층은 에폭시계 수지로 형성된 적층 세라믹 커패시터.The method of claim 1,
The protective layer is a multilayer ceramic capacitor formed of an epoxy resin.
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Citations (1)
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Cited By (2)
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