KR20210015982A - A capacitor and a semiconductor device including the same - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 관한 것이다. 보다 자세하게, 본 발명은 커패시터를 포함하는 반도체 소자에 관한 것이다.The present invention relates to a semiconductor device. More particularly, the present invention relates to a semiconductor device including a capacitor.
디램 소자의 단위 셀은 트랜지스터 및 커패시터를 포함한다. 디램 소자가 고도록 집적화됨에 따라, 기판의 좁은 수평 면적 내에 높은 커패시턴스를 가지는 커패시터를 형성하는 것이 요구되고 있다. The unit cell of the DRAM device includes a transistor and a capacitor. As DRAM devices are highly integrated, it is required to form a capacitor having a high capacitance within a narrow horizontal area of a substrate.
본 발명의 과제는 높은 커패시턴스를 가지는 커패시터를 제공하는데 있다. An object of the present invention is to provide a capacitor having a high capacitance.
본 발명의 과제는 높은 커패시턴스를 가지는 커패시터를 포함하는 반도체 소자를 제공하는데 있다.An object of the present invention is to provide a semiconductor device including a capacitor having a high capacitance.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 커패시터는, 속이 차 있는 기둥 형상을 가지는 제1 하부 전극이 구비된다. 상기 제1 하부 전극 상에 적층되고, 하부면이 막힌 실린더 형상을 가지는 제2 하부 전극이 구비된다. 상기 제1 하부 전극의 표면 및 제2 하부 전극의 표면 상에 유전막이 구비된다. 상기 유전막 상에 상부 전극이 구비된다. The capacitor according to embodiments of the present invention for achieving the above object is provided with a first lower electrode having a hollow pillar shape. A second lower electrode stacked on the first lower electrode and having a cylindrical shape with a closed lower surface is provided. A dielectric film is provided on the surface of the first lower electrode and the surface of the second lower electrode. An upper electrode is provided on the dielectric layer.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는, 기판에 게이트 구조물들이 구비된다. 상기 기판의 일부분과 접하는 비트 라인 구조물들이 구비된다. 상기 비트 라인 구조물들 사이를 관통하여 상기 기판의 일부분과 접하는 콘택 플러그가 구비된다. 상기 콘택 플러그 상에 커패시터가 구비된다. 상기 커패시터는, 속이 차 있는 기둥 형상을 가지는 제1 하부 전극, 상기 제1 하부 전극 상에 적층되고, 하부면이 막힌 실린더 형상을 가지는 제2 하부 전극, 상기 제1 하부 전극의 표면 및 제2 하부 전극의 표면 상에 유전막 및 상기 유전막 상에 상부 전극을 포함한다. In the semiconductor device according to embodiments of the present invention for achieving the above object, gate structures are provided on a substrate. Bit line structures in contact with a portion of the substrate are provided. A contact plug is provided that penetrates between the bit line structures and contacts a portion of the substrate. A capacitor is provided on the contact plug. The capacitor may include a first lower electrode having a hollow pillar shape, a second lower electrode stacked on the first lower electrode and having a cylindrical shape with a closed lower surface, and a surface of the first lower electrode and a second lower electrode. It includes a dielectric layer on the surface of the electrode and an upper electrode on the dielectric layer.
예시적인 실시예들에 따른 커패시터는 상기 제1 하부 전극과 제2 하부 전극이 적층된 하부 전극을 포함할 수 있다. 상기 커패시터는 하부 전극의 높이가 증가되고, 이에 따라 커패시터의 커패시턴스가 증가될 수 있다. A capacitor according to example embodiments may include a lower electrode in which the first lower electrode and the second lower electrode are stacked. In the capacitor, the height of the lower electrode is increased, and accordingly, the capacitance of the capacitor may be increased.
도 1은 예시적인 실시예들에 따른 커패시터의 단면도이다.
도 2는 상기 커패시터에서 하부 전극과 제1 및 제2 지지 패턴을 나타내는 사시도이다.
도 3 내지 14는 예시적인 실시예들에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 15는 예시적인 실시예들에 따른 커패시터의 단면도이다.
도 16은 상기 커패시터에서 하부 전극과 지지 패턴들을 나타내는 사시도이다.
도 17은 예시적인 실시예들에 따른 커패시터의 단면도이다.
도 18은 상기 커패시터에서 하부 전극과 지지 패턴들을 나타내는 사시도이다.
도 19는 예시적인 실시예들에 따른 디램 소자의 단면도이다.
도 20은 예시적인 실시예들에 따른 디램 소자의 레이아웃도이다.
도 21은 도 20의 X1-X1' 선 및 Y1-Y1'선을 절단한 단면도이다.1 is a cross-sectional view of a capacitor according to exemplary embodiments.
2 is a perspective view illustrating a lower electrode and first and second support patterns in the capacitor.
3 to 14 are cross-sectional views illustrating a method of manufacturing a capacitor according to exemplary embodiments.
15 is a cross-sectional view of a capacitor according to exemplary embodiments.
16 is a perspective view illustrating lower electrodes and support patterns in the capacitor.
17 is a cross-sectional view of a capacitor according to example embodiments.
18 is a perspective view illustrating lower electrodes and support patterns in the capacitor.
19 is a cross-sectional view of a DRAM device according to example embodiments.
20 is a layout diagram of a DRAM device according to exemplary embodiments.
21 is a cross-sectional view taken along lines X1-X1' and Y1-Y1' in FIG. 20;
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 예시적인 실시예들에 따른 커패시터의 단면도이다. 도 2는 상기 커패시터에서 하부 전극과 제1 및 제2 지지 패턴을 나타내는 사시도이다. 1 is a cross-sectional view of a capacitor according to exemplary embodiments. 2 is a perspective view illustrating a lower electrode and first and second support patterns in the capacitor.
도 1 및 도 2를 참조하면, 기판(100) 상에 하부 패턴들(도시안됨) 및 이를 덮는 하부 층간 절연막(190)이 구비될 수 있다. 상기 하부 패턴들은 커패시터의 하부 전극과 접촉하기 위한 도전성 패턴을 포함할 수 있다.Referring to FIGS. 1 and 2, lower patterns (not shown) and a lower
상기 하부 층간 절연막(190) 상에, 커패시터들이 구비될 수 있다. 각 커패시터는 제1 하부 전극(214), 제2 하부 전극(234), 유전막(250) 및 상부 전극(252)을 포함할 수 있다. 또한, 상기 제1 하부 전극(214)을 지지하기 위한 제1 지지 패턴(204a)과, 상기 제2 하부 전극(234)을 지지하기 위한 제2 지지 패턴(224a)이 포함될 수 있다. Capacitors may be provided on the lower
상기 제1 하부 전극(214)은 상기 하부 층간 절연막(190) 상에 구비될 수 있다. 상기 제1 하부 전극(214)은 복수개가 구비되고, 복수의 제1 하부 전극들(214)은 서로 이격되면서 규칙적으로 배치될 수 있다. 예시적인 실시예에서, 상기 제1 하부 전극들(214)은 반복된 정육각형의 꼭지점에 각각 배치되는 허니콤 배치를 가질 수 있다. The first
상기 제1 하부 전극(214)은 속이 차 있는 기둥 형상을 가질 수 있다.즉, 상기 제1 하부 전극(214)은 필러(pillar) 형상을 가질 수 있다. 예를들어, 상기 제1 하부 전극(214)은 속이 차 있는 원기둥 형상 또는 타원 기둥일 수 있다. 상기 제1 하부 전극(214)은 금속 물질을 포함할 수 있다. 상기 제1 하부 전극(214)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 질화물, 텅스텐, 루테늄 등을 포함할 수 있다. 일 예로, 상기 제1 하부 전극(214)은 티타늄 질화물을 포함할 수 있다. The first
상기 하부 층간 절연막(190) 상에서 상기 제1 하부 전극들(214) 하부 사이에는 식각 저지막(200)이 구비될 수 있다. 즉, 상기 제1 하부 전극들(214)은 상기 식각 저지막(200)을 관통하여, 상기 하부 패턴들에 포함되는 도전성 패턴과 접촉할 수 있다. 예시적인 실시예에서, 상기 식각 저지막(200)은 실리콘 질화물을 포함할 수 있다. An
상기 제2 하부 전극(234)은 상기 제1 하부 전극(214) 상부면과 접하면서 상기 제1 하부 전극(214) 상부면 상에 배치될 수 있다. 상기 제1 하부 전극(214) 및 제2 하부 전극(234)은 서로 수직 방향으로 적층되는 구조를 가질 수 있다. 상기 제1 하부 전극(214) 및 제2 하부 전극(234)의 적층 구조는 커패시터의 하부 전극(235)으로 제공될 수 있다. 상기 하부 전극(235)은 복수개가 구비되고, 복수의 하부 전극들(235)은 서로 이격되면서 규칙적으로 배치될 수 있다.The second
상기 제2 하부 전극(234)은 하부면이 막힌 실린더 형상을 가질 수 있다. 따라서, 상기 제2 하부 전극(234)은 실린더 내부의 공간이 포함되므로, 내부 표면 및 외측벽을 가질 수 있다. The second
상기 제2 하부 전극(234)은 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 하부 전극(234)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 질화물, 텅스텐, 루테늄 등을 포함할 수 있다. 일 예로, 상기 제2 하부 전극(234)은 티타늄 질화물을 포함할 수 있다. 일 예로, 상기 제2 하부 전극(234)은 상기 제1 하부 전극(214)과 동일한 물질을 포함할 수 있다. The second
일부 예시적인 실시예에서, 상기 제2 하부 전극(234)은 폴리실리콘을 포함할 수도 있다. In some exemplary embodiments, the second
예시적인 실시예에서, 상기 제2 하부 전극(234)은 상기 제1 하부 전극(214) 높이의 70% 내지 100%의 높이를 가질 수 있다. 일 예로, 상기 제2 하부 전극(234)은 상기 제1 하부 전극(214)의 높이와 거의 동일한 정도까지 높이를 증가시킬 수 있다. 상기 제2 하부 전극(234)의 높이를 상기 제1 하부 전극(214) 높이의 70% 이상으로 증가시키더라도 안정된 구조를 가질 수 있다. In an exemplary embodiment, the second
예시적인 실시예에서, 상기 제2 하부 전극(234)의 실린더의 최대 폭은 5nm보다 더 클 수 있다. In an exemplary embodiment, the maximum width of the cylinder of the second
상기 제1 지지 패턴(204a)은 상기 제1 하부 전극(214)의 상부의 외측벽 상에 구비될수 있다. 상기 제1 지지 패턴(204a)의 상부면은 상기 제1 하부 전극(214)의 상부면과 동일한 평면에 위치하거나 또는 상기 제1 하부 전극(214)의 상부면보다 높게 배치될 수 있다. 또한, 상기 제1 지지 패턴의 하부면은 상기 제1 하부 전극(214)의 상부면보다 낮게 배치될 수 있다. The
예시적인 실시예에서, 도 1에 도시된 것과 같이, 상기 제1 지지 패턴(204a)은 상기 제1 하부 전극(214) 및 제2 하부 전극(234)의 경계 부위에 배치될 수 있다. 즉, 상기 제1 지지 패턴(204a)은 상기 제1 하부 전극(214)의 상부의 외측벽 및 상기 제2 하부 전극(234)의 하부의 외측벽과 접할 수 있다. In an exemplary embodiment, as shown in FIG. 1, the
상기 제1 하부 전극(214) 상부의 외측벽에 형성되는 제1 지지 패턴(204a)과 이와 이웃하는 제1 하부 전극(214) 상부의 외측벽에 형성되는 제1 지지 패턴(204a)의 적어도 일부분은 서로 접할 수 있다. 예시적인 실시예에서, 도 2에 도시된 것과 같이, 상기 제1 지지 패턴(204a)은 상기 제1 하부 전극(214)의 외측벽을 둘러싸는 형상을 가질 수 있다. 상기 제1 지지 패턴(204a)에 의해, 상기 제1 하부 전극들(214)이 기울어지는 문제가 감소될 수 있다. At least a portion of the
예시적인 실시예에서, 상기 제1 지지 패턴(204a)의 물질은 SiCN, SiN 등을 포함할 수 있다. 상기 제1 지지 패턴(204a)은 1개의 물질막을 가지거나 또는 2 이상의 물질막이 적층되는 구조를 가질 수 있다. 예를들어, 제1 지지 패턴(204a)은 SiCN, SiN 또는 SiCN 및 SiN의 적층 구조를 포함할 수 있다. In an exemplary embodiment, the material of the
예시적인 실시예에서, 상기 제1 지지 패턴(204a)은 150Å 내지 500Å의 두께를 가질 수 있다. 상기 제1 지지 패턴(204a)의 두께가 150Å보다 얇으면 상기 하부 전극을 지지하기 어렵고, 상기 제1 지지 패턴(204a)의 두께가 500Å 두꺼우면, 커패시터의 커패시턴스가 감소될 수 있다. 그러나, 상기 제1 지지 패턴(204a)의 두께는 상기 범위에 한정되지는 않는다. In an exemplary embodiment, the
상기 제2 지지 패턴(224a)은 상기 제2 하부 전극(234)의 상부의 외측벽 상에 구비될수 있다.The
상기 제2 하부 전극(234) 상부의 외측벽에 형성되는 제2 지지 패턴(224a)과 이와 이웃하는 제2 하부 전극(234) 상부의 외측벽에 형성되는 제2 지지 패턴(224a)의 적어도 일부분은 서로 접할 수 있다. 예시적인 실시예에서, 도 2에 도시된 것과 같이, 상기 제2 지지 패턴(224a)은 상기 제2 하부 전극(234)의 외측벽을 둘러싸는 형상을 가질 수 있다. 예시적인 실시예에서, 상기 제2 지지 패턴(224a)은 상기 제1 지지 패턴(204a)과 동일한 형상을 가질 수 있다. At least a portion of the
예시적인 실시예에서, 상기 제2 지지 패턴(224a)의 물질은 SiCN, SiN 등을 포함할 수 있다. 상기 제2 지지 패턴은 1개의 물질막을 가지거나 또는 2 이상의 물질막이 적층되는 구조를 가질 수 있다. 예를들어, 제2 지지 패턴(224a)은 SiCN, SiN 또는 SiCN 및 SiN의 적층 구조를 포함할 수 있다.In an exemplary embodiment, the material of the
예시적인 실시예에서, 상기 제2 지지 패턴(224a)은 150Å 내지 500Å의 두께를 가질 수 있다. 예시적인 실시예에서, 상기 제2 지지 패턴(224a)은 상기 제1 지지 패턴(204a)과 동일한 두꼐를 가질 수도 있고, 상기 제1 지지 패턴(204a)과 서로 다른 두께를 가질 수도 있다. In an exemplary embodiment, the
상기 유전막(250)은 상기 제1 하부 전극(214)의 외측벽 및 상기 제2 하부 전극(234)의 외측벽 및 내부 표면과 상기 제1 지지 패턴(204a) 및 제2 지지 패턴(224a)의 표면을 따라 형성될 수 있다. 예시적인 실시예에서, 상기 유전막(250)은 고유전율을 갖는 금속 산화물을 포함할 수 있다. 일 예로, 상기 유전막(250)은 하프늄 산화물, 지르코늄 산화물 등을 포함할 수 있다. The
상기 상부 전극(252)은 상기 유전막(250) 상에 구비될 수 있다. 상기 상부 전극(252)은 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 상부 전극(252)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 질화물, 텅스텐, 루테늄 등을 포함할 수 있다. 일 예로, 상기 상부 전극(252)은 티타늄 질화물을 포함할 수 있다. The
예시적인 실시예에서, 상기 상부 전극(252)은 상기 유전막(250) 상에서 상기 제2 하부 전극(234)의 내부 공간을 채우도록 형성될 수 있다. In an exemplary embodiment, the
일부 예시적인 실시예에서, 상기 상부 전극(252)은 상기 유전막(250) 상에 컨포멀하게 형성되어 상기 제2 하부 전극(234)의 내부 공간을 완전하게 채우지 않을 수 있다. 상기 상부 전극(252) 상에 상기 제2 하부 전극(234)의 내부를 채우도록 폴리실리콘막(도시안됨)이 더 포함될 수 있다. In some exemplary embodiments, the
상기 커패시터의 하부 전극(235)은 제1 하부 전극(214) 및 제2 하부 전극(234)이 적층된 구조를 가짐으로써, 상기 하부 전극(235)의 높이가 높아질 수 있다. 상기 제2 하부 전극(234)이 실린더 형상을 가짐으로써, 상기 하부 전극(235)과 유전막의 접촉 면적을 증가시킬 수 있다. 따라서, 상기 커패시터의 커패시턴스를 증가시킬 수 있다. The
또한, 상기 제1 및 제2 하부 전극(214, 234)을 지지하기 위한 제1 지지 패턴(204a) 및 제2 지지 패턴(224a)이 구비됨으로써, 상기 제1 및 제2 하부 전극(214, 234)의 기울어짐 또는 쓰러짐의 문제가 감소될 수 있다. 그러므로, 상기 커패시터는 안정된 구조를 가질 수 있다. In addition, by providing a
도 3 내지 14는 예시적인 실시예들에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다. 3 to 14 are cross-sectional views illustrating a method of manufacturing a capacitor according to exemplary embodiments.
도 3을 참조하면, 기판(100) 상에 하부 패턴들(도시안됨) 및 이를 덮는 하부 층간 절연막(190)을 형성한다. Referring to FIG. 3, lower patterns (not shown) and a lower
상기 하부 층간 절연막(190) 상에 식각 저지막(200)을 형성한다. 상기 식각 저지막(200)은 실리콘 산화물과 식각 선택비를 가지는 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 식각 저지막(200)은 실리콘 질화물을 포함할 수 있다. An
상기 식각 저지막(200) 상에 제1 몰드막(202)을 형성한다. 상기 제1 몰드막(202)은 실리콘 산화물을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 몰드막(202)은 고밀도 플라즈마 산화물(HDP-Oxide), 포스포로스실리케이트글라스(PSG: Phosphorous Silicate Glass), 또는 테트라 에틸올쏘실리케이트(PE-TEOS: Plasma EnhancedTetraEthylOrthoSilicate)으로 형성할 수 있다. 상기 제1 몰드막(202)은 제1 하부 전극 부위를 형성하기 위한 몰드로써 제공될 수 있다. 따라서, 상기 제1 몰드막(202)은 목표한 제1 하부 전극의 높이와 유사한 두께로 형성할 수 있다. 예시적인 실시예에서, 상기 제1 몰드막(202)은 5000Å 내지 15000Å의 두께를 가질 수 있다. 그러나, 상기 제1 몰드막(202)의 두께는 상기 범위에 한정되지는 않는다. A
상기 제1 몰드막(202) 상에 제1 지지막(204)을 형성한다. 상기 제1 지지막(204)은 후속 공정에서 형성되는 제1 하부 전극의 상부 부위를 지지하기 위하여 제공될 수 있다. 상기 제1 지지막(204)은 상기 제1 몰드막(202) 및 하부 전극과 각각 식각 선택비를 가지는 물질을 포함할 수 있다. 상기 제1 지지막(204)은 예를들어, SiCN, SiN 등을 포함할 수 있다. 상기 제1 지지막(204)은 1개의 물질막을 가지거나 또는 2 이상의 물질막이 적층되는 구조를 가질 수 있다. 상기 제1 지지막(204)은 제1 두께로 형성할 수 있다. A
예시적인 실시예에서, 상기 제1 두께는 150Å 내지 500Å일 수 있다. 상기 제1 지지막(204)의 두께가 150Å보다 얇으면 상기 하부 전극을 지지하기 어렵고, 상기 제1 지지막(204)의 두께가 500Å 두꺼우면, 커패시터의 커패시턴스가 감소될 수 있다. 그러나, 상기 제1 지지막(204)의 두께는 상기 범위에 한정되지는 않는다. In an exemplary embodiment, the first thickness may be 150Å to 500Å. When the thickness of the first supporting
상기 제1 지지막(204) 상에 제1 하드 마스크막(206)을 형성한다. 예시적인 실시에에서, 상기 제1 하드 마스크막(206)은 비정질 탄소막을 포함할 수 있다. A first
상기 제1 하드 마스크막(206) 상에 제1 반사 방지막(208)을 형성한다. 예를들어, 상기 제1 반사 방지막(208)은 SiON 막을 포함할 수 있다. A
상기 제1 반사 방지막(208) 상에 제1 포토레지스트 패턴(210)을 형성한다. 상기 제1 포토레지스트 패턴(210)은 상기 제1 하부 전극의 형성 부위를 식각하기 위한 식각 마스크로 제공될 수 있다. 상기 제1 포토레지스트 패턴(210)은 홀들이 규칙적으로 배치될 수 있다. 예시적인 실시예에서, 상기 홀들은 반복된 정육각형의 꼭지점에 각각 배치되는 허니콤 배치를 가질 수 있다. A
도 4를 참조하면, 상기 제1 포토레지스트 패턴(210)을 식각 마스크로 사용하여, 상기 제1 반사 방지막(208) 및 제1 하드 마스크막(206)을 순차적으로 식각한다. 따라서, 상기 제1 지지막(204) 상에 제1 하드 마스크(206a) 및 제1 반사 방지 패턴(208a)을 형성한다. 상기 식각 공정을 수행하는 중에 상기 제1 포토레지스트 패턴(210)의 일부 또는 전부는 제거될 수 있다. Referring to FIG. 4, using the
도 5를 참조하면, 상기 제1 하드 마스크(206a) 및 제1 반사 방지 패턴(208a)을 식각 마스크로 사용하여, 상기 제1 지지막(204) 및 제1 몰드막(202)을 순차적으로 식각한다. 계속하여 상기 제1 몰드막(202) 하부의 식각 저지막(200)을 제거한다. 따라서, 상기 제1 지지막(204), 제1 몰드막(202) 및 식각 저지막(200)을 관통하여 접촉 영역의 상부면을 노출하는 제1 홀들(212)을 형성한다. Referring to FIG. 5, the
상기 제1 홀들(212)을 형성한 이 후에, 상기 제1 하드 마스크(206a) 및 제1 반사 방지 패턴(208a)을 제거할 수 있다. After the
도 6을 참조하면, 상기 제1 홀들(212)의 내부를 완전하게 채우면서 상기 제1 지지막(204) 상에 제1 하부 전극막을 형성한다. 상기 제1 하부 전극막은 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 하부 전극막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 질화물, 텅스텐, 루테늄 등을 포함할 수 있다. 일 예로, 상기 제1 하부 전극막은 티타늄 질화물을 포함할 수 있다. Referring to FIG. 6, a first lower electrode layer is formed on the
이 후, 제1 홀들(212) 내부에만 상기 제1 하부 전극막이 남아있도록 상기 제1 하부 전극막을 평탄화함으로써, 상기 제1 하부 전극막을 노드 분리한다. 상기 평탄화는 에치백 공정 및/또는 연마 공정을 포함할 수 있다. 따라서, 상기 제1 홀들(212) 내부에 각각 필러(pillar) 형상의 제1 하부 전극(214)이 형성될 수 있다. Thereafter, the first lower electrode layer is separated by a node by planarizing the first lower electrode layer so that the first lower electrode layer remains only inside the
예시적인 실시예에서, 상기 제1 하부 전극(214)의 상부면은 상기 제1 지지막(204)의 상부면보다 다소 낮거나 또는 상기 제1 지지막(204)의 상부면과 동일한 평면에 위치할 수 있다. 예시적인 실시예에서, 상기 제1 하부 전극(214)의 상부면은 상기 제1 지지막(204)의 하부면보다 높을 수 있다.In an exemplary embodiment, the upper surface of the first
도 7을 참조하면, 상기 제1 지지막(204) 및 제1 하부 전극(214) 상에 제2 몰드막(222)을 형성한다. 상기 제2 몰드막(222)은 실리콘 산화물을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 몰드막(222)은 고밀도 플라즈마 산화물(HDP-Oxide), 포스포로스실리케이트글라스(PSG: Phosphorous Silicate Glass), 테트라 에틸올쏘실리케이트(PE-TEOS: Plasma EnhancedTetraEthylOrthoSilicate)으로 형성할 수 있다. 상기 제2 몰드막(222)은 제2 하부 전극 부위를 형성하기 위한 몰드로써 제공될 수 있다. 따라서, 상기 제2 몰드막(222)은 목표한 제2 하부 전극의 높이와 유사한 두께로 형성할 수 있다. Referring to FIG. 7, a
예시적인 실시예에서, 상기 제2 하부 전극은 상기 제1 하부 전극(214) 높이의 70% 내지 100%의 높이를 가질 수 있다. 일 예로, 상기 제2 하부 전극은 상기 제1 하부 전극(214)의 높이와 거의 동일한 정도까지 높이를 증가시킬 수 있다.In an exemplary embodiment, the second lower electrode may have a height of 70% to 100% of the height of the first
예시적인 실시예에서, 상기 제2 몰드막(222)은 5000Å 내지 15000Å의 두께를 가질 수 있다. 그러나, 상기 제2 몰드막(222)의 두께는 상기 범위에 한정되지는 않는다. In an exemplary embodiment, the
상기 제2 몰드막(222) 상에 제2 지지막(224)을 형성한다. 상기 제2 지지막(224)은 후속 공정에서 형성되는 제2 하부 전극의 상부 부위를 지지하기 위하여 제공될 수 있다. 상기 제2 지지막(224)은 예를들어, SiCN, SiN등을 포함할 수 있다. 상기 제2 지지막(224)은 1개의 물질막을 가지거나 또는 2 이상의 물질막이 적층되는 구조를 가질 수 있다. A
상기 제2 지지막(224)은 상기 제1 두께보다 두꺼운 제2 두께로 형성할 수 있다. The
예시적인 실시예에서, 상기 제2 두께는 상기 제1 두께보다 적어도 150Å이상 더 두꺼울 수 있다. 예시적인 실시예에서, 상기 제2 두께는 상기 제1 두께의 1.5 내지 2.5배일 수 있다. In an exemplary embodiment, the second thickness may be at least 150 Å thicker than the first thickness. In an exemplary embodiment, the second thickness may be 1.5 to 2.5 times the first thickness.
상기 제2 지지막(224) 상에 제2 하드 마스크막(226)을 형성한다. 예시적인 실시에에서, 상기 제2 하드 마스크막(226)은 비정질 탄소막을 포함할 수 있다. A second
상기 제2 하드 마스크막(226) 상에 제2 반사 방지막(228)을 형성한다. 상기 제2 반사 방지막(228)은 SiON 막을 포함할 수 있다. A
상기 제2 반사 방지막(228) 상에 제2 포토레지스트 패턴(230)을 형성한다. 상기 제2 포토레지스트 패턴(230)은 제2 하부 전극의 형성 부위를 식각하기 위한 식각 마스크로 제공될 수 있다. 상기 제2 하부 전극은 상기 제1 하부 전극(214) 상에 배치될 수 있다. 따라서, 상기 제2 포토레지스트 패턴(230)은 상기 제1 포토레지스트 패턴(210)과 동일한 형상을 가질 수 있다. A
도 8을 참조하면, 상기 제2 포토레지스트 패턴(230)을 식각 마스크로 사용하여, 상기 제2 반사 방지막(228) 및 제2 하드 마스크막(226)을 순차적으로 식각한다. 따라서, 상기 제2 지지막(224) 상에 제2 하드 마스크(226a) 및 제2 반사 방지 패턴(228a)을 형성한다. 상기 식각 공정을 수행하는 중에 상기 제2 포토레지스트 패턴(230)의 일부 또는 전부가 제거될 수 있다. Referring to FIG. 8, using the
도 9를 참조하면, 상기 제2 하드 마스크(226a) 및 제2 반사 방지 패턴(228a)을 식각 마스크로 사용하여, 상기 제2 지지막(224) 및 제2 몰드막(222)을 순차적으로 식각한다. 따라서, 상기 제2 지지막(224) 및 제2 몰드막(222)을 관통하여 상기 제1 하부 전극(214)의 상부면을 노출하는 제2 홀들(232)을 형성한다. Referring to FIG. 9, the
상기 제2 홀들(232)을 형성한 이 후에, 상기 제2 하드 마스크(226a) 및 제2 반사 방지 패턴(228a)을 제거할 수 있다. After the
도 10을 참조하면, 상기 제2 홀들(232)의 측벽 및 저면과 상기 제2 지지막(224)의 상부면을 따라 제2 하부 전극막(233)을 형성한다. Referring to FIG. 10, a second
상기 제2 하부 전극막(233)은 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 하부 전극막(233)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 질화물, 텅스텐, 루테늄 등을 포함할 수 있다. 일 예로, 상기 제2 하부 전극막(233)은 티타늄 질화물을 포함할 수 있다. 일 예로, 상기 제2 하부 전극막(233)은 상기 제1 하부 전극(214)과 동일한 물질을 포함할 수 있다. The second
일부 예시적인 실시예에서, 상기 제2 하부 전극막(233)은 폴리실리콘을 포함할 수도 있다. In some exemplary embodiments, the second
상기 제2 하부 전극막(233) 상에 상기 제2 홀(232)의 내부를 완전하게 채우는 매립 절연막(236)을 형성한다. A buried insulating
도 11을 참조하면, 상기 제2 지지막(224)의 상부면이 노출되도록 상기 제2 하부 전극막(233) 및 매립 절연막(236)을 평탄화한다. 상기 평탄화 공정은 화학 기계적 연마 공정 및/또는 에치백 공정을 포함할 수 있다. Referring to FIG. 11, the second
따라서, 상기 제2 하부 전극막(233)이 노드 분리되어, 상기 제2 홀(232) 내에 제2 하부 전극(234) 및 매립 절연 패턴(236a)이 형성된다. 상기 제2 하부 전극(234)은 하부면이 막힌 실린더 형상을 가질 수 있다. Accordingly, the second
상기 제2 지지막(224)의 일부분에 제1 개구(240)가 형성되도록 상기 제2 지지막(224)을 식각하여 제2 지지 패턴(224a)을 형성한다. 상기 제1 개구(240)에 의해 상기 제2 지지막(224) 아래의 제2 몰드막(222)이 노출될 수 있다. The
설명한 것과 같이, 상기 제1 하부 전극(214) 및 제2 하부 전극(234)을 각각의 공정을 통해 형성할 수 있다. 따라서, 상기 제1 하부 전극 및 제2 하부 전극(234)이 적층되는 하부 전극의 높이가 증가될 수 있다. As described above, the first
도 12를 참조하면, 습식 식각 공정을 통해 상기 제2 몰드막(222) 및 상기 매립 절연 패턴(236a)을 제거한다. 상기 습식 식각 공정에서, 상기 제1 개구(240)를 통해 식각액이 침투하여 상기 제2 몰드막(222)이 모두 제거될 수 있다. Referring to FIG. 12, the
이 후, 상기 제1 개구(240)를 통해 노출되는 상기 제1 지지막(204)을 식각하여, 상기 제1 지지막(204)의 일부분에 제2 개구(242)를 형성한다. 따라서, 상기 제1 지지막(204)은 제1 지지 패턴(204a)으로 형성될 수 있다. 상기 제2 개구(242)에 의해 상기 제1 몰드막(202)이 노출될 수 있다. Thereafter, the
한편, 상기 제2 개구(242)를 형성하는 식각 공정동안 상기 제2 지지 패턴(224a)의 상부도 일부 식각될 수 있다. 따라서, 상기 제2 지지 패턴(224a)의 두께가 다소 감소될 수 있다. 그러나, 상기 제2 지지 패턴(224a)의 상부가 식각되는 것을 고려하여 상기 제2 지지막을 형성할 때 상기 제1 지지막(204)보다 두껍게 형성하였으므로, 상기 식각 공정 이 후에도 상기 제2 지지 패턴(224a)은 충분한 두께를 가질 수 있다. Meanwhile, during the etching process of forming the
예시적인 실시예에서, 상기 제2 지지 패턴(224a)은 150Å 내지 500Å의 두께를 가질 수 있다. 예시적인 실시예에서, 상기 제2 지지 패턴(224a)은 상기 제1 지지 패턴(204a)과 동일한 두꼐를 가질 수도 있고, 상기 제1 지지 패턴(204a)과 서로 다른 두께를 가질 수도 있다. In an exemplary embodiment, the
도 13을 참조하면, 습식 식각 공정을 통해 상기 제1 몰드막(202)을 제거한다. 상기 습식 식각 공정에서, 상기 제1 지지 패턴(204a) 사이에 형성되는 제2 개구(242)를 통해 식각액이 침투하여 상기 제1 몰드막(202)이 모두 제거될 수 있다. Referring to FIG. 13, the
따라서, 상기 제1 하부 전극(214)의 외측벽이 노출될 수 있다. 또한, 상기 제2 하부 전극(234)의 외측벽 및 내부 표면이 노출될 수 있다. Accordingly, the outer wall of the first
도 14를 참조하면, 상기 제1 하부 전극(214)의 외측벽 및 상기 제2 하부 전극(234)의 외측벽 및 내부 표면과 상기 제1 지지 패턴(204a) 및 제2 지지 패턴(224a)의 표면을 따라 컨포멀하게 유전막(250)을 형성한다. 상기 유전막(250)은 상기 제2 하부 전극(234)의 내부 공간을 채우지 않을 수 있다. 14, the outer wall of the first
상기 유전막(250) 상에 상부 전극(252)을 형성한다. 상기 상부 전극(252)은 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 상부 전극은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 질화물, 텅스텐, 루테늄 등을 포함할 수 있다. 일 예로, 상기 상부 전극은 티타늄 질화물을 포함할 수 있다. An
예시적인 실시예에서, 상기 상부 전극(252)은 상기 제2 하부 전극(234)의 내부 공간을 채우도록 형성될 수 있다. In an exemplary embodiment, the
일부 예시적인 실시예에서, 상기 상부 전극(252)은 상기 유전막(250) 상에 컨포멀하게 형성되어 상기 제2 하부 전극의 내부 공간을 채우지 않을 수 있다. 또한, 상기 상부 전극(252) 상에 상기 제2 하부 전극(234)의 내부를 채우도록 폴리실리콘막을 형성하는 공정을 더 수행할 수 있다. In some exemplary embodiments, the
도 15는 예시적인 실시예들에 따른 커패시터의 단면도이다. 도 16은 상기 커패시터에서 하부 전극과 지지 패턴들을 나타내는 사시도이다. 15 is a cross-sectional view of a capacitor according to exemplary embodiments. 16 is a perspective view illustrating lower electrodes and support patterns in the capacitor.
도 15 및 도 16에 도시된 커패시터는 제1 및 제2 지지 패턴에 추가적으로 제3 지지 패턴이 더 포함되는 것을 제외하고는 도 1 및 도 2에 도시된 커패시터와 실질적으로 동일할 수 있다. 그러므로, 동일한 부재에 대한 상세한 설명은 생략한다. The capacitors illustrated in FIGS. 15 and 16 may be substantially the same as the capacitors illustrated in FIGS. 1 and 2 except that a third support pattern is additionally included in the first and second support patterns. Therefore, detailed description of the same member is omitted.
도 15 및 도 16을 참조하면, 상기 제1 및 제2 지지 패턴(204a, 224a)의 수직 방향의 사이에 상기 제2 하부 전극(234)의 중간 부위를 지지하기 위한 제3 지지 패턴(225)이 더 포함될 수 있다. 15 and 16, a
상기 제3 지지 패턴(225)은 제2 하부 전극(234)의 중간 부위의 외측벽과 접할 수 있다. 예시적인 실시예에서, 상기 제3 지지 패턴(225)은 상기 제2 하부 전극(234)의 외측벽을 둘러싸는 형상을 가질 수 있다. The
예시적인 실시예에서, 상기 제3 지지 패턴(225)은 상기 제1 지지 패턴(204a) 및 제2 지지 패턴(224a)과 동일한 형상을 가질 수 있다. 예시적인 실시예에서, 상기 제3 지지 패턴(225)은 상기 제1 지지 패턴(204a) 및 제2 지지 패턴(224a)과 동일한 물질을 포함할 수 있다. In an exemplary embodiment, the
상기 제3 지지 패턴(225)이 더 구비됨으로써, 커패시터의 하부 전극은 안정적으로 지지될 수 있다. Since the
도 15 및 도 16에서는 상기 제2 하부 전극의 중간 부위를 지지하기 위한 제3 지지 패턴이 더 포함되는 것에 대해서 설명하였으나, 추가 지지 패턴의 위치 및 개수는 이에 한정되지는 않는다. 예를들어, 상기 제1 하부 전극 및/또는 제2 하부 전극의 외측벽과 접촉하는 복수의 추가 지지 패턴들이 더 구비될 수 있다. In FIGS. 15 and 16, it has been described that a third support pattern for supporting an intermediate portion of the second lower electrode is further included, but the position and number of the additional support patterns are not limited thereto. For example, a plurality of additional support patterns may be further provided to contact the outer wall of the first lower electrode and/or the second lower electrode.
도 17은 예시적인 실시예들에 따른 커패시터의 단면도이다. 도 18은 상기 커패시터에서 하부 전극과 지지 패턴들을 나타내는 사시도이다. 17 is a cross-sectional view of a capacitor according to example embodiments. 18 is a perspective view illustrating lower electrodes and support patterns in the capacitor.
도 17 및 도 18에 도시된 커패시터는 제2 하부 전극의 형상을 제외하고는 도 1 및 도 2에 도시된 커패시터와 실질적으로 동일할 수 있다. 그러므로, 동일한 부재에 대한 상세한 설명은 생략한다. The capacitors shown in FIGS. 17 and 18 may be substantially the same as the capacitors shown in FIGS. 1 and 2 except for the shape of the second lower electrode. Therefore, detailed description of the same member is omitted.
도 17 및 도 18을 참조하면, 상기 제1 하부 전극(214) 상에는 제2 하부 전극(234a)이 구비될 수 있다. 상기 제2 하부 전극(234a)은 필러(pillar) 형상을 가질 수 있다. 즉, 상기 제1 및 제2 하부 전극(214, 234a)은 서로 동일한 필러 형상을 가지면서 수직 방향으로 적층될 수 있다. 17 and 18, a second
상기 제2 하부 전극(234a)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 질화물, 텅스텐, 루테늄 등을 포함할 수 있다. 일 예로, 상기 제2 하부 전극(234a)은 티타늄 질화물을 포함할 수 있다. The second
상기 커패시터의 하부 전극(235a)은 제1 하부 전극(214) 및 제2 하부 전극(234a)이 적층된 구조를 가짐으로써, 상기 하부 전극(235a)의 높이가 높아질 수 있다. 따라서, 상기 커패시터의 커패시턴스를 증가시킬 수 있다. The lower electrode 235a of the capacitor has a structure in which the first
이하에서는, 상기 커패시터를 포함하는 디램 소자를 설명한다. Hereinafter, a DRAM device including the capacitor will be described.
도 19는 예시적인 실시예들에 따른 디램 소자의 단면도이다.19 is a cross-sectional view of a DRAM device according to example embodiments.
도 19를 참조하면, 기판(100)의 상부의 소자 분리 영역에 트렌치가 구비되고, 상기 트렌치 내에 소자 분리 구조물(102)이 배치될 수 있다. 상기 소자 분리 구조물(102)이 형성되지 않은 기판(100)의 상부 부위를 액티브 영역으로 정의할 수 있다. 상기 액티브 영역들 각각은 고립된 형상을 가질 수 있다. 상기 액티브 영역들은 평면에서 볼 때 고립된 바(bar) 형상을 가질 수 있고, 게이트 구조물의 연장 방향과 비스듬한 각도를 갖는 방향을 길이 방향으로 배치될 수 있다. 상기 기판(100)은 단결정 실리콘 기판이거나 SOI기판일 수 있다. Referring to FIG. 19, a trench may be provided in a device isolation region above a
상기 액티브 영역 및 소자 분리 구조물(102) 내에는 매립된 게이트 구조물(도시안됨)이 구비될 수 있다. 상기 게이트 구조물은 제1 방향으로 연장될 수 있고, 각 메모리 셀의 워드 라인으로 제공될 수 있다. 상기 게이트 구조물의 양 측과 인접하는 액티브 영역의 기판(100) 상부에는 제1 및 제2 불순물 영역(도시안됨)이 구비될 수 있다. A buried gate structure (not shown) may be provided in the active region and the
상기 기판(100) 상에는 버퍼막(116)이 배치될 수 있다. 상기 버퍼막(116)은 차례로 적층된 제1 절연막 패턴(110), 제2 절연막 패턴(112) 및 제3 절연막 패턴(114)을 포함할 수 있다. 상기 제2 절연막 패턴(112)은 상기 제1 절연막 패턴(110) 및 상기 제3 절연막 패턴(114)과 식각 선택비를 가지는 물질을 포함할 수 있다. 예를들어, 상기 제2 절연막 패턴(112)은 실리콘 질화막으로 형성되고, 상기 제1 및 제3 절연막 패턴(110, 114)은 실리콘 산화막으로 형성될 수 있다.A buffer layer 116 may be disposed on the
상기 버퍼막(116) 상에 비트 라인 구조물(120)이 구비될 수 있다. 상기 비트 라인 구조물(120)은 상기 제1 방향과 수직한 제2 방향으로 연장될 수 있다. 예시적인 실시예에서, 상기 비트 라인 구조물(120)은 순차적으로 적층된 제1 전극(120a), 베리어 패턴(120b), 제2 전극(120c) 및 캡핑막 패턴(120d)을 포함할 수 있다. 또한, 상기 비트 라인 구조물(120)의 일부분은 기판(100)의 제1 불순물 영역과 접할 수 있다. A
상기 제1 전극(120a)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 제2 전극(120c)은 금속을 포함할 수 있고, 예를들어 텅스텐을 포함할 수 있다. 상기 캡핑막 패턴(120d)은 실리콘 질화물을 포함할 수 있다. The
상기 비트 라인 구조물(120)의 측벽에는 비트 라인 스페이서(122)가 구비될 수 있다. A
상기 비트 라인 구조물들(120) 사이를 채우는 절연막(도시안됨)이 구비될 수 있다. 상기 절연막은 실리콘 산화물을 포함할 수 있다. An insulating film (not shown) filling between the
상기 절연막을 관통하여 인접한 상기 비트라인 구조물들(120) 사이에는 콘택 플러그들(130)이 구비될 수 있다. 상기 콘택 플러그들(130)은 상기 기판(100)의 제2 불순물 영역과 접할 수 있다. 예시적인 실시예에서, 상기 콘택 플러그(130)는 폴리실리콘 패턴 및 금속 패턴이 적층되는 구조를 가질 수 있다. Contact plugs 130 may be provided between the
상기 콘택 플러그(130)들 상부의 사이에는 상부 절연 패턴(132)이 구비될 수 있다. 상기 상부 절연 패턴(132)에 의해 상기 콘택 플러그들(130)의 상부가 전기적으로 분리될 수 있다. 상기 콘택 플러그(130)는 커패시터의 하부 전극과 접촉하기 위한 패드로 제공될 수 있다. An upper insulating pattern 132 may be provided between the upper portions of the contact plugs 130. Upper portions of the contact plugs 130 may be electrically separated by the upper insulating pattern 132. The
상기 콘택 플러그(130) 상에 커패시터(260)가 구비될 수 있다. A
상기 커패시터는 도 1 및 2를 참조로 설명한 것과 동일한 구조를 가질 수 있다. 일부 실시예에서, 상기 커패시터는 도 1 및 2를 참조로 설명한 것과 동일한 구조를 가지거나 또는 도 1 및 2를 참조로 설명한 것과 동일한 구조를 가질 수 있다. The capacitor may have the same structure as described with reference to FIGS. 1 and 2. In some embodiments, the capacitor may have the same structure as described with reference to FIGS. 1 and 2 or may have the same structure as described with reference to FIGS. 1 and 2.
도 20은 예시적인 실시예들에 따른 디램 소자의 레이아웃도이고, 도 21은 도 20의 X1-X1' 선 및 Y1-Y1'선을 절단한 단면도이다.20 is a layout diagram of a DRAM device according to exemplary embodiments, and FIG. 21 is a cross-sectional view taken along lines X1-X1' and Y1-Y1' in FIG. 20.
도 20 및 도 21을 참조하면, 디램 소자는 기판(100), 복수의 제1 도전 라인(320), 채널층(330), 게이트 전극(340), 게이트 절연막(350), 및 커패시터(260)를 포함할 수 있다. 디램 소자는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함할 수 있다. 상기 수직 채널 트랜지스터는, 채널층(330)의 채널 길이가 기판(100)으로부터 수직 방향을 따라 연장되는 구조를 가질 수 있다.20 and 21, the DRAM device includes a
상기 기판(100) 상에는 하부 절연층(312)이 배치될 수 있고, 하부 절연층(312) 상에 복수의 제1 도전 라인(320)이 제1 방향(X 방향)으로 서로 이격되고 제2 방향(Y 방향)으로 연장될 수 있다. 하부 절연층(312) 상에는 복수의 제1 절연 패턴(322)이 복수의 제1 도전 라인(320) 사이의 공간을 채우도록 배치될 수 있다. 복수의 제1 절연 패턴(322)은 제2 방향(Y 방향)으로 연장될 수 있고, 복수의 제1 절연 패턴(322)의 상면은 복수의 제1 도전 라인(320)의 상면과 동일 레벨에 배치될 수 있다. 복수의 제1 도전 라인(320)은 디램 소자의 비트 라인으로 기능할 수 있다.A lower insulating
예시적인 실시예들에서, 복수의 제1 도전 라인(320)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 복수의 제1 도전 라인(320)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi,IrOx, RuOx,또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 복수의 제1 도전 라인(320)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 예시적인 실시예들에서, 복수의 제1 도전 라인(320)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.In example embodiments, the plurality of first
채널층(330)은 복수의 제1 도전 라인(320) 상에서 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 채널층(330)은 제1 방향(X 방향)에 따른 제1 폭과 제3 방향(Z 방향)에 따른 제1 높이를 가질 수 있고, 제1 높이가 제1 폭보다 더 클 수 있다. 예를 들어, 상기 제1 높이는 상기 제1 폭의 약 2 내지 10배일 수 있으나, 이에 한정되는 것은 아니다. 채널층(330)의 바닥부는 제1 소스/드레인 영역(도시 생략)으로 기능하고, 채널층(330)의 상부(upper portion)는 제2 소스/드레인 영역(도시 생략)으로 기능하며, 상기 제1 및 제2 소스/드레인 영역 사이의 상기 채널층(330)의 일부분은 채널 영역(도시 안됨)으로 기능할 수 있다.The
예시적인 실시예들에서, 채널층(330)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO,ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO,GaxZnySnzO, AlxZnySnzO,YbxGayZnzO,InxGayO또는 이들의 조합을 포함할 수 있다. 채널층(330)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 일부 예시들에서, 채널층(330)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(330)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(330)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다.예를 들어, 채널층(330)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 채널층(330)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.In example embodiments, the
게이트 전극(340)은 채널층(330)의 양 측벽 상에서 제1 방향(X 방향)으로 연장될 수 있다. 게이트 전극(340)은 채널층(330)의 제1 측벽과 마주보는 제1 서브 게이트 전극(340P1)과, 채널층(330)의 제1 측벽에 반대되는 제2 측벽과 마주보는 제2 서브 게이트 전극(340P2)을 포함할 수 있다. 제1 서브 게이트 전극(340P1)과 제2 서브 게이트 전극(340P2) 사이에 하나의 채널층(330)이 배치됨에 따라 디램 소자는 듀얼 게이트 트랜지스터 구조를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제2 서브 게이트 전극(340P2)이 생략되고 채널층(330)의 제1 측벽과 마주보는 제1 서브 게이트 전극(340P1)만이 형성되어 싱글 게이트 트랜지스터 구조가 구현될 수도 있다.The
게이트 전극(340)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 게이트 전극(340)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi,IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.The
게이트 절연층(350)은 채널층(330)의 측벽을 둘러싸며, 채널층(330)과 게이트 전극(340) 사이에 개재될 수 있다. The
예시적인 실시예들에서, 게이트 절연막(350)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산질화물로 이루어질 수 있다. 예를 들면, 게이트 절연막(350)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.In example embodiments, the
복수의 제1 절연 패턴(322) 상에는 복수의 제2 절연 패턴(332)이 제2 방향(Y 방향)을 따라 연장될 수 있고, 복수의 제2 절연 패턴(332) 중 인접한 2개의 제2 절연 패턴(332) 사이에 채널층(330)이 배치될 수 있다. 또한 인접한 2개의 제2 절연 패턴(332) 사이에서, 2개의 인접한 채널층(330) 사이의 공간에 제1 매립층(334) 및 제2 매립층(336)이 배치될 수 있다. 제1 매립층(334)은 2개의 인접한 채널층(330) 사이의 공간의 바닥부에 배치되고, 제2 매립층(336)은 제1 매립층(334) 상에서 2개의 인접한 채널층(330) 사이의 공간의 나머지를 채우도록 형성될 수 있다. 제2 매립층(336)의 상면은 채널층(330)의 상면과 동일한 레벨에 배치되며, 제2 매립층(336)은 게이트 전극(340)의 상면을 덮을 수 있다. 이와는 달리, 복수의 제2 절연 패턴(332)이 복수의 제1 절연 패턴(322)과 연속적인 물질층으로 형성되거나, 제2 매립층(336)이 제1 매립층(334)과 연속적인 물질층으로 형성될 수도 있다. A plurality of second
채널층(330) 상에는 커패시터 콘택(360)이 배치될 수 있다. 커패시터 콘택(360)은 채널층(330)과 수직 오버랩되도록 배치되고, 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 커패시터 콘택(360)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi,IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상부 절연층(362)은 복수의 제2 절연 패턴(332)과 제2 매립층(336) 상에서 커패시터 콘택(260)의 측벽을 둘러쌀 수 있다. A
상부 절연층(362) 상에는 식각 저지막(370)이 배치되고, 식각 저지막(370)상에 커패시터(260)가 배치될 수 있다. 상기 커패시터에는 제1 지지 패턴 및 제2 지지 패턴(224a)이 포함될 수 있다. An etch stop layer 370 may be disposed on the upper insulating
상기 커패시터(260)는 도 1 및 2를 참조로 설명한 것과 동일한 구조를 가질 수 있다. 일부 실시예에서, 상기 커패시터는 도 1 및 2를 참조로 설명한 것과 동일한 구조를 가지거나 또는 도 1 및 2를 참조로 설명한 것과 동일한 구조를 가질 수 있다. The
100 : 기판 190: 하부 층간 절연막
214 : 제1 하부 전극 234 : 제2 하부 전극
250 : 유전막 252 : 상부 전극
204a : 제1 지지 패턴 224a : 제2 지지 패턴
200 : 식각 저지막100: substrate 190: lower interlayer insulating film
214: first lower electrode 234: second lower electrode
250: dielectric film 252: upper electrode
204a:
200: etch stop film
Claims (10)
상기 제1 하부 전극 상에 적층되고, 하부면이 막힌 실린더 형상을 가지는 제2 하부 전극;
상기 제1 하부 전극의 표면 및 제2 하부 전극의 표면 상에 구비되는 유전막; 및
상기 유전막 상에 구비되는 상부 전극을 포함하는 커패시터.A first lower electrode having a hollow pillar shape;
A second lower electrode stacked on the first lower electrode and having a cylindrical shape with a lower surface closed;
A dielectric film provided on a surface of the first lower electrode and a surface of the second lower electrode; And
A capacitor including an upper electrode provided on the dielectric layer.
서로 이웃하는 제1 하부 전극들의 외측벽에 구비되는 각각의 제1 지지 패턴의 일부분이 서로 접촉되고,
서로 이웃하는 제2 하부 전극들의 외측벽에 구비되는 각각의 제2 지지 패턴의 일부분이 서로 접촉하는 커패시터. The method of claim 2, wherein a plurality of lower electrodes having a structure in which the first lower electrode and the second lower electrode are stacked are spaced apart from each other,
Portions of each of the first support patterns provided on outer walls of the first lower electrodes adjacent to each other contact each other,
A capacitor in which portions of respective second support patterns provided on outer walls of second lower electrodes adjacent to each other contact each other.
상기 기판의 일부분과 접하는 비트 라인 구조물들;
상기 비트 라인 구조물들 사이를 관통하여 상기 기판의 일부분과 접하는 콘택 플러그; 및
상기 콘택 플러그 상에 배치되는 커패시터를 포함하고,
상기 커패시터는,
속이 차 있는 기둥 형상을 가지는 제1 하부 전극;
상기 제1 하부 전극 상에 적층되고, 하부면이 막힌 실린더 형상을 가지는 제2 하부 전극;
상기 제1 하부 전극의 표면 및 제2 하부 전극의 표면 상에 구비되는 유전막; 및
상기 유전막 상에 구비되는 상부 전극을 포함하는 반도체 소자. Gate structures provided on the substrate;
Bit line structures in contact with a portion of the substrate;
A contact plug penetrating between the bit line structures and in contact with a portion of the substrate; And
Including a capacitor disposed on the contact plug,
The capacitor,
A first lower electrode having a hollow pillar shape;
A second lower electrode stacked on the first lower electrode and having a cylindrical shape with a lower surface closed;
A dielectric film provided on a surface of the first lower electrode and a surface of the second lower electrode; And
A semiconductor device including an upper electrode provided on the dielectric layer.
The semiconductor device of claim 8, wherein the second lower electrode has a height of 70% to 100% of the height of the first lower electrode.
Priority Applications (1)
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---|---|---|---|
KR1020210009384A KR20210015982A (en) | 2021-01-22 | 2021-01-22 | A capacitor and a semiconductor device including the same |
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