KR20210012880A - 임베딩된 금속 절연체 금속 구조 - Google Patents

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KR20210012880A
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Abstract

본 개시내용은 가변 커패시턴스를 가진 MIM 디커플링 커패시터를 형성하기 위한 방법에 관한 것이다. 방법은, 폴리머층의 일부 상에 금속 라인을 갖는 제1 재분배층을 형성하는 단계와, 제1 재분배층 상에 포토레지스트층을 퇴적하는 단계와, 재분배층의 금속 라인의 각각의 부분을 노출시키는 이격된 제1 및 제2 TIV 개구부를 포토레지스층에 형성하기 위해 포토레지스트층을 에칭하는 단계를 포함할 수 있고, 제1 TIV 개구부는 제2 TIV 개구부보다 넓다. 방법은, 제1 및 제2 TIV 개구부에 금속을 퇴적하여 금속 라인과 접촉하는 각각의 제1 및 제2 TIV 구조를 형성하는 단계와, 제1 및 제2 TIV 구조의 상부 표면 상에 하이-k 유전체를 형성하는 단계와, 하이-k 유전체층 상에 금속층을 퇴적하여 각각의 제1 및 제2 커패시터를 형성하는 단계를 더 포함할 수 있다.

Description

임베딩된 금속 절연체 금속 구조{EMBEDDED METAL INSULATOR METAL STRUCTURE}
<관련 출원과의 상호 참조>
본 출원은 2019년 7월 23일에 출원한 발명의 명칭이 "EMBEDDED METAL INSULATOR METAL STRUCTURE"인 미국 가특허출원 62/877,638의 이익을 주장하며, 이 우선권 주장은 그 전체가 본 명세서에 참조로 포함된다.
디커플링 커패시터는 칩에 최초로 전원 공급될 때에 또는 칩의 다양한 컴포넌트가 작동될 때와 같이, 전원 공급기 내에서의 전압 스파이크를 방지하기 위해 칩 내에 구축될 수 있다. 칩 제조 공정에서, 디커플링 커패시터는 칩의 패키징 중에 또는 패키징 후에 라인의 최후단(far back end)에서 통합될 수 있다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 일반적 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1a와 도 1b는 일부 실시형태에 따라, InFO(integrated fan-out) 패키징 구조에 가변 커패시턴스(scalable capacitance)를 가진 금속 절연체 금속(metal insulator metal, MIM)을 형성하는 제조 방법의 흐름도이다.
도 2 내지 도 15는 일부 실시형태에 따라, 가변 커패시턴스를 가진 금속 절연체 금속(MIM) 커패시터를 형성하기 위한 다양한 제조 단계에서의 InFO(integrated fan-out) 구조의 단면도 및 평면도이다.
도 16a 내지 도 16f와 도 17a 내지 도 17f는 일부 실시형태에 따른 가변 커패시턴스를 가진 금속 절연체 금속(MIM) 커패시턴스의 예시적인 형상의 평면도이다.
이하의 설명에서는 제공하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위에서의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
본 명세서에서 사용되는 용어 "공칭(nominal)"은 제품 또는 공정의 설계 단계 동안 설정되는 컴포넌트 또는 공정 작업에 대한 특성 또는 파라미터의 원하는 값 또는 목표 값과 함께, 그 원하는 값보다 높거나 그리고/또는 낮은 값의 범위를 가리킨다. 그 값의 범위는 제조 공정에서의 약간의 변화 또는 공차로 인한 것이다.
일부 실시형태에서, "약"과 "실질적으로"와 같은 표현은 타겟 값의 5 % 내에서 변하는 주어진 양의 값을 나타낼 수 있다(예컨대, 타겟 값의 ±1 %, ±2 %, ±3 %, ±4 %, 및 ±5 %).
본원에서 사용되는 "수직"이라는 용어는 명목상 기판의 표면에 수직인 것을 의미한다.
디커플링 커패시터(DeCAP)는 칩에 최초로 전원 공급될 때에 또는 칩의 다양한 컴포넌트가 작동될 때와 같이, 전원 공급기 내에서의 전압 스파이크를 방지하기 위해 칩 내에 구축될 수 있다. 전원 공급기가 그러한 전력 수요 변화에 즉각적으로 응답할 수 없기 때문에, 칩의 전력은 전원 공급기가 반응하여 그 전압을 안정시킬 수 있을 때까지 단시간 동안 변할 수 있다. 이 과도적인 시간에 전압 스파이크가 발생할 수 있다. 디커플링 커패시터는 이들 전압 스파이크를 억제할 수 있다. 더 높은 커패시턴스를 가진 디커플링 커패시터는 전압 스파이크를 더욱 억제할 수 있다.
칩 제조 공정에서, 디커플링 커패시터는 칩의 패키징 중에 또는 패키징 후에 라인의 최후단(far back end)에서 통합될 수 있다. 예컨대 디커플링 커패시터는 표면 실장 기술(SMT)을 사용하여 패키징 기판 상에 실장된 표면일 수 있다. 그러나, SMT는 외부에서 실장되는 디커플링 커패시터와 패키징 기판 사이에 외부 인터커넥트를 필요로 한다. 외부 인터커넥트 또는 접속부는 스파이크 발생과 스파이크 억제 사이의 딜레이와 같은 시간 지연을 증가시킬 수 있다. 여기에서 설명하는 실시형태는 CoWoS(chip-on-wafer-on-substrate) 칩 패키지 또는 InFO(integrated fan-out) 칩 패키지와 같은, 3D 집적 회로(IC) 패키징에 통합될 디커플링 커패시터를 형성하기 위한 방법에 관한 것이다. 디커플링 커패시터를 3D IC 패키징에 통합하게 되면 외부 인터커넥트보다 더 짧아질 수 있는 내부 인터커넥트의 장점이 있다. CoWoS 및 InFO 칩 패키지는 여러 기능의 다이를, 입출력(I/O) 접속핀이 형성될 수 있도록 공간이 할당되어 있는 인터포저 상에 통합할 수 있다. 일부 실시형태에서, CoWoS 및 InFO 칩 패키지의 인터포저의 부분으로서 형성된 디커플링 커패시터는 고유전상수(하이-k)의 재료(예컨대, 예컨대 유전상수가 약 3.9보다 높음)를 포함할 수 있는 금속 절연체 금속(MIM) 구조이다. SMT 기술을 사용하여 기판 상에 탑재된 디커플링 커패시터와 비교하여, 여기에서 설명하는 실시형태에 따른 통합된 MIM 커패시터는, (i) 더 짧아진 인터커넥트 길이로 시간 지연을 줄일 수 있고, (ii) 더 높아진 커패시턴스 및 더 커진 커패시턴스 범위를 가질 수 있으며, (iii) 전력 소비를 줄일 수 있고, (iv) 동작 속도를 높일 수 있으며, (v) 패키징 풋프린트를 저감할 수 있다.
도 1a와 도 1b는 일부 실시형태에 따른 InFO 3D IC 패키징에 임베딩된 "가변" 커패시턴스를 가진 MIM 디커플링 커패시터를 형성하는 방법(100)의 흐름도를 보여준다. 방법(100)에 의해 제조된 MIM 디커플링 커패시터들은 전력 관리 및 고주파(RF) 성분을 위한 광범위한 범위의 커패시턴스를 제공하기 위해 상이한 표면적을 갖게 형성될 수 있다. 예를 들어, 방법(100)에 의해 제조된 MIM 디커플링 커패시터는 펨토 패럿(fF) 범위 내지 나노 패럿(nF) 범위에 이르는 커패시턴스를 가질 수 있다. 방법(100)의 다양한 단계 사이에 다른 제조 단계도 수행될 수 있지만, 이들 다른 제조 단계는 단지 명확성 때문에 생략될 수 있다. 예시용으로, InFO 3D IC 패키징의 맥락에서 방법(100)을 설명할 것이다. 그러나, 방법(100)은 CoWoS 3D IC 패키징과 같은 다른 유형의 패키징에도 적용될 수 있다. 이들 다른 유형의 패키징도 본 개시내용의 사상 및 범주 내에 있다.
방법(100)은 도 2 내지 도 17과 관련하여 설명될 것이다. 여기에서 사용되는 도 2 내지 도 17은 예시적인 용도일 뿐이며 축적이 적용된 것이 아니다. 또한, 도 2 내지 도 17은 실제 구조, 피처, 또는 층의 실제 형태(actual geometry)를 반영할 수 없다. 일부 구조, 층, 또는 형태는 예시 및 명확화를 위해 의도적으로 확대되거나 생략될 수도 있다.
도 1a를 참조하면, 예시적인 제조 방법(100)은 단계 110에서 시작되며, 이 단계에서는 도 2에 도시하는 바와 같이, 보호층(210)이 위에 있는 글래스 캐리어 기판(200)이 제공된다. 일부 실시형태에서, 글래스 캐리어 기판(200)은 방법(100)의 후속 단계에서 부착 또는 제조되는 구조적 엘리먼트에 기계적 지지를 제공한다. 제한이 아닌 예를 들면, 보호층(210)은 폴리이미드(PI), 폴리벤족사졸(PBO), 또는 다른 적절한 폴리머 재료를 포함할 수 있다. 일부 실시형태에서, 보호층(210)("폴리머층(210)"이라도 칭함)은 재분배층(RDL, redistribution layer)을 형성하기 전에 "버퍼 코팅" 또는 보호층으로서 사용되는 응력 완화 코팅이다. 일부 실시형태에서, 글래스 캐리어 기판(200)과 폴리머층(210) 사이에 LTHC(light to heat convention layer)(220)이 개재되어 있다. LTHC(220)는 자외(UV)선으로 경화되어 보호층(210)과 글래스 캐리어 기판(200) 사이의 임시 결합을 형성할 수 있는 접착층이다. 이 임시 결합은 InFO 패키징이 완료되면 글래스 캐리어 기판(200)으로부터 폴리머층(210)을 해체하도록 해제될 수 있다. 제한이 아닌 예를 들면, 글래스 캐리어 기판(200)의 후면을 통과한 포커싱된 레이저빔에 의한 LTHC(200)의 조사가 LTHC(200)를 분해하여 글래스 캐리어 기판(200)을 폴리머층(210)으로부터 해체시키기에 충분한 열을 생성할 수 있다. 성공적인 해체를 위해, 캐리어 기판(200)은 LTHC(200)을 조사하여 분해시킬 수 있는 광원(예컨대, 레이저)에 대해 투명한 것이 요구된다.
도 1a를 참조하면, 방법(100)은 폴리머층(210) 상에 하부 RDL을 형성하는 공정 및 단계 120에서 계속된다. 도 3에 도시하는 바와 같이, 하부 RDL은 금속 라인(300 및 310)을 포함할 수 있다. 제한이 아닌 예를 들면, 금속 라인(300 및 310)은 전기도금된 구리 상부층, 구리 시드 중간층, 및 티탄 하부층을 포함하는 패터닝된 금속 스택으로부터 형성된다. 티탄 하부층과 구리 시드 중간층은 물리적 기상 퇴적(PVD) 공정에 의해 약 100 nm와 약 500 nm 사이의 두께로 각각 퇴적될 수 있다. 전기도금된 구리 상부층은 약 7 ㎛의 두께로 형성될 수 있다. 일부 실시형태에서, 금속 스택은 블랭킷 퇴적(예컨대, 층(210)의 상부 표면 전체를 덮도록 퇴적)될 수 있으며, 후속하여 금속 라인(300 및 310)을 형성하기 위해 포토리소그래피 및 에칭 단계에서 패터닝된다. 예를 들어, 포토레지스트가 금속 스택 위에 스핀코팅되며 금속 스택의 영역을 노출시키도록 포토레지스트 내에 개구부를 형성하기 위해 패터닝될 수 있다. 금속 스택의 노출된 영역은 후속해서 습식 에칭 공정에 의해 제거될 수 있다. 포토레지스트에 의해 덮이는 금속 스택의 영역은 보호받을 수 있으며, 습식 에칭 화학물질에 의해 제거될 수 없다. 다시 말해, 포토레지스트는 습식 에칭 마스크로서 작용한다. 습식 에칭 화학물질은 하부 폴리머층(210)이 노출될 때까지 금속 스택의 노출된 영역을 제거할 수 있다. 습식 에칭 단계 후에, 포토레지스트는 금속 라인(300 및 310)과 같은 금속 스택의 패터닝된 영역을 남기고 제거된다. 일부 실시형태에서, 금속 라인(300 및 310)과 같은 추가의 금속 라인이 폴리머층(210) 전체에 걸쳐 형성될 수 있다. 이에, 하부 RDL는 금속 라인(300 및 310)에 제한되어서는 안 된다.
도 1a를 참조하면, 방법(100)은 하부 RDL(예컨대, 금속 라인(300 및 310))과 접촉하는 TIV(through interposer via)을 형성하는 공정 및 단계 130에서 계속된다. 일부 실시형태에서, 단계 130 동안 형성되는 TIV 중 하나 이상은 각각의 MIM 커패시터의 표면적을 규정하는데 사용될 수 있으며, 단계 130 동안 형성되는 하나 이상의 TIV는 패키징 구조의 다양한 컴포넌트를 전기적으로 접속시키는 전도성 구조로서 사용될 수 있다. 제한이 아닌 예를 들면, 단계 130에서의 TIV는 포토리소그래피 및 에칭 단계를 사용하여 형성될 수 있다. 예를 들어, 도 4a를 참조하면, 약 180 ㎛와 약 250 ㎛ 사이의 두께를 가진 포토레지스트층(400)은 금속 라인(300, 310) 및 폴리머층(210) 위에 스핀코팅될 수 있다. 후속하여 포토레지스트층(400)은 도 4a에 도시하는 바와 같이 금속 라인(300 및 310)의 각각의 부분을 노출시키는 TIV 개구부(410, 420, 및 430)를 형성하기 위해 패터닝될 수 있다.
일부 실시형태에서, TIV 개구부(410)는 형성된 MIM 디커플링 커패시터의 표면적을 규정하는데 사용되고, TIV 개구부(420 및 430)는 패키징 구조의 다양한 컴포넌트를 전기적으로 접속시키는 TIV 구조를 형성하는데 사용된다. TIV 개구부(410)는 TIV 개구부(420 및 430)로부터 상이한 치수를 갖도록 설계될 수 있다. 예를 들어, TIV 개구부(410)는 도 4a의 상면도인 도 4b에 도시하는 바와 같이 TIV 개구부(420 및 430)의 각각의 폭 및 길이와는 상이한 폭(W) 및 길이(L)를 가질 수 있다. 일부 실시형태에서, TIV 개구부들(410)는 상이한 표면적(W x L)을 갖는 MIM 커패시터들을 규정하기 위해 길이(L)는 동일하지만 폭(W)은 상이하도록 형성될 수 있다. 이 경우에, W는 각각의 MIM 커패시터에 대한 표면적을 효과적으로 조절하는데 사용될 수 있다. 그러나, 이것은 제한적이지 않으며, W과 L 둘 다는 각각의 MIM 커패시터에 대한 표면적을 조절하기 위해 각각의 TIV 개구부(140)에 대해 독립적으로 규정될 수 있다. W 및 L을 독립적으로 변경하게 되면 부가적인 설계 융통성은 제공할 수 있지만 잠재적인 포토리소그래피 및 에칭 제한으로 인해 제조 복잡성을 높일 수 있다.
제한이 아닌 예를 들면, 도 4a와 도 4b에 도시하는 바와 같이, W1은 W2보다 클 수 있고, W2는 W3보다 클 수 있다. 대안으로, W2는 W3보다 클 수 있고, W3은 W1보다 클 수 있다. 전술한 폭 관계는 제한적이지 않으며, MIM 커패시터의 원하는 수 및 그렇게 형성된 커패시턴스에 따라 추가의 폭 관계가 가능하다. 또한, 임의의 수의 TIV 개구부(410)는 W1, W2, 및 W3에 대해 상이하거나 유사한 폭으로 형성될 수 있다. 제한이 아닌 예를 들면, W1는 약 1000 ㎛일 수 있고, W2는 약 100 ㎛일 수 있으며, W3는 약 10 ㎛일 수 있는 한편, TIV 개구부(420 및 430)는 약 120 ㎛의 폭을 가질 수 있다. 또한, TIV 개구부(140)의 형상은 직사각형, 타원형, 원형일 수 있거나 또는 기타 적절한 기하학적 형상을 가질 수 있다.
도 5를 참조하면, 티탄 및 구리 시드층(500)이 패터닝된 포토레지스트층(400) 위에 퇴적되어(예컨대, PVD 공정에 의해) 개구부(410, 420, 및 430)의 측벽 및 바닥면을 덮는다. 일부 실시형태에서, 도 5에 도시하는 바와 같이, 시드층 스택(500)이 포토레지스트층(400) 위에 퇴적된다. 일부 실시형태에서, 티탄층은 약 1000 Å일 수 있고 구리 시드층은 약 5000 Å일 수 있다. 도 6에서, 구리층(600)이 티탄 및 구리 시드층 스택(500) 상에 전기도금되어 개구부(410, 420, 및 430)를 충전하고 각각의 TIV(610, 620, 및 630)를 형성한다. 일부 실시형태에서, 퇴적된 구리층(600)은 시드층 스택(500) 상의 포토레지스트층(400) 위에서 성장할 수 있다. 구리층(600)은 후속해서 포토레지스트층(400)의 상부 표면 위에서 구리층(600)의 일부를 제거하기 위해 화학적 기계 연마(CMP) 공정에 의해 평탄화 및 연마될 수 있다. 일부 실시형태에서는 구리 CMP 공정 동안에, 도 5에 도시하는 바와 같이 시드층(500)은 포토레지스트층(400)의 상부 표면에서도 제거된다. 일부 실시형태의 경우 약 180 ㎛ 내지 약 250 ㎛의 범위일 수 있는 포토레지스트층(400)의 두께는 이 단계의 제조 공정에서 TIV(610, 620, 및 630)의 높이를 규정한다.
TIV(610, 620, 및 630)를 형성한 후에, 도 7에 도시하는 바와 같이, 포토레지스트층(400)은 습식 에칭 공정에서 제거될 수 있다. 일부 실시형태에 따르며, 그렇게 형성된 TIV(610)는 도 4a 및 도 4b에 도시한 개구부(410, 420, 및 430)를 참조하여 전술한 바와 같이 TIV(620 및 630)와 비교해 상이한 폭을 갖는다. 예를 들어, TIV(610)는 약 10 ㎛ 내지 1000 ㎛의 폭을 가질 수 있는 한편, TIV(620 및 630)는 약 120 ㎛의 폭을 가질 수 있다. 일부 실시형태에서, 도 4에 도시하는 TIV 개구부(410)의 폭(W1, W2, 및 W3)은 각각의 TIV(610)의 폭을 규정한다. 일부 실시형태에서, TIV(610)는 MIM 커패시터 구조의 통합 부분인 한편, TIV(620 및 630)는 InFO 패키징의 층들 사이의 전기적 접속부를 제공한다.
도 1a를 참조하면, 방법(100)은 도 8에 도시하는 바와 같이, 폴리머층(210) 상에 다이를 부착하는 공정 및 단계 140에서 계속된다. 일부 실시형태에서, 다이(800)는 예컨대 고주파 통신 기능(예컨대, RF 다이)를 가질 수 있거나 또는 다른 또는 추가 기능을 가질 수도 있다. 다이(800)는 칩 제조 공정을 사용하여 사전 제조되었을 수도 있고 그 기능(예컨대, RF 통신)을 구현하도록 구성된 다중 인터커넥트층 및 복수의 트랜지스터를 포함할 수도 있다. 일부 실시형태에서, 다이 부착 필름(DAF, die attach film)(810)이 글루층(glue layer)으로서 역할하고 다이(800)와 폴리머층(210) 사이에 개재된다. 제한이 아닌 예를 들면, DAF(810)은 약 10 ㎛와 약 20 ㎛ 사이의 두께를 가질 수 있다. 일부 실시형태에 있어서, DAF(810)은 유전체이다. 제한이 아닌 예를 들면, 다이(800)의 높이는 TIV(610, 620, 및 630)의 높이에 필적할 수 있다. 다이(800)는 TIV(610, 620, 및 630)보다 더 높으면, TIV(610, 620, 및 630)의 높이로 리세싱될 수 있다. 일부 실시형태에 따르면, 단계 140에서 다수의 다이가 폴리머층(210)에 부착될 수 있다. TIV와 다이(800) 사이에서 기생 커패시턴스의 형성을 피하기 위해, 약 20 ㎛와 약 30 ㎛ 사이의 최소 간격(S)이 적절할 수 있다. TIV와 다이(800)를 격리시키는데 충분히 낮은 유전상수(예컨대, 약 2.8보다 낮음)를 갖는 재료를 사용할 수 있다면 간격(S)은 약 20 ㎛보다 낮게 조절될 수도 있다.
도 1a와 도 9를 참조하면, 방법(100)은 다이(800)와 TIV(610, 620, 및 630)를 둘러싸도록 폴리머층(210) 상에 몰딩 화합물(MC)을 배치하는 공정 및 단계 150에서 계속된다. 제한이 아닌 예를 들면, 몰딩 화합물(900)은 폴리머층(210) 상에 스핀코팅될 수 있다. 일부 실시형태에 따르면, 몰딩 화합물(900)은, 실온에서는 고체이고 250℃보다 높은 온도로 가열될 때에 액체인 에폭시계 재료이다. 일부 실시형태에서, 몰딩 화합물(900)은 폴리머층(210) 상에 스핀코팅되기 전에 용융된다. 일부 실시형태에 따르면, 다이(800)와 TIV(610, 620, 및 630)는 몰딩 화합물(900)에 임베딩될 수 있다. 제한이 아닌 예를 들면, 스핀코팅된 몰딩 화합물(810)은 약 230 ㎛와 약 300 ㎛ 사이의 두께를 가질 수 있다. 이것은 코팅된 몰딩 화합물(900)이 약 50 ㎛의 퇴적물(overburden)을 가질 수 있는 것을 의미하며, 예컨대 TIV(610, 620 및 630) 및 다이(800)의 상부 표면 위로 약 50 ㎛ 연장될 수 있다.
글래스 캐리어 기판(200) 상에의 몰딩 화합물(900)의 도포 후에, 몰딩 화합물(900)은 냉각 및 경화될 수 있다. 몰딩 화합물(900)은 경화되면, 50 ㎛ 퇴적물의 약 98%가 제거되도록 부분적으로 연삭될 수 있다. 연삭 공정은 몰딩 재료 화합물(900)의 상부 표면을 거칠어지게 한다. 일부 실시형태에서, TIV(610, 620 및 630) 및 다이(800)의 상부 표면이 노출될 때까지 몰딩 화합물(900)의 잔여부(50 ㎛ 퇴적물의 약 2% 잔여물인 약 1 ㎛)를 평탄화, 연마 및 제거하기 위해 후속해서 CMP 공정이 사용될 수 있다. 일부 실시형태에서, 몰딩 화합물(900)은 다이(800) 및 TIV(610, 620, 및 630)에 구조적 지지 및 전기적 절연을 제공한다. 몰딩 화합물(900)이 약 250℃보다 높은 온도에서 용융되기 때문에, 임의의 후속 제조 단계에 대한 서멀 버짓(thermal budget)이 약 250℃로 제한되어야 한다. 더 높은 온도 내성을 갖는 몰딩 화합물을 사용하는 경우에, 다른 서멀 버짓 제한이 존재하지 않는다면 후속 제조 단계의 서멀 버짓은 증가할 수 있다.
도 1a를 참조하면, 방법(100)은 몰딩 화합물(900), TIV(610, 620, 및 630), 및 다이(800)를 둘러싸도록 몰딩 화합물(900) 상에 하이-k 유전체를 형성하는 공정 및 단계 160에서 계속된다. 도 10을 참조하면, 하이-k 유전체(1010)가 몰딩 화합물(900), TIV(610, 620, 및 630), 및 다이(800) 위에 블랭킷 퇴적된다. 일부 실시형태에서, 패터닝될 때에 하이-k 유전체(1010)는 각각의 MIM 커패시터를 형성할 수 있다. 일부 실시형태에서, 하이-k 유전체(1010)는 사용되는 퇴적 방법 및 유전체층의 유형에 따라 약 250℃ 미만의 온도, 예컨대 약 180℃ 또는 약 210℃에서 퇴적된다. 추가로, 하이-k 유전체(1010)의 두께는 전하 누설 및 커패시턴스 손실을 피하기 위해 약 1 nm보다 높을 수 있다.
일부 실시형태에서, 하이-k 유전체(1010)는 재료의 유형에 따라 약 3.9보다 높은 k값을 갖는다. 제한이 아닌 예를 들면, 하이-k 유전체(1010)는 약 180℃의 퇴적 온도에서 플라즈마 강화 화학적 기상 퇴적(PECVD) 공정에 의해 약 30 nm보다 큰 두께로 퇴적된 약 7의 k값을 가진 실리콘 질화물(SiNx)막일 수 있다. 대안으로, 하이-k 유전체(1010)는 화학적 기상 퇴적(CVD), PECVD, 대기압 CVD(APCVD), 대기압 이하 CVD(SACVD), 금속 유기 CVD(MOCVD) 등으로 퇴적된 실리콘 산질화물(SiONx)일 수 있다. 일부 실시형태에서, 하이-k 유전체(1010)는, 하부층이 지르코늄 산화물(ZrO2), 중간층이 알루미늄 산화물(Al2O3), 그리고 상부층이 ZrO2인, 210℃의 온도에서 퇴적된 약 13보다 큰 k값(예컨대, 13.6)을 갖는 유전체 스택일 수 있다. 일부 실시형태에서, 하이-k 유전체(1010)는 하프늄계 유전체(예컨대, 하프늄 산화물(HfOx) 및 하프늄 실리케이트(HfSiOx)), 티탄 산화물(TiO2) 또는 탄탈 산화물(TaOx)을 포함하는 스택일 수도 있다. 하이-k 유전체(1010)는 또한 약 250℃ 미만의 온도에서 경화되고 굳어지는 PBO 또는 PI와 같은 액상의 하이-k 폴리머일 수 있다. 하이-k 유전체(1010)는 또한 저 경화온도(예컨대, 약 250℃ 미만) 및 약 4 내지 약 4.2의 k값을 갖는 스핀온글래스(SOG) 또는 액상 SiO2일 수 있다. 또한, 하이-k 유전체(1010)는 k값이 100 내지 200인 스트론튬 산화물(SrTiO3), k값이 약 500인 바륨-티탄 산화물(BaTiO3), k값이 약 250 내지 약 300인 바륨-스트론튬-티탄 산화물(BaSrTiO3), 또는 k값이 약 1000 내지 약 1500인 납-지르코늄-티탄 산화물(PbZrTiO3)일 수 있다.
일부 실시형태에서, 하이-k 유전체(1010)는 PVD, CVD, PECVD, APCVD, SACVD, MOCVD, 또는 약 250℃ 미만의 퇴적 온도에서(예컨대, 약 180℃ 또는 약 210℃에서) 전술한 유전체 재료를 퇴적할 수 있는 기타 적절한 CVD 기반 퇴적 공정에 의해 퇴적될 수 있다. 대안적으로, 일부 실시형태에서, 하이-k 유전체(1010)는 약 250℃ 미만의 온도에서(예컨대, 약 180℃ 또는 약 210℃에서) 스핀코팅될 수 있다.
일부 실시형태에 따르면, 더 높은 k값을 특징으로 하는 두꺼운 유전체는 더 낮은 k값을 특징으로 하는 더 얇은 유전체에 필적하는 커패시턴스를 제공할 수 있다. 이것은 유전체를 통한 누설이 문제가 될 때 유리할 수 있다. 또한, 더 높은 k값을 갖는 재료는 이하의 평행판 커패시턴스 공식에 따라 MIM 커패시터의 커패시턴스값을 상승시킨다.
Figure pat00001
여기서, C는 MIM 커패시터의 커패시턴스이고, k는 MIM 커패시터 내의 하이 -k 유전체의 유전상수(예컨대, 하이-k 유전체(1010)의 유전상수)이며, εo는 자유 공간의 유전상수이고, A는 커패시터의 유효 표면적이며, d는 하이-k 유전체 재료의 두께(예컨대, 하이-k 유전체(1010)의 두께)이다.
도 1b를 참조하면, 방법(100)은 하이-k 유전체(1010) 상에 금속층을 퇴적하는 공정 및 단계 170에서 계속된다. 예를 들어, 도 10을 참조하면, 금속층(1020)이 하이-k 유전체(1010) 상에 블랭킷막으로서 퇴적된다. 일부 실시형태에서, 패터닝될 때 금속층(1020)은 MIM 커패시터의 상부 금속판을 형성한다. 금속 라인(300 및 310)과 유사한 금속층(1020)은 전기도금된 구리 상부층, 구리 시드 중간층, 및 티탄 하부층으로 이루어진 금속 스택이다. 티탄 하부층과 구리 시드 중간층은 PVD 공정에 의해 약 100 nm와 약 500 nm 사이의 두께로 각각 퇴적될 수 있다. 전기도금된 구리 상부층은 약 7 ㎛의 두께를 가질 수 있다.
도 1b를 참조하면, 방법(100)은 일부 실시형태에 따라 MIM 커패시터 구조를 형성하기 위해 금속층(1020) 및 하이-k 유전체(1010)를 패터닝하는 공정 및 단계 180에서 계속된다. 일부 실시형태에서, 금속층(1020) 및 하이-k 유전체는 연속해서 패터닝된다. 일부 실시형태에서, 금속층(1020) 및 하이-k 유전체(1010)의 패터닝은 포토리소그래피 및 에칭 단계에 의해 달성될 수 있다. 예를 들어, 도 10에 도시하는 바와 같이, 포토레지스트는 금속 스택 위에 스핀코팅되고 후속해서 포토레지스트 패턴(1030)이 각각의 TIV(610) 위에 형성되도록 패터닝될 수 있다. 각각의 포토레지스트 패턴(1030)은 각각의 TIV(610)의 상부 표면에 실질적으로 정렬된다. 습식 에칭 공정은 포토레지스트 패턴(1030)에 의해 덮이지 않은 금속층(1020)의 부분을 제거할 수 있고, 후속의 건식 에칭 공정은 포토레지스트 패턴(1030)에 의해 덮이지 않은 하이-k 유전체(1010)의 부분을 제거할 수 있다. 도 11은 포토레지스트 패턴(1030)의 제거 후에, 그 결과로 형성된 패터닝된 유전체층(1100) 및 금속층(1110)을 도시한다. 일부 실시형태에 따르면, 패터닝된 유전체층(1100), 패터닝된 금속층(1110), 및 TIV(610)는 MIM 커패시터(A, B, C, 및 D)를 형성한다. 일부 실시형태에서, MIM 커패시터(A, B, C, 및 D)는 이들이 접속되어 있는 각각의 전원 공급기로부터의 전압 스파이크를 억제하는 디커플링 커패시터이다.
제한이 아닌 예를 들면, MIM 커패시터(A)의 커패시턴스는 nF 범위 내일 수 있고(예컨대, 100 nF), MIM 커패시터(B)의 커패시턴스는 pF 범위 내일 수 있으며(예컨대, 100 pF), MIM 커패시터(C)의 커패시턴스는 fF 범위 내일 수 있다(예컨대, 100 fF). 각각의 MIM 커패시터(A, B, 및 C)의 커패시턴스값은, 하이-k 유전체 재료 및 하이-k 유전체 두께가 MIM 커패시터(A, B, 및 C) 사이에 공통될 수 있기 때문에 이들 각각의 표면적에 의해 규정된다. 또한 y축을 따른 각각의 MIM 커패시터(A, B, 및 C)의 길이가 실질적으로 같다고 하면, 평행판 커패시턴스 공식에 따라 x축을 따른 각각의 MIM 커패시터(A, B, 및 C)의 폭이 커패시턴스값을 규정한다. 전술한 바와 같이, 각각의 MIM 커패시터의 폭은 도 4a 및 도 4b에 도시하는 TIV 개구부(410)의 비아 개구 폭(W1, W2, 및 W3)에 의해 규정될 수 있다. 이에, TIV 개구부(410)의 비아 개구 폭(W1, W2, 및 W3)은 형성된 MIM 커패시터(A, B, 및 C)의 각각의 폭에 대응할 수 있다.
넓은 범위의 커패시턴스는 (i) 각각의 커패시터의 폭(그래서 각각의 MIM 커패시터의 면적), (ii) 하이-k 유전체의 재료 유형, 및 (iii) 하이-k 유전체의 두께를 다르게 함으로써 달성될 수 있다. 예를 들어, MIM 커패시터는 fF 범위(예컨대, 10-15 패럿) 내지 nF 범위(예컨대, 10-9 패럿)에 이르는 커패시턴스를 갖게 형성될 수 있다. 이에, 상이한 커패시턴스 요건을 가진 전자 컴포넌트에 적합한 MIM 커패시터가 제공될 수 있다. 예를 들어, 방법(100)을 사용하여, RF 안테나 및 전력 관리에 적합한 MIM 커패시터가 싱글 InFO 3D IC 패키징 구조에 통합될 수 있다.
일부 실시형태에 따르면, 도 16a 내지 도 16f는 방법(100)에 의해 형성된 MIM 커패시터(A, B, 및 C)에 대한 다양한 형상을 보여준다. 도 16a 내지 도 16f의 예에는, 상이한 폭(W)과 길이(L) 조합을 갖는 MIM 커패시터가 도시된다. 이들 차이는 예시이며 제한적이지 않다. MIM 커패시터(A, B, 및 C)에 대한 다른 형상도 도 17a 내지 도 17f에 도시하는 바와 같이 가능하다. 도 16a 내지 도 16f에 도시하는 MIM 커패시터의 예는 예시이며 제한적이지 않다. 따라서, MIM 커패시터(A, B, 및 C)는 원하는 커패시터 면적 및 커패시턴스값을 달성할 수 있는 임의 개의 방식으로 성형될 수 있다. 일부 실시형태에서, 커패시턴스 요건에 따라 상이한 커패시턴스값을 가진 복수의 MIM 커패시터가 동시에 패키징 구조(예컨대, InFO 패키징)에 형성될 수 있다. 제한이 아닌 예를 들면, 도 16a 내지 도 16f와 도 17a 내지 도 17f에 도시하는 MIM 커패시터의 임의의 조합이 패키징 구조에 형성될 수도 있다.
도 1b를 참조하면, 방법(100)은 하나 이상의 RDL를 형성하여 MIM 커패시터(A, B, 및 C)에 전기 접속부를 제공하는 공정 및 단계 190에서 계속된다. 단계 190에서는 다른 엘리먼트 및 TIV에 대한 전기 접속부가 형성될 수 있다. 예를 들어, 다이(800) 및 TIV(620 및 630)에 대한 전기 접속부가 단계 190에서 완성될 수도 있다.
제한이 아닌 예를 들면, 각각의 추가 RDL은 새로운 폴리층을 포함할 수 있다. 예를 들어, 도 12를 참조하면, 폴리층(210)과 유사한 폴리층(1200)이 몰딩 화합물(900) 상에 배치된다. 일부 실시형태에서, 폴리층(1200)은 약 2.8의 k값과 약 4.5 ㎛의 두께를 가진 로우-k 유전체 재료이다. 폴리층(1200)은 후속해서 RDL 금속 라인이 형성될 곳에 개구부를 형성하기 위해 패터닝된다. 예를 들어, 도 12에서, 제1 RDL(1200)이 TIV(620 및 630), 다이(800), 및 MIM 커패시터(A, B, 및 C) 상에 형성될 수 있다. TIV(620 및 630), 다이(800), 및 MIM 커패시터(A, B, 및 C)와의 제1 RDL(1210)의 정렬은 하나 이상의 포토리소그래피 및 에칭 단계에 의해 달성될 수 있다. 제한이 아닌 예를 들면, 포토레지스트층이 폴리머층(1200) 위에 스핀코팅될 수 있다. 포토레지스트층은 TIV(620 및 630), 다이(800), 및 MIM 커패시터(A, B, 및 C)에 정렬된 개구부가 포토레지스트층에 형성될 수 있도록 패터닝될 수 있다. 후속의 에칭 공정이 포토레지스트에 의해 마스킹되지 않은 폴리머층(1200)의 부분을 제거하여 TIV(620 및 630), 다이(800), 및 MIM 커패시터(A, B, 및 C)에 실질적으로 정렬되는 개구부를 형성할 수 있다. 폴리머층(1200)에 개구부가 형성되면, 포토레지스트층은 제거될 수 있고, 블랭킷 금속 스택이 퇴적되고 패터닝되어 제1 RDL(1210)의 금속 라인(1220)을 형성할 수 있다.
금속 라인(300)과 유사한 금속층(1220)은 전기도금된 구리 상부층, 구리 시드 중간층, 및 티탄 하부층으로 이루어진 금속 스택이다. 제한이 아닌 예를 들면, 티탄 하부층과 구리 시드 중간층은 PVD 공정에 의해 약 100 nm와 약 500 nm 사이의 두께로 각각 퇴적될 수 있다. 전기도금된 구리 상부층은 약 7 ㎛ 이상의 두께를 가질 수 있다. 일부 실시형태에서, 금속 스택은 도 12에 도시하는 바와 같이 폴리머층(1200)의 개구부를 부분적으로 충전할 수 있다.
앞의 단계는 도 13에 도시하는 바와 같이 제2 RDL(1300)를 형성하기 위해 연속으로 반복될 수 있다. 여기에 제공되는 RDL 레벨의 수는 예시적이며, 제한적인 것으로서 고려되어서는 안 된다. 이에, InFO 패키징 설계에 따라 더 적거나 추가의 RDL 레벨이 형성될 수도 있다. 제한이 아닌 예를 들면, 4개 이상의 RDL이 MIM 커패시터(A, B, 및 C) 위에 형성될 수 있다. 도 14를 참조하면, RDL이 모두 형성되었다면, 상부 폴리머층(1400)이 최상부 RDL(예컨대, 도 14의 제2 RDL(1300)) 위에 배치된 다음 패터닝된다. 일부 실시형태에 따르면, 금속 퇴적에 이어지는 패터닝 단계가 UBM(under bump metallurgy) 컨택(1410)을 형성한다. UBM 컨택(1410)은 RDL(1300)와 솔더 범프(1420, 1430, 및 1440) 사이에 계면을 형성한다. 일부 실시형태에서, UBM 컨택(1410)은 전기도금된 구리 상부층, 구리 시드 중간층, 및 티탄 하부층으로 이루어진 금속 스택을 포함할 수 있다. 대안으로, UBM 컨택(1410)은 티탄(Ti)과 구리(Cu), 티탄(Ti)-텅스텐(W)과 구리(Cu), 알루미늄(Al)-니켈(Ni)-바나듐(V)과 구리(Cu), 또는 크롬(Cr)과 구리(Cu)와 같은 합금을 포함할 수 있다. 솔더 범프(1420, 1430, 및 1440)는 볼 그리드 어레이(BGA)의 일부일 수 있고, 주석(Sn), 은(Ag)과 구리(Cu), 또는 납(Pb)과 주석(Sn)을 포함할 수 있는 금속 합금으로 제조될 수 있다.
일부 실시형태에서, 글래스 캐리어 기판(200)은 폴리머층(210)으로부터 분리(해체)될 수 있다. 예를 들면, 글래스 캐리어 기판(200)의 후면을 통과한 포커싱된 레이저빔에 의한 LTHC(200)의 조사(irradiating)가 LTHC(200)를 분해하여 글래스 캐리어 기판(200)을 폴리머층(210)으로부터 해체시키기에 충분한 열을 생성할 수 있다. 일부 실시형태에서, 폴리머층(210)은 InFO 패키징에 대해 후면 보호층으로서 역할한다.
일부 실시형태에서, TIV(620)을 통해 라인(300)에 전기 접속되는 솔더 범프(1420)는 외부 접지 접속부에 접속될 수 있고, MIM 커패시터(A)에 전기 접속되는 솔더 범프(1430)는 MIM 커패시터(A)의 금속층(1110)을 통해 외부의 전원 공급기에 전기 결합될 수 있다. 일부 실시형태에서, MIM 커패시터(A)는 접속되어 있는 외부 전원 공급기로부터의 전압 스파이크를 억제하는 디커플링 커패시터이다. 따라서, 커패시터(B 및 C)는 도 5에는 도시하지 않는 솔더 범프를 통해 동일하거나 상이한 외부 전원 공급기에 결합될 수 있다. 예를 들어, MIM 디커플링 커패시터(B 및 C)의 금속층(1110)에의 전기 접속부는 도 15에는 보이지 않는 y축을 따른(예컨대, 지면 안쪽의) 위치에 형성될 수 있다. 일부 실시형태에서, 도 15에 도시하지 않는 솔더 범프(1430)와 같은 추가 솔더 범프는 MIM 디커플링 커패시터(B 및 C)에 전기적으로 결합된다. 일부 실시형태에서, 다이(800)에 전기적으로 접속되는 솔더 범프(1440)는 다이(800)에 입력 및 전력 신호를 제공하는 외부 IC에 전기적으로 접속될 수 있다. 또한, 도 5에 도시하는 솔더 범프의 수는 제한적이지 않다. 따라서 추가 솔더 범프는 본 개시내용의 사상 및 범주 내에 있다.
일부 실시형태에 따르면, 솔더 범프(1420, 1430, 및 1440)와 같은 솔더 범프는 InFO 패키징을 하나 이상의 외부 전원 공급기에 또는 접지 접속부에 전기적으로 접속시킬 수 있다. 외부 전원 공급기는 예컨대 InFO 패키징에 통합되지 않는 전원 공급기이다. 예를 들어, MIM 커패시터(A, B, 및 C)를 갖는 InFO 패키징은 솔더 범프(1420, 1430, 및 1440)를 통해, 솔더 범프 리셉터를 갖는 인쇄 회로 기판(PCB) 또는 다이에 부착될 수 있다. MIM 커패시터(A, B, 및 C)는 InFO 패키징의 내부 또는 외부 컴포넌트에 의해 사용될 수 있다.
본 개시내용은 가변 커패시턴스를 가진 MIM 디커플링 커패시터를 형성하기 위한 방법에 관한 것이다. 여기에 설명하는 MIM 디커플링 커패시터는 CoWoS 또는 InFO 패키징과 같은 3D IC 패키징에 통합(또는 임베딩)될 수 있다. 일부 실시형태에서, 여기에 설명하는 MIM 커패시터는 하이-k 유전체 재료를 특징으로 하며 상이한 형상 및 사이즈를 갖는다. 예를 들어, 넓은 범위의 커패시턴스는 (i) 각각의 커패시터의 면적, (ii) 하이-k 유전체의 재료 유형, 및 (iii) 하이-k 유전체의 두께를 조절함으로써 달성될 수 있다. 일부 실시형태에서, MIM 커패시터는 fF 범위(예컨대, 10-15 패럿) 내지 nF 범위(예컨대, 10-9 패럿)에 이르는 커패시턴스로 형성될 수 있다. 이에, 상이한 커패시턴스 요건을 갖는 전기 컴포넌트에 적합한 MIM 커패시터가 패키징 구조(예컨대, 싱글 3D IC)에 통합될 수 있다.
일부 실시형태에서, 방법은 캐리어 기판 상에 폴리머층을 퇴적하는 단계와, 상기 폴리머층 상에 제1 및 제2 커패시터 구조를 형성하는 단계를 포함한다. 상기 제1 및 제2 커패시터 구조를 형성하는 단계는, 상기 폴리머층의 일부 상에 금속 라인을 갖는 제1 재분배층을 형성하는 단계와, 상기 제1 재분배층 상에 포토레지스트층을 퇴적하는 단계와, 상기 재분배층의 금속 라인의 각각의 부분을 노출시키는 이격된 제1 및 제2 TIV 개구부를 상기 포토레지스층에 형성하기 위해 상기 포토레지스트층을 에칭하는 단계를 포함하고, 상기 제1 TIV 개구부는 상기 제2 TIV 개구부보다 넓다. 상기 제1 및 제2 커패시터 구조를 형성하는 단계는, 상기 제1 및 제2 TIV 개구부에 금속을 퇴적하여 상기 금속 라인과 접촉하는 각각의 제1 및 제2 TIV 구조를 형성하는 단계와, 상기 제1 및 제2 TIV 구조의 상부 표면 상에 하이-k 유전체를 형성하는 단계와, 상기 하이-k 유전체층 상에 금속층을 퇴적하여 각각의 제1 및 제2 커패시터를 형성하는 단계를 포함한다. 또한, 상기 방법은 상기 제1 및 제2 커패시터 상에 제2 재분배층을 형성하는 단계를 포함한다.
일부 실시형태에서, 인터포저 구조는 폴리머층과, 상기 폴리머층 상의 제1 재분배층과, 상기 제1 재분배층 위에 상이한 표면적을 갖는 이격된 커패시터 구조들을 포함한다. 각각의 이격된 커패시터 구조들은, 상기 제1 재분배층과 접촉하는 TIV로서, 상기 커패시터 구조의 표면적은 상기 TIV의 길이 및 폭에 기초하는 것인, 상기 TIV와, 상기 TIV의 상부 표면을 덮는 유전체 재료로서, 상기 유전체 재료는 상기 제1 재분배층 및 상기 TIV의 측벽과 분리되어 있는 것인, 상기 유전체 재료와, 상기 유전체 재료 상의 상부 금속층을 포함한다. 인터포저 구조는, 상기 폴리머층 상에 부착되며, 상기 이격된 커패시터 구조들에 인접한 다이와, 상기 다이와 상기 이격된 커패시터 구조들 상에 배치된 제2 제분배층을 더 포함한다.
일부 실시형태에서, 구조는 솔더 범프를 갖는 제1 재분배층과, 상기 제1 재분배층에 전기적으로 접속하도록 구성된 인터포저 구조를 포함한다. 인터포저 구조는, 커패시터 구조들로서, 각각의 커패시터 구조는 상기 제1 재분배층에 전기적으로 결합하도록 구성된 TIV와, 상기 TV 상의 하이-k 유전체와, 상기 하이-k 유전체 상의 금속층을 포함한다. 상기 구조는 하나 이상의 다이와, 상기 하나 이상의 다이와 상기 커패시터 구조를 둘러싸는 몰딩 화합물을 더 포함한다.
본 개시내용의 [발명의 내용]은 본 개시내용의 [요약]이 아니며, 청구범위를 해석하는데 사용되는 것을 의도하지 않음이 이해되어야 한다. 본 개시내용의 [요약]은 본 발명자들이 고려한 본 개시내용의 모든 예시적인 실시형태 중 하나 이상만 나타낼 뿐이며, 이에 어떤 식으로도 추가 청구범위를 제한하는 것이 의도되지 않는다.
이상의 개시내용은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 이해할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 방법에 있어서,
캐리어 기판 상에 폴리머층을 퇴적하는 단계와,
상기 폴리머층 상에 제1 및 제2 커패시터 구조를 형성하는 단계로서, 상기 제1 및 제2 커패시터 구조를 형성하는 단계는,
상기 폴리머층의 일부 상에 금속 라인을 포함하는 제1 재분배층(redistribution layer)을 형성하는 단계와,
상기 제1 재분배층 상에 포토레지스트층을 퇴적하는 단계와,
상기 재분배층의 금속 라인의 각각의 부분을 노출시키는 이격된 제1 및 제2 쓰루 인터포저 비아(TIV, through interposer via) 개구부를 상기 포토레지스트층에 형성하기 위해 상기 포토레지스트층을 에칭하는 단계로서, 상기 제1 TIV 개구부는 상기 제2 TIV 개구부보다 넓은 것인, 상기 포토레지스트층을 에칭하는 단계와,
상기 제1 및 제2 TIV 개구부에 금속을 퇴적하여 상기 금속 라인과 접촉하는 각각의 제1 및 제2 TIV 구조를 형성하는 단계와,
상기 포토레지스트층을 제거하는 단계와,
상기 제1 및 제2 TIV 구조의 상부 표면 상에 하이-k 유전체를 형성하는 단계와,
상기 하이-k 유전체층 상에 금속층을 퇴적하여 각각의 제1 및 제2 커패시터를 형성하는 단계를 포함하는, 상기 상기 제1 및 제2 커패시터 구조를 형성하는 단계와,
상기 제1 및 제2 커패시터 상에 제2 재분배층을 형성하는 단계를 포함하는, 방법.
2. 제1항에 있어서, 상기 제2 재분배층을 형성하기 전에, 상기 제1 및 제2 TIV 구조에 인접하여 상기 폴리머층 상에 하나 이상의 다이를 부착하는, 방법.
3. 제1항에 있어서,
상기 제2 재분배층 상에 제3 재분배층을 형성하는 단계와,
상기 제3 재분배층에 솔더 범프를 부착하는 단계와,
상기 솔더 범프에 인쇄 회로 기판을 부착하는 단계와,
상기 캐리어 구조를 제거하는 단계를 더 포함하는, 방법.
4. 제1항에 있어서, 상기 하이-k 유전체는 실리콘 질화물(SiNx), 실리콘 산화물(SiO2), 실리콘 산질화물(SiONx), 하프늄 산화물(HfOx), 하프늄 실리케이트(HfSiOx), 티탄 산화물(TiO2), 탄탈 산화물(TaOx), 폴리벤족사졸(PBO), 폴리이미드(PI), 스핀온글래스(SOG), 액상 실리콘 산화물(SiO2), 스트론튬 산화물(SrTiO3), 바륨-티탄 산화물(BaTiO3), 바륨-스트론튬-티탄 산화물(BaSrTiO3), 납-지르코늄-티탄 산화물(PbZrTiO3), 또는 이들의 조합을 포함하는, 방법.
5. 제1항에 있어서, 상기 이격된 제1 및 제2 TIV 개구부를 형성하기 위해 상기 포토레지스트층을 에칭하는 단계는, 실질적으로 같은 길이를 갖는 상기 제1 및 제2 TIV 개구부를 형성하는 단계를 포함하는, 방법.
6. 제1항에 있어서, 상기 하이-k 유전체를 형성하는 단계는, 지르코늄 산화물(ZrO2)의 하부층, 알루미늄 산화물(Al2O3)의 중간층, 및 지르코늄 산화물(ZrO2)의 상부층을 갖는 스택을 형성하는 단계를 포함하는, 방법.
7. 제1항에 있어서, 상기 제1 및 제2 커패시터 구조를 형성하는 단계는, 상기 제1 및 제2 TIV 구조의 길이 및 폭에 기초하여 상기 제2 커패시터의 표면적보다 큰 표면적을 갖는 상기 제1 커패시터를 형성하는 단계를 포함하는, 방법.
8. 제1항에 있어서, 상기 하이-k 유전체를 형성하는 단계는,
상기 제1 및 제2 TIV 구조의 측벽들을 둘러싸도록 에폭시계 재료를 배치하는 단계와,
상기 에폭시계 재료와 상기 제1 및 제2 TIV 구조 상에 하이-k 유전체 재료를 퇴적하는 단계와,
상기 에폭시계 재료로부터 상기 하이-k 유전체 재료를 에칭하는 단계를 포함하는, 방법.
9. 인터포저 구조에 있어서,
폴리머층과,
상기 폴리머층 상의 제1 재분배층과,
상기 제1 재분배층 위에 상이한 표면적을 갖는 이격된 커패시터 구조들로서, 상기 이격된 커패시터 구조들 각각은,
상기 제1 재분배층과 접촉하는 쓰루 인터포저 비아(TIV, through interposer via)로서, 커패시터 구조의 표면적은 상기 TIV의 길이 및 폭에 기초하는 것인, 상기 TIV와,
상기 TIV의 상부 표면을 덮는 유전체 재료로서, 상기 유전체 재료는 상기 제1 재분배층 및 상기 TIV의 측벽과 분리되는 것인, 상기 유전체 재료와,
상기 유전체 재료 상의 상부 금속층을 포함하는, 상기 이격된 커패시터 구조들과,
상기 폴리머층 상에 부착되며 상기 이격된 커패시터 구조들에 인접한 다이와,
상기 다이와 각각의 상기 이격된 커패시터 구조들 사이에 배치된 몰딩 화합물과,
상기 다이와 상기 이격된 커패시터 구조들 상에 배치된 제2 재분배층을 포함하는, 인터포저 구조.
10. 제9항에 있어서, 상기 제2 재분배층은 상기 다이에 전기적으로 접속하도록 구성된 전기적 컨택을 포함하는, 인터포저 구조.
11. 제9항에 있어서,
상기 제2 재분배층에 전기적으로 접속하도록 구성된 제3 재분배층과,
상기 제3 재분배층에 그리고 상기 이격된 커패시터 구조들에 전기적으로 접속하도록 구성된 솔더 범프를 더 포함하는 인터포저 구조.
12. 제9항에 있어서, 각각의 TIV는 약 10 ㎛와 약 1000 ㎛ 사이의 폭을 갖는, 인터포저 구조.
13. 제9항에 있어서, 상기 유전체 재료는 약 3.9과 약 1000 사이의 유전상수를 갖는, 인터포저 구조.
14. 제9항에 있어서, 상기 유전체 재료는 실리콘 질화물(SiNx), 실리콘 산화물(SiO2), 실리콘 산질화물(SiONx), 하프늄 산화물(HfOx), 하프늄 실리케이트(HfSiOx), 티탄 산화물(TiO2), 탄탈 산화물(TaOx), 폴리벤족사졸(PBO), 폴리이미드(PI), 스핀온글래스(SOG), 액상 실리콘 산화물(SiO2), 스트론튬 산화물(SrTiO3), 바륨-티탄 산화물(BaTiO3), 바륨-스트론튬-티탄 산화물(BaSrTiO3), 납-지르코늄-티탄 산화물(PbZrTiO3), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 또는 이들의 조합을 포함하는, 인터포저 구조.
15. 제9항에 있어서, 상기 이격된 커패시터 구조들은 제1 TIV를 갖는 제1 커패시터 구조와, 제2 TIV를 갖는 제2 커패시터 구조를 포함하고, 상기 제1 TIV는 상기 제2 TIV과는 상이한 폭 또는 길이를 갖는, 인터포저 구조.
16. 구조에 있어서,
솔더 범프를 포함하는 제1 재분배층과,
상기 제1 재분배층에 전기적으로 접속하도록 구성된 인터포저 구조로서,
커패시터 구조와,
하나 이상의 다이를 포함하고, 각각의 커패시터 구조는,
상기 제1 재분배층에 전기적으로 결합하도록 구성된 쓰루 인터포저 비아(TIV)와,
상기 TIV 상의 하이-k 유전체와,
상기 하이-k 유전체 상의 금속층을 포함하는 것인, 상기 인터포저 구조와,
상기 하나 이상의 다이와 상기 커패시터 구조를 둘러싸는 몰딩 화합물을 포함하는, 구조.
17. 제16항에 있어서, 상기 하이-k 유전체 및 각각의 커패시터 구조의 상기 금속층은 상기 TIV의 측벽으로부터 분리되는, 구조.
18. 제16항에 있어서, 각각의 커패시터 구조의 표면적은 상기 TIV의 길이 및 폭에 의해 규정되는, 구조.
19. 제16항에 있어서, 상기 커패시터 구조는 직사각형 형상, 원형 형상, 타원형 형상, 또는 이들의 조합을 갖는, 구조.
20. 제16항에 있어서, 상기 유전체 재료는 실리콘 질화물(SiNx), 실리콘 산화물(SiO2), 실리콘 산질화물(SiONx), 하프늄 산화물(HfOx), 하프늄 실리케이트(HfSiOx), 티탄 산화물(TiO2), 탄탈 산화물(TaOx), 폴리벤족사졸(PBO), 폴리이미드(PI), 스핀온글래스(SOG), 액상 실리콘 산화물(SiO2), 스트론튬 산화물(SrTiO3), 바륨-티탄 산화물(BaTiO3), 바륨-스트론튬-티탄 산화물(BaSrTiO3), 납-지르코늄-티탄 산화물(PbZrTiO3), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 또는 이들의 조합을 포함하는, 구조.

Claims (10)

  1. 방법에 있어서,
    캐리어 기판 상에 폴리머층을 퇴적하는 단계와,
    상기 폴리머층 상에 제1 및 제2 커패시터 구조를 형성하는 단계로서, 상기 제1 및 제2 커패시터 구조를 형성하는 단계는,
    상기 폴리머층의 일부 상에 금속 라인을 포함하는 제1 재분배층(redistribution layer)을 형성하는 단계와,
    상기 제1 재분배층 상에 포토레지스트층을 퇴적하는 단계와,
    상기 재분배층의 금속 라인의 각각의 부분을 노출시키는 이격된 제1 및 제2 쓰루 인터포저 비아(TIV, through interposer via) 개구부를 상기 포토레지스트층에 형성하기 위해 상기 포토레지스트층을 에칭하는 단계로서, 상기 제1 TIV 개구부는 상기 제2 TIV 개구부보다 넓은 것인, 상기 포토레지스트층을 에칭하는 단계와,
    상기 제1 및 제2 TIV 개구부에 금속을 퇴적하여 상기 금속 라인과 접촉하는 각각의 제1 및 제2 TIV 구조를 형성하는 단계와,
    상기 포토레지스트층을 제거하는 단계와,
    상기 제1 및 제2 TIV 구조의 상부 표면 상에 하이-k 유전체를 형성하는 단계와,
    상기 하이-k 유전체층 상에 금속층을 퇴적하여 각각의 제1 및 제2 커패시터를 형성하는 단계를 포함하는, 상기 상기 제1 및 제2 커패시터 구조를 형성하는 단계와,
    상기 제1 및 제2 커패시터 상에 제2 재분배층을 형성하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 제2 재분배층을 형성하기 전에, 상기 제1 및 제2 TIV 구조에 인접하여 상기 폴리머층 상에 하나 이상의 다이를 부착하는, 방법.
  3. 인터포저 구조에 있어서,
    폴리머층과,
    상기 폴리머층 상의 제1 재분배층과,
    상기 제1 재분배층 위에 상이한 표면적을 갖는 이격된 커패시터 구조들로서, 상기 이격된 커패시터 구조들 각각은,
    상기 제1 재분배층과 접촉하는 쓰루 인터포저 비아(TIV, through interposer via)로서, 커패시터 구조의 표면적은 상기 TIV의 길이 및 폭에 기초하는 것인, 상기 TIV와,
    상기 TIV의 상부 표면을 덮는 유전체 재료로서, 상기 유전체 재료는 상기 TIV 및 상기 제1 재분배층의 측벽들과 분리되는 것인, 상기 유전체 재료와,
    상기 유전체 재료 상의 상부 금속층을 포함하는, 상기 이격된 커패시터 구조들과,
    상기 폴리머층 상에 부착되며 상기 이격된 커패시터 구조들에 인접한 다이와,
    상기 다이와 각각의 상기 이격된 커패시터 구조들 사이에 배치된 몰딩 화합물과,
    상기 다이와 상기 이격된 커패시터 구조들 상에 배치된 제2 재분배층
    을 포함하는, 인터포저 구조.
  4. 제3항에 있어서, 상기 제2 재분배층은 상기 다이에 전기적으로 접속하도록 구성된 전기적 컨택을 포함하는, 인터포저 구조.
  5. 제3항에 있어서,
    상기 제2 재분배층에 전기적으로 접속하도록 구성된 제3 재분배층과,
    상기 제3 재분배층에 그리고 상기 이격된 커패시터 구조들에 전기적으로 접속하도록 구성된 솔더 범프
    를 더 포함하는 인터포저 구조.
  6. 제3항에 있어서, 상기 유전체 재료는 실리콘 질화물(SiNx), 실리콘 산화물(SiO2), 실리콘 산질화물(SiONx), 하프늄 산화물(HfOx), 하프늄 실리케이트(HfSiOx), 티탄 산화물(TiO2), 탄탈 산화물(TaOx), 폴리벤족사졸(PBO), 폴리이미드(PI), 스핀온글래스(SOG), 액상 실리콘 산화물(SiO2), 스트론튬 산화물(SrTiO3), 바륨-티탄 산화물(BaTiO3), 바륨-스트론튬-티탄 산화물(BaSrTiO3), 납-지르코늄-티탄 산화물(PbZrTiO3), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 또는 이들의 조합을 포함하는, 인터포저 구조.
  7. 제3항에 있어서, 상기 이격된 커패시터 구조들은 제1 TIV를 갖는 제1 커패시터 구조와, 제2 TIV를 갖는 제2 커패시터 구조를 포함하고, 상기 제1 TIV는 상기 제2 TIV과는 상이한 폭 또는 길이를 갖는, 인터포저 구조.
  8. 구조에 있어서,
    솔더 범프를 포함하는 제1 재분배층과,
    상기 제1 재분배층에 전기적으로 접속하도록 구성된 인터포저 구조로서,
    커패시터 구조와,
    하나 이상의 다이를 포함하고, 각각의 커패시터 구조는,
    상기 제1 재분배층에 전기적으로 결합하도록 구성된 쓰루 인터포저 비아(TIV)와,
    상기 TIV 상의 하이-k 유전체와,
    상기 하이-k 유전체 상의 금속층을 포함하는 것인, 상기 인터포저 구조와,
    상기 하나 이상의 다이와 상기 커패시터 구조를 둘러싸는 몰딩 화합물
    을 포함하는, 구조.
  9. 제8항에 있어서, 상기 하이-k 유전체 및 각각의 커패시터 구조의 상기 금속층은 상기 TIV의 측벽으로부터 분리되는, 구조.
  10. 제8항에 있어서, 각각의 커패시터 구조의 표면적은 상기 TIV의 길이 및 폭에 의해 규정되는, 구조.
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