KR20210012648A - Three dimensional flash memory based on ferro dielectric material for implementing multi-level and operation method thereof - Google Patents

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Abstract

Disclosed are a three-dimensional flash memory based on a ferro dielectric material for implementing multi-level and an operation method thereof. According to an embodiment, a three-dimensional flash memory comprises: at least one channel layer formed on a substrate to extend in one direction; a plurality of electrode layers stacked in a vertical direction with respect to the at least one channel layer; and at least one ferroelectric film which surrounds the at least one channel layer and is interposed between the at least one channel layer and the plurality of electrode layers in the one direction to be used as a data storage by implementing a plurality of memory cells with regions in contact with the plurality of electrode layers. The amount of polarized charge in a partial region of the at least one ferroelectric film corresponding to a target memory cell to be programmed among the plurality of memory cells is changed, thereby implementing multi-value for the target memory cell.

Description

다치화를 구현한 강유전체 물질 기반의 3차원 플래시 메모리 및 그 동작 방법{THREE DIMENSIONAL FLASH MEMORY BASED ON FERRO DIELECTRIC MATERIAL FOR IMPLEMENTING MULTI-LEVEL AND OPERATION METHOD THEREOF}Three-dimensional flash memory based on a ferroelectric material that realizes multivalued and its operation method {THREE DIMENSIONAL FLASH MEMORY BASED ON FERRO DIELECTRIC MATERIAL FOR IMPLEMENTING MULTI-LEVEL AND OPERATION METHOD THEREOF}

아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는, 강유전체 물질 기반의 3차원 플래시 메모리 및 그 동작 방법에 대한 기술이다.The following embodiments relate to a three-dimensional flash memory, and more particularly, a description of a three-dimensional flash memory based on a ferroelectric material and an operation method thereof.

플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.The flash memory device is an electrically erasable programmable read only memory (EEPROM), and the memory is, for example, a computer, a digital camera, an MP3 player, a game system, a memory stick. ) Can be used in common. The flash memory device electrically controls input and output of data by Fowler-Nordheimtunneling or hot electron injection.

구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.Specifically, referring to FIG. 1 showing an array of a conventional 3D flash memory, the array of the 3D flash memory includes a common source line CSL, a bit line BL, a common source line CSL, and a bit line BL. ) May include a plurality of cell strings CSTR disposed between them.

비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.The bit lines are arranged in two dimensions, and a plurality of cell strings CSTR are connected in parallel to each of the bit lines. The cell strings CSTR may be commonly connected to the common source line CSL. That is, a plurality of cell strings CSTR may be disposed between the plurality of bit lines and one common source line CSL. In this case, there may be a plurality of common source lines CSL, and a plurality of common source lines CSL may be two-dimensionally arranged. Here, the same voltage may be electrically applied to the plurality of common source lines CSL, or each of the plurality of common source lines CSL may be electrically controlled.

셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.Each of the cell strings CSTR includes a ground selection transistor GST connected to the common source line CSL, a string selection transistor SST connected to the bit line BL, and ground and string selection transistors GST and SST. ) May be formed of a plurality of memory cell transistors MCT. In addition, the ground selection transistor GST, the string selection transistor SST, and the memory cell transistors MCT may be connected in series.

공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다.The common source line CSL may be commonly connected to sources of the ground selection transistors GST. In addition, a ground selection line GSL, a plurality of word lines WL0-WL3, and a plurality of string selection lines SSL, which are disposed between the common source line CSL and the bit line BL, are ground selection. It may be used as electrode layers of the transistor GST, the memory cell transistors MCT, and the string select transistors SST, respectively. In addition, each of the memory cell transistors MCT includes a memory element.

한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.Meanwhile, the conventional 3D flash memory increases the degree of integration by vertically stacking cells in order to meet the excellent performance and low price required by consumers.

예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.For example, referring to FIG. 2 showing the structure of a conventional 3D flash memory, in the conventional 3D flash memory, interlayer insulating layers 211 and horizontal structures 250 are alternately formed on a substrate 200. The repeatedly formed electrode structure 215 is disposed and manufactured. The interlayer insulating layers 211 and the horizontal structures 250 may extend in the first direction. The interlayer insulating layers 211 may be, for example, a silicon oxide layer, and the lowermost interlayer insulating layer 211a of the interlayer insulating layers 211 may have a thickness thinner than the remaining interlayer insulating layers 211. Each of the horizontal structures 250 may include first and second blocking insulating layers 242 and 243 and an electrode layer 245. A plurality of electrode structures 215 may be provided, and the plurality of electrode structures 215 may be disposed facing each other in a second direction crossing the first direction. The first and second directions may correspond to the x-axis and y-axis of FIG. 2, respectively. Trenches 240 spaced apart between the plurality of electrode structures 215 may extend in the first direction. In the substrate 200 exposed by the trenches 240, impurity regions doped with a high concentration may be formed so that a common source line CSL may be disposed. Although not shown, isolation insulating layers filling the trenches 240 may be further disposed.

전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.Vertical structures 230 passing through the electrode structure 215 may be disposed. For example, the vertical structures 230 may be arranged in a matrix form by being aligned along the first and second directions in a plan view. As another example, the vertical structures 230 are aligned in the second direction, but may be arranged in a zigzag shape in the first direction. Each of the vertical structures 230 may include a passivation layer 224, a charge storage layer 225, a tunnel insulating layer 226, and a channel layer 227. For example, the channel layer 227 may be disposed in a hollow tube shape, and in this case, a buried layer 228 filling the inside of the channel layer 227 may be further disposed. A drain region D is disposed on the channel layer 227, and a conductive pattern 229 is formed on the drain region D to be connected to the bit line BL. The bit line BL may extend in a direction crossing the horizontal electrodes 250, for example, in a second direction. For example, the vertical structures 230 aligned in the second direction may be connected to one bit line BL.

수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다. 그러나 이에 제한되거나 한정되지 않고 ONO층으로 정의되는 전하 저장막(225) 및 터널 절연막(226)은, 수직 구조체들(230)에만 포함되도록 구현될 수 있다.The first and second blocking insulating layers 242 and 243 included in the horizontal structures 250 and the charge storage layer 225 and the tunnel insulating layer 226 included in the vertical structures 230 are formed of a 3D flash memory. It can be defined as an ONO (Oxide-Nitride-Oxide) layer, which is an information storage element. That is, some of the information storage elements may be included in the vertical structures 230, and some of the information storage elements may be included in the horizontal structures 250. For example, among the information storage elements, the charge storage layer 225 and the tunnel insulating layer 226 are included in the vertical structures 230, and the first and second blocking insulating layers 242 and 243 are horizontal structures 250. Can be included in However, the present invention is not limited or limited thereto, and the charge storage layer 225 and the tunnel insulating layer 226 defined as an ONO layer may be implemented to be included only in the vertical structures 230.

기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.Epitaxial patterns 222 may be disposed between the substrate 200 and the vertical structures 230. The epitaxial patterns 222 connect the substrate 200 and the vertical structures 230. The epitaxial patterns 222 may contact at least one layer of horizontal structures 250. That is, the epitaxial patterns 222 may be disposed to contact the lowermost horizontal structure 250a. According to another embodiment, the epitaxial patterns 222 may be arranged to contact the horizontal structures 250 of a plurality of layers, for example, two layers. Meanwhile, when the epitaxial patterns 222 are disposed to contact the lowermost horizontal structure 250a, the lowermost horizontal structure 250a may be disposed thicker than the remaining horizontal structures 250. The lowermost horizontal structure 250a in contact with the epitaxial patterns 222 may correspond to the ground selection line GSL of the array of the 3D flash memory described with reference to FIG. 1, and the vertical structures 230 The remaining horizontal structures 250 in contact with each other may correspond to a plurality of word lines WL0-WL3.

에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.Each of the epitaxial patterns 222 has a recessed sidewall 222a. Accordingly, the lowermost horizontal structure 250a in contact with the epitaxial patterns 222 is disposed along the profile of the recessed sidewall 222a. That is, the lowermost horizontal structure 250a may be disposed in an inwardly convex shape along the recessed sidewalls 222a of the epitaxial patterns 222.

이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는, 수직 구조체들(230)에 포함되는 ONO층의 두께가 40nm에 이르기 때문에, 수평 방향의 스케일링이 어려운 단점과, ONO층을 사용하는 CTF(Charge trap flash)의 특성 상 FN(Fowler Nordheim) 터널링 동작으로 인해 20V 수준의 높은 동작 전압이 요구되는 단점을 갖는다.In the conventional 3D flash memory having such a structure, since the thickness of the ONO layer included in the vertical structures 230 reaches 40 nm, it is difficult to scale in the horizontal direction, and a charge trap (CTF) using the ONO layer. flash) has a disadvantage that a high operating voltage of 20V is required due to FN (Fowler Nordheim) tunneling operation.

이에, 상기 단점들을 극복하기 위한 기술이 요구된다.Accordingly, there is a need for a technique to overcome the above drawbacks.

일 실시예들은 종래 CTF의 ONO층을 대체하는 강유전체 물질 기반의 데이터 저장 구성요소를 포함하는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.One embodiment proposes a 3D flash memory including a data storage component based on a ferroelectric material that replaces the ONO layer of the conventional CTF, and an operation method thereof.

보다 상세하게, 일 실시예들은 단일 박막으로 형성되는 강유전체막을 데이터 저장 구성요소로 사용하는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.In more detail, exemplary embodiments propose a three-dimensional flash memory using a ferroelectric film formed of a single thin film as a data storage component and a method of operating the same.

특히, 일 실시예들은 강유전체막 기반의 데이터 저장 구성요소에 대한 다치화를 구현하는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.In particular, some embodiments propose a 3D flash memory that implements multi-valued data storage elements based on a ferroelectric layer and a method of operating the same.

일 실시예에 따르면, 다치화를 구현한 강유전체 물질 기반의 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 대해 수직 방향으로 적층되는 복수의 전극층들; 및 상기 적어도 하나의 채널층을 둘러싸며 상기 적어도 하나의 채널층과 상기 복수의 전극층들 사이에 상기 일 방향으로 개재된 채, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하여 데이터 저장소로 사용되는 적어도 하나의 강유전체막을 포함하고, 상기 복수의 메모리 셀들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 상기 적어도 하나의 강유전체막의 일부 영역의 분극 전하량을 변화시켜, 상기 대상 메모리 셀에 대한 다치화를 구현하는 것을 특징으로 한다.According to an embodiment, a three-dimensional flash memory based on a ferroelectric material implementing multi-value is at least one channel layer extending in one direction on a substrate; A plurality of electrode layers stacked in a direction perpendicular to the at least one channel layer; And a plurality of memory cells surrounding the at least one channel layer and interposed in the one direction between the at least one channel layer and the plurality of electrode layers and in contact with the plurality of electrode layers, Including at least one ferroelectric film used as a storage, the amount of polarization charge in a partial region of the at least one ferroelectric film corresponding to a target memory cell to be programmed among the plurality of memory cells is changed, It is characterized in that it implements multi-valued relations.

일측에 따르면, 상기 3차원 플래시 메모리는, 상기 대상 메모리 셀에 인가하는 프로그램 전압을 음의 값 내지 양의 값 사이에서 조절하여 상기 적어도 하나의 강유전체막의 분극 전하량을 변화시키는 것을 특징으로 할 수 있다.According to one side, the 3D flash memory may be characterized in that the amount of polarization charge of the at least one ferroelectric layer is changed by adjusting a program voltage applied to the target memory cell between a negative value and a positive value.

다른 일측에 따르면, 상기 3차원 플래시 메모리는, 상기 적어도 하나의 강유전체막의 두께 및 상기 적어도 하나의 강유전체막의 브레이크다운 전압에 기초하여 상기 대상 메모리 셀에 인가하는 프로그램 전압의 범위를 음의 값 내지 양의 값 사이에서 결정하고, 상기 결정 결과에 따른 음의 값 내지 양의 값 사이의 범위에서 상기 대상 메모리 셀에 인가하는 프로그램 전압을 조절하는 것을 특징으로 할 수 있다.According to the other side, the 3D flash memory includes a range of a program voltage applied to the target memory cell based on a thickness of the at least one ferroelectric layer and a breakdown voltage of the at least one ferroelectric layer from a negative value to a positive value. It may be characterized in that it determines between values and controls a program voltage applied to the target memory cell in a range between a negative value and a positive value according to the determination result.

또 다른 일측에 따르면, 상기 3차원 플래시 메모리는, 상기 적어도 하나의 강유전체막의 두께에 따른 브레이크다운 전압의 마진을 고려하여, 상기 대상 메모리 셀에 인가하는 프로그램 전압의 범위를 음의 값 내지 양의 값 사이에서 결정하는 것을 특징으로 할 수 있다.According to another aspect, in the 3D flash memory, a range of a program voltage applied to the target memory cell in consideration of a margin of a breakdown voltage according to a thickness of the at least one ferroelectric layer is negative to a positive value. It can be characterized by determining between.

또 다른 일측에 따르면, 상기 3차원 플래시 메모리는, 상기 대상 메모리 셀에 서로 다른 음의 값의 프로그램 전압 및 양의 값의 프로그램 전압을 인가하여 상기 적어도 하나의 강유전체막의 분극 전하량을 변화시키는 것을 특징으로 할 수 있다.According to another aspect, the 3D flash memory is characterized in that the polarization charge amount of the at least one ferroelectric layer is changed by applying different negative program voltages and positive program voltages to the target memory cell. can do.

또 다른 일측에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 전극층들 중 상기 대상 메모리 셀에 대응하는 전극층에 음의 값의 전압을 인가하고 상기 대상 메모리 셀이 위치하는 스트링의 채널층 또는 상기 스트링에 대응하는 기판으로부터의 채널층에 0V의 전압을 인가하여, 상기 대상 메모리 셀에 음의 값의 프로그램 전압을 인가하는 것을 특징으로 할 수 있다.According to another aspect, the 3D flash memory applies a negative voltage to an electrode layer corresponding to the target memory cell among the plurality of electrode layers, and the channel layer or the string of the string in which the target memory cell is located. By applying a voltage of 0V to the channel layer from the substrate corresponding to, a negative program voltage is applied to the target memory cell.

또 다른 일측에 따르면, 상기 3차원 플래시 메모리는 상기 대상 메모리 셀에 대응하는 전극층에 서로 다른 음의 값의 전압을 인가하여, 상기 대상 메모리 셀에 서로 다른 음의 값의 프로그램 전압을 인가하는 것을 특징으로 할 수 있다.According to another aspect, the 3D flash memory applies different negative voltages to the electrode layer corresponding to the target memory cell and applies different negative program voltages to the target memory cell. You can do it.

또 다른 일측에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 전극층들 중 상기 대상 메모리 셀에 대응하는 전극층에 0V의 전압을 인가하고 상기 대상 메모리 셀이 위치하는 스트링의 채널층 또는 상기 스트링에 대응하는 기판으로부터의 채널층에 양의 값의 전압을 인가하여, 상기 대상 메모리 셀에 음의 값의 프로그램 전압을 인가하는 것을 특징으로 할 수 있다.According to another aspect, the 3D flash memory applies a voltage of 0V to an electrode layer corresponding to the target memory cell among the plurality of electrode layers, and corresponds to the channel layer or the string of the string in which the target memory cell is located. A positive voltage is applied to a channel layer from a substrate to apply a negative program voltage to the target memory cell.

또 다른 일측에 따르면, 상기 3차원 플래시 메모리는 상기 대상 메모리 셀이 위치하는 스트링의 채널층 또는 상기 스트링에 대응하는 기판으로부터의 채널층에 서로 다른 양의 값의 전압을 인가하여, 상기 대상 메모리 셀에 서로 다른 음의 값의 프로그램 전압을 인가하는 것을 특징으로 할 수 있다.According to another aspect, the 3D flash memory applies voltages of different positive values to a channel layer of a string in which the target memory cell is located or a channel layer from a substrate corresponding to the string, and the target memory cell It may be characterized in that the program voltages of different negative values are applied to.

또 다른 일측에 따르면, 상기 3차원 플래시 메모리는, 상기 대상 메모리 셀에 인가하는 프로그램 전압을 음의 값 내지 양의 값 사이에서 조절하여 상기 적어도 하나의 강유전체막의 일부 영역에서 분극되는 원자의 개수 또는 분극 회전 각도를 제어하고, 상기 제어된 원자의 개수 또는 분극 회전 각도에 따라 상기 분극 전하량을 변화시키는 것을 특징으로 할 수 있다.According to another aspect, the 3D flash memory is the number or polarization of atoms polarized in a partial region of the at least one ferroelectric layer by adjusting a program voltage applied to the target memory cell between a negative value and a positive value. It may be characterized in that the rotation angle is controlled and the polarization charge amount is changed according to the controlled number of atoms or the polarization rotation angle.

일 실시예에 따르면, 기판 상 일 방향으로 연장 형성되는 적어도 하나의 채널층, 상기 적어도 하나의 채널층에 대해 수직 방향으로 적층되는 복수의 전극층들 및 상기 적어도 하나의 채널층을 둘러싸며 상기 적어도 하나의 채널층과 상기 복수의 전극층들 사이에 상기 일 방향으로 개재된 채, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하여 데이터 저장소로 사용되는 적어도 하나의 강유전체막을 포함하는 3차원 플래시 메모리의 다치화 구현 방법은, 상기 복수의 메모리 셀들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 인가하는 프로그램 전압의 범위를 음의 값 내지 양의 값 사이에서 결정하는 단계; 상기 결정 결과에 따른 음의 값 내지 양의 값 사이의 범위에서 상기 대상 메모리 셀에 인가하는 프로그램 전압을 조절하는 단계; 및 상기 대상 메모리 셀에 인가하는 프로그램 전압이 조절됨에 따라, 상기 대상 메모리 셀에 대응하는 상기 적어도 하나의 강유전체막의 일부 영역의 분극 전하량을 변화시켜 상기 대상 메모리 셀에 대한 다치화를 구현하는 단계를 포함한다.According to an embodiment, at least one channel layer extending in one direction on a substrate, a plurality of electrode layers stacked in a direction perpendicular to the at least one channel layer, and the at least one channel layer surrounding the at least one channel layer A three-dimensional structure including at least one ferroelectric film used as a data storage by implementing a plurality of memory cells in regions that contact the plurality of electrode layers while interposed in the one direction between the channel layer of and the plurality of electrode layers. A method of implementing multivalued flash memory includes: determining a range of a program voltage applied to a target memory cell to be a target of a program operation among the plurality of memory cells, between a negative value and a positive value; Adjusting a program voltage applied to the target memory cell in a range between a negative value and a positive value according to the determination result; And implementing multi-value for the target memory cell by changing an amount of polarized charge in a partial region of the at least one ferroelectric layer corresponding to the target memory cell as the program voltage applied to the target memory cell is adjusted. do.

일측에 따르면, 상기 결정하는 단계는, 상기 적어도 하나의 강유전체막의 두께 및 상기 적어도 하나의 강유전체막의 브레이크다운 전압에 기초하여 상기 대상 메모리 셀에 인가하는 프로그램 전압의 범위를 음의 값 내지 양의 값 사이에서 결정하는 단계인 것을 특징으로 할 수 있다.According to one side, the determining may include a range of a program voltage applied to the target memory cell based on a thickness of the at least one ferroelectric layer and a breakdown voltage of the at least one ferroelectric layer between a negative value and a positive value. It may be characterized in that it is a step to determine at.

다른 일측에 따르면, 상기 조절하는 단계는, 상기 대상 메모리 셀에 서로 다른 음의 값의 프로그램 전압 및 양의 값의 프로그램 전압을 인가하는 단계인 것을 특징으로 할 수 있다.According to another aspect, the adjusting may be a step of applying different negative program voltages and positive program voltages to the target memory cell.

또 다른 일측에 따르면, 상기 인가하는 단계는, 상기 복수의 전극층들 중 상기 대상 메모리 셀에 대응하는 전극층에 음의 값의 전압을 인가하고 상기 대상 메모리 셀이 위치하는 스트링의 채널층 또는 상기 스트링에 대응하는 기판으로부터의 채널층에 0V의 전압을 인가하여, 상기 대상 메모리 셀에 음의 값의 프로그램 전압을 인가하는 단계를 포함할 수 있다.According to another aspect, the applying may include applying a negative voltage to an electrode layer corresponding to the target memory cell among the plurality of electrode layers, and to the channel layer or the string of the string in which the target memory cell is located. It may include applying a voltage of 0V to a channel layer from a corresponding substrate and applying a negative program voltage to the target memory cell.

또 다른 일측에 따르면, 상기 인가하는 단계는, 상기 복수의 전극층들 중 상기 대상 메모리 셀에 대응하는 전극층에 0V의 전압을 인가하고 상기 대상 메모리 셀이 위치하는 스트링의 채널층 또는 상기 스트링에 대응하는 기판으로부터의 채널층에 양의 값의 전압을 인가하여, 상기 대상 메모리 셀에 음의 값의 프로그램 전압을 인가하는 단계를 포함할 수 있다.According to another aspect, in the applying step, a voltage of 0V is applied to an electrode layer corresponding to the target memory cell among the plurality of electrode layers, and a channel layer of the string in which the target memory cell is located or the string It may include applying a positive voltage to the channel layer from the substrate and applying a negative program voltage to the target memory cell.

일 실시예들은 종래 CTF의 ONO층을 대체하는 강유전체 물질 기반의 데이터 저장 구성요소를 포함하는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.Embodiments may propose a 3D flash memory including a data storage component based on a ferroelectric material that replaces the ONO layer of the conventional CTF, and an operation method thereof.

보다 상세하게, 일 실시예들은 단일 박막으로 형성되는 강유전체막을 데이터 저장 구성요소로 사용하는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.In more detail, exemplary embodiments may propose a 3D flash memory using a ferroelectric layer formed of a single thin film as a data storage component and an operation method thereof.

따라서, 일 실시예들은 수평 방향의 집적도를 향상시켜 집적도를 도모하는 동시에 낮은 동작 전압을 통한 신뢰성 특성을 개선하는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.Accordingly, exemplary embodiments may propose a 3D flash memory and a method of operating the same, which improves the degree of integration by improving the degree of integration in the horizontal direction and at the same time improving reliability characteristics through a low operating voltage.

특히, 일 실시예들은 강유전체막 기반의 데이터 저장 구성요소에 대한 다치화를 구현하는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.In particular, exemplary embodiments may propose a 3D flash memory that implements multi-valued data storage elements based on a ferroelectric layer, and an operation method thereof.

또한, 일 실시예들은 CAAC(C-axis aligned crystal) 결정 구조를 갖는, Zn, In, Ga, 4족 반도체 물질 또는 3-5족 화합물을 포함하는 반도체 물질로 채널층을 구성함으로써, 셀 전류를 증가시키고 누설 전류를 감소시키며, 온도에 강한 신뢰성 특성을 개선하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.In addition, one embodiment comprises a channel layer with a semiconductor material including Zn, In, Ga, a group 4 semiconductor material or a group 3-5 compound having a CAAC (C-axis aligned crystal) crystal structure, thereby reducing the cell current. A three-dimensional flash memory and a method of manufacturing the same are proposed, which increase and decrease leakage current, and improve temperature-resistant reliability characteristics.

도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이다.
도 4 내지 5는 일 실시예에 따른 3차원 플래시 메모리의 다치화를 설명하기 위한 도면이다.
도 6 내지 7은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 설명하기 위한 단면도이다.
도 8은 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 설명하기 위한 단면도이다.
도 9는 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 설명하기 위한 단면도이다.
도 10은 일 실시예에 따른 3차원 플래시 메모리의 다치화 구현 방법을 나타낸 플로우 차트이다.1 is a simplified circuit diagram showing an array of a conventional 3D flash memory.
2 is a perspective view showing the structure of a conventional 3D flash memory.
3 is a cross-sectional view illustrating a 3D flash memory according to an exemplary embodiment.
4 to 5 are diagrams for explaining multivalued 3D flash memory according to an exemplary embodiment.
6 to 7 are cross-sectional views illustrating a program operation of a 3D flash memory according to an exemplary embodiment.
8 is a cross-sectional view illustrating an erase operation of a 3D flash memory according to an exemplary embodiment.
9 is a cross-sectional view illustrating a read operation of a 3D flash memory according to an exemplary embodiment.
10 is a flowchart illustrating a method of implementing multivalued 3D flash memory according to an exemplary embodiment.

이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. However, the present invention is not limited or limited by the embodiments. In addition, the same reference numerals shown in each drawing denote the same member.

또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.In addition, terms used in the present specification are terms used to properly express preferred embodiments of the present invention, which may vary depending on the intention of users or operators, or customs in the field to which the present invention belongs. Accordingly, definitions of these terms should be made based on the contents throughout the present specification.

도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이고, 도 4 내지 5는 일 실시예에 따른 3차원 플래시 메모리의 다치화를 설명하기 위한 도면이다. 구체적으로, 도 4는 일 실시예에 따른 3차원 플래시 메모리에서 적어도 하나의 강유전체막의 분극 전하량이 변화되는 것을 설명하기 위한 도면이며, 도 5는 일 실시예에 따른 3차원 플래시 메모리가 다치화를 구현하는 경우의 각 동작 전압을 설명하기 위한 도면이다.3 is a cross-sectional view illustrating a 3D flash memory according to an exemplary embodiment, and FIGS. 4 to 5 are diagrams for explaining multivalued 3D flash memory according to an exemplary embodiment. Specifically, FIG. 4 is a diagram for explaining a change in the polarization charge amount of at least one ferroelectric layer in a 3D flash memory according to an exemplary embodiment, and FIG. 5 is a 3D flash memory according to an embodiment implementing multivalued It is a diagram for explaining each operating voltage in the case of.

도 3 내지 5를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는, 적어도 하나의 채널층(310), 복수의 전극층들(320) 및 적어도 하나의 강유전체막(330)을 포함한다.3 to 5, a 3D flash memory 300 according to an exemplary embodiment includes at least one channel layer 310, a plurality of electrode layers 320, and at least one ferroelectric film 330. .

적어도 하나의 채널층(310)은 기판(미도시) 상 일 방향(예컨대, 도 2에서의 z축 방향)으로 연장 형성된다. 이 때, 적어도 하나의 채널층(310)은 기판을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등으로 형성될 수 있으며, 도 2에 도시된 바와 같이 그 내부의 속이 빈 튜브형으로 배치되어 내부를 채우는 매립막(미도시)를 더 포함할 수 있다.At least one channel layer 310 is formed to extend in one direction (eg, the z-axis direction in FIG. 2) on a substrate (not shown). At this time, the at least one channel layer 310 may be formed by a selective epitaxial growth process using a substrate as a seed or a phase transition epitaxial process, and as shown in FIG. 2, the channel layer 310 is disposed in a hollow tube shape. It may further include a buried film (not shown) filling the interior.

이러한 적어도 하나의 채널층(310)은 CAAC(C-axis aligned crystal) 결정 구조를 갖는, Zn, In, Ga, 4족 반도체 물질 또는 3-5족 화합물을 포함하는 반도체 물질로 형성됨으로써, 셀 전류를 증가시키고 누설 전류를 감소시키며, 온도에 강한 신뢰성 특성을 개선할 수 있다. 예를 들어, 적어도 하나의 채널층(310)은 AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 중 적어도 하나를 포함하는 ZnOx 계열의 물질로 형성될 수 있다. 그러나 적어도 하나의 채널층(310)은 이에 제한되거나 한정되지 않고 종래의 채널층과 마찬가지로 단결정질의 실리콘(Single crystal silicon) 또는 다결정 실리콘(Poly-silicon)으로 형성될 수 있다.Such at least one channel layer 310 is formed of a semiconductor material including Zn, In, Ga, a group 4 semiconductor material or a group 3-5 compound having a C-axis aligned crystal (CAAC) crystal structure, and thus cell current It can increase and reduce leakage current, and improve temperature-resistant reliability characteristics. For example, the at least one channel layer 310 may be formed of a ZnO x- based material including at least one of AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO. However, the at least one channel layer 310 is not limited or limited thereto, and may be formed of single crystal silicon or poly-silicon like a conventional channel layer.

또한, 도면에는 도시되지 않았지만, 적어도 하나의 채널층(310)의 상부에는 드레인 라인(미도시)이 연결될 수 있다.Further, although not shown in the drawing, a drain line (not shown) may be connected to an upper portion of at least one channel layer 310.

복수의 전극층들(320)은 적어도 하나의 채널층(310)에 대해 수직 방향으로 적층되며, 일 방향과 직교하는 다른 방향(예컨대, 도 2에서의 y축 방향)으로 연장 형성된다. 복수의 전극층들(320)의 구성 물질로는 텅스텐, 티타늄, 탄탈륨 등의 도전성 물질이 사용될 수 있다.The plurality of electrode layers 320 are stacked in a vertical direction with respect to at least one channel layer 310 and extend in another direction perpendicular to one direction (eg, a y-axis direction in FIG. 2 ). A conductive material, such as tungsten, titanium, or tantalum, may be used as a material of the plurality of electrode layers 320.

적어도 하나의 강유전체막(330)은 적어도 하나의 채널층(310)을 둘러싸며 적어도 하나의 채널층(310)과 복수의 전극층들(320) 사이에 일 방향(예컨대, 도 2에서의 z축 방향)으로 개재된 채, 복수의 전극층들(320)과 맞닿는 영역들로 복수의 메모리 셀들(331, 332, 333, 334)을 구현하여 데이터 저장소로 사용된다.The at least one ferroelectric layer 330 surrounds the at least one channel layer 310 and interposed between the at least one channel layer 310 and the plurality of electrode layers 320 in one direction (eg, the z-axis direction in FIG. 2 ). A plurality of memory cells 331, 332, 333, and 334 are implemented in regions that contact the plurality of electrode layers 320 and are used as a data storage.

이 때, 적어도 하나의 강유전체막(330)은 사방정계(Orthorhombic) 결정 구조를 갖는 HfO2의 강유전체 물질로 형성될 수 있으며, 예를 들어, Al, Zr 또는 Si 중 적어도 하나의 물질이 도핑된 HfO2의 강유전체 물질로 형성될 수 있다. 다른 예를 들면, 적어도 하나의 강유전체막(330)은 PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 하나를 포함하는 강유전체 물질로 형성될 수 있다.At this time, the at least one ferroelectric layer 330 may be formed of a ferroelectric material of HfO 2 having an orthorhombic crystal structure, for example, HfO doped with at least one of Al, Zr, or Si. It may be formed of a ferroelectric material of 2 . For another example, at least one ferroelectric layer 330 is PZT(Pb(Zr, Ti)O 3 ), PTO(PbTiO 3 ), SBT(SrBi 2 Ti 2 O 3 ), BLT(Bi(La, Ti) O 3 ), PLZT(Pb(La, Zr)TiO 3 ), BST(Bi(Sr, Ti)O 3 ), barium titanate (BaTiO 3 ), P(VDF-TrFE), PVDF, AlO x , It may be formed of a ferroelectric material including at least one of ZnO x , TiO x , TaO x or InO x .

이하, 데이터 저장소로 사용된다는 것은, 복수의 메모리 셀들(331, 332, 333, 334)을 각각 구성하는 적어도 하나의 강유전체막(330)의 영역들 각각이 분극 현상에 따른 전압 변화로 이진 데이터의 값을 나타내는 것(저장하는 것)을 의미한다.Hereinafter, the term used as a data storage means that each of the regions of the at least one ferroelectric layer 330 constituting the plurality of memory cells 331, 332, 333, 334 is the value of binary data due to a voltage change according to the polarization phenomenon. Means to represent (store).

여기서, 적어도 하나의 강유전체막(330)은 강유전체 물질로 20nm 이하의 단일 박막으로 구성됨으로써, 그 두께가 기존의 ONO에 비해 현저히 얇기 때문에, 기존 ONO를 사용하는 3차원 플래시 메모리 대비 낮은 동작 전압을 갖게 될 수 있으며, 수평 방향의 집적도가 향상될 수 있다. 그러나 이에 제한되거나 한정되지 않고 적어도 하나의 강유전체막(330)은 단일 박막뿐만 아니라, 복수의 박막들로 형성될 수도 있다. 이러한 경우 복수의 박막들의 총 두께는 20nm 이하 수준으로 유지될 수 있다.Here, the at least one ferroelectric film 330 is composed of a single thin film of 20 nm or less made of a ferroelectric material, so that its thickness is significantly thinner than that of the existing ONO, so it has a lower operating voltage compared to the three-dimensional flash memory using the existing ONO. And the degree of integration in the horizontal direction can be improved. However, the present invention is not limited or limited thereto, and the at least one ferroelectric film 330 may be formed of a single thin film as well as a plurality of thin films. In this case, the total thickness of the plurality of thin films may be maintained at a level of 20 nm or less.

이러한 구조를 갖는 3차원 플래시 메모리(300)는, 복수의 메모리 셀들(331, 332, 333, 334) 중 프로그램 동작의 대상이 되는 대상 메모리 셀(333)에 대응하는 적어도 하나의 강유전체막(330)의 일부 영역의 분극 전하량을 변화시켜, 대상 메모리 셀(333)에 대한 다치화를 구현하는 것을 특징으로 한다. 이하, 대상 메모리 셀(333)에 대응하는 적어도 하나의 강유전체막(330)의 일부 영역은, 대상 메모리 셀(333) 자체를 의미한다.The 3D flash memory 300 having such a structure includes at least one ferroelectric layer 330 corresponding to a target memory cell 333 that is a target of a program operation among a plurality of memory cells 331, 332, 333, 334 By varying the amount of polarization charge in a partial region of, the target memory cell 333 is multi-valued. Hereinafter, a partial region of the at least one ferroelectric layer 330 corresponding to the target memory cell 333 refers to the target memory cell 333 itself.

보다 상세하게, 도 4의 (a) 경우와 같이 대상 메모리 셀(333)의 원자가 분극 되었을 때의 분극 전하량과 (b) 경우와 같이 대상 메모리 셀(333)의 원자가 분극 되었을 때의 분극 전하량은 서로 차이가 나게 된다. 마찬가지로, (c) 경우와 (d) 경우 각각에서의 분극 전하량은 (a) 경우 및 (b) 경우 각각과 상이하게 된다.In more detail, the amount of polarization charges when the atoms of the target memory cell 333 are polarized as in the case (a) of FIG. 4 and the amount of polarization charges when the atoms of the target memory cell 333 are polarized as in the case (b) It makes a difference. Similarly, the amount of polarized charge in each of the cases (c) and (d) is different from the cases (a) and (b).

이에, 3차원 플래시 메모리(300)는 대상 메모리 셀(333)에서 분극되는 원자의 개수 또는 분극 회전 각도를 제어함으로써, 제어된 원자의 개수 또는 분극 회전 각도에 따라 대상 메모리 셀(333)의 분극 전하량을 변화시킬 수 있다. 예컨대, 3차원 플래시 메모리(300)는 (a) 경우, (b) 경우, (c) 경우 및 (d) 경우와 같이, 대상 메모리 셀(333)에서 분극되는 원자의 개수 또는 분극 회전 각도를 서로 다르게 제어함으로써 대상 메모리 셀(333)의 분극 전하량을 서로 다르게 변화시킬 수 있다.Accordingly, the 3D flash memory 300 controls the number of atoms polarized in the target memory cell 333 or the polarization rotation angle, and thus the amount of polarization charge of the target memory cell 333 according to the controlled number of atoms or the polarization rotation angle. Can change. For example, the 3D flash memory 300 has the number of atoms polarized in the target memory cell 333 or the polarization rotation angle as in the case (a), case (b), case (c), and case (d). By controlling differently, the amount of polarized charge of the target memory cell 333 may be changed differently.

더 구체적인 일례를 들면, 3차원 플래시 메모리(300)는 (a) 경우와 같이 대상 메모리 셀(333)에서 분극되는 원자의 개수 또는 분극 회전 각도를 제어하여 대상 메모리 셀(333)이 제1 프로그램 상태의 분극 전하량을 갖도록 변화시키고, (c) 경우와 같이 대상 메모리 셀(333)에서 분극되는 원자의 개수 또는 분극 회전 각도를 제어하여 대상 메모리 셀(333)이 제2 프로그램 상태의 분극 전하량을 갖도록 변화시키며, (d) 경우와 같이 대상 메모리 셀(333)에서 분극되는 원자의 개수 또는 분극 회전 각도를 제어하여 대상 메모리 셀(333)이 제3 프로그램 상태의 분극 전하량을 갖도록 변화시키고, (b) 경우와 같이 대상 메모리 셀(333)에서 분극되는 원자의 개수 또는 분극 회전 각도를 제어하여 대상 메모리 셀(333)이 소거 상태의 분극 전하량을 갖도록 변화시킬 수 있다.For a more specific example, the 3D flash memory 300 controls the number of atoms polarized in the target memory cell 333 or the polarization rotation angle as in the case (a) so that the target memory cell 333 is in a first program state. (C) As in the case, the number of atoms polarized in the target memory cell 333 or the polarization rotation angle is controlled so that the target memory cell 333 has the polarized charge amount in the second program state. As in (d) the number of atoms polarized in the target memory cell 333 or the polarization rotation angle is controlled to change the target memory cell 333 to have the polarization charge amount in the third program state, and (b) case As described above, the number of atoms polarized in the target memory cell 333 or a polarization rotation angle may be controlled to change the target memory cell 333 to have an amount of polarized charges in an erased state.

이 때, 대상 메모리 셀(333)에서 분극되는 원자의 개수 또는 분극 회전 각도는 대상 메모리 셀(333)에 인가되는 전압이 조절됨에 따라 제어될 수 있다. 즉, 3차원 플래시 메모리(300)는 대상 메모리 셀(333)에 인가되는 전압을 음의 값 내지 양의 값 사이에서 조절하여 대상 메모리 셀(333)에서 분극되는 원자의 개수 또는 분극 회전 각도를 제어함으로써, 대상 메모리 셀(333)에서의 분극 전하량을 변화시킬 수 있다.In this case, the number of atoms polarized in the target memory cell 333 or the polarization rotation angle may be controlled as a voltage applied to the target memory cell 333 is adjusted. That is, the 3D flash memory 300 controls the number of atoms polarized in the target memory cell 333 or the polarization rotation angle by adjusting the voltage applied to the target memory cell 333 between a negative value or a positive value. By doing so, the amount of polarized charges in the target memory cell 333 can be changed.

이와 관련하여 도 5를 더 참조하면, 3차원 플래시 메모리(300)는 음의 값의 제1 프로그램 전압(예컨대, -10V)을 대상 메모리 셀(333)에 인가하여 대상 메모리 셀(333)에서 분극되는 원자의 개수 또는 분극 회전 각도를 도 4의 (a) 경우와 같이 제어함으로써, 대상 메모리 셀(333)이 제1 프로그램 상태의 분극 전하량을 갖도록 변화시켜 이진 데이터 00을 나타내도록 프로그램할 수 있다. 마찬가지로, 3차원 플래시 메모리(300)는 음의 값의 제2 프로그램 전압(예컨대, -9V)을 인가하여 대상 메모리 셀(333)에서 분극되는 원자의 개수 또는 분극 회전 각도를 도 4의 (c) 경우와 같이 제어함으로써, 대상 메모리 셀(333)이 제2 프로그램 상태의 분극 전하량을 갖도록 변화시켜 이진 데이터 01을 나타내도록 프로그램할 수 있고, 음의 값의 제3 프로그램 전압(예컨대, -8V)을 인가하여 대상 메모리 셀(333)에서 분극되는 원자의 개수 또는 분극 회전 각도를 도 4의 (d) 경우와 같이 제어함으로써, 대상 메모리 셀(333)이 제3 프로그램 상태의 분극 전하량을 갖도록 변화시켜 이진 데이터 10을 나타내도록 프로그램할 수 있다.Referring further to FIG. 5 in this regard, the 3D flash memory 300 applies a negative first program voltage (eg, -10V) to the target memory cell 333 to polarize the target memory cell 333 By controlling the number of atoms or the polarization rotation angle as in the case of FIG. 4A, the target memory cell 333 can be programmed to display the binary data 00 by changing the polarization charge amount in the first program state. Similarly, the 3D flash memory 300 applies a negative second program voltage (eg -9V) to determine the number of atoms polarized in the target memory cell 333 or the polarization rotation angle in FIG. 4C. By controlling as in the case, it is possible to change the target memory cell 333 to have the amount of polarization charge in the second program state and program it to represent binary data 01, and set a negative third program voltage (eg -8V). By controlling the number of atoms polarized in the target memory cell 333 by applying or the polarization rotation angle as in the case of Fig. 4(d), the target memory cell 333 is changed to have the polarization charge amount in the third program state, It can be programmed to display data 10.

또한, 3차원 플래시 메모리(300)는 양의 값의 제4 프로그램 전압(예컨대, 10V)을 대상 메모리 셀(333)에 인가하여 대상 메모리 셀(333)에서 분극되는 원자의 개수 또는 분극 회전 각도를 도 4의 (b) 경우와 같이 제어함으로써, 대상 메모리 셀(333)이 제4 프로그램 상태의 분극 전하량을 갖도록 변화시켜 이진 데이터 11을 나타내도록 프로그램할 수 있다. 이와 같은 제4 프로그램 상태의 분극 전하량은 전술된 소거 상태의 분극 전하량으로서, 3차원 플래시 메모리(300)는 대상 메모리 셀(333)에 양의 값의 전압을 인가하여 야기하는 대상 메모리 셀(333)의 소거 상태를 제4 프로그램 상태로 사용함으로써, 대상 메모리 셀(333)의 다치화에 일조할 수 있다.In addition, the 3D flash memory 300 applies a positive fourth program voltage (eg, 10V) to the target memory cell 333 to determine the number of atoms polarized in the target memory cell 333 or the polarization rotation angle. By controlling as in the case of FIG. 4B, the target memory cell 333 can be programmed to display binary data 11 by changing the polarization charge amount in the fourth program state. The polarization charge amount in the fourth program state is the polarization charge amount in the erase state described above, and the 3D flash memory 300 is a target memory cell 333 caused by applying a positive voltage to the target memory cell 333 By using the erased state in the fourth program state, it is possible to contribute to the multivalued target memory cell 333.

즉, 3차원 플래시 메모리(300)는 대상 메모리 셀(333)에 인가하는 프로그램 전압을 설명된 예시와 같이 음의 값인 -10V 내지 양의 값인 10V 사이에서 조절하여 적어도 하나의 강유전체막(330)의 분극 전하량을 도 4의 (a) 경우 내지 (d) 경우 사이에서 변화시킴으로써, (a) 경우로 이진 데이터 00, (c) 경우로 이진 데이터 01, (d) 경우로 이진 데이터 10 및 (b) 경우로 이진 데이터 11을 나타내며 다치화를 구현할 수 있다.That is, the 3D flash memory 300 adjusts the program voltage applied to the target memory cell 333 between -10V, which is a negative value and 10V, which is a positive value, as in the described example, so that at least one ferroelectric layer 330 is By varying the amount of polarization charge between the cases (a) and (d) of Fig. 4, binary data 00 as the case (a), binary data 01 as the case (c), and binary data 10 and (b) as the case (d) As a case, it represents binary data 11, and multivalued can be implemented.

여기서, 대상 메모리 셀(333)에 인가되는 프로그램 전압이 조절되는 음의 값 내지 양의 값 사이의 범위는, 적어도 하나의 강유전체막(330)의 두께 및 적어도 하나의 강유전체막(330)의 브레이크다운 전압에 기초하여 결정될 수 있다. 다시 말해, 대상 메모리 셀(333)에 인가되는 프로그램 전압이 조절되는 음의 값 내지 양의 값 사이의 범위는 적어도 하나의 강유전체막(330)의 두께에 따른 브레이크다운 전압의 마진을 고려하여 결정될 수 있다. 예를 들어, 적어도 하나의 강유전체막(330)의 두께가 20nm인 경우 적어도 하나의 강유전체막(330)의 브레이크다운 전압의 마진은 16V 수준으로 대상 메모리 셀(333)에 인가되는 프로그램 전압이 조절되는 음의 값 내지 양의 값 사이의 범위는 -14V에서 10V의 범위로 결정될 수 있다. 다른 예를 들면, 적어도 하나의 강유전체막(330)의 두께가 15nm인 경우 적어도 하나의 강유전체막(330)의 브레이크다운 전압의 마진은 12V 수준으로 대상 메모리 셀(333)에 인가되는 프로그램 전압이 조절되는 음의 값 내지 양의 값 사이의 범위는 -12V에서 10V의 범위로 결정될 수 있다.Here, the range between the negative value to the positive value in which the program voltage applied to the target memory cell 333 is adjusted is the thickness of the at least one ferroelectric layer 330 and the breakdown of the at least one ferroelectric layer 330 It can be determined based on the voltage. In other words, the range between the negative value to the positive value in which the program voltage applied to the target memory cell 333 is adjusted may be determined in consideration of the margin of the breakdown voltage according to the thickness of the at least one ferroelectric layer 330. have. For example, when the thickness of the at least one ferroelectric layer 330 is 20 nm, the margin of the breakdown voltage of the at least one ferroelectric layer 330 is 16 V, and the program voltage applied to the target memory cell 333 is adjusted. The range between negative and positive values may be determined in the range of -14V to 10V. For another example, when the thickness of the at least one ferroelectric layer 330 is 15 nm, the margin of the breakdown voltage of the at least one ferroelectric layer 330 is at the level of 12 V, and the program voltage applied to the target memory cell 333 is adjusted. The range between negative and positive values can be determined in the range of -12V to 10V.

이에, 3차원 플래시 메모리(300)는 적어도 하나의 강유전체막(330)의 두께 및 적어도 하나의 강유전체막(330)의 브레이크다운 전압에 기초하여 결정된 음의 값 내지 양의 값 사이의 범위에서 대상 메모리 셀(333)에 인가하는 프로그램 전압을 조절할 수 있다.Accordingly, the 3D flash memory 300 is a target memory in a range between a negative value or a positive value determined based on the thickness of the at least one ferroelectric layer 330 and the breakdown voltage of the at least one ferroelectric layer 330. The program voltage applied to the cell 333 can be adjusted.

이처럼, 3차원 플래시 메모리(300)는 대상 메모리 셀(333)에 인가하는 프로그램 전압을 음의 값 내지 양의 값 사이에서 조절하여(대상 메모리 셀(333)에 서로 다른 음의 값의 프로그램 전압 및 양의 값의 프로그램 전압을 인가하여) 적어도 하나의 강유전체막(330)의 분극 전하량을 변화시킴으로써, 대상 메모리 셀(333)에 대한 다치화를 구현할 수 있다.As such, the 3D flash memory 300 adjusts the program voltage applied to the target memory cell 333 between a negative value or a positive value (program voltages of different negative values and By applying a positive program voltage), the polarization charge amount of at least one ferroelectric layer 330 is changed, so that the target memory cell 333 may be multi-valued.

이 때, 대상 메모리 셀(333)에 음의 값의 프로그램 전압들이 인가되는 것(전술된 제1 프로그램 전압이 인가되는 것, 제2 프로그램 전압이 인가되는 것 및 제3 프로그램 전압이 인가되는 것)은, 복수의 전극층들(320) 중 대상 메모리 셀(333)에 대응하는 전극층(321)에 서로 다른 음의 값의 전압(제1 프로그램 전압에 대응하는 음의 값의 전압, 제2 프로그램 전압에 대응하는 음의 값의 전압 및 제3 프로그램 전압에 대응하는 음의 값의 전압)이 인가되고 대상 메모리 셀(333)이 위치하는 스트링의 채널층(310) 또는 스트링에 대응하는 기판으로부터의 채널층(310)에 0V의 전압이 인가됨에 따라, 수행될 수 있다.At this time, negative program voltages are applied to the target memory cell 333 (the above-described first program voltage is applied, second program voltage is applied, and third program voltage is applied) In the electrode layer 321 corresponding to the target memory cell 333 among the plurality of electrode layers 320, voltages of different negative values (negative voltage corresponding to the first program voltage and the second program voltage) are applied. A channel layer 310 of a string in which a corresponding negative voltage and a negative voltage corresponding to the third program voltage) is applied and the target memory cell 333 is located or a channel layer from a substrate corresponding to the string As a voltage of 0V is applied to 310, it can be performed.

그러나 이에 제한되거나 한정되지 않고, 대상 메모리 셀(333)에 음의 값의 프로그램 전압들이 인가되는 것(전술된 제1 프로그램 전압이 인가되는 것, 제2 프로그램 전압이 인가되는 것 및 제3 프로그램 전압이 인가되는 것)은, 복수의 전극층들(320) 중 대상 메모리 셀(333)에 대응하는 전극층(321)에 0V의 전압이 인가되고 대상 메모리 셀(333)이 위치하는 스트링의 채널층(310) 또는 스트링에 대응하는 기판으로부터의 채널층(310)에 서로 다른 양의 값의 전압(제1 프로그램 전압에 대응하는 양의 값의 전압, 제2 프로그램 전압에 대응하는 양의 값의 전압 및 제3 프로그램 전압에 대응하는 양의 값의 전압)이 인가됨에 따라, 수행될 수도 있다.However, the present invention is not limited or limited thereto, and negative program voltages are applied to the target memory cell 333 (the above-described first program voltage is applied, the second program voltage is applied, and the third program voltage is applied). The applied) is a channel layer 310 of a string in which a voltage of 0 V is applied to the electrode layer 321 corresponding to the target memory cell 333 among the plurality of electrode layers 320 and the target memory cell 333 is located. ) Or voltages of different positive values to the channel layer 310 from the substrate corresponding to the string (positive voltage corresponding to the first program voltage, positive voltage corresponding to the second program voltage, and 3 It may be performed as a positive voltage corresponding to the program voltage) is applied.

대상 메모리 셀(333)에 음의 값의 프로그램 전압을 인가하는 방식에 대한 상세한 설명은 아래의 도 6 내지 7을 참조하여 기재하기로 한다.A detailed description of a method of applying a negative program voltage to the target memory cell 333 will be described with reference to FIGS. 6 to 7 below.

이상, 3차원 플래시 메모리(300)가 2 비트의 다치화를 구현하는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 3 비트 이상의 비트들에 대한 다치화 역시 동일한 원리(대상 메모리 셀(333)에 인가하는 프로그램 전압을 음의 값 내지 양의 값 사이에서 조절하여 대상 메모리 셀(333)의 분극 전하량을 변화시켜 다치화를 구현하는 원리)로 구현할 수 있다.In the above, it has been described that the 3D flash memory 300 implements a multivalued 2 bit, but is not limited or limited thereto, and the multivalued of 3 or more bits is also applied to the target memory cell 333 on the same principle. The program voltage can be adjusted between a negative value and a positive value to change the amount of polarization charge of the target memory cell 333 to implement multivalued.

도 6 내지 7은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 설명하기 위한 단면도이다.6 to 7 are cross-sectional views illustrating a program operation of a 3D flash memory according to an exemplary embodiment.

도 6을 참조하면, 3차원 플래시 메모리(600)는 복수의 전극층들(610) 중 대상 메모리 셀(620)에 대응하는 전극층(611)에 음의 값의 전압을 인가하고 대상 메모리 셀(620)이 위치하는 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 0V의 전압을 인가하여, 대상 메모리 셀(620)에 음의 값의 프로그램 전압을 인가할 수 있다. 이 때, 복수의 전극층들(610) 중 대상 메모리 셀(620)에 대응하는 전극층(611)을 제외한 나머지 전극층들 각각에는 패스 전압이 인가될 수 있다.Referring to FIG. 6, the 3D flash memory 600 applies a negative voltage to the electrode layer 611 corresponding to the target memory cell 620 among the plurality of electrode layers 610 and the target memory cell 620 A voltage of 0V may be applied to a channel layer of the string positioned therein or a channel layer from a substrate corresponding to the string to apply a negative program voltage to the target memory cell 620. In this case, a pass voltage may be applied to each of the plurality of electrode layers 610 except for the electrode layer 611 corresponding to the target memory cell 620.

예를 들어, 대상 메모리 셀(620)이 도 4의 (a) 경우와 같은 분극 전하량을 갖도록 하기 위해서는, 3차원 플래시 메모리(600)는 제1 프로그램 전압인 -10V를 대상 메모리 셀(620)에 인가하여야 한다. 이에, 3차원 플래시 메모리(600)는 복수의 전극층들(610) 중 대상 메모리 셀(620)에 대응하는 전극층(611)에 -10V를 인가하고 대상 메모리 셀(620)이 위치하는 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 0V의 전압을 인가함으로써, 대상 메모리 셀(620)에 -10V가 인가되도록 할 수 있다.For example, in order for the target memory cell 620 to have the same amount of polarization charge as in the case of FIG. 4A, the 3D flash memory 600 applies a first program voltage of -10V to the target memory cell 620. It must be approved. Accordingly, in the 3D flash memory 600, -10V is applied to the electrode layer 611 corresponding to the target memory cell 620 among the plurality of electrode layers 610, and the channel layer of the string in which the target memory cell 620 is located. Alternatively, -10V may be applied to the target memory cell 620 by applying a voltage of 0V to the channel layer from the substrate corresponding to the string.

도 4의 (c) 경우 및 (d) 경우 역시 (a) 경우와 마찬가지로 음의 값의 프로그램 전압을 인가하는 것이기 때문에, 전극층(611)에 인가되는 전압 값만 변화되며 동일한 방식으로 수행될 수 있다(일례로, (c)의 경우 전극층(611)에 -9V를 인가하고, (d)의 경우 전극층(611)에 -8V를 인가). 이 때, (b)의 경우는 양의 값의 프로그램 전압이 인가되는 것이기 때문에, 후술되는 도 8의 소거 동작을 활용하게 된다.Since the cases (c) and (d) of FIG. 4 also apply a negative program voltage as in the case (a), only the voltage value applied to the electrode layer 611 is changed and can be performed in the same manner ( For example, in the case of (c), -9V is applied to the electrode layer 611, and in the case of (d) -8V is applied to the electrode layer 611). At this time, in the case of (b), since a positive program voltage is applied, the erase operation of FIG. 8 described later is utilized.

그러나 대상 메모리 셀(620)에 음의 값의 프로그램 전압을 인가하는 방식은, 설명된 경우뿐만 아니라 다른 방식으로도 구현 가능하다. 이와 관련하여 도 7을 참조하면, 3차원 플래시 메모리(700)는 복수의 전극층들(710) 중 대상 메모리 셀(720)에 대응하는 전극층(711)에 0V의 전압을 인가하고 대상 메모리 셀(720)이 위치하는 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 양의 값의 전압을 인가하여, 대상 메모리 셀(720)에 음의 값의 프로그램 전압을 인가할 수 있다.However, the method of applying a negative program voltage to the target memory cell 620 can be implemented not only in the case described above, but also in other methods. In this regard, referring to FIG. 7, the 3D flash memory 700 applies a voltage of 0V to the electrode layer 711 corresponding to the target memory cell 720 among the plurality of electrode layers 710 and the target memory cell 720. A negative program voltage may be applied to the target memory cell 720 by applying a positive voltage to the channel layer of the string in which) is located or the channel layer from the substrate corresponding to the string.

여기서, 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 인가되는 양의 값의 전압은 대상 메모리 셀(720)에 인가되어야 하는 음의 값의 프로그램 전압에 대응하는 값으로서, 대상 메모리 셀(720)에 인가되어야 하는 음의 값의 프로그램 전압의 부호를 변경한 것일 수 있다.Here, the positive voltage applied to the channel layer of the string or the channel layer from the substrate corresponding to the string is a value corresponding to a negative program voltage to be applied to the target memory cell 720, and the target memory cell The sign of the negative program voltage to be applied to 720 may be changed.

예를 들어, 대상 메모리 셀(720)이 도 4의 (a) 경우와 같은 분극 전하량을 갖도록 하기 위해서는, 3차원 플래시 메모리(700)는 제1 프로그램 전압인 -10V를 대상 메모리 셀(720)에 인가하여야 한다. 이에, 3차원 플래시 메모리(700)는 복수의 전극층들(710) 중 대상 메모리 셀(720)에 대응하는 전극층(711)에 0V를 인가하고 대상 메모리 셀(720)이 위치하는 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 10V의 전압을 인가함으로써, 대상 메모리 셀(720)에 10V가 인가되도록 할 수 있다.For example, in order for the target memory cell 720 to have the same amount of polarized charge as in the case of FIG. 4A, the 3D flash memory 700 applies a first program voltage of -10V to the target memory cell 720. It must be approved. Accordingly, the 3D flash memory 700 applies 0V to the electrode layer 711 corresponding to the target memory cell 720 among the plurality of electrode layers 710, and the channel layer of the string in which the target memory cell 720 is located or By applying a voltage of 10V to the channel layer from the substrate corresponding to the string, 10V may be applied to the target memory cell 720.

도 4의 (c) 경우 및 (d) 경우 역시 (a) 경우와 마찬가지로 음의 값의 프로그램 전압을 인가하는 것이기 때문에, 전극층(711)에 인가되는 전압 값만 변화되며 동일한 방식으로 수행될 수 있다(일례로, (c)의 경우 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 9V를 인가하고, (d)의 경우 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 8V를 인가). 이 때, (b)의 경우는 양의 값의 프로그램 전압이 인가되는 것이기 때문에, 후술되는 도 8의 소거 동작을 활용하게 된다.Since the cases (c) and (d) of FIG. 4 also apply a negative program voltage as in the case (a), only the voltage value applied to the electrode layer 711 is changed and can be performed in the same manner ( For example, in the case of (c), 9V is applied to the channel layer of the string or the channel layer from the substrate corresponding to the string, and in the case of (d), 8V is applied to the channel layer of the string or the channel layer from the substrate corresponding to the string. is it). At this time, in the case of (b), since a positive program voltage is applied, the erase operation of FIG. 8 described later is utilized.

도 8은 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 설명하기 위한 단면도이다.8 is a cross-sectional view illustrating an erase operation of a 3D flash memory according to an exemplary embodiment.

도 8을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(800)는 복수의 전극층들(810) 각각에 소거 전압)(예컨대, 10V)을 인가하고, 각 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 0V의 전압을 인가하여 3차원 플래시 메모리(800)에 포함되는 복수의 메모리 셀들에 대한 소거 동작을 수행할 수 있다.Referring to FIG. 8, the 3D flash memory 800 according to an embodiment applies an erase voltage (eg, 10V) to each of a plurality of electrode layers 810, and corresponds to a channel layer or a string of each string. An erase operation for a plurality of memory cells included in the 3D flash memory 800 may be performed by applying a voltage of 0V to the channel layer from the substrate.

이와 같은 소거 동작으로 인한 분극 전하량은 대상 메모리 셀(820)의 다치화를 위한 하나의 상태로 사용될 수 있다. 즉, 3차원 플래시 메모리(800)는 대상 메모리 셀(820)의 소거 상태로서 이진 데이터들 중 어느 하나(예컨대, 11)를 나타내는 바, 소거 동작에서 대상 메모리 셀(820)에 인가되는 양의 값인 10V의 소거 전압(복수의 전극층들(810) 각각에 인가되는 양의 값인 10V의 소거 전압)은 이진 데이터 11을 프로그래밍 하기 위한 양의 값의 프로그램 전압으로 명명될 수 있다.The amount of polarization charge due to the erase operation may be used as one state for multi-valued target memory cell 820. That is, the 3D flash memory 800 represents one of the binary data (eg, 11) as the erase state of the target memory cell 820, which is a positive value applied to the target memory cell 820 in the erase operation. An erase voltage of 10V (a positive erase voltage of 10V applied to each of the plurality of electrode layers 810) may be referred to as a positive program voltage for programming binary data 11.

따라서, 도 3 내지 5를 참조하여 전술된 바와 같이, 3차원 플래시 메모리는 대상 메모리 셀에 서로 다른 음의 값의 프로그램 전압들을 인가할 뿐만 아니라, 소거 상태를 활용한 양의 값의 프로그램 전압(양의 값의 소거 전압)을 인가함으로써 다치화를 구현할 수 있다.Therefore, as described above with reference to FIGS. 3 to 5, the 3D flash memory not only applies different negative program voltages to the target memory cells, but also applies a positive program voltage (positive Multivalued can be implemented by applying the erase voltage of the value of.

이처럼 다치화를 구현하는 3차원 플래시 메모리에 대한 판독 동작은 아래의 도 9를 참조하여 설명하기로 한다.The read operation of the 3D flash memory implementing multivalued as described above will be described with reference to FIG. 9 below.

도 9는 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 설명하기 위한 단면도이다.9 is a cross-sectional view illustrating a read operation of a 3D flash memory according to an exemplary embodiment.

도 9를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(900)는 복수의 전극층들(910) 중 대상 메모리 셀(920)에 대응하는 전극층(911)에 0V를 인가하고 나머지 전극층들(911)에 패스 전압을 인가하는 가운데, 대상 메모리 셀(920)이 위치하는 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 판독 전압(예컨대, 1V)을 인가함으로써, 대상 메모리 셀(920)에 대한 판독 동작을 수행할 수 있다. 이에, 다치화된 이진 데이터들 중 대상 메모리 셀(920)이 나타내는 이진 데이터가 판독될 수 있다.Referring to FIG. 9, in a 3D flash memory 900 according to an embodiment, 0V is applied to an electrode layer 911 corresponding to a target memory cell 920 among a plurality of electrode layers 910 and the remaining electrode layers 911 ), while applying a pass voltage to the target memory cell 920, by applying a read voltage (eg, 1V) to the channel layer of the string in which the target memory cell 920 is located or the channel layer from the substrate corresponding to the string, the target memory cell 920 You can perform a read operation on. Accordingly, among the multivalued binary data, binary data indicated by the target memory cell 920 may be read.

도 10은 일 실시예에 따른 3차원 플래시 메모리의 다치화 구현 방법을 나타낸 플로우 차트이다. 이하, 3차원 플래시 메모리의 다치화 구현 방법을 수행하는 주체는 도 3 내지 9를 참조하여 설명된 3차원 플래시 메모리일 수 있다.10 is a flowchart illustrating a method of implementing multivalued 3D flash memory according to an exemplary embodiment. Hereinafter, a subject that performs a method of implementing a multivalued 3D flash memory may be a 3D flash memory described with reference to FIGS. 3 to 9.

도 10을 참조하면, 3차원 플래시 메모리는 단계(S1010)에서, 복수의 메모리 셀들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 인가하는 프로그램 전압의 범위를 음의 값 내지 양의 값 사이에서 결정한다.Referring to FIG. 10, in step S1010 of the 3D flash memory, a range of a program voltage applied to a target memory cell to be programmed among a plurality of memory cells is determined between a negative value and a positive value. .

보다 상세하게, 3차원 플래시 메모리는 단계(S1010)에서 적어도 하나의 강유전체막의 두께 및 적어도 하나의 강유전체막의 브레이크다운 전압에 기초하여 대상 메모리 셀에 인가하는 프로그램 전압의 범위를 음의 값 내지 양의 값 사이에서 결정할 수 있다.In more detail, in the 3D flash memory, the range of the program voltage applied to the target memory cell based on the thickness of the at least one ferroelectric layer and the breakdown voltage of the at least one ferroelectric layer is a negative value to a positive value in step S1010. You can decide between.

이어서, 3차원 플래시 메모리는 단계(S1020)에서, 결정 결과에 따른 음의 값 내지 양의 값 사이의 범위에서 대상 메모리 셀에 인가하는 프로그램 전압을 조절한다.Subsequently, in step S1020, the 3D flash memory adjusts the program voltage applied to the target memory cell in a range between a negative value and a positive value according to the determination result.

이 때, 단계(S1020)에서 대상 메모리 셀에 인가하는 프로그램 전압을 음의 값 내지 양의 값 사이의 범위에서 조절한다는 것은, 대상 메모리 셀에 서로 다른 음의 값의 프로그램 전압 및 양의 값의 프로그램 전압을 인가하는 것을 의미할 수 있다.At this time, adjusting the program voltage applied to the target memory cell in step S1020 within a range between a negative value and a positive value means that the program voltage of different negative values and positive values are programmed in the target memory cell. It may mean applying a voltage.

대상 메모리 셀에 서로 다른 음의 값의 프로그램 전압을 각각 인가하는 방식으로는, 복수의 전극층들 중 대상 메모리 셀에 대응하는 전극층에 음의 값의 전압을 인가하고 대상 메모리 셀이 위치하는 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 0V의 전압을 인가하여, 대상 메모리 셀에 음의 값의 프로그램 전압을 인가하는 제1 방식 또는 복수의 전극층들 중 대상 메모리 셀에 대응하는 전극층에 0V의 전압을 인가하고 대상 메모리 셀이 위치하는 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 양의 값의 전압을 인가하여, 대상 메모리 셀에 음의 값의 프로그램 전압을 인가하는 제2 방식이 사용될 수 있다.In a method of applying different negative program voltages to target memory cells, respectively, a negative voltage is applied to an electrode layer corresponding to the target memory cell among a plurality of electrode layers, and the channel of the string in which the target memory cell is located. A first method of applying a voltage of 0V to the channel layer from the substrate corresponding to the layer or string to apply a negative program voltage to the target memory cell, or 0V to the electrode layer corresponding to the target memory cell among a plurality of electrode layers A second voltage is applied to the channel layer of the string in which the target memory cell is located or the channel layer from the substrate corresponding to the string, and a negative program voltage is applied to the target memory cell. Method can be used.

그 후, 3차원 플래시 메모리는 단계(S1030)에서, 대상 메모리 셀에 인가하는 프로그램 전압이 조절됨에 따라, 대상 메모리 셀에 대응하는 적어도 하나의 강유전체막의 일부 영역의 분극 전하량을 변화시켜 대상 메모리 셀에 대한 다치화를 구현한다.Thereafter, in step S1030, as the program voltage applied to the target memory cell is adjusted, the 3D flash memory changes the amount of polarization charge in a partial region of the at least one ferroelectric film corresponding to the target memory cell, Implement multi-valued people.

단계들(S1010 내지 S1030)의 예시로서 도 4에서 설명된 (a) 내지 (d)의 경우를 설명하면, 3차원 플래시 메모리는 단계(S1010)에서 대상 메모리 셀에 인가하는 프로그램 전압의 범위를 -10V 내지 10V로 결정할 수 있다. 이어서, 단계(S1020)에서 3차원 플래시 메모리는 대상 메모리 셀이 도 4의 (a) 경우와 같은 분극 전하량을 갖도록 하기 위하여 음의 값인 제1 프로그램 전압(일례로, -10V)을 대상 메모리 셀에 인가하거나, 대상 메모리 셀이 도 4의 (c)와 같은 분극 전하량을 갖도록 하기 위하여 음의 값인 제2 프로그램 전압(예컨대, -9V)을 대상 메모리 셀에 인가하거나, 대상 메모리 셀이 도 4의 (d)와 같은 분극 전하량을 갖도록 하기 위하여 음의 값인 제3 프로그램 전압(일례로, -8V)을 대상 메모리 셀에 인가하거나, 대상 메모리 셀이 도 4의 (b)와 같은 분극 전하량을 갖도록 하기 위하여 양의 값인 제4 프로그램 전압(예컨대, 10V)을 대상 메모리 셀에 인가할 수 있다. 따라서, 3차원 플래시 메모리는 단계(S1030)에서 대상 메모리 셀에 대한 다치화를 구현할 수 있다.Referring to the cases (a) to (d) described in FIG. 4 as an example of the steps (S1010 to S1030), the 3D flash memory sets the range of the program voltage applied to the target memory cell in the step (S1010)- It can be determined from 10V to 10V. Subsequently, in step S1020, the 3D flash memory applies a negative first program voltage (for example, -10V) to the target memory cell so that the target memory cell has the same polarization charge amount as in the case of FIG. 4A. In order to apply, or apply a negative second program voltage (e.g., -9V) to the target memory cell in order to make the target memory cell have the polarization charge amount as shown in FIG. 4(c), In order to have the same amount of polarized charge as d), a negative third program voltage (eg -8V) is applied to the target memory cell, or the target memory cell has the amount of polarized charge as shown in Fig. 4B A positive fourth program voltage (eg, 10V) may be applied to the target memory cell. Accordingly, the 3D flash memory may implement multivalued target memory cells in step S1030.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described by the limited embodiments and the drawings, various modifications and variations are possible from the above description to those of ordinary skill in the art. For example, the described techniques are performed in a different order from the described method, and/or components such as a system, structure, device, circuit, etc. described are combined or combined in a form different from the described method, or other components Alternatively, even if substituted or substituted by an equivalent, an appropriate result can be achieved.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and claims and equivalents fall within the scope of the claims to be described later.

Claims (15)

다치화를 구현한 강유전체 물질 기반의 3차원 플래시 메모리에 있어서,
기판 상 일 방향으로 연장 형성되는 적어도 하나의 채널층;
상기 적어도 하나의 채널층에 대해 수직 방향으로 적층되는 복수의 전극층들; 및
상기 적어도 하나의 채널층을 둘러싸며 상기 적어도 하나의 채널층과 상기 복수의 전극층들 사이에 상기 일 방향으로 개재된 채, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하여 데이터 저장소로 사용되는 적어도 하나의 강유전체막
을 포함하고,
상기 복수의 메모리 셀들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 상기 적어도 하나의 강유전체막의 일부 영역의 분극 전하량을 변화시켜, 상기 대상 메모리 셀에 대한 다치화를 구현하는 것을 특징으로 하는 3차원 플래시 메모리.In a three-dimensional flash memory based on a ferroelectric material implementing multi-value,
At least one channel layer extending in one direction on the substrate;
A plurality of electrode layers stacked in a direction perpendicular to the at least one channel layer; And
Data storage by implementing a plurality of memory cells with regions surrounding the at least one channel layer and interposed in the one direction between the at least one channel layer and the plurality of electrode layers and in contact with the plurality of electrode layers At least one ferroelectric film used as
Including,
3D, characterized in that the amount of polarization charge in a partial region of the at least one ferroelectric film corresponding to a target memory cell to be programmed among the plurality of memory cells is changed, thereby implementing multi-value for the target memory cell Flash memory. 제1항에 있어서,
상기 3차원 플래시 메모리는,
상기 대상 메모리 셀에 인가하는 프로그램 전압을 음의 값 내지 양의 값 사이에서 조절하여 상기 적어도 하나의 강유전체막의 분극 전하량을 변화시키는 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 1,
The three-dimensional flash memory,
3D flash memory, characterized in that the amount of polarization charge of the at least one ferroelectric layer is changed by adjusting a program voltage applied to the target memory cell between a negative value and a positive value. 제2항에 있어서,
상기 3차원 플래시 메모리는,
상기 적어도 하나의 강유전체막의 두께 및 상기 적어도 하나의 강유전체막의 브레이크다운 전압에 기초하여 상기 대상 메모리 셀에 인가하는 프로그램 전압의 범위를 음의 값 내지 양의 값 사이에서 결정하고, 상기 결정 결과에 따른 음의 값 내지 양의 값 사이의 범위에서 상기 대상 메모리 셀에 인가하는 프로그램 전압을 조절하는 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 2,
The three-dimensional flash memory,
Based on the thickness of the at least one ferroelectric layer and the breakdown voltage of the at least one ferroelectric layer, a range of the program voltage applied to the target memory cell is determined between a negative value and a positive value, and a negative value according to the determination result 3D flash memory, characterized in that adjusting the program voltage applied to the target memory cell in a range between a value of and a positive value. 제3항에 있어서,
상기 3차원 플래시 메모리는,
상기 적어도 하나의 강유전체막의 두께에 따른 브레이크다운 전압의 마진을 고려하여, 상기 대상 메모리 셀에 인가하는 프로그램 전압의 범위를 음의 값 내지 양의 값 사이에서 결정하는 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 3,
The three-dimensional flash memory,
And determining a range of a program voltage applied to the target memory cell between a negative value and a positive value in consideration of a margin of a breakdown voltage according to the thickness of the at least one ferroelectric layer. 제2항에 있어서,
상기 3차원 플래시 메모리는,
상기 대상 메모리 셀에 서로 다른 음의 값의 프로그램 전압 및 양의 값의 프로그램 전압을 인가하여 상기 적어도 하나의 강유전체막의 분극 전하량을 변화시키는 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 2,
The three-dimensional flash memory,
3D flash memory, characterized in that the polarization charge amount of the at least one ferroelectric layer is changed by applying different negative program voltages and positive program voltages to the target memory cell. 제5항에 있어서,
상기 3차원 플래시 메모리는,
상기 복수의 전극층들 중 상기 대상 메모리 셀에 대응하는 전극층에 음의 값의 전압을 인가하고 상기 대상 메모리 셀이 위치하는 스트링의 채널층 또는 상기 스트링에 대응하는 기판으로부터의 채널층에 0V의 전압을 인가하여, 상기 대상 메모리 셀에 음의 값의 프로그램 전압을 인가하는 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 5,
The three-dimensional flash memory,
Of the plurality of electrode layers, a negative voltage is applied to an electrode layer corresponding to the target memory cell, and a voltage of 0V is applied to a channel layer of a string in which the target memory cell is located or a channel layer from a substrate corresponding to the string. By applying a negative program voltage to the target memory cell. 제6항에 있어서,
상기 3차원 플래시 메모리는
상기 대상 메모리 셀에 대응하는 전극층에 서로 다른 음의 값의 전압을 인가하여, 상기 대상 메모리 셀에 서로 다른 음의 값의 프로그램 전압을 인가하는 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 6,
The 3D flash memory is
3D flash memory, characterized in that by applying voltages of different negative values to electrode layers corresponding to the target memory cells, and applying program voltages of different negative values to the target memory cells. 제5항에 있어서,
상기 3차원 플래시 메모리는,
상기 복수의 전극층들 중 상기 대상 메모리 셀에 대응하는 전극층에 0V의 전압을 인가하고 상기 대상 메모리 셀이 위치하는 스트링의 채널층 또는 상기 스트링에 대응하는 기판으로부터의 채널층에 양의 값의 전압을 인가하여, 상기 대상 메모리 셀에 음의 값의 프로그램 전압을 인가하는 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 5,
The three-dimensional flash memory,
A voltage of 0V is applied to an electrode layer corresponding to the target memory cell among the plurality of electrode layers, and a positive voltage is applied to a channel layer of a string in which the target memory cell is located or a channel layer from a substrate corresponding to the string. By applying a negative program voltage to the target memory cell. 제8항에 있어서,
상기 3차원 플래시 메모리는
상기 대상 메모리 셀이 위치하는 스트링의 채널층 또는 상기 스트링에 대응하는 기판으로부터의 채널층에 서로 다른 양의 값의 전압을 인가하여, 상기 대상 메모리 셀에 서로 다른 음의 값의 프로그램 전압을 인가하는 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 8,
The 3D flash memory is
Applying different positive voltages to a channel layer of a string in which the target memory cell is located or a channel layer from a substrate corresponding to the string to apply different negative program voltages to the target memory cell 3D flash memory, characterized in that. 제2항에 있어서,
상기 3차원 플래시 메모리는,
상기 대상 메모리 셀에 인가하는 프로그램 전압을 음의 값 내지 양의 값 사이에서 조절하여 상기 적어도 하나의 강유전체막의 일부 영역에서 분극되는 원자의 개수 또는 분극 회전 각도를 제어하고, 상기 제어된 원자의 개수 또는 분극 회전 각도에 따라 상기 분극 전하량을 변화시키는 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 2,
The three-dimensional flash memory,
A program voltage applied to the target memory cell is adjusted between a negative value to a positive value to control the number of atoms polarized in a partial region of the at least one ferroelectric film or a polarization rotation angle, and the controlled number of atoms or 3D flash memory, characterized in that the polarization charge amount is changed according to a polarization rotation angle. 기판 상 일 방향으로 연장 형성되는 적어도 하나의 채널층, 상기 적어도 하나의 채널층에 대해 수직 방향으로 적층되는 복수의 전극층들 및 상기 적어도 하나의 채널층을 둘러싸며 상기 적어도 하나의 채널층과 상기 복수의 전극층들 사이에 상기 일 방향으로 개재된 채, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하여 데이터 저장소로 사용되는 적어도 하나의 강유전체막을 포함하는 3차원 플래시 메모리의 다치화 구현 방법에 있어서,
상기 복수의 메모리 셀들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 인가하는 프로그램 전압의 범위를 음의 값 내지 양의 값 사이에서 결정하는 단계;
상기 결정 결과에 따른 음의 값 내지 양의 값 사이의 범위에서 상기 대상 메모리 셀에 인가하는 프로그램 전압을 조절하는 단계; 및
상기 대상 메모리 셀에 인가하는 프로그램 전압이 조절됨에 따라, 상기 대상 메모리 셀에 대응하는 상기 적어도 하나의 강유전체막의 일부 영역의 분극 전하량을 변화시켜 상기 대상 메모리 셀에 대한 다치화를 구현하는 단계
를 포함하는 3차원 플래시 메모리의 다치화 구현 방법.At least one channel layer extending in one direction on the substrate, a plurality of electrode layers stacked in a direction perpendicular to the at least one channel layer, and the at least one channel layer surrounding the at least one channel layer, and the plurality of Multivalued implementation of a 3D flash memory including at least one ferroelectric layer used as a data storage by implementing a plurality of memory cells in regions that contact the plurality of electrode layers while interposed in the one direction between the electrode layers of In the way,
Determining a range of a program voltage applied to a target memory cell that is a target of a program operation among the plurality of memory cells, between a negative value and a positive value;
Adjusting a program voltage applied to the target memory cell in a range between a negative value and a positive value according to the determination result; And
As the program voltage applied to the target memory cell is adjusted, changing the amount of polarization charge in a partial region of the at least one ferroelectric layer corresponding to the target memory cell to implement multi-value for the target memory cell
Multivalued implementation method of a 3D flash memory comprising a. 제11항에 있어서,
상기 결정하는 단계는,
상기 적어도 하나의 강유전체막의 두께 및 상기 적어도 하나의 강유전체막의 브레이크다운 전압에 기초하여 상기 대상 메모리 셀에 인가하는 프로그램 전압의 범위를 음의 값 내지 양의 값 사이에서 결정하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 다치화 구현 방법.The method of claim 11,
The determining step,
3 characterized in that the step of determining a range of a program voltage applied to the target memory cell between a negative value and a positive value based on the thickness of the at least one ferroelectric layer and the breakdown voltage of the at least one ferroelectric layer. A method of implementing multi-dimensional flash memory. 제11항에 있어서,
상기 조절하는 단계는,
상기 대상 메모리 셀에 서로 다른 음의 값의 프로그램 전압 및 양의 값의 프로그램 전압을 인가하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 다치화 구현 방법.The method of claim 11,
The adjusting step,
And applying different negative program voltages and positive program voltages to the target memory cell. 제13항에 있어서,
상기 인가하는 단계는,
상기 복수의 전극층들 중 상기 대상 메모리 셀에 대응하는 전극층에 음의 값의 전압을 인가하고 상기 대상 메모리 셀이 위치하는 스트링의 채널층 또는 상기 스트링에 대응하는 기판으로부터의 채널층에 0V의 전압을 인가하여, 상기 대상 메모리 셀에 음의 값의 프로그램 전압을 인가하는 단계
를 포함하는 3차원 플래시 메모리의 다치화 구현 방법.The method of claim 13,
The applying step,
Of the plurality of electrode layers, a negative voltage is applied to an electrode layer corresponding to the target memory cell, and a voltage of 0V is applied to a channel layer of a string in which the target memory cell is located or a channel layer from a substrate corresponding to the string. By applying, applying a negative program voltage to the target memory cell
Multivalued implementation method of a 3D flash memory comprising a. 제13항에 있어서,
상기 인가하는 단계는,
상기 복수의 전극층들 중 상기 대상 메모리 셀에 대응하는 전극층에 0V의 전압을 인가하고 상기 대상 메모리 셀이 위치하는 스트링의 채널층 또는 상기 스트링에 대응하는 기판의 채널층에 양의 값의 전압을 인가하여, 상기 대상 메모리 셀에 음의 값의 프로그램 전압을 인가하는 단계
를 포함하는 3차원 플래시 메모리의 다치화 구현 방법.The method of claim 13,
The applying step,
A voltage of 0V is applied to an electrode layer corresponding to the target memory cell among the plurality of electrode layers, and a positive voltage is applied to a channel layer of a string in which the target memory cell is located or a channel layer of a substrate corresponding to the string. Thus, applying a negative program voltage to the target memory cell
Multivalued implementation method of a 3D flash memory comprising a.
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