KR20210011108A - Ots 스냅백을 개선하는 플로팅 캡 방전 회로 및 이를 포함하는 상변화 메모리 소자 - Google Patents

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최준태
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Abstract

OTS 스냅백을 개선하는 플로팅 캡 방전 회로 및 이를 포함하는 상변화 메모리 소자가 개시된다. 일 실시예에 따르면, 상변화 메모리 소자는, 글로벌 비트라인(Global Bit Line; GBL)에 대해 스위치 역할을 하는 GBL PMOS; 상기 GBL PMOS의 하단에 배치된 채, 로컬 비트라인(Local Bit Line; LBL)에 대해 스위치 역할을 하는 LBL PMOS; 상기 LBL PMOS의 하단에 배치되는 OTS; 상기 OTS의 하단에 배치된 채, 데이터 저장소의 기능을 하는 상변화층; 상기 상변화층의 하단에 배치된 채, 로컬 워드라인(Local Word Line; LWL)에 대해 스위치 역할을 하는 LWL NMOS; 상기 LWL NMOS의 하단에 배치된 채, 글로벌 워드라인(Global Word Line; GWL)에 대해 스위치 역할을 하는 GWL NMOS; 및 상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 플로팅 캡 방전 회로(Floating cap discharging circuit)를 포함한다.

Description

OTS 스냅백을 개선하는 플로팅 캡 방전 회로 및 이를 포함하는 상변화 메모리 소자{FLOATING CAPACITOR DISCHARGING CIRCUIT IMPROVING SNAP-BACK AND PHASE CHANGE RANDOM ACCESS MEMORY ELEMENT COMPRISING THE SAME}
아래의 실시예들은 상변화 메모리 소자에서 메모리 셀의 선택적 동작을 위한 스위칭 소자로 사용되는 OTS(Ovonic Threshold Switch)의 스냅 백(Snap-back)을 개선하기 위한 회로에 대한 기술이다.
상변화 메모리 소자에 OTS는 메모리 셀들 중 특정 메모리 셀을 선택하여 동작하도록 지원하는 스위칭 소자로 이용된다. 이러한 OTS는 비정질 상태를 유지하며 임계값 이하의 전압에서 고 저항(High Resistance)으로 오프 상태(Off state)로 설정되고, 임계값 이상의 전압이 인가되면 저 저항(Low Resistance)으로 변하면서 온 상태(On state)가 된다.
즉, OTS는 임계값 이상의 바이어스(Bias)가 인가될 때, 오프 상태로부터 온 상태로 변하게 되는데, 이 때 OTS에 대응하는 메모리 셀에는 스냅 백(Snap-back)으로 순간적으로 매우 큰 전류가 발생하게 된다. Snap-back은 상변화 메모리 소자의 판독(Read) 동작에 있어서 에러를 발생시킬 수 있으며, 순간적으로 매우 큰 전류가 흘러 셋(Set) 상태에서 결정질로 존재하는 상변화층을 비정질로 변화시킬 수 있다.
이에, 스냅 백으로 인한 전하를 프리차징 커패시터에 프리차징(Pre-charging) 해두었다가 판독 동작에서 사용하는 기술이 제안되었다.
그러나 상기 기술은 스냅 백으로 발생되는 에너지를 재활용하는 것에 그칠 뿐, 스냅 백에 의해 상변화층으로 유입되는 에너지 자체를 감소시키는 것이 아니라는 한계를 갖는다.
따라서, 기존의 기술이 갖는 한계를 타파하고, 스냅 백에 의해 상변화층으로 유입되는 에너지 자체를 감소시키는 기술이 요구되고 있다.
일 실시예들은 OTS의 스냅 백을 완화하고 셋(Set) 상태에서 결정질의 상변화층이 비결정질로 변화되는 것을 방지하고자, 스냅 백에 의해 상변화층으로 유입되는 에너지 자체를 감소시키는 플로팅 캡 방전 회로 및 이를 포함하는 상변화 메모리 소자를 제안한다.
보다 상세하게, 일 실시예들은 OTS의 동작 여부에 따라, OTS로 유입될 적어도 일부 전하를 방전시키는 플로팅 캡 방전 회로 및 이를 포함하는 상변화 메모리 소자를 제안한다.
일 실시예에 따르면, OTS(Ovonic Threshold Switch)의 스냅 백을 개선하는 상변화 메모리 소자는, 글로벌 비트라인(Global Bit Line; GBL)에 대해 스위치 역할을 하는 GBL PMOS; 상기 GBL PMOS의 하단에 배치된 채 로컬 비트라인(Local Bit Line; LBL)에 대해 스위치 역할을 하는 LBL PMOS; 상기 LBL PMOS의 하단에 배치되는 OTS; 상기 OTS의 하단에 배치된 채 데이터 저장소의 기능을 하는 상변화층; 상기 상변화층의 하단에 배치된 채 로컬 워드라인(Local Word Line; LWL)에 대해 스위치 역할을 하는 LWL NMOS; 상기 LWL NMOS의 하단에 배치된 채 글로벌 워드라인(Global Word Line; GWL)에 대해 스위치 역할을 하는 GWL NMOS; 및 상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 플로팅 캡 방전 회로(Floating cap discharging circuit)를 포함한다.
일 측면에 따르면, 상기 플로팅 캡 방전 회로는, 상기 OTS의 동작 여부를 감지하여 방전 패스(Discharging path)를 활성화하는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 플로팅 캡 방전 회로는, 방전 회로 커패시터; 인버터; 및 방전 회로 PMOS를 포함할 수 있다.
또 다른 일 측면에 따르면, 상기 플로팅 캡 방전 회로는, 상기 프리차징 커패시터에 전하가 프리차징됨과 동시에 상기 인버터의 입력단의 전압을 상기 프리차징 커패시터의 전압과 이퀄라이징(Equalizing)시키고, 상기 방전 회로 커패시터를 이용하여 상기 GBL PMOS와 상기 LBL PMOS 사이의 노드에서 발생되는 전압 강하를 기초로 상기 OTS의 동작 여부를 감지한 뒤, 상기 감지된 OTS의 동작 여부에 따른 상기 인버터의 출력단 인근의 전압 상승을 통해 상기 방전 회로 PMOS를 통과하는 방전 패스를 활성화하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 플로팅 캡 방전 회로는, 상기 OTS가 턴 온(Turn on) 되는 것을 감지한 경우 상기 방전 패스를 활성화하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 플로팅 캡 방전 회로는, 상기 GBL PMOS와 상기 LBL PMOS 사이의 노드에서 발생되는 전압 강하의 정도에 따라 상기 OTS의 동작 여부를 감지하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 플로팅 캡 방전 회로는, 상기 인버터의 입력단의 전압을 상기 프리차징 커패시터의 전압과 이퀄라이징시키는 안정성을 향상시키기 위한 AND 게이트를 더 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 플로팅 캡 방전 회로는, 상기 플로팅 캡 방전 회로 자체에서 발생되는 에너지의 전하를 방전시키기 위한 방전 회로 추가 커패시터를 더 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 상변화 메모리 소자는, 상기 플로팅 캡 방전 회로의 출력값을 기초로 상기 상변화층에 대한 판독 동작을 수행하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 글로벌 비트라인(Global Bit Line; GBL)에 대해 스위치 역할을 하는 GBL PMOS, 상기 GBL PMOS의 하단에 배치된 채 로컬 비트라인(Local Bit Line; LBL)에 대해 스위치 역할을 하는 LBL PMOS, 상기 LBL PMOS의 하단에 배치되는 OTS(Ovonic Threshold Switch), 상기 OTS의 하단에 배치된 채 데이터 저장소의 기능을 하는 상변화층, 상기 상변화층의 하단에 배치된 채 로컬 워드라인(Local Word Line; LWL)에 대해 스위치 역할을 하는 LWL NMOS, 상기 LWL NMOS의 하단에 배치된 채 글로벌 워드라인(Global Word Line; GWL)에 대해 스위치 역할을 하는 GWL NMOS 및 상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 플로팅 캡 방전 회로(Floating cap discharging circuit)를 포함하는 상변화 메모리 소자의 방전 동작 방법은, 상기 프리차징 커패시터에 전하가 프리차징됨과 동시에 상기 플로팅 캡 방전 회로에 포함되는 인버터의 입력단의 전압을 상기 프리차징 커패시터의 전압과 이퀄라이징(Equalizing)시키는 단계; 상기 플로팅 캡 방전 회로에 포함되는 방전 회로 커패시터를 이용하여 상기 GBL PMOS와 상기 LBL PMOS 사이의 노드에서 발생되는 전압 강하를 기초로 상기 OTS의 동작 여부를 감지하는 단계; 및 상기 감지된 OTS의 동작 여부에 따른 상기 인버터의 출력단 인근의 전압 상승을 통해 상기 플로팅 캡 방전 회로에 포함되는 방전 회로 PMOS를 통과하는 방전 패스를 활성화하는 단계를 포함한다.
일 실시예에 따르면, 글로벌 비트라인(Global Bit Line; GBL)에 대해 스위치 역할을 하는 GBL PMOS; 상기 GBL PMOS의 하단에 배치된 채 로컬 비트라인(Local Bit Line; LBL)에 대해 스위치 역할을 하는 LBL PMOS, 상기 LBL PMOS의 하단에 배치되는 OTS(Ovonic Threshold Switch), 상기 OTS의 하단에 배치된 채 데이터 저장소의 기능을 하는 상변화층, 상기 상변화층의 하단에 배치된 채 로컬 워드라인(Local Word Line; LWL)에 대해 스위치 역할을 하는 LWL NMOS, 및 상기 LWL NMOS의 하단에 배치된 채 글로벌 워드라인(Global Word Line; GWL)에 대해 스위치 역할을 하는 GWL NMOS를 포함하는 상변화 메모리 소자에서 사용되는 플로팅 캡 방전 회로는, 상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채 상기 OTS의 동작 여부를 감지하여 방전 패스를 활성화함으로써, 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 것을 특징으로 한다.
일 측면에 따르면, 상기 플로팅 캡 방전 회로는, 상기 인버터의 입력단의 전압을 상기 프리차징 커패시터의 전압과 이퀄라이징시키는 안정성을 향상시키기 위한 AND 게이트를 더 포함하는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 플로팅 캡 방전 회로는, 상기 플로팅 캡 방전 회로 자체에서 발생되는 에너지의 전하를 방전시키기 위한 방전 회로 추가 커패시터를 더 포함하는 것을 특징으로 할 수 있다.
일 실시예들은 OTS의 스냅 백을 완화하고 셋(Set) 상태에서 결정질의 상변화층이 비결정질로 변화되는 것을 방지하고자, 스냅 백에 의해 상변화층으로 유입되는 에너지 자체를 감소시키는 플로팅 캡 방전 회로 및 이를 포함하는 상변화 메모리 소자를 제안할 수 있다.
보다 상세하게, 일 실시예들은 OTS의 동작 여부에 따라, OTS로 유입될 적어도 일부 전하를 방전시키는 플로팅 캡 방전 회로 및 이를 포함하는 상변화 메모리 소자를 제안할 수 있다.
도 1은 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이다.
도 2는 일 실시예에 따른 플로팅 캡 방전 회로를 설명하기 위한 도면이다.
도 3은 일 실시예에 따른 상변화 메모리 소자에서의 스냅 백 개선 효과를 설명하기 위한 도면이다.
도 4는 일 실시예에 따른 플로팅 캡 방전 회로의 방전 동작 방법을 나타낸 플로우 차트이다.
도 5는 일 실시예에 따른 플로팅 캡 방전 회로의 방전 동작 방법을 설명하기 위한 도면이다.
도 6은 다른 일 실시예에 따른 플로팅 캡 방전 회로를 설명하기 위한 도면이다.
도 7은 또 다른 일 실시예에 따른 플로팅 캡 방전 회로를 설명하기 위한 도면이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이고, 도 2는 일 실시예에 따른 플로팅 캡 방전 회로를 설명하기 위한 도면이며, 도 3은 일 실시예에 따른 상변화 메모리 소자에서의 스냅 백 개선 효과를 설명하기 위한 도면이다.
도 1 내지 3을 참조하면, 일 실시예에 따른 상변화 메모리 소자(100)는, 글로벌 비트라인(Global Bit Line; GBL)에 대해 스위치 역할을 하는 GBL PMOS(110), GBL PMOS(110)의 하단에 배치된 채 로컬 비트라인(Local Bit Line; LBL)에 대해 스위치 역할을 하는 LBL PMOS(120), LBL PMOS(120)의 하단에 배치되는 OTS(Ovonic Threshold Switch)(130), OTS(130)의 하단에 배치된 채 데이터 저장소의 기능을 하는 상변화층(140), 상변화층(140)의 하단에 배치된 채 로컬 워드라인(Local Word Line; LWL)에 대해 스위치 역할을 하는 LWL NMOS(150), LWL NMOS(150)의 하단에 배치된 채 글로벌 워드라인(Global Word Line; GWL)에 대해 스위치 역할을 하는 GWL NMOS(160) 및 GBL PMOS(110)와 LBL PMOS(120) 사이에 연결되는 플로팅 캡 방전 회로(Floating cap discharging circuit)(170)을 포함한다.
여기서, OTS(130)는 상변화 메모리 소자(100)와 연결되는 글로벌 비트라인 및 로컬 비트라인으로부터 인가되는 전압을 상변화층(140)에 선택적으로 스위칭하는 역할을 수행하는 구성부로서, 종래의 선택 소자인 OTS와 동일하게 구성되므로 상세한 설명을 생략하기로 한다.
상변화층(140)은 메모리 셀의 데이터 저장소의 기능을 하는 구성부로서, 글로벌 비트라인 및 로컬 비트라인으로부터 인가되는 전압에 의해 결정 상태가 결정질(낮은 저항성을 갖는 셋 상태) 및 비정질(높은 저항성을 갖는 리셋 상태) 사이에서 변화되며 셋 상태 및 리셋 상태에 따라 이진값 [1] 및 [0]의 메모리 상태를 나타낼 수 있다. 이러한 상변화(140)층은 종래의 상변화층과 동일하게 구성되므로 상세한 설명을 생략하기로 한다.
플로팅 캡 방전 회로(170)는 OTS(130)로 유입될 적어도 일부 전하를 방전시킨다. 예를 들어, 플로팅 캡 방전 회로(170)는 판독 동작에서 GBL PMOS(110)와 LBL PMOS(120) 사이에 배치되는 프리차징 커패시터(Pre-charging capacitor)(미도시)에 프리차징된 전하(상기 전하는 상변화 메모리 소자(100)의 판독 동작을 위해 프리차징되어 있는 것으로, OTS(130)의 스냅 백으로 인해 발생되는 전하가 프리차징되어 있는 것임)가 OTS로 유입될 때, 그 중 적어도 일부 전하를 방전시키는 역할을 할 수 있다.
이 때, 프리차징 커패시터에 전하가 프리차징되는 과정은, GBL PMOS(110) 및 GWL NMOS(160)이 턴 온(Turn on) 되고 LBL PMOS(120) 및 LWL NMOS(150)가 턴 오프(Turn off) 됨에 응답하여 수행될 수 있다. 프리차징 커패시터의 프리차징 과정은 종래에 공지된 기술이므로, 이에 대한 상세한 설명을 생략하기로 한다.
특히, 플로팅 캡 방전 회로(170)는 OTS(130)의 동작 여부를 감지하여 방전 패스(Discharging path)를 활성화하는 것을 특징으로 한다. 보다 상세하게, 플로팅 캡 방전 회로(170)는 GBL PMOS(110)와 LBL PMOS(120) 사이의 노드(111)에서 발생되는 전압 강하의 정도에 따라 OTS(130)의 동작 여부를 감지함으로써, 감지 결과 OTS(130)가 턴 온 되는 것을 감지한 경우 방전 패스를 활성화할 수 있다. 예를 들어, 플로팅 캡 방전 회로(170)는 GBL PMOS(110)와 LBL PMOS(120) 사이의 노드(111)에서 0.1V의 전압 강하가 발생됨이 감지되는 경우 OTS(130)가 턴 온 된 것으로 감지할 수 있고, GBL PMOS(110)와 LBL PMOS(120) 사이의 노드(111)에서 0.01V의 전압 강하가 발생됨이 감지되는 경우 OTS(130)가 턴 오프 된 것으로 감지할 수 있다.
이러한 플로팅 캡 방전 회로(170)는 방전 회로 커패시터(171), 인버터(172) 및 방전 회로 PMOS(173)를 포함하는 구조로 형성된 채, 스냅 백에 의해 OTS(130)로 유입될 적어도 일부 전하를 판독 동작에서 방전시키는 역할을 수행할 수 있다. 플로팅 캡 방전 회로(170)의 방전 동작 방법에 대한 상세한 설명은 도 4 내지 5를 참조하여 기재하기로 한다.
여기서, 플로팅 캡 방전 회로(170)는 상술된 구조로 제한되거나 한정되지 않고, 추가적인 구성요소를 더 포함할 수 있으며, 스냅 백에 의해 OTS(130)로 유입될 적어도 일부 전하를 방전시키는 동작을 수행 가능한 다양한 구조를 가질 수 있다. 이에 대한 상세한 설명은 도 6 내지 7을 참조하여 기재하기로 한다.
이처럼, 일 실시예에 따른 상변화 메모리 소자(100)는 스냅 백에 의해 OTS(130)로 유입될 적어도 일부 전하를 판독 동작에서 플로팅 캡 방전 회로(170)를 이용하여 방전시킴으로써, 스냅 백에 의해 상변화층(140)으로 유입되는(OTS(130)로 유입될) 에너지 자체를 감소시킬 수 있다.
다시 말해, 일 실시예에 따른 상변화 메모리 소자(100)는 도 3의 상단에 도시된 프리차징 기술만이 적용된 기존 소자의 경우(310)와 달리, 도 3의 하단에 도시된 플로팅 캡 방전 회로(170) 기반의 방전 기술을 적용한 경우(320)에 해당되게 되며, 도면에서 나타나듯이 스냅 백을 완화하며 상변화층(140)에 부가되는 에너지 자체를 획기적으로 감소시킬 수 있다. 따라서, 스냅 백으로 인한 상변화층(140)의 비정질화(Amorphization) 정도 역시 감소될 수 있다.
또한, 상변화 메모리 소자(100)는, 플로팅 캡 방전 회로(170)의 출력값을 기초로 상변화층(140)에 대한 판독 동작을 수행할 수 있다. 일례로, 상변화 메모리 소자(100)는 플로팅 캡 방전 회로(170)에 포함되는 인버터(172)의 출력값을 센싱하여, 상변화층(140)에 대한 판독 동작을 수행할 수 있다. 이에, 상변화층(140)에 대한 판독 동작을 위한 별도의 구성요소가 불필요하게 된다.
도 4는 일 실시예에 따른 플로팅 캡 방전 회로의 방전 동작 방법을 나타낸 플로우 차트이고, 도 5는 일 실시예에 따른 플로팅 캡 방전 회로의 방전 동작 방법을 설명하기 위한 도면이다. 이하, 플로팅 캡 방전 회로의 방전 동작 방법을 수행하는 주체는, 도 1 내지 3을 참조하여 설명된 플로팅 캡 방전 회로(170)로서, 당연히 플로팅 캡 방전 회로(170)를 포함하는 상변화 메모리 소자(100)일 수도 있다. 따라서, 플로팅 캡 방전 회로의 방전 동작 방법은 플로팅 캡 방전 회로를 포함하는 상변화 메모리 소자의 방전 동작 방법으로 명명될 수 있다.
도 4 내지 5를 참조하면, 일 실시예에 따른 플로팅 캡 방전 회로(170)는 단계(S410)에서, 프리차징 커패시터에 전하가 프리차징됨과 동시에 인버터(172)의 입력단(172-1)의 전압을 프리차징 커패시터의 전압과 이퀄라이징(Equalizing)시킨다. 예를 들어, GBL PMOS(110) 및 GWL NMOS(160)이 턴 온(Turn on) 되고 LBL PMOS(120) 및 LWL NMOS(150)가 턴 오프(Turn off) 됨에 응답하여 프리차징이 수행될 때, 플로팅 캡 방전 회로(170)는 인버터(172)의 입력단(172-1)의 상부에 위치하는 스위치를 턴 온 시키며 인버터(172)의 입력단(172-1)의 전압을 프리차징 커패시터의 전압과 이퀄라이징시킬 수 있다. 이 때, 프리차징 커패시터의 전압은 상변화 메모리 소자(100)의 판독 동작을 위해 인가되는 판독 전압의 절반의 값을 갖게 될 수 있다.
이어서, 플로팅 캡 방전 회로(170)는 단계(S420)에서, 방전 회로 커패시터(171)를 이용하여 GBL PMOS(110)와 LBL PMOS(120) 사이의 노드(111)에서 발생되는 전압 강하를 기초로 OTS(130)의 동작 여부를 감지한다. 구체적으로, 프리차징 동작이 종료되어 판독 동작이 시작됨에 따라 GBL PMOS(110) 및 GWL NMOS(160)이 턴 오프(Turn off) 되고 LBL PMOS(120) 및 LWL NMOS(150)가 턴 온(Turn on)되게 되고, 이에 응답하여 GBL PMOS(110)와 LBL PMOS(120) 사이의 노드(111)에서는 전압 강하가 발생되게 된다. GBL PMOS(110)와 LBL PMOS(120) 사이의 노드(111)에서의 전압 강하는 인버터(172)의 입력단(172-1)에서의 동일한 전압 강하를 야기하고, 이는 방전 회로 커패시터(171)를 통해 감지될 수 있다.
즉, 단계(S420)에서, 플로팅 캡 방전 회로(170)는 방전 회로 커패시터(171)를 이용하여 인버터(172)의 입력단(172-1)에서의 전압 강하를 검출하여, OTS(130)의 동작 여부를 감지할 수 있다. 일례로, 전술된 바와 같이 인버터(172)의 입력단(172-1)에서 0.1V의 전압 강하가 발생됨에 검출되면 OTS(130)가 턴 온 된 것으로 감지될 수 있고, 인버터(172)의 입력단(172-1)에서 0.01V의 전압 강하가 발생됨에 검출되면 OTS(130)가 턴 오프 된 것으로 감지될 수 있다.
그 후, 플로팅 캡 방전 회로(170)는 단계(S430)에서, 감지된 OTS(130)의 동작 여부에 따른 인버터(172)의 출력단 인근(172-2)의 전압 상승을 통해 방전 회로 PMOS(173)를 통과하는 방전 패스(173-1)를 활성화한다. 이에, 플로팅 캡 방전 회로(170)는 OTS(130)로 유입될 적어도 일부 전하를 활성화된 방전 패스(173-1)를 통해 방전시킬 수 있다. 예컨대, 인버터(172)의 입력단(172-1)에서 전압 강하가 기준값 이상인 경우, 플로팅 캡 방전 회로(170)는 OTS(130)가 턴 온 된 것으로 감지하며 인버터(172)의 출력단 인근(172-2)의 전압 상승을 야기하게 되고, 인버터(172)의 출력단 인근(172-2)의 전압 상승을 통해 방전 패스(173-1)를 활성화함으로써, OTS(130)로 유입될(프리차징 커패시터로부터 OTS(130)를 경유하여 상변화층(140)으로 유입될) 적어도 일부 전하를 방전시킬 수 있다.
이상, 도면에서는 방전 패스(173-1)가 그라운드로 연결되는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 상변화 메모리 소자(100)에서 상변화층(140)에 영향을 주지 않는 노드와 연결될 수도 있다.
도 6은 다른 일 실시예에 따른 플로팅 캡 방전 회로를 설명하기 위한 도면이다.
도 6을 참조하면, 다른 일 실시예에 따른 플로팅 캡 방전 회로(610)는 도 1 내지 5를 참조하여 상술된 일 실시예에 따른 플로팅 캡 방전 회로(170)와 동일한 구조를 가지며 동일한 기능을 수행하나, 인버터(611)의 입력단(611-1)의 전압을 프리차징 커패시터(미도시)의 전압과 이퀄라이징시키는 안정성을 향상시키기 위한 AND 게이트(612)를 추가적으로 더 포함한다는 점에서 차별화된다.
이 때, 플로팅 캡 방전 회로(610)는 AND 게이트(612)만을 더 포함하는 것으로 한정되거나 제한되지 않고, 방전 기능을 유지한 채 성능을 향상시키기 위한 추가적인 구성요소들을 더 포함하는 구조를 갖게 될 수도 있다.
도 7은 또 다른 일 실시예에 따른 플로팅 캡 방전 회로를 설명하기 위한 도면이다.
도 7을 참조하면, 또 다른 일 실시예에 따른 플로팅 캡 방전 회로(710)는 도 1 내지 5를 참조하여 상술된 일 실시예에 따른 플로팅 캡 방전 회로(170)와 동일한 구조를 가지며 동일한 기능을 수행하나, 플로팅 캡 방전 회로(710) 자체에서 발생되는 에너지의 전하를 방전시키기 위한 방전 회로 추가 커패시터(711)를 추가적으로 더 포함한다는 점에서 차별화된다.
이처럼 방전 회로 추가 커패시터(711)가 더 포함됨으로써, 플로팅 캡 방전 회로(710) 자체에서 발생되는 에너지의 전하가 상변화층(720)으로 유입되는 것이 방지될 수 있다.
또한, 이상 방전 회로 추가 커패시터(711)가 플로팅 캡 방전 회로(710)에 더 포함됨에 따라, 플로팅 캡 방전 회로(710)는 LWL NMOS(150) 및 GWL NMOS(160) 사이에 연결되는 방전 회로 추가 PMOS(712) 및 방전 회로 추가 PMOS(712)를 통과하는 추가 방전 패스(712-1)를 더 포함할 수 있다.
이상, 방전 회로 추가 커패시터(711)가 AND 게이트(713)를 더 포함하는 플로팅 캡 방전 회로(710)에 추가되는 것으로 설명되었으나, 방전 회로 추가 커패시터(711)는 이에 제한되거나 한정되지 않고 AND 게이트(713)를 포함하지 않는 플로팅 캡 방전 회로에 추가될 수도 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (13)

  1. OTS(Ovonic Threshold Switch)의 스냅 백을 개선하는 상변화 메모리 소자에 있어서,
    글로벌 비트라인(Global Bit Line; GBL)에 대해 스위치 역할을 하는 GBL PMOS;
    상기 GBL PMOS의 하단에 배치된 채 로컬 비트라인(Local Bit Line; LBL)에 대해 스위치 역할을 하는 LBL PMOS;
    상기 LBL PMOS의 하단에 배치되는 OTS;
    상기 OTS의 하단에 배치된 채 데이터 저장소의 기능을 하는 상변화층;
    상기 상변화층의 하단에 배치된 채 로컬 워드라인(Local Word Line; LWL)에 대해 스위치 역할을 하는 LWL NMOS;
    상기 LWL NMOS의 하단에 배치된 채 글로벌 워드라인(Global Word Line; GWL)에 대해 스위치 역할을 하는 GWL NMOS; 및
    상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 플로팅 캡 방전 회로(Floating cap discharging circuit)
    를 포함하는 상변화 메모리 소자.
  2. 제1항에 있어서,
    상기 플로팅 캡 방전 회로는,
    상기 OTS의 동작 여부를 감지하여 방전 패스(Discharging path)를 활성화하는 것을 특징으로 하는 상변화 메모리 소자.
  3. 제1항에 있어서,
    상기 플로팅 캡 방전 회로는,
    방전 회로 커패시터;
    인버터; 및
    방전 회로 PMOS
    를 포함하는 상변화 메모리 소자.
  4. 제3항에 있어서,
    상기 플로팅 캡 방전 회로는,
    상기 프리차징 커패시터에 전하가 프리차징됨과 동시에 상기 인버터의 입력단의 전압을 상기 프리차징 커패시터의 전압과 이퀄라이징(Equalizing)시키고, 상기 방전 회로 커패시터를 이용하여 상기 GBL PMOS와 상기 LBL PMOS 사이의 노드에서 발생되는 전압 강하를 기초로 상기 OTS의 동작 여부를 감지한 뒤, 상기 감지된 OTS의 동작 여부에 따른 상기 인버터의 출력단 인근의 전압 상승을 통해 상기 방전 회로 PMOS를 통과하는 방전 패스를 활성화하는 것을 특징으로 하는 상변화 메모리 소자.
  5. 제4항에 있어서,
    상기 플로팅 캡 방전 회로는,
    상기 OTS가 턴 온(Turn on) 되는 것을 감지한 경우 상기 방전 패스를 활성화하는 것을 특징으로 하는 상변화 메모리 소자.
  6. 제5항에 있어서,
    상기 플로팅 캡 방전 회로는,
    상기 GBL PMOS와 상기 LBL PMOS 사이의 노드에서 발생되는 전압 강하의 정도에 따라 상기 OTS의 동작 여부를 감지하는 것을 특징으로 하는 상변화 메모리 소자.
  7. 제4항에 있어서,
    상기 플로팅 캡 방전 회로는,
    상기 인버터의 입력단의 전압을 상기 프리차징 커패시터의 전압과 이퀄라이징시키는 안정성을 향상시키기 위한 AND 게이트를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자.
  8. 제3항에 있어서,
    상기 플로팅 캡 방전 회로는,
    상기 플로팅 캡 방전 회로 자체에서 발생되는 에너지의 전하를 방전시키기 위한 방전 회로 추가 커패시터를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자.
  9. 제1항에 있어서,
    상기 상변화 메모리 소자는,
    상기 플로팅 캡 방전 회로의 출력값을 기초로 상기 상변화층에 대한 판독 동작을 수행하는 것을 특징으로 하는 상변화 메모리 소자.
  10. 글로벌 비트라인(Global Bit Line; GBL)에 대해 스위치 역할을 하는 GBL PMOS, 상기 GBL PMOS의 하단에 배치된 채 로컬 비트라인(Local Bit Line; LBL)에 대해 스위치 역할을 하는 LBL PMOS, 상기 LBL PMOS의 하단에 배치되는 OTS(Ovonic Threshold Switch), 상기 OTS의 하단에 배치된 채 데이터 저장소의 기능을 하는 상변화층, 상기 상변화층의 하단에 배치된 채 로컬 워드라인(Local Word Line; LWL)에 대해 스위치 역할을 하는 LWL NMOS, 상기 LWL NMOS의 하단에 배치된 채 글로벌 워드라인(Global Word Line; GWL)에 대해 스위치 역할을 하는 GWL NMOS 및 상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 플로팅 캡 방전 회로(Floating cap discharging circuit)를 포함하는 상변화 메모리 소자의 방전 동작 방법에 있어서,
    상기 프리차징 커패시터에 전하가 프리차징됨과 동시에 상기 플로팅 캡 방전 회로에 포함되는 인버터의 입력단의 전압을 상기 프리차징 커패시터의 전압과 이퀄라이징(Equalizing)시키는 단계;
    상기 플로팅 캡 방전 회로에 포함되는 방전 회로 커패시터를 이용하여 상기 GBL PMOS와 상기 LBL PMOS 사이의 노드에서 발생되는 전압 강하를 기초로 상기 OTS의 동작 여부를 감지하는 단계; 및
    상기 감지된 OTS의 동작 여부에 따른 상기 인버터의 출력단 인근의 전압 상승을 통해 상기 플로팅 캡 방전 회로에 포함되는 방전 회로 PMOS를 통과하는 방전 패스를 활성화하는 단계
    를 포함하는 상변화 메모리 소자의 방전 동작 방법.
  11. 글로벌 비트라인(Global Bit Line; GBL)에 대해 스위치 역할을 하는 GBL PMOS; 상기 GBL PMOS의 하단에 배치된 채 로컬 비트라인(Local Bit Line; LBL)에 대해 스위치 역할을 하는 LBL PMOS, 상기 LBL PMOS의 하단에 배치되는 OTS(Ovonic Threshold Switch), 상기 OTS의 하단에 배치된 채 데이터 저장소의 기능을 하는 상변화층, 상기 상변화층의 하단에 배치된 채 로컬 워드라인(Local Word Line; LWL)에 대해 스위치 역할을 하는 LWL NMOS, 및 상기 LWL NMOS의 하단에 배치된 채 글로벌 워드라인(Global Word Line; GWL)에 대해 스위치 역할을 하는 GWL NMOS를 포함하는 상변화 메모리 소자에서 사용되는 플로팅 캡 방전 회로에 있어서,
    상기 플로팅 캡 방전 회로는,
    상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채 상기 OTS의 동작 여부를 감지하여 방전 패스를 활성화함으로써, 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 것을 특징으로 하는 플로팅 캡 방전 회로.
  12. 제11항에 있어서,
    상기 플로팅 캡 방전 회로는,
    상기 인버터의 입력단의 전압을 상기 프리차징 커패시터의 전압과 이퀄라이징시키는 안정성을 향상시키기 위한 AND 게이트를 더 포함하는 것을 특징으로 하는 플로팅 캡 방전 회로.
  13. 제11항에 있어서,
    상기 플로팅 캡 방전 회로는,
    상기 플로팅 캡 방전 회로 자체에서 발생되는 에너지의 전하를 방전시키기 위한 방전 회로 추가 커패시터를 더 포함하는 것을 특징으로 하는 플로팅 캡 방전 회로.
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