KR20210010324A - Ic circuit - Google Patents

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KR20210010324A KR1020200076531A KR20200076531A KR20210010324A KR 20210010324 A KR20210010324 A KR 20210010324A KR 1020200076531 A KR1020200076531 A KR 1020200076531A KR 20200076531 A KR20200076531 A KR 20200076531A KR 20210010324 A KR20210010324 A KR 20210010324A
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히로시 하타나카
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아즈빌주식회사
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Abstract

An object of the present invention is to provide an IC circuit capable of responding to a set current value in a wider range as compared with the conventional configuration and enabling a wider current range to be set. The IC circuit includes: a cascode current mirror circuit (101); an operational amplifier (OP) in which a reference voltage is input into a non-inverted input terminal and an inverted input terminal is connected with a terminal (102); a MOS transistor (M20) in which an output terminal of the operational amplifier (OP) is connected with a gate terminal, a source terminal is connected with the terminal (102), a drain terminal is connected with the cascode current mirror circuit (101), a plurality of which being connected in parallel; and a MOS transistor (M21) in which the output terminal of the operational amplifier (OP) is connected with a gate terminal, a source terminal is connected with the terminal (102) and a drain terminal is connected with the cascode current mirror circuit (101), a plurality of which being connected in parallel. A size ratio of a MOS transistor (M11) to a MOS transistor (M13) is the same as that of a MOS transistor (M12) to a MOS transistor (M14).

Description

IC 회로{IC CIRCUIT}IC circuit {IC CIRCUIT}

본 발명은, 외부에서 부여되는 저항에 의해 정전 유량을 결정하기 위한 IC 회로에 관한 것이다.The present invention relates to an IC circuit for determining an electrostatic flow rate by an externally applied resistance.

종래부터, IC 회로에 흐르게 하는 전류값을 외부의 저항으로 설정하는 정전류 회로가 알려져 있다(예컨대 특허문헌 1 참조).BACKGROUND ART [0002] Conventionally, a constant current circuit has been known that sets a current value flowing through an IC circuit as an external resistance (see, for example, Patent Document 1).

이 IC 회로에서는, 예컨대 도 2에 도시된 바와 같이, 상기 저항에 흐르는 전류를 커런트 미러 회로(1011)에 의해 IC 회로 내부로 분기시켜 흐르게 한다. 그러나, 종래의 IC 회로에서는, 트랜지스터의 출력 임피던스가 낮기 때문에, 커런트 미러 회로(1011)의 출력 전압에 의해 출력 전류가 변하고, 수용측인 회로의 구성에 따라 전압이 상이하기 때문에 전류 정밀도가 나빠진다.In this IC circuit, for example, as shown in Fig. 2, the current flowing through the resistor is branched into the IC circuit by the current mirror circuit 1011 to flow. However, in a conventional IC circuit, since the output impedance of the transistor is low, the output current varies depending on the output voltage of the current mirror circuit 1011, and the current accuracy is deteriorated because the voltage varies depending on the configuration of the circuit on the receiving side. .

이 대책으로서, 예컨대 도 3에 도시된 바와 같이, 캐스코드 커런트 미러 회로(1012)를 사용하는 경우가 있다. 그러나, 캐스코드 커런트 미러 회로(1012)의 바이어스 조건을 결정하는 바이어스 전류는 고정이기 때문에, 대응할 수 있는 전류의 범위가 좁은 범위로 제한된다.As a countermeasure, for example, a cascode current mirror circuit 1012 may be used as shown in FIG. 3. However, since the bias current for determining the bias condition of the cascode current mirror circuit 1012 is fixed, the range of the current that can be handled is limited to a narrow range.

[특허문헌 1] 특허 제4208582호[Patent Document 1] Patent No. 4208582

이와 같이, 종래의 IC 회로에서는, 커런트 미러 회로(1011)의 출력 전압에 의해 전류가 변화된다. 또한, 출력 전압에 의한 전류 변화를 저감하기 위해 캐스코드 커런트 미러 회로(1012)를 사용하면, 설정할 수 있는 전류 범위에 제한이 생긴다.In this way, in the conventional IC circuit, the current varies depending on the output voltage of the current mirror circuit 1011. In addition, if the cascode current mirror circuit 1012 is used to reduce the current change due to the output voltage, a limit is placed on the current range that can be set.

본 발명은, 상기와 같은 과제를 해결하기 위해 이루어진 것으로, 종래 구성에 비해 커런트 미러 회로의 출력 전압에 의한 전류의 변화를 억제 가능하고 또한 넓은 전류 범위를 설정 가능한 IC 회로를 제공하는 것을 목적으로 하고 있다.The present invention has been made in order to solve the above problems, and an object of the present invention is to provide an IC circuit capable of suppressing a change in current due to an output voltage of a current mirror circuit and setting a wide current range compared to a conventional configuration. have.

본 발명에 따른 IC 회로는, 캐스코드 커런트 미러 회로와, 비반전 입력 단자에 기준 전압이 입력되고, 반전 입력 단자가, 저항이 접속되는 단자에 접속된 연산 증폭기와, 게이트 단자에 연산 증폭기의 출력 단자가 접속되고, 소스 단자가 단자에 접속되며, 드레인 단자가 캐스코드 커런트 미러 회로에 접속되고, 복수 병렬 접속된 제20 MOS 트랜지스터와, 게이트 단자에 연산 증폭기의 출력 단자가 접속되고, 소스 단자가 단자에 접속되며, 드레인 단자가 캐스코드 커런트 미러 회로에 접속되고, 복수 병렬 접속된 제21 MOS 트랜지스터를 구비하며, 캐스코드 커런트 미러 회로는, 게이트 단자 및 드레인 단자가 제20 MOS 트랜지스터의 드레인 단자에 접속되고, 소스 단자에 전원 전압이 입력되는 제10 MOS 트랜지스터와, 게이트 단자가 제21 MOS 트랜지스터의 드레인 단자에 접속되고, 소스 단자에 전원 전압이 입력되는 제11 MOS 트랜지스터와, 게이트 단자가 제20 MOS 트랜지스터의 드레인 단자에 접속되고, 소스 단자가 제11 MOS 트랜지스터의 드레인 단자에 접속되며, 드레인 단자가 제21 MOS 트랜지스터의 드레인 단자에 접속된 제12 MOS 트랜지스터와, 게이트 단자가 제21 MOS 트랜지스터의 드레인 단자에 접속되고, 소스 단자에 전원 전압이 입력되는 제13 MOS 트랜지스터와, 게이트 단자가 제20 MOS 트랜지스터의 드레인 단자에 접속되고, 소스 단자가 제13 MOS 트랜지스터의 드레인 단자에 접속된 제14 MOS 트랜지스터를 가지며, 제11 MOS 트랜지스터와 제13 MOS 트랜지스터의 사이즈비, 및 제12 MOS 트랜지스터와 제14 MOS 트랜지스터의 사이즈비는 동일한 것을 특징으로 한다.The IC circuit according to the present invention includes a cascode current mirror circuit, a reference voltage is input to a non-inverting input terminal, an operational amplifier connected to a terminal to which a resistance is connected, and an output of the operational amplifier to the gate terminal. The terminal is connected, the source terminal is connected to the terminal, the drain terminal is connected to the cascode current mirror circuit, a plurality of parallel connected MOS transistors are connected in parallel, the output terminal of the operational amplifier is connected to the gate terminal, and the source terminal is It is connected to the terminal, the drain terminal is connected to the cascode current mirror circuit, and includes a plurality of parallel-connected 21st MOS transistors, the cascode current mirror circuit, the gate terminal and the drain terminal to the drain terminal of the 20th MOS transistor A tenth MOS transistor connected to the source terminal to which a power supply voltage is input, an eleventh MOS transistor to which a gate terminal is connected to a drain terminal of the 21st MOS transistor and a power supply voltage to the source terminal, and a gate terminal of the 20th The 12th MOS transistor is connected to the drain terminal of the MOS transistor, the source terminal is connected to the drain terminal of the 11th MOS transistor, the drain terminal is connected to the drain terminal of the 21st MOS transistor, and the gate terminal is of the 21st MOS transistor. A thirteenth MOS transistor connected to the drain terminal and inputting a power supply voltage to the source terminal, and a fourteenth MOS transistor having a gate terminal connected to the drain terminal of the 20th MOS transistor and a source terminal connected to the drain terminal of the 13th MOS transistor A transistor is provided, and the size ratio of the eleventh MOS transistor and the thirteenth MOS transistor and the size ratio of the twelfth MOS transistor and the 14th MOS transistor are the same.

본 발명에 따르면, 상기한 바와 같이 구성하였기 때문에, 종래 구성에 비해 커런트 미러 회로의 출력 전압에 의한 전류의 변화를 억제 가능해지고 또한 넓은 전류 범위를 설정 가능해진다.According to the present invention, since the configuration is configured as described above, it is possible to suppress a change in current due to the output voltage of the current mirror circuit compared to the conventional configuration, and a wide current range can be set.

도 1은 실시형태 1에 따른 IC 회로의 구성예를 나타낸 도면이다.
도 2는 종래의 IC 회로의 구성예를 나타낸 도면이다.
도 3은 종래의 IC 회로의 다른 구성예를 나타낸 도면이다.1 is a diagram showing a configuration example of an IC circuit according to a first embodiment.
2 is a diagram showing a configuration example of a conventional IC circuit.
3 is a diagram showing another configuration example of a conventional IC circuit.

이하, 본 발명의 실시형태에 대해서 도면을 참조하면서 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

실시형태 1.Embodiment 1.

도 1은 실시형태 1에 따른 IC 회로(1)의 구성예를 나타낸 도면이다.1 is a diagram showing a configuration example of an IC circuit 1 according to a first embodiment.

IC 회로(1)는, 외부에서 부여되는 저항(Rext)에 의해 정전류값을 결정하기 위한 회로이다. IC 회로(1)는, 도 1에 도시된 바와 같이, 캐스코드 커런트 미러 회로(101), 연산 증폭기(OP), 복수 병렬 접속된 MOS 트랜지스터 M20(제20 MOS 트랜지스터), 및 복수 병렬 접속된 MOS 트랜지스터 M21(제21 MOS 트랜지스터)을 구비하고 있다.The IC circuit 1 is a circuit for determining a constant current value based on an externally applied resistance Rext. As shown in FIG. 1, the IC circuit 1 includes a cascode current mirror circuit 101, an operational amplifier OP, a plurality of parallel-connected MOS transistors M20 (20th MOS transistor), and a plurality of parallel-connected MOSs. A transistor M21 (21st MOS transistor) is provided.

캐스코드 커런트 미러 회로(101)는, MOS 트랜지스터 M10∼MOS 트랜지스터 M16을 갖고 있다.The cascode current mirror circuit 101 has MOS transistors M10 to M16.

MOS 트랜지스터 M10(제10 MOS 트랜지스터)은, 게이트 단자 및 드레인 단자가 MOS 트랜지스터 M20의 드레인 단자에 접속되고, 소스 단자에 전원 전압이 입력된다. 도 1에 있어서, Vcc는 전원 전압을 나타내고 있다.In the MOS transistor M10 (tenth MOS transistor), a gate terminal and a drain terminal are connected to the drain terminal of the MOS transistor M20, and a power supply voltage is input to the source terminal. In Fig. 1, Vcc represents the power supply voltage.

MOS 트랜지스터 M11(제11 MOS 트랜지스터)은, 게이트 단자가 MOS 트랜지스터 M21의 드레인 단자에 접속되고, 소스 단자에 전원 전압이 입력된다.The MOS transistor M11 (the eleventh MOS transistor) has a gate terminal connected to the drain terminal of the MOS transistor M21, and a power supply voltage is input to the source terminal.

MOS 트랜지스터 M12(제12 MOS 트랜지스터)는, 게이트 단자가 MOS 트랜지스터 M20의 드레인 단자에 접속되고, 소스 단자가 MOS 트랜지스터 M11의 드레인 단자에 접속되며, 드레인 단자가 MOS 트랜지스터 M21의 드레인 단자에 접속되어 있다.The MOS transistor M12 (12th MOS transistor) has a gate terminal connected to the drain terminal of the MOS transistor M20, the source terminal connected to the drain terminal of the MOS transistor M11, and the drain terminal connected to the drain terminal of the MOS transistor M21. .

MOS 트랜지스터 M13(제13 MOS 트랜지스터)은, 게이트 단자가 MOS 트랜지스터 M21의 드레인 단자에 접속되고, 소스 단자에 전원 전압이 입력된다.The MOS transistor M13 (the thirteenth MOS transistor) has a gate terminal connected to the drain terminal of the MOS transistor M21, and a power supply voltage is input to the source terminal.

MOS 트랜지스터 M14(제14 MOS 트랜지스터)는, 게이트 단자가 MOS 트랜지스터 M20의 드레인 단자에 접속되고, 소스 단자가 MOS 트랜지스터 M13의 드레인 단자에 접속되어 있다. MOS 트랜지스터 M14의 드레인 단자에 흐르는 전류가, 캐스코드 커런트 미러 회로(101)의 출력 전류가 된다.In the MOS transistor M14 (fourteenth MOS transistor), the gate terminal is connected to the drain terminal of the MOS transistor M20, and the source terminal is connected to the drain terminal of the MOS transistor M13. The current flowing through the drain terminal of the MOS transistor M14 becomes the output current of the cascode current mirror circuit 101.

MOS 트랜지스터 M15(제15 MOS 트랜지스터)는, 게이트 단자가 MOS 트랜지스터 M21의 드레인 단자에 접속되고, 소스 단자에 전원 전압이 입력된다.The MOS transistor M15 (15th MOS transistor) has a gate terminal connected to the drain terminal of the MOS transistor M21, and a power supply voltage is input to the source terminal.

MOS 트랜지스터 M16(제16 MOS 트랜지스터)은, 게이트 단자가 MOS 트랜지스터 M20의 드레인 단자에 접속되고, 소스 단자가 MOS 트랜지스터 M15의 드레인 단자에 접속되어 있다. MOS 트랜지스터 M16의 드레인 단자에 흐르는 전류가, 캐스코드 커런트 미러 회로(101)의 출력 전류가 된다.The MOS transistor M16 (sixteenth MOS transistor) has a gate terminal connected to the drain terminal of the MOS transistor M20, and a source terminal connected to the drain terminal of the MOS transistor M15. The current flowing through the drain terminal of the MOS transistor M16 becomes the output current of the cascode current mirror circuit 101.

연산 증폭기(OP)는, 비반전 입력 단자에 기준 전압이 입력되고, 반전 입력 단자가 단자(102)에 접속되어 있다. 도 1에 있어서, Vref는 기준 전압을 나타내고 있다.In the operational amplifier OP, a reference voltage is input to a non-inverting input terminal, and an inverting input terminal is connected to the terminal 102. In Fig. 1, Vref represents a reference voltage.

또한, 단자(102)에는, 저항(Rext)의 일단이 접속된다. 저항(Rext)의 타단은 접지된다.Further, to the terminal 102, one end of the resistor Rext is connected. The other end of the resistor Rext is grounded.

MOS 트랜지스터 M20은, 게이트 단자가 연산 증폭기(OP)의 출력 단자에 접속되고, 소스 단자가 단자(102)에 접속되어 있다.The MOS transistor M20 has a gate terminal connected to the output terminal of the operational amplifier OP, and a source terminal connected to the terminal 102.

MOS 트랜지스터 M21은, 게이트 단자가 연산 증폭기(OP)의 출력 단자에 접속되고, 소스 단자가 단자(102)에 접속되어 있다.The MOS transistor M21 has a gate terminal connected to the output terminal of the operational amplifier OP, and a source terminal connected to the terminal 102.

도 1의 예에서는, MOS 트랜지스터 M20의 병렬수는 m=2이고, MOS 트랜지스터 M21의 병렬수는 m=20이며, 즉 MOS 트랜지스터 M20의 병렬수와 MOS 트랜지스터 M21의 병렬수의 관계가 1:10으로 되어 있지만, 이것은 소비전류를 줄이기 위해 큰 비율로 하고 있으며, 이것에 한정되지 않는다.In the example of FIG. 1, the number of parallels of the MOS transistor M20 is m=2, and the number of parallels of the MOS transistor M21 is m=20, that is, the relationship between the number of parallels of the MOS transistor M20 and the number of parallels of the MOS transistor M21 is 1:10. However, this is a large ratio in order to reduce the current consumption, and is not limited thereto.

또한, MOS 트랜지스터 M11과 MOS 트랜지스터 M13의 사이즈비, 및 MOS 트랜지스터 M12와 MOS 트랜지스터 M14의 사이즈비는, 동일(대략 동일한 의미를 포함함)하다.In addition, the size ratio of the MOS transistor M11 and the MOS transistor M13, and the size ratio of the MOS transistor M12 and the MOS transistor M14 are the same (including substantially the same meaning).

다음에, 도 1에 도시된 실시형태 1에 따른 IC 회로(1)에 의한 효과에 대해서 설명한다.Next, the effect of the IC circuit 1 according to Embodiment 1 shown in Fig. 1 will be described.

도 1에 도시된 실시형태 1에 따른 IC 회로(1)에서는, 저항(Rext)에 복수 병렬 접속된 MOS 트랜지스터 M20 및 복수 병렬 접속된 MOS 트랜지스터 M21이 접속되고, 이들 MOS 트랜지스터 M20 및 MOS 트랜지스터 M21이 캐스코드 커런트 미러 회로(101)에 접속되어 있다. 또한, MOS 트랜지스터 M11과 MOS 트랜지스터 M13의 사이즈비, 및 MOS 트랜지스터 M12와 MOS 트랜지스터 M14의 사이즈비는, 동일하게 되어 있다.In the IC circuit 1 according to Embodiment 1 shown in Fig. 1, a plurality of parallel-connected MOS transistors M20 and a plurality of parallel-connected MOS transistors M21 are connected to a resistor Rext, and these MOS transistors M20 and M21 are connected. It is connected to the cascode current mirror circuit 101. In addition, the size ratio of the MOS transistor M11 and the MOS transistor M13 and the size ratio of the MOS transistor M12 and the MOS transistor M14 are the same.

캐스코드 커런트 미러 회로(101)는, MOS 트랜지스터 M11 및 MOS 트랜지스터 M12가 포화 영역에서 동작하도록 MOS 트랜지스터 M10의 사이즈 및 그 드레인 전류값(=MOS 트랜지스터 M20의 드레인 전류값)을 결정할 필요가 있다. 일반적으로는, 하기 식 (1)의 관계가 성립되도록 설계가 행해진다. 식 (1)에 있어서, ID(M20)는 MOS 트랜지스터 M20의 드레인 전류를 나타내고, ID(M21)는 MOS 트랜지스터 M21의 드레인 전류를 나타내고 있다. 또한, W10은 MOS 트랜지스터 M10의 채널 폭을 나타내고, L10은 MOS 트랜지스터 M10의 채널 길이를 나타내고 있다. 또한, W11은 MOS 트랜지스터 M11의 채널 폭을 나타내고, L11은 MOS 트랜지스터 M11의 채널 길이를 나타내고 있다. 또한, W12는 MOS 트랜지스터 M12의 채널 폭을 나타내고, L12는 MOS 트랜지스터 M12의 채널 길이를 나타내고 있다. 식 (1)에 있어서, Δ가 큰 경우, MOS 트랜지스터 M11, MOS 트랜지스터 M13 및 MOS 트랜지스터 M15의 포화 영역에서의 여유도는 증가하지만, MOS 트랜지스터 M12, MOS 트랜지스터 M 14및 MOS 트랜지스터 M16의 게이트 전압이 내려간다. 그 때문에, 이 경우, IC 회로(1)에 있어서의 출력 전압 범위가 좁아지므로, Δ는 0 이상이며 0에 가까운 값으로 하는 것이 바람직하다.The cascode current mirror circuit 101 needs to determine the size of the MOS transistor M10 and its drain current value (=the drain current value of the MOS transistor M20) so that the MOS transistors M11 and M12 operate in the saturation region. In general, design is performed so that the relationship of the following formula (1) is established. In equation (1), ID (M20) represents the drain current of the MOS transistor M20, and ID (M21) represents the drain current of the MOS transistor M21. Further, W10 represents the channel width of the MOS transistor M10, and L10 represents the channel length of the MOS transistor M10. Further, W11 indicates the channel width of the MOS transistor M11, and L11 indicates the channel length of the MOS transistor M11. Further, W12 indicates the channel width of the MOS transistor M12, and L12 indicates the channel length of the MOS transistor M12. In equation (1), when Δ is large, the margin in the saturation region of MOS transistor M11, MOS transistor M13, and MOS transistor M15 increases, but the gate voltage of MOS transistor M12, MOS transistor M14 and MOS transistor M16 is increased. Goes down. Therefore, in this case, since the range of the output voltage in the IC circuit 1 becomes narrow, Δ is preferably 0 or more and a value close to 0.

√{ID(M20)/(W10/L10)}=√{ID(M21)/(W11/L11)}+√{ID(M21)/(W12/L12)}+Δ 식 (1)√{ID(M20)/(W10/L10)}=√{ID(M21)/(W11/L11)}+√{ID(M21)/(W12/L12)}+Δ Equation (1)

한편, 도 1에 도시된 실시형태 1에 따른 IC 회로(1)에서는, MOS 트랜지스터 M20 및 MOS 트랜지스터 M21이 상대 정밀도가 좋게 배치된다. 그 때문에, ID(M20)와 ID(M21)의 비는, 저항(Rext)에 의한 설정 전류값이 넓은 범위에서 변했다고 해도 일정해진다. 따라서, 넓은 설정 전류 범위에서 Δ의 값을 작게 할 수 있고, 출력 전압 범위를 넓게 할 수 있다. 또한, 도 1에 도시된 실시형태 1에 따른 IC 회로(1)에서는, 캐스코드 커런트 미러 회로(101)를 이용하고 있기 때문에, 정밀도를 높게 유지하는 것이 가능해진다.On the other hand, in the IC circuit 1 according to Embodiment 1 shown in Fig. 1, the MOS transistor M20 and the MOS transistor M21 are arranged with good relative accuracy. Therefore, the ratio of the ID (M20) and the ID (M21) becomes constant even if the set current value due to the resistance Rext changes over a wide range. Therefore, the value of Δ can be reduced in a wide set current range, and the output voltage range can be widened. Further, in the IC circuit 1 according to the first embodiment shown in Fig. 1, since the cascode current mirror circuit 101 is used, it becomes possible to maintain high precision.

이상과 같이, 이 실시형태 1에 따르면, IC 회로(1)는, 캐스코드 커런트 미러 회로(101)와, 비반전 입력 단자에 기준 전압이 입력되고, 반전 입력 단자가, 저항(Rext)이 접속되는 단자(102)에 접속된 연산 증폭기(OP)와, 게이트 단자에 연산 증폭기(OP)의 출력 단자가 접속되고, 소스 단자가 단자(102)에 접속되며, 드레인 단자가 캐스코드 커런트 미러 회로(101)에 접속되고, 복수 병렬 접속된 MOS 트랜지스터 M20과, 게이트 단자에 연산 증폭기(OP)의 출력 단자가 접속되고, 소스 단자가 단자(102)에 접속되며, 드레인 단자가 캐스코드 커런트 미러 회로(101)에 접속되고, 복수 병렬 접속된 MOS 트랜지스터 M21을 구비하며, 캐스코드 커런트 미러 회로(101)는, 게이트 단자 및 드레인 단자가 MOS 트랜지스터 M20의 드레인 단자에 접속되고, 소스 단자에 전원 전압이 입력되는 MOS 트랜지스터 M10과, 게이트 단자가 MOS 트랜지스터 M21의 드레인 단자에 접속되며, 소스 단자에 전원 전압이 입력되는 MOS 트랜지스터 M11과, 게이트 단자가 MOS 트랜지스터 M20의 드레인 단자에 접속되고, 소스 단자가 MOS 트랜지스터 M11의 드레인 단자에 접속되며, 드레인 단자가 MOS 트랜지스터 M21의 드레인 단자에 접속된 MOS 트랜지스터 M12와, 게이트 단자가 MOS 트랜지스터 M21의 드레인 단자에 접속되고, 소스 단자에 전원 전압이 입력되는 MOS 트랜지스터 M13과, 게이트 단자가 MOS 트랜지스터 M20의 드레인 단자에 접속되고, 소스 단자가 MOS 트랜지스터 M13의 드레인 단자에 접속된 MOS 트랜지스터 M14를 가지며, MOS 트랜지스터 M11과 MOS 트랜지스터 M13의 사이즈비, 및 MOS 트랜지스터 M12와 MOS 트랜지스터 M14의 사이즈비는 동일하다. 이것에 의해, 실시형태 1에 따른 IC 회로(1)는, 종래 구성에 비해 출력 전압에 의한 전류 변화를 억제 가능해진다. 또한, 실시형태 1에 따른 IC 회로(1)는, 종래 구성에 비해 보다 넓은 범위에서의 설정 전류값에 대응 가능해지고 또한 넓은 전류 범위를 설정 가능해진다.As described above, according to the first embodiment, in the IC circuit 1, the cascode current mirror circuit 101 and the reference voltage are input to the non-inverting input terminal, and the inverting input terminal is connected to the resistor Rext. The operational amplifier OP connected to the terminal 102 is connected, the output terminal of the operational amplifier OP is connected to the gate terminal, the source terminal is connected to the terminal 102, and the drain terminal is a cascode current mirror circuit ( 101), a plurality of parallel-connected MOS transistors M20, an output terminal of an operational amplifier OP is connected to a gate terminal, a source terminal is connected to the terminal 102, and a drain terminal is a cascode current mirror circuit ( 101) and a plurality of parallel-connected MOS transistors M21, the cascode current mirror circuit 101 has a gate terminal and a drain terminal connected to the drain terminal of the MOS transistor M20, and a power supply voltage is input to the source terminal. MOS transistor M10, the gate terminal of which is connected to the drain terminal of the MOS transistor M21, the MOS transistor M11 of which the power supply voltage is input to the source terminal, the gate terminal is connected to the drain terminal of the MOS transistor M20, and the source terminal of the MOS transistor MOS transistor M12 connected to the drain terminal of M11, the drain terminal connected to the drain terminal of the MOS transistor M21, and MOS transistor M13, the gate terminal connected to the drain terminal of the MOS transistor M21, and a power supply voltage input to the source terminal. , The gate terminal is connected to the drain terminal of the MOS transistor M20, the source terminal has the MOS transistor M14 connected to the drain terminal of the MOS transistor M13, the size ratio of the MOS transistor M11 and the MOS transistor M13, and the MOS transistor M12 and the MOS transistor The size ratio of the M14 is the same. As a result, the IC circuit 1 according to the first embodiment can suppress the current change due to the output voltage compared to the conventional configuration. Further, the IC circuit 1 according to the first embodiment can cope with a set current value in a wider range compared to a conventional configuration, and a wide current range can be set.

또한, 본원 발명은 그 발명의 범위 내에 있어서, 실시형태의 임의의 구성 요소의 변형, 혹은 실시형태의 임의의 구성 요소의 생략이 가능하다.In the present invention, within the scope of the invention, it is possible to modify arbitrary constituent elements of the embodiment or omit any constituent elements of the embodiment.

1 : IC 회로
101 : 캐스코드 커런트 미러 회로
102 : 단자1: IC circuit
101: cascode current mirror circuit
102: terminal

Claims (2)

캐스코드 커런트 미러 회로와,
비반전 입력 단자에 기준 전압이 입력되고, 반전 입력 단자가, 저항이 접속되는 단자에 접속된 연산 증폭기와,
게이트 단자에 상기 연산 증폭기의 출력 단자가 접속되고, 소스 단자가 상기 단자에 접속되며, 드레인 단자가 상기 캐스코드 커런트 미러 회로에 접속되고, 복수 병렬 접속된 제20 MOS 트랜지스터와,
게이트 단자에 상기 연산 증폭기의 출력 단자가 접속되고, 소스 단자가 상기 단자에 접속되며, 드레인 단자가 상기 캐스코드 커런트 미러 회로에 접속되고, 복수 병렬 접속된 제21 MOS 트랜지스터를 구비하며,
상기 캐스코드 커런트 미러 회로는,
게이트 단자 및 드레인 단자가 상기 제20 MOS 트랜지스터의 드레인 단자에 접속되고, 소스 단자에 전원 전압이 입력되는 제10 MOS 트랜지스터와,
게이트 단자가 상기 제21 MOS 트랜지스터의 드레인 단자에 접속되고, 소스 단자에 전원 전압이 입력되는 제11 MOS 트랜지스터와,
게이트 단자가 상기 제20 MOS 트랜지스터의 드레인 단자에 접속되고, 소스 단자가 상기 제11 MOS 트랜지스터의 드레인 단자에 접속되며, 드레인 단자가 상기제21 MOS 트랜지스터의 드레인 단자에 접속된 제12 MOS 트랜지스터와,
게이트 단자가 상기 제21 MOS 트랜지스터의 드레인 단자에 접속되고, 소스 단자에 전원 전압이 입력되는 제13 MOS 트랜지스터와,
게이트 단자가 상기 제20 MOS 트랜지스터의 드레인 단자에 접속되고, 소스 단자가 상기 제13 MOS 트랜지스터의 드레인 단자에 접속된 제14 MOS 트랜지스터를 가지며,
상기 제11 MOS 트랜지스터와 상기 제13 MOS 트랜지스터의 사이즈비, 및 상기 제12 MOS 트랜지스터와 상기 제14 MOS 트랜지스터의 사이즈비는 동일한
것을 특징으로 하는 IC 회로.A cascode current mirror circuit,
A reference voltage is input to the non-inverting input terminal, the inverting input terminal is an operational amplifier connected to a terminal to which a resistor is connected,
An output terminal of the operational amplifier is connected to a gate terminal, a source terminal is connected to the terminal, a drain terminal is connected to the cascode current mirror circuit, a plurality of MOS transistors connected in parallel,
An output terminal of the operational amplifier is connected to a gate terminal, a source terminal is connected to the terminal, a drain terminal is connected to the cascode current mirror circuit, and includes a plurality of 21 MOS transistors connected in parallel,
The cascode current mirror circuit,
A tenth MOS transistor having a gate terminal and a drain terminal connected to the drain terminal of the twentieth MOS transistor, and inputting a power supply voltage to the source terminal;
An eleventh MOS transistor having a gate terminal connected to the drain terminal of the 21st MOS transistor and inputting a power supply voltage to the source terminal,
A twelfth MOS transistor having a gate terminal connected to a drain terminal of the 20th MOS transistor, a source terminal connected to a drain terminal of the eleventh MOS transistor, and a drain terminal connected to the drain terminal of the 21st MOS transistor,
A thirteenth MOS transistor having a gate terminal connected to the drain terminal of the 21st MOS transistor and inputting a power supply voltage to the source terminal,
A 14th MOS transistor having a gate terminal connected to a drain terminal of the 20th MOS transistor, a source terminal connected to a drain terminal of the 13th MOS transistor
The size ratio of the eleventh MOS transistor and the thirteenth MOS transistor, and the size ratio of the twelfth MOS transistor and the 14th MOS transistor are the same
IC circuit, characterized in that. 제1항에 있어서, 상기 제20 MOS 트랜지스터와 상기 제21 MOS 트랜지스터의 병렬수는 1:10인
것을 특징으로 하는 IC 회로.The method of claim 1, wherein the number of parallels of the 20th MOS transistor and the 21st MOS transistor is 1:10.
IC circuit, characterized in that.
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