JP2020136716A

JP2020136716A - Load current detection circuit

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Publication number: JP2020136716A
Application number: JP2019023384A
Authority: JP
Inventors: 賢一石丸; Kenichi Ishimaru
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2019-02-13
Filing date: 2019-02-13
Publication date: 2020-08-31
Anticipated expiration: 2039-02-13
Also published as: JP7177720B2

Abstract

To enable the detection of a load current even when a voltage output terminal is short-circuited in the case whether a load current is small, and can reduce a circuit scale.SOLUTION: A load current detection circuit comprises: a transistor M2 in which a current corresponding to the current of a transistor M1 flows; a detection resistance R1 connected to between a node N1 of a source of the M2 and a voltage output terminal 2; a transistor M3 in which the drain and the source are connected to the node N2, and the source is connected to the node N1; a transistor M4 in which the gate is connected to a node N2, and the source is connected to the voltage output terminal 2; a depletion type transistor M5 in which the gate is connected to the node N2, the source is connected to the drain of M4, and the drain is connected to the node N3; transistors M9 and M10 which supply a constant current similar to them to the nodes N2 and N3; and a transistor M11 that supplies a difference current ΔId corresponding to the current flown in R1 to the nodes N3. The current obtained by mirroring ΔId is output from a current output terminal 9 as a detection current Iout.SELECTED DRAWING: Figure 1

Description

本発明はゲートが駆動端子に接続されソースが電圧出力端子に接続された出力トランジスタに流れる負荷電流を検出する負荷電流検出回路に関する。 The present invention relates to a load current detection circuit that detects a load current flowing through an output transistor whose gate is connected to a drive terminal and whose source is connected to a voltage output terminal.

この種の負荷電流検出回路として、図５に示す回路（特許文献１の図６や特許文献２の図１）が一般的に用いられている。また、特にデプレッション型トランジスタを使用した回路として、図６に示す負荷電流検出回路（特許文献１の図２）が考案されている。 As this type of load current detection circuit, the circuit shown in FIG. 5 (FIG. 6 of Patent Document 1 and FIG. 1 of Patent Document 2) is generally used. Further, as a circuit using a depletion type transistor in particular, a load current detection circuit shown in FIG. 6 (FIG. 2 of Patent Document 1) has been devised.

図５に示す負荷電流検出回路は、ゲートが駆動端子３に接続されソースが電圧出力端子２に接続されドレインが第１電源端子１に接続されたＮＭＯＳの出力トランジスタＭ１の負荷電流を検出する回路であり、ゲートが入力端子３に接続されドレインが第１電源端子１に接続されたＮＭＯＳの検出トランジスタＭ２と、ドレインが検出トランジスタＭ２のソースに接続されソースが電流出力端子９に接続されたＮＭＯＳトランジスタＭ２１と、非反転入力端子が電圧出力端子２に接続され反転入力端子がトランジスタＭ２１のドレインに接続され出力端子がトランジスタＭ２１のゲートに接続されたオペアンプ１０とを備える。検出トランジスタＭ２は出力トランジスタＭ１と構造相似（例えばサイズ比がＭ１：Ｍ２＝１０００：１）となっている。オペアンプ１０とＮＭＯＳトランジスタＭ２１はバッファ回路を構成している。 The load current detection circuit shown in FIG. 5 is a circuit that detects the load current of the output transistor M1 of the NMOS whose gate is connected to the drive terminal 3, the source is connected to the voltage output terminal 2, and the drain is connected to the first power supply terminal 1. This is, an operational amplifier detection transistor M2 in which the gate is connected to the input terminal 3 and the drain is connected to the first power supply terminal 1, and an operational amplifier in which the drain is connected to the source of the detection transistor M2 and the source is connected to the current output terminal 9. It includes a transistor M21 and an operational amplifier 10 in which a non-inverting input terminal is connected to a voltage output terminal 2, an inverting input terminal is connected to a drain of the transistor M21, and an output terminal is connected to a gate of the transistor M21. The detection transistor M2 has a structural similarity to that of the output transistor M1 (for example, the size ratio is M1: M2 = 1000: 1). The operational amplifier 10 and the NMOS transistor M21 form a buffer circuit.

このため、出力トランジスタＭ１のソースと検出トランジスタＭ２のソースは、オペアンプ１０によって同一電圧に制御されるので、両トランジスタＭ１、Ｍ２のゲート・ソース間電圧が同一となり、ドレイン・ソース間電圧も同一となるので、検出トランジスタＭ２には出力トランジスタＭ１とのサイズ比に応じた電流が流れる。この電流はトランジスタＭ２１のドレインに流入しソースより電流出力端子９に検出電流Ｉｏｕｔとして出力される。 Therefore, since the source of the output transistor M1 and the source of the detection transistor M2 are controlled to the same voltage by the operational amplifier 10, the gate-source voltage of both transistors M1 and M2 is the same, and the drain-source voltage is also the same. Therefore, a current corresponding to the size ratio with the output transistor M1 flows through the detection transistor M2. This current flows into the drain of the transistor M21 and is output from the source to the current output terminal 9 as a detected current Iout.

図６に示す負荷電流検出回路は、検出トランジスタＭ２のソースと電圧出力端子２の間に検出抵抗Ｒ１接続している。そして、ゲートとドレインを共通接続したＮＭＯＳトランジスタＭ３のソースを検出トランジスタＭ２のソースと検出抵抗Ｒ１の共通接続点に接続している。また、ゲートをトランジスタＭ３のゲートに接続したＮＭＯＳトランジスタＭ４のソースを電圧出力端子２に接続している。さらに、トランジスタＭ３と第１電源端子１の間にソースとゲートを共通接続したデプレッション型型のＰＭＯＳトランジスタＭ２２を電流源として接続し、トランジスタＭ４と第１電源端子１の間にソースとゲートを共通接続したデプレッション型のＰＭＯＳトランジスタＭ２３を別の電流源として接続している。電流出力端子９はトランジスタＭ４のドレインとトランジスタＭ２３のソースの共通接続点に接続される。 In the load current detection circuit shown in FIG. 6, the detection resistor R1 is connected between the source of the detection transistor M2 and the voltage output terminal 2. Then, the source of the NMOS transistor M3 in which the gate and the drain are commonly connected is connected to the common connection point of the source of the detection transistor M2 and the detection resistor R1. Further, the source of the NMOS transistor M4 having the gate connected to the gate of the transistor M3 is connected to the voltage output terminal 2. Further, a depletion type MOSFET M22 in which a source and a gate are commonly connected between the transistor M3 and the first power supply terminal 1 is connected as a current source, and a source and a gate are shared between the transistor M4 and the first power supply terminal 1. The connected depletion type MOSFET transistor M23 is connected as another current source. The current output terminal 9 is connected to a common connection point between the drain of the transistor M4 and the source of the transistor M23.

この負荷電流検出回路では、検出トランジスタＭ２に流れる電流が検出抵抗Ｒ１に流れることで、トランジスタＭ３とＭ４のゲート・ソース間の電圧に差が生じるので、その差分に応じた電流が電流出力端子９から検出電流Ｉｏｕｔとして出力する。 In this load current detection circuit, the current flowing through the detection transistor M2 flows through the detection resistor R1 to cause a difference in voltage between the gate and source of the transistors M3 and M4. Therefore, the current corresponding to the difference is the current output terminal 9. Is output as the detection current Iout.

特開２００５−０３９５７３号公報Japanese Unexamined Patent Publication No. 2005-039573 特開平０６−１８０３３２号公報Japanese Unexamined Patent Publication No. 06-180332

ところで、図５で説明した負荷電流検出回路において、検出電流Ｉｏｕｔを他の回路で利用するためには、バッファを構成するトランジスタＭ２１のソースとＧＮＤの間に抵抗を挿入して検出電流Ｉｏｕｔを電圧に変換して出力させたり、あるいはそのトランジスタＭ２１のソースとＧＮＤの間にカレントミラー回路を構成してカレントミラー比に応じた電流が得られるようにする必要がある。 By the way, in the load current detection circuit described with reference to FIG. 5, in order to use the detection current Iout in another circuit, a resistor is inserted between the source of the transistor M21 constituting the buffer and the GND to set the detection current Iout to a voltage. It is necessary to convert it into a current and output it, or to configure a current mirror circuit between the source of the transistor M21 and GND so that a current corresponding to the current mirror ratio can be obtained.

しかし、このように構成した負荷電流検出回路において電圧出力端子２がＧＮＤに短絡した場合、出力トランジスタＭ１のソースはＧＮＤ電圧となるが、検出トランジスタＭ２のソースはＧＮＤとの間にトランジスタＭ２１と前述した検出電流を取り出す手段として抵抗やカレントミラー回路が挿入されているため、検出トランジスタＭ２のソースはＧＮＤより高い電圧となってしまう。 However, when the voltage output terminal 2 is short-circuited to the GND in the load current detection circuit configured in this way, the source of the output transistor M1 becomes the GND voltage, but the source of the detection transistor M2 is between the transistor M21 and the GND. Since a resistor or a current mirror circuit is inserted as a means for extracting the detected current, the source of the detection transistor M2 has a voltage higher than that of GND.

このため、出力トランジスタＭ１と検出トランジスタＭ２が同一の駆動電圧で動作する関係が成り立たず、検出トランジスタＭ２は出力トランジスタＭ１の相対比に応じた電流を流すことができない。つまり、この負荷電流検出回路は、電圧出力端子２が短絡した時に正常に機能しない問題がある。また、この負荷電流検出回路ではオペアンプ１０を使用するため、回路規模が大きくなるという問題もある。 Therefore, the relationship that the output transistor M1 and the detection transistor M2 operate at the same drive voltage does not hold, and the detection transistor M2 cannot flow a current corresponding to the relative ratio of the output transistor M1. That is, this load current detection circuit has a problem that it does not function normally when the voltage output terminal 2 is short-circuited. Further, since the operational amplifier 10 is used in this load current detection circuit, there is a problem that the circuit scale becomes large.

図６に示す負荷電流検出回路では、その回路が動作するためには最低でも、デプレッション型のトランジスタＭ２２、Ｍ２３のソース・ドレイン間電圧と、トランジスタＭ３のゲート・ソース電圧と、検出抵抗Ｒ１に生じる電圧降下の和に相当する電圧が、出力トランジスタＭ１のドレイン・ソース間に生じる必要がある。 In the load current detection circuit shown in FIG. 6, at least the voltage between the source and drain of the depletion type transistors M22 and M23, the gate / source voltage of the transistor M3, and the detection resistor R1 are generated in order for the circuit to operate. A voltage corresponding to the sum of the voltage drops needs to be generated between the drain and source of the output transistor M1.

しかし、負荷４に第１電源端子１からの電流を高効率に供給することが必要であるので、出力トランジスタＭ１にはＯＮ抵抗の小さいトランジスタが一般的に用いられることから、負荷電流が小さくなると出力トランジスタＭ１のドレイン・ソース間電圧が低くなり、上記した和に相当する電圧が生ぜず、負荷電流検出回路が機能しない問題がある。 However, since it is necessary to supply the current from the first power supply terminal 1 to the load 4 with high efficiency, a transistor having a small ON resistance is generally used for the output transistor M1, and therefore, when the load current becomes small, There is a problem that the voltage between the drain and the source of the output transistor M1 becomes low, a voltage corresponding to the sum described above is not generated, and the load current detection circuit does not function.

また、この負荷電流検出回路は、電圧出力端子２に流れる負荷電流の変化を、電流出力端子９と電圧出力端子２の間の電圧差として出力するため、過電流リミットのように一定値を超えたかどうかの判定は容易にできるが、電圧出力端子２に流れる負荷電流と電流出力端子９に得られる検出電流Ｉｏｕｔの関係が非線形となり、かつその相関にはデプレッション型のトランジスタＭ２２、Ｍ２３のチャネル長変調効果（λ特性）が関わるため、電圧出力端子２に流れる検出電流Ｉｏｕｔを連続的にモニタする用途には容易に使用できない。 Further, since this load current detection circuit outputs a change in the load current flowing through the voltage output terminal 2 as a voltage difference between the current output terminal 9 and the voltage output terminal 2, it exceeds a certain value like an overcurrent limit. Although it is easy to determine whether or not it is correct, the relationship between the load current flowing through the voltage output terminal 2 and the detection current Iout obtained at the current output terminal 9 is non-linear, and the correlation is the channel length of the depletion type transistors M22 and M23. Since the modulation effect (λ characteristic) is involved, it cannot be easily used for the purpose of continuously monitoring the detection current Iout flowing through the voltage output terminal 2.

本発明の目的は、負荷電流が少ないときでもその負荷電流を正確に検出でき、電圧出力端子がＧＮＤに短絡した場合でもその電圧出力端子に流れる負荷電流を検出でき、回路規模も小さくできるようにした負荷電流検出回路を提供することである。 An object of the present invention is to be able to accurately detect the load current even when the load current is small, to detect the load current flowing through the voltage output terminal even when the voltage output terminal is short-circuited to the GND, and to reduce the circuit scale. It is to provide a load current detection circuit.

上記目的を達成するために、請求項１にかかる発明は、ゲートが駆動端子に接続されドレインが第１電源端子に接続されソースが電圧出力端子に接続された第１極性の出力用の第１トランジスタに流れる負荷電流を検出する負荷電流検出回路において、ゲートが前記駆動端子に接続されドレインが前記第１電源に接続されソースが第１ノードに接続され前記第１トランジスタと相似構造の第１極性の第２トランジスタと、前記第１ノードと前記電圧出力端子の間に接続された検出抵抗と、ドレインとゲートが第２ノードに接続されソースが前記第１ノードに接続された第１極性の第３トランジスタと、ゲートが前記第２ノードに接続されソースが前記電圧出力端子に接続された第１極性の第４トランジスタと、ゲートが前記第２ノードに接続されソースが前記第４トランジスタのドレインに接続されドレインが第３ノードに接続された第１極性の第５トランジスタと、前記第２ノードと前記第１電源端子より高い電圧の第２電源端子の間に接続され前記第２ノードに定電流を供給する第１電流源回路と、前記第３ノードと前記第２電源端子の間に接続され前記第３ノードに前記定電流を供給する第２電流源回路と、前記第３ノードと前記第２電源端子の間に接続され前記第３トランジスタのドレイン電流と前記第４トランジスタのドレイン電流の差分電流を前記第３ノードに供給する第３電流源回路と、を備え、前記差分電流をミラーした電流が電流出力端子から検出電流として出力されることを特徴とする。 In order to achieve the above object, the invention according to claim 1 is a first for output of a first polarity in which a gate is connected to a drive terminal, a drain is connected to a first power supply terminal, and a source is connected to a voltage output terminal. In a load current detection circuit that detects a load current flowing through a transistor, a gate is connected to the drive terminal, a drain is connected to the first power supply, a source is connected to a first node, and a first polarity having a structure similar to that of the first transistor. The second transistor, the detection resistor connected between the first node and the voltage output terminal, and the first polarity first with the drain and gate connected to the second node and the source connected to the first node. The three transistors, the fourth transistor of the first polarity whose gate is connected to the second node and the source is connected to the voltage output terminal, and the gate is connected to the second node and the source is the drain of the fourth transistor. A fifth transistor of the first polarity connected and the drain is connected to the third node, and a constant current connected to the second node between the second node and the second power supply terminal having a voltage higher than that of the first power supply terminal. A first current source circuit that supplies the constant current, a second current source circuit that is connected between the third node and the second power supply terminal and supplies the constant current to the third node, the third node, and the first A third current source circuit connected between the two power supply terminals and supplying the difference current between the drain current of the third transistor and the drain current of the fourth transistor to the third node is provided, and the difference current is mirrored. The feature is that the current is output as a detection current from the current output terminal.

請求項２にかかる発明は、請求項１に記載の負荷電流検出回路において、前記第５トランジスタは、前記定電流がドレインに流れるときゲート・ソース間電圧が０Ｖとなるデプレッション型であることを特徴とする。 The invention according to claim 2 is the load current detection circuit according to claim 1, wherein the fifth transistor is a depletion type in which the gate-source voltage becomes 0 V when the constant current flows through the drain. And.

請求項３にかかる発明は、請求項１又は２に記載の負荷電流検出回路において、前記第１電流源回路は、前記定電流を外部電流端子から取り込む第２極性の第８トランジスタと、該第８トランジスタにカレントミラー接続されドレインが前記第２ノードに接続されソースが前記第２電源端子に接続された第２極性の第９トランジスタで構成され、前記第２電流源回路は、前記第８トランジスタと、前記第８トランジスタにカレントミラー接続されドレインが前記第３ノードに接続されソースが前記第２電源端子に接続された第２極性の第１０トランジスタで構成され、前記第３電流源回路は、前記第３ノードにドレインとゲートが接続されソースが前記第２電源端子に接続された第２極性の第１１トランジスタで構成されている、ことを特徴とする。 The invention according to claim 3 is the load current detection circuit according to claim 1 or 2, wherein the first current source circuit includes a second polarity eighth transistor that takes in the constant current from an external current terminal, and the first current source circuit. The second current source circuit is composed of a ninth transistor having a second polarity, which is connected to the eight transistors by a current mirror, the drain is connected to the second node, and the source is connected to the second power supply terminal. The second current source circuit is the eighth transistor. The third current source circuit is composed of a tenth transistor having a second polarity connected to the eighth transistor, a drain connected to the third node, and a source connected to the second power supply terminal. A drain and a gate are connected to the third node, and a source is composed of an eleventh transistor having a second polarity connected to the second power supply terminal.

請求項４にかかる発明は、請求項３に記載の負荷電流検出回路において、前記第１電流源回路を、ゲートとドレインが前記外部電流端子に接続されソースが第４ノードに接続された第２極性の第６トランジスタと、ゲートが前記外部電流端子に接続されドレインが前記第２ノードに接続された第２極性の第７トランジスタと、ゲートとドレインが前記第４ノードに接続されソースが前記第２電源端子に接続された第８トランジスタと、ゲートが前記第４ノードに接続されドレインが前記第７トランジスタのソースに接続されソースが前記第２電源端子に接続された第２極性の第９トランジスタとからなる回路に置き換えたことを特徴とする。 According to the fourth aspect of the present invention, in the load current detection circuit according to the third aspect, the first current source circuit is connected to the first current source circuit, the gate and drain are connected to the external current terminal, and the source is connected to the fourth node. The 6th transistor of polarity, the 7th transistor of 2nd polarity in which the gate is connected to the external current terminal and the drain is connected to the 2nd node, and the gate and drain are connected to the 4th node and the source is the second. The eighth transistor connected to the second power supply terminal and the ninth transistor of the second polarity in which the gate is connected to the fourth node, the drain is connected to the source of the seventh transistor, and the source is connected to the second power supply terminal. It is characterized by being replaced with a circuit consisting of.

請求項５にかかる発明は、請求項３又は４に記載の負荷電流検出回路において、ゲートが前記第３ノードに接続されソースが前記第２電源端子に接続された第２極性の第１２トランジスタと、ゲートが前記外部電流端子に接続されソースが前記第１２トランジスタのドレインに接続され、ドレインが前記電流出力端子に接続された第２極性の第１３トランジスタと、を備えることを特徴とする。 The invention according to claim 5 is the load current detection circuit according to claim 3 or 4, wherein the gate is connected to the third node and the source is connected to the second power supply terminal. The gate is connected to the external current terminal, the source is connected to the drain of the twelfth transistor, and the drain is connected to the current output terminal of the thirteenth transistor of the second polarity.

請求項６にかかる発明は、請求項１又は２に記載の負荷電流検出回路において、前記第１電流源回路は、ゲートとソースが前記第２ノードに接続されドレインが第５ノードに接続されたデプレッション型で第１極性の第１４トランジスタで構成され、前記第２電流源回路は、前記第１電流源回路の電流がミラーされる第２極性の第１０トランジスタで構成され、前記第３電流源回路は、ドレインとゲートが前記第３ノードに接続されソースが前記第２電源端子に接続された第２極性の第１１トランジスタで構成されている、ことを特徴とする。 The invention according to claim 6 is the load current detection circuit according to claim 1 or 2, wherein in the first current source circuit, a gate and a source are connected to the second node and a drain is connected to the fifth node. The second current source circuit is composed of a depletion type 14th transistor having a first polarity, and the second current source circuit is composed of a tenth transistor having a second polarity in which the current of the first current source circuit is mirrored. The circuit is characterized in that a drain and a gate are connected to the third node and a source is composed of an eleventh transistor having a second polarity connected to the second power supply terminal.

請求項７にかかる発明は、請求項６に記載の負荷電流検出回路において、ゲートが前記第３ノードに接続されソースが前記第２電源端子に接続された第２極性の第１２トランジスタと、ゲートが前記第５ノードに接続されソースが前記第１２トランジスタのドレインに接続され、ドレインが前記電流出力端子に接続された第２極性の第１３トランジスタと、を備えることを特徴とする。 The invention according to claim 7 is the load current detection circuit according to claim 6, wherein the gate is connected to the third node and the source is connected to the second power supply terminal. Is connected to the fifth node, the source is connected to the drain of the twelfth transistor, and the drain is connected to the current output terminal with the thirteenth transistor of the second polarity.

本発明によれば、第１電源端子及びその第１電源端子よりも電圧の高い第２電源端子を使用するので、電圧出力端子に流れる負荷電流が少ないときでも正確な電流を得ることができる。また、電圧出力端子がＧＮＤに短絡した場合でも第５トランジスタによって第４トランジスタを飽和領域で動作させることができるので、電圧出力端子に流れる電流を検出できる。さらに、オペアンプを使用しないので回路規模も小さくできる。 According to the present invention, since the first power supply terminal and the second power supply terminal having a voltage higher than that of the first power supply terminal are used, an accurate current can be obtained even when the load current flowing through the voltage output terminal is small. Further, even when the voltage output terminal is short-circuited to GND, the fourth transistor can be operated in the saturation region by the fifth transistor, so that the current flowing through the voltage output terminal can be detected. Furthermore, since no operational amplifier is used, the circuit scale can be reduced.

本発明の第１実施例の負荷駆動制御回路の回路図である。It is a circuit diagram of the load drive control circuit of 1st Embodiment of this invention. 本発明の第２実施例の負荷駆動制御回路の回路図である。It is a circuit diagram of the load drive control circuit of the 2nd Embodiment of this invention. 本発明の第３実施例の負荷駆動制御回路の回路図である。It is a circuit diagram of the load drive control circuit of the 3rd Example of this invention. 本発明の第４実施例の負荷駆動制御回路の回路図である。It is a circuit diagram of the load drive control circuit of 4th Embodiment of this invention. 従来の負荷駆動制御回路の回路図である。It is a circuit diagram of a conventional load drive control circuit. 従来の別の例の負荷駆動制御回路の回路図である。It is a circuit diagram of the load drive control circuit of another conventional example.

＜第１実施例＞
図１に本発明の第１実施例に係る負荷駆動制御回路を示す。以下で説明するＭＯＳトランジスタは、特別に指摘しない限りエンハンスメント型である。Ｍ１はＮＭＯＳの出力トランジスタであり、ゲートが駆動端子３に接続され、ドレインが第１電源端子１に接続され、ソースが電圧出力端子２に接続されている。第１電源端子１の電圧はＶｄｄ１である。Ｍ２は出力トランジスタＭ１と構造相似（サイズ比が例えばＭ１：Ｍ２＝１０００：１）のＮＭＯＳの検出トランジスタであり、ゲートが駆動端子３に接続され、ドレインが第１電源端子１に接続され、ソースがノードＮ１に接続されている。ノードＮ１と電圧出力端子２との間には検出抵抗Ｒ１が接続されている。負荷４は電圧出力端子２と接地ＧＮＤの間に接続されている。また、駆動端子３にはチャージポンプ５から電源が供給されてＯＮ／ＯＦＦ信号（“Ｈ”／“Ｌ”）を出力する負荷駆動制御回路６が接続されている。 <First Example>
FIG. 1 shows a load drive control circuit according to the first embodiment of the present invention. The MOS transistors described below are enhancement type unless otherwise specified. M1 is an output transistor of the NMOS, the gate is connected to the drive terminal 3, the drain is connected to the first power supply terminal 1, and the source is connected to the voltage output terminal 2. The voltage of the first power supply terminal 1 is Vdd1. M2 is a MOSFET detection transistor having a structural similarity (for example, M1: M2 = 1000: 1) to the output transistor M1, the gate is connected to the drive terminal 3, the drain is connected to the first power supply terminal 1, and the source is Is connected to node N1. A detection resistor R1 is connected between the node N1 and the voltage output terminal 2. The load 4 is connected between the voltage output terminal 2 and the ground GND. Further, a load drive control circuit 6 is connected to the drive terminal 3 to supply power from the charge pump 5 and output an ON / OFF signal (“H” / “L”).

両トランジスタＭ１、Ｍ２は構造相似のトランジスタであるので、ゲート・ソース間電圧とドレイン・ソース間電圧が等しければ、検出トランジスタＭ２には出力トランジスタＭ１とのサイズ比に応じた電流が流れる。そのサイズ比が上記のように、Ｍ１：Ｍ２＝１０００：１であれば、出力トランジスタＭ１に１Ａの電流が流れたとき、検出トランジスタＭ２には１ｍＡの電流が流れる。 Since both transistors M1 and M2 are structurally similar transistors, if the gate-source voltage and the drain-source voltage are equal, a current corresponding to the size ratio with the output transistor M1 flows through the detection transistor M2. If the size ratio is M1: M2 = 1000: 1 as described above, when a current of 1 A flows through the output transistor M1, a current of 1 mA flows through the detection transistor M2.

ただし実際には、両トランジスタＭ１、Ｍ２のソース間に検出抵抗Ｒ１が接続されているため、検出トランジスタＭ２のゲート・ソース間電圧とドレイン・ソース間電圧は、検出抵抗Ｒ１による電圧ＶＲ１の降下分だけ、出力トランジスタＭ１のそれらよりも小さくなり、両トランジスタＭ１、Ｍ２のドレイン電流Ｉｄ１、Ｉｄ２の相対比は、サイズ比からずれて誤差が生じる。 However, in reality, since the detection resistor R1 is connected between the sources of both transistors M1 and M2, the gate-source voltage and the drain-source voltage of the detection transistor M2 are the amount of the drop of the voltage VR1 due to the detection resistor R1. However, it becomes smaller than those of the output transistor M1, and the relative ratios of the drain currents Id1 and Id2 of both transistors M1 and M2 deviate from the size ratio and an error occurs.

そこで、両トランジスタＭ１、Ｍ２のサイズ比をなるべく大きく設定し、かつ検出抵抗Ｒ１の抵抗値をなるべく小さい値に設定することで、過電流保護が働く最大電流時であっても、検出抵抗Ｒ１の両端に生じる最大電圧が１００ｍＶ程度以下になるように抑える必要がある。例えば、出力トランジスタＭ１の通常動作時の電流が１．５Ａ、過電流リミットが３Ａであるとすれば、検出抵抗Ｒ１の値を２０Ωに設定する。 Therefore, by setting the size ratio of both transistors M1 and M2 as large as possible and setting the resistance value of the detection resistor R1 as small as possible, the detection resistor R1 can be used even at the maximum current at which the overcurrent protection works. It is necessary to suppress the maximum voltage generated at both ends to be about 100 mV or less. For example, if the current of the output transistor M1 during normal operation is 1.5A and the overcurrent limit is 3A, the value of the detection resistor R1 is set to 20Ω.

これにより、通常の負荷駆動時では、出力トランジスタＭ１を流れるドレイン電流Ｉｄ１（負荷電流）は０Ａ〜１．５Ａの範囲で変化し、検出トランジスタＭ２のドレイン電流Ｉｄ２は０Ａ〜１．５ｍＡで変化する。このため、検出抵抗Ｒ１に生じる電圧は、通常の負荷動作時は０Ｖ〜３０ｍＶの範囲で変化し、過電流リミットの３Ａの時は検出トランジスタＭ２に３ｍＡが流れるので６０ｍＶの電圧となる。 As a result, during normal load drive, the drain current Id1 (load current) flowing through the output transistor M1 changes in the range of 0A to 1.5A, and the drain current Id2 of the detection transistor M2 changes in the range of 0A to 1.5mA. .. Therefore, the voltage generated in the detection resistor R1 changes in the range of 0V to 30mV during normal load operation, and when the overcurrent limit is 3A, 3mA flows through the detection transistor M2, resulting in a voltage of 60mV.

Ｍ３、Ｍ４は検出抵抗Ｒ１に流れる電流を検出するためにカレントミラー接続されたＮＭＯＳトランジスタである。トランジスタＭ３はゲートとドレインがノードＮ２に接続され、ソースがノードＮ１に接続されている。トランジスタＭ４はゲートがノードＮ２に接続され、ソースは電圧出力端子２に接続されている。 M3 and M4 are NMOS transistors connected in a current mirror to detect the current flowing through the detection resistor R1. The gate and drain of the transistor M3 are connected to the node N2, and the source is connected to the node N1. The gate of the transistor M4 is connected to the node N2, and the source is connected to the voltage output terminal 2.

Ｍ５はそのトランジスタＭ３、Ｍ４のドレイン電圧を揃えるため接続されたデプレッション型のＮＭＯＳトランジスタであり、ゲートがノードＮ２に接続され、ソースがトランジスタＭ４のドレインに接続され、ドレインがノードＮ３に接続されている。 M5 is a depletion type NMOS transistor connected to align the drain voltages of the transistors M3 and M4, the gate is connected to the node N2, the source is connected to the drain of the transistor M4, and the drain is connected to the node N3. There is.

Ｍ６、Ｍ７は外部電流端子７から供給される定電流ＩｒｅｆをトランジスタＭ７にミラーするようカレントミラー接続されたＰＭＯＳトランジスタである。トランジスタＭ６はゲートとドレインが外部電流端子７に接続され、ソースがノードＮ４に接続されている。トランジスタＭ７はゲートが外部電流端子７に接続され、ドレインがノードＮ２に接続されている。 M6 and M7 are MOSFET transistors connected in a current mirror so as to mirror the constant current Iref supplied from the external current terminal 7 to the transistor M7. The gate and drain of the transistor M6 are connected to the external current terminal 7, and the source is connected to the node N4. The gate of the transistor M7 is connected to the external current terminal 7, and the drain is connected to the node N2.

Ｍ８、Ｍ９、Ｍ１０はトランジスタＭ６に流れる定電流ＩｒｅｆをトランジスタＭ９、Ｍ１０にミラーするようカレントミラー接続されたＰＭＯＳトランジスタである。トランジスタＭ８はゲートとドレインがノードＮ４に接続され、ソースが電圧Ｖｄｄ２（Ｖｄｄ２＞Ｖｄｄ１）の第２電源端子８に接続されている。トランジスタＭ９はゲートがノードＮ４に接続され、ドレインがトランジスタＭ７のソースに接続され、ソースが第２電源端子８に接続されている。トランジスタＭ１０はゲートがノードＮ４に接続されドレインがノードＮ３に接続され、ソースが第２電源端子８に接続されている。トランジスタＭ８、Ｍ９からなるカレントミラー回路、あるいはトランジスタＭ６〜Ｍ９からなるカスコード接続のカレントミラー回路は、請求項記載の第１電流源回路を構成している。トランジスタＭ８、Ｍ１０からなるカレントミラー回路は請求項記載の第２電流源回路を構成している。 M8, M9, and M10 are MOSFET transistors connected in a current mirror so as to mirror the constant current Iref flowing through the transistor M6 to the transistors M9 and M10. The gate and drain of the transistor M8 are connected to the node N4, and the source is connected to the second power supply terminal 8 of the voltage Vdd2 (Vdd2> Vdd1). The gate of the transistor M9 is connected to the node N4, the drain is connected to the source of the transistor M7, and the source is connected to the second power supply terminal 8. In the transistor M10, the gate is connected to the node N4, the drain is connected to the node N3, and the source is connected to the second power supply terminal 8. The current mirror circuit composed of the transistors M8 and M9 or the cascode-connected current mirror circuit composed of the transistors M6 to M9 constitutes the first current source circuit according to the claim. The current mirror circuit including the transistors M8 and M10 constitutes the second current source circuit according to the claim.

Ｍ１１、Ｍ１２はノードＮ３から流出する電流の一部を電流出力端子９にミラーして出力するようカレントミラー接続されたＰＭＯＳトランジスタである。トランジスタＭ１１はゲートとドレインがノードＮ３に接続され、ソースが第２電源端子８に接続されている。トランジスタＭ１２はゲートがノードＮ３に接続され、ドレインが電流出力端子９に接続され、ソースが第２電源端子８に接続されている。トランジスタＭ１１は請求項記載の第３電流源回路を構成している。 M11 and M12 are MOSFET transistors connected to the current mirror so as to mirror a part of the current flowing out from the node N3 to the current output terminal 9 and output the current. The gate and drain of the transistor M11 are connected to the node N3, and the source is connected to the second power supply terminal 8. The gate of the transistor M12 is connected to the node N3, the drain is connected to the current output terminal 9, and the source is connected to the second power supply terminal 8. The transistor M11 constitutes the third current source circuit according to the claim.

外部電流端子７から供給される定電流Ｉｒｅｆの値は、小さいほど消費電流を減らせる利点がある。しかし、検出抵抗Ｒ１に生じる電圧変化によりトランジスタＭ４に流れる電流の増減に対して著しく小さいと、検出電流Ｉｏｕｔと検出トランジスタＭ２のドレイン電流Ｉｄ２との比例関係の線形性が損なわれることになるため、過電流リミット時に流れる負荷電流の増分程度、例えば１０μＡ程度に設定する。 The smaller the value of the constant current Iref supplied from the external current terminal 7, the more the current consumption can be reduced. However, if the voltage change generated in the detection resistor R1 is extremely small with respect to the increase or decrease of the current flowing through the transistor M4, the linearity of the proportional relationship between the detection current Iout and the drain current Id2 of the detection transistor M2 is impaired. Set to about an increment of the load current flowing at the time of overcurrent limit, for example, about 10 μA.

また、トランジスタＭ３、Ｍ４は、その飽和ドレイン電圧が検出抵抗Ｒ１に生じる電圧ＶＲ１より数倍大きくないと、検出電流Ｉｏｕｔと検出トランジスタＭ２のドレイン電流Ｉｄ２との比例関係の線形性が損なわれる。このためには、そのトランジスタＭ３、Ｍ４の利得係数βｎ（＝μ・Ｃｏｘ・（Ｗ／Ｌ））が高いことは不適であり、最大でも１０００μＡ／Ｖ^２程度に利得係数βｎを抑える必要がある。μはキャリア移動度、Ｃｏｘは絶縁ゲートの単位容量、Ｗはチャネル幅、Ｌはチャネル長である。しかし、利得係数βｎが低過ぎると検出感度が落ちてしまうことから、実用的には４００〜１０００μＡ／Ｖ^２程度が適切である。 Further, if the saturated drain voltage of the transistors M3 and M4 is not several times larger than the voltage VR1 generated in the detection resistor R1, the linearity of the proportional relationship between the detection current Iout and the drain current Id2 of the detection transistor M2 is impaired. For this purpose, it is inappropriate that the gain coefficients βn (= μ · Cox · (W / L)) of the transistors M3 and M4 are high, and it is necessary to suppress the gain coefficient βn to about 1000 μA / V ² at the maximum. .. μ is the carrier mobility, Cox is the unit capacitance of the insulated gate, W is the channel width, and L is the channel length. However, if the gain coefficient βn is too low, the detection sensitivity will drop, so practically about 400 to 1000 μA / V ² is appropriate.

トランジスタＭ５、Ｍ７には、電圧出力端子２と接地ＧＮＤとの短絡時や負荷駆動をしていないＯＦＦ時に、電源電圧Ｖｄｄ２に相当する電圧が、それぞれのドレイン・ソース間に印加される。そこで、トランジスタＭ５、Ｍ７には電源電圧Ｖｄｄ２より十分に高い耐圧のトランジスタを用いる。また、トランジスタＭ５は、そのドレイン・ソース間に定電流Ｉｒｅｆが流れるとき、ゲートとソースが同一電圧になるようなサイズに調整されている。 A voltage corresponding to the power supply voltage Vdd2 is applied to the transistors M5 and M7 between the drain and the source when the voltage output terminal 2 and the ground GND are short-circuited or when the load is not driven and the transistor is turned off. Therefore, for the transistors M5 and M7, transistors having a withstand voltage sufficiently higher than the power supply voltage Vdd2 are used. Further, the transistor M5 is sized so that the gate and the source have the same voltage when a constant current Iref flows between the drain and the source.

電源電圧Ｖｄｄ２としては、両トランジスタＭ１、Ｍ２のゲート駆動用に用意されたチャージポンプ回路５の出力電圧を直接接続し、あるいは図示しないＯＮ／ＯＦＦ制御のスイッチを介して接続して利用する。 The power supply voltage Vdd2 is used by directly connecting the output voltage of the charge pump circuit 5 prepared for gate driving of both transistors M1 and M2, or by connecting via an ON / OFF control switch (not shown).

さて、負荷駆動制御回路６から駆動端子３に入力する信号が“Ｈ”になると、両トランジスタＭ１、Ｍ２がＯＮ状態となる。ここで、出力トランジスタＭ１がドレイン電流Ｉｄ１で負荷４を駆動している状態について考える。このとき、検出トランジスタＭ２のドレイン電流Ｉｄ２は、出力トランジスタＭ１のドレイン電流Ｉｄ１の１／１０００となって、検出抵抗Ｒ１を経由して電圧出力端子２に流れる。 When the signal input from the load drive control circuit 6 to the drive terminal 3 becomes "H", both transistors M1 and M2 are turned on. Here, consider a state in which the output transistor M1 drives the load 4 with the drain current Id1. At this time, the drain current Id2 of the detection transistor M2 becomes 1/1000 of the drain current Id1 of the output transistor M1 and flows to the voltage output terminal 2 via the detection resistor R1.

電圧出力端子２の電圧Ｖｏｕｔは、出力トランジスタＭ１のＯＮ抵抗と電圧出力端子２に流れる負荷電流により決まる。通常では出力トランジスタＭ１には、損失低減の目的からＯＮ抵抗の小さいトランジスタが使用されるので、電圧出力端子２の電圧Ｖｏｕｔは出力トランジスタＭ１のドレインに印加する電源電圧Ｖｄｄ１よりも数百ｍＶだけ低い電圧となっている。 The voltage Vout of the voltage output terminal 2 is determined by the ON resistance of the output transistor M1 and the load current flowing through the voltage output terminal 2. Normally, a transistor having a small ON resistance is used for the output transistor M1 for the purpose of reducing loss, so that the voltage Vout of the voltage output terminal 2 is several hundred mV lower than the power supply voltage Vdd1 applied to the drain of the output transistor M1. It is a voltage.

検出抵抗Ｒ１には、検出トランジスタＭ２のドレイン電流Ｉｄ２の他にトランジスタＭ３からの定電流Ｉｒｅｆも流れ込んでいるので、検出抵抗Ｒ１に生じる電圧ＶＲ１は以下の式で表せる。
ＶＲ１＝Ｒ１×（Ｉｄ２＋Ｉｒｅｆ）（１） Since the constant current Iref from the transistor M3 also flows into the detection resistor R1 in addition to the drain current Id2 of the detection transistor M2, the voltage VR1 generated in the detection resistor R1 can be expressed by the following equation.
VR1 = R1 × (Id2 + Iref) (1)

定電流Ｉｒｅｆが流れている際のトランジスタＭ３のゲート・ソース間電圧をＶｇｓ３とすると、トランジスタＭ４のゲート・ソース間電圧Ｖｇｓ４は以下の式となる。
Ｖｇｓ４＝Ｖｇｓ３＋ＶＲ１（２） Assuming that the gate-source voltage of the transistor M3 when the constant current Iref is flowing is Vgs3, the gate-source voltage Vgs4 of the transistor M4 has the following equation.
Vgs4 = Vgs3 + VR1 (2)

トランジスタＭ３のドレイン・ソース間電圧Ｖｄｓ３は、そのトランジスタＭ３の「閾値電圧＋飽和ドレイン電圧」である。トランジスタＭ３、Ｍ４のドレインがトランジスタＭ５のゲート・ソースを介して接続されていることから、トランジスタＭ４のドレイン電圧はトランジスタＭ３のドレイン電圧にほぼ等しい。また、トランジスタＭ３、Ｍ４のドレイン電流に関しては、チャネル長変調効果の影響はとても小さいと判断できる。 The drain-source voltage Vds3 of the transistor M3 is the “threshold voltage + saturated drain voltage” of the transistor M3. Since the drains of the transistors M3 and M4 are connected via the gate source of the transistor M5, the drain voltage of the transistor M4 is substantially equal to the drain voltage of the transistor M3. Further, it can be judged that the influence of the channel length modulation effect on the drain currents of the transistors M3 and M4 is very small.

よって、チャネル長変調効果を省いて、トランジスタＭ３のドレイン電流をＩｄ３（＝Ｉｒｅｆ）、トランジスタＭ４のドレイン電流をＩｄ４、トランジスタＭ３、Ｍ４の閾値電圧をＶｔｎとすると、ドレイン電流Ｉｄ３、Ｉｄ４は、それぞれ以下のようになる。
Ｉｄ３＝（βｎ／２）×（Ｖｇｓ３−Ｖｔｎ）^２（３）
Ｉｄ４＝（βｎ／２）×（Ｖｇｓ４−Ｖｔｎ）^２（４） Therefore, if the channel length modulation effect is omitted and the drain current of the transistor M3 is Id3 (= Iref), the drain current of the transistor M4 is Id4, and the threshold voltage of the transistors M3 and M4 is Vtn, the drain currents Id3 and Id4 are respectively. It becomes as follows.
Id3 = (βn / 2) × (Vgs3-Vtn) ² (3)
Id4 = (βn / 2) × (Vgs4-Vtn) ² (4)

トランジスタＭ３の飽和ドレイン電圧をＶｅｆ３とすると、ゲートとドレインが共通接続されたトランジスタＭ３はＶｄｓ３＝Ｖｇｓ３であるので、
Ｖｅｆ３＝Ｖｇｓ３−Ｖｔｎ（５）
となり、この飽和ドレイン電圧Ｖｅｆ３を用いて表すと、式（３）、（４）は以下のようになる。
Ｉｄ３＝（βｎ／２）×（Ｖｅｆ３）^２（６）
Ｉｄ４＝（βｎ／２）×（Ｖｇｓ３＋ＶＲ１−Ｖｔｎ）^２
＝（βｎ／２）×（Ｖｅｆ３＋ＶＲ１）^２（７） Assuming that the saturated drain voltage of the transistor M3 is Vef3, the transistor M3 in which the gate and the drain are commonly connected is Vds3 = Vgs3.
Vef3 = Vgs3-Vtn (5)
Therefore, when expressed using this saturated drain voltage Vef3, the equations (3) and (4) are as follows.
Id3 = (βn / 2) × (Vef3) ² (6)
Id4 = (βn / 2) × (Vgs3 + VR1-Vtn) ²
= (Βn / 2) × (Vef3 + VR1) ² (7)

トランジスタＭ３のドレイン電流Ｉｄ３とトランジスタＭ４のドレイン電流Ｉｄ４の差分電流ΔＩｄは以下のように表せる。
ΔＩｄ＝Ｉｄ４−Ｉｄ３
＝（βｎ／２）×ＶＲ１×（ＶＲ１＋２×Ｖｅｆ３）（８）
式（８）は電圧ＶＲ１の２次関数であるが、ＶＲ１よりも「２×Ｖｅｆ３」がある程度大きければ、「（βｎ／２）×（ＶＲ１＋２×Ｖｅｆ３）」を係数としたＶＲ１の１次関数とみなすことができる。 The difference current ΔId between the drain current Id3 of the transistor M3 and the drain current Id4 of the transistor M4 can be expressed as follows.
ΔId = Id4-Id3
= (Βn / 2) × VR1 × (VR1 + 2 × Vef3) (8)
Equation (8) is a quadratic function of voltage VR1, but if "2 x Vef3" is larger than VR1 to some extent, a linear function of VR1 with "(βn / 2) x (VR1 + 2 x Vef3)" as a coefficient. Can be regarded as.

このためには、前述したとおり、トランジスタＭ３、Ｍ４にその飽和ドレイン電圧Ｖｅｆ３が大きくなるように、利得係数βｎが高過ぎないＮＭＯＳトランジスタを選択する必要がある。例えばトランジスタＭ３、Ｍ４の利得係数がβｎ＝５００μＡ／Ｖ^２、閾値電圧がＶｔｎ＝０．７Ｖであり、定電流がＩｒｅｆ＝１０μＡであって、電圧ＶＲ１が０〜６０ｍＶ変動した場合について試算すると、線形近似からの誤差はおよそ±３％に収まり、ΔＩｄとＶＲ１の関係を線形とみなすことができる。もちろん、ＶＲ１の２次式として差分電流ΔＩｄを算出してもよい。 For this purpose, as described above, it is necessary to select an NMOS transistor whose gain coefficient βn is not too high so that the saturated drain voltage Vef3 of the transistors M3 and M4 becomes large. For example, if the gain coefficients of the transistors M3 and M4 are βn = 500 μA / V ² , the threshold voltage is Vtn = 0.7 V, the constant current is Iref = 10 μA, and the voltage VR1 fluctuates from 0 to 60 mV, a trial calculation is performed. The error from the linear approximation is within approximately ± 3%, and the relationship between ΔId and VR1 can be regarded as linear. Of course, the difference current ΔId may be calculated as a quadratic equation of VR1.

トランジスタＭ４のドレイン電流Ｉｄ４は、トランジスタＭ５を経由してトランジスタＭ１０とＭ１１から供給される。このうちの定電流ＩｒｅｆがトランジスタＭ１０から供給され、差分電流ΔＩｄがトランジスタＭ１１から供給されることが理想である。しかし、トランジスタＭ９、Ｍ１０のカレントミラー比（理想は１：１）のずれが大きいと、正確な差分の差分電流ΔＩｄがトランジスタＭ１１から供給されない事になり、検出電流Ｉｏｕｔに誤差が生じてしまう。 The drain current Id4 of the transistor M4 is supplied from the transistors M10 and M11 via the transistor M5. Ideally, the constant current Iref is supplied from the transistor M10, and the differential current ΔId is supplied from the transistor M11. However, if the deviation of the current mirror ratio (ideally 1: 1) of the transistors M9 and M10 is large, the difference current ΔId of an accurate difference will not be supplied from the transistor M11, and an error will occur in the detected current Iout.

このことについて、本実施例では、トランジスタＭ８、Ｍ９にトランジスタＭ７、Ｍ９をカスコード接続していることから、トランジスタＭ９のソース・ドレイン間電圧Ｖｓｄ９が、トランジスタＭ８のソース・ドレイン間電圧Ｖｓｄ８にほぼ等しくなる（Ｖｓｄ９≒Ｖｓｄ８）。一方、トランジスタＭ１０のソース・ドレイン間電圧Ｖｓｄ１０は、トランジスタＭ１１のソース・ドレイン間電圧Ｖｓｄ１１に等しく（Ｖｓｄ１０≒Ｖｓｄ１１）なる。トランジスタＭ８、Ｍ１１はドレイン電流の値が異なるために飽和ドレイン電圧値に違いはあるが、どちらもソース・ドレイン間電圧が「閾値電圧＋飽和ドレイン電圧」となるため、トランジスタＭ９、Ｍ１０の動作点は同様となるので、トランジスタＭ９、Ｍ１０のカレントミラー比のずれは低く抑えられる。 Regarding this, in this embodiment, since the transistors M7 and M9 are cascode-connected to the transistors M8 and M9, the source-drain voltage Vsd9 of the transistor M9 is substantially equal to the source-drain voltage Vsd8 of the transistor M8. (Vsd9≈Vsd8). On the other hand, the source-drain voltage Vsd10 of the transistor M10 is equal to the source-drain voltage Vsd11 of the transistor M11 (Vsd10≈Vsd11). Transistors M8 and M11 have different saturated drain voltage values because the drain current values are different, but since the source-drain voltage is "threshold voltage + saturated drain voltage" in both cases, the operating points of the transistors M9 and M10. Is the same, so that the deviation of the current mirror ratio of the transistors M9 and M10 can be suppressed to a low value.

例えば、出力トランジスタＭ１のドレイン電流Ｉｄ１＝０のときは、トランジスタＭ３、Ｍ４のドレイン電流Ｉｄ３、Ｉｄ４は同じ１０μＡとなるので、
Ｖｄｓ３＝Ｖｇｓ３＝Ｖｇｓ４＝（２×Ｉｒｅｆ／βｎ）^1/2＋Ｖｔｎ
＝９００ｍＶ（９）
である。ＶＲ１＝２０ｍＶのときのトランジスタＭ４のゲート・ソース間電圧Ｖｇｓ４は、電圧Ｖｄｓ３よりも２０ｍＶだけ増大するので、
Ｖｇｓ４＝９００ｍＶ＋２０ｍＶ＝９２０ｍＶ（１０）
となる。この電圧Ｖｇｓ４を式（４）に当てはめると、Ｉｄ４＝１２．１μＡとなる。この電流Ｉｄ４がトランジスタＭ１０、Ｍ１１から供給されることになる。 For example, when the drain current Id1 of the output transistor M1 is 0, the drain currents Id3 and Id4 of the transistors M3 and M4 are the same 10 μA.
Vds3 = Vgs3 = Vgs4 = (2 x Iref / βn) ^1/2 + Vtn
= 900 mV (9)
Is. Since the gate-source voltage Vgs4 of the transistor M4 when VR1 = 20 mV is higher than the voltage Vds3 by 20 mV,
Vgs4 = 900mV + 20mV = 920mV (10)
Will be. When this voltage Vgs4 is applied to the equation (4), Id4 = 12.1 μA. This current Id4 will be supplied from the transistors M10 and M11.

トランジスタＭ９に定電流Ｉｒｅｆ＝１０μＡが流れる場合にチャネル長変調係数λ（０．０５Ｖ^-1）の影響を考慮すると、ドレイン・ソース間電圧がトランジスタＭ９より少し小さいトランジスタＭ１０のドレイン電流Ｉｄ１０は、１０μＡよりもわずかに少ないと考えられるが、説明を容易にするためにそのドレイン電流Ｉｄ１０も１０μＡであるとし、残りの２．１μＡがトランジスタＭ１１のドレイン電流Ｉｄ１１として流れるとすると、トランジスタＭ１１のドレイン・ソース間電圧Ｖｄｓ１１（＝Ｖｓｇ１１）は、
Ｖｄｓ１１＝Ｖｇｓ１１＝（２×Ｉｄ１１／βｐ）^1/2＋Ｖｔｐ
＝−７９２ｍＶ（１１）
となる。Ｖｔｐ＝−０．７Ｖ、βｐ＝５００μＡ／Ｖ^２である。 Considering the influence of the channel length modulation coefficient λ (0.05V ^-1 ) when the constant current Iref = 10μA flows through the transistor M9, the drain current Id10 of the transistor M10 whose drain-source voltage is slightly smaller than that of the transistor M9 is 10μA. The drain current Id10 of the transistor M11 is also 10 μA, and the remaining 2.1 μA flows as the drain current Id11 of the transistor M11, although it is considered to be slightly less than that of the transistor M11. The inter-voltage Vds11 (= Vsg11) is
Vds11 = Vgs11 = (2 × Id11 / βp) ^1/2 + Vtp
= -792 mV (11)
Will be. Vtp = −0.7V, βp = 500μA / V ² .

トランジスタＭ６、Ｍ７、Ｍ８、Ｍ９はカスコード形式の電流源を構成しており、このように構成することでトランジスタＭ９のドレイン・ソース間電圧Ｖｓｄ９はトランジスタＭ８のドレイン・ソース間電圧Ｖｄｓ８とほぼ等しくなる。つまりトランジスタＭ９もドレインとゲートを短絡させていないもののドレイン・ソース間電圧Ｖｄｓ９とゲート・ソース間電圧Ｖｇｓ９が等しくなる。トランジスタＭ９のドレイン電流Ｉｄ９を求める式はλを考慮して以下のようになる（Ｖｇｓ９とＶｄｓ９はソース基準で負として記述してるので、λの前は“−“になっている）。λ＝０．０５Ｖ^-1である。
Ｉｄ９＝（βｐ／２）×（Ｖｇｓ９−Ｖｔｐ）²×（１−λ×Ｖｄｓ９）
＝１０μＡ（１２） The transistors M6, M7, M8, and M9 form a cascode type current source, and by configuring in this way, the drain-source voltage Vsd9 of the transistor M9 becomes substantially equal to the drain-source voltage Vds8 of the transistor M8. .. That is, although the transistor M9 does not short-circuit the drain and the gate, the drain-source voltage Vds9 and the gate-source voltage Vgs9 are equal. The formula for obtaining the drain current Id9 of the transistor M9 is as follows in consideration of λ (since Vgs9 and Vds9 are described as negative in the source reference, the value before λ is “-”). λ = 0.05V ^-1 .
Id9 = (βp / 2) × (Vgs9-Vtp) ² × (1-λ × Vds9)
= 10 μA (12)

この式（１２）はＶｇｓ９についての３次方程式であり、その解を求めることでＩｄ９＝１０μＡ時のＶｇｓ９（＝Ｖｄｓ９）を求めることができるが、３次方程式を手計算で求めるのは容易でないので、表計算ソフトにより近似値を求めると、Ｖｇｓ９≒−８９６ｍＶとなる。これを用いるとＩｄ９≒１０．０３４μＡとなる。 This equation (12) is a cubic equation for Vgs9, and Vgs9 (= Vds9) at Id9 = 10 μA can be obtained by finding the solution, but it is not easy to find the cubic equation by hand. Therefore, when the approximate value is obtained by spreadsheet software, Vgs9≈−896 mV is obtained. When this is used, Id9 ≈ 10.034 μA.

トランジスタＭ１０のゲート・ソース間電圧Ｖｇｓ１０はトランジスタＭ９のゲート・ソース間電圧Ｖｇｓ９に等しく、またドレイン・ソース間電圧Ｖｄｓ１０はトランジスタＭ１１のドレイン・ソース間電圧兼ゲート・ソース間電圧（Ｖｄｓ１１＝Ｖｇｓ１１）に等しいので、これらの値を代入してトランジスタＭ１０のドレイン電流Ｉｄ１０を求めると、
Ｉｄ１０＝（βｐ／２）×（Ｖｇｓ１０−Ｖｔｐ）²×（１−λ×Ｖｄｓ１０）
＝９．９８３μＡ（１３）
となる。 The gate-source voltage Vgs10 of the transistor M10 is equal to the gate-source voltage Vgs9 of the transistor M9, and the drain-source voltage Vds10 is the drain-source voltage and gate-source voltage (Vds11 = Vgs11) of the transistor M11. Since they are equal, when these values are substituted to obtain the drain current Id10 of the transistor M10,
Id10 = (βp / 2) × (Vgs10-Vtp) ² × (1-λ × Vds10)
= 9.983 μA (13)
Will be.

以上のことからトランジスタＭ９とＭ１０のドレイン電流の比を求めると、
Ｉｄ１０／Ｉｄ９＝９．９８３/１０．０３４≒０．９９４９（１４）
となり、トランジスタＭ１０の電流Ｉｄ１０はトランジスタＭ９の電流Ｉｄ９より約０．５１％少ないと算出される。このように値が０．５％を超えていることと、計算途中で近似していることから、上記したトランジスタＭ９、Ｍ１０のカレントミラー比のずれは約０．６％と見積もることができる。この値は誤差として許容できる十分に小さい値であるということができる。 From the above, the ratio of the drain currents of the transistors M9 and M10 can be calculated.
Id10 / Id9 = 9.983 / 10.034 ≒ 0.9949 (14)
Therefore, the current Id10 of the transistor M10 is calculated to be about 0.51% less than the current Id9 of the transistor M9. Since the values exceed 0.5% and are approximated during the calculation, the deviation of the current mirror ratios of the transistors M9 and M10 can be estimated to be about 0.6%. It can be said that this value is a sufficiently small value that can be tolerated as an error.

以上から、トランジスタＭ１１には、トランジスタＭ４のドレイン電流Ｉｄ４から定電流Ｉｒｅｆを差し引いた誤差の少ない差分電流ΔＩｄが流れ、トランジスタＭ１１とカレントミラー接続されたトランジスタＭ１２を介して電流出力端子９から、検出電流Ｉｏｕｔとして出力される。 From the above, a differential current ΔId with a small error, which is obtained by subtracting the constant current Iref from the drain current Id4 of the transistor M4, flows through the transistor M11, and is detected from the current output terminal 9 via the transistor M12 connected to the transistor M11 and the current mirror. It is output as the current Iout.

以上の説明は、負荷４に定常状態の電流（≦１．５Ａ）が流れる場合だけではなく、負荷４の抵抗が小さく過負荷状態で定常時より大きな電流の流れる状態でも成り立つものであり、検出抵抗Ｒ１に６０ｍＶの電圧が生じるように設定した過電流リミット（３Ａ）未満の動作についてのものである。 The above description holds not only when a steady-state current (≦ 1.5A) flows through the load 4, but also when the load 4 has a small resistance and an overload state causes a larger current than the steady-state current flows. This is for an operation of less than the overcurrent limit (3A) set so that a voltage of 60 mV is generated in the resistor R1.

次に電圧出力端子２がＧＮＤに短絡した場合について説明する。このときは、第２電源端子８と電圧出力端子２の間に、電源電圧Ｖｄｄ１を越える電圧Ｖｄｄ２が印加されることになる。このときも通常の負荷駆動時と同様に、トランジスタＭ３、Ｍ４、Ｍ９、Ｍ１０、Ｍ１１のドレイン・ソース間電圧が、ほぼ「閾値電圧＋飽和ドレイン電圧」で動作することに変わりなく、それ以外の電圧はトランジスタＭ５、Ｍ７のドレイン・ソース間に印加され、通常の負荷駆動時と同様に動作する。 Next, a case where the voltage output terminal 2 is short-circuited to GND will be described. At this time, a voltage Vdd2 exceeding the power supply voltage Vdd1 is applied between the second power supply terminal 8 and the voltage output terminal 2. At this time as well, as in the case of normal load drive, the drain-source voltage of the transistors M3, M4, M9, M10, and M11 remains almost the same as "threshold voltage + saturated drain voltage", and other than that. The voltage is applied between the drain and source of the transistors M5 and M7, and operates in the same manner as during normal load drive.

通常、負荷駆動制御回路６には短絡時に両トランジスタＭ１、Ｍ２をＯＦＦさせる保護回路（図示せず）が設けられているが、この保護回路へ電流出力端子９からの検出電流Ｉｏｕｔが過電流リミットを越えたことを知らせるのが本発明の負荷電流検出回路の役割である。つまり、過電流リミットに達して直ちに両トランジスタＭ１、Ｍ２がＯＦＦするわけでなく、実際にＯＦＦするまでに遅延を生じる。出力トランジスタＭ１にはその短絡期間中に過電流リミット（＝３Ａ）を越えた負荷電流が流れ続けるが、このような状況では負荷電流検出回路が正常に動作しないと、誤った信号が出力され保護回路が機能しない。 Normally, the load drive control circuit 6 is provided with a protection circuit (not shown) that turns off both transistors M1 and M2 at the time of a short circuit, but the detection current Iout from the current output terminal 9 is an overcurrent limit to this protection circuit. It is the role of the load current detection circuit of the present invention to notify that the value has been exceeded. That is, both transistors M1 and M2 do not turn off immediately after reaching the overcurrent limit, and a delay occurs before they actually turn off. A load current that exceeds the overcurrent limit (= 3A) continues to flow through the output transistor M1 during the short-circuit period, but in such a situation, if the load current detection circuit does not operate normally, an erroneous signal is output and protection is provided. The circuit does not work.

図１の負荷電流検回路において、電圧出力端子２に仮に過電流リミット（＝３Ａ）の３倍の電流（＝９Ａ）が流れたとすると、２０Ωの検出抵抗Ｒ１には９ｍＡが流れるので、その電圧ＶＲ１＝１８０ｍＶ（＝２０×０．００９）となる。トランジスタＭ４は１０μＡの定電流Ｉｒｅｆが流れるときのソース・ゲート間電圧Ｖｇｓ４は式（９）に示したように９００ｍＶであるので、検出抵抗Ｒ１に１８０ｍＶの電圧ＶＲ１が発生すると、
Ｖｇｓ４＝９００ｍＶ＋１８０ｍＶ＝１０８０ｍＶ（１５）
に上昇して、トランジスタＭ４のドレイン電流Ｉｄ４は、
Ｉｄ４＝（βｐ／２）×（Ｖｇｓ４−Ｖｔｎ）^２＝３６μＡ（１６）
となる。 In the load current inspection circuit of FIG. 1, if a current (= 9A) that is three times the overcurrent limit (= 3A) flows through the voltage output terminal 2, 9mA flows through the detection resistor R1 of 20Ω, so that voltage. VR1 = 180 mV (= 20 × 0.009). Since the source-gate voltage Vgs4 of the transistor M4 when a constant current Iref of 10 μA flows is 900 mV as shown in the equation (9), when a voltage VR1 of 180 mV is generated in the detection resistor R1,
Vgs4 = 900mV + 180mV = 1080mV (15)
The drain current Id4 of the transistor M4 rises to
Id4 = (βp / 2) × (Vgs4-Vtn) ² = 36 μA (16)
Will be.

トランジスタＭ５は、ゲート・ソース間電圧Ｖｇｓ５が０Ｖのときにドレイン電流Ｉｄ５＝１０μＡが流れるように設定されており、その閾値電圧をＶｔｎ＝−０．４Ｖとするとβｎは１２５μＡ／Ｖ^２となるので、これからトランジスタＭ５にドレイン電流Ｉｄ５＝３６μＡが流れた場合のゲート・ソース間電圧Ｖｇｓ５を計算すると、
Ｖｇｓ５＝（２×Ｉｄ５／βｎ）^1/2＋Ｖｔｎ≒３６０ｍＶ（１７）
となる。 The transistor M5 is set so that the drain current Id5 = 10 μA flows when the gate-source voltage Vgs5 is 0 V, and when the threshold voltage is Vtn = −0.4 V, βn becomes 125 μA / V ² . From now on, when the gate-source voltage Vgs5 when the drain current Id5 = 36 μA flows through the transistor M5 is calculated,
Vgs5 = (2 × Id5 / βn) ^1/2 + Vtn ≒ 360 mV (17)
Will be.

以上から、トランジスタＭ４のドレイン・ソース間電圧Ｖｄｓ４は、
Ｖｄｓ４＝Ｖｇｓ４−Ｖｇｓ５
＝１０８０ｍＶ−３６０ｍＶ＝７２０ｍＶ（１８）
となる。 From the above, the drain-source voltage Vds4 of the transistor M4 is
Vds4 = Vgs4-Vgs5
= 1080 mV-360 mV = 720 mV (18)
Will be.

このように、トランジスタＭ４はドレイン電流がＩｄ４＝３６μＡだけながれるときの飽和ドレイン電圧が３８０ｍＶであるので、電圧出力端子２に過電流リミットの設定値（＝９Ａ）より大きな負荷電流が流れても、トランジスタＭ４は飽和領域で動作し本発明の負荷電流検出回路は正常に機能する。 As described above, since the saturated drain voltage of the transistor M4 is 380 mV when the drain current is only Id4 = 36 μA, even if a load current larger than the set value (= 9 A) of the overcurrent limit flows through the voltage output terminal 2, The transistor M4 operates in the saturation region, and the load current detection circuit of the present invention functions normally.

なお、出力トランジスタＭ１がＯＦＦ状態のとき既に短絡していて、その後に出力トランジスタＭ１をＯＮさせた場合は、電圧出力端子２はＧＮＤ電圧のまま短絡状態となる。また、定常状態で負荷駆動していた途中で短絡した場合は、電圧出力端子２の電圧は急激に低下し、アンダーシュートして過渡的には負電圧となる。 If the output transistor M1 is already short-circuited when it is in the OFF state and then the output transistor M1 is turned on, the voltage output terminal 2 is short-circuited with the GND voltage. Further, if a short circuit occurs during the load drive in the steady state, the voltage of the voltage output terminal 2 drops sharply, undershoots, and becomes a negative voltage transiently.

しかし、電圧出力端子２が負電圧になっても、上記の短絡時の動作説明に何ら矛盾が生じるものでなく、第２電源端子８と電圧出力端子２の間の電圧が増加し、その分トランジスタＭ５、Ｍ７のドレイン・ソース間電圧が増えるのみであり、電圧出力端子２が負電圧になっても本発明の負荷電流検出回路は正常に動作する。 However, even if the voltage output terminal 2 becomes a negative voltage, there is no inconsistency in the above description of the operation at the time of short circuit, and the voltage between the second power supply terminal 8 and the voltage output terminal 2 increases by that amount. The voltage between the drain and the source of the transistors M5 and M7 only increases, and the load current detection circuit of the present invention operates normally even if the voltage output terminal 2 becomes a negative voltage.

次に出力トランジスタＭ１がＯＦＦ状態のときは、両トランジスタＭ１、Ｍ２のゲート電圧は“Ｌ”で、両トランジスタＭ１、Ｍ２は共にＯＦＦしており、負荷４に電流は流れず、電圧出力端子２の電圧はほぼＧＮＤ電圧に等しい。この際、本発明の負荷電流検出回路の状態は第２電源端子８の接続状況により異なる。 Next, when the output transistor M1 is in the OFF state, the gate voltage of both transistors M1 and M2 is "L", both transistors M1 and M2 are OFF, no current flows through the load 4, and the voltage output terminal 2 Voltage is approximately equal to the GND voltage. At this time, the state of the load current detection circuit of the present invention differs depending on the connection state of the second power supply terminal 8.

前述したとおり、第２電源端子８には両トランジスタＭ１、Ｍ２のゲート制御用の電源となるチャージポンプ回路５の出力を利用することになるが、チャージポンプ回路５の出力と第２電源端子８の間に両トランジスタＭ１、Ｍ２のＯＮ／ＯＦＦに同期したスイッチが設けられていて、ＯＦＦ状態で第２電源端子８が高インピーダンスになるのであれば、本発明の負荷電流検出回路のトランジスタはすべてＯＦＦしており動作を停止する。 As described above, the output of the charge pump circuit 5 which is the power source for the gate control of both transistors M1 and M2 is used for the second power supply terminal 8, but the output of the charge pump circuit 5 and the second power supply terminal 8 are used. If a switch synchronized with ON / OFF of both transistors M1 and M2 is provided between the two transistors and the second power supply terminal 8 has a high impedance in the OFF state, all the transistors of the load current detection circuit of the present invention are used. It is turned off and the operation is stopped.

一方、チャージポンプ回路５の出力と第２電源端子８の間にスイッチがない場合は、チャージポンプ回路５を両トランジスタＭ１、Ｍ２のＯＦＦに同期させてＯＦＦさせないのであれば、第２電源端子８の電圧は負荷駆動時と同じになっており、またチャージポンプ回路５をＯＦＦさせた場合でも、第２電源端子８の電圧はチャージポンプ回路５を介して第１電源端子１よりダイオードの順方向電圧２個分の電圧にクランプされるときは、いずれの場合も第２電源端子８は本発明の負荷電流検出回路に電流を供給可能であり、この場合はさらに外部電流端子７に定電流Ｉｒｅｆが供給されているか否かによって異なる。 On the other hand, if there is no switch between the output of the charge pump circuit 5 and the second power supply terminal 8, the second power supply terminal 8 is provided if the charge pump circuit 5 is not turned off in synchronization with the OFF of both transistors M1 and M2. The voltage of is the same as that at the time of load driving, and even when the charge pump circuit 5 is turned off, the voltage of the second power supply terminal 8 is in the forward direction of the diode from the first power supply terminal 1 via the charge pump circuit 5. When clamped to the voltage of two voltages, the second power supply terminal 8 can supply a current to the load current detection circuit of the present invention in any case, and in this case, a constant current diode is further supplied to the external current terminal 7. Depends on whether or not is supplied.

両トランジスタＭ１、Ｍ２のＯＮ／ＯＦＦに同期して外部から供給される定電流ＩｒｅｆもＯＮ／ＯＦＦするようになっている場合は、外部電流端子７に電流Ｉｒｅｆは流れず、トランジスタＭ３、Ｍ４のゲート電圧はＧＮＤ電圧に近い値になっており、本発明の負荷電流検出回路に電流は流れず動作を停止する。 When the constant current Iref supplied from the outside is also turned ON / OFF in synchronization with the ON / OFF of both transistors M1 and M2, the current Iref does not flow to the external current terminal 7 and the transistors M3 and M4 The gate voltage has a value close to the GND voltage, and no current flows through the load current detection circuit of the present invention to stop the operation.

しかし、ＯＦＦ時にも外部電流端子７から定電流Ｉｒｅｆが供給されている場合は、トランジスタＭ３〜Ｍ１０に電流が流れ本発明の負荷電流検出回路は負荷駆動時と同様に動作している。ただし、検出トランジスタＭ２のドレイン電流Ｉｄ２は０Ａなので、トランジスタＭ３、Ｍ４には定電流Ｉｒｅｆがそれぞれ１０μＡだけ流れる。よって、トランジスタＭ１１に電流は流れないので、トランジスタＭ１２から電流は出力されない。また、トランジスタＭ３、Ｍ４を流れた合計電流２０μＡは電圧出力端子２を経由して負荷４に流れるが、負荷駆動時に流れる電流と比較して非常に少ない電流であり、負荷駆動への影響はない。例えば負荷４の抵抗値が１０Ωであるとしても、その負荷４に発生する電圧は０．２ｍＶであり、出力トランジスタＭ１のＯＦＦ時に電圧出力端子２がＧＮＤ電圧であると見做すことに問題はない。 However, when the constant current Iref is supplied from the external current terminal 7 even when the device is turned off, a current flows through the transistors M3 to M10, and the load current detection circuit of the present invention operates in the same manner as when the load is driven. However, since the drain current Id2 of the detection transistor M2 is 0A, a constant current Iref of 10 μA flows through the transistors M3 and M4, respectively. Therefore, since no current flows through the transistor M11, no current is output from the transistor M12. Further, the total current of 20 μA flowing through the transistors M3 and M4 flows to the load 4 via the voltage output terminal 2, but it is a very small current as compared with the current flowing during the load drive, and has no effect on the load drive. .. For example, even if the resistance value of the load 4 is 10Ω, the voltage generated in the load 4 is 0.2 mV, and there is a problem in assuming that the voltage output terminal 2 is the GND voltage when the output transistor M1 is turned off. Absent.

＜第２実施例＞
図２は本発明の第２実施例を示したものである。第２実施例は、図１で説明した第１実施例において、トランジスタＭ１２の出力側をカスコード構成にしたものである。トランジスタＭ１２のドレインにＰＭＯＳトランジスタＭ１３を追加接続して、そのトランジスタＭ１３のゲートを外部電流端子７に接続し、ドレインを電流出力端子９に接続している。第１実施例では電流出力端子９が接続される先の回路構成と第２電源端子８の電圧により、トランジスタＭ１２のソース・ドレイン間電圧が変わりチャネル長変調効果でトランジスタＭ１１、Ｍ１２のカレントミラー比が変動することがあるが、トランジスタＭ１３を追加してカスコード接続にすることで、トランジスタＭ１２のソース・ドレイン間電圧は一定となり、カレントミラー比の変動を低減できる。 <Second Example>
FIG. 2 shows a second embodiment of the present invention. In the second embodiment, in the first embodiment described with reference to FIG. 1, the output side of the transistor M12 has a cascode configuration. A NMOS transistor M13 is additionally connected to the drain of the transistor M12, the gate of the transistor M13 is connected to the external current terminal 7, and the drain is connected to the current output terminal 9. In the first embodiment, the source-drain voltage of the transistor M12 changes depending on the circuit configuration to which the current output terminal 9 is connected and the voltage of the second power supply terminal 8, and the current mirror ratio of the transistors M11 and M12 is affected by the channel length modulation effect. However, by adding the transistor M13 to make a cascode connection, the voltage between the source and drain of the transistor M12 becomes constant, and the fluctuation of the current mirror ratio can be reduced.

なお、この第２実施例は、第１の実施例とはトランジスタＭ１３のみの相違であり、負荷電流検出に係る構成や動作は前述の第１実施例と同じであるため、説明は省略する。 Note that this second embodiment is different from the first embodiment only in the transistor M13, and the configuration and operation related to the load current detection are the same as those in the first embodiment, and thus the description thereof will be omitted.

＜第３実施例＞
図３に本発明の第３実施例の負荷電流検出回路を示す。本実施例は、図１におけるノードＮ２にデプレッション型のＮＭＯＳトランジスタＭ１４のソースとゲートを接続し、ドレインをノードＮ５に接続して、そのトランジスタＭ１４を定電流Ｉｒｅｆを生成する電流源として働かすものである。ＰＭＯＳトランジスタＭ１５はトランジスタＭ１４で生成される定電流ＩｒｅｆをトランジスタＭ１０にミラーするトランジスタであり、ゲートとドレインがノードＮ５に接続され、ソースが第２電源端子８に接続されている。トランジスタＭ１０はゲートがノードＮ５に接続されている。その他は、図１で説明した第１実施例の負荷電流検出回路の構成と同じである。トランジスタＭ１４は請求項記載の第１電流源回路を構成し、トランジスタＭ１５、Ｍ１０は請求項記載の第２電流源回路を構成し、トランジスタＭ１１は請求項記載の第３電流源回路を構成している。 <Third Example>
FIG. 3 shows a load current detection circuit according to a third embodiment of the present invention. In this embodiment, the source and gate of the depletion type NMOS transistor M14 are connected to the node N2 in FIG. 1, the drain is connected to the node N5, and the transistor M14 works as a current source for generating a constant current Iref. is there. The NMOS transistor M15 is a transistor that mirrors the constant current Iref generated by the transistor M14 to the transistor M10, and the gate and drain are connected to the node N5, and the source is connected to the second power supply terminal 8. The gate of the transistor M10 is connected to the node N5. Others are the same as the configuration of the load current detection circuit of the first embodiment described with reference to FIG. The transistor M14 constitutes the first current source circuit according to the claim, the transistors M15 and M10 form the second current source circuit according to the claim, and the transistor M11 constitutes the third current source circuit according to the claim. There is.

トランジスタＭ１４による定電流Ｉｒｅｆの値は小さいほど消費電流を減らせる利点があるが、検出抵抗Ｒ１の電圧ＶＲ１の変化による電流の増減に対して著しく小さいと、検出電流Ｉｏｕｔと検出抵抗Ｒ１による差分電流ΔＩｄとの比例関係の線形性が損なわれることになる。そこで、過電流リミット時に流れる差分電流ΔＩｄの増分程度に設定し、この例でも１０μＡ程度が適当である。 The smaller the value of the constant current Iref by the transistor M14, the more the current consumption can be reduced. The linearity of the proportional relationship with ΔId will be impaired. Therefore, it is set to an increment of the differential current ΔId that flows at the time of overcurrent limit, and about 10 μA is appropriate also in this example.

また、デプレッション型の両トランジスタＭ５、Ｍ１４には、短絡時や負荷駆動していないＯＦＦ時に、負荷駆動制御回路６の電源電圧相当の電圧がそれぞれのドレイン・ソース間に印加される。そこで、両トランジスタＭ５、Ｍ１４には、電源電圧Ｖｄｄ２より十分に高い耐圧のトランジスタを用いる。 Further, a voltage corresponding to the power supply voltage of the load drive control circuit 6 is applied between the drains and sources of both the depletion type transistors M5 and M14 when a short circuit occurs or when the load is not driven and the transistor is turned off. Therefore, for both transistors M5 and M14, transistors having a withstand voltage sufficiently higher than the power supply voltage Vdd2 are used.

トランジスタＭ４のドレイン電流Ｉｄ４は、トランジスタＭ５を経由してトランジスタＭ１０、Ｍ１１から供給され、このうち定電流Ｉｒｅｆの分の電流がトランジスタＭ１０から供給され、差分電流ΔＩｄに相当する電流がトランジスタＭ１１から供給されることが理想である。しかし、トランジスタＭ１５、Ｍ１０のカレントミラー比のずれが大きいと、その差分がトランジスタＭ１１から供給されることになり、検出電流Ｉｏｕｔに誤差が生じてしまう。しかし、トランジスタＭ１５、Ｍ１０は飽和ドレイン電圧値に違いはあるものの、どちらもソース・ドレイン間電圧が「閾値電圧＋飽和ドレイン電圧」となるためカレントミラー比のずれは低く抑えられる。 The drain current Id4 of the transistor M4 is supplied from the transistors M10 and M11 via the transistor M5, of which the current corresponding to the constant current Iref is supplied from the transistor M10, and the current corresponding to the differential current ΔId is supplied from the transistor M11. Ideally to be done. However, if the deviation between the current mirror ratios of the transistors M15 and M10 is large, the difference will be supplied from the transistor M11, and an error will occur in the detection current Iout. However, although the transistors M15 and M10 have different saturated drain voltage values, the deviation between the current mirror ratio can be suppressed to a low value because the source-drain voltage is “threshold voltage + saturated drain voltage” in both cases.

本実施例の負荷電流検出回路の通常動作、電圧出力端子２がＧＮＤに短絡した場合の動作、短絡している状態で動作開始したときの動作、ＯＦＦ時の状態などについては、図１で説明した第１実施例の負荷電流検出回路の場合と同じであるので、詳しい説明は省略する。 The normal operation of the load current detection circuit of this embodiment, the operation when the voltage output terminal 2 is short-circuited to GND, the operation when the operation is started in the short-circuited state, the state when the operation is OFF, and the like are described with reference to FIG. Since it is the same as the case of the load current detection circuit of the first embodiment described above, detailed description thereof will be omitted.

＜第４実施例＞
図４は本発明の第４実施例の負荷電流検出回路を示したものである。第４実施例の負荷電流検出回路は、図３で説明した第３実施例の負荷電流検出回路において、トランジスタＭ１２の出力側をカスコード構成にしたものである。ここでは、トランジスタＭ１２のドレインにＰＭＯＳトランジスタＭ１３のソースを追加接続し、そのトランジスタＭ１３のゲートをノードＮ５に接続し、ドレインを電流出力端子９に接続したものである。 <Fourth Example>
FIG. 4 shows a load current detection circuit according to a fourth embodiment of the present invention. The load current detection circuit of the fourth embodiment is the load current detection circuit of the third embodiment described with reference to FIG. 3, in which the output side of the transistor M12 has a cascode configuration. Here, the source of the NMOS transistor M13 is additionally connected to the drain of the transistor M12, the gate of the transistor M13 is connected to the node N5, and the drain is connected to the current output terminal 9.

第４実施例の負荷電流検出回路の動作は、第３実施例で説明した負荷電流検出回路と同じであり、詳しい説明は省略する。 The operation of the load current detection circuit of the fourth embodiment is the same as that of the load current detection circuit described in the third embodiment, and detailed description thereof will be omitted.

１：第１電源端子、２：電圧出力端子、３：駆動端子、４：負荷、５：チャージポンプ回路、６：負荷駆動制御回路、７：外部電流端子、８：第２電源端子、９：電流出力端子
Ｍ１、Ｍ２、Ｍ３、Ｍ４：ＮＭＯＳトランジスタ
Ｍ５：デプレッション型ＮＭＯＳトランジスタ
Ｍ６、Ｍ７、Ｍ８、Ｍ９、Ｍ１０、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１５：エンハンスメント型ＰＭＯＳトランジスタ
Ｍ１４：デプレッション型ＮＭＯＳトランジスタ 1: 1st power supply terminal, 2: Voltage output terminal, 3: Drive terminal, 4: Load, 5: Charge pump circuit, 6: Load drive control circuit, 7: External current terminal, 8: 2nd power supply terminal, 9: Current output terminals M1, M2, M3, M4: NMOS transistors M5: Depression-type NMOS transistors M6, M7, M8, M9, M10, M11, M12, M13, M15: Enhancement-type MOSFET transistors M14: Depression-type NMOS transistors

Claims

In a load current detection circuit that detects the load current flowing through the first transistor for output of the first polarity, where the gate is connected to the drive terminal, the drain is connected to the first power supply terminal, and the source is connected to the voltage output terminal.
A second transistor having a structure similar to that of the first transistor, a gate connected to the drive terminal, a drain connected to the first power supply, and a source connected to the first node.
A detection resistor connected between the first node and the voltage output terminal,
A third transistor of the first polarity with the drain and gate connected to the second node and the source connected to the first node,
A fourth transistor of the first polarity with a gate connected to the second node and a source connected to the voltage output terminal,
A fifth transistor of the first polarity with a gate connected to the second node, a source connected to the drain of the fourth transistor, and a drain connected to the third node.
A first current source circuit connected between the second node and a second power supply terminal having a voltage higher than that of the first power supply terminal and supplying a constant current to the second node.
A second current source circuit connected between the third node and the second power supply terminal and supplying the constant current to the third node,
A third current source circuit connected between the third node and the second power supply terminal and supplying the difference current between the drain current of the third transistor and the drain current of the fourth transistor to the third node.
The load current detection circuit comprising the above, wherein a current mirroring the difference current is output as a detection current from the current output terminal.

In the load current detection circuit according to claim 1,
The fifth transistor is a load current detection circuit characterized in that the fifth transistor is a depletion type in which the gate-source voltage becomes 0 V when the constant current flows through the drain.

In the load current detection circuit according to claim 1 or 2.
In the first current source circuit, a second polarity eighth transistor that takes in the constant current from an external current terminal and a current mirror connected to the eighth transistor, a drain is connected to the second node, and a source is the second power supply. It consists of a 9th transistor with 2nd polarity connected to the terminal.
The second current source circuit is a second-polarity tenth transistor having a current mirror connected to the eighth transistor, a drain connected to the third node, and a source connected to the second power supply terminal. Consists of
The third current source circuit is composed of an eleventh transistor having a second polarity in which a drain and a gate are connected to the third node and a source is connected to the second power supply terminal.
A load current detection circuit characterized by this.

In the load current detection circuit according to claim 3,
In the first current source circuit, a sixth transistor having a second polarity in which the gate and drain are connected to the external current terminal and the source is connected to the fourth node, and the gate is connected to the external current terminal and the drain is the first. A seventh transistor having a second polarity connected to two nodes, an eighth transistor in which a gate and a drain are connected to the fourth node and a source connected to the second power supply terminal, and a gate connected to the fourth node. The load current detection circuit is characterized in that the drain is connected to the source of the seventh transistor and the source is replaced with a circuit including a ninth transistor having a second polarity connected to the second power supply terminal.

In the load current detection circuit according to claim 3 or 4.
A twelfth transistor having a second polarity with a gate connected to the third node and a source connected to the second power supply terminal, and a gate connected to the external current terminal and a source connected to the drain of the twelfth transistor. A load current detection circuit comprising: a thirteenth transistor having a second polarity in which a drain is connected to the current output terminal.

In the load current detection circuit according to claim 1 or 2.
The first current source circuit is composed of a depletion type 14th transistor having a first polarity with a gate and a source connected to the second node and a drain connected to the fifth node.
The second current source circuit is composed of a tenth transistor having a second polarity in which the current of the first current source circuit is mirrored.
The third current source circuit is composed of a second polarity eleven transistor in which a drain and a gate are connected to the third node and a source is connected to the second power supply terminal.
A load current detection circuit characterized by this.

In the load current detection circuit according to claim 6,
A twelfth transistor having a second polarity with a gate connected to the third node and a source connected to the second power supply terminal, and a gate connected to the fifth node and a source connected to the drain of the twelfth transistor. A load current detection circuit comprising: a thirteenth transistor having a second polarity in which a drain is connected to the current output terminal.