KR20200144794A - 디스플레이 패널 및 디스플레이 장치 - Google Patents

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문태형
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Abstract

본 발명의 실시예들은, 디스플레이 패널 및 디스플레이 장치에 관한 것으로서, 박막 트랜지스터층과 발광 소자가 배치되는 디스플레이층을 적층한 후에 박막 트랜지스터층의 아래에 압전 물질을 포함하는 센싱층을 배치함으로써, 압전 소자가 내장된 디스플레이 패널을 용이하게 구현할 수 있다. 또한, 초음파 센싱을 위한 박막 트랜지스터와 디스플레이 구동을 위한 박막 트랜지스터를 다른 층에 배치함으로써, 디스플레이 해상도나 디스플레이 픽셀의 구현에 영향을 주지 않으면서 액티브 영역에서 초음파 센싱이 가능한 디스플레이 패널을 제공할 수 있다.

Description

디스플레이 패널 및 디스플레이 장치{DISPLAY PANEL AND DISPLAY DEVICE}
본 발명의 실시예들은, 디스플레이 패널 및 디스플레이 장치에 관한 것이다.
정보화 사회가 발전함에 따라, 화상을 표시하는 디스플레이 장치에 대한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기발광 디스플레이 장치 등과 같은 다양한 유형의 디스플레이 장치가 활용되고 있다.
이러한 디스플레이 장치는, 사용자에게 보다 다양한 기능을 제공하기 위하여, 디스플레이 패널에 접촉된 사용자의 터치나 생체 정보(예: 지문)를 인식하고, 인식된 정보를 기반으로 입력 처리를 수행하는 기능을 제공한다.
일 예로, 디스플레이 패널의 베젤 영역에 광 센서 등을 배치하고, 사용자의 생체 정보를 인식할 수 있으나, 센서가 베젤 영역에 배치될 경우 액티브 영역의 크기가 감소할 수 있는 문제점이 존재한다. 또한, 액티브 영역에 센서를 구현할 경우 센싱 성능이 저하되거나, 디스플레이 구동에 영향을 줄 수 있는 문제점이 존재한다.
따라서, 디스플레이 패널의 액티브 영역의 감소를 방지하면서, 디스플레이 패널에 접촉되는 사용자의 생체 정보를 인식할 수 있는 방안이 요구된다.
본 발명의 실시예들은, 디스플레이 패널의 액티브 영역에 압전 소자가 내장되고, 초음파를 이용한 센싱을 수행할 수 있는 디스플레이 패널과 디스플레이 장치를 제공할 수 있다.
본 발명의 실시예들은, 압전 소자의 배치로 인해 액티브 영역이 감소하는 것을 방지하면서, 발광 소자와 압전 소자를 포함하는 디스플레이 패널을 용이하게 구현할 수 있는 방안을 제공할 수 있다.
일 측면에서, 본 발명의 실시예들은, 다수의 제1 박막 트랜지스터와 다수의 제2 박막 트랜지스터가 배치된 박막 트랜지스터층과, 박막 트랜지스터층 상에 배치되고 다수의 발광 소자가 배치된 디스플레이층과, 박막 트랜지스터층 아래에 배치된 센싱층을 포함하는 디스플레이 패널을 제공한다.
여기서, 센싱층은, 박막 트랜지스터층의 하면에 배치된 다수의 센싱 픽셀 전극과, 센싱 픽셀 전극 아래에 배치된 압전 물질과, 압전 물질 아래에 배치된 센싱 공통 전극을 포함할 수 있다.
그리고, 다수의 제1 박막 트랜지스터 중 적어도 하나는 센싱 픽셀 전극과 전기적으로 연결되고, 다수의 제2 박막 트랜지스터 중 적어도 하나는 발광 소자와 전기적으로 연결될 수 있다.
이때, 박막 트랜지스터층의 하면은 다수의 오목부를 포함하고, 센싱 픽셀 전극은 오목부에 배치될 수 있다.
또한, 센싱 픽셀 전극의 하면은 박막 트랜지스터층의 하면 중 오목부가 배치된 부분을 제외한 부분과 동일한 평면 상에 위치할 수 있다.
다른 측면에서, 본 발명의 실시예들은, 다수의 디스플레이 픽셀과, 디스플레이 픽셀과 중첩된 영역 중 적어도 일부 영역에 배치된 다수의 센싱 픽셀을 포함하는 디스플레이 패널을 제공한다.
여기서, 다수의 센싱 픽셀 각각은, 적어도 하나의 제1 박막 트랜지스터와, 제1 박막 트랜지스터와 다른 층에 배치되고 제1 박막 트랜지스터와 전기적으로 연결된 압전 소자를 포함하고, 다수의 디스플레이 픽셀 각각은, 적어도 하나의 제2 박막 트랜지스터와, 제2 박막 트랜지스터와 다른 층에 배치되고 제2 박막 트랜지스터와 전기적으로 연결된 발광 소자를 포함할 수 있다.
그리고, 제1 박막 트랜지스터와 제2 박막 트랜지스터는 압전 소자가 배치된 층과 발광 소자가 배치된 층 사이에 배치될 수 있다.
다른 측면에서, 본 발명의 실시예들은, 전술한 디스플레이 패널과, 디스플레이 패널에 포함된 센싱층 또는 센싱 픽셀을 구동하는 센싱 구동 회로를 포함하는 디스플레이 장치를 제공한다.
본 발명의 실시예들에 의하면, 박막 트랜지스터층 상에 발광 소자를 포함하는 디스플레이층을 배치하고, 박막 트랜지스터층 아래에 압전 소자를 포함하는 센싱층을 배치함으로써, 초음파를 이용한 센싱 기능을 제공하는 디스플레이 패널과 디스플레이 장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 박막 트랜지스터층과 디스플레이층을 제작하는 공정 이후에 센싱층을 제작하는 공정을 수행함으로써, 고온 공정과 저온 공정을 분리하여 공정의 편의성을 높이면서 초음파 센싱 기능을 갖는 디스플레이 패널을 제작할 수 있는 방안을 제공한다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치의 개략적인 구성을 나타낸 도면이다.
도 2 내지 도 4는 본 발명의 실시예들에 따른 디스플레이 패널에 포함된 디스플레이 픽셀과 센싱 픽셀의 회로 구조의 예시들을 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 센싱층을 포함하는 디스플레이 패널의 단면 구조의 예시를 나타낸 도면이다.
도 6과 도 7은 본 발명의 실시예들에 따른 센싱층을 포함하는 디스플레이 패널의 단면 구조의 다른 예시들을 나타낸 도면이다.
도 8a 내지 도 8f는 본 발명의 실시예들에 따른 센싱층을 디스플레이 패널의 공정 과정의 예시를 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들의 시간 관계 또는 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치(100)의 개략적인 구성의 예시를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 디스플레이 장치(100)는, 액티브 영역(A/A)과 액티브 영역(A/A)의 외측에 배치되는 논-액티브 영역(N/A)을 포함하는 디스플레이 패널(110)을 포함한다. 디스플레이 패널(110)의 액티브 영역(A/A)에는 영상 표시를 위한 픽셀(이하, "디스플레이 픽셀(DPXL)"이라 함)과 센싱을 위한 픽셀(이하, "센싱 픽셀(SPXL)"이라 함)이 배치될 수 있다.
그리고, 디스플레이 장치(100)는, 디스플레이 픽셀(DPXL)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다. 또한, 디스플레이 장치(100)는, 센싱 픽셀(SPXL)을 구동하기 위한 센싱 구동 회로(150) 및 센싱 컨트롤러(160) 등을 포함할 수 있다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 디스플레이 픽셀(DPXL)의 구동 타이밍을 제어한다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다.
각 게이트 드라이버 집적 회로(GDIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 디스플레이 패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 게이트 드라이버 집적 회로(GDIC)는, 디스플레이 패널(110)과 연결된 필름 상에 실장되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터를 수신하고, 영상 데이터를 아날로그 형태의 데이터 전압으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압을 각각의 데이터 라인(DL)으로 출력하여 디스플레이 픽셀(DPXL)이 영상 데이터에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 시프트 레지스터, 래치 회로, 디지털 아날로그 컨버터, 출력 버퍼 등을 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결되거나, 디스플레이 패널(110)에 직접 배치될 수 있으며, 경우에 따라, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적 회로(SDIC)는, 칩 온 필름(COF) 방식으로 구현될 수 있으며, 이 경우, 각 소스 드라이버 집적 회로(SDIC)는, 디스플레이 패널(110)에 연결된 필름 상에 실장되고, 필름 상의 배선들을 통해 디스플레이 패널(110)과 전기적으로 연결될 수 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다.
컨트롤러(140)는, 인쇄 회로 기판, 가요성 인쇄 회로 등 상에 실장되고, 인쇄 회로 기판, 가요성 인쇄 회로 등을 통해 게이트 구동 회로(120) 및 데이터 구동 회로(130)와 전기적으로 연결될 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 변환하여 변환된 영상 데이터를 데이터 구동 회로(130)로 출력한다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE, Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 시프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적 회로(GDIC)에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로(SDIC)의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적 회로(SDIC) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
이러한 디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120) 및 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.
액티브 영역(A/A)에 배치된 디스플레이 픽셀(DPXL)은, 게이트 라인(GL)과 데이터 라인(DL)의 교차에 의해 정의되는 영역일 수 있으며, 디스플레이 장치(100)의 유형에 따라 액정이 배치되거나, 발광 소자(ED)가 배치될 수 있다.
또한, 액티브 영역(A/A)에는 센싱 픽셀(SPXL)이 배치될 수 있으며, 센싱 픽셀(SPXL)에는 압전 소자(PD)와 하나 이상의 박막 트랜지스터가 배치될 수 있다.
센싱 구동 회로(150)와 센싱 컨트롤러(160)는, 센싱 픽셀(SPXL)에 배치된 압전 소자(PD)를 구동하여, 센싱 픽셀(SPXL)에서 초음파를 발생시키고 초음파를 이용할 수 있다.
일 예로, 센싱 구동 회로(150)가 센싱 픽셀(SPXL)에 배치된 압전 소자(PD)로 구동 신호를 공급하고, 센싱 픽셀(SPXL)로부터 센싱 신호를 검출할 수 있다. 또는, 경우에 따라, 센싱 컨트롤러(160)가 직접 센싱 픽셀(SPXL)로 구동 신호를 공급하고, 센싱 구동 회로(150)가 센싱 신호를 검출할 수도 있다.
이러한 센싱 픽셀(SPXL)은, 디스플레이 픽셀(DPXL)과 구분되는 영역에 배치될 수도 있고, 디스플레이 픽셀(DPXL)과 중첩되는 영역에 배치될 수도 있다.
도 2 내지 도 4는 본 발명의 실시예들에 따른 디스플레이 패널(110)에 포함된 디스플레이 픽셀(DPXL)과 센싱 픽셀(SPXL)의 회로 구조의 예시들을 나타낸 도면이다.
도 2를 참조하면, 디스플레이 패널(110)에 배치된 디스플레이 픽셀(DPXL)은, 발광 소자(ED)와 발광 소자(ED)의 구동을 위한 하나 이상의 박막 트랜지스터, 스토리지 캐패시터(Cstg) 등을 포함할 수 있다. 도 2에 도시된 예시는, 디스플레이 픽셀(DPXL)이 7T1C 구조인 경우를 나타내나, 이에 한정되지 아니한다.
그리고, 디스플레이 패널(110)에 배치된 센싱 픽셀(SPXL)은, 압전 소자(PD)와 압전 소자(PD)를 이용한 센싱을 위한 적어도 하나의 박막 트랜지스터를 포함할 수 있다.
본 명세서에서, 설명의 편의상, 압전 소자(PD)를 이용한 센싱을 위한 박막 트랜지스터를 "제1 박막 트랜지스터"라 하고, 발광 소자(ED)의 구동을 위한 박막 트랜지스터를 "제2 박막 트랜지스터"라 한다.
이러한 디스플레이 픽셀(DPXL)과 센싱 픽셀(SPXL)은, 액티브 영역(A/A)에서 서로 구분되는 영역에 배치될 수도 있고, 적어도 일부분이 서로 중첩되어 배치될 수도 있다.
디스플레이 픽셀(DPXL)은, 게이트 라인(GL)을 통해 공급되는 스캔 신호의 타이밍에 따라 구동될 수 있다.
일 예로, (n-1)번째 게이트 라인(GL)으로 스캔 신호가 인가되면, T21이 턴-온 되고, 초기화 전압(Vini)이 제2 노드(N2)에 인가된다. 따라서, T23의 게이트 노드가 초기화될 수 있다.
n번째 게이트 라인(GL)으로 스캔 신호가 인가되면, T22, T24, T25가 턴-온 된다. T22가 턴-온 되므로, 데이터 라인(DL)을 통해 공급되는 데이터 전압(Vdata)이 제1 노드(N1)로 인가된다.
그리고, 제2 노드(N2)와 제3 노드(N3) 사이에 전기적으로 연결된 T24가 턴-온 상태이므로, 제1 노드(N1)에 인가된 데이터 전압(Vdata)이 T23을 통해 제2 노드(N2)에 인가되게 된다. 이때, 데이터 전압(Vdata)에 T23의 문턱 전압(Vth)이 반영되어 제2 노드(N2)에 인가될 수 있다. 따라서, 구동 트랜지스터에 해당하는 T23의 문턱 전압(Vth)에 대한 보상이 이루어질 수 있다.
T25가 턴-온 된 상태이므로, 초기화 전압(Vini)이 제4 노드(N4)에 인가될 수 있다. 따라서, 발광 소자(ED)의 애노드 전극의 전압이 초기화될 수 있다.
T23의 게이트 노드인 제2 노드(N2)에 T23의 문턱 전압(Vth)이 반영된 데이터 전압(Vdata)이 인가되면, EM 신호가 인가되어 T26과 T27이 턴-온 될 수 있다. 따라서, 데이터 전압(Vdata)에 대응하는 전류가 발광 소자(ED)에 공급되어, 발광 소자(ED)가 영상 데이터에 따른 밝기를 나타낼 수 있다.
센싱 픽셀(SPXL)은, 압전 소자(PD)를 포함하며, 압전 소자(PD)에 인가되는 전압에 의해 초음파 발생과 센싱이 수행될 수 있다. 그리고, 센싱 픽셀(SPXL)에 배치된 T11은 디스플레이 구동 전압(VDD)이 공급되는 구동 전압 라인(DVL)과 센싱 라인(SL) 사이에 전기적으로 연결될 수 있다.
센싱 픽셀(SPXL)은, 디스플레이 픽셀(DPXL)이 구동되는 기간과 구분되는 기간에 구동될 수 있다. 또는, 센싱 픽셀(SPXL)은, 디스플레이 픽셀(DPXL)이 구동되는 기간과 동시에 구동될 수도 있다.
그리고, 센싱 픽셀(SPXL)은, 초음파 발생 기간과 초음파 센싱 기간으로 구분되어 구동될 수 있다.
일 예로, 제1 기간(P1)에 압전 소자(PD)로 교류 전압인 제1 센싱 구동 전압(DV1)이 인가될 수 있다. 제1 센싱 구동 전압(DV1)은, -100V ~ +100V로 스윙하는 전압일 수 있다.
그리고, 센싱 제어 신호(CS)에 의해 T3가 턴-온 되어, 제5 노드(N5)로 직류 전압인 제2 센싱 구동 전압(DV2)이 인가될 수 있다. 제2 센싱 구동 전압(DV2)은, T11을 턴-오프 시키는 레벨의 전압일 수 있다.
여기서, T3와 센싱 라인(SL) 등은 디스플레이 패널(110)의 논-액티브 영역(N/A)에 배치될 수 있다. 그리고, 제1 센싱 구동 전압(DV1)과 제2 센싱 구동 전압(DV2)의 공급과 제어는, 센싱 구동 회로(150)나 센싱 컨트롤러(160)에 의해 수행될 수 있다.
제1 기간(P1)에 압전 소자(PD)의 양 전극에 교류 전압인 제1 센싱 전압(DV1)과 직류 전압인 제2 센싱 구동 전압(DV2)이 인가되어, 압전 소자(PD)가 진동하며 초음파가 발생될 수 있다.
제2 기간(P2)에 압전 소자(PD)로 직류 전압인 제1 센싱 구동 전압(DV1)이 인가될 수 있다. 그리고, 센싱 제어 신호(CS)에 의해 T3가 턴-오프 되어, 제5 노드(N5)는 플로팅 상태가 될 수 있다.
이때, 반사되는 초음파에 의해 압전 소자(PD)에 포함된 압전 물질의 분극 상태가 변경되면, 압전 소자(PD)로부터 출력되는 전기적인 신호에 의해 제5 노드(N5)의 전압 레벨이 변동될 수 있다.
그리고, 제5 노드(N5)의 전압 레벨이 변동됨에 따라, T11의 턴-온, 턴-오프가 반복되며, 디스플레이 구동 전압(VDD)이 T11을 통해 제6 노드(N6)로 전달될 수 있다.
즉, 초음파를 수신한 압전 소자(PD)에 의해 출력되는 전기적인 신호를 T11을 통해 증폭시키고, 센싱 라인(SL)을 통해 검출함으로써, 초음파를 이용한 센싱을 수행할 수 있다.
또는, 경우에 따라, 센싱 픽셀(SPXL)에 박막 트랜지스터를 추가로 배치하고, 압전 소자(PD)에 인가되는 전압을 다르게 하며, 초음파 발생과 센싱을 수행할 수도 있다.
도 3을 참조하면, 센싱 픽셀(SPXL)은, 압전 소자(PD)와 전기적으로 연결되는 T11과, 제6 노드(N6)와 센싱 라인(SL) 사이에 전기적으로 연결되는 T12를 포함할 수 있다. 그리고, T12는 제2 센싱 제어 신호(CS2)에 의해 제어될 수 있다. 여기서, 제2 센싱 제어 신호(CS2)는, T3을 제어하는 제1 센싱 제어 신호(CS1)와 반대 레벨을 가질 수 있다.
제1 기간(P1)에 제1 센싱 제어 신호(CS1)에 의해 T3가 턴-온 되고, 제5 노드(N5)로 교류 전압인 제2 센싱 구동 전압(DV2)이 공급될 수 있다. 그리고, 압전 소자(PD)로 직류 전압인 제1 센싱 구동 전압(DV1)이 공급될 수 있다.
이때, 제2 센싱 제어 신호(CS2)에 의해 T12는 턴-오프 상태일 수 있다. 따라서, 압전 소자(PD)에 인가되는 제1 센싱 구동 전압(DV1)과 제2 센싱 구동 전압(DV2)에 의해 압전 소자(PD)가 구동되어 초음파가 발생될 수 있다.
제2 기간(P2)에 제1 센싱 제어 신호(CS1)에 의해 T3가 턴-오프 되고, 제2 센싱 제어 신호(CS2)에 의해 T12가 턴-온 될 수 있다.
따라서, 제5 노드(N5)는 플로팅 상태가 되며, 압전 소자(PD)가 반사되는 초음파를 수신하면 출력하는 전기적인 신호에 의해 제5 노드(N5)의 전압 레벨이 변동될 수 있다.
제5 노드(N5)의 전압 레벨의 변동에 의해 디스플레이 구동 전압(VDD)이 T11을 통해 제6 노드(N6)로 전달될 수 있다. 제2 기간(P2)에 T12가 턴-온 된 상태이므로, 제6 노드(N6)로 전달되는 전압을 센싱 라인(SL)을 통해 검출하여 센싱이 이루어질 수 있다.
이와 같이, 센싱 픽셀(SPXL)에 박막 트랜지스터를 배치하는 구조에 따라 압전 소자(PD)를 다양한 방식으로 구동할 수 있다.
그리고, 도 3에 도시된 예시에서, 센싱 픽셀(SPXL)에 배치되는 박막 트랜지스터의 타입을 다르게 배치하여, 하나의 센싱 제어 신호(CS)에 의해 T12와 T3를 제어할 수도 있다.
도 4를 참조하면, 센싱 픽셀(SPXL)에 배치되는 T12는 N 타입으로 배치되고, T3는 P 타입으로 배치될 수 있다. 그리고, T12와 T3는 동일한 센싱 제어 신호(CS)에 의해 제어될 수 있다.
제1 기간(P1)에 T3를 턴-온 시키는 레벨의 센싱 제어 신호(CS)가 인가됨에 따라, T3는 턴-온 되고, T12는 턴-오프 될 수 있다. 그리고, 압전 소자(PD)로 직류 전압인 제1 센싱 구동 전압(DV1)이 인가되고, 제5 노드(N5)로 교류 전압인 제2 센싱 구동 전압(DV2)이 인가되어, 압전 소자(PD)가 초음파를 발생시킬 수 있다.
제2 기간(P2)에 T3를 턴-오프 시키는 레벨의 센싱 제어 신호(CS)가 인가되어, T3는 턴-오프 되고, T12는 턴-온 될 수 있다. 따라서, 플로팅 상태인 제5 노드(N5)의 전압 레벨이 초음파 수신에 따라 압전 소자(PD)가 출력하는 신호에 의해 변동되면, 센싱 라인(SL)을 통해 제6 노드(N6)로 출력되는 전압을 검출하여 센싱이 이루어질 수 있다.
이와 같이, 본 발명의 실시예들은, 액티브 영역(A/A)에 압전 소자(PD)를 포함하는 센싱 픽셀(SPXL)을 배치함으로써, 액티브 영역(A/A)에서 영상을 표시하며 초음파를 이용한 센싱을 수행할 수 있는 디스플레이 패널(110)을 제공한다.
그리고, 이러한 압전 소자(PD)는, 디스플레이 구동과 센싱을 위한 박막 트랜지스터가 배치되는 층을 기준으로 발광 소자(ED)가 배치되는 층과 반대편에 배치될 수 있다.
도 5는 본 발명의 실시예들에 따른 센싱층(700)을 포함하는 디스플레이 패널(110)의 단면 구조의 예시를 나타낸 도면이다.
도 5를 참조하면, 디스플레이 패널(110)의 액티브 영역(A/A)에 배치된 픽셀은 디스플레이 픽셀(DPXL)과 센싱 픽셀(SPXL)을 포함할 수 있다. 그리고, 전술한 바와 같이, 디스플레이 픽셀(DPXL)과 센싱 픽셀(SPXL)은 서로 구분되는 영역에 배치될 수도 있고, 일부분이 서로 중첩될 수도 있다. 또한, 센싱 픽셀(SPXL)은 디스플레이 픽셀(DPXL)과 일대일로 대응되도록 배치될 수도 있고, 둘 이상의 디스플레이 픽셀(DPXL)에 하나의 센싱 픽셀(SPXL)이 대응되도록 배치될 수도 있다. 디스플레이 픽셀(DPXL)과 센싱 픽셀(SPXL)이 일대일로 대응되는 구조에서, 하나의 픽셀은 발광 영역(EA)과 비발광 영역(NEA)을 포함할 수 있다. 여기서, 센싱 픽셀(SPXL)은 발광 영역(EA) 및 비발광 영역(NEA) 중 일부 영역에 배치되거나, 적어도 일부 영역과 중첩되도록 배치될 수 있다. 도 5에 도시된 픽셀에서, A-A' 부분의 단면을 참조하면, 디스플레이 패널(110)은, 다수의 제1 박막 트랜지스터(T1)과 다수의 제2 박막 트랜지스터(T2)를 포함하는 박막 트랜지스터층(500)과, 박막 트랜지스터층(500) 상에 배치되며 다수의 발광 소자(ED)를 포함하는 디스플레이층(600)과, 박막 트랜지스터층(500) 아래에 배치되며 다수의 압전 소자(PD)를 포함하는 센싱층(700)을 포함할 수 있다.
박막 트랜지스터층(500)은, 폴리이미드층(501)과, 폴리이미드층(501) 상에 배치되는 버퍼층(502)을 포함할 수 있다. 버퍼층(502) 상에 액티브층(ACT1, ACT2)이 배치되고, 액티브층(ACT1, ACT2) 상에 게이트 절연층(503)과 게이트 전극(GE1, GE2)이 배치될 수 있다.
게이트 전극(GE1, GE2) 상에 층간 절연층(504)이 배치되고, 층간 절연층(504)에 형성된 홀을 통해 소스 전극(SE1, SE2)과 드레인 전극(DE1, DE2)이 액티브층(ACT1, ACT2)과 연결될 수 있다. 여기서, 층간 절연층(504)은, 하나의 절연층으로 이루어질 수도 있고, 경우에 따라, 다수의 절연층으로 이루어질 수도 있다.
층간 절연층(504) 상에 보호층(505)이 배치되고, 보호층(505) 상에 평탄화층(506, 507)이 배치될 수 있다.
평탄화층(506, 507) 상에는 디스플레이층(600)이 배치될 수 있다.
디스플레이층(600)은, 제1 전극(601), 발광층(602) 및 제2 전극(603)을 포함할 수 있다. 제1 전극(601)은, 평탄화층(506, 507)에 형성된 홀을 통해 제2 박막 트랜지스터(T2)의 제2 드레인 전극(DE2) 또는 제2 소스 전극(SE2)과 연결될 수 있다.
디스플레이층(600)에서 발광 영역(EA)을 제외한 비발광 영역(NEA)에 뱅크(604)가 배치될 수 있으며, 제2 전극(603) 상에 발광 소자(ED)의 보호를 위한 봉지층(605, 606, 607)이 배치될 수 있다.
박막 트랜지스터층(500) 아래에 센싱층(700)이 배치될 수 있다.
센싱층(700)은, 센싱 픽셀 전극(701)과, 센싱 픽셀 전극(701) 아래에 배치된 압전 물질(702)과, 압전 물질(702) 아래에 배치된 센싱 공통 전극(703)을 포함할 수 있다. 또한, 센싱 공통 전극(703) 아래에 반사층이 추가로 배치되어, 영상이 표시되는 면의 반대쪽으로 향하는 초음파를 센싱층(700)으로 반사시켜줄 수도 있다.
여기서, 센싱 픽셀 전극(701)은, 도 2 내지 도 4에 도시된 예시에서, 제5 노드(N5)에 해당할 수 있다. 그리고, 센싱 공통 전극(703)은, 도 2 내지 도 4에 도시된 예시에서, 제1 센싱 구동 전압(DV1)이 인가되는 전극일 수 있다.
즉, 센싱층(700)에 포함된 센싱 픽셀 전극(701), 압전 물질(702) 및 센싱 공통 전극(703)이 압전 소자(PD)를 구성할 수 있다.
센싱 픽셀 전극(701)은, 박막 트랜지스터층(500) 아래에 배치되며, 폴리이미드층(501)에 의해 덮인 구조로 배치될 수 있다.
일 예로, 폴리이미드층(501)의 하면에 오목부(900)가 형성되고, 센싱 픽셀 전극(701)은 폴리이미드층(501)의 오목부(900)에 배치될 수 있다. 이러한 오목부(900)는, 공정 과정에서 센싱 픽셀 전극(701)을 적층하고 센싱 픽셀 전극(701) 상에 폴리이미드층(501)을 적층하는 과정에서 형성되는 구조일 수 있다.
또한, 센싱 픽셀 전극(701)의 하면은 폴리이미드층(501)의 하면과 동일한 평면 상에 위치할 수 있다. 즉, 폴리이미드층(501)의 오목부를 제외한 부분에서 폴리이미드층(501)의 하면과 센싱 픽셀 전극(701)의 하면이 동일한 평면 상에 위치할 수 있다.
이와 같이, 센싱 픽셀 전극(701)이 폴리이미드층(501)의 하면에 함몰된 구조로 배치됨으로써, 센싱 픽셀 전극(701) 아래에 배치되는 압전 물질(702)이 균일한 두께로 배치될 수 있으며, 센싱 공통 전극(703)이 용이하게 배치될 수 있다.
센싱 픽셀 전극(701)은, 박막 트랜지스터층(500)에 배치된 제1 박막 트랜지스터(T1)의 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다.
일 예로, 센싱 픽셀 전극(701)은, 제1 게이트 전극(GE1)의 아래에 배치된 게이트 절연층(503), 버퍼층(502) 및 폴리이미드층(501)에 형성된 홀에 배치된 연결 전극(800)에 의해 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다. 즉, 연결 전극(800)의 일단은 센싱 픽셀 전극(701)과 연결되고, 연결 전극(800)의 타단은 제1 박막 트랜지스터(T1)의 제1 게이트 전극(GE1)과 연결될 수 있다. 그리고, 연결 전극(800)은 제1 박막 트랜지스터(T1)의 제1 소스 전극(SE1)이나 제1 드레인 전극(DE1)과 분리되어 배치될 수 있다. 여기서, 연결 전극(800)은, 제1 게이트 전극(GE1)과 동일한 물질로 이루어질 수 있다.
또는, 센싱 픽셀 전극(701)은, 제1 게이트 전극(GE1)의 아래에 배치된 모든 절연층과, 제1 게이트 전극(GE1) 상에 배치된 일부 절연층에 형성된 홀에 배치된 연결 전극(800)에 의해 제1 게이트 전극(GE1)과 전기적으로 연결될 수도 있다. 즉, 게이트 절연층(503), 버퍼층(502) 및 폴리이미드층(501)뿐만 아니라, 층간 절연층(504)에 홀이 형성될 수 있다. 그리고, 제1 소스 전극(SE1), 제1 드레인 전극(DE1)과 동일한 물질로 이루어진 연결 전극(800)에 의해 센싱 픽셀 전극(701)과 제1 게이트 전극(GE1)이 서로 전기적으로 연결될 수도 있다.
또한, 경우에 따라, 제1 게이트 전극(GE1)이 제1 액티브층(ACT1)의 아래에 배치되는 구조일 경우, 제1 게이트 전극(GE1)의 아래에 배치되는 버퍼층(502)과 폴리이미드층(501)에 형성된 홀을 통해 센싱 픽셀 전극(701)과 제1 게이트 전극(GE1)이 서로 연결될 수도 있다.
여기서, 제1 박막 트랜지스터(T1)는, 디스플레이 구동 전압(VDD)이 공급되는 구동 전압 라인(DVL)과 센싱 신호 검출에 이용되는 센싱 라인(SL) 사이에 전기적으로 연결될 수 있다.
따라서, 제1 게이트 전극(GE1)이 센싱 픽셀 전극(701)과 연결됨에 따라, 초음파를 수신하는 압전 소자(PD)에 의해 출력되는 신호에 의해 제1 박막 트랜지스터(T1)가 턴-온, 턴-오프 되며, 센싱 라인(SL)을 통해 센싱 신호가 검출될 수 있다.
이와 같이, 본 발명의 실시예들은, 박막 트랜지스터층(500) 아래에 센싱층(700)을 배치하고, 박막 트랜지스터층(500)에 포함된 제1 박막 트랜지스터(T1)를 이용하여 센싱 신호를 검출함으로써, 디스플레이 패널(110)의 액티브 영역(A/A)에서 초음파를 이용한 센싱이 가능하도록 한다.
또한, 초음파 센싱을 위한 제1 박막 트랜지스터(T1)를 디스플레이 구동을 위한 제2 박막 트랜지스터(T2)와 동일한 층에 배치함으로써, 제1 박막 트랜지스터(T1)를 배치하는 공정을 추가하지 않고, 초음파 센싱을 수행하는 센싱 픽셀(SPXL)을 용이하게 구현할 수 있다.
또는, 경우에 따라, 초음파 센싱을 위한 제1 박막 트랜지스터(T1)와 디스플레이 구동을 위한 제2 박막 트랜지스터(T2)를 서로 다른 층에 배치할 수도 있다.
도 6과 도 7은 본 발명의 실시예들에 따른 센싱층(700)을 포함하는 디스플레이 패널(110)의 단면 구조의 다른 예시들을 나타낸 도면이다.
도 6에 도시된 픽셀에서 A-A' 부분의 단면을 참조하면, 본 발명의 실시예들에 따른 디스플레이 패널(110)은, 다수의 제1 박막 트랜지스터(T1)가 배치된 제1 박막 트랜지스터층(510)과, 다수의 제2 박막 트랜지스터(T2)가 배치된 제2 박막 트랜지스터층(520)을 포함할 수 있다.
여기서, 제2 박막 트랜지스터층(520)은 제1 박막 트랜지스터층(510) 상에 배치될 수 있다.
구체적으로, 제1 박막 트랜지스터층(510)은, 폴리이미드층(501), 버퍼층(502)을 포함할 수 있다. 그리고, 버퍼층(502) 상에 제1 액티브층(ACT1), 제1 게이트 절연층(513), 제1 게이트 전극(GE1) 및 제1 층간 절연층(514)이 배치될 수 있다.
제1 층간 절연층(514)에 형성된 홀을 통해 제1 소스 전극(SE1)과 제1 드레인 전극(DE1)이 제1 액티브층(ACT1)과 연결되며, 제1 층간 절연층(514) 상에 제1 보호층(515)이 배치될 수 있다.
제1 보호층(515) 상에 제2 박막 트랜지스터층(520)이 배치될 수 있다.
제2 박막 트랜지스터층(520)은, 일 예로, 제2 액티브층(ACT2), 제2 게이트 절연층(523), 제2 게이트 전극(GE2), 제2 층간 절연층(524) 및 제2 보호층(525)이 순차적으로 적층된 구조일 수 있다.
제2 보호층(525) 상에 평탄화층(506, 507)이 배치되고, 평탄화층(506, 507) 상에 발광 소자(ED)를 포함하는 디스플레이층(600)이 배치될 수 있다.
제1 박막 트랜지스터층(510) 아래에 센싱층(700)이 배치될 수 있다.
센싱층(700)은, 폴리이미드층(501) 아래에 배치되고 제1 게이트 전극(GE1)과 전기적으로 연결된 센싱 픽셀 전극(701), 센싱 픽셀 전극(701) 아래에 배치된 압전 물질(702) 및 압전 물질(702) 아래에 배치되는 센싱 공통 전극(703)을 포함할 수 있다.
센싱 픽셀 전극(701)은, 폴리이미드층(501)의 오목부(900)에 배치된 구조일 수 있다.
그리고, 센싱 픽셀 전극(701)은, 제1 게이트 전극(GE1) 아래에 배치된 제1 게이트 절연층(513), 버퍼층(502) 및 폴리이미드층(501)에 형성된 홀에 배치된 연결 전극(800)에 의해 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다. 여기서, 연결 전극(800)은, 제1 게이트 전극(GE1)과 동일한 물질로 이루어질 수 있다.
또는, 도 7에 도시된 예시와 같이, 센싱 픽셀 전극(701)은, 제1 게이트 전극(GE1) 상에 배치된 제1 층간 절연층(514)에 형성된 홀과, 제1 게이트 전극(GE1) 아래에 배치된 제1 게이트 절연층(513), 버퍼층(502) 및 폴리이미드층(501)에 형성된 홀에 배치된 연결 전극(800)에 의해 제1 게이트 전극(GE1)과 전기적으로 연결될 수도 있다. 여기서, 연결 전극(800)은, 제1 소스 전극(SE1), 제1 드레인 전극(DE1)과 동일한 물질로 이루어질 수 있다.
또한, 전술한 바와 같이, 제1 게이트 전극(GE1)이 제1 액티브층(ACT1) 아래에 배치되는 구조일 경우, 버퍼층(502)과 폴리이미드층(501)에 형성된 홀에 배치되는 연결 전극(800)에 의해 센싱 픽셀 전극(701)과 제1 게이트 전극(GE1)이 연결될 수도 있다.
그리고, 경우에 따라, 센싱층(700) 아래로 향하는 초음파를 센싱층(700)으로 반사시켜주기 위한 반사층이 센싱 공통 전극(703) 아래에 배치될 수도 있다.
이와 같이, 센싱층(700)을 통한 센싱을 위한 제1 박막 트랜지스터(T1)와 디스플레이층(600)에 배치된 발광 소자(ED)의 구동을 위한 제2 박막 트랜지스터(T2)가 서로 다른 층에 배치될 수 있다.
센싱을 위한 제1 박막 트랜지스터(T1)를 제2 박막 트랜지스터(T2)와 다른 층에 배치함으로써, 디스플레이 픽셀(DPXL)의 배치 구조에 영향을 주지 않으면서 센싱 픽셀(SPXL)을 배치할 수 있다.
즉, 고해상도의 디스플레이 패널(110)일 경우, 디스플레이 픽셀(DPXL)에 센싱을 위한 제1 박막 트랜지스터(T1)를 배치할 영역이 부족할 수도 있다. 또한, 경우에 따라, 디스플레이 픽셀(DPXL)에 요구되는 해상도와 센싱 픽셀(SPXL)에 요구되는 해상도가 서로 다를 수 있다.
이러한 경우, 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)를 서로 다른 층에 배치하여 센싱 픽셀(SPXL)과 디스플레이 픽셀(DPXL)이 서로 중첩된 구조로 배치되도록 함으로써, 디스플레이 픽셀(DPXL)의 배치 구조에 영향을 주지 않고 센싱 픽셀(SPXL)을 배치할 수 있다.
또한, 초음파 센싱을 위한 제1 박막 트랜지스터층(510)과 센싱층(700)을 디스플레이 구동을 위한 제2 박막 트랜지스터층(520) 아래에 배치함으로써, 디스플레이 패널(110)에 내장되는 압전 소자(PD)를 구성하는 센싱층(700)을 용이하게 배치할 수 있다.
도 8a 내지 도 8f는 본 발명의 실시예들에 따른 디스플레이 패널(110)의 공정 과정의 예시를 나타낸 도면이다.
도 8a를 참조하면, 기판(1000) 상에 희생층(1100)을 배치한다. 그리고, 희생층(1100) 상에 센싱층(700)의 센싱 픽셀 전극(701)을 구현하기 위한 전극 패턴을 배치한다.
도 8b를 참조하면, 센싱 픽셀 전극(701)의 배치가 완료되면, 센싱 픽셀 전극(701) 상에 폴리이미드층(501)과 버퍼층(502)을 순차적으로 적층한다. 따라서, 센싱 픽셀 전극(701)은, 폴리이미드층(501)에 덮인 구조로 배치될 수 있다. 그리고, 센싱 픽셀 전극(701)의 하면은 폴리이미드층(501)의 하면과 동일한 평면 상에 위치할 수 있다.
도 8c를 참조하면, 버퍼층(502) 상에 제1 액티브층(ACT1)을 배치하고, 제1 액티브층(ACT1) 상에 제1 게이트 절연층(513)을 배치한다. 제1 게이트 절연층(513) 상에 제1 게이트 전극(GE1)을 배치한다.
제1 게이트 절연층(513), 버퍼층(502) 및 폴리이미드층(501)에 홀을 형성하여 센싱 픽셀 전극(701)을 노출시킬 수 있다. 그리고, 홀에 연결 전극(800)을 배치하여, 센싱 픽셀 전극(701)과 제1 게이트 전극(GE1)이 전기적으로 연결되도록 할 수 있다.
또한, 전술한 예시와 같이, 제1 게이트 전극(GE1) 상에 제1 층간 절연층(514)을 적층한 후, 홀을 형성하고 연결 전극(800)을 배치하여 센싱 픽셀 전극(701)과 제1 게이트 전극(GE1)이 전기적으로 연결되도록 할 수 있다.
이와 같이, 기판(1000) 상에 박막 트랜지스터를 적층하는 공정에서, 센싱 픽셀 전극(701)과 연결 전극(800)을 배치하는 공정만 추가하여 센싱 픽셀(SPXL)을 구현할 수 있는 구조를 제공할 수 있다.
도 8d를 참조하면, 센싱 픽셀 전극(701)과 연결 전극(800)의 형성이 완료된 후, 제2 박막 트랜지스터층(520)과 디스플레이층(600)을 순차적으로 적층하여 영상 표시를 위한 제2 박막 트랜지스터(T2)와 발광 소자(ED)를 배치할 수 있다.
여기서, 제1 박막 트랜지스터층(510), 제2 박막 트랜지스터층(520) 및 디스플레이층(600)을 적층하는 공정은 고온 공정으로 수행될 수 있다.
도 8e를 참조하면, 디스플레이층(600)의 적층이 완료되면, LLO(Laser Lift Off) 공정을 통해, 기판(1000)과 희생층(1100)을 제1 박막 트랜지스터층(510)으로부터 분리한다. 즉, 희생층(1100)을 제거하여, 기판(1000)을 제1 박막 트랜지스터층(510)으로부터 분리할 수 있다.
따라서, 폴리이미드층(501) 아래에 배치된 센싱 픽셀 전극(701)이 외부로 노출된 구조가 된다.
도 8f를 참조하면, 폴리이미드층(501)의 하면에 압전 물질(702)을 적층하고, 압전 물질(702) 아래에 센싱 공통 전극(703)을 적층할 수 있다.
여기서, 압전 물질(702)을 적층하는 공정은 저온 공정으로 수행될 수 있다.
이와 같이, 제1 박막 트랜지스터층(510) 아래에 압전 물질(702)과 센싱 공통 전극(703)을 배치함으로써, 디스플레이층(600)을 적층하는 공정 이후에 용이하게 센싱층(700)을 구현할 수 있다.
또한, 고온 공정으로 수행되는 제1 박막 트랜지스터층(510), 제2 박막 트랜지스터층(520) 및 디스플레이층(600)을 적층하는 공정 이후에, 저온 공정으로 수행되는 센싱층(700)을 적층함으로써, 공정의 편의를 제공하며 센싱 픽셀(SPXL)이 구현된 디스플레이 패널(110)을 제공할 수 있다.
전술한 본 발명의 실시예들에 의하면, 박막 트랜지스터층(500)과 디스플레이층(600)을 형성하는 공정 이후에, 박막 트랜지스터층(500) 아래에 센싱층(700)을 배치함으로써, 압전 소자(PD)가 내장된 디스플레이 패널(110)을 용이하게 구현할 수 있다.
여기서, 박막 트랜지스터층(500)을 적층하기 전에 센싱층(700)의 센싱 픽셀 전극(701)을 구성할 전극 패턴을 미리 배치하고, 박막 트랜지스터층(500) 등을 적층하는 공정을 수행함으로써, 센싱층(700)을 용이하게 구현할 수 있다.
그리고, 박막 트랜지스터층(500)에 포함된 일부 박막 트랜지스터를 센싱층(700)과 연결하여 센싱 신호를 검출함으로써, 센싱 픽셀(SPXL)에 포함되는 박막 트랜지스터를 배치하기 위한 공정을 추가하지 않고 센싱 픽셀(SPXL)을 구현할 수 있다.
또는, 경우에 따라, 센싱을 위한 제1 박막 트랜지스터(T1)와 디스플레이 구동을 위한 제2 박막 트랜지스터(T2)를 서로 다른 층에 배치하고, 디스플레이층(600)과 센싱층(700)을 구현함으로써, 디스플레이 해상도와 디스플레이 픽셀(DPXL)의 구현에 영향을 주지 않으면서 액티브 영역(A/A)에서 초음파 센싱이 가능한 디스플레이 패널(110)을 제공할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 디스플레이 장치 110: 디스플레이 패널
120: 게이트 구동 회로 130: 데이터 구동 회로
140: 컨트롤러 150: 센싱 구동 회로
160: 센싱 컨트롤러 500, 510, 520: 박막 트랜지스터층
501: 폴리이미드층 502: 버퍼층
503, 513, 523: 게이트 절연층 504, 514, 524: 층간 절연층
505, 515, 525: 보호층 506, 507: 평탄화층
600: 디스플레이층 601: 제1 전극
602: 발광층 603: 제2 전극
604: 뱅크 605, 606, 607: 봉지층
700: 센싱층 701: 센싱 픽셀 전극
702: 압전 물질 703: 센싱 공통 전극
800: 연결 전극 900: 오목부
1000: 기판 1100: 희생층

Claims (22)

  1. 다수의 제1 박막 트랜지스터와 다수의 제2 박막 트랜지스터가 배치된 박막 트랜지스터층;
    상기 박막 트랜지스터층 상에 배치되고, 다수의 발광 소자가 배치된 디스플레이층; 및
    상기 박막 트랜지스터층 아래에 배치된 센싱층을 포함하고,
    상기 센싱층은,
    상기 박막 트랜지스터층의 하면에 배치된 다수의 센싱 픽셀 전극;
    상기 센싱 픽셀 전극 아래에 배치된 압전 물질; 및
    상기 압전 물질 아래에 배치된 센싱 공통 전극을 포함하고,
    상기 다수의 제1 박막 트랜지스터 중 적어도 하나는 상기 센싱 픽셀 전극과 전기적으로 연결되고, 상기 다수의 제2 박막 트랜지스터 중 적어도 하나는 상기 발광 소자와 전기적으로 연결된 디스플레이 패널.
  2. 제1항에 있어서,
    상기 박막 트랜지스터층의 하면은 다수의 오목부를 포함하고, 상기 센싱 픽셀 전극은 상기 오목부에 배치된 디스플레이 패널.
  3. 제2항에 있어서,
    상기 센싱 픽셀 전극의 하면은 상기 박막 트랜지스터층의 하면 중 상기 오목부가 배치된 부분을 제외한 부분과 동일한 평면 상에 위치하는 디스플레이 패널.
  4. 제1항에 있어서,
    상기 센싱 픽셀 전극은 상기 제1 박막 트랜지스터의 제1 게이트 전극과 전기적으로 연결된 디스플레이 패널.
  5. 제4항에 있어서,
    상기 센싱 픽셀 전극은 상기 제1 게이트 전극 아래에 배치된 절연층에 포함된 홀을 통해 상기 제1 게이트 전극과 전기적으로 연결된 디스플레이 패널.
  6. 제4항에 있어서,
    상기 센싱 픽셀 전극은 상기 제1 게이트 전극 아래에 배치된 모든 절연층과 상기 제1 게이트 전극 상에 배치된 일부 절연층에 포함된 홀을 통해 상기 제1 게이트 전극과 전기적으로 연결된 디스플레이 패널.
  7. 제4항에 있어서,
    일단은 상기 센싱 픽셀 전극과 연결되고 타단은 상기 제1 박막 트랜지스터의 상기 제1 게이트 전극과 연결된 연결 전극을 더 포함하는 디스플레이 패널.
  8. 제7항에 있어서,
    상기 연결 전극은 상기 제1 박막 트랜지스터의 제1 소스 전극 및 제1 드레인 전극과 분리되어 배치된 디스플레이 패널.
  9. 제7항에 있어서,
    상기 연결 전극은 상기 제1 박막 트랜지스터의 상기 제1 게이트 전극과 동일한 물질로 이루어진 디스플레이 패널.
  10. 제7항에 있어서,
    상기 연결 전극은 상기 제1 박막 트랜지스터의 제1 소스 전극 및 제1 드레인 전극 중 적어도 하나와 동일한 물질로 이루어진 디스플레이 패널.
  11. 제1항에 있어서,
    상기 박막 트랜지스터층은,
    상기 다수의 제1 박막 트랜지스터가 배치된 제1 박막 트랜지스터층; 및
    상기 제1 박막 트랜지스터층과 상기 디스플레이층 사이에 배치되고, 상기 다수의 제2 박막 트랜지스터가 배치된 제2 박막 트랜지스터층을 포함하는 디스플레이 패널.
  12. 제1항에 있어서,
    상기 다수의 제1 박막 트랜지스터 중 적어도 하나는 상기 다수의 제2 박막 트랜지스터 중 적어도 하나와 전기적으로 연결된 구동 전압 라인과 센싱 라인 사이에 전기적으로 연결된 디스플레이 패널.
  13. 제1항에 있어서,
    상기 센싱 공통 전극은 제1 기간에 교류 신호를 공급받고 제2 기간에 직류 신호를 공급받으며,
    상기 센싱 픽셀 전극은 상기 제1 기간에 상기 제1 박막 트랜지스터를 턴-오프 시키는 레벨의 직류 신호를 공급받고 상기 제2 기간에 플로팅 상태인 디스플레이 패널.
  14. 제13항에 있어서,
    상기 제1 기간 및 상기 제2 기간 중 적어도 일부 기간에 상기 발광 소자가 구동되는 디스플레이 패널.
  15. 다수의 디스플레이 픽셀; 및
    상기 디스플레이 픽셀과 중첩된 영역 중 적어도 일부 영역에 배치된 다수의 센싱 픽셀을 포함하고,
    상기 다수의 센싱 픽셀 각각은,
    적어도 하나의 제1 박막 트랜지스터와, 상기 제1 박막 트랜지스터와 다른 층에 배치되고 상기 제1 박막 트랜지스터와 전기적으로 연결된 압전 소자를 포함하고,
    상기 다수의 디스플레이 픽셀 각각은,
    적어도 하나의 제2 박막 트랜지스터와, 상기 제2 박막 트랜지스터와 다른 층에 배치되고 상기 제2 박막 트랜지스터와 전기적으로 연결된 발광 소자를 포함하며,
    상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터는 상기 압전 소자가 배치된 층과 상기 발광 소자가 배치된 층 사이에 배치된 디스플레이 패널.
  16. 제15항에 있어서,
    상기 압전 소자는,
    상기 제1 박막 트랜지스터의 제1 게이트 전극과 전기적으로 연결된 센싱 픽셀 전극;
    상기 센싱 픽셀 전극과 캐패시턴스를 형성하는 센싱 공통 전극; 및
    상기 센싱 픽셀 전극과 상기 센싱 공통 전극 사이에 배치된 압전 물질을 포함하는 디스플레이 패널.
  17. 제16항에 있어서,
    상기 센싱 픽셀 전극은,
    상기 제1 박막 트랜지스터 아래에 배치된 절연층의 하면에 포함된 오목부에 배치된 디스플레이 패널.
  18. 제17항에 있어서,
    상기 센싱 픽셀 전극의 하면은 상기 절연층의 하면 중 상기 오목부가 배치된 부분을 제외한 부분과 동일한 평면 상에 위치하는 디스플레이 패널.
  19. 제16항에 있어서,
    제1 기간에 상기 센싱 픽셀 전극 또는 상기 센싱 공통 전극은 교류 신호를 공급받고, 제2 기간에 상기 센싱 픽셀 전극은 플로팅 상태인 디스플레이 패널.
  20. 제15항에 있어서,
    상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터는 서로 다른 층에 배치된 디스플레이 패널.
  21. 제15항에 있어서,
    상기 제1 박막 트랜지스터는 상기 제2 박막 트랜지스터와 전기적으로 연결된 구동 전압 라인과 센싱 라인 사이에 전기적으로 연결된 디스플레이 패널.
  22. 다수의 디스플레이 픽셀과 다수의 센싱 픽셀을 포함하는 디스플레이 패널; 및
    상기 디스플레이 패널에 포함된 상기 다수의 센싱 픽셀을 구동하는 센싱 구동 회로를 포함하고,
    상기 디스플레이 패널은,
    다수의 제1 박막 트랜지스터와 다수의 제2 박막 트랜지스터가 배치된 박막 트랜지스터층;
    상기 박막 트랜지스터층 상에 배치되고, 다수의 발광 소자가 배치된 디스플레이층; 및
    상기 박막 트랜지스터층 아래에 배치된 센싱층을 포함하고,
    상기 센싱층은,
    상기 박막 트랜지스터층의 하면에 배치된 다수의 센싱 픽셀 전극;
    상기 센싱 픽셀 전극 아래에 배치된 압전 물질; 및
    상기 압전 물질 아래에 배치된 센싱 공통 전극을 포함하고,
    상기 다수의 제1 박막 트랜지스터 중 적어도 하나는 상기 센싱 픽셀 전극과 전기적으로 연결되고, 상기 다수의 제2 박막 트랜지스터 중 적어도 하나는 상기 발광 소자와 전기적으로 연결된 디스플레이 장치.
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