KR20200144724A - 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

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KR20200144724A
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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 코드(error correction code; 이하 ‘ECC’) 엔진, 에러 정보 레지스터 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 각각이 복수의 동적 메모리 셀들을 포함하는 복수의 메모리 셀 로우들을 구비한다. 상기 제어 로직 회로는 상기 ECC 엔진을 제어한다. 상기 제어 로직 회로는 상기 메모리 셀 로우들 중 적어도 하나의 제1 메모리 셀 로우에 대한 스크러빙 동작에서 상기 제1 메모리 셀 로우의 제1 서브 페이지들에 대하여 제1 ECC 디코딩 동작 및 상기 메모리 셀 로우들 중 적어도 하나의 제2 메모리 셀 로우에 대한 노멀 독출 동작에서 상기 적어도 하나의 제2 메모리 셀 로우의 제2 서브 페이지들에 대한 제2 ECC 디코딩 동작을 수행하여 에러 발생 신호를 제공하도록 상기 ECC 엔진을 제어한다. 상기 제어 로직 회로는 상기 제1 메모리 셀 로우 및 상기 제2 메모리 셀 로우에 대한 상기 에러 발생 횟수를 적어도 포함하는 에러 정보를 상기 에러 정보 레지스터에 기록하고, 상기 에러 정보를 참조하여, 상기 제1 및 제2 메모리 셀 로우들 중 선택된 일부 메모리 셀 로우들에 대하여 ECC 인코딩 동작과 ECC 디코딩 동작을 스킵하도록 상기 ECC 엔진을 제어한다.

Description

반도체 메모리 장치 및 이를 포함하는 메모리 시스템{Semiconductor memory devices and memory systems including the same}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
DRAM과 같은 휘발성 메모리 장치는 가격이 비교적 저렴하기 때문에 시스템 메모리와 같은 대용량 데이터를 저장하는데 사용되고 있다. 또한 DRAM과 같은 휘발성 반도체 메모리 장치에서는 집적도를 높이기 위하여 공정 스케일을 축소시키고 있다. 공정 스케일의 축소에 따라 비트 에러 비율(bit error rate)을 급격하게 증가하고 수율이 낮아질 것으로 예상된다. 따라서 반도체 메모리 장치의 신뢰성을 높일 수 있는 방안이 필요하다.
본 발명의 일 목적은 영속성 에러에 관한 정보를 외부로 전달할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 일 목적은 영속성 에러에 관한 정보를 외부로 전달할 수 있는 반도체 메모리 장치를 포함하는 메모리 시스템을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 코드(error correction code; 이하 ‘ECC’) 엔진, 에러 정보 레지스터 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 각각이 복수의 동적 메모리 셀들을 포함하는 복수의 메모리 셀 로우들을 구비한다. 상기 제어 로직 회로는 상기 ECC 엔진을 제어한다. 상기 제어 로직 회로는 상기 메모리 셀 로우들 중 적어도 하나의 제1 메모리 셀 로우에 대한 스크러빙 동작에서 상기 제1 메모리 셀 로우의 제1 서브 페이지들에 대하여 제1 ECC 디코딩 동작 및 상기 메모리 셀 로우들 중 적어도 하나의 제2 메모리 셀 로우에 대한 노멀 독출 동작에서 상기 적어도 하나의 제2 메모리 셀 로우의 제2 서브 페이지들에 대한 제2 ECC 디코딩 동작을 수행하여 에러 발생 신호를 제공하도록 상기 ECC 엔진을 제어한다. 상기 제어 로직 회로는 상기 제1 메모리 셀 로우 및 상기 제2 메모리 셀 로우에 대한 상기 에러 발생 횟수를 적어도 포함하는 에러 정보를 상기 에러 정보 레지스터에 기록하고, 상기 에러 정보를 참조하여, 상기 제1 및 제2 메모리 셀 로우들 중 선택된 일부 메모리 셀 로우들에 대하여 ECC 인코딩 동작과 ECC 디코딩 동작을 스킵하도록 상기 ECC 엔진을 제어한다.
본 발명의 실시예들에 따른 메모리 시스템은 반도체 메모리 장치 및 상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 상기 반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 코드(error correction code; 이하 ‘ECC’) 엔진, 에러 정보 레지스터 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 각각이 복수의 동적 메모리 셀들을 포함하는 복수의 메모리 셀 로우들을 구비한다. 상기 제어 로직 회로는 상기 ECC 엔진을 제어한다. 상기 제어 로직 회로는 상기 메모리 셀 로우들 중 적어도 하나의 제1 메모리 셀 로우에 대한 스크러빙 동작에서 상기 제1 메모리 셀 로우의 제1 서브 페이지들에 대하여 제1 ECC 디코딩 동작 및 상기 메모리 셀 로우들 중 적어도 하나의 제2 메모리 셀 로우에 대한 노멀 독출 동작에서 상기 적어도 하나의 제2 메모리 셀 로우의 제2 서브 페이지들에 대한 제2 ECC 디코딩 동작을 수행하여 에러 발생 신호를 제공하도록 상기 ECC 엔진을 제어한다. 상기 제어 로직 회로는 상기 제1 메모리 셀 로우 및 상기 제2 메모리 셀 로우에 대한 상기 에러 발생 횟수를 적어도 포함하는 에러 정보를 상기 에러 정보 레지스터에 기록하고, 상기 에러 정보를 참조하여, 상기 제1 및 제2 메모리 셀 로우들 중 선택된 일부 메모리 셀 로우들에 대하여 ECC 인코딩 동작과 ECC 디코딩 동작을 스킵하도록 상기 ECC 엔진을 제어한다.
본 발명의 실시예들에 따르면, 반도체 메모리 장치가 ECC 엔진을 구비하고, 메모리 셀 로우들에 대한 스크러빙 동작과 노멀 독출 동작에서 획득한 에러 정보를 기초로 일부 메모리 셀 로우 또는 일부 서브 페이지에 대한 영속성 에러 정보를 메모리 컨트롤러에 전달하여, 영속성 에러로 인한 정정 불가능 에러의 발생을 억제할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 4는 본 발명의 실시예들에 따른 도 2의 리프레시 제어 회로를 나타내는 블록도이다.
도 5는 본 발명의 실시예들에 따른 도 4의 리프레시 제어 회로에서 리프레시 클럭 생성기의 일 예를 나타낸다.
도 6은 본 발명의 실시예들에 따른 도 4의 리프레시 제어 회로에서 리프레시 클럭 생성기의 일 예를 나타낸다.
도 7은 메모리 셀들 간의 디스터번스를 설명하기 위한 회로도이다.
도 8은 본 발명의 실시예들에 따른 도 2의 빅팀 어드레스 검출기를 나타낸다.
도 9는 도 8의 빅팀 어드레스 검출기에서 간섭 검출기의 구성을 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 스크러빙 제어 회로의 구성을 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따른 도 10의 스크러빙 제어 회로에서 스크러빙 어드레스 생성기의 구성을 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 도 10의 스크러빙 제어 회로에서 위크 코드워드 어드레스 생성기를 나타낸다.
도 13은 기입 동작에서 도 2의 반도체 메모리 장치를 나타낸다.
도 14는 독출 동작 또는 리프레시 동작에서 도 2의 반도체 메모리 장치를 나타낸다.
도 15는 도 2의 반도체 메모리 장치에서 에러 정보 레지스터를 나타낸다.
도 16은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 ECC 엔진의 구성을 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 도 16의 ECC 디코더를 나타낸다.
도 18 및 도 19는 도 14의 제1 뱅크 어레이의 에러 분포를 나타낸다.
도 20은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 22는 본 발명의 실시예들에 따른 도 21의 반도체 메모리 장치가 3D 칩 구조에 적용되는 예를 나타내는 블록도이다.
도 23은 본 발명의 실시예들에 따른 적층형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100) 및 적어도 하나의 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 외부의 호스트와 반도체 메모리 장치(200) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트의 요청에 따라 반도체 메모리 장치(200)를 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read). 또한, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)를 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치(200)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치(200)는 동적 메모리 셀들을 구비하는 DRAM(dynamic random access), DDR4(double data rate 4) SDRAM(synchronous DRAM), DDR5 SDRAM일 수 있다.
메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 클럭 신호(CLK), 커맨드(CMD) 및 어드레스(ADDR)를 전송하고, 반도체 메모리 장치(200)와 메인 데이터(MD)를 주고받을 수 있다.
반도체 메모리 장치(200)는 또한 에러 정보 신호(EIS)를 메모리 컨트롤러(100)에 전송할 수 있다.
메모리 컨트롤러(100)는 에러 정보 신호(EIS)에 기초하여 반도체 메모리 장치(200)에 포함되는 결함 셀들에 관한 에러 관리 정책을 결정할 수 있다.
반도체 메모리 장치(200)는 메인 데이터(MD)와 패리티 비트들이 저장되는 메모리 셀 어레이(300), 에러 정정 코드(error correction code, 이하 ‘ECC’) 엔진(400), 제어 로직 회로(210), 스크러빙 제어 회로(500) 및 에러 정보 레지스터(580)를 포함할 수 있다.
ECC 엔진(400)은 제어 로직 회로(210)의 제어에 따라 메모리 셀 어레이(300)의 타겟 메모리 셀 로우(타겟 페이지)에 저장될 데이터에 대하여 ECC 인코딩을 수행하고, 타겟 페이지로부터 독출된 데이터에 대하여 ECC 디코딩을 수행할 수 있다.
스크러빙 컨트롤러(500)는 메모리 셀 어레이(300)에 포함되는 복수의 메모리 셀 로우들 중 적어도 하나의 제1 메모리 셀 로우에 대한 스크러빙 동작을 수행하기 위한 스크러빙 어드레스를 생성할 수 있다.
제어 로직 회로(210)는 상기 스크러빙 어드레스가 지정하는 메모리 위치로부터 제1 코드워드에 해당하는 데이터를 독출하고, 상기 제1 코드워드의 적어도 하나의 에러 비트를 정정하고, 상기 정정된 제1 코드워드를 상기 상기 메모리 위치에 재기입하는 스크러빙 동작을 수행하도록 ECC 엔진(400)을 제어할 수 있다.
제어 로직 회로(210)는 독출 동작에서 메모리 셀 어레이(300)에 포함되는 복수의 메모리 셀 로우들 중 적어도 하나의 제2 메모리 셀 로우에 포함되는 서브 페이지들에 대하여 ECC 디코딩을 수행하도록 ECC 엔진(400)을 제어할 수 있다.
제어 로직 회로(210)는 제1 메모리 셀 로우 및 상기 제2 메모리 셀 로우에 대한 에러 발생 횟수를 적어도 포함하는 에러 정보를 상기 에러 정보 레지스터(580)에 기록할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(200)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레시 제어 회로(385), 로우 어드레스 멀티플렉서(240), 칼럼 어드레스 래치(250), 로우 디코더(260), 칼럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), ECC 엔진(400), 스크러빙 제어 회로(500), 빅팀 어드레스 검출기(560), 에러 정보 레지스터(580) 및 데이터 입출력 버퍼(295)를 포함할 수 있다.
메모리 셀 어레이(300)는 제1 내지 제8 뱅크 어레이들(310~380)을 포함할 수 있다. 또한, 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함하고, 칼럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BTL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 칼럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레시 제어 회로(385)로부터 리프레시 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레시 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
리프레시 제어 회로(385)는 제어 로직 회로(210)로부터 제공된 제1 리프레시 제어 신호(IREF1) 또는 제2 리프레시 제어 신호(IREF2)에 응답하여 리프레시 로우 어드레스(REF_ADDR)를 순차적으로 출력할 수 있다.
제어 로직 회로(210)는 메모리 컨트롤러(100)로부터의 커맨드(CMD)가 오토 리프레시 커맨드인 경우에, 오토 리프레시 커맨드가 인가될 때마다 제1 리프레시 제어 신호(IREF1)를 리프레시 제어 회로(385)에 인가할 수 있다.
제어 로직 회로(210)는 메모리 컨트롤러(100)로부터의 커맨드(CMD)가 셀프 리프레시 진입 커맨드인 경우에, 셀프 리프레시 진입 커맨드의 수신 후 셀프 리프레시 탈출 커맨드가 인가될 때까지 활성화되는 제2 리프레시 제어 신호(IREF2)를 리프레시 제어 회로(385)에 인가할 수 있다. 리프레시 제어 회로(385)는 제1 리프레시 제어 신호(IREF1)가 인가될 때 마다 또는 제2 리프레시 제어 신호(IREF2)가 활성화되는 동안에 리프레시 로우 어드레스(REF_ADDR)를 순차적으로 증가시키거나 감소시킬 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA) 또는 스크러빙 로우 어드레스(SBRA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.
칼럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신된 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 칼럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR)를 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 칼럼 디코더는 상응하는 입출력 게이팅 회로를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(COL_ADDR) 또는 스크러빙 칼럼 어드레스(SBCA)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310~380)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에서 독출될 코드워드(CW)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 코드워드(CW)는 ECC 엔진(400)에 의하여 ECC 디코딩이 수행된 후에 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러(100)에 제공될 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에 기입될 메인 데이터(MD)는 ECC 엔진(400)에 제공되고, ECC 엔진(400)은 메인 데이터(MD)에 기초하여 패리티 비트들을 생성하고, 상기 메인 데이터와 상기 패리티 비트들을 입출력 게이팅 회로(290)에 제공하고, 입출력 게이팅 회로(290)는 상기 기입 드라이버들을 통하여 상기 메인 데이터와 상기 패리티 비트들을 상기 하나의 뱅크 어레이의 서브 페이지에 기입할 수 있다.
데이터 입출력 버퍼(295)는 기입 동작에서는 메모리 컨트롤러(100)로부터 제공되는 클럭 신호(CLK)에 기초하여 메인 데이터(MD)를 ECC 엔진(400)에 제공하고, 독출 동작에서는 ECC 엔진(400)으로부터 제공되는 메인 데이터(MD)를 메모리 컨트롤러(100)에 제공할 수 있다.
ECC 엔진(400)은 스크러빙 동작 또는 노멀 독출 동작에서 메모리 셀 어레이(300)의 타겟 페이지의 일부 영역(서브 페이지)으로부터 독출된 코드워드에 대하여 ECC 디코딩을 수행하고, 상기 코드워드의 메인 데이터에서 적어도 하나의 에러 비트가 검출되는 경우, 상기 적어도 에러 비트를 정정하면서, 에러 발생 신호(EGS)를 제어 로직 회로(210)에 제공할 수 있다. 제어 로직 회로(210)는 적어도 하나의 에러 비트가 검출된 상기 코드워드의 로우 어드레스와 컬럼 어드레스를 에러 정보(EINF)로서 에러 정보 레지스터(580)에 기록할 수 있다.
스크러빙 제어 회로(500)는 순차적으로 변화하는 리프레시 로우 어드레스(REF_ADDR)를 카운팅하고, K(K는 2 이상의 자연수)개의 리프레시 로우 어드레스(REF_ADDR)가 카운팅될 때마다, 노멀 스크러빙 어드레스(SCADDR)를 출력할 수 있다. 노멀 스크러빙 어드레스(SCADDR)는 스크러빙 로우 어드레스(SRA)와 스크러빙 칼럼 어드레스(SCA)를 포함할 수 있다. 스크러빙 제어 회로(500)는 제1 스크러빙 모드에서 스크러빙 로우 어드레스(SRA)와 스크러빙 칼럼 어드레스(SCA)를 로우 디코더(260)와 칼럼 디코더(270)에 각각 제공할 수 있다.
빅팀 어드레스 검출기(560)는 로우 어드레스(ROW_ADDR)에 기초하여 메모리 셀 어레이(300)의 제1 메모리 영역에 대한 액세스 횟수를 카운트하고, 상기 카운트된 액세스 횟수가 임계값에 도달하는 경우, 상기 제1 메모리 영역에 인접한 적어도 하나의 이웃 메모리 영역의 빅팀 어드레스(VCT_ADDR)를 생성할 수 있다. 빅팀 어드레스 검출기(560)는 빅팀 어드레스(VCT_ADDR)를 스크러빙 제어 회로(500) 내에 포함되는 어드레스 저장 테이블에 저장할 수 있다.
스크러빙 제어 제어 회로(500)는 제2 스크러빙 모드에서 어드레스 저장 테이블에 빅팀 어드레스(VCT_ADDR)와 관련된 코드워드의 어드레스를 위크 코드워드 어드레스(WCADDR)로 출력할 수 있다. 위크 코드워드 어드레스(WCADDR)는 위크 코드워드 로우 어드레스(WCRA) 및 위크 코드워드 칼럼 어드레스(WCCA)를 포함할 수 있다. 스크러빙 제어 회로(500)는 제2 스크러빙 모드에서 위크 코드워드 로우 어드레스(WCRA) 및 위크 코드워드 칼럼 어드레스(WCCA)를 로우 디코더(260)와 칼럼 디코더(270)에 각각 제공할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 상기 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다.
특히 제어 로직 회로(210)는 커맨드(CMD)를 디코딩하여 입출력 게이팅 회로 블록(290)을 제어하는 제1 제어 신호(CTL1), ECC 엔진(400)을 제어하는 제2 제어 신호(CTL2), 스크러빙 제어 회로(500)를 제어하는 제3 제어 신호(CTL3) 빅팀 어드레스 검출기(560)를 제어하는 제4 제어 신호(CTL4) 및 에러 정보 레지스터(580)를 제어하는 제5 제어 신호(CTL4)를 생성할 수 있다. 제어 로직 회로(210)는 또한 리프레시 주기와 관련된 모드 신호(MS)를 리프레시 제어 회로(245)에 제공할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(210)의 동작 온도를 나타내는 온도 신호(미도시)에 기초하여 모드 신호(MS)를 생성할 수 있다.
에러 정보 레지스터(580)는 저장된 에러 정보(EINF)중에서 영속성 에러를 나타내는 정보를 에러 정보 신호(EIS)로서 메모리 컨트롤러(100)에 제공할 수 있다. 에러 정보 레지스터(580)는 제5 제어 신호(CTL5)에 응답하여 에러 정보 신호(EIS)를 전용 핀 또는 데이터 입출력 핀을 통하여 메모리 컨트롤러(100)에 제공할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 3을 참조하면, 제1 뱅크 어레이(310)는 복수개의 워드라인들(WL1~WLm, m은 2이상의 정수), 복수개의 비트라인들(BL1~BLn, n은 2이상의 정수), 그리고 워드라인들(WL1~WLm)과 비트라인들(BL1~BLn) 사이의 교차점에 배치되는 복수개의 동적 메모리 셀들(MCs)을 포함한다. 동적 메모리 셀들(MCs) 각각은 워드라인들(WL1~WLm) 각각과 비트라인들(BL1~BLn) 각각에 연결되는 셀 트랜지스터 및 상기 셀 트랜지스터에 연결되는 셀 커패시터를 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 2의 리프레시 제어 회로를 나타내는 블록도이다.
도 4를 참조하면, 리프레시 제어 회로(385)는 리프레시 클럭 생성기(390) 및 리프레시 카운터(397)를 포함할 수 있다.
리프레시 클럭 생성기(390)는 제1 리프레시 제어 신호(IREF1), 제2 리프레시 제어 신호(IREF2) 및 모드 신호(MS)에 기초하여 리프레시 클럭 신호(RCK)를 생성할 수 있다. 여기서 모드 신호(MS)는 리프레시 클럭(RCK)의 주기를 결정하는 신호이다. 상술한 바와 같이, 리프레시 클럭 생성기(390)는 제1 리프레시 제어 신호(IREF1)가 인가될 때마다 또는 제2 리프레시 제어 신호(IREF2)가 활성화되는 동안에 리프레시 클럭 신호(RCK)를 생성할 수 있다.
리프레시 카운터(397)는 리프레시 클럭 신호(RCK)의 주기마다 카운팅 동작을 수행하여 메모리 셀 로우들 각각을 지정하는 리프레쉬 로우 어드레스(REF_ADDR)를 생성할 수 있다.
도 5는 본 발명의 실시예들에 따른 도 4의 리프레시 제어 회로에서 리프레시 클럭 생성기의 일 예를 나타낸다.
도 5를 참조하면, 리프레시 클럭 생성기(390a)는 복수의 발진기들(391, 392, 393), 멀티플렉서(394) 및 디코더(395a)를 포함할 수 있다. 디코더(395a)는 제1 리프레시 제어 신호(IREF1), 제2 리프레시 제어 신호(IREF2) 및 모드 신호(MS)를 디코딩하여 클럭 제어 신호(RCS1)를 출력할 수 있다. 복수의 발진기들(391, 392, 393)은 서로 다른 주기를 가지는 리프레시 클럭 신호들(RCK1, RCK2, RCK3)을 발생한다. 멀티플렉서(394)는 클럭 제어 신호(RCS1)에 응답하여 복수의 리프레시 클럭 신호들(RCK1, RCK2, RCK3) 중에서 어느 하나를 선택하여, 리프레시 클럭 신호(RCK)로서 출력한다.
도 6은 본 발명의 실시예들에 따른 도 4의 리프레시 제어 회로에서 리프레시 클럭 생성기의 일 예를 나타낸다.
도 6을 참조하면, 리프레시 클럭 생성기(390b)는 디코더(395b), 바이어스부(396a) 및 발진기(396b)를 포함할 수 있다. 디코더(395b)는 제1 리프레시 제어 신호(IREF1), 제2 리프레시 제어 신호(IREF2) 및 모드 신호(MS)를 디코딩하여 클럭 제어 신호(RCS2)를 출력할 수 있다. 바이어스부(396a)는 클럭 제어 신호(RCS2)에 응답하여 제어 전압(VCON)을 발생할 수 있다. 발진기(396b)는 제어 전압(VCON)에 따라, 그 주기가 가변되는 리프레시 클럭 신호(RCK)를 발생할 수 있다.
도 7은 메모리 셀들 간의 디스터번스를 설명하기 위한 회로도이다.
도 7을 참조하면, 본 발명의 반도체 메모리 장치는 메모리 셀들(51, 52, 53)과 비트 라인 감지 증폭기(60)를 포함한다.
메모리 셀들(51, 52, 53) 각각은 동일한 비트 라인(BTL)에 연결된 것으로 가정한다. 그리고 메모리 셀(51)은 워드 라인(WL<g-1>)에, 메모리 셀(52)은 워드 라인(WL<g>)에, 그리고 메모리 셀(53)은 워드 라인(WL<g+1>)에 연결된다.
메모리 셀(51)은 액세스 트랜지스터(CT1)와 셀 커패시터(CC1)를 포함한다. 액세스 트랜지스터(CT1)의 게이트 단은 워드 라인(WL<g-1>)에 연결되고, 일단은 비트 라인(BTL)에 연결된다. 메모리 셀(52)은 액세스 트랜지스터(CT2)와 셀 커패시터(CC2)를 포함한다. 액세스 트랜지스터(CT2)의 게이트 단은 워드 라인(WL<g>)에, 일단은 비트 라인(BTL)에 연결된다. 그리고 메모리 셀(53)은 액세스 트랜지스터(CT3)와 셀 커패시터(CC3)를 포함한다. 액세스 트랜지스터(CT3)의 게이트 단은 워드 라인(WL<g+1>)에 연결되고, 일단은 비트 라인(BTL)에 연결된다.
비트 라인 감지 증폭기(60)는 비트 라인들(BTL, BTLB) 중에 저전위 비트 라인을 방전하는 N 감지 증폭기(NSA)와 비트 라인들(BTL, BTLB) 중에 고전위 비트 라인을 충전하는 P 감지 증폭기(PSA)를 포함할 수 있다.
리프레시 동작시에, 비트 라인 감지 증폭기(60)는 N 감지 증폭기(NSA) 또는 P 감지 증폭기(PSA)를 통해서 저장된 데이터를 선택된 메모리 셀에 재기입하게 될 것이다. 기입 동작이나 독출 동작시 워드 라인(WL<q>)에 부스팅 전압(예를 들면, Vpp)이 제공될 것이다.
그러면, 용량성 커플링(Capacitive Coupling) 효과에 의해서 인접한 워드 라인(WL<g-1>, WL<g+1>)의 전압은 선택 전압이 제공되지 않았음에도 상승하게 될 것이다. 이러한 용량성 커플링은 워드 라인들 간의 기생성 용량(Ccl1, Ccl2)으로 도시하였다. 리프레시 동작이 진행되지 않는 기간 동안에 워드 라인(WL<g>)이 반복적으로 액세스되면, 워드 라인(WL<g-1>, WL<g+1>)에 연결된 메모리 셀들(51, 53)의 셀 커패시터들(CC1, CC3)에 저장된 전하는 점점 누설될수 있다. 이 경우, 셀 커패시터(CC1)에 저장된 논리 '0'과 셀 커패시터(CC3)에 저장된 논리 '1'의 신뢰성은 보장되기 어렵다. 따라서, 적절한 시점에 워드 라인(WL<g-1>, WL<g+1>)에 연결된 메모리 셀들에 대한 스크러빙 동작이 필요하다.
도 8은 본 발명의 실시예들에 따른 도 2의 빅팀 어드레스 검출기를 나타낸다.
도 8을 참조하면, 빅팀 어드레스 검출기(560)는 간섭 검출기(570) 및 빅팀 어드레스 생성기(575)를 포함할 수 있다.
간섭 검출기(570)는 로우 어드레스(ROW_ADDR)에 기초하여 상기 제1 메모리 영역(또는 적어도 하나의 메모리 셀 로우)에 대한 액세스 횟수를 카운트하여 정해진 시간 동안에 상기 제1 메모리 영역에 대한 액세스 횟수가 임계값에 도달하면 검출 신호(DET1)를 생성할 수 있다.
빅팀 어드레스 생성기(575)는 검출 신호(DET1)에 응답하여 적어도 하나의 빅팀 어드레스(VCT_ADDR1, VCT_ADDR2)를 생성할 수 있다. 적어도 하나의 빅팀 어드레스(VCT_ADDR1, VCT_ADDR2)는 상기 제1 메모리 영역에 인접한 제2 메모리 영역 및 제3 메모리 영역을 지정하는 로우 어드레스일 수 있다. 빅팀 어드레스 생성기(575)는 빅팀 어드레스(VCT_ADDR1, VCT_ADDR2)들을 스크러빙 제어 회로(500)의 어드레스 저장 테이블에 제공할 수 있다.
도 9는 도 8의 빅팀 어드레스 검출기에서 간섭 검출기의 구성을 나타내는 블록도이다.
도 9를 참조하면, 간섭 검출기(570)는 액세스 카운터(571), 임계값 레지스터(573) 및 비교기(575)를 포함할 수 있다.
액세스 카운터(571)는 로우 어드레스(ROW_ADDR)에 기초하여 특정 어드레스(또는 특정 메모리 영역)에 대한 액세스 횟수를 카운팅할 수 있다. 예를 들면, 액세스 카운터(571)는 특정 워드 라인에 대한 액세스 횟수를 카운트할 수 있다. 액세스 횟수는 특정 워드 라인에 대해, 또는 적어도 2개의 워드 라인들로 구성되는 워드 라인 그룹에 대해 카운트될 수 있다. 뿐만 아니라, 액세스 횟수의 카운트는 특정 블록 단위, 뱅크 단위, 그리고 칩 단위로 수행될 수도 있을 것이다.
임계값 레지스터(573)는 특정 워드 라인이나 메모리 단위에서 데이터의 신뢰성을 보장할 수 있는 최대 간섭 발생 횟수를 저장한다. 예를 들면, 하나의 워드 라인에 대한 임계값이 임계값 레지스터(573)에 저장될 수도 있을 것이다. 또는 하나의 워드 라인 그룹이나, 하나의 블록, 하나의 뱅크 단위, 하나의 칩에 대한 임계값이 임계값 레지스터(573)에 저장될 수 있을 것이다.
비교기(575)는 임계값 레지스터(464)에 저장된 임계값과 액세스 카운트(571)에 의해서 카운트되는 특정 메모리 영역에 대한 액세스 횟수를 비교한다. 만일, 카운트된 액세스 횟수가 임계값에 도달하는 메모리 영역이 존재하는 경우, 비교기(575)는 검출 신호(DET1)를 생성할 수 있다.
도 10은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 스크러빙 제어 회로의 구성을 나타내는 블록도이다.
도 10을 참조하면, 스크러빙 제어 회로(500)는 카운터(505), 스크러빙 어드레스 생성기(510) 및 위크 코드워드 어드레스 생성기(520)를 포함할 수 있다.
카운터(505)는 리프레시 로우 어드레스(REF_ADDR)를 카운팅하되, 리프레시 로우 어드레스(REF_ADDR)가 카운팅 제어 신호(CCS)가 지정하는 횟수만큼 카운팅되면, 제1 구간 동안에 활성화되는 내부 스크러빙 신호(ISRB)를 생성한다. 상기 제1 구간은 하나의 메모리 셀 로우를 리프레시하는데 필요한 시간에 해당할 수 있다.
스크러빙 어드레스 생성기(510)는 내부 스크러빙 신호(ISRB) 및 스크러빙 모드 신호(SMS)에 응답하여, 제1 스크러빙 모드에서, 메모리 셀 로우들 각각에 포함되는 코드워드들에 대한 노멀 스크러빙 동작과 관련된, 순차적으로 변화하는 노멀 스크러빙 어드레스(SCADDR)를 생성할 수 있다.
노멀 스크러빙 어드레스(SCADDR)는 스크러빙 로우 어드레스(SRA)와 스크러빙 칼럼 어드레스(SCA)를 포함할 수 있다. 스크러빙 로우 어드레스(SRA)는 제1 뱅크 어레이(310)의 하나의 페이지를 지정할 수 있고, 스크러빙 칼럼 어드레스(SCA)는 상기 하나의 페이지들에 포함되는 코드워드들 중 하나를 지정할 수 있다. 스크러빙 어드레스 생성기(510)는 스크러빙 로우 어드레스(SRA)는 대응되는 로우 디코더에 제공하고, 스크러빙 칼럼 어드레스(SCA)는 대응되는 칼럼 디코더에 제공할 수 있다.
노멀 스크러빙 어드레스(SCADDR)에 기초하여 수행되는 스크러빙 동작은 메모리 셀 어레이(300)에 포함되는 모든 코드워드들에 대하여 순차적으로 수행되므로, 노멀 스크러빙 동작이라 호칭될 수 있다.
위크 코드워드 어드레스 생성기(520)는 내부 스크러빙 신호(ISRB) 및 스크러빙 모드 신호(SMS)에 응답하여, 제2 스크러빙 모드에서, 제1 뱅크 어레이(310)의 위크 코드워드들에 대한 스크러빙 동작에 관련된 위크 코드워드 어드레스(WCADDR)를 생성할 수 있다. 위크 코드워드 어드레스(WCADDR)는 위크 코드워드 로우 어드레스(WCRA)와 위크 코드워드 칼럼 어드레스(WCCA)를 포함할 수 있다. 스크러빙 모드 신호(SMS)는 제1 로직 레벨일 경우, 제1 스크러빙 모드를 나타낼 수 있고, 제2 로직 레벨일 경우, 제2 스크러빙 모드를 나타낼 수 있다. 위크 코드워드 어드레스 생성기(520)는 위크 코드워드 로우 어드레스(WCRA)는 대응되는 로우 디코더에 제공하고, 위크 코드워드 칼럼 어드레스(WCCA)는 대응되는 제1 칼럼 디코더에 제공할 수 있다.
위크 코드워드 어드레스 생성기(520)는 내부에 어드레스 저장 테이블을 포함하여 빅팀 어드레스(VCT_ADDR)에 관련된 코드워드들의 어드레스들을 저장할 수 있다. 위크 코드워드 어드레스(WCADDR)에 기초하여 수행되는 스크러빙 동작은 위크 코드워드들에 대하여 수행되므로 타겟 스크러빙 동작이라 호칭될 수 있다.
도 11은 본 발명의 실시예들에 따른 도 10의 스크러빙 제어 회로에서 스크러빙 어드레스 생성기의 구성을 나타내는 블록도이다.
도 11을 참조하면, 스크러빙 어드레스 생성기(510)는 페이지 세그먼트 카운터(511) 및 로우 카운터(513)를 포함할 수 있다.
페이지 세그먼트 카운터(511)는 내부 스크러빙 신호(ISRB) 및 스크러빙 모드 신호(SMS)에 응답하여, 제1 스크러빙 모드에서, 내부 스크러빙 신호(ISRB)가 활성화되는 동안에 스크러빙 칼럼 어드레스(SCA)를 하나씩 증가시키고, 스크러빙 칼럼 어드레스(SCA)가 최대값에 도달할 때마다 최대 어드레스 검출 신호(MADT)를 활성화시켜 로우 카운터(513)에 제공하면서 리셋될 수 있다.
로우 카운터(513)는 내부 스크러빙 신호(ISRB) 및 스크러빙 모드 신호(SMS)에 응답하여 내부 스크러빙 신호(ISRB)가 최초로 인가될 때 카운팅 동작을 시작하고, 활성화된 최대 어드레스 검출 신호(MADT)가 인가될 때마다 스크러빙 로우 어드레스(SRA)를 하나씩 증가시킬 수 있다. 따라서, 내부 스크러빙 신호(ISRB)는 하나의 메모리 셀 로우에 대한 리프레쉬 동작이 수행되는 제1 구간 동안에 활성화되므로, 페이지 세그먼트 카운터(511)는 상기 제1 구간 동안에 하나의 페이지의 복수의 코드워드들에 해당하는 스크러빙 칼럼 어드레스(SCA)를 생성할 수 있다.
도 12는 본 발명의 실시예들에 따른 도 10의 스크러빙 제어 회로에서 위크 코드워드 어드레스 생성기를 나타낸다.
도 12를 참조하면, 위크 코드워드 생성기(520)는 테이블 포인터(521), 어드레스 저장 테이블(530) 및 센싱부(540)를 포함할 수 있다.
어드레스 저장 테이블(530)은 메모리 셀 어레이(300)에 포함되는 코드워들 중 위크 코드워드들 각각의 어드레스 정보들(WCRA1~WCRAs, WCCA1~WCCAt, t는 s보다 큰 자연수)을 저장할 수 있다.
위크 코드워드들은 집중 액세스되는 메모리 영역의 이웃 페이지의 코드워드들일 수 있다. 또한 위크 코드워드들은 반도체 메모리 장치(200)의 테스트 시에 에러 비트들이 다른 페이지보다 많이 발생한 페이지의 코드워드들의 전체 또는 일부일 수 있다.
테이블 포인터(521)는 내부 스크러빙 신호(ISRB) 및 스크러빙 모드 신호(SMS)에 응답하여 제2 스크러빙 모드에서 내부 스크러빙 신호(ISRB)가 활성화되는 제1 구간 동안 어드레스 저장 테이블(530)의 위치 정보를 제공하는 포인터 신호(TPS)를 생성하고, 포인터 신호(TPS)를 어드레스 저장 테이블(530)에 제공할 수 있다. 어드레스 저장 테이블(530)은 비휘발성 스토리지로 구성될 수 있다. 도 8의 빅팀 어드레스 생성기(575)가 제공하는 적어도 하나의 빅팀 어드레스(VCT_ADDR1, VCT_ADDR2)가 어드레스 저장 테이블(530)에 저장될 수 있다.
포인터 신호(TPS)는 내부 스크러빙 신호(ISRB)가 활성화되는 제1 구간 동안에 정해진 횟수만큼 순차적으로 증가될 수 있고, 어드레스 저장 테이블(530)은 포인터 신호(TPS)가 인가될 때마다 상응하는 위치에 저장된 위크 코드워드의 어드레스를 위크 코드워드 로우 어드레스(WCRA)와 위크 코드워드 칼럼 어드레스(WCCA)로서 센싱부(540)를 통하여 출력할 수 있다. 위크 코드워드 로우 어드레스(WCRA)는 상응하는 로우 디코더에 제공되고, 위크 코드워드 칼럼 어드레스(WCCA)는 상응하는 칼럼 디코더에 제공될 수 있다.
예를 들어, 특정 메모리 셀 로우에 대하여 복수 번의 스크러빙 동작을 수행하였는데, 상기 메모리 셀 로우에 대한 독출 동작에서 여전히 에러 비트가 검출되는 경우에 상기 메모리 셀 로우는 영속성 결함(permanent fault)을 가진다고 판단된다. 이러한 영속성 결함을 가지는 메모리 셀 로우를 교체하지 않으면 에러 비트가 누적되어 정정불가능한 에러 비트들이 발생할 수 있다. 따라서 제어 로직 회로(210) 또는 메모리 컨트롤러(100)는 상기 영속성 결함을 가지는 메모리 셀 로우를 리페어를 통하여 리던던시 메모리 셀 로우로 교체할 수 있다.
도 13은 기입 동작에서 도 2의 반도체 메모리 장치를 나타낸다.
도 13에서는 제어 로직 회로(210), 제1 뱅크 어레이(310), 입출력 게이팅 회로(290) 및 ECC 엔진(400)이 도시되어 있다.
도 13을 참조하면, 제1 뱅크 어레이(310)는 노멀 셀 어레이(NCA) 및 리던던시 셀 어레이(RCA)를 포함할 수 있다. 노멀 셀 어레이(NCA)는 복수의 제1 메모리 블록들(MB0~MB15, 311, 312, 313)을 포함할 수 있고, 리던던시 셀 어레이(RCA)는 적어도 하나의 제2 메모리 블록(314)을 포함할 수 있다. 제1 메모리 블록들(311, 312, 313)은 메인 데이터(MD)를 저장할 수 있다. 제2 메모리 블록(314)은 ECC 용 및/또는 리던던시 리페어 용 블록이다. 제2 메모리 블록(314)은 제1 메모리 블록들(311, 312, 313)에서 발생하는 불량 셀을 구제하기 위하여 ECC 용, 데이터 라인 리페어 용(data line repair) 및 블록 리페어용(block repair) 것으로 EDB 블록이라 칭할 수 도 있다. 제1 메모리 블록들(311, 312, 313) 각각은 행들 및 열들로 배열되는 복수의 제1 메모리 셀들을 포함하고, 제2 메모리 블록(314)도 행들 및 열들로 배열되는 복수의 제2 메모리 셀들을 포함한다.
입출력 게이팅 회로(290)는 제1 메모리 블록들(311, 312, 313) 및 제2 메모리 블록(294)과 각각 연결되는 복수의 스위칭 회로들(291a~291d)을 포함할 수 있다. 반도체 메모리 장치(200)에서 비트라인들은 액세스할 수 있는 칼럼 로케이션의 최대 수를 나타내는 버스트 길이(burst length, BL)를 지원하기 위하여 버스트 길이에 해당하는 비트라인들이 동시에 액세스될 수 있다. 반도체 메모리 장치(200)는 예시적으로 버스트 길이가 8로 설정될 수 있다.
ECC 엔진(400)은 스위칭 회로들(291a~291d)과 상응하는 제1 데이터 라인들(GIO[0:127]) 및 제2 데이터 라인들(EDBIO[0:7]) 각각을 통하여 연결될 수 있다. 제어 로직 회로(210)는 어드레스(ADDR) 및 커맨드(CMD)를 디코딩하여 스위칭 회로들(291a~291d)을 제어하는 제1 제어 신호(CTL1)를 입출력 게이팅 회로(290a)에 제공하고, 제2 제어 신호(CTL2)를 제2 ECC 엔진(400)에 제공할 수 있다.
커맨드(CMD)가 기입 커맨드인 경우, 제어 로직 회로(210)는 제2 제어 신호(CTL2)를 ECC 엔진(400)에 인가하고, ECC 엔진(400)은 제2 제어 신호(CTL2)에 응답하여 메인 데이터(MD)에 대하여 ECC 인코딩을 수행하여 패리티 비트들을 생성하고, 메인 데이터(MD)와 패리티 비트들을 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공할 수 있다. 제어 로직 회로(210)는 제1 제어 신호(CTL1)를 입출력 게이팅 회로(290)에 인가하여 제1 뱅크 어레이(310)의 하나의 서브 페이지에 코드워드(CW)가 저장되도록 할 수 있다.
도 14는 독출 동작 또는 리프레시 동작에서 도 2의 반도체 메모리 장치를 나타낸다.
도 14를 참조하면, 커맨드(CMD)가 리프레시 동작을 지시하거나 독출 동작을 지시하는 경우, 제어 로직 회로(210)는 제1 제어 신호(CTL1)를 입출력 게이팅 회로(290)에 인가하여 제1 뱅크 어레이(310)의 타겟 페이지의 서브 페이지에 저장된 코드워드(RCW)가 ECC 엔진(400)에 제공되도록 할 수 있다.
리프레시 동작의 경우 ECC 엔진(400)은 제1 메모리 셀 로우의 제1 서브 페이지들의 각각의 코드워드(RCW)에 제1 ECC 디코딩을 수행하고, 코드워드(RCW)가 에러 비트를 포함하는 경우, 에러 비트를 정정하고, 정정된 메인 데이터를 서브 페이지에 재기입하는 스크러빙 동작을 수행한다. 상기 스크러빙 동작을 수행하면서 에러 비트가 검출되는 경우, ECC 엔진(400)은 에러 비트가 검출될 때마다 에러 발생 신호(EGS)를 제어 로직 회로(210)에 제공할 수 있고, 제어 로직 회로(210)의 카운터(214)는 에러 발생 신호(EGS)를 카운팅하여 일부 페이지들 각각에 대한 에러 발생 횟수를 적어도 포함하는 에러 정보(EINF)를 에러 정보 레지스터(580)에 기록할 수 있다. 독출 동작의 경우, ECC 엔진(400)은 제2 메모리 셀 로우의 제2 서브 페이지들 각각의 코드워드(RCW)에 제2 ECC 디코딩을 수행하고, 코드워드(RCW)가 에러 비트를 포함하는 경우, 에러 발생 신호(EGS)을 제어 로직 회로(210)에 제공한다.
여기서 에러 정보(EINF)는 어드레스 정보(ADDINF), 에러 발생 횟수(ECNT), 플래그 정보(FG), 랭킹 정보(RNK), 에러를 포함하는 서브 페이지들의 수(FCWCNT), 최초로 에러 로그 레지스터(460)에 기록되는지 여부를 나타내는 플래그 정보(FG) 및 영속성 결함 정보(PF)를 포함할 수 있다. 제어 로직 회로(210)는 제5 제어 신호(CTL5)를 이용하여 에러 정보 레지스터(580)를 제어하여 영속성 결함을 가지는 메모리 셀 로우 또는 서브 페이지들의 에러 정보가 에러 정보 신호(EIS)로서 메모리 컨트롤러(100)에 전송되도록 한다.
제어 로직 회로(210)는 스크러빙 동작에서 제1 메모리 셀 로우의 제1 서브 페이지에 대한 상기 에러 발생 횟수가 N(N은 2 이상의 자연수)회 이상인 경우, 제1 서브 페이지의 어드레스를 에러 정보 레지스터(580)에 기록하고, 상기 제1 서브 페이지를 영속성 결함으로 기록할 수 있다. 제어 로직 회로(210)는 제1 메모리 셀 로우에 대한 상기 스크러빙 동작이 한 번 수행되는 동안, 제1 메모리 셀 로우의 상기 제1 서브 페이지들에 대한 상기 에러 발생 횟수가 M(M은 2 이상의 자연수)회 이상인 경우, 상기 제1 메모리 셀 로우의 어드레스를 에러 정보 레지스터(580)에 기록하고, 상기 제1 메모리 셀 로우를 영속성 결함으로 기록할 수 있다.
제어 로직 회로(210)는 제2 메모리 셀 로우에 대한 노멀 독출 동작에서, 제2 메모리 셀 로우의 제2 서브 페이지들에 대한 상기 에러 발생 횟수가 M(M은 2 이상의 자연수)회 이상인 경우, 제2 메모리 셀 로우의 어드레스를 에러 정보 레지스터(에 기록하고, 상기 제2 메모리 셀 로우를 영속성 결함으로 기록할 수 있다.
제어 로직 회로(210)는 메모리 셀 로우 또는 서브 페이지가 영속성 결함을 가진다고 기록된 직후부터 영속성 결함을 가지는 메모리 셀 로우 또는 서브 페이지에 대한 ECC 인코딩과 ECC 디코딩을 스킵하도록 ECC 엔진(400)을 제어할 수 있다.
도 15는 도 2의 반도체 메모리 장치에서 에러 정보 레지스터를 나타낸다.
도 15를 참조하면, 에러 정보 레지스터(580)의 인덱스들(Idx1~Idxu, u는 2 이상의 자연수)은 일부 페이지들 각각의 페이지 에러 정보를 포함할 수 있다. 또한 에러 정보 레지스터(580)는 복수의 칼럼들(581~586)을 포함할 수 있다.
칼럼(581)에는 일부 페이지들 각각의 랭킹 정보(RNK)가 기록될 수 있고, 칼럼(582)에는 일부 페이지들 각각의 어드레스 정보(ADDINF)가 기록될 수 있고, 칼럼(583)에는 일부 페이지들 각각의 에러 발생 횟수(ECNT)가 기록될 수 있고, 칼럼(584)에는 일부 페이지들 각각의 에러를 포함하는 서브 페이지들의 수(FCWCNT)가 기록될 수 있고, 칼럼(585)에는 일부 페이지들 각각의 플래그 정보(FG)가 기록될 수 있고, 칼럼(586)에는 일부 페이지들 각각의 영속성 에러 정보(PF)가 기록될 수 있다.
어드레스 정보(ADDINF)는 일부 페이지들 각각의 뱅크 그룹 어드레스(BGA), 뱅크 어드레스(BA) 및 로우 어드레스(RA)를 포함할 수 있다. 랭킹 정보(RNK)는 일부 페이지들 각각의 에러 발생 횟수(ECNT)에 기초한 일부 페이지들의 에러 발생 횟수의 순위를 나타낼 수 있다. 플래그 정보(FG)는 해당 페이지가 에러 정보 레지스터(580)에 처음으로 기록되었는지 여부를 나타낼 수 있다. 영속성 에러 정보(PF)는 해당 페이지 또는 해당 페이지의 서브 페이지가 영속성 에러를 가지는지 여부를 나타낼 수 있다.
도 16은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 ECC 엔진의 구성을 나타내는 블록도이다.
도 16을 참조하면, ECC 엔진(400)은 선택 회로들(405, 407), ECC 인코더(410), ECC 디코더(430)를 포함할 수 있다.
선택 회로(405)는 제1 선택 신호(SS1)에 응답하여 메인 데이터(MD)를 노멀 셀 어레이(NCA) 및 ECC 인코더(410) 중 하나에 제공한다. ECC 인코더(410)는 제1 뱅크 어레이(310)의 노멀 셀 어레이(NCA)에 저장될 기입 데이터(WMD)와 관련된 패리티 비트들(PRT)를 생성할 수 있다.
선택 회로(407)는 제2 선택 신호(SS2)에 응답하여 제1 뱅크 어레이(310)로부터 독출된 독출 데이터(RMD)를 데이터 입출력 버퍼(295)에 제공하거나 ECC 디코더(430)에 제공한다.
ECC 디코더(430)는 독출 데이터(RMD)와 패리티 비트들(PRT)을 이용하여 독출 데이터(RMD)에 대하여 ECC 디코딩을 수행할 수 있다. ECC 디코딩의 수행 결과, 독출 데이터(RMD)가 적어도 하나의 에러 비트를 포함하는 경우, ECC 디코더(430)는 에러 발생 신호(EGS)를 제어 로직 회로(210)에 제공하고, 독출 데이터(RMD)의 에러 비트를 정정하여 정정된 메인 데이터(C_MD)를 출력할 수 있다.
ECC 인코더(410)는 single error correction(SEC) 코드를 사용하여 ECC 인코딩을 수행할 수 있고, ECC 디코더(430)는 SEC 코드를 사용하여 ECC 디코딩을 수행할 수 있다. 제1 선택 신호(SS1)와 제2 선택 신호(SS2)는 제2 제어 신호(CTL2)에 포함될 수 있다.
도 17은 본 발명의 실시예들에 따른 도 16의 ECC 디코더를 나타낸다.
도 17를 참조하면, ECC 디코더(430)는 신드롬 생성 회로(440), XOR 게이트(451), 에러 로케이터(460) 및 데이터 정정기(470)를 포함할 수 있다. 신드롬 생성 회로(440)는 체크 비트 생성기(441) 및 신드롬 생성기(443)를 포함할 수 있다.
체크 비트 생성기(441)는 XOR 어레이 연산을 이용하여 독출 데이터(RMD)에 기초하여 체크 비트들(CHB)을 생성하고, 신드롬 생성기(443)는 패리티 비트들(PRT)과 체크 비트들(CHB)의 상승하는 비트들을 비교하여 신드롬(SDR)을 생성한다.
에러 로케이터(460)는 신드롬(SDR)의 비트들이 모두 제로가 아닌 경우, 신드롬(SDR)을 디코딩하여 독출 데이터(RMD)에 포함되는 에러 비트의 위치를 나타내는 에러 위치 신호(EPS)를 데이터 정정기(470)에 제공한다. 에러 로케이터(460)는 또한 독출 데이터(RMD)에 에러 비트가 포함되는 경우, 에러 발생 신호(EGS)를 제어 로직 회로(210)에 제공한다.
데이터 정정기(470)는 독출 데이터(RMD)를 수신하고, 독출 데이터(RMD)에 에러 비트가 포함되는 경우, 에러 위치 신호(EPS)에 기초하여 독출 데이터(RMD)의 에러 비트를 정정하여 정정된 메인 데이터(C_MD)를 출력한다.
메모리 컨트롤러(100)는 에러 정보 레지스터(580)의 에러 정보를 기초로 하여 영속성 에러를 가지는 메모리 셀 로우 또는 서브 페이지의 에러 관리 정책을 결정할 수 있다.
도 18 및 도 19는 도 14의 제1 뱅크 어레이의 에러 분포를 나타낸다.
도 18을 참조하면, 제1 뱅크 어레이(310a)의 영역들(311a, 313a)은 순시적 에러 비트(EB)를 포함하고, 영역(312a)의 서브 페이지는 영속성 에러(PEB)를 포함한다. 따라서 제어 로직 회로(210)는 영역들(311a, 313a)에 대하여는 ECC 동작을 수행하고(ECC ON), 영역(312a)의 서브 페이지에 대하여는 ECC 인코딩과 ECC 디코딩을 스킵하도록(ECC OFF) ECC 엔진(400)을 제어한다.
도 19를 참조하면, 제1 뱅크 어레이(310b)의 영역들(311b, 313b)의 페이지들은 각각 순시적 에러 비트(EB)를 포함하고, 영역(312a)의 페이지는 M 개 이상의 순시적 에러(EB)를 포함한다. 따라서 제어 로직 회로(210)는 영역들(311b, 313b)에 대하여는 ECC 동작을 수행하고(ECC ON), 영역(312b)의 서브 페이지들에 대하여는 ECC 인코딩과 ECC 디코딩을 스킵하도록(ECC OFF) ECC 엔진(400)을 제어한다. 만일 영속성 에러를 가지는 서브 페이지들 또는 페이지에 대하여 ECC 인코딩과 ECC 디코딩을 스킵하지 않으면, 메모리 컨트롤러(100)는 영속성 에러의 존재를 알 수 없고, 영속성 단일 비트 에러는 정정불가능한 에러로 전파될 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 2 내지 도 20을 참조하면, 복수의 메모리 셀 로우들을 구비하는 메모리 셀 어레이(300)를 포함하는 반도체 메모리 장치(200)의 동작 방법에서는 ECC 엔진(400)는 독출 동작 또는 스크러빙 동작에서 타겟 페이지의 서브 페이지들에 대하여 ECC 디코딩을 순차적으로 수행한다(S110). ECC 디코딩의 결과 서브 페이지에서 에러가 검출되면, ECC 엔진(400)은 에러 발생 신호(EGS)를 제어 로직 회로(210)에 제공하고, 제어 로직 회로(210)는 에러 정보(EINF)를 에러 정보 레지스터(580)에 기록한다(S120).
제어 로직 회로(210)는 에러 정보 레지스터(580)에 기록된 에러 정보(EINF)를 참조하여, 영속성 에러를 가지는 서브 페이지 또는 메모리 셀 로우(선택된 메모리 영역)에 대하여 ECC 인코딩과 ECC 디코딩을 스킵하도록 ECC 엔진(400)을 제어한다(S130). 제어 로직 회로(210)는 에러 정보 레지스터(580)를 제어하여 선택된 메모리 영역의 에러 정보가 메모리 컨트롤러(100)에 전달되도록 한다(S140). 메모리 컨트롤러(100)는 전달된 에러 정보에 기초하여 영속성 에러를 가지는 서브 페이지 또는 메모리 셀 로우에 대한 에러 관리 정책을 결정할 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 21를 참조하면, 반도체 메모리 장치(600)는, 스택드 칩 구조에서 소프트 데이터 페일의 분석 및 구제 기능을 제공하기 위해 제1 그룹 다이(610)와 제2 그룹 다이(620)를 포함할 수 있다.
상기 제1 그룹 다이(610)는 적어도 하나의 버퍼 다이(611)를 포함할 수 있고, 제2 그룹 다이(620)는 버퍼 다이(611)의 상부에 적층되고 복수의 관통 실리콘 비아(이하 TSV) 라인들을 통해 데이터를 통신하는 복수의 메모리 다이들(620-1,620-2,...,620-p)을 포함할 수 있다.
상기 복수의 메모리 다이들(620-1,620-2,...,620-p) 중 적어도 하나는 워드라인들과 비트라인들에 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함하는 셀 코어(622)를 포함할 수 있다.
버퍼 다이(611)는 복수의 TSV 라인들을 통해 수신되는 전송 데이터에 전송 에러가 발생된 경우에 전송 패리티 비트들을 이용하여 전송 에러를 정정함에 의해 에러 정정된 데이터를 ECC 엔진(612)과 에러 정보를 기록하는 에러 정보 레지스터(613)를 포함할 수 있다.
ECC 엔진(612)은 도 16의 ECC 엔진(400)으로 구성될 수 있고, 에러 정보 레지스터(613)는 도 15의 에러 정보 레지스터(580)로 구성될 수 있다. 또한, 도시하지는 않았지만, 버퍼 다이(611)는 상술한 리프레시 제어 회로 및 스크러빙 컨트롤러 등을 포함할 수 있다.
반도체 메모리 장치(600)는 상기 TSV 라인들을 통해 상기 데이터 및 제어 신호들을 통신하는 스택 칩 타입 메모리 장치 혹은 스택드 메모리 장치일 수 있다. 상기 TSV 라인들은 실리콘 관통 전극들로도 칭해질 수 있다.
전송 데이터에 발생된 전송 에러는 상기 TSV 라인들에서 발생되는 노이즈에 기인하여 생성될 수 있다. 상기 TSV 라인들에서 발생되는 노이즈에 기인하여 생성되는 데이터 페일은 메모리 다이 자체에 기인하여 발생되는 데이터 페일과는 구별되는 것이므로 소프트 데이터 페일일 수 있다. 이러한 소프트 데이터 페일은 전송로 전송 페일에 의해 발생된 것이므로 ECC 동작 구현에 의해 검출 및 구제될 수 있다.
전송 데이터가 128비트인 경우에 상기 전송 패리티 비트들은 8비트로 설정될 수 있다. 실시예들에 따라서, 설정되는 비트수는 가변될 수 있다.
따라서, 하나의 메모리 다이(620-p)에 형성되는 데이터 TSV 라인 그룹(632)은 128개의 TSV 라인들(L1~Lp)로 구성될 수 있고, 패리티 TSV 라인 그룹(634)은 8개의 TSV 라인들(L10~Lq)로 구성될 수 있다. 데이터 TSV 라인 그룹(632)의 TSV 라인들라인들(L1~Lp)과 패리티 TSV 라인 그룹(634)의 TSV 라인들(L10~Lq)은 복수의 메모리 다이들(620-1~620-p)의 사이에 대응적으로 형성된 마이크로 범프(MCB)들에 연결될 수 있다.
복수의 메모리 다이들(620-1~620-p) 중 적어도 하나는 하나의 액세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 DRAM 셀들을 가질 수 있다.
반도체 메모리 장치(600)는 데이터 버스(B10)를 통해 외부의 메모리 컨트롤러와 통신하기 위해 3D 칩 구조 또는 2.5D 칩 구조를 가질 수 있다. 상기 버퍼 다이(610)는 데이터 버스(B10)를 통해 메모리 컨트롤러 연결될 수 있다.
도 22는 본 발명의 실시예들에 따른 도 21의 반도체 메모리 장치가 3D 칩 구조에 적용되는 예를 나타내는 블록도이다.
도 22는 인터포저 층의 개재 없이 호스트와 HBM을 직접 적으로 연결한 3D 칩 구조(700)를 나타낸다.
도 22를 참조하면, PCB(720)의 상부에는 플립 칩 범프(FB)들을 통해 SoC, CPG, 혹은 GPU 일 수 있는 호스트 다이(710)가 배치된다. 상기 호스트 다이(710)의 상부에는 제2 그룹 다이(620)와 같은 HBM 구조를 형성하기 위한 메모리 다이들(D11~D14)이 적층된다.
도 22에서는 도 21의 버퍼 다이(610) 혹은 로직 다이가 생략되어 있으나, 버퍼 다이(610)는 메모리 다이(D11)와 호스트 다이(710) 사이에 배치될 수 있다. HBM 구조를 구현하기 위해 메모리 다이들(D11~D14)에는 실리콘 관통 전극이라 불려지는 TSV 라인들이 형성된다. TSV 라인들은 메모리 다이들 사이에 형성된 마이크로 범프(MCB)들과 전기적으로 연결될 수 있다.
도 23은 본 발명의 실시예들에 따른 적층형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
도 23을 참조하면, 반도체 패키지(900)는 하나 이상의 적층형 메모리 장치(910) 및 메모리 컨트롤러(920)를 포함할 수 있다.
상기 적층형 메모리 장치(910) 및 메모리 컨트롤러(920)는 인터포저(Interposer, 930) 상에 장착되고, 적층형 메모리 장치(910) 및 메모리 컨트롤러(920)가 장착된 인터포저(930)는 패키지 기판(940) 상에 장착될 수 있다. 메모리 컨트롤러(920) 도 1의 메모리 컨트롤러(100)와 실질적으로 동일한 기능을 수행할 수 있다.
적층형 메모리 장치(910)는 다양한 형태로 구현이 가능하며, 일 실시예에 따라 적층형 메모리 장치(910)는 다수 개의 레이어들이 적층된 HBM(High Bandwidth Memory) 형태의 메모리 장치일 수 있다. 이에 따라, 적층형 메모리 장치(910)는 버퍼 다이 및 복수의 메모리 다이들을 포함하고 상기 버퍼 다이는 상술한 ECC 엔진과 에러 정보 레지스터를 포함할 수 있고, 복수의 메모리 다이들은 각각 메모리 셀 어레이를 구비할 수 있다. 따라서 적층형 메모리 장치(910)는 에러 발생 횟수에 기초하여 일부 메모리 셀 로우 또는 일부 페이지들에 대한 ECC 인코딩과 ECC 디코딩을 스킵하도록 ECC 엔진을 제어하고 영속성 에러에 관한 정보를 메모리 컨트롤러(920)에 제공할 수 있다.
인터포저(930) 상에는 다수 개의 적층형 메모리 장치(910)들이 장착될 수 있으며, 메모리 컨트롤러(920)는 다수개의 적층형 메모리 장치(910)들과 통신할 수 있다.
일 예로서, 적층형 메모리 장치(910)들 각각과 메모리 컨트롤러(920)는 물리 영역을 포함할 수 있으며, 물리(PHY) 영역을 통해 적층형 메모리 장치(910)들과 메모리 컨트롤러(920) 사이에서 통신이 수행될 수 있다. 한편, 적층형 메모리 장치(910)가 직접 액세스 영역을 포함하는 경우, 패키지 기판(940)의 하부에 장착되는 도전 수단(예컨대, 솔더볼(950)) 및 직접 액세스 영역을 통해 테스트 신호가 스택형 메모리 장치(910) 내부로 제공될 수 있다.
본 발명은 복수의 동적 메모리 셀들과 ECC 엔진을 채용하는 반도체 메모리 장치를 사용하는 다양한 시스템에 적용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 각각이 복수의 동적 메모리 셀들을 포함하는 복수의 메모리 셀 로우들을 구비하는 메모리 셀 어레이;
    에러 정정 코드(error correction code; 이하 ‘ECC’) 엔진;
    에러 정보 레지스터; 및
    상기 ECC 엔진을 제어하는 제어 로직 회로를 포함하고,
    상기 제어 로직 회로는 상기 메모리 셀 로우들 중 적어도 하나의 제1 메모리 셀 로우에 대한 스크러빙 동작에서 상기 제1 메모리 셀 로우의 제1 서브 페이지들에 대하여 제1 ECC 디코딩 동작 및 상기 메모리 셀 로우들 중 적어도 하나의 제2 메모리 셀 로우에 대한 노멀 독출 동작에서 상기 적어도 하나의 제2 메모리 셀 로우의 제2 서브 페이지들에 대한 제2 ECC 디코딩 동작을 수행하여 에러 발생 신호를 제공하도록 상기 ECC 엔진을 제어하고,
    상기 제어 로직 회로는 상기 제1 메모리 셀 로우 및 상기 제2 메모리 셀 로우에 대한 상기 에러 발생 횟수를 적어도 포함하는 에러 정보를 상기 에러 정보 레지스터에 기록하고, 상기 에러 정보를 참조하여, 상기 제1 및 제2 메모리 셀 로우들 중 선택된 일부 메모리 셀 로우들에 대하여 ECC 인코딩 동작과 ECC 디코딩 동작을 스킵하도록 상기 ECC 엔진을 제어하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제어 로직 회로는,
    상기 제1 서브 페이지들 각각으로부터 제1 코드워드에 해당하는 데이터를 독출하고, 상기 제1 코드워드의 적어도 하나의 에러 비트를 정정하는 상기 제1 ECC 디코딩 동작을 수행하고, 상기 정정된 제1 코드워드를 상기 서브 페이지들 각각이 저장된 메모리 위치에 재기입하여 상기 스크러빙 동작을 수행하도록 상기 ECC 엔진을 제어하고,
    상기 제2 서브 페이지들 각각으로부터 제2 코드워드에 해당하는 데이터를 독출하고, 상기 제2 코드워드의 적어도 하나의 에러 비트를 정정하고, 정정된 제2 코드워드를 출력하는 상기 제2 ECC 디코딩 동작을 수행하도록 상기 ECC 엔진을 제어하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제어 로직 회로는 상기 메모리 셀 로우들에 대한 상기 스크러빙 동작이 복수 횟수 수행되는 동안, 상기 제1 메모리 셀 로우의 제1 서브 페이지에 대한 상기 에러 발생 횟수가 N(N은 2 이상의 자연수)회 이상인 경우, 상기 제1 서브 페이지의 어드레스를 상기 에러 정보 레지스터에 기록하고, 상기 제1 서브 페이지를 영속성 결함으로 기록하고,
    상기 제어 로직 회로는 상기 제1 서브 페이지를 영속성 결함으로 기록된 직후부터 상기 제1 서브 페이지에 대한 상기 ECC 디코딩 동작과 상기 ECC 인코딩 동작을 스킵하도록 상기 ECC 엔진을 제어하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 제어 로직 회로는 상기 제1 메모리 셀 로우에 대한 상기 스크러빙 동작이 한 번 수행되는 동안, 상기 제1 메모리 셀 로우의 상기 제1 서브 페이지들에 대한 상기 에러 발생 횟수가 M(M은 2 이상의 자연수)회 이상인 경우, 상기 제1 메모리 셀 로우의 어드레스를 상기 에러 정보 레지스터에 기록하고, 상기 제1 메모리 셀 로우를 영속성 결함으로 기록하고,
    상기 제어 로직 회로는 상기 제1 메모리 셀 로우가 영속성 결함으로 기록된 직후부터 상기 제1 메모리 셀 로우의 상기 제1 서브 페이지들에 대한 상기 ECC 디코딩 동작과 상기 ECC 인코딩 동작을 스킵하도록 상기 ECC 엔진을 제어하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 제어 로직 회로는 상기 제2 메모리 셀 로우에 대한 상기 노멀 독출 동작에서, 상기 제2 메모리 셀 로우의 상기 제2 서브 페이지들에 대한 상기 에러 발생 횟수가 M(M은 2 이상의 자연수)회 이상인 경우, 상기 제2 메모리 셀 로우의 어드레스를 상기 에러 정보 레지스터에 기록하고, 상기 제2 메모리 셀 로우를 영속성 결함으로 기록하고,
    상기 제어 로직 회로는 상기 제2 메모리 셀 로우가 영속성 결함으로 기록된 직후부터 상기 제2 메모리 셀 로우의 상기 제2 서브 페이지들에 대한 상기 ECC 디코딩 동작과 상기 ECC 인코딩 동작을 스킵하도록 상기 ECC 엔진을 제어하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 제어 로직 회로는,
    상기 제1 ECC 디코딩 수행 결과 상기 제1 메모리 셀 로우의 상기 제1 서브 페이지들에 대한 상기 에러 발생 횟수가 M(M은 2 이상의 자연수)회 이상인 경우, 상기 제1 메모리 셀 로우의 어드레스를 에러 정보 신호로서 외부의 메모리 컨트롤러에 전달하고,
    상기 제2 ECC 디코딩 수행 결과 상기 제2 메모리 셀 로우의 상기 제2 서브 페이지들에 대한 상기 에러 발생 횟수가 M회 이상인 경우, 상기 제2 메모리 셀 로우의 어드레스를 상기 에러 정보 신호로서 상기 메모리 컨트롤러에 전달하고,
    상기 제어 로직 회로는 상기 에러 정보 신호를 전용 핀 및 데이터 입출력 핀 중 하나를 통하여 상기 메모리 컨트롤러에 전달하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 스크러빙 동작을 수행하기 위한 스크러빙 어드레스를 생성하는 스크러빙 제어 회로; 및
    상기 메모리 컨트롤러로부터의 커맨드에 응답하여 상기 메모리 셀 로우들을 리프레쉬하기 위한 리프레시 로우 어드레스들을 생성하는 리프레시 제어 회로를 더 포함하고,
    상기 스크러빙 제어 회로는 상기 리프레시 로우 어드레스들을 카운팅하고, 상기 리프레시 로우 어드레스들이 K(K은 2 이상의 자연수)번 카운팅될 때마다, 상기 스크러빙 어드레스를 생성하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 스크러빙 제어 회로는,
    상기 리프레시 로우 어드레스들을 카운팅하고, 상기 리프레시 로우 어드레스들이 K번 카운팅될 때마다 활성화되는 내부 스크러빙 신호를 생성하는 카운터;
    상기 내부 스크러빙 신호와 스크러빙 모드 신호에 응답하여 제1 스크러빙 모드에서, 상기 선택된 메모리 셀 로우의 노멀 스크러빙 동작과 관련된, 노멀 스크러빙 어드레스를 생성하는 스크러빙 어드레스 생성기; 및
    상기 내부 스크러빙 신호와 상기 스크러빙 모드 신호에 응답하여 제2 스크러빙 모드에서 상기 선택된 메모리 셀 로우의 위크 코드워들과 관련된 위크 코드워드 어드레스를 생성하는 위크 코드워드 어드레스 생성기를 포함하는 스크러빙 컨트롤러.
  9. 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 반도체 메모리 장치는,
    각각이 복수의 동적 메모리 셀들을 포함하는 복수의 메모리 셀 로우들을 구비하는 메모리 셀 어레이;
    에러 정정 코드(error correction code; 이하 ‘ECC’) 엔진;
    에러 정보 레지스터; 및
    상기 ECC 엔진을 제어하는 제어 로직 회로를 포함하고,
    상기 제어 로직 회로는 상기 메모리 셀 로우들 중 적어도 하나의 제1 메모리 셀 로우에 대한 스크러빙 동작에서 상기 제1 메모리 셀 로우의 제1 서브 페이지들에 대하여 제1 ECC 디코딩 동작 및 상기 메모리 셀 로우들 중 적어도 하나의 제2 메모리 셀 로우에 대한 노멀 독출 동작에서 상기 적어도 하나의 제2 메모리 셀 로우의 제2 서브 페이지들에 대한 제2 ECC 디코딩 동작을 수행하여 에러 발생 신호를 제공하도록 상기 ECC 엔진을 제어하고,
    상기 제어 로직 회로는 상기 제1 메모리 셀 로우 및 상기 제2 메모리 셀 로우에 대한 에러 발생 횟수를 적어도 포함하는 에러 정보를 상기 에러 정보 레지스터에 기록하고,
    상기 제어 로직 회로는 상기 에러 정보를 참조하여, 상기 메모리 셀 로우들 중 선택된 일부 메모리 셀 로우들에 대하여 ECC 인코딩 동작과 ECC 디코딩 동작을 스킵하도록 상기 ECC 엔진을 제어하고, 상기 선택된 일부 메모리 셀 로우들에 대한 상기 페이지 에러 정보를 에러 정보 신호로서 상기 메모리 컨트롤러에 전송하는 메모리 시스템.
  10. 제9항에 있어서, 상기 메모리 컨트롤러는 상기 일부 메모리 셀 로우들에 대한 페이지 에러 정보에 기초하여 상기 일부 메모리 셀 로우들에 대한 에러 관리 정책을 결정하는 메모리 시스템.
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