KR20200137790A - Field effect light emission device - Google Patents

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KR20200137790A
KR20200137790A KR1020190064687A KR20190064687A KR20200137790A KR 20200137790 A KR20200137790 A KR 20200137790A KR 1020190064687 A KR1020190064687 A KR 1020190064687A KR 20190064687 A KR20190064687 A KR 20190064687A KR 20200137790 A KR20200137790 A KR 20200137790A
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이관형
권준영
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연세대학교 산학협력단
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    • H05B33/14Light sources with substantially two-dimensional radiating surfaces characterised by the chemical or physical composition or the arrangement of the electroluminescent material, or by the simultaneous addition of the electroluminescent material in or onto the light source

Abstract

The present invention relates to a field effect light emission device, which can simplify a circuit manufacturing process. According to an embodiment of the present invention, the field effect light emission device comprises: an active layer providing a channel region; a first graphene layer including a first region overlapping with a first end of the active layer and an extension part extending to an outside of the active layer from the first region; a first source/drain electrode including a first metal electrode coupled with the extension part of the first graphene layer; a second graphene layer including a second region overlapping with a second end of the active layer and an extension part extending to an outside of the active layer from the second region; a second source/drain electrode including a second metal electrode coupled with the extension part of the second graphene layer; a first dielectric layer formed at the channel region between the first end and the second end of the active layer; a main gate electrode on the first dielectric layer; a second dielectric layer on the first region of the first graphene layer; a first control gate electrode disposed on the second dielectric layer; a third dielectric layer on the second region of the second graphene layer; and a second control gate electrode disposed on the third dielectric layer.

Description

전계 제어 발광 소자{Field effect light emission device}Field effect light emission device

본 발명은 반도체 기술에 관한 것으로서, 더욱 상세하게는, 전계 제어 발광 소자에 관한 것이다. The present invention relates to semiconductor technology, and more particularly, to a field control light emitting device.

최근에는 조명, 디스플레이 장치 및 광통신 산업이 점차 발달함에 따라 다기능을 가지는 발광 소자를 개발하려는 연구가 지속적으로 이루어지고 있다. 현재 많이 쓰이는 발광 소자는 직접 천이 밴드갭을 갖는 3-5족 반도체를 선택적으로 도핑하여 제조되는 무기물계 발광 다이오드 소자이다. 상기 무기물계 발광 다이오드 소자의 주입된 전자와 정공이 PN 접합에서 만나 재결합하여 발광하는 것이 기본적인 발광 원리이다. In recent years, as the lighting, display device, and optical communication industries gradually develop, research to develop a multifunctional light emitting device has been continuously made. The currently used light emitting device is an inorganic light emitting diode device manufactured by selectively doping a group 3-5 semiconductor having a direct transition band gap. The basic light emission principle is that the electrons and holes injected of the inorganic light emitting diode device meet at the PN junction and recombine to emit light.

그러나, 무기물계 발광 다이오드 소자는 소재 자체의 물성으로 인해 투명하거나 유연하게 구현하는데 어려움이 있다. 이에 대한 대안으로서 유기물을 기반으로 하는 투명하고 유연한 유기물계 발광 다이오드 소자가 개발되고 있다. 그러나, 상기 유기물계 발광 다이오드 소자는 수분에 취약하여 수명이 길지 않은 불안정성을 가지고 있고, 기본적으로 발광 효율이 낮아 성능이 기존 무기물계 발광 소자에 비해 떨어지는 한계가 있다. However, it is difficult to implement the inorganic light emitting diode device transparently or flexibly due to the physical properties of the material itself. As an alternative to this, transparent and flexible organic light emitting diode devices based on organic materials have been developed. However, the organic light emitting diode device is vulnerable to moisture and thus has instability that does not have a long lifespan, and has a limitation in that its performance is lower than that of the existing inorganic light emitting device due to its low luminous efficiency.

또한, 일반적으로 디스플레이 장치에서 사용되는 하나의 서브 픽셀은 한 개의 발광 다이오드 소자와 이를 제어하는 한 개의 트랜지스터로 구성되어 있다. 이러한 구조는 효율, 회로 제작, 그리고 집적도 측면에서 약점으로 작용하여 대면적 및 고해상도 디스플레이 장치의 구현에 장해가 된다.In addition, in general, one sub-pixel used in a display device includes one light-emitting diode element and one transistor that controls it. Such a structure acts as a weakness in terms of efficiency, circuit fabrication, and degree of integration, which impedes the implementation of large-area and high-resolution display devices.

따라서, 본 발명이 해결하고자 하는 기술적 과제는, 유연성과 투명성을 가지면서, 긴 수명이 확보되고 안정적이며 발광 효율이 높고, 제어 회로를 단순화하여 회로 제작 공정이 용이하고 회로의 집적도가 높아 대면적 및 고해상도화가 가능한 디스플레이 장치를 구현할 수 있는 전계 제어 발광 소자를 제공하는 것이다.Therefore, the technical problem to be solved by the present invention is that while having flexibility and transparency, a long life is secured, stable, and luminous efficiency is high, the control circuit is simplified to facilitate the circuit manufacturing process, and the high degree of integration of the circuit is high. It is to provide a field control light emitting device capable of implementing a display device capable of high resolution.

본 발명의 일 실시예에 따르면, 전계 제어 발광 소자는 채널 영역을 제공하는 활성 층; 상기 활성 층의 제 1 단부 상에 중첩되는 제 1 영역 및 상기 제 1 영역으로부터 상기 활성 층의 외부를 향하여 연장된 확장부를 갖는 제 1 그래핀 층; 및 상기 제 1 그래핀 층의 확장부에 결합하는 제 1 금속 전극을 포함하는 제 1 소오스/드레인 전극; 상기 활성 층의 제 2 단부 상에 중첩되는 제 2 영역 및 상기 제 2 영역으로부터 상기 활성 층의 외부를 향하여 연장된 확장부를 갖는 제 2 그래핀 층; 및 상기 제 2 그래핀 층의 확장부에 결합하는 제 2 금속 전극을 포함하는 제 2 소오스/드레인 전극; 상기 활성 층의 상기 제 1 단부와 상기 제 2 단부의 사이의 상기 채널 영역 상에 형성되는 제 1 유전 층 및 상기 제 1 유전 층 상의 메인 게이트 전극; 상기 제 1 그래핀 층의 상기 제 1 영역 상에 제 2 유전 층 및 상기 제 2 유전 층 상에 배치되는 제 1 제어 게이트 전극; 및 상기 제 2 그래핀의 상기 제 2 영역 상에 제 3 유전 층 및 상기 제 3 유전 층 상에 배치되는 제 2 제어 게이트 전극을 포함할 수 있다. 상기 금속 전극들과 결합된 상기 그래핀 층들의 접촉 표면은 불화(fluorination)될 수 있다. 상기 제 2 유전 층과 상기 제 3 유전 층은 동일한 유전 층이며, 상기 제 1 제어 게이트 전극 및 상기 제 2 제어 게이트 전극은 동일한 레벨을 가질 수 있다. 상기 메인 게이트 전극의 양 단부는 각각 상기 제 1 영역의 내측 단부와 상기 제 2 영역의 내측 단부로부터 상기 활성 층의 제 1 단부와 상기 제 2 단부쪽으로 오프셋될 수 있다. 상기 제 1 소오스/드레인 전극 및 상기 제 2 소오스/드레인 전극은 상기 활성 층의 제 1 표면 상에 배치되며, 상기 메인 게이트 전극은 상기 활성 층의 상기 제 1 표면에 반대되는 제 2 표면 상에 배치될 수 있다. 상기 제 1 소오스/드레인 전극, 상기 제 2 소오스/드레인 전극 및 상기 메인 게이트 전극은 상기 활성 층의 동일 표면 상에 배치될 수 있다. 상기 제 1 내지 제 3 유전 층은 동일한 유전 층이며, 상기 제 1 제어 게이트 전극, 상기 제 2 게이트 전극 및 상기 메인 게이트 전극은 동일한 레벨을 가질 수 있다. 상기 제 2 유전 층 및 상기 제 3 유전 층은 상기 그래핀 층 및 상기 활성 층을 봉지화할 수 있다. 상기 제 1 유전 층 내지 상기 제 3 유전 층 중 적어도 하나는 2차원 육방정계 질화붕소(hBN) 층을 포함할 수 있다. 상기 활성 층은 Mo, W, Nb, Ta, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge 및 Pb로 이루어진 군에서 선택되는 하나의 전이 금속을 갖는 전이금속 디칼코게나이드(Transition Metal di-chalcogenides)를 포함할 수 있다. 상기 전이금속 디칼코게나이드는 이셀레늄화텅스텐(WSe2)일 수 있다. 상기 제 1 제어 게이트 전극 및 상기 제 2 제어 게이트 전극에 동시에 양(positive) 전압을 인가하면, 상기 활성 층이 P 타입 도전체로 동작하고, 상기 제 1 제어 게이트 전극 및 상기 제 2 제어 게이트 전극에 동시에 음(negative) 전압을 인가하면, 상기 활성 층이 N 타입 도전체로 동작할 수 있다. 상기 그래핀 층은 단층 그래핀이 4층 내지 6층이 적층된 구조일 수 있다. 상기 활성 층은 상기 제 1 제어 게이트 전극 및 제 2 제어 게이트 전극으로부터 주입되는 전자와 정공의 재결합에 의해 제공되는 발광 영역을 포함할 수 있다. 상기 메인 게이트 전극에 인가되는 전압에 의해 상기 발광 영역의 위치 또는 발광 파장이 제어될 수 있다.According to an embodiment of the present invention, the field control light emitting device includes an active layer providing a channel region; A first graphene layer having a first region overlapping on a first end of the active layer and an extension extending from the first region toward the outside of the active layer; And a first source/drain electrode including a first metal electrode coupled to an extended portion of the first graphene layer. A second graphene layer having a second region overlapping on a second end of the active layer and an extension extending from the second region toward the outside of the active layer; And a second source/drain electrode including a second metal electrode coupled to the extended portion of the second graphene layer. A first dielectric layer formed on the channel region between the first end and the second end of the active layer and a main gate electrode on the first dielectric layer; A second dielectric layer on the first region of the first graphene layer and a first control gate electrode disposed on the second dielectric layer; And a third dielectric layer on the second region of the second graphene and a second control gate electrode disposed on the third dielectric layer. The contact surfaces of the graphene layers bonded to the metal electrodes may be fluorinated. The second dielectric layer and the third dielectric layer may be the same dielectric layer, and the first control gate electrode and the second control gate electrode may have the same level. Both ends of the main gate electrode may be offset from an inner end of the first region and an inner end of the second region toward the first end and the second end of the active layer, respectively. The first source/drain electrode and the second source/drain electrode are disposed on a first surface of the active layer, and the main gate electrode is disposed on a second surface opposite to the first surface of the active layer. Can be. The first source/drain electrode, the second source/drain electrode, and the main gate electrode may be disposed on the same surface of the active layer. The first to third dielectric layers may be the same dielectric layer, and the first control gate electrode, the second gate electrode, and the main gate electrode may have the same level. The second dielectric layer and the third dielectric layer may encapsulate the graphene layer and the active layer. At least one of the first to third dielectric layers may include a two-dimensional hexagonal boron nitride (hBN) layer. The active layer is a transition metal dichalcogenide having one transition metal selected from the group consisting of Mo, W, Nb, Ta, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge, and Pb. Metal di-chalcogenides). The transition metal dichalcogenide may be tungsten diselenide (WSe 2 ). When a positive voltage is simultaneously applied to the first control gate electrode and the second control gate electrode, the active layer operates as a P-type conductor, and simultaneously to the first control gate electrode and the second control gate electrode. When a negative voltage is applied, the active layer can operate as an N-type conductor. The graphene layer may have a structure in which 4 to 6 layers of single-layer graphene are stacked. The active layer may include a light emitting region provided by recombination of electrons and holes injected from the first control gate electrode and the second control gate electrode. The position of the emission region or the emission wavelength may be controlled by the voltage applied to the main gate electrode.

본 발명의 실시예에 따르면, 활성 층의 양 단부 제 1 및 제 2 그래핀 층이 중첩되는 영역 상에 위치한 제 1 및 제 2 제어 게이트 전극이 2차원 반도체와 그래핀의 계면에 전계를 가하여 페르미 준위를 조절하고, 상기 페르미 준위의 변화에 의해 쇼트키 장벽의 높이를 조절함으로써, 무기계 소자여서 수분에 내성을 가져 긴 수명이 확보되고 안정적이며 발광 효율이 높으며, 그래핀 전극에 의한 유연성과 투명성을 갖는 단일 전자소자로 발광 및 제어를 담당함으로써 회로 제작 공정이 용이하고 회로의 집적도가 높으며, 디스플레이 장치의 픽셀에 적용시 대면적화와 고해상도가 가능한 전계 제어 발광 소자가 제공될 수 있다.According to an embodiment of the present invention, the first and second control gate electrodes located on the region where the first and second graphene layers at both ends of the active layer overlap each other to apply an electric field to the interface between the two-dimensional semiconductor and the graphene. By adjusting the level and adjusting the height of the Schottky barrier by the change of the Fermi level, it is an inorganic device, so it is resistant to moisture, so a long life is secured, stable, and luminous efficiency is high, and flexibility and transparency due to the graphene electrode are achieved. As a single electronic device having a single electronic device in charge of light emission and control, a circuit fabrication process is easy, a high degree of integration of a circuit is achieved, and when applied to a pixel of a display device, a field control light emitting device capable of a large area and high resolution can be provided.

도 1a는 본 발명의 일 실시예들에 따른 전계 제어 발광 소자의 분해 사시도이다.
도 1b 및 도 1c는 도 1a에 도시된 전계 제어 발광 소자의 부분 확대도이다.
도 2a 및 도 2b는 각각 본 발명의 일 실시예에 따른 2 개의 제어 게이트 전극들에 각각 서로 같은 부호의 전압이 동시 인가될 때 전계 제어 발광 소자의 동작 설명을 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 2 개의 제어 게이트 전극들에 각각 서로 같은 부호의 전압이 동시 인가될 때 전계 제어 발광 소자의 전도 특성을 나타내는 그래프이다.
도 4는 본 발명의 일 실시예에 따른 2 개의 제어 게이트 전극들에 각각 서로 다른 부호의 전압이 동시 인가될 때 전계 제어 발광 소자의 동작 설명을 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 2 개의 제어 게이트 전극에 각각 서로 다른 부호의 전압이 동시 인가될 때 전계 제어 발광 소자의 동작 설명을 위한 3차원 다이어그램이다.
도 6는 본 발명의 일 실시예에 따른 2 개의 제어 게이트 전극에 각각 서로 다른 부호의 전압이 동시 인가될 때 정류 특성을 보여주는 전류-전압 그래프이다.
도 7은 본 발명의 일 실시예에 따른 2 개의 제어 게이트 전극에 각각 서로 다른 부호의 전압이 동시 인가될 때 전계 제어 발광 소자에서 발생하는 광을 촬영한 광학 현미경 사진이다.
도 8은 본 발명의 일 실시예에 따른 2 개의 제어 게이트 전극들에 각각 서로 다른 부호의 전압이 동시 인가될 때 방출되는 광의 EL 스펙트럼과 PL 스펙트럼을 나타내는 그래프이다.
도 9는 본 발명의 일 실시예에 따른 2 개의 제어 게이트 전극들에 각각 서로 다른 부호의 전압이 동시 인가될 때, 드레인-소스 전압의 변화에 따른 EL 스펙트럼을 비교하여 나타내는 그래프이다.
도 10은 본 발명의 일 실시예에 따른 2 개의 제어 게이트 전극들에 각각 서로 다른 부호의 전압이 동시 인가될 때, 드레인-소스 전압과 전류밀도의 관계를 나타내는 그래프이다.
도 11은 본 발명의 일 실시예에 따른 2 개의 제어 게이트 전극들에 각각 서로 다른 부호의 전압이 동시 인가될 때, 전류밀도와 EL 피크 영역(EL peak area) 간의 관계를 나타내는 그래프이다.
도 12는 본 발명의 일 실시예에 따른 2 개의 제어 게이트 전극들에 각각 서로 다른 부호의 전압이 동시 인가될 때, 드레인-소스 전압과 EL 피크 영역(EL peak area) 간의 관계를 나타내는 그래프이다.
도 13은 본 발명의 일 실시예에 따른 2 개의 제어 게이트 전극들에 각각 서로 다른 부호의 전압이 동시 인가될 때, 메인 게이트 전극에 인가되는 전압과 전류 간의 관계를 나타내는 그래프이다.
도 14a 내지 14c는 도 13에 도시된 영역 Ⅰ(Region I) 내지 Ⅲ(Region Ⅲ)의 전계 제어 발광 소자의 동작 설명을 위한 도면이다.
도 15는 본 발명의 일 실시예에 따른 2 개의 제어 게이트 전극들에 각각 서로 다른 부호의 전압이 동시 인가될 때, 도 13에 도시된 영역 Ⅰ의 발광 특성을 보여주는 그래프이다.
도 16은 본 발명의 일 실시예에 따른 2 개의 제어 게이트 전극들에 각각 서로 다른 부호의 전압이 동시 인가될 때, 도 13에 도시된 영역 Ⅰ의 EL 피크 영역(EL peak area) 및 전류 밀도를 나타내는 그래프이다.
1A is an exploded perspective view of a field control light emitting device according to exemplary embodiments.
1B and 1C are partially enlarged views of the field control light emitting device shown in FIG. 1A.
2A and 2B are diagrams for explaining the operation of the field control light emitting device when voltages of the same sign are simultaneously applied to two control gate electrodes according to an exemplary embodiment of the present invention.
3 is a graph showing conduction characteristics of an electric field control light emitting device when voltages of the same sign are applied to two control gate electrodes according to an exemplary embodiment of the present invention.
4 is a view for explaining the operation of the field control light emitting device when voltages of different symbols are simultaneously applied to two control gate electrodes according to an embodiment of the present invention.
5 is a 3D diagram for explaining the operation of the field control light emitting device when voltages of different codes are simultaneously applied to two control gate electrodes according to an embodiment of the present invention.
6 is a current-voltage graph showing rectification characteristics when voltages of different codes are simultaneously applied to two control gate electrodes according to an embodiment of the present invention.
FIG. 7 is an optical microscope photograph of light generated from an electric field control light emitting device when voltages of different codes are simultaneously applied to two control gate electrodes according to an embodiment of the present invention.
8 is a graph showing an EL spectrum and a PL spectrum of light emitted when voltages of different codes are simultaneously applied to two control gate electrodes according to an embodiment of the present invention.
9 is a graph comparing EL spectra according to a change in a drain-source voltage when voltages of different codes are simultaneously applied to two control gate electrodes according to an embodiment of the present invention.
10 is a graph showing a relationship between a drain-source voltage and a current density when voltages of different codes are simultaneously applied to two control gate electrodes according to an embodiment of the present invention.
11 is a graph showing a relationship between a current density and an EL peak area when voltages of different codes are simultaneously applied to two control gate electrodes according to an embodiment of the present invention.
12 is a graph showing a relationship between a drain-source voltage and an EL peak area when voltages of different codes are simultaneously applied to two control gate electrodes according to an embodiment of the present invention.
13 is a graph illustrating a relationship between a voltage applied to a main gate electrode and a current when voltages of different symbols are simultaneously applied to two control gate electrodes according to an embodiment of the present invention.
14A to 14C are views for explaining the operation of the field-controlled light emitting device in regions I to III shown in FIG. 13.
FIG. 15 is a graph showing light emission characteristics of region I shown in FIG. 13 when voltages of different symbols are simultaneously applied to two control gate electrodes according to an embodiment of the present invention.
FIG. 16 illustrates EL peak areas and current densities of region I shown in FIG. 13 when voltages of different codes are simultaneously applied to two control gate electrodes according to an embodiment of the present invention. It is a graph showing.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.The embodiments of the present invention are provided to more completely describe the present invention to those of ordinary skill in the art, and the following examples may be modified in various other forms, and the scope of the present invention is as follows. It is not limited to the examples. Rather, these embodiments are provided to make the present disclosure more faithful and complete, and to completely convey the spirit of the present invention to those skilled in the art.

도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.In the drawings, the same reference numerals refer to the same elements. Also, as used herein, the term “and/or” includes any and all combinations of one or more of the corresponding listed items.

본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.The terms used in this specification are used to describe examples, and are not intended to limit the scope of the present invention. In addition, even if it is described in the singular in this specification, a plurality of forms may be included unless the context clearly indicates the singular. In addition, the terms "comprise" and/or "comprising" as used herein specify the presence of the mentioned shapes, numbers, steps, actions, members, elements and/or groups thereof. It does not exclude the presence or addition of other shapes, numbers, movements, members, elements and/or groups.

본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.Reference to a layer formed “on” a substrate or other layer herein refers to a layer formed directly on the substrate or other layer, or formed on an intermediate layer or intermediate layers formed on the substrate or other layer. It may also refer to a layer. Further, for those skilled in the art, a structure or shape arranged “adjacent” to another shape may have a portion disposed below or overlapping with the adjacent shape.

본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다. 또한, 본 명세서에서, 사용되는 "이차원 물질"은 여러 개의 원자 배열이 한 층을 이루고 이 층들이 적어도 하나 이상의 층으로 배열돼 있는 이차원 구조의 모든 물질을 지칭한다.In this specification, "below", "above", "upper", "lower", "horizontal" or "vertical" Relative terms such as, as shown on the drawings, may be used to describe the relationship between one component member, layer, or region with another component member, layer, or region. It is to be understood that these terms encompass not only the orientation indicated in the figures, but also other orientations of the device. In addition, as used herein, "two-dimensional material" refers to all materials of a two-dimensional structure in which several atomic arrangements form a layer and these layers are arranged in at least one or more layers.

이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.In the following, embodiments of the present invention will be described with reference to cross-sectional views schematically showing ideal embodiments (and intermediate structures) of the present invention. In these drawings, for example, the size and shape of the members may be exaggerated for convenience and clarity of description, and in actual implementation, variations of the illustrated shape may be expected. Accordingly, the embodiments of the present invention should not be construed as being limited to the specific shape of the region shown in this specification. In addition, reference numerals of members in the drawings refer to the same members throughout the drawings.

본 명세서에서 '그래핀'은 단층 그래핀 뿐만 아니라, 적은 수의 단층 그래핀들(few monolayers)이 적층된 것을 지칭할 수 있다. 일 예로, 상기 적은 수는 1 내지 6의 범위 내 일 수 있다.In the present specification,'graphene' may refer to a single layer graphene as well as a stack of a small number of single layer graphenes (few monolayers). For example, the small number may be in the range of 1 to 6.

도 1a는 본 발명의 일 실시예에 따른 전계 제어 발광 소자의 분해 사시도이다. 도 1b 및 도 1c는 도 1a에 도시된 전계 제어 발광 소자의 부분 확대도이다. 도 1c에, 그래핀 층(101, 201)의 내측 단부와 메인 게이트 전극(32)의 양 단부의 상대적 위치 관계를 일점 쇄선 및 점선으로 나타내었다. 1A is an exploded perspective view of an EL device according to an embodiment of the present invention. 1B and 1C are partially enlarged views of the field control light emitting device shown in FIG. 1A. In FIG. 1C, the relative positional relationship between the inner ends of the graphene layers 101 and 201 and both ends of the main gate electrode 32 is shown by a dashed line and a dotted line.

도 1a 및 도 1b를 참조하면, 일 실시예에 따른 전계 제어 발광 소자(300)는 제 1 유전 층(30), 제 1 유전 층(30) 상에 배치되어 채널 영역을 제공하는 활성 층(31), 제 1 그래핀 층(101) 및 제 1 금속 전극(104)을 포함하는 제 1 소오스/드레인 전극, 제 2 그래핀 층(201) 및 제 1 금속 전극(204)을 포함하는 제 2 소오스/드레인 전극, 제 1 유전 층(30) 및 제 1 유전 층(30) 상의 메인 게이트 전극(32), 제 2 유전 층(103) 및 제 2 유전 층(103) 상의 제 1 제어 게이트 전극(102) 및 제 3 유전 층(203) 및 제 3 유전 층(203) 상의 제 2 제어 게이트 전극(202)을 포함할 수 있다. 활성 층(31)은 서로 이격된 제 1 단부(도 1c의 31e(1)) 및 제 2 단부(도 1c의 31e(2))를 가질 수 있다.1A and 1B, the field control light emitting device 300 according to an exemplary embodiment includes an active layer 31 disposed on the first dielectric layer 30 and the first dielectric layer 30 to provide a channel region. ), a first source/drain electrode including a first graphene layer 101 and a first metal electrode 104, a second source including a second graphene layer 201 and a first metal electrode 204 /Drain electrode, the main gate electrode 32 on the first dielectric layer 30 and the first dielectric layer 30, the first control gate electrode 102 on the second dielectric layer 103 and the second dielectric layer 103 ) And a third dielectric layer 203 and a second control gate electrode 202 on the third dielectric layer 203. The active layer 31 may have a first end (31e(1) in FIG. 1C) and a second end (31e(2) in FIG. 1C) spaced apart from each other.

상기 제 1 및 제 2 금속 전극들(104, 204)은 각각 제 1 그래핀 층(101) 및 제 2 그래핀 층(201)에 결합될 수 있다. 금속 전극들(104, 204)의 소재에 관하여는, 후술될 제어 게이트 전극(102, 202)에 관한 예를 참조할 수 있다. 금속 전극들(104, 204) 및 후술될 메인 게이트 전극(32)은 동일 물질로 형성될 수 있다. 전술한 실시예는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다.The first and second metal electrodes 104 and 204 may be coupled to the first graphene layer 101 and the second graphene layer 201, respectively. Regarding the material of the metal electrodes 104 and 204, an example of the control gate electrodes 102 and 202 to be described later may be referred to. The metal electrodes 104 and 204 and the main gate electrode 32 to be described later may be formed of the same material. The above-described embodiments are exemplary, and the present invention is not limited thereto.

일 실시예에 따르면, 활성 층(31)은 2차원 반도체 물질을 포함할 수 있다. 상기 2차원 반도체 물질은 흑린(black phosphorus), 전이 금속 칼코게나이드(Transition Metal chalcogenides) 물질 중 어느 하나 또는 이의 조합(예를 들면, 적층 구조, 이들 사항의 혼합물 또는 화합물)을 포함할 수 있다. 전이 금속 칼코게나이드는 Mo, W, Nb, Ta, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge, Pb 중 하나의 금속 원소와 S, Se, Te 중 하나의 칼코겐 원소를 포함할 수 있다. 예를 들어, 전이 금속 칼코게나이드는 전이 금속 다이칼코게나이드(Transition Dichalcogenides)로서 MoS2, MoSe2, MoTe2, WSe2, WTe2, WS2, ZrS2, ZrSe2, HfS2, HfSe2 및 NbSe2 중 어느 하나를 포함할 수 있다. 일부 실시예에서, 금속 칼코게나이드계 물질은 MoS2, MoSe2, MoTe2, WSe2, WTe2 또는 WS2을 포함하는 제 1 금속 칼코게나이드 물질과 ZrS2, ZrSe2, HfS2, HfSe2 또는 NbSe2을 포함하는 제 2 금속 칼코게나이드 물질이 서로 공유 결합 또는 금속 결합에 의해 생성된 반응 화합물을 포함할 수 있다. 일 실시예에 따르면, 상기 활성 층(31)에 포함된 2차원 반도체 물질은 단일층(monolayer)으로 구성된 물질일 수 있다.According to an embodiment, the active layer 31 may include a 2D semiconductor material. The 2D semiconductor material may include any one of black phosphorus and transition metal chalcogenides, or a combination thereof (eg, a layered structure, a mixture or a compound of these matters). The transition metal chalcogenide is one of Mo, W, Nb, Ta, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge, Pb, and one of S, Se, and Te. It may include. For example, transition metal chalcogenide is a transition metal dichalcogenide (Transition Dichalcogenides) MoS 2 , MoSe 2 , MoTe 2 , WSe 2 , WTe 2 , WS 2 , ZrS 2 , ZrSe 2 , HfS 2 , HfSe 2 And NbSe 2 may include any one of. In some embodiments, the metal chalcogenide-based material is a first metal chalcogenide material including MoS 2 , MoSe 2 , MoTe 2 , WSe 2 , WTe 2 or WS 2 and ZrS 2 , ZrSe 2 , HfS 2 , HfSe The second metal chalcogenide material including 2 or NbSe 2 may include a reaction compound generated by covalent bonding or metal bonding with each other. According to an embodiment, the 2D semiconductor material included in the active layer 31 may be a material composed of a monolayer.

상기 2차원 반도체 물질은 전자와 정공을 모두 구동전하로 활용하는 양극성 반도체일 수 있다. 활성 층(31)은 양극성 반도체를 포함함으로써, 인가되는 전계 제어 전압의 극성에 따라 n타입 또는 p타입으로 소자 특성이 변할 수 있으며, 상기 소자 특성의 변화에 대해서는 도 2a 내지 도 2b을 참조하여 후술하기로 한다. 상기 양극성 반도체는 흑린, MoS2, WS2, NbS2, TaS2, ZrS2, HfS2, TcS2, ReS2, CuS2, GaS2, InS2, SnS2, GeS2, PbS2, MoSe2, WSe2, NbSe2, TaSe2, ZrSe2, HfSe2, TcSe2, ReSe2, CuSe2, GaSe2, InSe2, SnSe2, Ge Se2, PbSe2, MoTe2, WTe2, NbTe2, TaTe2, ZrTe2, HfTe2, TcTe2, ReTe2, CuTe2, GaTe2, InTe2, SnTe2, GeTe2 및 PbTe2 중 적어도 하나를 포함할 수 있다.The 2D semiconductor material may be a bipolar semiconductor using both electrons and holes as driving charges. Since the active layer 31 includes a bipolar semiconductor, the device characteristics may be changed to n-type or p-type depending on the polarity of the applied electric field control voltage, and the change of the device characteristics will be described later with reference to FIGS. 2A to 2B. I will do it. The bipolar semiconductor is black phosphorus, MoS2, WS2, NbS2, TaS2, ZrS2, HfS2, TcS2, ReS2, CuS2, GaS2, InS2, SnS2, GeS2, PbS2, MoSe2, WSe2, NbSe2, TaSe2, ZrSe2, HfSe2, TcSe2, ReS2, TcS2 At least one of CuSe2, GaSe2, InSe2, SnSe2, Ge Se2, PbSe2, MoTe2, WTe2, NbTe2, TaTe2, ZrTe2, HfTe2, TcTe2, ReTe2, CuTe2, GaTe2, InTe2, SnTe2, GeTe2, and PbTe2 may be included.

상기 2차원 반도체는 발광층으로서 기능할 수 있다. 발광층으로서 바람직하게는 상기 이차원 반도체는 양극성 2차원 반도체일 수 있다. 상기 발광층에서 발광이 일어나는 원리에 대해서는 도 4를 참조하여 자세히 후술하기로 한다.The two-dimensional semiconductor may function as a light emitting layer. As the emission layer, preferably, the two-dimensional semiconductor may be a bipolar two-dimensional semiconductor. The principle of light emission in the emission layer will be described later in detail with reference to FIG. 4.

활성 층(31) 상에 제 1 유전 층(30)이 배치될 수 있다. 제 1 유전 층(30)은 활성 층(31)의 제 1 단부(31e(1)) 및 제 2 단부(31e(2)) 사이의 상기 채널 영역 상에 형성될 수 있다. 발명의 일 실시예에 따르면, 제 1 유전 층(32)은 전계 제어 발광 소자(300)의 기판 역할을 할 수 있다. 제 1 유전 층(30)은 그 위에 용액법이나 기상 증착법과 같은 성막법에 의해 박막 형성이 가능한 다양한 물질들 중에서 선택될 수 있으며, 예를 들어 실리콘, 실리콘-게르마늄, 실리콘 탄화물(SiC), 또는 유리(glass)로 형성될 수 있다. 다른 실시예에서, 제 1 유전 층(30)은 유연한 전계 제어 발광 소자(300)를 구현하기 위하여 유연한 물질로 형성될 수 있다. 예를 들어, 유연한 물질은 폴리에스터계 고분자, 실리콘계 고분자, 아크릴계 고분자, 폴리올레핀계 고분자, 이들의 공중합체 또는 육방정계 질화붕소(hBN)군에서 하나로 선택될 수 있다. 바람직하게는, 제 1 유전 층(30)은 상기 육방정계 질화붕소(hBN)로 형성될 수 있다.The first dielectric layer 30 may be disposed on the active layer 31. The first dielectric layer 30 may be formed on the channel region between the first end 31e(1) and the second end 31e(2) of the active layer 31. According to an embodiment of the present invention, the first dielectric layer 32 may serve as a substrate for the field control light emitting device 300. The first dielectric layer 30 may be selected from various materials capable of forming a thin film on it by a film formation method such as a solution method or a vapor deposition method. For example, silicon, silicon-germanium, silicon carbide (SiC), or It can be formed of glass. In another embodiment, the first dielectric layer 30 may be formed of a flexible material to implement the flexible field control light emitting device 300. For example, the flexible material may be selected from a polyester-based polymer, a silicone-based polymer, an acrylic polymer, a polyolefin-based polymer, a copolymer thereof, or a hexagonal boron nitride (hBN) group. Preferably, the first dielectric layer 30 may be formed of the hexagonal boron nitride (hBN).

상기 육방정계 질화붕소는 붕소와 질소가 1:1 비율로 구성된 화합물 중 육방정계 결정구조를 가지는 물질을 지칭하며, 그래핀과 유사하게 붕소와 질소 원자가 육각벌집 모양의 평평한 결정구조를 가진다. 즉, 유연성을 가지는 상기 그래핀과 결정구조가 유사하여 상기 육방정계 질화붕소도 유연성을 가질 수 있다. 또한, 상기 육방정계 질화붕소는 상기 그래핀과 달리 6eV 정도의 띠 간격을 가지므로 절연층으로서의 성능이 우수하다. 또한 붕소와 질소가 강한 공유결합으로 결합되어 있어 물리적 및 화학적 안정성이 높아 후술하는 것과 같이 봉지층으로서 이용될 수 있다. The hexagonal boron nitride refers to a material having a hexagonal crystal structure among compounds composed of a ratio of boron and nitrogen in a 1:1 ratio, and, similar to graphene, boron and nitrogen atoms have a hexagonal honeycomb-shaped flat crystal structure. That is, since the graphene and the crystal structure having flexibility are similar, the hexagonal boron nitride may also have flexibility. In addition, the hexagonal boron nitride has a band spacing of about 6 eV, unlike the graphene, and thus has excellent performance as an insulating layer. In addition, since boron and nitrogen are bonded by strong covalent bonds, the physical and chemical stability is high, so that it can be used as a sealing layer as described later.

제 1 유전 층(30) 상에 메인 게이트 전극(32)이 배치될 수 있다. 메인 게이트 전극(32)은 후술될 제 1 제어 게이트 전극(102) 및 제 2 제어 게이트 전극(202)과 물리적으로 이격될 수 있다. 메인 게이트 전극(32)의 소재에 관하여는, 후술될 제어 게이트 전극(102, 202)에 관한 예를 참조할 수 있다. The main gate electrode 32 may be disposed on the first dielectric layer 30. The main gate electrode 32 may be physically spaced apart from the first control gate electrode 102 and the second control gate electrode 202 to be described later. As for the material of the main gate electrode 32, examples of the control gate electrodes 102 and 202 to be described later may be referred to.

그래핀 층(101, 201)을 구성하는 그래핀은 투명하고 유연한 물질이면서 2차원 물질 중 높은 전도도를 가져 도체로서 우수한 성질을 가지므로 웨어러블 전자소자에 플렉시블 전극으로서 사용가치가 크다. 또한, 상기 그래핀은 매우 얇은 두께를 가지는 2차원 물질이므로 가리움 효과가 없어 벌크(bulk) 소재와 달리 모든 전하가 전계의 영향을 받을 수 있다. 따라서 전계에 의해 그래핀의 2차원 물질로서의 특성이 효과적으로 제어 가능하다.Graphene constituting the graphene layers 101 and 201 is a transparent and flexible material, and has high conductivity among two-dimensional materials, and has excellent properties as a conductor, so it has great use value as a flexible electrode in wearable electronic devices. In addition, since the graphene is a two-dimensional material having a very thin thickness, it does not have a masking effect, and thus, unlike a bulk material, all charges may be affected by an electric field. Therefore, the properties of graphene as a two-dimensional material can be effectively controlled by the electric field.

그래핀 층(101, 201)은 단층 그래핀들이 약 4층 내지 6층으로 적층된 구조일 수 있다. 그래핀 층(101, 201)은 적층된 층의 수 및 형상에 따라 다양한 전기적 특성을 나타내며, 복층 그래핀은 적층된 층 수가 2층 내지 3층으로 적을 경우 상대적으로 반도체에 가까운 전기적 성질을 가질 수 있다. 반대로 4층 이상 적층된 복층 그래핀인 경우, 상기 복층 그래핀은 금속에 가까운 전기적 성질을 가질 수 있다.The graphene layers 101 and 201 may have a structure in which single-layer graphenes are stacked in about 4 to 6 layers. The graphene layers 101 and 201 exhibit various electrical properties depending on the number and shape of the stacked layers, and multilayer graphene may have relatively close electrical properties to semiconductors when the number of stacked layers is small (2 to 3 layers). have. Conversely, in the case of a multilayer graphene stacked with four or more layers, the multilayer graphene may have electrical properties close to metal.

도 1c를 참조하면, 제 1 그래핀 층(101) 및 제 2 그래핀 층(201)은 각각 활성 층(31)의 제 1 단부(31e(1)) 상에 중첩되는 제 1 영역 및 제 2 단부(31e(2)) 상에 중첩되는 제 2 영역을 가질 수 있다. 일 실시예에 따르면, 메인 게이트 전극(32)의 양 단부는 각각 상기 제 1 영역의 내측 단부(도 1c의 101e)와 상기 제 2 영역의 내측 단부(도1c의 201e)로부터 상기 활성 층의 제 1 단부(31e(1))와 제 2 단부(31e(2))쪽으로 오프셋(offset)될 수 있다. Referring to FIG. 1C, the first graphene layer 101 and the second graphene layer 201 are respectively overlapped on the first end 31e(1) of the active layer 31 and a second region. It may have a second area overlapping on the end 31e(2). According to an embodiment, both ends of the main gate electrode 32 are respectively from the inner end of the first region (101e in Fig. 1C) and the inner end of the second region (201e in Fig. 1C). It may be offset toward the first end 31e(1) and the second end 31e(2).

제 1 영역 및 제 2 영역 상에 배치될 수 있는 제어 게이트 전극들(102, 202)에 대해서는 후술할 것이다. 일 실시예에 따르면, 제 1 그래핀 층(101) 및 제 2 그래핀 층(201)은 상기 제 1 영역 및 상기 제 2 영역으로부터 활성 층(31)의 외부로 더 연장된 확장부(105, 205)를 가질 수 있다. 확장부(105, 205)는 제 1 유전 층(30), 제 2 유전 층(103) 또는 제 3 유전 층(203) 상에 위치할 수 있다. 그래핀 층(101, 201)이 확장부(105, 205)를 가지는 경우, 상기 제 1 및 제 2 금속 전극들(104, 204)은 확장부(105, 205)에 결합될 수 있다.The control gate electrodes 102 and 202 that may be disposed on the first region and the second region will be described later. According to an embodiment, the first graphene layer 101 and the second graphene layer 201 are extended portions 105 further extending from the first region and the second region to the outside of the active layer 31, 205). The extensions 105 and 205 may be located on the first dielectric layer 30, the second dielectric layer 103, or the third dielectric layer 203. When the graphene layers 101 and 201 have extensions 105 and 205, the first and second metal electrodes 104 and 204 may be coupled to the extensions 105 and 205.

발명의 일 실시예에 따르면, 그래핀 층(101, 201)의 적어도 일부는 그래핀이 불화(fluorination)되어 형성된 불화 그래핀(fluorographene, 도 1b의 FG)을 포함할 수 있다. 상기 불화 그래핀은 그래핀 층(101, 201)이 제 1 금속 전극(104) 또는 상기 제 2 금속 전극(204)와 결합하기 위한 접촉 표면으로서 기능할 수 있다. 상기 불화 그래핀이 그래핀 층(101, 201)의 상기 접촉 표면에 배치될 경우, 금속 전극들(104, 204)이 2차원 반도체 표면과 직접적으로 반응하는 것을 막아주어 페르미 준위 고정 현상을 방지하며, 불소가 그래핀과 금속 간 전하 이동의 매개 역할을 하여 전하 이동 효율을 증대시킬 수 있다. 따라서 금속에서 2차원 반도체로 전하가 효과적으로 주입될 수 있으며, 저항이 낮은 계면을 형성하여 2차원 반도체 소자의 전극저항을 낮출 수 있다. 또한, 불화 그래핀이 봉지층의 역할을 수행하게 되어 소자의 특성 및 안정성을 향상시킬 수 있다.According to an embodiment of the present invention, at least a portion of the graphene layers 101 and 201 may include fluorographene (FG of FIG. 1B) formed by fluorination of graphene. The graphene fluoride may function as a contact surface for bonding the graphene layers 101 and 201 to the first metal electrode 104 or the second metal electrode 204. When the graphene fluoride is disposed on the contact surface of the graphene layers 101 and 201, it prevents the metal electrodes 104 and 204 from directly reacting with the 2D semiconductor surface to prevent the Fermi level fixation phenomenon. , Fluorine can increase charge transfer efficiency by acting as a mediator of charge transfer between graphene and metal. Accordingly, electric charges can be effectively injected from the metal to the 2D semiconductor, and an interface with low resistance can be formed to lower the electrode resistance of the 2D semiconductor device. In addition, since graphene fluoride serves as an encapsulation layer, characteristics and stability of the device may be improved.

일 실시예에서, 그래핀 층(101, 201)의 2차원 물질과 활성 층(31)의 2차원 물질이 적층된 이종접합 구조를 가짐으로써, 수 나노미터 두께 범위 내에서 다양한 전자 소자 및 회로를 구성할 수 있으며, 종래 실리콘 기반 전자 소자로 구현하기 어려운 유연하고 투명한 웨어러블 전자소자의 구현이 용이할 수 있다. 또한, 2차원 물질을 기반으로 한 전자 소자는 높은 유연성 및 투명도를 가지며 그 외에도 높은 전하 이동도와 전계제어 특성을 가지고 있어 소자의 활용가치를 높일 수 있다. 2차원 물질 중 매우 높은 전도도를 갖는 그래핀은 투명하고 유연한 전극으로 사용되며, 다른 물질과 적층되어 이종접합 구조를 형성할 경우, 독특한 밴드 구조로 인해 전계에 의한 도핑이 가능하다.In one embodiment, by having a heterojunction structure in which a two-dimensional material of the graphene layers 101 and 201 and a two-dimensional material of the active layer 31 are stacked, various electronic devices and circuits can be formed within a thickness range of several nanometers. It can be configured, and it may be easy to implement a flexible and transparent wearable electronic device that is difficult to implement with a conventional silicon-based electronic device. In addition, electronic devices based on two-dimensional materials have high flexibility and transparency, and in addition, they have high charge mobility and electric field control characteristics, so that the utility value of the device can be increased. Among the two-dimensional materials, graphene, which has very high conductivity, is used as a transparent and flexible electrode, and when stacked with other materials to form a heterojunction structure, doping by an electric field is possible due to a unique band structure.

일 실시예에서, 제 1 제어 게이트 전극(102)과 제 2 제어 게이트 전극(202)은 각각 제 1 그래핀 층(101)의 상기 제 1 영역 및 제 2 그래핀 층(101)의 상기 제 2 영역 상에 배치될 수 있다. 제어 게이트 전극들(102, 202)은 반도체와 그래핀 전극의 계면에 전계를 인가하여 상기 제 1 영역 및 상기 제 2 영역의 전기적 특성을 제어할 수 있다. 제어 게이트 전극들(102, 202)은 활성 층(31)과 그래핀 층(101, 201)의 계면에 전계를 인가함으로써 그래핀 층(101, 201)에 포함된 그래핀의 페르미 준위가 변하여 쇼트키 장벽의 높이가 조절될 수 있다. 일 실시예에 따르면, 두 개의 제어 게이트 전극들(102, 202)은 그래핀 층(101, 201)과 활성 층(31)이 접촉하는 영역인 상기 제 1 영역 및 상기 제 2 영역만 제어하도록 구성될 수 있고, 활성 층(31)이 제공하는 채널 영역은 메인 게이트 전극(32)으로 제어하여 채널 영역 내의 전하 농도(도핑)를 제어할 수 있다.In one embodiment, the first control gate electrode 102 and the second control gate electrode 202 are each of the first region of the first graphene layer 101 and the second region of the second graphene layer 101. It can be placed on the area. The control gate electrodes 102 and 202 may control electrical characteristics of the first region and the second region by applying an electric field to the interface between the semiconductor and the graphene electrode. The control gate electrodes 102 and 202 change the Fermi level of graphene contained in the graphene layers 101 and 201 by applying an electric field to the interface between the active layer 31 and the graphene layers 101 and 201. The height of the key barrier can be adjusted. According to an embodiment, the two control gate electrodes 102 and 202 are configured to control only the first region and the second region, which are regions in which the graphene layers 101 and 201 and the active layer 31 contact each other. The channel region provided by the active layer 31 may be controlled by the main gate electrode 32 to control the charge concentration (doping) in the channel region.

제어 게이트 전극(102, 202)은 금속을 포함할 수 있다. 예를 들어 제어 게이트 전극(102)은 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 또는 지르코늄(Zr) 중의 적어도 하나를 포함할 수 있다. 제어 게이트 전극(102 ,202)은 도전성을 가지는 비금속일 수 있다. 예를 들어 제어 게이트 전극(102, 202)는 폴리 실리콘, 또는 ITO(indium-tin oxide)를 포함할 수 있다. 전술한 실시예는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다.The control gate electrodes 102 and 202 may include metal. For example, the control gate electrode 102 is aluminum (Al), gold (Au), beryllium (Be), bismuth (Bi), cobalt (Co), copper (Cu), hafnium (Hf), indium (In), Manganese (Mn), molybdenum (Mo), nickel (Ni), lead (Pb), palladium (Pd), platinum (Pt), rhodium (Rh), rhenium (Re), ruthenium (Ru), tantalum (Ta), It may contain at least one of tellium (Te), titanium (Ti), tungsten (W), zinc (Zn), or zirconium (Zr). The control gate electrodes 102 and 202 may be a non-metal having conductivity. For example, the control gate electrodes 102 and 202 may include polysilicon or indium-tin oxide (ITO). The above-described embodiments are exemplary, and the present invention is not limited thereto.

제 2 유전 층(103)은 제 1 제어 게이트 전극(102)과 제 1 그래핀 층(101) 사이에 위치할 수 있다. 제 3 유전 층(203)은 제 2 제어 게이트 전극(202)과 제 2 그래핀 층(201) 사이에 위치할 수 있다. The second dielectric layer 103 may be positioned between the first control gate electrode 102 and the first graphene layer 101. The third dielectric layer 203 may be positioned between the second control gate electrode 202 and the second graphene layer 201.

일 실시예에 따르면, 상기 제 1 소오스/드레인 전극 및 상기 제 2 소오스/드레인 전극은 활성 층(31)의 제 1 표면 상에 배치될 수 있다. 이 때, 제 2 유전 층(103)과 제 3 유전 층(203)은 서로 물리적으로 연결되어 동일한 유전 층으로 제공될 수 있다. 동일한 유전 층으로 제공되는 제 2 유전 층(103)과 제 3유전 층(203) 상에 각각 배치된 제 1 제어 게이트 전극(102) 및 제 2 제어 게이트 전극(202)은 동일한 공정 스텝에서 형성되어 동시에 형성되도록 동일한 레벨을 가질 수 있다. 일 실시예에 따르면, 상기 제 1 및 제 2 소오스/드레인 전극이 활성 층(31)의 제 1 표면 상에 배치될 경우, 메인 게이트 전극(30)은 활성 층(31)의 상기 제 1 표면에 반대되는 제 2 표면 상에 배치될 수 있다.According to an embodiment, the first source/drain electrode and the second source/drain electrode may be disposed on the first surface of the active layer 31. In this case, the second dielectric layer 103 and the third dielectric layer 203 may be physically connected to each other to provide the same dielectric layer. The first control gate electrode 102 and the second control gate electrode 202 respectively disposed on the second dielectric layer 103 and the third dielectric layer 203 provided as the same dielectric layer are formed in the same process step. They can have the same level so that they are formed simultaneously. According to an embodiment, when the first and second source/drain electrodes are disposed on the first surface of the active layer 31, the main gate electrode 30 is disposed on the first surface of the active layer 31. It can be disposed on an opposite second surface.

도 1a 및 도 1b에 미도시된 다른 실시예에 따르면, 상기 제 1 소오스/드레인 전극, 제 2 소오스/드레인 전극 및 메인 게이트 전극(32)은 활성 층(31)의 동일 표면 상에 배치될 수 있다. 이 때, 제 2 유전 층(103), 제 3 유전 층(203) 및 전술한 제 1 유전 층(30)은 서로 물리적으로 연결되어 동일한 유전 층을 구성할 수 있다. 동일한 유전 층으로 제공되는 제 1 유전 층(30) 내지 제 3 유전 층(203) 상에 각각 배치된 제 1 제어 게이트 전극(102), 제 2 제어 게이트 전극(203) 및 메인 게이트 전극(32)은 상기 동일한 레벨을 가질 수 있다. According to another embodiment not shown in FIGS. 1A and 1B, the first source/drain electrode, the second source/drain electrode, and the main gate electrode 32 may be disposed on the same surface of the active layer 31. have. In this case, the second dielectric layer 103, the third dielectric layer 203, and the above-described first dielectric layer 30 may be physically connected to each other to form the same dielectric layer. The first control gate electrode 102, the second control gate electrode 203, and the main gate electrode 32 respectively disposed on the first dielectric layer 30 to the third dielectric layer 203 provided as the same dielectric layer. May have the same level as above.

도 1a 및 도 1b에 미도시된, 발명의 다른 실시예에 따르면, 제 2 유전 층(103)과 제 3 유전 층(203)은 서로 물리적으로 이격될 수 있다. 전술한 실시예는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다.According to another embodiment of the invention, not shown in FIGS. 1A and 1B, the second dielectric layer 103 and the third dielectric layer 203 may be physically spaced apart from each other. The above-described embodiments are exemplary, and the present invention is not limited thereto.

일 실시예에 따르면, 제 2 유전 층(103) 또는 제 3 유전 층(203)은 그래핀 층(101, 201)과 활성 층(31)을 봉지화할 수 있다. 제 2 유전 층(103) 또는 제 3 유전 층(203)이 봉지층(Encapsulation Layer) 역할을 함으로써 소자의 안정성이 향상된다.According to an embodiment, the second dielectric layer 103 or the third dielectric layer 203 may encapsulate the graphene layers 101 and 201 and the active layer 31. Since the second dielectric layer 103 or the third dielectric layer 203 serves as an encapsulation layer, the stability of the device is improved.

제 2 유전 층(103) 및 제 3 유전 층(203)은 2차원 절연체를 포함할 수 있다. 상기 2차원 절연체는 단일 층(monolayer)일 수 있다. 발명의 일 실시예에 따르면 2차원 절연체는 산화 그래핀, 2차원 산화물(예를 들어, Ti0.8O2 및 LaNb2O7) 또는 육방정계 질화붕소(hBN) 중 적어도 하나를 포함할 수 있다. 바람직하게는 제 2 유전 층(103) 및 제 3 유전 층(203)은 육방정계 질화붕소(hBN) 층을 포함할 수 있다. 상기 육방정계 질화붕소가 유전 층 및 봉지 층으로서 성능이 우수한 것은 전술한 바와 같다.The second dielectric layer 103 and the third dielectric layer 203 may include a two-dimensional insulator. The two-dimensional insulator may be a single layer (monolayer). According to an embodiment of the invention, the two-dimensional insulator is graphene oxide, two-dimensional oxide (for example, Ti 0.8 O 2 and LaNb 2 O 7 ), or hexagonal boron nitride (hBN) It may include at least one of. Preferably, the second dielectric layer 103 and the third dielectric layer 203 may comprise a hexagonal boron nitride (hBN) layer. As described above, the hexagonal boron nitride has excellent performance as a dielectric layer and an encapsulation layer.

도 2a 및 도 2b는 각각 본 발명의 일 실시예에 따른 2 개의 제어 게이트 전극들(102, 202)에 서로 같은 부호의 전압(양전압 및 음전압)이 동시 인가될 때 전계 제어 발광 소자의 동작 설명을 위한 도면이다.2A and 2B illustrate the operation of the field control light emitting device when voltages (positive voltage and negative voltage) of the same sign are simultaneously applied to two control gate electrodes 102 and 202 according to an embodiment of the present invention. It is a drawing for explanation.

도 2a 및 도 2b를 참조하면, 제 1 제어 게이트 전극(102) 및 제 2 제어 게이트 전극(202)에 동일하게 플러스(양, positive) 전압(NI)을 인가하게 되면 전계 효과에 의해 양 그래핀 층(101, 201)의 페르미 준위가 상승하여 전자에 대한 쇼트키 장벽(Schottky Barriers)이 낮아지기 때문에 활성 층(31) 내의 전자의 농도가 높아지게 된다. 일측 금속 전극(도 1a의 104)과 전기적으로 연결된 그래핀 층(101)에서 전자만 선택적으로 주입되고, 타측 금속 전극(도 1a의 204)과 전기적으로 연결된 그래핀 층(201)에서 정공이 주입되지 못하므로, 활성 층(31) 내 전자의 농도가 높아져 활성 층(31)은 n타입의 반도체 소자 특성을 보인다. 반대로 제 1 제어 게이트 전극(201) 및 제 2 제어 게이트 전극(202)에 동일하게 마이너스(음, negative) 전압(PI)을 걸어주는 경우, 그래핀과 WSe2의 페르미 준위가 내려가면서 정공에 대한 쇼트키 장벽(Schottky Barriers)이 낮아져서 정공에 대한 전도도는 증가하며, 전자에 대한 전도도는 감소하게 된다. 일측 금속 전극(204)과 전기적으로 연결된 그래핀 층(201)에서 정공만 선택적으로 주입되고, 타측 금속 전극(104)과 전기적으로 연결된 그래핀 층(101)에서는 전자가 주입되지 못하므로 활성 층(31) 내 정공의 농도가 높아져 활성 층(31)은 p타입의 반도체 소자 특성을 보인다. 따라서, 활성 층(31)에 어떠한 물리적, 화학적 도핑 없이 전극 영역의 제어 게이트 전극(32)의 전압을 조절함으로써 각 전계 제어 발광 소자(300)가 p타입 또는 n타입의 특성을 보이는, 전계 제어 발광 소자(300) 복수 개가 배치된 회로 구성이 가능하다.2A and 2B, when a positive (positive) voltage (NI) is applied to the first control gate electrode 102 and the second control gate electrode 202 in the same manner, both graphene is generated by the electric field effect. The concentration of electrons in the active layer 31 increases because the Fermi level of the layers 101 and 201 increases and the Schottky Barriers for electrons decrease. Only electrons are selectively injected from the graphene layer 101 electrically connected to one metal electrode (104 in FIG. 1A), and holes are injected from the graphene layer 201 electrically connected to the other metal electrode (204 in FIG. 1A). Therefore, the concentration of electrons in the active layer 31 increases, and the active layer 31 exhibits the characteristics of an n-type semiconductor device. Conversely, when a negative (negative) voltage (PI) is applied to the first control gate electrode 201 and the second control gate electrode 202 in the same manner, the Fermi level of graphene and WSe 2 decreases and As the Schottky Barriers are lowered, the conductivity for holes increases, and the conductivity for electrons decreases. Since only holes are selectively injected from the graphene layer 201 electrically connected to one metal electrode 204, and electrons cannot be injected from the graphene layer 101 electrically connected to the other metal electrode 104, the active layer ( 31) As the concentration of holes increases, the active layer 31 exhibits characteristics of a p-type semiconductor device. Therefore, by controlling the voltage of the control gate electrode 32 in the electrode region without any physical or chemical doping on the active layer 31, each field control light emitting device 300 exhibits a p-type or n-type characteristic A circuit configuration in which a plurality of elements 300 are disposed is possible.

도 3은 본 발명의 일 실시예에 따른 2 개의 제어 게이트 전극(102, 202)에 각각 서로 같은 부호의 전압이 동시 인가될 때 전계 제어 발광 소자의 전도 특성을 나타내는 그래프이다. 메인 게이트 전극(32)의 전압(Vbg), 상기 두 개의 제어 게이트 전극(102, 202)에 인가되는 전압(Vtg1, Vtg2) 및 전류 밀도(Jds)는 달라질 수 있으며, 상기 그래프는 비제한적인 실험예일 뿐이고, 다양한 실시예는 특정 실험 조건으로 제한되지 않는다.3 is a graph showing conduction characteristics of an electric field control light emitting device when voltages of the same sign are applied to two control gate electrodes 102 and 202 at the same time according to an embodiment of the present invention. The voltage (V bg ) of the main gate electrode 32, the voltages (V tg1 , V tg2 ) and current density (J ds ) applied to the two control gate electrodes 102 and 202 may vary, and the graph is It is only a non-limiting experimental example, and the various examples are not limited to specific experimental conditions.

도 3을 참조하면, 제 1 제어 게이트 전극(102) 및 제 2 제어 게이트 전극(202)에 어떤 전압도 인가하지 않은 경우 메인 게이트 전극(32)에 강한 양전압을 걸수록 전도도가 증가하는 바, 기본적으로 n타입의 반도체 소자 특성을 가짐을 알 수 있다. 제 1 제어 게이트 전극(102) 및 제 2 제어 게이트 전극(202)에 양전압(NI)을 인가한 경우, 제 1 제어 게이트 전극(102) 및 제 2 제어 게이트 전극(202)에 어떤 전압도 인가하지 않은 경우보다 전도도가 더 많이 증가함을 볼 수 있다. 즉, n타입 반도체 소자 특성이 더 심화된다. 반대로 제 1 제어 게이트 전극(102) 및 제 2 제어 게이트 전극(202)에 음전압(PI)를 인가한 경우, 제 1 제어 게이트 전극(102) 및 제 2 제어 게이트 전극(202)에 어떤 전압도 인가하지 않은 경우와 달리 메인 게이트 전극(32)에 강한 음전압을 걸수록 전도도가 증가함을 볼 수 있다. 즉, p타입 반도체 소자 특성이 더 심화된다.Referring to FIG. 3, when no voltage is applied to the first control gate electrode 102 and the second control gate electrode 202, the conductivity increases as a strong positive voltage is applied to the main gate electrode 32. It can be seen that it basically has the characteristics of an n-type semiconductor device. When the positive voltage NI is applied to the first control gate electrode 102 and the second control gate electrode 202, any voltage is applied to the first control gate electrode 102 and the second control gate electrode 202 It can be seen that the conductivity increases more than the case without. That is, the characteristics of the n-type semiconductor device are further enhanced. Conversely, when negative voltage (PI) is applied to the first control gate electrode 102 and the second control gate electrode 202, any voltage is applied to the first control gate electrode 102 and the second control gate electrode 202. It can be seen that the conductivity increases as a strong negative voltage is applied to the main gate electrode 32, unlike the case where no application is applied. That is, the characteristics of the p-type semiconductor device are further enhanced.

도 4 및 도 5는 본 발명의 일 실시예에 따른 2 개의 제어 게이트 전극들(102, 202)에 각각 서로 다른 부호의 전압이 동시 인가될 때 전계 제어 발광 소자의 동작 설명을 위한 도면 및 3차원 다이어그램이다.4 and 5 are diagrams for explaining the operation of the field control light emitting device when voltages of different symbols are simultaneously applied to two control gate electrodes 102 and 202 according to an embodiment of the present invention, and 3D It's a diagram.

도 4 및 도 5를 참조하면, 본 발명의 일 실시예에 따른 전계 제어 발광 소자는 그래핀 층 - 중첩 영역 - 활성 층 - 중첩 영역 - 그래핀 층의 다섯 영역의 계단식 에너지 밴드 구조를 갖는다. 제 1 제어 게이트 전극(도 1의 102) 및 제 2 제어 게이트 전극(도 1의 202)에 각각 플러스 전압(NI)과 마이너스 전압(PI), 또는 마이너스 전압(PI)과 플러스 전압(NI)을 가한다. 이 경우 전계 효과에 의해 플러스 전압이 가해진 상기 제어 게이트 전극 하에 형성된 일측의 그래핀 층의 페르미 준위가 상승하면서 전자가 상기 그래핀 층으로 주입되고, 마이너스 전압이 가해진 제어 게이트 전극 하에 형성된 타측의 그래핀 층에서 그래핀 층의 페르미 준위가 하강하면서 상기 그래핀 층으로 정공이 주입된다. 양극성 반도체(예를 들어, 이셀레늄화텅스텐(WSe2))를 포함하는 활성 층의 페르미 준위가 조절됨으로써 활성 층의 정공과 전자의 밀도가 변화하고, 변화된 정공과 전자의 밀도가 최적으로 맞춰지면 전자 및 정공이 재결합하면서 상기 전자 및 정공을 포함하는 활성 층(31)이 발광하게 된다. 이 때, 메인 게이트 전극(32)을 이용하여 활성 층(31)의 페르미 준위를 조절할 수 있다. 상기 메인 게이트 전극(32)으로 가해지는 전계를 조절하면 활성 층(31)의 도핑 레벨과 전자와 정공에 대한 전도도가 변하게 되어 정공과 전자가 결합하는 위치를 제어할 수 있다. 즉, 전자와 정공이 재결합하는 영역을 미세 제어함으로써 상기 활성 층 내 발광 포인트를 제어할 수 있다.Referring to FIGS. 4 and 5, the field-controlled light emitting device according to an embodiment of the present invention has a stepwise energy band structure of five regions of a graphene layer-an overlap region-an active layer-an overlap region-a graphene layer. A positive voltage NI and a negative voltage PI, or a negative voltage PI and a positive voltage NI are respectively applied to the first control gate electrode (102 in FIG. 1) and the second control gate electrode (202 in FIG. 1). Apply. In this case, electrons are injected into the graphene layer as the Fermi level of the graphene layer on one side formed under the control gate electrode to which a positive voltage is applied by the electric field effect is increased, and graphene on the other side formed under the control gate electrode to which a negative voltage is applied. Holes are injected into the graphene layer as the Fermi level of the graphene layer falls in the layer. When the density of holes and electrons in the active layer is changed by adjusting the Fermi level of the active layer containing a bipolar semiconductor (for example, tungsten diselenide (WSe 2 )), the changed hole and electron density is optimally matched. As electrons and holes recombine, the active layer 31 including the electrons and holes emit light. At this time, using the main gate electrode 32 The Fermi level of the active layer 31 can be adjusted. When the electric field applied to the main gate electrode 32 is adjusted, the doping level of the active layer 31 and the conductivity of electrons and holes are changed, so that the position where the holes and electrons are bonded can be controlled. That is, by finely controlling the region where electrons and holes recombine, the emission point in the active layer can be controlled.

주입되는 전자와 정공의 밀도를 조절하면, 트라이온(trion)의 형성 및 엑시톤(exciton)의 종류 및 밀도를 제어하여 발광파장도 조절할 수 있다. 엑시톤이란 음전하를 띤 전자와 양전하를 띤 정공이 쿨롱(coulomb) 인력으로 결합된 준입자 상태를 말하며 광을 조사하였을 때 생성되어 엑시톤이 바닥상태로 되돌아 감으로써 발광에 기여한다. 트라이온이란 엑시톤에 추가적인 전자나 정공이 붙은 전하를 띠는 준입자 상태를 말하며 3차원 반도체에서는 불안정하여 발광에 기여하지 못하나 2차원 반도체에서는 강한 쿨롱(coulomb) 인력에 의해 상온에서도 안정한 상태로 존재할 수 있어 발광에 기여할 수 있다.By controlling the density of injected electrons and holes, the emission wavelength can also be controlled by controlling the formation of trions and types and density of excitons. Exciton is a quasi-particle state in which negatively charged electrons and positively charged holes are combined by coulomb attraction, and is generated when light is irradiated, and excitons return to the ground state to contribute to light emission. Trion refers to a quasi-particle state in which additional electrons or holes are attached to excitons.It is unstable in 3D semiconductors and cannot contribute to light emission.However, in 2D semiconductors, it can exist in a stable state even at room temperature due to strong coulomb attraction. Can contribute to light emission.

도 6은 본 발명의 일 실시예에 따른 2 개의 제어 게이트 전극에 각각 서로 다른 부호의 전압이 동시 인가될 때 정류 특성을 보여주는 전류-전압 그래프이다. 그래핀 층(101, 201)과 접촉하는 활성 층(31)의 물질은 달라질 수 있으며, 상기 그래프는 비제한적인 실험예일 뿐이고, 다양한 실시예는 특정 실험 조건으로 제한되지 않는다.6 is a current-voltage graph showing rectification characteristics when voltages of different codes are simultaneously applied to two control gate electrodes according to an embodiment of the present invention. The material of the active layer 31 in contact with the graphene layers 101 and 201 may vary, and the graph is only a non-limiting experimental example, and various embodiments are not limited to specific experimental conditions.

도 6을 참조하면, 인가되는 소오스/드레인 전압(Vds)의 변화에 대해 소오스/드레인 전류(Ids) 가 선형적으로 변하지 않음을 알 수 있다. 상기 실험예에 따르면, 상기 전계 제어 발광 소자(300)는 두 개의 제어 게이트 전극에 서로 다른 부호의 전압이 동시 인가될 때 단방향 전기 전도성을 갖는 정류 특성을 가짐을 보여준다. 상기 정류 특성은 제 1 제어 게이트 전극(102) 및 제 2 제어 게이트 전극(202)에 걸리는 전압의 부호가 서로 다를 때 발생한다. 예를 들어, 제 2 제어 게이트 전극(202)에 마이너스 전압(Vtg2가 음의 값, PI)이 인가된 경우, 제 2 그래핀 층(201)의 정공 농도가 상승하고 전자 농도는 감소한다. 이 때, 제 1 그래핀 층(101)의 정공 농도는 감소하고 전자 농도는 증가한다. 따라서 제 1 그래핀 층(101)에서는 전자가 선택적으로 채널에 주입되고 제 2 그래핀 층(201)에서는 정공이 선택적으로 주입될 수 있다. 이 때, 제 2 그래핀 층(201)과 전기적으로 연결된 제 2 금속 전극(204)에서 플러스 전압이 인가된 경우에는 정공이 제 2 그래핀 층(201)으로 주입되어 전류가 흐를 수 있다. 반대로, 제 2 금속 전극(204)에서 마이너스 전압이 인가된 경우에는 제 1 그래핀 층(101)에서 정공이, 제 2 그래핀 층(201)에서는 전자가 주입되어야 전류가 흐를 수 있으나, 제 1 그래핀 층(101)에서는 정공의 농도가 낮고, 제 2 그래핀 층(201)에서는 전자의 농도가 낮기 때문에 제 1 그래핀 층(101)으로부터 정공이 주입되지 않고, 제 2 그래핀 층(201)으로부터 전자가 주입되지 않기 때문에 전류가 흐르지 않는다.Referring to FIG. 6, it can be seen that the source/drain current I ds does not change linearly with a change in the applied source/drain voltage V ds . According to the experimental example, it is shown that the field control light emitting device 300 has a rectification characteristic having unidirectional electrical conductivity when voltages of different signs are simultaneously applied to two control gate electrodes. The rectification characteristic occurs when signs of voltages applied to the first control gate electrode 102 and the second control gate electrode 202 are different from each other. For example, when a negative voltage (V tg2 is negative, PI) is applied to the second control gate electrode 202, the hole concentration of the second graphene layer 201 increases and the electron concentration decreases. At this time, the hole concentration of the first graphene layer 101 decreases and the electron concentration increases. Accordingly, electrons may be selectively injected into the channel in the first graphene layer 101, and holes may be selectively injected in the second graphene layer 201. In this case, when a positive voltage is applied from the second metal electrode 204 electrically connected to the second graphene layer 201, holes may be injected into the second graphene layer 201 and a current may flow. Conversely, when a negative voltage is applied from the second metal electrode 204, holes must be injected from the first graphene layer 101 and electrons are injected from the second graphene layer 201 to allow current to flow. Since the concentration of holes is low in the graphene layer 101 and the concentration of electrons in the second graphene layer 201 is low, holes are not injected from the first graphene layer 101, and the second graphene layer 201 ), no current flows because electrons are not injected.

반대로, 제 2 제어 게이트 전극(202)에 플러스 전압(Vtg2가 양의 값, NI) 인가된 경우, 제 2 그래핀 층(201)의 전자 농도가 상승하고 정공 농도는 감소한다. 이 때, 제 1 그래핀 층(101)의 전자 농도는 감소하고 정공 농도는 증가한다. 따라서 제 1 그래핀 층(101)에서는 정공이 선택적으로 채널에 주입되고, 제 2 그래핀 층(201)에서는 전자가 선택적으로 주입될 수 있다. 이 때, 제 2 그래핀 층과 전기적으로 연결된 제 2 금속 전극(204)에서 마이너스 전압이 인가된 경우에는 정공이 제 2 그래핀 층으로 주입되어 전류가 흐를 수 있다. 반대로, 제 2 소오스/드레인 전극(204)에서 플러스 전압이 인가된 경우에는 제 1 그래핀 층(101)에서 정공이, 제 2 그래핀 층(201)에서는 전자가 주입되어야 전류가 흐를 수 있으나, 제 1 그래핀 층(101)에서는 정공 농도가 낮고, 제 2 그래핀 층(201)에서는 전자의 농도가 낮기 때문에 전류가 흐르지 않는다.Conversely, when a positive voltage (Vtg2 is a positive value, NI) is applied to the second control gate electrode 202, the electron concentration of the second graphene layer 201 increases and the hole concentration decreases. At this time, the electron concentration of the first graphene layer 101 decreases and the hole concentration increases. Accordingly, holes may be selectively injected into the channel in the first graphene layer 101, and electrons may be selectively injected in the second graphene layer 201. At this time, when a negative voltage is applied from the second metal electrode 204 electrically connected to the second graphene layer, holes may be injected into the second graphene layer, so that current may flow. Conversely, when a positive voltage is applied from the second source/drain electrode 204, holes must be injected from the first graphene layer 101 and electrons from the second graphene layer 201 to allow current to flow. Since the first graphene layer 101 has a low hole concentration, and the second graphene layer 201 has a low electron concentration, no current flows.

도 7 및 도 8은 본 발명의 일 실시예에 따른 2 개의 제어 게이트 전극(102, 202)에 각각 서로 다른 부호의 전압이 동시 인가될 때 전계 제어 발광 소자에서 발생하는 광을 촬영한 광학 현미경 사진 및 방출되는 광의 EL 스펙트럼과 PL 스펙트럼을 나타내는 그래프이다. 소스-드레인 전압(Vds) 또는 인가되는 광의 파장 또는 세기는 달라질 수 있으며, 상기 그래프는 비제한적인 실험예일 뿐이고, 다양한 실시예는 특정 실험 조건으로 제한되지 않는다.7 and 8 are optical micrographs of light generated from an electric field control light emitting device when voltages of different symbols are simultaneously applied to two control gate electrodes 102 and 202 according to an embodiment of the present invention. And a graph showing an EL spectrum and a PL spectrum of emitted light. The source-drain voltage (V ds ) or the wavelength or intensity of applied light may vary, and the graph is only a non-limiting experimental example, and various embodiments are not limited to specific experimental conditions.

원자나 분자가 에너지를 흡수하는 현상을 바닥상태로부터 들뜬 상태로의 전자의 여기로 표현할 수 있으며, 들뜬 상태에서 일정시간이 지나면 전자는 바닥상태로 되돌아오게 된다. 발광체에서 이러한 전이를 하는 동안에 에너지의 일부 또는 전부를 광으로 방출하게 된다. 이때 광에 의하여 여기하였다가 방출되는 광은 광 발광(Photoluminescence, PL)이라 하고, 전계에 의하여 여기하였다가 방출되는 광은 전계 발광(electroluminescence, EL)이라 한다. 도 7 및 도 8을 참조하면, 본 발명의 일 실시예에 따른 전계 제어 발광 소자에서 방출한 전계 발광 및 광 발광의 스펙트럼의 형태와 발광 파장이 실질적으로 동일함이 확인될 수 있다.The phenomenon in which an atom or molecule absorbs energy can be expressed as the excitation of electrons from the ground state to the excited state, and the electrons return to the ground state after a certain period of time from the excited state. During this transition in the illuminant, some or all of the energy is emitted as light. At this time, light that is excited and emitted by light is referred to as photoluminescence (PL), and light that is excited and emitted by an electric field is referred to as electroluminescence (EL). Referring to FIGS. 7 and 8, it can be confirmed that the shape and emission wavelength of the spectrum of the electroluminescence and photoluminescence emitted from the field-controlled light-emitting device according to an embodiment of the present invention are substantially the same.

도 9 내지 도 12는 본 발명의 일 실시예에 따른 2 개의 제어 게이트 전극(102, 202)에 각각 서로 다른 부호의 전압이 동시 인가될 때, 드레인-소스 전압의 변화에 따른 EL 스펙트럼을 비교하여 나타내는 그래프, 드레인-소스 전압과 전류밀도의 관계를 나타내는 그래프, 전류밀도와 EL 피크 영역(EL peak area) 간의 관계를 나타내는 그래프 및 드레인-소스 전압과 EL 피크 영역간의 관계를 나타내는 그래프이다.9 to 12 are compared EL spectra according to a change in drain-source voltage when voltages of different signs are simultaneously applied to two control gate electrodes 102 and 202 according to an embodiment of the present invention. These graphs are shown, a graph showing a relationship between a drain-source voltage and a current density, a graph showing a relationship between a current density and an EL peak area, and a graph showing a relationship between a drain-source voltage and an EL peak area.

도 9 및 도 12를 참조하면, 소스-드레인 전극에 인가되는 전압(Vds)이 증가할수록 EL 강도(intensity) 및 EL 피크 영역(peak area)이 증가하는 비례관계임이 확인될 수 있다. Vds 값이 각각 -1.0 V, -2.0 V, -2.5 V, -3.0 V, -3.5 V 및 -4.0 V 인 경우의 광의 스펙트럼은 각각 P0, P1, P2, P3, P4, 및 P5에 해당한다. Vds 값이 증가하더라도 광(전계 발광)의 강도는 증가하나, 방출되는 광의 평균 파장은 달라지지 않음을 알 수 있다. 도 10을 참조하면, 소스-드레인 전극에 인가되는 전압(Vds) 값(-4.0V 내지 -2.0 V)에 대응되는 전류 밀도 값을 도출할 수 있다. EL 스펙트럼이 각각 P1, P2, P3, P4, 및 P5일 때 도출된 전류 밀도 값과 EL 피크 영역(peak area)의 관계를 도 11에 나타내었다. 이에 따르면 전류 밀도와 EL 피크 영역(peak area)이 양의 상관관계에 있음이 확인될 수 있다. 또한, 전류 밀도와 EL 피크 영역의 관계 및 소스-드레인 전압(Vds)과 EL 피크 영역의 관계는 양의 기울기를 갖는 1차 함수의 형태이며, 이러한 특성으로부터 발광 소자를 실제로 응용할 때 발광 특성의 제어가 용이함을 알 수 있다.Referring to FIGS. 9 and 12, it can be seen that the EL intensity and the EL peak area increase as the voltage V ds applied to the source-drain electrode increases. When the V ds values are -1.0 V, -2.0 V, -2.5 V, -3.0 V, -3.5 V and -4.0 V, respectively, the light spectrum is P 0 , P 1 , P 2 , P 3 , P 4 , And P 5 . It can be seen that even if the value of V ds increases, the intensity of light (electroluminescence) increases, but the average wavelength of emitted light does not change. Referring to FIG. 10, a current density value corresponding to a voltage (V ds ) value (-4.0V to -2.0V) applied to the source-drain electrode can be derived. Fig. 11 shows the relationship between the derived current density value and the EL peak area when the EL spectrum is P1, P2, P3, P4, and P5, respectively. According to this, it can be confirmed that the current density and the EL peak area have a positive correlation. In addition, the relationship between the current density and the EL peak area, and the relationship between the source-drain voltage (V ds ) and the EL peak area are in the form of a linear function with a positive slope, and from these characteristics, the light emission characteristics are It can be seen that the control is easy.

도 13은 본 발명의 일 실시예에 따른 2 개의 제어 게이트 전극(102, 202)에 각각 서로 다른 부호의 전압이 동시 인가될 때, 메인 게이트 전극에 인가되는 전압과 전류 간의 관계를 나타내는 그래프이다. 도 14a 내지 도 14는 및 도 13에 도시된 영역 Ⅰ(Region I) 내지 Ⅲ(Region Ⅲ)의 전계 제어 발광 소자의 동작 설명을 위한 도면이다.13 is a graph illustrating a relationship between a voltage applied to a main gate electrode and a current when voltages of different signs are simultaneously applied to two control gate electrodes 102 and 202 according to an embodiment of the present invention. 14A to 14 are views for explaining the operation of the field-controlled light emitting devices of regions I to III shown in FIG. 13 and FIG.

도 13을 참조하면, 메인 게이트 전극에 인가되는 전압(Vbg) 값이 변함에 따라 광과 전류의 흐름이 달라지는 것을 볼 수 있다. 본 발명의 일 실시예에 따른 전계 제어 발광 소자(300)는 일반적인 소자와 달리 동작 특성이 영역(Region)Ⅰ, 영역 Ⅱ 및 영역 Ⅲ으로 뚜렷이 구분되는 거동을 갖는다. 영역 Ⅰ은 전류가 흐르면서 광이 방출되는 동작 영역이다. 영역 Ⅱ는 전류도 흐르지 않고, 광도 방출되지 않는 동작 영역이다. 그리고 영역 Ⅲ은 광은 방출되지 않고 전류만 흐르는 영역이다.Referring to FIG. 13, it can be seen that the flow of light and current varies as the voltage Vbg applied to the main gate electrode changes. Unlike general devices, the field-controlled light-emitting device 300 according to an embodiment of the present invention has a behavior that is clearly divided into a region I, a region II, and a region III. Region I is an operating region in which light is emitted while current flows. Region II is an operating region in which no current flows and no light is emitted. In addition, the region III is a region through which only current flows without light emission.

전술한 바와 같이(도 4 및 도 5의 설명 참조), 메인 게이트 전극(32)을 이용하면 활성 층(31)의 페르미 준위를 조절할 수 있으며, 메인 게이트 전극(32)으로 가해지는 전계를 조절하면 정공과 전자가 만나는 위치 및 활성 층(31) 내 발광 포인트를 제어할 수 있다.As described above (refer to the description of FIGS. 4 and 5), using the main gate electrode 32 The Fermi level of the active layer 31 can be adjusted, and by adjusting the electric field applied to the main gate electrode 32, the position where the holes and electrons meet and the emission point in the active layer 31 can be controlled.

도 14a 내지 도 14c를 참조하면, 메인 게이트 전극(32, 도 14a 내지 도 14c에 생략됨)에 인가되는 전압(Vbg)이 음에서 양으로 증가할수록, 활성 층(31)의 페르미 준위가 상승하면서 활성 층(31)으로 전자가 주입되어 정공 농도는 감소하고 전자 농도는 증가한다. 영역 Ⅰ에서는, 활성 층(31)에서 전자 농도가 높은 영역과 정공 농도가 높은 영역이 존재하므로 상기 활성 층의 일부가 각각 p타입과 n타입 특성을 가져 pn접합 형태가 될 수 있다. 따라서 활성 층(31) 내에서 전자와 정공이 만나게 되어 활성 층(31) 영역에서 방출되는 광을 관찰할 수 있다. 영역 Ⅰ의 최대 전류 값 및 후술될 최대 광 강도(EL intensity)는 정공과 전자 농도가 균형을 이루는 영역에서 확인된다. 영역 Ⅰ에서 최대 전류 수치를 갖는 Vbg 값이 0V 미만으로 치우친 이유는 n타입 반도체 특성을 가지는 활성 층(31)을 이용하였기 때문이며, 활성 층(31)의 종류에 따라 최대 전류 값을 갖는 Vbg값은 달라질 수 있다. 영역 Ⅱ에서는, 활성 층(31)이 공핍 영역을 형성한다. 활성 층(31) 내로 전자는 주입되지만 채널이 전도성을 가지기에는 부족하고, 정공에 대한 에너지 장벽이 높아져 정공이 더 이상 주입되지 못하므로 전류가 흐르지 않고, 발광현상도 발생하지 않는다. 영역 Ⅲ에서는, 활성 층(31)의 전자 농도가 더 상승하여 활성 층(31)이 n타입 특성을 보이는 것을 확인할 수 있다. 따라서 활성 층(31)의 정공 농도가 희박해져 정공이 활성 층(31) 내에서 구동 전하로 작동하지 못한다. 따라서 활성 층(31)내 전자와 정공의 결합이 발생하지 않고, 전자의 이동에 의해 전류만 흐르고 발광현상은 발생하지 않는다.14A to 14C, as the voltage V bg applied to the main gate electrode 32 (omitted in FIGS. 14A to 14C) increases from negative to positive, the Fermi level of the active layer 31 increases. While electrons are injected into the active layer 31, the hole concentration decreases and the electron concentration increases. In region I, since a region having a high electron concentration and a region having a high hole concentration exist in the active layer 31, a portion of the active layer may have p-type and n-type characteristics, respectively, thereby forming a pn junction. Accordingly, electrons and holes meet in the active layer 31 and light emitted from the active layer 31 can be observed. The maximum current value of the region I and the maximum light intensity (EL intensity) to be described later are found in the region where the hole and electron concentrations are balanced. The reason that the Vbg value having the maximum current value in the region I is biased to less than 0V is that the active layer 31 having n-type semiconductor characteristics is used, and the V bg value having the maximum current value according to the type of the active layer 31 Can be different. In region II, the active layer 31 forms a depletion region. Electrons are injected into the active layer 31, but the channel is insufficient to have conductivity, and the energy barrier for the holes is increased so that holes cannot be injected any more, so that no current flows and no light emission phenomenon occurs. In region III, it can be seen that the electron concentration of the active layer 31 further increases, and the active layer 31 exhibits n-type characteristics. Accordingly, the concentration of holes in the active layer 31 becomes thin, and the holes cannot operate as driving charges in the active layer 31. Accordingly, bonding of electrons and holes in the active layer 31 does not occur, only current flows due to movement of electrons, and no light emission phenomenon occurs.

도 15 및 도 16은 본 발명의 일 실시예에 따른 2 개의 제어 게이트 전극(102, 202)에 각각 서로 다른 부호의 전압이 동시 인가될 때, 도 13에 도시된 영역 Ⅰ의 발광 특성을 보여주는 그래프 및 EL 피크 영역(EL peak area) 및 전류 밀도를 나타내는 그래프이다.15 and 16 are graphs showing light emission characteristics of region I shown in FIG. 13 when voltages of different symbols are simultaneously applied to two control gate electrodes 102 and 202 according to an embodiment of the present invention. And a graph showing an EL peak area and a current density.

도 15 및 16을 참조하면, 영역 Ⅰ에서, EL 피크 영역(peak area) 또는 EL 강도(intensity)가 도 13에 도시된 전류 값과 유사한 분포를 가진다. EL peak area 값과 EL intensity 값은 전류 밀도와 마찬가지로 드레인-소스 전극에 인가되는 전압(Vbg)에 의해 조절됨을 알 수 있다. 도 15에 나타내어진 발광 특성에 따르면, Vbg 값이 변화하더라도 발광하는 빛의 강도는 변하나, 방출되는 광의 평균 파장은 변하지 않음을 확인할 수 있다.15 and 16, in region I, an EL peak area or EL intensity has a distribution similar to the current value shown in FIG. 13. It can be seen that the EL peak area value and the EL intensity value are controlled by the voltage (V bg ) applied to the drain-source electrode like the current density. According to the light emission characteristics shown in FIG. 15, it can be seen that even if the V bg value changes, the intensity of the emitted light changes, but the average wavelength of the emitted light does not change.

본 발명은 기본적인 트랜지스터 구조에서 주입되는 전하의 종류를 제어하여 발광 소자를 구현한 것으로서, 두 개의 제어 게이트 전압을 통해 n 타입 발광 다이오드 또는 p 타입 발광 다이오드를 구현할 수 있다. 또한, 추가적으로 메인 게이트 전압을 제어하여 채널 영역을 발광 영역으로 구현할 수 있다. In the present invention, a light emitting device is implemented by controlling the type of charge injected in a basic transistor structure, and an n-type light-emitting diode or a p-type light-emitting diode can be implemented through two control gate voltages. In addition, the channel region may be implemented as a light emitting region by additionally controlling the main gate voltage.

이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and that various substitutions, modifications, and changes are possible within the scope of the technical spirit of the present invention. It will be obvious to those who have knowledge.

30: 제 1 유전 층
31: 활성 층
31e(1), 31e(2): 각각 활성 층의 제 1 및 제 2 단부
32: 메인 게이트 전극
101: 제 1 그래핀 층
101e: 제 1 영역의 내측 단부
102: 제 1 제어 게이트 전극
103: 제 2 유전 층
104: 제 1 금속 전극
105: 제 1 영역의 확장부
201: 제 2 그래핀 층
201e: 제 2 영역의 내측 단부
202: 제 2 제어 게이트 전극
203: 제 3 유전 층
204: 제 2 금속 전극
205: 제 2 영역의 확장부
300: 전계 제어 발광 소자
30: first dielectric layer
31: active layer
31e(1), 31e(2): the first and second ends of the active layer, respectively
32: main gate electrode
101: first graphene layer
101e: inner end of the first region
102: first control gate electrode
103: second dielectric layer
104: first metal electrode
105: extended portion of the first area
201: second graphene layer
201e: inner end of the second region
202: second control gate electrode
203: third dielectric layer
204: second metal electrode
205: extension of the second area
300: field control light emitting element

Claims (15)

채널 영역을 제공하는 활성 층;
상기 활성 층의 제 1 단부 상에 중첩되는 제 1 영역 및 상기 제 1 영역으로부터 상기 활성 층의 외부를 향하여 연장된 확장부를 갖는 제 1 그래핀 층; 및 상기 제 1 그래핀 층의 확장부에 결합하는 제 1 금속 전극을 포함하는 제 1 소오스/드레인 전극;
상기 활성 층의 제 2 단부 상에 중첩되는 제 2 영역 및 상기 제 2 영역으로부터 상기 활성 층의 외부를 향하여 연장된 확장부를 갖는 제 2 그래핀 층; 및 상기 제 2 그래핀 층의 확장부에 결합하는 제 2 금속 전극을 포함하는 제 2 소오스/드레인 전극;
상기 활성 층의 상기 제 1 단부와 상기 제 2 단부의 사이의 상기 채널 영역 상에 형성되는 제 1 유전 층 및 상기 제 1 유전 층 상의 메인 게이트 전극;
상기 제 1 그래핀 층의 상기 제 1 영역 상에 제 2 유전 층 및 상기 제 2 유전 층 상에 배치되는 제 1 제어 게이트 전극; 및
상기 제 2 그래핀의 상기 제 2 영역 상에 제 3 유전 층 및 상기 제 3 유전 층 상에 배치되는 제 2 제어 게이트 전극을 포함하는 전계 제어 발광 소자.
An active layer providing a channel region;
A first graphene layer having a first region overlapping on a first end of the active layer and an extension extending from the first region toward the outside of the active layer; And a first source/drain electrode including a first metal electrode coupled to an extended portion of the first graphene layer.
A second graphene layer having a second region overlapping on a second end of the active layer and an extension extending from the second region toward the outside of the active layer; And a second source/drain electrode including a second metal electrode coupled to the extended portion of the second graphene layer.
A first dielectric layer formed on the channel region between the first end and the second end of the active layer and a main gate electrode on the first dielectric layer;
A second dielectric layer on the first region of the first graphene layer and a first control gate electrode disposed on the second dielectric layer; And
A field control light-emitting device comprising a third dielectric layer on the second region of the second graphene and a second control gate electrode on the third dielectric layer.
제 1 항에 있어서,
상기 금속 전극들과 결합된 상기 그래핀 층들의 접촉 표면은 불화(fluorination)된 전계 제어 발광 소자.
The method of claim 1,
The field control light emitting device in which the contact surfaces of the graphene layers bonded to the metal electrodes are fluorinated.
제 1 항에 있어서,
상기 제 2 유전 층과 상기 제 3 유전 층은 동일한 유전 층이며, 상기 제 1 제어 게이트 전극 및 상기 제 2 제어 게이트 전극은 동일한 레벨을 갖는 전계 제어 발광 소자.
The method of claim 1,
The second dielectric layer and the third dielectric layer are the same dielectric layer, and the first control gate electrode and the second control gate electrode have the same level.
제 1 항에 있어서,
상기 메인 게이트 전극의 양 단부는 각각 상기 제 1 영역의 내측 단부와 상기 제 2 영역의 내측 단부로부터 상기 활성 층의 제 1 단부와 상기 제 2 단부쪽으로 오프셋된 전계 제어 발광 소자.
The method of claim 1,
Both ends of the main gate electrode are offset from an inner end of the first region and an inner end of the second region toward a first end and a second end of the active layer, respectively.
제 1 항에 있어서,
상기 제 1 소오스/드레인 전극 및 상기 제 2 소오스/드레인 전극은 상기 활성 층의 제 1 표면 상에 배치되며,
상기 메인 게이트 전극은 상기 활성 층의 상기 제 1 표면에 반대되는 제 2 표면 상에 배치되는 전계 제어 발광 소자.
The method of claim 1,
The first source/drain electrode and the second source/drain electrode are disposed on the first surface of the active layer,
The main gate electrode is an electric field control light emitting device disposed on a second surface opposite to the first surface of the active layer.
제 1 항에 있어서,
상기 제 1 소오스/드레인 전극, 상기 제 2 소오스/드레인 전극 및 상기 메인 게이트 전극은 상기 활성 층의 동일 표면 상에 배치되는 전계 제어 발광 소자.
The method of claim 1,
The first source/drain electrode, the second source/drain electrode, and the main gate electrode are disposed on the same surface of the active layer.
제 6 항에 있어서,
상기 제 1 내지 제 3 유전 층은 동일한 유전 층이며, 상기 제 1 제어 게이트 전극, 상기 제 2 게이트 전극 및 상기 메인 게이트 전극은 동일한 레벨을 갖는 전계 제어 발광 소자.
The method of claim 6,
The first to third dielectric layers are the same dielectric layer, and the first control gate electrode, the second gate electrode, and the main gate electrode have the same level.
제 1 항에 있어서,
상기 제 2 유전 층 및 상기 제 3 유전 층은 상기 그래핀 층 및 상기 활성 층을 봉지화하는 전계 제어 발광 소자.
The method of claim 1,
The second dielectric layer and the third dielectric layer encapsulate the graphene layer and the active layer.
제 1 항에 있어서,
상기 제 1 유전 층 내지 상기 제 3 유전 층 중 적어도 하나는 2차원 육방정계 질화붕소(hBN) 층을 포함하는 전계 제어 발광 소자.
The method of claim 1,
At least one of the first to third dielectric layers includes a two-dimensional hexagonal boron nitride (hBN) layer.
제 1 항에 있어서,
상기 활성 층은 Mo, W, Nb, Ta, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge 및 Pb로 이루어진 군에서 선택되는 하나의 전이 금속을 갖는 전이금속 디칼코게나이드(Transition Metal di-chalcogenides)를 포함하는 전계 제어 발광 소자.
The method of claim 1,
The active layer is a transition metal dichalcogenide having one transition metal selected from the group consisting of Mo, W, Nb, Ta, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge, and Pb. Metal di-chalcogenides).
제 10 항에 있어서,
상기 전이금속 디칼코게나이드는 이셀레늄화텅스텐(WSe2)인 전계 제어 발광 소자.
The method of claim 10,
The transition metal dichalcogenide is tungsten diselenide (WSe 2 ).
제 1 항에 있어서,
상기 제 1 제어 게이트 전극 및 상기 제 2 제어 게이트 전극에 동시에 양(positive) 전압을 인가하면, 상기 활성 층이 P 타입 도전체로 동작하고,
상기 제 1 제어 게이트 전극 및 상기 제 2 제어 게이트 전극에 동시에 음(negative) 전압을 인가하면, 상기 활성 층이 N 타입 도전체로 동작하는 전계 제어 발광 소자.
The method of claim 1,
When a positive voltage is simultaneously applied to the first control gate electrode and the second control gate electrode, the active layer operates as a P-type conductor,
When a negative voltage is simultaneously applied to the first control gate electrode and the second control gate electrode, the active layer operates as an N-type conductor.
제 1 항에 있어서,
상기 그래핀 층은 단층 그래핀이 4층 내지 6층이 적층된 구조인 전계 제어 발광 소자.
The method of claim 1,
The graphene layer is an electric field control light emitting device having a structure in which 4 to 6 layers of single-layer graphene are stacked.
제 1 항에 있어서,
상기 활성 층은 상기 제 1 제어 게이트 전극 및 제 2 제어 게이트 전극으로부터 주입되는 전자와 정공의 재결합에 의해 제공되는 발광 영역을 포함하는 전계 제어 발광 소자.
The method of claim 1,
The active layer includes a light emitting region provided by recombination of electrons and holes injected from the first control gate electrode and the second control gate electrode.
제 14 항에 있어서,
상기 메인 게이트 전극에 인가되는 전압에 의해 상기 발광 영역의 위치 또는 발광 파장이 제어되는 전계 제어 발광 소자.
The method of claim 14,
An electric field control light emitting device in which the position of the emission region or the emission wavelength is controlled by a voltage applied to the main gate electrode.
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