KR20200134435A - 뉴런 동작이 가능한 단일 트랜지스터의 구조와 동작 방법 및 이를 이용한 뉴로모픽 시스템 - Google Patents
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Abstract
본 발명은 단일 트랜지스터의 부유 바디층에 전하를 저장 및 방출하여 뉴런의 스파이크 동작을 구현하는 단일 트랜지스터의 구조와 동작 방법 및 이를 이용한 뉴로모픽 시스템에 관한 것으로, 기판 상에 형성되는 정공 배리어 물질층, 상기 정공 배리어 물질층 상에 형성되며, 전하를 저장하는 부유 바디층(floating body), 상기 부유 바디층의 양측에 형성된 소스 및 드레인, 상기 부유 바디층 상에 형성되어 상기 부유 바디층을 둘러싸는 게이트 절연막 및 상기 게이트 절연막 상에 형성된 게이트를 포함한다.
Description
본 발명은 뉴런 동작이 가능한 단일 트랜지스터의 구조와 동작 방법 및 이를 이용한 뉴로모픽 시스템에 관한 것으로, 보다 상세하게는 단일 트랜지스터의 부유 바디층에 전하를 저장 및 방출하여 뉴런의 스파이크 동작을 구현하는 기술에 관한 것이다.
4차 산업 혁명 시대를 맞이하며 인공지능 시스템에 대한 연구가 활발히 진행되고 있다. 그 중에서도, 막대한 에너지를 소모하는 기존의 폰 노이만(von Neumann) 방식에서 벗어난 뉴로모픽 컴퓨팅(neuromorphic computing) 시스템이 많은 각광을 받고 있다.
뉴로모픽 컴퓨팅은 인간의 뇌를 하드웨어적으로 모방하여 인공지능 동작을 구현하는 방식이다. 인간의 뇌는 매우 복잡한 기능을 수행하지만 뇌가 소비하는 에너지는 20 내지 25W 밖에 되지 않는다. 이에, 뉴로모픽 컴퓨팅은 인간의 뇌 구조 자체를 모방하여 기존 컴퓨팅보다 월등한 연상, 추론, 인식 능력과 데이터 처리 능력을 초 저전력으로 수행한다.
이러한 뉴로모픽 컴퓨팅을 동작하게 하는 뉴로모픽 칩은 인간의 두뇌가 신경세포인 뉴런(neuron)과 연결부위인 시냅스(synapse)로 구성된 것과 동일하게 뉴런과 시냅스로 구성되어 있다. 이 중에서 뉴런은 이전 시냅스들에서 전달된 전류 신호를 통합하여 특정 임계 값을 초과할 때, 다음 시냅스로 스파이크 형태의 전압 신호를 전달하는 역할을 수행한다. 또한, 시냅스는 뉴런들이 발현하는 스파이크의 시간적 상관관계에 따라 그 강도를 강화(potentiation)하거나 약화(depression)하여 연결성을 기억하고 학습하게 된다.
시냅스의 경우, RRAM(resistive random access memory) 또는 멤리스터(memristor) 기반의 시냅스 소자 연구가 많이 진행되었다. 이러한 멤리스터 기반 시냅스의 경우 2단자 소자로 구현 가능하며, 그 사이즈가 작기 때문에 집적도 측면에서 매우 용이하다.
하지만, 뉴로모픽 칩을 구성하는 또 다른 구성요소인 뉴런의 경우 복잡한 회로로 구현되고 있다. 현재 뉴런은 멤브레인 축전기(membrane capacitor)에 전하를 축적하고, 임계치 이상이 되면 비교기(comparator) 회로를 사용해 다음 시냅스로 전달하는 방식으로 구현된다. 따라서, 16개 이상의 트랜지스터와 3개 이상의 축전기로 구성되어 있는 복잡한 회로를 가지고 있으며, 집적도 측면에서 한계를 나타낸다. 궁극적으로 뇌가 1000억 개의 뉴런을 가지고 있다는 점에서, 뉴런의 집적도를 향상시키는 것이 칩의 물리적 크기와 비용 측면에서 주요하다.
본 발명의 목적은 트랜지스터의 부유 바디층(floating body)에 전하를 저장하고 방출시킴으로써, 뉴런의 스파이크 동작을 단일 트랜지스터에서 구현하고자 한다. 이에, 본 발명은 단일 트랜지스터를 사용하여 기존의 뉴로모픽 칩 상에서 복잡한 회로로 구성되는 뉴런을 단일 소자로 구현할 수 있으며, 뉴로모픽 칩의 집적도와 에너지 소비를 크게 개선할 수 있다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것은 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않은 범위에서 다양하게 확장될 수 있다.
본 발명의 실시예에 따른 뉴런 동작이 가능한 단일 트랜지스터는 기판 상에 형성되는 정공 배리어 물질층, 상기 정공 배리어 물질층 상에 형성되며, 전하를 저장하는 부유 바디층(floating body), 상기 부유 바디층의 양측에 형성된 소스 및 드레인, 상기 부유 바디층 상에 형성되어 상기 부유 바디층을 둘러싸는 게이트 절연막 및 상기 게이트 절연막 상에 형성된 게이트를 포함한다.
상기 기판은 실리콘 기판, 실리콘 게르마늄, 인장 실리콘, 인장 실리콘 게르마늄 및 실리콘 카바이드 기판 중 어느 하나로 형성될 수 있다.
상기 정공 배리어 물질층은 매립된 산화물(buried oxide), p형 바디(body)인 경우 매립된 n-웰(buried n-well), n형 바디(body)인 경우 매립된 n-웰(buried p-well), 매립된 SiC(buried SiC) 및 매립된 SiGe(buried SiGe) 중 어느 하나로 형성될 수 있다.
상기 부유 바디층은 전하를 저장하며, 뉴런의 특성에 따라 도핑 농도가 변화할 수 있다.
상기 부유 바디층은 실리콘, 게르마늄, 실리콘 게르마늄 및 3-5족 화합물 반도체 중 어느 하나로 형성될 수 있다.
상기 부유 바디층은 평면형 부유 바디층, 핀(fin)형 부유 바디층 및 나노선(nanowire)형 부유 바디층 중 어느 하나의 구조를 나타낼 수 있다.
상기 평면형 부유 바디층의 하부에 위치하는 상기 기판은 백 게이트(back gate)로 동작할 수 있다.
상기 소스 및 드레인은 n형 실리콘, p형 실리콘 및 금속실리사이드 중 어느 하나로 형성될 수 있다.
상기 게이트 절연막은 산화 실리콘(silicon oxide), 질화막, 산화 알루미늄(aluminum oxide), 산화 하프늄(hafnium oxide), 산화질화 하프늄(Hafnium Oxynitride), 산화 아연(zinc oxide), 산화 지르코늄(zirconium oxide), 산화하프늄지르코늄(HZO) 또는 이들의 임의의 조합 중 어느 하나로 형성될 수 있다.
상기 게이트는 n형 폴리실리콘, p형 폴리실리콘, 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 금(Au), 탄탈(Ta), 텅스텐(W), 은(Ag), 주석(TiN), 질화탄탈럼(TaN) 또는 이들의 임의의 조합 중 어느 하나로 형성될 수 있다.
상기 게이트는 평면형 게이트, 핀(fin)형 게이트 및 나노선(nanowire)형 게이트 중 어느 하나의 구조를 나타낼 수 있다.
상기 단일 트랜지스터는 상기 게이트 절연막 및 상기 게이트를 포함하지 않는 2단자의 npn 게이트리스(npn gate-less) 트랜지스터 또는 pnp 게이트리스(pnp gate-less) 트랜지스터의 구조를 나타낼 수 있다.
상기 단일 트랜지스터는 상기 정공 배리어 물질층 없이, 상기 게이트 절연막 및 상기 게이트가 상기 부유 바디층을 둘러싸고 있는 GAA(Gate-All-Around) 트랜지스터의 구조를 나타낼 수 있다.
상기 단일 트랜지스터는 이전 시냅스 소자에서 상기 소스 또는 상기 드레인으로 전류 신호가 인가되는 경우, 전하가 상기 부유 바디층에 저장되어 상기 부유 바디층의 포텐셜을 낮추며, 상기 저장된 전하의 양이 임계치 이상이 되면 상기 소스 또는 상기 드레인에서 스파이크 형태의 전압 신호를 출력할 수 있다.
본 발명의 실시예에 따른 뉴런 동작이 가능한 단일 트랜지스터의 동작 방법은 이전 시냅스 소자에서 전류 신호를 소스 또는 드레인으로 입력하는 단계, 상기 전류 신호에 의한 전하를 부유 바디층에 저장하는 단계 및 상기 저장된 전하의 양이 임계치 이상이 되면, 상기 소스 또는 상기 드레인에서 스파이크 형태의 전압 신호를 출력하는 단계를 포함한다.
본 발명의 실시예에 따른 뉴로모픽 시스템은 단일 트랜지스터로 뉴런을 구현한 뉴로모픽 칩을 포함하며, 상기 단일 트랜지스터는 기판 상에 형성되는 정공 배리어 물질층, 상기 정공 배리어 물질층 상에 형성되며, 전하를 저장하는 부유 바디층(floating body), 상기 부유 바디층의 양측에 형성된 소스 및 드레인, 상기 부유 바디층 상에 형성되어 상기 부유 바디층을 둘러싸는 게이트 절연막 및 상기 게이트 절연막 상에 형성된 게이트를 포함한다.
상기 뉴로모픽 칩은 뉴런 동작이 가능한 상기 단일 트랜지스터 외에 저항, 축전기, 다른 트랜지스터 및 인버터 중 어느 하나 이상의 추가 컴포넌트를 포함할 수 있다.
상기 뉴로모픽 칩은 뉴런 역할을 하는 상기 단일 트랜지스터와 저항변화 메모리 소자(RRAM), 멤리스터(memristor), 상변화 메모리 소자(PCM) 및 강유전체 메모리 소자(FeRAM) 중 어느 하나의 시냅스 소자를 포함할 수 있다.
본 발명의 실시예에 따르면, 단일 트랜지스터 내의 부유 바디층(floating body)에 전하를 저장하면, 기존 뉴런과 같이 멤브레인 축전기(membrane capacitor)라고 부르는 외부 축전기에 전하를 축적할 필요가 없어 집적도를 크게 개선할 수 있다. 또한, 저장된 전하의 양이 일정 임계치 이상이 되면 저장된 전하가 자동으로 빠져나가므로, 기존 비교기(comparator) 회로 혹은 포텐셜을 조절하는 회로 등이 필요 없다. 따라서, 단일 트랜지스터 만으로 뉴런 동작을 수행할 수 있고, 뉴로모픽 칩 상의 뉴런 집적도를 6F2 이하 수준으로 크게 개선시킬 수 있다.
또한, 본 발명의 실시예에 따르면, 트랜지스터 내의 부유 바디층에 전하를 저장하면, 복잡한 회로를 사용하지 않아도 되므로 에너지 소비를 3.3 pJ/spike 이내 수준으로 현저히 낮출 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것은 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 뉴로모픽 칩 상의 뉴런 및 시냅스를 설명하기 위해 도시한 것이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 단일 트랜지스터의 단면도를 도시한 것이다.
도 3은 본 발명의 실시예에 따른 단일 트랜지스터의 동작 방법을 흐름도로 도시한 것이다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 단일 트랜지스터에 대한 전자현미경 이미지를 도시한 것이다.
도 5는 본 발명의 실시예에 따른 단일 트랜지스터의 동작 방법을 설명하기 위한 에너지 밴드 다이어그램(energy band diagram)을 도시한 것이다.
도 6a 및 도 6b는 본 발명의 실시예에 따른 단일 트랜지스터의 뉴런 특성에 대한 결과 그래프를 도시한 것이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 단일 트랜지스터의 단면도를 도시한 것이다.
도 3은 본 발명의 실시예에 따른 단일 트랜지스터의 동작 방법을 흐름도로 도시한 것이다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 단일 트랜지스터에 대한 전자현미경 이미지를 도시한 것이다.
도 5는 본 발명의 실시예에 따른 단일 트랜지스터의 동작 방법을 설명하기 위한 에너지 밴드 다이어그램(energy band diagram)을 도시한 것이다.
도 6a 및 도 6b는 본 발명의 실시예에 따른 단일 트랜지스터의 뉴런 특성에 대한 결과 그래프를 도시한 것이다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 뉴로모픽 칩 상의 뉴런 및 시냅스를 설명하기 위해 도시한 것이다.
도 1을 참조하면, 뉴런은 이전 시냅스들에서 전달된 전류 신호를 통합하며, 전하의 양이 특정 임계 값을 초과하는 경우, 다음 시냅스로 스파이크 형태의 전압 신호를 전달한다. 이 때, 시냅스는 뉴런들이 발현하는 스파이크의 시간적 상관관계에 따라 그 강도를 강화(potentiation)하거나, 약화(depression)하여 연결성을 기억하고 학습한다.
실시예에 따라서, 시냅스는 저항변화 메모리 소자(RRAM), 멤리스터(memristor), 상변화 메모리 소자(PCM) 및 강유전체 메모리 소자(FeRAM) 중 어느 하나로 구성될 수 있다.
본 발명의 실시예에 따른 뉴로모픽 시스템은 뉴런 동작이 가능한 단일 트랜지스터를 포함하는 뉴로모픽 칩을 사용하며, 뉴로모픽 칩은 뉴런 동작이 가능한 단일 트랜지스터 외에 저항, 축전기, 다른 트랜지스터 및 인버터(inverter) 중 어느 하나 이상을 추가하여 포함할 수 있다.
또한, 본 발명의 실시예에 따른 뉴로모픽 시스템은 뉴런 역할을 하는 단일 트랜지스터와 저항변화 메모리 소자(RRAM), 멤리스터(memristor), 상변화 메모리 소자(PCM) 및 강유전체 메모리 소자(FeRAM) 중 어느 하나의 시냅스 소자를 포함하는 뉴로모픽 칩을 사용할 수 있다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 단일 트랜지스터의 단면도를 도시한 것이다.
보다 상세하게는, 도 2a는 본 발명의 실시예에 따른 뉴런 동작이 가능하며, 게이트가 포함된 단일 트랜지스터의 단면도를 도시한 것이고, 도 2b는 본 발명의 실시예에 따른 뉴런 동작이 가능하며, 게이트가 포함되지 않은 단일 트랜지스터의 단면도를 도시한 것이다.
도 2a를 참조하면, 본 발명의 실시예에 따른 단일 트랜지스터(100)는 기판(110), 정공 배리어 물질층(120), 부유 바디층(floating body, 130), 소스(140) 및 드레인(150), 게이트 절연막(160) 및 게이트(170)를 포함한다.
기판(110)은 전압 바이어스를 가하는 백 게이트(back gate)로 작용할 수 있으며, 기판(110) 상에는 순차적으로 정공 배리어 물질층(120)과 부유 바디층(130)이 위치할 수 있다.
기판(110)은 단결정 반도체 기판을 나타내며, 실리콘 기판, 실리콘 게르마늄, 인장 실리콘, 인장 실리콘 게르마늄 및 실리콘 카바이드 기판 중 어느 하나로 형성될 수 있다.
정공 배리어 물질층(120)은 매립된 산화물(buried oxide), p형 바디(body)인 경우 매립된 n-웰(buried n-well), n형 바디(body)인 경우 매립된 n-웰(buried p-well), 매립된 SiC(buried SiC) 및 매립된 SiGe(buried SiGe) 중 어느 하나로 이루어질 수 있다.
부유 바디층(130)은 정공 배리어 물질층(120) 상에 형성되며, 전하를 저장한다.
부유 바디층(130)은 반도체로 구성되는 것으로, 전하를 저장하고, 뉴런의 특성에 따라 도핑 농도가 변화할 수 있다. 또한, 부유 바디층(130)은 실리콘, 게르마늄, 실리콘 게르마늄 및 3-5족 화합물 반도체 중 어느 하나로 형성될 수 있다.
실시예에 따라서, 부유 바디층(130)은 평면형 부유 바디층, 핀(fin)형 부유 바디층 및 나노선(nanowire)형 부유 바디층 중 어느 하나의 형태일 수 있다. 이 때, 부유 바디층(130)이 평면형인 경우, 평면형 부유 바디층(130)의 하부에 위치하는 기판(110)은 백 게이트(back gate)의 역할로 동작할 수 있다.
소스 및 드레인(140, 150)은 부유 바디층의 양측에 형성된다.
소스 및 드레인(140, 150)은 n형 실리콘, p형 실리콘 및 금속실리사이드 중 어느 하나로 형성될 수 있다.
본 발명의 실시예에 따른 소스 및 드레인(140, 150)은 확산(diffusion) 또는 이온 주입(ion implantation) 및 후속 열처리를 통해 형성될 수 있으며, 이전 시냅스들에서 전류 신호가 입력되어 일정 이상의 전하(131)가 부유 바디층(130)에 쌓이는 경우, 소스(140) 또는 드레인(150)으로 스파이크 형태의 전압 신호가 출력될 수 있다.
게이트 절연막(160)은 부유 바디층(130) 상에 형성되어 부유 바디층(130)을 둘러싼다(surround).
게이트 절연막(160)은 부유 바디층(130)과 게이트(170)를 절연하는 것으로, 산화 실리콘(silicon oxide), 질화막, 산화 알루미늄(aluminum oxide), 산화 하프늄(hafnium oxide), 산화질화 하프늄(Hafnium Oxynitride), 산화 아연(zinc oxide), 산화 지르코늄(zirconium oxide), 산화하프늄지르코늄(HZO) 또는 이들의 임의의 조합 중 어느 하나로 형성될 수 있다.
게이트(170)는 게이트 절연막(160) 상에 형성된다.
게이트(170)는 부유 바디층(130)의 포텐셜 조절을 통해 뉴런 특성을 결정하는 역할을 수행하며, n형 폴리실리콘, p형 폴리실리콘 또는 금속 중 어느 하나로 형성될 수 있으며, 상기 금속은 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 금(Au), 탄탈(Ta), 텅스텐(W), 은(Ag), 주석(TiN), 질화탄탈럼(TaN) 또는 이들의 임의의 조합 중 어느 하나로 이루어질 수 있다.
실시예에 따라서, 게이트(170)는 평면형 게이트, 핀(fin)형 게이트 및 나노선(nanowire)형 게이트 중 어느 하나의 형태일 수 있다.
본 발명의 실시예에 따른 게이트 절연막(160) 및 게이트(170)는 부유 바디층(130)의 도핑 농도가 일정 값 이상(5×1017cm-3)일 경우 필요하지 않을 수 있으며, 이 경우에, 단일 트랜지스터(100)는 게이트 절연막(160) 및 게이트(170)를 포함하지 않는 2단자의 npn 게이트리스(npn gate-less) 트랜지스터 또는 pnp 게이트리스(pnp gate-less) 트랜지스터의 구조가 되고, 이러한 구조는 도 2b에 도시된 바와 같을 수 있다.
본 발명의 실시예에 따른 단일 트랜지스터(100)는 게이트 절연막(160) 및 게이트(170)가 부유 바디층(130)를 둘러싸고 있는 GAA(Gate-All-Around) 트랜지스터의 구조일 수 있으며, 이 경우에 전하(131)가 배리어 물질 없이 갇힐 수 있으므로, 정공 배리어 물질층(120)이 필요 없을 수 있다.
본 발명의 실시예에 따른 단일 트랜지스터(100)는 이전 시냅스 소자에서 소스(140) 또는 드레인(150)으로 전류 신호가 인가되는 경우, 전하(131)가 부유 바디층(130)에 저장되어 부유 바디층(130)의 포텐셜을 낮추며, 저장된 전하(131)의 양이 임계치 이상이 되면 소스(140) 또는 드레인(150)에서 스파이크 형태의 전압 신호를 출력할 수 있다.
본 발명의 실시예에 따른 단일 트랜지스터(100)의 동작 방법에 대해서는 이하의 도 3을 참조하여 설명한다.
도 3은 본 발명의 실시예에 따른 단일 트랜지스터의 동작 방법을 흐름도로 도시한 것이다.
도 3의 방법은 도 2a 및 도 2b의 본 발명의 실시예에 따른 단일 트랜지스터에 의해 수행된다.
도 3을 참조하면, 단계 310에서, 이전 시냅스 소자에서 전류 신호를 소스 또는 드레인으로 입력한다.
단계 320에서, 전류 신호에 의한 전하를 부유 바디층에 저장한다. 이후에, 단계 330에서, 저장된 전하의 양이 임계치 이상이 되면, 소스 또는 드레인에서 스파이크 형태의 전압 신호를 출력한다.
단계 330을 통해 부유 바디층에 저장된 전하에 의해, 단일 트랜지스터 내 부유 바디층의 포텐셜이 낮아질 수 있다. 이에, 단계 330은 부유 바디층에 저장된 전하의 양이 일정 임계치 이상이 되면, 부유 바디층에 존재하는 전하가 소스 또는 드레인에서 스파이크 형태의 전압 신호로 출력될 수 있다.
본 발명의 실시예에 따른 단일 트랜지스터는 전술한 단계를 통한 뉴런 동작을 할 때, 게이트에 적절한 전압이 걸려야 한다. 다만, 단일 트랜지스터 내 부유 바디층의 도핑 농도가 일정 값 이상(5×1017cm-3)이 되면, 게이트에 전압을 걸지 않은 플로팅(floating) 상태에서도 뉴런 동작이 가능할 수 있다.
본 발명의 실시예에 따른 단일 트랜지스터는 전술한 단계를 통한 뉴런 동작을 할 때, 뉴런 동작을 하는 단일 트랜지스터 입력 및 출력 단의 제한된 영역에서 저항, 축전기, 트랜지스터 및 인버터(inverter) 중 어느 하나 이상의 추가 컴포넌트를 부차적으로 포함할 수 있다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 단일 트랜지스터에 대한 전자현미경 이미지를 도시한 것이다.
보다 상세하게는, 도 4a 및 도 4b는 도 2a의 단면을 나타내며, 정공 배리어 물질층(120), 소스(140) 및 드레인(150), 게이트(170)를 포함하는 본 발명의 실시예에 따른 뉴런 동작이 가능한 단일 트랜지스터를 확인할 수 있다.
도 4a를 참조하면, 평면형 구조를 나타내는 부유 바디층(130) 및 게이트(170)로 구성된 본 발명의 실시예에 따른 뉴런 동작이 가능한 단일 트랜지스터에 대한 전자현미경 이미지를 확인할 수 있다.
또한, 도 4b를 참조하면, 핀(fin)형 구조를 나타내는 부유 바디층(130) 및 게이트(170)로 구성된 본 발명의 실시예에 따른 뉴런 동작이 가능한 단일 트랜지스터에 대한 전자현미경 이미지를 확인할 수 있다.
도 5는 본 발명의 실시예에 따른 단일 트랜지스터의 동작 방법을 설명하기 위한 에너지 밴드 다이어그램(energy band diagram)을 도시한 것이다.
도 5의 1)을 참조하면, 게이트(170)에 전압이 걸리지 않고(0V), 소스(140) 또는 드레인(150)에 전류 신호가 입력되지 않은 평형 상태에서는 부유 바디층(130)에 추가 전하가 존재하지 않는 것을 알 수 있다.
도 5의 2)와 같이, 게이트(170)에 음의 전압(<0V)을 건 상태에서 이전 시냅스들에서 소스(140) 또는 드레인(160)으로 전류 신호가 들어오는 경우, 도 5의 3)과 같이 부유 바디층(130)에 전하가 저장될 수 있다.
이에 따라서, 추가 전하에 의해 부유 바디층(130)의 포텐셜이 낮아지게 되고, 저장된 추가 전하의 양이 임계치 이상이 되면, 도 5의 4)에 도시된 바와 같이 전하가 빠져나가면서 스파이크 형태의 전압 신호를 소스(140) 또는 드레인(150)으로 출력하게 된다.
도 6a 및 도 6b는 본 발명의 실시예에 따른 단일 트랜지스터의 뉴런 특성에 대한 결과 그래프를 도시한 것이다.
보다 상세하게는, 도 6a는 본 발명의 실시예에 따른 단일 트랜지스터의 스파이킹 동작 결과를 그래프로 도시한 것이고, 도 6b는 본 발명의 실시예에 따른 단일 트랜지스터의 입력 전류에 따른 출력 전압의 스파이킹 주파수 특성을 그래프로 도시한 것이다.
도 6a를 참조하면, 본 발명의 실시예에 따른 단일 트랜지스터는 시간에 따른 출력 전압이 스파이크 형태를 나타내는 것을 확인할 수 있다. 뿐만 아니라, 도 6b를 참조하면, 본 발명의 실시예에 따른 단일 트랜지스터는 입력 전류가 클수록 스파이킹 주파수(spiking frequency)가 선형적으로 증가하는, 전형적인 뉴런의 특성을 나타내는 것을 알 수 있다.
이 때, 도 6a 및 도 6b의 실험은 게이트 길이가 640nm, 게이트 폭이 330nm 및 부유 바디층이 50nm인 평면형 부유 바디층 및 게이트 구조를 나타내는 단일 트랜지스터에서 직접 측정되었으며, 뉴런 동작을 가능하게 하기 위해 게이트에 -1V 전압이 인가되었다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 어플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
110: 기판
120: 정공 배리어 물질층
130: 부유 바디층(floating body)
131: 전하
140: 소스
150: 드레인
160: 게이트 절연막
170: 게이트
120: 정공 배리어 물질층
130: 부유 바디층(floating body)
131: 전하
140: 소스
150: 드레인
160: 게이트 절연막
170: 게이트
Claims (18)
- 기판 상에 형성되는 정공 배리어 물질층;
상기 정공 배리어 물질층 상에 형성되며, 전하를 저장하는 부유 바디층(floating body);
상기 부유 바디층의 양측에 형성된 소스 및 드레인;
상기 부유 바디층 상에 형성되어 상기 부유 바디층을 둘러싸는 게이트 절연막; 및
상기 게이트 절연막 상에 형성된 게이트
를 포함하는 뉴런 동작이 가능한 단일 트랜지스터. - 제1항에 있어서,
상기 기판은
실리콘 기판, 실리콘 게르마늄, 인장 실리콘, 인장 실리콘 게르마늄 및 실리콘 카바이드 기판 중 어느 하나로 형성되는, 뉴런 동작이 가능한 단일 트랜지스터. - 제1항에 있어서,
상기 정공 배리어 물질층은
매립된 산화물(buried oxide), p형 바디(body)인 경우 매립된 n-웰(buried n-well), n형 바디(body)인 경우 매립된 n-웰(buried p-well), 매립된 SiC(buried SiC) 및 매립된 SiGe(buried SiGe) 중 어느 하나로 형성되는, 뉴런 동작이 가능한 단일 트랜지스터. - 제1항에 있어서,
상기 부유 바디층은
전하를 저장하며, 뉴런의 특성에 따라 도핑 농도가 변화하는 것을 특징으로 하는, 뉴런 동작이 가능한 단일 트랜지스터. - 제4항에 있어서,
상기 부유 바디층은
실리콘, 게르마늄, 실리콘 게르마늄 및 3-5족 화합물 반도체 중 어느 하나로 형성되는, 뉴런 동작이 가능한 단일 트랜지스터. - 제5항에 있어서,
상기 부유 바디층은
평면형 부유 바디층, 핀(fin)형 부유 바디층 및 나노선(nanowire)형 부유 바디층 중 어느 하나의 구조를 나타내는, 뉴런 동작이 가능한 단일 트랜지스터. - 제6항에 있어서,
상기 평면형 부유 바디층의 하부에 위치하는 상기 기판은 백 게이트(back gate)로 동작하는, 뉴런 동작이 가능한 단일 트랜지스터. - 제1항에 있어서,
상기 소스 및 드레인은
n형 실리콘, p형 실리콘 및 금속실리사이드 중 어느 하나로 형성되는, 뉴런 동작이 가능한 단일 트랜지스터. - 제1항에 있어서,
상기 게이트 절연막은
산화 실리콘(silicon oxide), 질화막, 산화 알루미늄(aluminum oxide), 산화 하프늄(hafnium oxide), 산화질화 하프늄(Hafnium Oxynitride), 산화 아연(zinc oxide), 산화 지르코늄(zirconium oxide), 산화하프늄지르코늄(HZO) 또는 이들의 임의의 조합 중 어느 하나로 형성되는, 뉴런 동작이 가능한 것을 특징으로 하는, 뉴런 동작이 가능한 단일 트랜지스터. - 제1항에 있어서,
상기 게이트는
n형 폴리실리콘, p형 폴리실리콘, 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 금(Au), 탄탈(Ta), 텅스텐(W), 은(Ag), 주석(TiN), 질화탄탈럼(TaN) 또는 이들의 임의의 조합 중 어느 하나로 형성되는, 뉴런 동작이 가능한 단일 트랜지스터. - 제10항에 있어서,
상기 게이트는
평면형 게이트, 핀(fin)형 게이트 및 나노선(nanowire)형 게이트 중 어느 하나의 구조를 나타내는, 뉴런 동작이 가능한 단일 트랜지스터. - 제1항에 있어서,
상기 단일 트랜지스터는
상기 게이트 절연막 및 상기 게이트를 포함하지 않는 2단자의 npn 게이트리스(npn gate-less) 트랜지스터 또는 pnp 게이트리스(pnp gate-less) 트랜지스터의 구조를 나타내는 것을 특징으로 하는, 뉴런 동작이 가능한 단일 트랜지스터. - 제1항에 있어서,
상기 단일 트랜지스터는
상기 정공 배리어 물질층 없이, 상기 게이트 절연막 및 상기 게이트가 상기 부유 바디층을 둘러싸고 있는 GAA(Gate-All-Around) 트랜지스터의 구조를 나타내는 것을 특징으로 하는, 뉴런 동작이 가능한 단일 트랜지스터. - 제1항에 있어서,
상기 단일 트랜지스터는
이전 시냅스 소자에서 상기 소스 또는 상기 드레인으로 전류 신호가 인가되는 경우, 전하가 상기 부유 바디층에 저장되어 상기 부유 바디층의 포텐셜을 낮추며, 상기 저장된 전하의 양이 임계치 이상이 되면 상기 소스 또는 상기 드레인에서 스파이크 형태의 전압 신호를 출력하는 것을 특징으로 하는, 뉴런 동작이 가능한 단일 트랜지스터. - 이전 시냅스 소자에서 전류 신호를 소스 또는 드레인으로 입력하는 단계;
상기 전류 신호에 의한 전하를 부유 바디층에 저장하는 단계; 및
상기 저장된 전하의 양이 임계치 이상이 되면, 상기 소스 또는 상기 드레인에서 스파이크 형태의 전압 신호를 출력하는 단계
를 포함하는 뉴런 동작이 가능한 단일 트랜지스터의 동작 방법. - 단일 트랜지스터로 뉴런을 구현한 뉴로모픽 칩을 포함하며,
상기 단일 트랜지스터는
기판 상에 형성되는 정공 배리어 물질층;
상기 정공 배리어 물질층 상에 형성되며, 전하를 저장하는 부유 바디층(floating body);
상기 부유 바디층의 양측에 형성된 소스 및 드레인;
상기 부유 바디층 상에 형성되어 상기 부유 바디층을 둘러싸는 게이트 절연막; 및
상기 게이트 절연막 상에 형성된 게이트
를 포함하는 뉴로모픽 시스템. - 제16항에 있어서,
상기 뉴로모픽 칩은
뉴런 동작이 가능한 상기 단일 트랜지스터 외에 저항, 축전기, 다른 트랜지스터 및 인버터 중 어느 하나 이상의 추가 컴포넌트를 포함하는 것을 특징으로 하는, 뉴로모픽 시스템. - 제16항에 있어서,
상기 뉴로모픽 칩은
뉴런 역할을 하는 상기 단일 트랜지스터와 저항변화 메모리 소자(RRAM), 멤리스터(memristor), 상변화 메모리 소자(PCM) 및 강유전체 메모리 소자(FeRAM) 중 어느 하나의 시냅스 소자를 포함하는 것을 특징으로 하는, 뉴로모픽 시스템.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190059884A KR102223265B1 (ko) | 2019-05-22 | 2019-05-22 | 뉴런 동작이 가능한 단일 트랜지스터의 구조와 동작 방법 및 이를 이용한 뉴로모픽 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190059884A KR102223265B1 (ko) | 2019-05-22 | 2019-05-22 | 뉴런 동작이 가능한 단일 트랜지스터의 구조와 동작 방법 및 이를 이용한 뉴로모픽 시스템 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20200134435A true KR20200134435A (ko) | 2020-12-02 |
| KR102223265B1 KR102223265B1 (ko) | 2021-03-05 |
Family
ID=73791779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190059884A KR102223265B1 (ko) | 2019-05-22 | 2019-05-22 | 뉴런 동작이 가능한 단일 트랜지스터의 구조와 동작 방법 및 이를 이용한 뉴로모픽 시스템 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102223265B1 (ko) |
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-
2019
- 2019-05-22 KR KR1020190059884A patent/KR102223265B1/ko active IP Right Grant
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Also Published As
| Publication number | Publication date |
|---|---|
| KR102223265B1 (ko) | 2021-03-05 |
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