KR20200132050A - 컨트롤러의 동작 방법 - Google Patents

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Abstract

다양한 데이터 저장 모드로 동작하는 메모리 블록을 포함하는 메모리 장치를 제어하는 컨트롤러의 동작 방법은, 호스트의 파워 오프 요청에 대응하여, 상기 메모리 블록 중 상기 데이터 저장 모드가 멀티 레벨 셀 모드인 메모리 블록의 일부 메모리 블록을 시스템 메모리 블록으로 설정하는 단계; 상기 시스템 메모리 블록의 상기 데이터 저장 모드를 싱글 레벨 셀 모드로 설정하는 단계; 및 상기 시스템 메모리 블록에 시스템 데이터를 저장하도록 상기 메모리 장치를 제어하는 단계를 포함한다.

Description

컨트롤러의 동작 방법{OPERATION METHOD OF CONTROLLER}
본 발명은 메모리 장치를 제어하는 컨트롤러에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
비휘발성 메모리 장치를 이용한 데이터 저장 장치는 하드 디스크와 달리 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명은 시스템 데이터의 신뢰성을 유지하면서도 메모리 장치의 여유 메모리 영역을 충분히 확보함으로써 메모리 시스템의 성능을 향상시킬 수 있는 컨트롤러 및 그 동작 방법을 제공하고자 한다.
본 발명의 일 실시예에 따르면, 다양한 데이터 저장 모드로 동작하는 메모리 블록을 포함하는 메모리 장치를 제어하는 컨트롤러의 동작 방법은, 호스트의 파워 오프 요청에 대응하여, 상기 메모리 블록 중 상기 데이터 저장 모드가 멀티 레벨 셀 모드인 메모리 블록의 일부 메모리 블록을 시스템 메모리 블록으로 설정하는 단계; 상기 시스템 메모리 블록의 상기 데이터 저장 모드를 싱글 레벨 셀 모드로 설정하는 단계; 및 상기 시스템 메모리 블록에 시스템 데이터를 저장하도록 상기 메모리 장치를 제어하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 다양한 데이터 저장 모드로 동작하는 메모리 블록을 포함하는 메모리 장치를 제어하는 컨트롤러의 동작 방법은, 전력 공급을 감지하면 상기 데이터 저장 모드가 싱글 레벨 셀 모드인 시스템 메모리 블록으로부터 시스템 데이터를 로드하는 단계; 상기 시스템 메모리 블록 중 적어도 일부의 시스템 메모리 블록을 소거하도록 상기 메모리 장치를 제어하는 단계; 상기 소거된 시스템 메모리 블록의 상기 데이터 저장 모드를 멀티 레벨 셀 모드로 설정하는 단계를 포함한다.
본 발명에 따른 장치에 대한 효과에 대해 설명하면 다음과 같다.
본 발명은 시스템 데이터의 신뢰성을 유지하면서도 메모리 장치의 여유 메모리 영역을 충분히 확보함으로써 메모리 시스템의 성능을 향상시킬 수 있는 컨트롤러 및 그 동작 방법을 제공하고자 한다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 메모리 시스템을 포함하는 데이터 처리 시스템의 구조를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 시스템의 구조를 나타내는 블록도이다.
도 3a 및 도 3b는 메모리 장치에 포함된 메모리 셀들의 문턱 전압 분포를 예시하는 도면이다.
도 4 내지 도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 동작을 나타내는 흐름도이다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 7 내지 도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 동작을 나타내는 흐름도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 메모리 시스템(110)을 포함하는 데이터 처리 시스템(100)의 구조를 나타내는 블록도이다. 도 1을 참조하면, 데이터 처리 시스템(100)은 호스트(102) 및 메모리 시스템(110)을 포함할 수 있다.
호스트(102)는 예를 들어 휴대폰, MP3 플레이어, 랩탑 컴퓨터와 같은 휴대용 전자 장치들 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터와 같은 전자 장치들을 포함할 수 있다. 호스트(102)는 애플리케이션(104) 및 파일 시스템(106)을 포함할 수 있다. 메모리 시스템(110)은 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다.
메모리 시스템(110)은 메모리 장치(150) 및 메모리 장치(150)를 제어하는 컨트롤러(130)를 포함할 수 있다.
메모리 장치(150)는 복수의 비휘발성 메모리 셀을 포함할 수 있다. 복수의 비휘발성 메모리 셀은 스트링 구조(string structure)를 가질 수 있다. 스트링 구조를 갖는 메모리 셀들의 집합을 셀 어레이(cell array)라고 부른다. 메모리 장치(150)의 메모리 셀 어레이는 복수의 메모리 블록(memory block)으로 구성될 수 있다. 각각의 메모리 블록은 복수의 페이지(page)로 구성될 수 있다. 각각의 페이지는 하나의 워드라인을 공유하는 복수의 메모리 셀로 구성될 수 있다.
메모리 장치(150)는 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(Multi Level Cell) 메모리 블록들을 포함할 수 있다. 예를 들어, 상기 멀티 레벨 셀 메모리 블록은 하나의 메모리 셀에 세 비트의 데이터를 저장할 수 있는 트리플 레벨 셀(Triple Level Cell) 메모리 블록 또는 하나의 메모리 셀에 네 비트의 데이터를 저장할 수 있는 쿼드러플 레벨 셀 (Quadruple Level Cell) 메모리 블록을 포함할 수 있다.
멀티 레벨 셀 메모리 블록은 싱글 레벨 셀 메모리 블록보다 동일 면적에 많은 양의 데이터를 저장할 수 있다. 그러나 멀티 레벨 셀 메모리 블록은 하나의 메모리 셀에 한 비트의 데이터를 저장할 수 있는 싱글 레벨 셀(Single Level Cell) 메모리 블록에 비해 저장되는 데이터의 신뢰성이 낮을 수 있다. 멀티 레벨 셀 메모리 블록들을 포함하는 메모리 장치(150)는 다양한 데이터 저장 모드로 동작할 수 있다. 예를 들어, 메모리 장치(150)는 컨트롤러(130)의 제어에 응하여 높은 신뢰성이 요구되는 데이터는 싱글 레벨 셀 모드로 프로그램하고, 대용량 데이터는 멀티 레벨 셀 모드로 프로그램할 수 있다.
메모리 장치(150)는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 리드 및 라이트 동작을 수행할 수 있다. 또한, 메모리 장치(150)는 덮어쓰기(overwrite) 동작을 지원하지 않는다.
리드 및 라이트 동작의 단위와 소거 동작의 단위가 다르고, 덮어쓰기 동작을 지원하지 않는 메모리 장치(150)의 특성을 보완하기 위해, 컨트롤러(130)는 메모리 장치(150)의 저장 공간을 효율적으로 관리하기 위한 연산을 수행할 수 있다. 예를 들어, 컨트롤러(130)는 호스트(102)의 파일 시스템에서 사용되는 논리 주소와 메모리 장치(150)에서 사용되는 물리 주소 사이의 매핑을 수행할 수 있다. 다른 예로, 컨트롤러(130)는 메모리 장치(150)의 파편화된 데이터들을 정리하는 가비지 콜렉션(garbage collection) 동작을 수행할 수 있다.
메모리 장치(150)는 호스트(102)로부터의 요청에 따른 유저 데이터뿐만 아니라 시스템 데이터를 저장할 수 있다. 예를 들어, 상기 시스템 데이터는 메모리 시스템(110)의 구동을 위한 컨트롤러용 데이터 및 호스트(102)의 구동을 위한 호스트 데이터를 포함할 수 있다. 컨트롤러용 데이터로는 호스트(102)의 논리 주소와 메모리 장치(150)의 물리 주소의 매핑 관계를 나타내는 맵 데이터, 메모리 장치(150)의 각 메모리 블록을 관리하기 위한 메모리 블록 데이터 등이 있을 수 있다. 호스트용 데이터로는 부트로더(bootloader), 운영체제(operating system) 등이 있을 수 있다.
메모리 장치(150)는 유저 데이터를 저장하는 유저 영역 및 시스템 데이터를 저장하는 시스템 영역 및 오버프로비저닝 영역을 포함할 수 있다. 상기 오버프로비저닝 영역은 가비지 콜렉션 동작 등의 백그라운드 동작(background operation)을 원활히 수행하기 위한 여유 공간이다.
시스템 데이터가 잘못 리드되면 컨트롤러(130)가 의도치 않은 데이터에 액세스하거나, 메모리 시스템(110) 또는 호스트(102)의 부팅 동작에서 에러를 일으키는 등 데이터 처리 시스템(100)의 치명적인 문제를 발생시킬 수 있다. 따라서 메모리 시스템(110)은 시스템 데이터의 높은 신뢰성을 보장할 필요가 있다.
컨트롤러(130)는 시스템 데이터의 신뢰성을 보장하기 위해 시스템 데이터를 메모리 장치(150)에 싱글 레벨 셀 모드로 프로그램할 수 있다. 컨트롤러(130)는 시스템 데이터의 신뢰성을 더욱 강화하기 위해 두 부(copy) 이상의 시스템 데이터를 싱글 레벨 셀 모드로 프로그램할 수 있다. 두 부 이상의 시스템 데이터를 싱글 레벨 셀 모드로 프로그램하기 위해서는 큰 시스템 영역이 필요할 수 있다. 메모리 장치(150)의 총 메모리 영역의 크기는 제한되어 있으므로 큰 시스템 영역을 제공하는 메모리 장치(150)가 제공할 수 있는 오버프로비저닝 영역의 크기는 제한될 수 있다. 메모리 장치(150)의 오버프로비저닝 영역의 크기가 제한되면 컨트롤러(130)는 백그라운드 동작을 원활히 수행할 수 없다. 따라서 두 부 이상의 시스템 데이터를 싱글 레벨 셀 모드로 저장하는 메모리 장치(150)를 포함하는 메모리 시스템(110)은 사용자에게 충분한 성능을 제공하기 어려울 수 있다.
한편, 메모리 장치(150)에 데이터를 프로그램한 후 시간이 지나면 데이터를 나타내는 메모리 셀들의 전하가 유실되어 메모리 장치(150)에 저장된 데이터가 왜곡될 수 있다. 메모리 시스템(110)은 메모리 장치(150)에 저장된 데이터의 신뢰성을 유지하기 위해 파워 온 상태에서 리드 리클레임 동작, 미디어 스캔 동작 등을 수행할 수 있다. 그러나 메모리 시스템(110)은 파워 오프 상태에서 메모리 장치(150)에 저장된 데이터의 신뢰성을 유지하기 위한 동작을 수행할 수 없다. 따라서 한 부의 시스템 데이터만을 저장하는 메모리 장치(150)를 포함하는 메모리 시스템(110)은 사용자에게 신뢰성을 보장하기 어려울 수 있다.
본 발명의 일 실시예에 따르면, 메모리 시스템(110)은 파워 오프 신호에 응하여 두 부 이상의 시스템 데이터를 싱글 레벨 셀 모드로 저장할 수 있다. 도 1은 두 부의 시스템 데이터가 싱글 레벨 셀 모드로 저장되는 경우 메모리 장치(150)의 총 용량(170)을 예시한다.
메모리 시스템(110)은 파워 온 되면 상기 두 부 이상의 시스템 데이터 중 일부 시스템 데이터를 저장하는 메모리 블록을 소거할 수 있다. 메모리 시스템(110)은 소거된 메모리 블록을 오버프로비저닝 영역으로 변경할 수 있다. 메모리 시스템(110)은 백그라운드 동작을 원활히 수행하기 위해 상기 오버프로비저닝 영역에 멀티 레벨 셀 모드로 데이터를 저장할 수 있다. 도 1은 한 부의 시스템 데이터를 저장하던 메모리 블록이 오버프로비저닝 블록으로 변경된 메모리 장치(150)의 총 용량(172)을 예시한다. 싱글 레벨 셀 모드로 사용하던 메모리 블록을 멀티 레벨 셀 모드로 사용하면 동일 메모리 블록에 더 많은 양의 데이터를 저장할 수 있으므로 메모리 장치(150)의 오버프로비저닝 영역의 크기는 증가할 수 있다.
본 발명의 일 실시예에 따르면, 메모리 시스템(110)은 성능을 유지하지 않아도 되면서 메모리 장치(150)에 저장된 데이터의 신뢰성을 유지하기 어려운 파워 오프 상태에는 두 부 이상의 시스템 데이터를 저장함으로써 시스템 데이터의 신뢰성을 강화할 수 있다. 반면에, 메모리 시스템(110)은 메모리 장치(150)에 저장된 데이터의 신뢰성을 유지할 수 있는 파워 온 상태에는 충분한 오버프로비저닝 영역을 확보함으로써 사용자에게 높은 성능을 제공할 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 시스템(110)의 구조를 나타내는 블록도이다.
도 1을 참조하여 설명한 바와 같이, 메모리 시스템(110)은 컨트롤러(130) 및 메모리 장치(150)를 포함할 수 있다. 컨트롤러(130)는 서로 연동하는 호스트 인터페이스(132), 프로세서(134), 영역 관리부(138), 전력 관리부(140), 메모리 인터페이스(142) 및 메모리(144)를 포함할 수 있다.
호스트 인터페이스(132)는 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다.
메모리 인터페이스(142)는 컨트롤러(130)가 호스트(102)로부터의 요청에 응하여 메모리 장치(150)를 제어하도록, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 위한 메모리/스토리지(storage) 인터페이스로서의 역할을 할 수 있다. 메모리 장치(150)가 플래시 메모리, 특히 NAND 플래시 메모리인 경우, 메모리 인터페이스(142)는 메모리 장치(150)를 위한 제어 신호를 생성하고, 프로세서(134)의 제어 하에 메모리 장치(150)로 제공되는 데이터를 처리할 수 있다. 메모리 인터페이스(142)는 컨트롤러(130)와 메모리 장치(150) 사이의 커맨드 및 데이터를 처리하기 위한 인터페이스, 예컨대 NAND 플래시 인터페이스로서 동작할 수 있다.
메모리(144)는 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서의 역할을 수행할 수 있으며, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장할 수 있다. 예를 들어, 메모리(144)는 호스트(102)와 메모리 장치(150) 사이의 데이터 입출력 동작을 수행하는 데 필요한 데이터를 저장할 수 있다. 그리고 메모리(144)는 각 메모리 블록들의 속성 정보를 포함하는 블록 관리 정보(146)를 저장할 수 있다.
전력 관리부(140)는 메모리 시스템(110)의 전력 공급을 감지할 수 있다.
프로세서(134)는 메모리 시스템(110)의 전반적인 동작을 제어할 수 있다. 일 예로, 프로세서(134)는 펌웨어로 구현되어 메모리(144)에 로드된 FTL을 구동함으로써 메모리 시스템(110)의 전반적인 동작을 제어할 수 있다.
프로세서(134)는 호스트(102)로부터의 요청에 따른 포그라운드 동작(foreground operation)을 수행할 수 있다. 프로세서(134)는 호스트 인터페이스(132)로부터 수신된 요청의 논리 주소와 메모리 장치(150)의 물리 주소를 매핑할 수 있다. 프로세서(134)는 라이트 요청, 리드 요청 및 소거 요청을 메모리 장치(150)를 위한 프로그램 커맨드, 리드 커맨드 및 소거 커맨드로 각각 변환할 수 있다. 구현에 따라, 프로세서(134)는 라이트 커맨드들의 순서를 정렬하여 메모리 인터페이스(142)로 제공함으로써 메모리 인터페이스(142)의 원 샷 프로그램, 원 샷 리드 성능 또는 병렬처리 성능을 극대화할 수 있다.
프로세서(134)는 백그라운드 동작을 수행할 수도 있다. 예를 들어, 프로세서(134)는 메모리 장치(150)가 충분한 빈 블록을 가질 수 있도록 가비지 콜렉션을 수행하여 유효 데이터를 모아 빈 블록으로 이동시키고, 이동된 유효 데이터를 포함하고 있었던 블록들을 소거할 수 있다.
프로세서(134)는 메모리 장치(150)를 유저 영역 및 시스템 영역으로 나누고, 시스템 영역을 시스템 영역 및 오버프로비저닝 영역으로 나눌 수 있다. 예를 들어, 프로세서(134)는 메모리 장치(150)의 메모리 블록들을 유저 블록 및 시스템 블록으로 나눌 수 있다. 프로세서(134)는 유저 데이터는 유저 블록에 저장할 수 있다. 프로세서(134)는 시스템 데이터를 저장하기 위해 시스템 블록들 중 일부를 시스템 블록으로 결정하고, 시스템 데이터를 시스템 블록에 저장할 수 있다. 프로세서(134)는 시스템 블록들 중 시스템 블록들을 제외한 나머지 블록들을 오버프로비저닝 블록으로 결정할 수 있다. 프로세서(134)는 백그라운드 동작을 원활히 수행하기 위해 오버프로비저닝 블록들을 사용할 수 있다.
본 발명의 일 실시예에 따르면, 프로세서(134)는 시스템 블록들은 싱글 레벨 셀 모드로 프로그램하도록 메모리 장치(150)를 제어할 수 있다. 프로세서(134)는 파워 오프 신호에 응하여 오버프로비저닝 블록들 중 일부를 시스템 블록으로 변경하고, 해당 시스템 블록이 싱글 레벨 셀 모드로 프로그램되도록 메모리 장치(150)를 제어할 수 있다. 프로세서(134)는 기존 시스템 블록에 저장된 시스템 데이터를 복사하여 한 부 이상의 시스템 데이터를 상기 변경된 시스템 블록에 저장할 수 있다. 파워 온 되면 프로세서(134)는 한 부 이상의 시스템 데이터를 제거하고, 제거된 시스템 데이터가 저장되었던 시스템 블록을 오버프로비저닝 블록으로 변경하고, 해당 오버프로비저닝 블록이 멀티 레벨 셀 모드로 프로그램되도록 메모리 장치(150)를 제어할 수 있다.
도 3a 및 도 3b는 메모리 장치(150)에 포함된 메모리 셀들의 문턱 전압 분포를 예시하는 도면이다.
실시예에 따라, 메모리 장치(150)는 플래시 메모리, 예컨대 NAND 플래시 메모리와 같은 비휘발성 메모리일 수 있다. 그러나, 메모리 장치(150)는 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다. 메모리 장치(150)는 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀 메모리 블록을 포함하는 복수의 메모리 블록들을 포함할 수 있다. 멀티 레벨 셀 모드로 프로그램된 멀티 레벨 셀은 두 비트 이상의 데이터를 저장할 수 있다. 싱글 레벨 셀 모드로 프로그램된 멀티 레벨 셀은 한 비트의 데이터를 저장할 수 있다.
도 3a는 멀티 레벨 셀 모드로 프로그램된 멀티 레벨 셀들의 문턱 전압 분포를 나타내는 그래프이다.
도 3a의 그래프의 가로축은 문턱 전압을 나타내고, 세로 축은 해당 문턱 전압을 갖는 메모리 셀들의 수를 나타낸다.
도 3a를 참조하면, 메모리 셀들은 문턱 전압 분포에 따라 네 개의 상태(11, 01, 10, 00) 중 어느 하나를 갖도록 멀티 레벨 셀 모드로 프로그램될 수 있다. 예를 들어, 소거 상태인 '11'상태를 갖는 메모리 셀들은 '11'상태 또는 '10'상태를 갖도록 제1 프로그램될 수 있다. 제1 프로그램된 메모리 셀들 중 '11'상태를 갖는 메모리 셀들은 '11'상태 또는 '01'상태를 갖도록 제2 프로그램되고, '10'상태를 갖는 메모리 셀들은 '10'상태 또는 '00'상태를 갖도록 제3 프로그램될 수 있다. 도 3a에 실선으로 도시된 문턱 전압 분포는 메모리 셀들이 이상적으로 프로그램된 경우의 문턱 전압 분포를 나타낸다.
도 3b는 싱글 레벨 셀 모드로 프로그램된 싱글 레벨 셀들의 문턱 전압 분포를 나타내는 그래프이다.
도 3b의 그래프의 가로축은 문턱 전압을 나타내고, 세로 축은 해당 문턱 전압을 갖는 메모리 셀들의 수를 나타낸다.
도 3b를 참조하면, 메모리 셀들은 문턱 전압 분포에 따라 두 개의 상태(1, 0) 중 어느 하나를 갖도록 싱글 레벨 셀 모드로 프로그램될 수 있다. 예를 들어, 소거 상태인 '1'상태를 갖는 메모리 셀들은 '1'상태 또는 '0'상태를 갖도록 프로그램될 수 있다. 도 3a에 실선으로 도시된 문턱 전압 분포는 메모리 셀들이 이상적으로 프로그램된 경우의 문턱 전압 분포를 나타낸다.
메모리 셀들을 멀티 레벨 셀 모드로 프로그램하면 메모리 칩의 면적당 저장 용량이 증가할 수 있다. 그러나, 멀티 레벨 셀 모드로 프로그램된 메모리 셀은 싱글 레벨 셀로 프로그램된 메모리 셀에 비해 에러가 발생할 가능성이 높다. 도 3a 및 도 3b에 점선으로 도시된 문턱 전압 분포는 메모리 셀들이 프로그램된 이후 변경된 문턱 전압 분포를 나타낸다. 멀티 레벨 셀 모드로 프로그램된 메모리 셀들은 각 상태 간 문턱 전압 간격이 좁기 때문에 문턱 전압 분포가 적게 변경되어도 해당 메모리 셀을 리드했을 때 다른 문턱 전압 상태로 잘못 리드될 우려가 크다.
일 실시예에서, 컨트롤러(130)는 메모리 장치(150)의 저장 용량을 충분히 확보하기 위해 유저 데이터는 멀티 레벨 셀 모드로 프로그램하되 메모리 장치(150)의 신뢰도 높은 동작을 보장하기 위해 시스템 데이터는 싱글 레벨 셀 모드로 프로그램할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템(110)의 동작을 나타내는 흐름도이다.
호스트(102)는 메모리 시스템(110)을 종료하기 위해 메모리 인터페이스(132)를 통해 메모리 시스템(110)으로 파워 오프 신호를 제공할 수 있다. 단계 S402에서, 프로세서(134)는 호스트 인터페이스(132)로부터 파워 오프 신호를 수신할 수 있다.
단계 S404에서, 프로세서(134)는 상기 파워 오프 신호에 응하여 현재 수행중인 동작을 종료할 수 있다.
단계 S406에서, 프로세서(134)는 오버프로비저닝 블록들 중 일부를 시스템 블록으로 변경할 수 있다. 프로세서(134)는 상기 시스템 블록에 싱글 레벨 셀 모드로 데이터를 저장할 수 있다.
단계 S408에서, 프로세서(134)는 적어도 한 부의 시스템 데이터를 상기 변경된 시스템 블록에 복사할 수 있다. 예를 들어, 프로세서(134)는 메모리 장치(150)의 기존 시스템 영역에 저장된 시스템 데이터를 메모리(144)로 로드하고, 상기 로드된 시스템 데이터를 상기 변경된 시스템 영역에 프로그램하도록 메모리 장치(150)를 제어할 수 있다.
단계 S410에서, 전력 관리부(140)는 메모리 시스템(110)의 전력 공급을 중단할 수 있다.
본 발명의 일 실시예에 따르면, 컨트롤러(130)는 메모리 장치(150)가 파워 오프 상태일 때 싱글 레벨 셀 모드로 프로그램된 적어도 두 부의 시스템 데이터를 저장하도록 할 수 있다. 적어도 두 부의 시스템 데이터를 싱글 레벨 셀 모드로 저장하면, 파워 오프 상태일 때 메모리 장치(150)의 메모리 셀들에 저장된 전하가 다소 유실되더라도 두 부 이상의 시스템 데이터를 참조하여 시스템 데이터를 성공적으로 복구할 수 있다. 따라서 메모리 시스템(110)의 신뢰성을 유지할 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템(110)의 동작을 나타내는 흐름도이다.
도 5는 호스트(102)와 메모리 시스템(110)에 전원이 공급되면 메모리 시스템(110) 내에서 수행될 수 있는 초기 동작을 설명한다. 도 5에서 설명하는 메모리 시스템(110)의 동작은 하나의 예시에 불과하며, 메모리 시스템(110)이 모바일 기기에 탑재되는지, 노트북 혹은 데스크탑과 같은 컴퓨팅 장치에 탑재되는지 등에 따라 달라질 수 있다.
전력 공급부(140)가 전력 공급을 감지하면, 단계 S502에서 호스트 인터페이스(132)는 호스트(102)의 요청에 응하여 메모리 장치(150)에 저장된 부트로더를 제공할 수 있다. 상기 부트로더는 펌웨어로서 호스트(102)의 메모리에 로드되어 호스트(102)의 프로세서에서 구동될 수 있다.
호스트(102)는 운영체제(OS)를 부팅하기 위해 상기 부트로더의 지시에 따라 플랫폼(platform)이 초기화되었는지를 확인할 수 있다. 호스트(102)는 상기 부트로더의 지시에 따라 메모리 시스템(110)으로 부트 이미지를 요청할 수 있다.
단계 S504에서, 호스트 인터페이스(132)는 호스트(102)의 요청에 응하여 메모리 장치(150)에 저장된 부트 이미지를 호스트(102)로 전달할 수 있다. 부트 이미지는 호스트(102)가 운영 체제 혹은 응용 프로그램 등을 실행할 수 있도록 하는 데이터를 포함할 수 있다.
호스트(102)는 부트로더의 지시에 따라 상기 부트 이미지를 실행하여 운영 체제의 부팅을 완료할 수 있다. 상기 부팅이 완료되면 상기 부트로더는 데이터 처리 시스템(100) 제어권을 운영 체제로 넘길 수 있다.
단계 S506에서, 프로세서(134)는 메모리 장치(150)에 싱글 레벨 셀 모드로 저장된 두 부 이상의 시스템 데이터에 기초하여 시스템 데이터를 복구할 수 있다. 예를 들어, 프로세서(134)는 한 부의 시스템 데이터를 메모리(144)로 순차적으로 로드할 수 있다. 프로세서(134)는 상기 한 부의 시스템 데이터의 적어도 일부에 오류가 검출되면, 오류가 검출된 부분을 다른 한 부의 시스템 데이터의 부분으로 교체함으로써 시스템 데이터를 복구할 수 있다. 상기 복구된 시스템 데이터는 한 부의 시스템 데이터에 반영될 수 있다. 프로세서(134)는 복구된 시스템 데이터에 기초하여 메모리 시스템(110)을 운용할 수 있다. 예를 들어, 프로세서(134)는 복구된 시스템 데이터에 기초하여 맵 테이블을 복구할 수 있다.
단계 S508에서, 프로세서(134)는 상기 두 부 이상의 시스템 데이터 중 복구된 한 부의 시스템 데이터를 제외한 시스템 데이터를 저장하는 메모리 블록들을 소거할 수 있다.
단계 S510에서, 프로세서(134)는 상기 메모리 블록들을 시스템 블록에서 오버프로비저닝 블록으로 변경할 수 있다. 프로세서(134)는 상기 변경된 오버프로비저닝 블록에 멀티 레벨 셀 모드로 액세스할 수 있다.
본 발명의 일 실시예에 따르면, 컨트롤러(130)는 파워 온 되면 싱글 레벨 셀 모드로 프로그램된 적어도 한 부의 시스템 데이터를 제거하고, 상기 제거된 시스템 데이터가 저장된 메모리 영역을 오버프로비저닝 영역으로 사용할 수 있다. 프로세서(134)는 증가한 오버프로비저닝 영역을 사용하여 백그라운드 동작을 원활히 수행할 수 있다.
구현에 따라, 컨트롤러(130)는 시스템 블록의 리드 횟수가 소정 횟수를 넘으면 상기 시스템 블록의 시스템 데이터를 다른 시스템 블록에 옮겨 저장하는 리드 리클레임 동작을 수행할 수 있다.
또한, 구현에 따라 컨트롤러(130)는 파워 온 상태일 때 시스템 데이터를 소정 주기로 리드하여 에러를 검출하고, 에러 비트 수가 임계치 이상인 시스템 데이터의 에러를 정정하여 시스템 블록에 저장하는 미디어 스캔 동작을 수행할 수 있다. 일 예로, 상기 임계치는 에러 정정 디코딩으로 정정 가능한 최대 에러 비트 수보다 적은 수로 결정될 수 있다. 만약 시스템 데이터의 에러 비트 수가 상기 최대 에러 비트 수를 초과하면 컨트롤러(130)는 리드 리트라이(read retry)를 수행하여 시스템 데이터를 복구하고, 복구된 데이터를 상기 시스템 블록에 저장할 수 있다.
파워 온 상태일 때는 컨트롤러(130)가 상기 리드 리클레임 또는 미디어 스캔 동작을 수행함으로써 제거되지 않은 한 부의 시스템 데이터의 신뢰성을 유지하면서 제거된 시스템 데이터가 저장되었던 메모리 영역을 오버프로비저닝 영역으로 사용함으로써 메모리 시스템(110)의 성능을 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템(110)을 설명하기 위한 도면이다.
도 6에 도시된 메모리 시스템(110)은 도 1을 참조하여 설명한 메모리 시스템(110)에 대응하는 구성요소를 포함할 수 있다. 도 6에 도시된 메모리 시스템(110)은 메모리 장치(150) 및 메모리 장치(150)를 제어하는 컨트롤러(130)를 포함할 수 있다.
메모리 시스템(110)은 파워 오프 상태에서 시스템 데이터의 둘 이상의 사본을 싱글 레벨 셀 모드로 저장할 수 있다. 도 6은 두 부의 시스템 데이터가 싱글 레벨 셀 모드로 저장되는 경우 메모리 장치(150)의 총 용량(174)을 예시한다.
본 발명의 일 실시예에 따르면, 메모리 시스템(110)은 파워 온 되면 메모리 장치(150)로부터 시스템 데이터를 컨트롤러(130)로 로드하고 메모리 장치(150)에 한 부의 시스템 데이터를 멀티 레벨 셀 모드로 저장할 수 있다. 메모리 시스템(110)은 싱글 레벨 셀 모드로 저장된 두 부 이상의 시스템 데이터를 삭제할 수 있다. 메모리 시스템(110)은 시스템 데이터를 싱글 레벨 셀 모드로 저장하던 메모리 영역을 오버프로비저닝 영역으로 변경하고, 상기 오버프로비저닝 영역에 멀티 레벨 셀 모드로 액세스할 수 있다. 도 6은 한 부의 시스템 데이터가 멀티 레벨 셀 모드로 저장되고, 두 부의 시스템 데이터를 저장하던 메모리 블록이 오버프로비저닝 블록으로 변경된 경우의 메모리 장치(150)의 총 용량(176)을 예시한다. 컨트롤러(130)는 싱글 레벨 셀 모드로 사용하던 메모리 블록을 멀티 레벨 셀 모드로 사용함으로써 메모리 장치(150)의 오버프로비저닝 영역의 크기를 증가시킬 수 있다. 메모리 시스템(110)은 증가한 오버프로비저닝 영역을 사용하여 백그라운드 동작의 성능을 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템(110)의 동작을 나타내는 흐름도이다.
단계 S702에서, 호스트 인터페이스(132)는 호스트(102)로부터 파워 오프 신호를 수신할 수 있다
단계 S704에서, 프로세서(134)는 상기 파워 오프 신호에 응하여 현재 수행중인 동작을 종료할 수 있다.
단계 S706에서, 프로세서(134)는 상기 오버프로비저닝 영역의 일부를 시스템 영역으로 변경할 수 있다. 프로세서(134)는 상기 시스템 영역에 싱글 레벨 셀 모드로 데이터를 저장할 수 있다.
단계 S708에서, 프로세서(134)는 적어도 두 부의 시스템 데이터를 상기 변경된 시스템 영역에 저장할 수 있다. 예를 들어, 프로세서(134)는 메모리 장치(150)의 기존 시스템 영역에 멀티 레벨 셀 모드로 저장된 시스템 데이터를 메모리(144)로 로드하고, 메모리(144)로 로드된 시스템 데이터를 상기 변경된 시스템 영역에 2회 이상 프로그램하도록 메모리 장치(150)를 제어할 수 있다.
단계 S710에서, 전력 관리부(140)는 메모리 시스템(110)의 전력 공급을 중단할 수 있다.
본 발명의 일 실시예에 따르면, 컨트롤러(130)는 메모리 장치(150)가 파워 오프 상태일 때 싱글 레벨 셀 모드로 프로그램된 시스템 데이터의 둘 이상의 사본을 저장하도록 함으로써 시스템 데이터를 안정적으로 메모리 장치(150)에 저장할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템(110)의 동작을 나타내는 흐름도이다.
전력 관리부(140)가 전력 공급을 감지하면, 단계 S802에서 호스트 인터페이스(132)는 호스트(102)의 요청에 응하여 메모리 장치(150)에 저장된 부트로더를 제공할 수 있다
단계 S804에서, 호스트 인터페이스(132)는 호스트(102)의 요청에 응하여 메모리 장치(150)에 저장된 부트 이미지를 호스트(102)로 전달할 수 있다.
호스트(102)는 부트로더의 지시에 따라 상기 부트 이미지를 실행하여 운영 체제의 부팅을 완료할 수 있다. 상기 부팅이 완료되면 상기 부트로더는 데이터 처리 시스템(100) 제어권을 운영 체제로 넘길 수 있다.
단계 S806에서, 프로세서(134)는 메모리 장치(150)에 싱글 레벨 셀 모드로 저장된 두 부 이상의 시스템 데이터에 기초하여 시스템 데이터를 복구할 수 있다. 프로세서(134)는 복구된 시스템 데이터에 기초하여 메모리 시스템(110)을 운용할 수 있다.
단계 S808에서, 프로세서(134)는 오버프로비저닝 영역의 일부를 시스템 영역으로 변경할 수 있다. 프로세서(134)는 상기 변경된 시스템 영역에 멀티 레벨 셀 모드로 데이터를 저장할 수 있다.
단계 S810에서, 프로세서(134)는 상기 복구된 시스템 데이터를 상기 변경된 시스템 영역에 멀티 레벨 셀 모드로 프로그램하도록 메모리 장치(150)를 제어할 수 있다.
단계 S812에서, 프로세서(134)는 시스템 영역에 싱글 레벨 셀 모드로 저장된 두 부 이상의 시스템 데이터를 삭제할 수 있다.
단계 S814에서, 프로세서(134)는 상기 삭제된 두 부 이상의 시스템 데이터가 저장된 메모리 블록들을 오버프로비저닝 영역으로 변경할 수 있다. 프로세서(134)는 상기 변경된 오버프로비저닝 영역에 멀티 레벨 셀 모드로 액세스하도록 프로세서(134)를 제어할 수 있다. 프로세서(134)는 증가한 오버프로비저닝 영역을 사용하여 백그라운드 동작을 원활히 수행할 수 있다.
본 발명의 일 실시예에 따르면, 컨트롤러(130)는 파워 온 되면 싱글 레벨 셀 모드로 프로그램된 두 부 이상의 시스템 데이터를 제거하고, 상기 시스템 데이터 사본이 저장된 메모리 영역을 오버프로비저닝 영역으로 사용할 수 있다.
구현에 따라, 컨트롤러(130)는 멀티 레벨 셀 모드로 저장된 시스템 데이터에 소정 주기로 미디어 스캔 동작을 수행하고, 시스템 영역의 메모리 블록들에 리드 리클레임 동작을 수행함으로써 시스템 데이터의 신뢰성을 유지할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
110: 메모리 시스템
130: 컨트롤러
150: 메모리 장치

Claims (16)

  1. 다양한 데이터 저장 모드로 동작하는 메모리 블록을 포함하는 메모리 장치를 제어하는 컨트롤러의 동작 방법에 있어서,
    호스트의 파워 오프 요청에 대응하여, 상기 메모리 블록 중 상기 데이터 저장 모드가 멀티 레벨 셀 모드인 메모리 블록의 일부 메모리 블록을 시스템 메모리 블록으로 설정하는 단계;
    상기 시스템 메모리 블록의 상기 데이터 저장 모드를 싱글 레벨 셀 모드로 설정하는 단계; 및
    상기 시스템 메모리 블록에 시스템 데이터를 저장하도록 상기 메모리 장치를 제어하는 단계
    를 포함하는 동작 방법.
  2. 제1항에 있어서,
    상기 일부 메모리 블록을 시스템 메모리 블록으로 설정하는 단계는
    상기 데이터 저장 모드가 상기 멀티 레벨 셀 모드인 메모리 블록 중 오버프로비저닝 메모리 블록의 일부를 시스템 메모리 블록으로 설정하는 단계
    를 포함하는 동작 방법.
  3. 제2항에 있어서,
    전력 공급을 감지하면 상기 시스템 메모리 블록으로부터 상기 시스템 데이터를 상기 컨트롤러로 로드하는 단계;
    상기 시스템 메모리 블록 중 적어도 일부의 시스템 메모리 블록을 소거하도록 상기 메모리 장치를 제어하는 단계;
    상기 소거된 시스템 메모리 블록을 신규 오버프로비저닝 메모리 블록으로 설정하는 단계; 및
    상기 신규 오버프로비저닝 메모리 블록의 상기 데이터 저장 모드를 상기 멀티 레벨 셀 모드로 설정하는 단계
    를 더 포함하는 동작 방법.
  4. 제3항에 있어서,
    상기 시스템 데이터를 저장하도록 상기 메모리 장치를 제어하는 단계는
    상기 메모리 장치로부터 상기 시스템 데이터를 상기 컨트롤러로 로드하고 상기 로드된 시스템 데이터를 상기 시스템 메모리 블록에 복사하는 단계
    를 포함하는 동작 방법.
  5. 제3항에 있어서,
    상기 시스템 메모리 블록 중 상기 시스템 데이터가 저장된 시스템 메모리 블록의 리드 횟수가 소정 횟수를 넘으면 상기 시스템 데이터를 상기 시스템 메모리 블록 중 상기 시스템 데이터가 저장된 시스템 메모리 블록이 아닌 다른 시스템 메모리 블록에 옮겨 저장하는 단계
    를 더 포함하는 동작 방법.
  6. 제3항에 있어서,
    상기 시스템 데이터를 소정 주기로 리드하여 에러를 검출하고, 상기 에러 검출 결과 에러 비트 수가 임계치 이상면 상기 에러를 정정하고 다시 상기 시스템 메모리 블록에 저장하는 단계
    를 더 포함하는 동작 방법.
  7. 제1항에 있어서,
    상기 시스템 데이터는
    맵 데이터, 메모리 블록 데이터, 부트로더 및 운영체제 중 적어도 하나를 포함하는
    동작 방법.
  8. 제3항에 있어서,
    상기 오버프로비저닝 메모리 블록을 사용하여 가비지 콜렉션 동작을 수행하는 단계
    를 더 포함하는 동작 방법.
  9. 다양한 데이터 저장 모드로 동작하는 메모리 블록을 포함하는 메모리 장치를 제어하는 컨트롤러의 동작 방법에 있어서,
    전력 공급을 감지하면 상기 데이터 저장 모드가 싱글 레벨 셀 모드인 시스템 메모리 블록으로부터 시스템 데이터를 로드하는 단계;
    상기 시스템 메모리 블록 중 적어도 일부의 시스템 메모리 블록을 소거하도록 상기 메모리 장치를 제어하는 단계;
    상기 소거된 시스템 메모리 블록의 상기 데이터 저장 모드를 멀티 레벨 셀 모드로 설정하는 단계
    를 포함하는 동작 방법.
  10. 제9항에 있어서,
    상기 데이터 저장 모드가 상기 멀티 레벨 셀 모드로 설정된 시스템 메모리 블록을 오버프로비저닝 메모리 블록으로 설정하는 단계
    를 더 포함하는 동작 방법.
  11. 제10항에 있어서,
    호스트의 파워 오프 요청에 대응하여 상기 오버프로비저닝 메모리 블록 중 일부 메모리 블록을 신규 시스템 메모리 블록으로 설정하는 단계;
    상기 신규 시스템 메모리 블록의 상기 데이터 저장 모드를 상기 싱글 레벨 셀 모드로 설정하는 단계; 및
    상기 신규 시스템 메모리 블록에 상기 시스템 데이터를 저장하도록 상기 메모리 장치를 제어하는 단계
    를 더 포함하는 동작 방법.
  12. 제11항에 있어서,
    상기 신규 시스템 메모리 블록에 상기 시스템 데이터를 저장하도록 상기 메모리 장치를 제어하는 단계는
    상기 메모리 장치로부터 시스템 데이터를 로드하여 상기 신규 시스템 메모리 블록에 복사하는 단계
    를 포함하는 동작 방법.
  13. 제9항에 있어서,
    시스템 메모리 블록의 리드 횟수가 소정 횟수를 넘으면 상기 시스템 메모리 블록의 시스템 데이터를 다른 시스템 메모리 블록에 옮겨 저장하는 단계
    를 더 포함하는 동작 방법.
  14. 제9항에 있어서,
    상기 시스템 데이터를 소정 주기로 리드하여 에러를 검출하고, 상기 에러 검출 결과 에러 비트 수가 임계치 이상이면 상기 에러를 정정하고 상기 에러가 정정된 시스템 데이터를 상기 시스템 메모리 블록에 저장하는 단계
    를 더 포함하는 동작 방법.
  15. 제9항에 있어서,
    상기 시스템 데이터는
    맵 데이터, 메모리 블록 데이터, 부트로더 및 운영체제 중 적어도 하나를 포함하는
    동작 방법.
  16. 제10항에 있어서,
    상기 오버프로비저닝 메모리 블록을 사용하여 가비지 콜렉션 동작을 수행하는 단계
    를 더 포함하는 동작 방법.

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KR20080100079A (ko) 2007-05-11 2008-11-14 삼성전자주식회사 낸드 플래시 메모리에 프로그램 코드 및 매스 데이터를기록하여 시스템을 운영하는 방법 및 상기 방법을 수행하는시스템
US9354816B2 (en) * 2014-04-08 2016-05-31 Seagate Technology Llc Read policy for system data of solid state drives
US9558839B2 (en) * 2015-03-09 2017-01-31 Toshiba Corporation Power fail saving modes in solid state drive with MLC memory
JP2018120439A (ja) * 2017-01-25 2018-08-02 東芝メモリ株式会社 メモリシステムおよび制御方法
JP7030463B2 (ja) * 2017-09-22 2022-03-07 キオクシア株式会社 メモリシステム
US11010057B2 (en) * 2019-05-29 2021-05-18 Western Digital Technologies, Inc. Storage system and method for storage system calibration

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