KR20200131472A - Three dimensional flash memory with horizontal charge storage layer and operation method thereof - Google Patents

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Abstract

Disclosed are a three-dimensional flash memory having a horizontal charge storage layer and an operating method thereof. According to one embodiment of the present invention, the three-dimensional flash memory comprises: at least one channel layer extending in a vertical direction on a substrate; a plurality of electrode layers extending in a horizontal direction to be connected to the channel layer, and having a dual structure including a conductive material layer and a P+ poly silicon layer; and a plurality of horizontal charge storage layers alternately interposed between the electrode layers, extending in a horizontal direction, and storing charges moved from the channel layer by using FN tunneling generated by a fringing effect of an electric field due to voltage applied to the electrode layers. According to the present invention, disadvantages of a three-dimensional flash memory applied with an existing structure are overcome.

Description

수평 전하 저장층을 갖는 3차원 플래시 메모리 및 그 동작 방법{THREE DIMENSIONAL FLASH MEMORY WITH HORIZONTAL CHARGE STORAGE LAYER AND OPERATION METHOD THEREOF}Three-dimensional flash memory having a horizontal charge storage layer and its operation method {THREE DIMENSIONAL FLASH MEMORY WITH HORIZONTAL CHARGE STORAGE LAYER AND OPERATION METHOD THEREOF}

아래의 실시예들은 3차원 플래시 메모리 및 그 동작 방법에 관한 것으로, 보다 상세하게는, 수평 전하 저장층을 갖는 3차원 플래시 메모리에 대한 기술이다.The following embodiments relate to a three-dimensional flash memory and a method of operating the same, and more particularly, a description of a three-dimensional flash memory having a horizontal charge storage layer.

플래시 메모리는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, FN 터널링(Fowler-Nordheim tunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.Flash memory is an electrically erasable programmable read only memory (EEPROM), which controls data input and output electrically by Fowler-Nordheim tunneling or hot electron injection. do.

특히, 플래시 메모리와 관련하여, 최근 반도체 공정 기술의 발달로 인하여 저장 능력이 대용량화되고 있으며, 2차원을 벗어나 수직으로 메모리 셀들이 적층되는 3차원 구조에 대한 연구가 활발히 진행되고 있다.In particular, with respect to flash memory, the storage capacity is increasing due to the recent development of semiconductor process technology, and research on a three-dimensional structure in which memory cells are vertically stacked out of two dimensions is actively progressing.

현재 연구 개발된 3차원 구조의 플래시 메모리는, 수직 방향으로 연장 형성되는 채널층과 채널층을 감싸며 수직 방향으로 연장 형성되는 ONO(Oxide-Nitride-Oxide) 구조의 전하 저장층을 포함하고 있다. 하지만, 상술한 구조의 3차원 플래시 메모리에서는 고집적을 위해 스케일이 다운된 수직 홀 내에 ONO 구조의 전하 저장층이 형성되어야 하기 때문에, 공정 복잡도가 증가하고, ONO 구조의 불균형으로 인해 메모리 셀의 문턱 전압의 균일도가 저하되는 문제가 발생될 수 있다.The currently researched and developed three-dimensional flash memory includes a channel layer extending in a vertical direction and a charge storage layer having an oxide-nitride-oxide (ONO) structure extending in a vertical direction while surrounding the channel layer. However, in the 3D flash memory of the above-described structure, since the charge storage layer of the ONO structure must be formed in the scaled down vertical hole for high integration, the process complexity increases, and the threshold voltage of the memory cell due to the imbalance of the ONO structure. There may be a problem of lowering the uniformity of the.

이에, 기존의 3차원 플래시 메모리를 나타낸 도 1과 같은 수평 방향으로 형성되는 수평 전하 저장층을 포함하는 구조가 제안되었다. 도 1을 참조하면, 기존의 3차원 플래시 메모리(100)는 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층(110), 적어도 하나의 채널층에 연결되는 복수의 전극층들(120) 및 복수의 전극층들(120) 사이에 교번하며 개재되는 복수의 수평 전하 저장층들(130)을 포함한다.Accordingly, a structure including a horizontal charge storage layer formed in a horizontal direction as shown in FIG. 1 showing a conventional 3D flash memory has been proposed. Referring to FIG. 1, a conventional 3D flash memory 100 includes at least one channel layer 110 extending in a vertical direction on a substrate, a plurality of electrode layers 120 connected to the at least one channel layer, and a plurality of And a plurality of horizontal charge storage layers 130 alternately interposed between the electrode layers 120.

그러나 수평 전하 저장층을 포함하는 기존의 구조는 소거 동작의 효율이 매우 낮은 단점을 갖는다.However, the conventional structure including the horizontal charge storage layer has a disadvantage in that the efficiency of the erase operation is very low.

따라서, 수직 방향으로 연장 형성되는 ONO 구조의 전하 저장층을 포함하는 3차원 플래시 메모리가 야기하는 문제점 및 수평 전하 저장층을 포함하는 기존의 구조가 적용된 3차원 플래시 메모리가 갖게 되는 단점을 극복하는 기술이 제안될 필요가 있다.Therefore, technology to overcome the problems caused by the 3D flash memory including the charge storage layer of the ONO structure extending in the vertical direction and the disadvantages of the 3D flash memory to which the existing structure including the horizontal charge storage layer is applied Needs to be offered.

일 실시예들은 수직 방향으로 연장 형성되는 ONO 구조의 전하 저장층을 포함하는 3차원 플래시 메모리가 야기하는 문제점 및 수평 전하 저장층을 포함하는 기존의 구조가 적용된 3차원 플래시 메모리가 갖게 되는 단점을 극복하는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.One embodiment overcomes the problems caused by the 3D flash memory including the charge storage layer of the ONO structure extending in the vertical direction and the 3D flash memory to which the existing structure including the horizontal charge storage layer is applied. A three-dimensional flash memory and its operation method are proposed.

보다 상세하게, 일 실시예들은 복수의 수평 전하 저장층들을 복수의 전극층들 사이에 수평 방향으로 연장 형성하여 교번하며 개재하는 가운데, 복수의 전극층들을 도전성 물질층 및 P+ 다결정 실리콘층으로 구성되는 이중 구조로 형성함으로써, 메모리 셀의 문턱 전압의 균일도가 저하되는 문제와 소거 동작의 효율이 낮은 단점을 해결하는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.In more detail, in one embodiment, a plurality of horizontal charge storage layers are formed extending in a horizontal direction between a plurality of electrode layers and alternately interposed, while a plurality of electrode layers are formed of a conductive material layer and a P+ polycrystalline silicon layer. A 3D flash memory and a method of operating the same are proposed to solve the problem that the uniformity of the threshold voltage of the memory cell is lowered and the efficiency of the erase operation is low.

일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 연결되도록 수평 방향으로 연장 형성되며, 도전성 물질층 및 P+ 다결정 실리콘층(P+ Poly Silicon layer)으로 구성되는 이중 구조를 갖는 복수의 전극층들; 및 상기 복수의 전극층들 사이에 교번하여 개재되며 수평 방향으로 연장 형성된 채, 상기 복수의 전극층들에 인가되는 전압으로 인한 전계의 프린징 효과로 발생되는 FN 터널링을 이용하여, 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 수평 전하 저장층들을 포함한다.According to an embodiment, a 3D flash memory includes at least one channel layer extending in a vertical direction on a substrate; A plurality of electrode layers extending in a horizontal direction so as to be connected to the at least one channel layer, and having a double structure including a conductive material layer and a P+ polysilicon layer; And FN tunneling generated by a fringing effect of an electric field due to a voltage applied to the plurality of electrode layers while alternately interposed between the plurality of electrode layers and extending in a horizontal direction, the at least one channel layer And a plurality of horizontal charge storage layers that store electric charges transferred from

일 측면에 따르면, 상기 복수의 전극층들 각각에서 상기 P+ 다결정 실리콘층은, 상기 도전성 물질층보다 얇은 두께로 형성되는 것을 특징으로 할 수 있다.According to an aspect, the P+ polycrystalline silicon layer in each of the plurality of electrode layers may be formed to have a thickness thinner than that of the conductive material layer.

다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 수평 전하 저장층들 중 프로그램 동작의 대상이 되는 어느 하나의 수평 전하 저장층을 사이에 두는 전극층들에 프로그램 전압을 인가하고 상기 적어도 하나의 채널층에 접지 전압을 인가하여, 상기 어느 하나의 수평 전하 저장층에 대한 프로그램 동작을 수행하는 것을 특징으로 할 수 있다.According to another aspect, the 3D flash memory applies a program voltage to electrode layers interposed between one of the plurality of horizontal charge storage layers to be subjected to a program operation, and the at least one By applying a ground voltage to the channel layer of, the program operation for any one horizontal charge storage layer may be performed.

또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 수평 전하 저장층들 중 소거 동작의 대상이 되는 어느 하나의 수평 전하 저장층을 사이에 두는 전극층들에서 어느 하나의 전극층에 소거 전압을 인가하고 나머지 전극층에 접지 전압을 인가하며 상기 적어도 하나의 채널층을 플로팅시킴으로써, 상기 어느 하나의 수평 전하 저장층에 대한 소거 동작을 수행하는 것을 특징으로 할 수 있다.According to another aspect, the 3D flash memory includes an erase voltage on any one of the plurality of horizontal charge storage layers, between electrode layers interposed between any one horizontal charge storage layer to be erased. By applying and applying a ground voltage to the remaining electrode layers, and floating the at least one channel layer, an erase operation for any one horizontal charge storage layer may be performed.

또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 수평 전하 저장층들 중 판독 동작의 대상이 되는 어느 하나의 수평 전하 저장층을 사이에 두는 전극층들에서 어느 하나의 전극층에 판독 전압을 인가하고 나머지 전극층에 패스 전압을 인가하여, 상기 어느 하나의 수평 전하 저장층에 대한 판독 동작을 수행하는 것을 특징으로 할 수 있다.According to another aspect, the 3D flash memory includes a read voltage on any one of the plurality of horizontal charge storage layers, between electrode layers interposed between any one horizontal charge storage layer to be read. And then applying a pass voltage to the remaining electrode layers to perform a read operation on any one of the horizontal charge storage layers.

또 다른 일 측면에 따르면, 상기 복수의 수평 전하 저장층들 각각은, 양자점 형태를 갖는 것을 특징으로 할 수 있다.According to another aspect, each of the plurality of horizontal charge storage layers may have a quantum dot shape.

또 다른 일 측면에 따르면, 상기 양자점은, 반도체 물질, 금속 물질 또는 자성 물질 중 적어도 하나를 포함하는 나노 입자인 것을 특징으로 할 수 있다.According to another aspect, the quantum dots may be nanoparticles including at least one of a semiconductor material, a metal material, or a magnetic material.

또 다른 일 측면에 따르면, 상기 복수의 수평 전하 저장층들 각각은, 실리콘 질화물 또는 다결정 실리콘 중 적어도 하나를 포함하는 막질 형태인 것을 특징으로 할 수 있다.According to another aspect, each of the plurality of horizontal charge storage layers may be in the form of a film including at least one of silicon nitride and polycrystalline silicon.

또 다른 일 측면에 따르면, 상기 복수의 수평 전하 저장층들은, 상기 복수의 전극층들 사이에 교번하여 개재되며 수평 방향으로 연장 형성되는 복수의 층간 절연층들 내부에 각각 형성되는 것을 특징으로 할 수 있다.According to another aspect, the plurality of horizontal charge storage layers may be formed inside a plurality of interlayer insulating layers that are alternately interposed between the plurality of electrode layers and extend in a horizontal direction. .

또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 적어도 하나의 채널층을 감싸도록 수직 방향으로 연장 형성되어 상기 복수의 전극층들과 맞닿는 적어도 하나의 터널링 절연막; 및 상기 적어도 하나의 터널링 절연막과 상기 복수의 전극층들 사이에 형성되는 복수의 게이트 절연막들을 더 포함하고, 상기 복수의 게이트 절연막들 각각은, 상기 적어도 하나의 터널링 절연막의 두께보다 두꺼운 두께로 형성되어, 상기 적어도 하나의 채널층으로부터 상기 복수의 전극층들로 전하가 이동되는 터널링을 방지하는 것을 특징으로 할 수 있다.According to another aspect, the 3D flash memory includes: at least one tunneling insulating layer extending in a vertical direction so as to surround the at least one channel layer and contacting the plurality of electrode layers; And a plurality of gate insulating layers formed between the at least one tunneling insulating layer and the plurality of electrode layers, wherein each of the plurality of gate insulating layers is formed to have a thickness greater than that of the at least one tunneling insulating layer, It may be characterized in that it prevents tunneling in which charges are transferred from the at least one channel layer to the plurality of electrode layers.

또 다른 일 측면에 따르면, 상기 복수의 수평 전하 저장층들은, 상기 복수의 전극층들 사이에 교번하며 개재되어 상기 복수의 전극층들을 서로 이격시키는 복수의 에어 갭(Air gap)들 내부에 각각 형성되는 것을 특징으로 할 수 있다.According to another aspect, the plurality of horizontal charge storage layers are formed in a plurality of air gaps that are alternately interposed between the plurality of electrode layers to separate the plurality of electrode layers from each other. It can be characterized.

일 실시예에 따르면, 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 연결되도록 수평 방향으로 연장 형성되며, 도전성 물질층 및 P+ 다결정 실리콘층(P+ Poly Silicon layer)으로 구성되는 이중 구조를 갖는 복수의 전극층들; 및 상기 복수의 전극층들 사이에 교번하여 개재되며 수평 방향으로 연장 형성된 채, 상기 복수의 전극층들에 인가되는 전압으로 인한 전계의 프린징 효과로 발생되는 FN 터널링을 이용하여, 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 수평 전하 저장층들을 포함하는 3차원 플래시 메모리의 프로그램 동작 방법은, 상기 복수의 수평 전하 저장층들 중 프로그램 동작의 대상이 되는 어느 하나의 수평 전하 저장층을 사이에 두는 전극층들에 프로그램 전압을 인가하는 단계; 및 상기 적어도 하나의 채널층에 접지 전압을 인가하여, 상기 어느 하나의 수평 전하 저장층에 대한 프로그램 동작을 수행하는 단계를 포함한다.According to an embodiment, at least one channel layer extending in a vertical direction on a substrate; A plurality of electrode layers extending in a horizontal direction so as to be connected to the at least one channel layer, and having a double structure including a conductive material layer and a P+ polysilicon layer; And FN tunneling generated by a fringing effect of an electric field due to a voltage applied to the plurality of electrode layers while alternately interposed between the plurality of electrode layers and extending in a horizontal direction, the at least one channel layer A program operation method of a 3D flash memory including a plurality of horizontal charge storage layers for storing charges transferred from the plurality of horizontal charge storage layers is provided between the plurality of horizontal charge storage layers. Applying a program voltage to the electrode layers placed at the terminal; And applying a ground voltage to the at least one channel layer to perform a program operation on the one horizontal charge storage layer.

일 실시예에 따르면, 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 연결되도록 수평 방향으로 연장 형성되며, 도전성 물질층 및 P+ 다결정 실리콘층(P+ Poly Silicon layer)으로 구성되는 이중 구조를 갖는 복수의 전극층들; 및 상기 복수의 전극층들 사이에 교번하여 개재되며 수평 방향으로 연장 형성된 채, 상기 복수의 전극층들에 인가되는 전압으로 인한 전계의 프린징 효과로 발생되는 FN 터널링을 이용하여, 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 수평 전하 저장층들을 포함하는 3차원 플래시 메모리의 소거 동작 방법은, 상기 복수의 수평 전하 저장층들 중 소거 동작의 대상이 되는 어느 하나의 수평 전하 저장층을 사이에 두는 전극층들에서 어느 하나의 전극층에 소거 전압을 인가하는 단계; 상기 전극층들에서 상기 어느 하나의 전극층을 제외한 나머지 전극층에 접지 전압을 인가하는 단계; 및 상기 적어도 하나의 채널층을 플로팅시켜, 상기 어느 하나의 수평 전하 저장층에 대한 소거 동작을 수행하는 단계를 포함한다.According to an embodiment, at least one channel layer extending in a vertical direction on a substrate; A plurality of electrode layers extending in a horizontal direction so as to be connected to the at least one channel layer, and having a double structure including a conductive material layer and a P+ polysilicon layer; And FN tunneling generated by a fringing effect of an electric field due to a voltage applied to the plurality of electrode layers while alternately interposed between the plurality of electrode layers and extending in a horizontal direction, the at least one channel layer The erasing operation method of a 3D flash memory including a plurality of horizontal charge storage layers for storing charges transferred from the plurality of horizontal charge storage layers is provided between the horizontal charge storage layers to be erased from among the plurality of horizontal charge storage layers. Applying an erasing voltage to any one of the electrode layers placed in the at least one electrode layer; Applying a ground voltage to the electrode layers other than the one of the electrode layers from the electrode layers; And performing an erase operation on the one horizontal charge storage layer by floating the at least one channel layer.

일 실시예에 따르면, 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 연결되도록 수평 방향으로 연장 형성되며, 도전성 물질층 및 P+ 다결정 실리콘층(P+ Poly Silicon layer)으로 구성되는 이중 구조를 갖는 복수의 전극층들; 및 상기 복수의 전극층들 사이에 교번하여 개재되며 수평 방향으로 연장 형성된 채, 상기 복수의 전극층들에 인가되는 전압으로 인한 전계의 프린징 효과로 발생되는 FN 터널링을 이용하여, 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 수평 전하 저장층들을 포함하는 3차원 플래시 메모리의 판독 동작 방법은, 상기 복수의 수평 전하 저장층들 중 판독 동작의 대상이 되는 어느 하나의 수평 전하 저장층을 사이에 두는 전극층들에서 어느 하나의 전극층에 판독 전압을 인가하는 단계; 및 상기 전극층들에서 상기 어느 하나의 전극층을 제외한 나머지 전극층에 패스 전압을 인가하여, 상기 어느 하나의 수평 전하 저장층에 대한 판독 동작을 수행하는 단계를 포함한다.According to an embodiment, at least one channel layer extending in a vertical direction on a substrate; A plurality of electrode layers extending in a horizontal direction so as to be connected to the at least one channel layer, and having a double structure including a conductive material layer and a P+ polysilicon layer; And FN tunneling generated by a fringing effect of an electric field due to a voltage applied to the plurality of electrode layers while alternately interposed between the plurality of electrode layers and extending in a horizontal direction, the at least one channel layer A read operation method of a 3D flash memory including a plurality of horizontal charge storage layers for storing charges transferred from the plurality of horizontal charge storage layers is provided between any one horizontal charge storage layer that is a target of the read operation among the plurality of horizontal charge storage layers. Applying a read voltage to any one of the electrode layers placed on the electrode layer; And applying a pass voltage to the electrode layers other than the one electrode layer from the electrode layers to perform a read operation on the one horizontal charge storage layer.

일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상에 수평 방향으로 연장 형성되는 복수의 전극층들-상기 복수의 전극층들 각각은 도전성 물질층 및 P+ 다결정 실리콘층(P+ Poly Silicon layer)으로 구성되는 이중 구조를 가짐- 및 복수의 층간 절연층들-상기 복수의 층간 절연층들 각각의 내부에는 FN 터널링을 이용하여 전하를 저장하는 수평 전하 저장층이 수평 방향으로 연장 형성됨-이 교번하며 적층된 반도체 구조체를 준비하는 단계; 상기 반도체 구조체를 수직 방향으로 관통하는 적어도 하나의 수직 홀(Vertical Hole)을 생성하는 단계; 및 상기 적어도 하나의 수직 홀 내부에 적어도 하나의 채널층을 수직 방향으로 연장 형성하는 단계를 포함한다.According to an embodiment, a method of manufacturing a 3D flash memory includes a plurality of electrode layers extending in a horizontal direction on a substrate-each of the plurality of electrode layers is a conductive material layer and a P+ polysilicon layer. It has a dual structure consisting of-and a plurality of interlayer insulating layers-inside each of the plurality of interlayer insulating layers, a horizontal charge storage layer that stores electric charges using FN tunneling is formed extending in the horizontal direction- Preparing a stacked semiconductor structure; Generating at least one vertical hole penetrating the semiconductor structure in a vertical direction; And forming at least one channel layer extending in a vertical direction inside the at least one vertical hole.

일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상에 수평 방향으로 연장 형성되는 복수의 전극층들-상기 복수의 전극층들 각각은 도전성 물질층 및 P+ 다결정 실리콘층(P+ Poly Silicon layer)으로 구성되는 이중 구조를 가짐- 및 복수의 희생층들-상기 복수의 희생층들 각각의 내부에는 FN 터널링을 이용하여 전하를 저장하는 수평 전하 저장층이 수평 방향으로 연장 형성됨-이 교번하며 적층된 반도체 구조체를 준비하는 단계; 상기 반도체 구조체를 수직 방향으로 관통하는 적어도 하나의 수직 홀(Vertical Hole)을 생성하는 단계; 상기 적어도 하나의 수직 홀 내부에 적어도 하나의 채널층을 수직 방향으로 연장 형성하는 단계; 및 상기 복수의 희생층들을 제거하여 상기 복수의 전극층들을 서로 이격시키는 복수의 에어 갭(Air gap)들을 형성하는 단계를 포함한다.According to an embodiment, a method of manufacturing a 3D flash memory includes a plurality of electrode layers extending in a horizontal direction on a substrate-each of the plurality of electrode layers is a conductive material layer and a P+ polysilicon layer. Having a dual structure consisting of-and a plurality of sacrificial layers-a horizontal charge storage layer extending in a horizontal direction to store electric charges using FN tunneling inside each of the plurality of sacrificial layers-are alternately stacked Preparing a semiconductor structure; Generating at least one vertical hole penetrating the semiconductor structure in a vertical direction; Forming at least one channel layer extending in a vertical direction in the at least one vertical hole; And forming a plurality of air gaps that separate the plurality of electrode layers from each other by removing the plurality of sacrificial layers.

일 실시예들은 수직 방향으로 연장 형성되는 ONO 구조의 전하 저장층을 포함하는 3차원 플래시 메모리가 야기하는 문제점 및 수평 전하 저장층을 포함하는 기존의 구조가 적용된 3차원 플래시 메모리가 갖게 되는 단점을 극복하는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.One embodiment overcomes the problems caused by the 3D flash memory including the charge storage layer of the ONO structure extending in the vertical direction and the 3D flash memory to which the existing structure including the horizontal charge storage layer is applied. It is possible to propose a three-dimensional flash memory and an operation method thereof.

보다 상세하게, 일 실시예들은 복수의 수평 전하 저장층들을 복수의 전극층들 사이에 수평 방향으로 연장 형성하여 교번하며 개재하는 가운데, 복수의 전극층들을 도전성 물질층 및 P+ 다결정 실리콘층으로 구성되는 이중 구조로 형성함으로써, 메모리 셀의 문턱 전압의 균일도가 저하되는 문제와 소거 동작의 효율이 낮은 단점을 해결하는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.In more detail, in one embodiment, a plurality of horizontal charge storage layers are formed extending in a horizontal direction between a plurality of electrode layers and alternately interposed, while a plurality of electrode layers are formed of a conductive material layer and a P+ polycrystalline silicon layer. By forming a memory cell, it is possible to propose a 3D flash memory and an operation method thereof that solves the problem of lowering the uniformity of the threshold voltage of the memory cell and the disadvantage of low efficiency of the erase operation.

도 1은 기존의 3차원 플래시 메모리를 나타낸 단면도이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리에 포함되는 수평 전하 저장층의 데이터 저장 기능을 설명하기 위한 도면이다.
도 4는 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 나타낸 플로우 차트이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 설명하기 위한 단면도이다.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 나타낸 플로우 차트이다.
도 7은 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 설명하기 위한 단면도이다.
도 8은 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 나타낸 플로우 차트이다.
도 9는 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 설명하기 위한 단면도이다.
도 10은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타난 단면도이다.
도 11은 또 다른 일 실시예에 따른 3차원 플래시 메모리를 나타난 단면도이다.
도 12는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 13은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.1 is a cross-sectional view showing a conventional 3D flash memory.
2 is a cross-sectional view illustrating a 3D flash memory according to an exemplary embodiment.
3 is a diagram illustrating a data storage function of a horizontal charge storage layer included in a 3D flash memory according to an exemplary embodiment.
4 is a flowchart illustrating a program operation of a 3D flash memory according to an exemplary embodiment.
5 is a cross-sectional view illustrating a program operation of a 3D flash memory according to an exemplary embodiment.
6 is a flowchart illustrating an erase operation of a 3D flash memory according to an exemplary embodiment.
7 is a cross-sectional view illustrating an erase operation of a 3D flash memory according to an exemplary embodiment.
8 is a flowchart illustrating a read operation of a 3D flash memory according to an exemplary embodiment.
9 is a cross-sectional view illustrating a read operation of a 3D flash memory according to an exemplary embodiment.
10 is a cross-sectional view illustrating a 3D flash memory according to another exemplary embodiment.
11 is a cross-sectional view illustrating a 3D flash memory according to another exemplary embodiment.
12 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
13 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.

이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. However, the present invention is not limited or limited by the embodiments. In addition, the same reference numerals shown in each drawing denote the same member.

또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.In addition, terms used in the present specification are terms used to properly express preferred embodiments of the present invention, which may vary depending on the intention of users or operators, or customs in the field to which the present invention belongs. Accordingly, definitions of these terms should be made based on the contents throughout the present specification.

도 2는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이고, 도 3은 일 실시예에 따른 3차원 플래시 메모리에 포함되는 수평 전하 저장층의 데이터 저장 기능을 설명하기 위한 도면이다.2 is a cross-sectional view illustrating a 3D flash memory according to an exemplary embodiment, and FIG. 3 is a diagram illustrating a data storage function of a horizontal charge storage layer included in the 3D flash memory according to an exemplary embodiment.

도 2를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(200)는 적어도 하나의 채널층(210), 복수의 전극층들(220) 및 복수의 수평 전하 저장층들(230)을 포함한다.Referring to FIG. 2, a 3D flash memory 200 according to an exemplary embodiment includes at least one channel layer 210, a plurality of electrode layers 220, and a plurality of horizontal charge storage layers 230.

적어도 하나의 채널층(210)은 기판 상 수직 방향으로 연장 형성되어, 복수의 전극층들(220)의 인가 전압에 따른 전하를 공급하는 역할을 한다. 따라서, 적어도 하나의 채널층(210)은 단결정 실리콘 또는 다결정 실리콘과 같은 반도체 물질로 형성될 수 있으며, 내부가 빈 튜브 형태로 형성되어 내부에 매립막(미도시)을 더 포함할 수 있다. 그러나 적어도 하나의 채널층(210)은 이에 제한되거나 한정되지 않고 도면과 같이 내부가 비어있지 않은 원기둥 형태로 형성될 수 있다.At least one channel layer 210 is formed extending in a vertical direction on the substrate, and serves to supply electric charge according to the applied voltage of the plurality of electrode layers 220. Accordingly, the at least one channel layer 210 may be formed of a semiconductor material such as single crystal silicon or polycrystalline silicon, and may further include a buried film (not shown) therein by being formed in a hollow tube shape. However, the at least one channel layer 210 is not limited thereto or is not limited thereto, and may be formed in a cylindrical shape that is not hollow as shown in the drawing.

이러한 적어도 하나의 채널층(210)은 수직 방향으로 연장 형성되는 가운데 내부가 빈 튜브 형태의 적어도 하나의 터널링 절연막(240)에 의해 둘러싸일 수 있다. 적어도 하나의 터널링 절연막(240)은 고유전율(High-k) 특성을 갖는 절연 물질(일례로 Al2O3, HfO2, TiO2, La2O5, BaZrO3, Ta2O5, ZrO2, Gd2O3 또는 Y2O3와 같은 절연 물질)로 구성될 수 있다.The at least one channel layer 210 may be surrounded by at least one tunneling insulating layer 240 having a hollow tube shape while extending in a vertical direction. At least one tunneling insulating layer 240 is an insulating material having a high-k property (for example, Al 2 O 3 , HfO 2 , TiO 2 , La 2 O 5 , BaZrO 3 , Ta 2 O 5 , ZrO 2 , An insulating material such as Gd 2 O 3 or Y 2 O 3 ).

복수의 전극층들(220)은 적어도 하나의 채널층(210)에 연결되도록 수평 방향으로 연장 형성되며, 적어도 하나의 채널층(210)에 전압을 인가하는 역할을 한다. 특히, 복수의 전극층들(220) 각각은 도전성 물질층(221) 및 P+ 다결정 실리콘층(P+ Poly Silicon layer)(222)으로 구성되는 이중 구조를 갖는 것을 특징으로 한다. 이하, 복수의 전극층들(220)이 적어도 하나의 채널층(210)과 연결된다는 것은, 도면과 같이 같이 복수의 전극층들(220)과 적어도 하나의 채널층(210) 사이에 배치되는 적어도 하나의 터널링 절연막(240) 및 후술되는 복수의 게이트 절연막들(미도시)을 통해 간접적으로 연결되는 것은 물론 복수의 전극층들(220)이 적어도 하나의 채널층(210)과 직접적으로 연결되는 것 모두를 의미할 수 있다. 또한, 이하, 복수의 전극층들(220)에 전압을 인가하는 것은, 도전성 물질층(221) 및 P+ 다결정 실리콘층(222) 모두를 통해 전압을 인가하는 것을 의미한다.The plurality of electrode layers 220 extend in a horizontal direction so as to be connected to at least one channel layer 210 and serve to apply a voltage to at least one channel layer 210. In particular, each of the plurality of electrode layers 220 is characterized by having a double structure composed of a conductive material layer 221 and a P+ polysilicon layer 222. Hereinafter, the connection between the plurality of electrode layers 220 and the at least one channel layer 210 means at least one disposed between the plurality of electrode layers 220 and the at least one channel layer 210 as shown in the drawing. It means both indirectly connected through the tunneling insulating layer 240 and a plurality of gate insulating layers (not shown) to be described later, as well as in which the plurality of electrode layers 220 are directly connected to at least one channel layer 210 can do. In addition, hereinafter, applying a voltage to the plurality of electrode layers 220 means applying a voltage through both the conductive material layer 221 and the P+ polycrystalline silicon layer 222.

이 때, 도전성 물질층(221)은 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리) 또는 Au(금) 중 적어도 하나를 포함할 수 있으며, P+ 다결정 실리콘층(222)보다 두꺼운 두께로 형성될 수 있다. 즉, P+ 다결정 실리콘층(222)은 도전성 물질층(221)보다 얇은 두께로 형성될 수 있다.In this case, the conductive material layer 221 may include at least one of W (tungsten), Ti (titanium), Ta (tantalum), Cu (copper), or Au (gold), and the P+ polycrystalline silicon layer 222 It can be formed with a thicker thickness. That is, the P+ polycrystalline silicon layer 222 may be formed to have a thickness thinner than that of the conductive material layer 221.

복수의 수평 전하 저장층들(230)은 복수의 전극층들(220) 사이에 교번하여 개재되며 수평 방향으로 연장 형성된 채, 복수의 전극층들(220)에 인가되는 전압으로 인한 전계의 프린징 효과로 발생되는 FN 터널링을 이용하여, 적어도 하나의 채널층(210)으로부터 이동되는 전하를 저장하는 데이터 저장 기능을 갖는다.The plurality of horizontal charge storage layers 230 are alternately interposed between the plurality of electrode layers 220 and are formed extending in the horizontal direction, and due to the fringing effect of the electric field due to the voltage applied to the plurality of electrode layers 220 It has a data storage function that stores electric charges transferred from at least one channel layer 210 by using the generated FN tunneling.

이와 관련하여 도 3을 참조하면, 전극층들(223, 224)에 전압이 인가되는 경우 전극층들(223, 224)의 측면으로 프린징 필드(Fringing field)가 형성되게 된다. 이에, 적어도 하나의 채널층(210)의 전체 영역 중 전극층들(223, 224)에 대응하는 영역들의 전하는 복수의 수평 전하 저장층들(230) 중 전극층들(223, 224) 사이에 배치되는 수평 전하 저장층(231)으로 포집되게 된다.In this regard, referring to FIG. 3, when a voltage is applied to the electrode layers 223 and 224, a fringing field is formed on the side surfaces of the electrode layers 223 and 224. Accordingly, the charge of regions corresponding to the electrode layers 223 and 224 among the entire regions of the at least one channel layer 210 is horizontally disposed between the electrode layers 223 and 224 of the plurality of horizontal charge storage layers 230. It is collected by the charge storage layer 231.

이처럼 복수의 수평 전하 저장층들(230)이 수평 방향으로 연장 형성되는 가운데 데이터 저장 기능을 확보하기 때문에, 일 실시예에 따른 3차원 플래시 메모리(200)는 수직 방향으로 연장 형성되는 전하 저장층을 포함하는 3차원 플래시 메모리가 야기하는 문제(메모리 셀의 문턱 전압의 균일도가 저하되는 문제)와, 단일 구조의 전극층 및 수평 전하 저장층을 포함하는 기존의 구조가 적용된 3차원 플래시 메모리가 갖게 되는 단점(소거 동작의 효율이 낮은 단점)을 해결할 수 있다.In this way, since the data storage function is secured while the plurality of horizontal charge storage layers 230 are extended in the horizontal direction, the 3D flash memory 200 according to an embodiment includes a charge storage layer extending in the vertical direction. Problems caused by the included 3D flash memory (a problem that the uniformity of the threshold voltage of the memory cell is lowered) and the disadvantages of the 3D flash memory to which the existing structure including a single electrode layer and a horizontal charge storage layer is applied (Disadvantage of low efficiency of erase operation) can be solved.

여기서, 복수의 수평 전하 저장층들(230) 각각은 양자점 형태 또는 특정 막질 형태를 가질 수 있다. 예를 들어, 복수의 수평 전하 저장층들(230) 각각은 반도체 물질, 금속 물질 또는 자성 물질 중 적어도 하나를 포함하는 나노 입자의 양자점 형태를 가질 수 있다. 복수의 수평 전하 저장층들(230) 각각이 반도체 물질의 나노 입자로 구성되는 경우 이를 형성하는 양자점은 C, Si, SiGe, SiN, GaN 또는 ZnO의 나노 입자로 구성될 수 있으며, 복수의 수평 전하 저장층들(230) 각각이 금속 물질 또는 자성 물질의 나노 입자로 구성되는 경우, 이를 형성하는 양자점은 W, Co, Ti 또는 Pd의 나노 입자로 구성될 수 있다. 다른 예를 들면, 복수의 수평 전하 저장층들(230) 각각은 실리콘 질화물 또는 다결정 실리콘 중 적어도 하나를 포함하는 막질 형태일 수 있다.Here, each of the plurality of horizontal charge storage layers 230 may have a quantum dot shape or a specific film shape. For example, each of the plurality of horizontal charge storage layers 230 may have a quantum dot shape of nanoparticles including at least one of a semiconductor material, a metal material, or a magnetic material. When each of the plurality of horizontal charge storage layers 230 is composed of nanoparticles of a semiconductor material, the quantum dots forming the same may be composed of nanoparticles of C, Si, SiGe, SiN, GaN, or ZnO, and a plurality of horizontal charges When each of the storage layers 230 is composed of nanoparticles of a metal material or a magnetic material, the quantum dots forming the same may be composed of nanoparticles of W, Co, Ti, or Pd. For another example, each of the plurality of horizontal charge storage layers 230 may have a film form including at least one of silicon nitride or polycrystalline silicon.

이 때, 3차원 플래시 메모리(200)가 복수의 전극층들(220) 사이에 교번하여 개재되며 수평 방향으로 연장 형성되는 복수의 층간 절연층들(250)을 더 포함함에 따라, 복수의 수평 전하 저장층들(230)은 복수의 층간 절연층들(250) 내부에 각각 형성될 수 있다. 복수의 층간 절연층들(250) 각각은 고유전율(High-k) 특성을 갖는 절연 물질(일례로 Al2O3, HfO2, TiO2, La2O5, BaZrO3, Ta2O5, ZrO2, Gd2O3 또는 Y2O3와 같은 절연 물질)로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 복수의 수평 전하 저장층들(230)만이 복수의 전극층들(220) 사이에 교번하며 개재될 수도 있다. 이에 대한 상세한 설명은 도 10을 참조하여 기재하기로 한다.At this time, as the 3D flash memory 200 further includes a plurality of interlayer insulating layers 250 alternately interposed between the plurality of electrode layers 220 and extending in a horizontal direction, a plurality of horizontal electric charges are stored. The layers 230 may be formed inside the plurality of interlayer insulating layers 250, respectively. Each of the plurality of interlayer insulating layers 250 is an insulating material having a high-k characteristic (for example, Al 2 O 3 , HfO 2 , TiO 2 , La 2 O 5 , BaZrO 3 , Ta 2 O 5 , It may be formed of an insulating material such as ZrO 2 , Gd 2 O 3 or Y 2 O 3 ). However, the present invention is not limited or limited thereto, and only the plurality of horizontal charge storage layers 230 may be alternately interposed between the plurality of electrode layers 220. A detailed description of this will be described with reference to FIG. 10.

또한, 3차원 플래시 메모리(200)는 이상 설명된 구조로 제한되거나 한정되지 않고, 적어도 하나의 터널링 절연막(240)이 생략된 구조를 가질 수 있으며, 적어도 하나의 터널링 절연막(240)과 복수의 전극층들(220) 사이에 형성되는 복수의 게이트 절연막들(미도시)을 더 포함하는 구조를 가질 수 있다. 이에 대한 상세한 설명은 도 11을 참조하여 기재하기로 한다.In addition, the 3D flash memory 200 is not limited or limited to the structure described above, and may have a structure in which at least one tunneling insulating layer 240 is omitted, and at least one tunneling insulating layer 240 and a plurality of electrode layers The structure may further include a plurality of gate insulating layers (not shown) formed between the layers 220. A detailed description of this will be described with reference to FIG. 11.

이상 설명된 바와 같이 수평 방향으로 연장 형성되는 복수의 수평 전하 저장층들(230)을 포함하는 3차원 플래시 메모리(200)의 동작 방법들에 대한 상세한 설명은 도 4 내지 8을 참조하여 기재하기로 하며, 제조 방법에 대한 상세한 설명은 도 12 내지 13을 참조하여 기재하기로 한다.A detailed description of the operating methods of the 3D flash memory 200 including a plurality of horizontal charge storage layers 230 extending in the horizontal direction as described above will be described with reference to FIGS. 4 to 8. And, a detailed description of the manufacturing method will be described with reference to FIGS. 12 to 13.

도 4는 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 나타낸 플로우 차트이고, 도 5는 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 설명하기 위한 단면도이다.4 is a flowchart illustrating a program operation of a 3D flash memory according to an exemplary embodiment, and FIG. 5 is a cross-sectional view illustrating a program operation of a 3D flash memory according to an exemplary embodiment.

도 4 내지 5를 참조하면, 단계(S410)에서 3차원 플래시 메모리는, 복수의 수평 전하 저장층들 중 프로그램 동작의 대상이 되는 어느 하나의 수평 전하 저장층(510)을 사이에 두는 전극층들(520, 530)에 프로그램 전압을 인가한다.Referring to FIGS. 4 to 5, in step S410, the 3D flash memory includes electrode layers interposed between any one horizontal charge storage layer 510 to be programmed among a plurality of horizontal charge storage layers ( The program voltage is applied to 520 and 530.

그 후, 단계(S420)에서 3차원 플래시 메모리는, 적어도 하나의 채널층(540)에 접지 전압을 인가하여, 어느 하나의 수평 전하 저장층(510)에 대한 프로그램 동작을 수행한다.Thereafter, in step S420, the 3D flash memory applies a ground voltage to at least one channel layer 540 to perform a program operation on any one horizontal charge storage layer 510.

예를 들어, 3차원 플래시 메모리는, 단계(S410)에서 프로그램 동작의 대상이 되는 어느 하나의 수평 전하 저장층(510)을 사이에 두는 전극층들(520, 530)에 프로그램 전압으로 20V를 인가하고, 단계(S420)에서 적어도 하나의 채널층(540)에 전지 전압인 0V를 인가함으로써, 전극층들(520, 530)의 측면으로 프린징 필드를 형성하고, 프린징 필드에 의해 적어도 하나의 채널층(540)의 전하를 어느 하나의 수평 전하 저장층(510)으로 이동시켜 프로그램 동작을 수행할 수 있다.For example, in the 3D flash memory, a program voltage of 20V is applied to the electrode layers 520 and 530 interposed between any one horizontal charge storage layer 510 to be programmed in step S410. , In step S420, by applying a battery voltage of 0V to the at least one channel layer 540, a fringing field is formed on the side of the electrode layers 520 and 530, and at least one channel layer is formed by the fringing field. A program operation may be performed by moving the charge of 540 to any one horizontal charge storage layer 510.

도 6은 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 나타낸 플로우 차트이고, 도 7은 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 설명하기 위한 단면도이다.6 is a flowchart illustrating an erase operation of a 3D flash memory according to an exemplary embodiment, and FIG. 7 is a cross-sectional view illustrating an erase operation of a 3D flash memory according to an exemplary embodiment.

도 6 내지 7을 참조하면, 단계(S610)에서 3차원 플래시 메모리는, 복수의 수평 전하 저장층들 중 소거 동작의 대상이 되는 어느 하나의 수평 전하 저장층(710)을 사이에 두는 전극층들(720, 730)에서 어느 하나의 전극층(720)에 소거 전압을 인가한다.6 to 7, in step S610, the 3D flash memory includes electrode layers interposed between any one horizontal charge storage layer 710 to be erased among a plurality of horizontal charge storage layers ( An erase voltage is applied to any one electrode layer 720 at 720 and 730.

이어서, 단계(S620)에서 3차원 플래시 메모리는, 전극층들(720,730)에서 어느 하나의 전극층(720)을 제외한 나머지 전극층(730)에 접지 전압을 인가한다.Subsequently, in step S620, the 3D flash memory applies a ground voltage to the remaining electrode layers 730 except for any one of the electrode layers 720 and 730.

그 후, 단계(S630)에서 3차원 플래시 메모리는 적어도 하나의 채널층(740)을 플로팅시켜, 어느 하나의 수평 전하 저장층(710)에 대한 소거 동작을 수행한다.Thereafter, in step S630, the 3D flash memory floats at least one channel layer 740 to perform an erase operation on any one horizontal charge storage layer 710.

예를 들어, 3차원 플래시 메모리는, 단계(S610)에서 소거 동작의 대상이 되는 어느 하나의 수평 전하 저장층(710)을 사이에 두는 전극층들(720, 730) 중 어느 하나의 전극층(720)에 소거 전압으로 20V를 인가하고, 단계(S620)에서 전극층들(720, 730) 중 어느 하나의 전극층(720)을 제외한 나머지 전극층(730)에 접지 전압인 0V를 인가한 뒤, 단계(S630)에서 적어도 하나의 채널층(740)을 플로팅시킴으로써, 어느 하나의 수평 전하 저장층(710)에 대한 소거 동작을 수행할 수 있다.For example, in the 3D flash memory, any one of the electrode layers 720 and 730 interposed between any one horizontal charge storage layer 710 to be erased in step S610 20V is applied as an erase voltage to and a ground voltage of 0V is applied to the remaining electrode layers 730 excluding any one of the electrode layers 720 and 730 in step S620, and then step S630 By floating the at least one channel layer 740 in, an erase operation for any one horizontal charge storage layer 710 may be performed.

도 8은 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 나타낸 플로우 차트이고, 도 9는 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 설명하기 위한 단면도이다.8 is a flowchart illustrating a read operation of a 3D flash memory according to an exemplary embodiment, and FIG. 9 is a cross-sectional view illustrating a read operation of a 3D flash memory according to an exemplary embodiment.

도 8 내지 9를 참조하면, 단계(S810)에서 3차원 플래시 메모리는, 복수의 수평 전하 저장층들 중 판독 동작의 대상이 되는 어느 하나의 수평 전하 저장층(910)을 사이에 두는 전극층들(920, 930)에서 어느 하나의 전극층(920)에 판독 전압을 인가한다.8 to 9, in step S810, the 3D flash memory includes electrode layers interposed between any one horizontal charge storage layer 910 to be a read operation object among a plurality of horizontal charge storage layers ( At 920 and 930, a read voltage is applied to any one of the electrode layers 920.

그 후, 단계(S820)에서 3차원 플래시 메모리는, 전극층들(920, 930)에서 어느 하나의 전극층(920)을 제외한 나머지 전극층(930)에 패스 전압을 인가하여, 어느 하나의 수평 전하 저장층(910)에 대한 판독 동작을 수행한다.Thereafter, in step S820, the 3D flash memory applies a pass voltage to the remaining electrode layers 930 except for any one electrode layer 920 from the electrode layers 920 and 930, so that any one horizontal charge storage layer A read operation for 910 is performed.

예를 들어, 3차원 플래시 메모리는, 단계(S810)에서 판독 동작의 대상이 되는 어느 하나의 수평 전하 저장층(910)을 사이에 두는 전극층들(920, 930)에서 어느 하나의 전극층(920)에 판독 전압인 0V를 인가하고, 단계(S920)에서 나머지 전극층(930)에 패스 전압인 Vpass을 인가함으로써, 어느 하나의 수평 전하 저장층(910)에 대한 판독 동작을 수행할 수 있다.For example, in the 3D flash memory, any one of the electrode layers 920 and 930 interposed between the horizontal charge storage layer 910 that is the target of the read operation in step S810 A read voltage of 0V is applied to the device and a pass voltage of V pass is applied to the remaining electrode layers 930 in step S920, thereby performing a read operation on any one horizontal charge storage layer 910.

도 10은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타난 단면도이다.10 is a cross-sectional view illustrating a 3D flash memory according to another exemplary embodiment.

도 10을 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리(1000)는 도 2 내지 3을 참조하여 설명된 3차원 플래시 메모리와 동일한 구조를 갖는다. 예컨대, 3차원 플래시 메모리(1000)에 포함되는 복수의 수평 전하 저장층들(1010)은 도 2 내지 3을 참조하여 설명된 3차원 플래시 메모리의 복수의 수평 전하 저장층들과 동일하게, 복수의 전극층들(1020)의 사이에 수평 방향으로 연장 형성되며 교번하여 개재되어 데이터 저장 기능을 가질 수 있다.Referring to FIG. 10, a 3D flash memory 1000 according to another exemplary embodiment has the same structure as the 3D flash memory described with reference to FIGS. 2 to 3. For example, the plurality of horizontal charge storage layers 1010 included in the 3D flash memory 1000 are the same as the plurality of horizontal charge storage layers of the 3D flash memory described with reference to FIGS. The electrode layers 1020 are formed extending in a horizontal direction and alternately interposed therebetween to have a data storage function.

다만, 3차원 플래시 메모리(1000)는 도 2 내지 3을 참조하여 설명된 3차원 플래시 메모리와 달리, 복수의 수평 전하 저장층들(1010)만이 복수의 전극층들(1020) 사이에 교번하며 개재되는 특징을 갖는다. 구체적으로, 다른 일 실시예에 따른 3차원 플래시 메모리(1000)에서 복수의 수평 전하 저장층들(1010)은 복수의 전극층들(1020) 사이에 교번하며 개재되어 복수의 전극층들(1020)을 서로 이격시키는 복수의 에어 갭(Air gap)들(1030) 내부에 각각 형성될 수 있다. 이 때, 복수의 에어 갭들(1030)은 복수의 전극층들(1020) 사이의 공간에 공기가 채워지거나, 상기 공간이 진공 상태로 유지됨으로써 형성되는 바, 복수의 전극층들(1020) 사이에는 복수의 수평 전하 저장층들(1010)만이 교번하며 개재되는 것으로 치부될 수 있다.However, in the 3D flash memory 1000, unlike the 3D flash memory described with reference to FIGS. 2 to 3, only a plurality of horizontal charge storage layers 1010 are alternately interposed between the plurality of electrode layers 1020. Has features. Specifically, in the 3D flash memory 1000 according to another exemplary embodiment, a plurality of horizontal charge storage layers 1010 are alternately interposed between the plurality of electrode layers 1020 to connect the plurality of electrode layers 1020 to each other. It may be formed in each of the plurality of air gaps (Air gaps 1030) to be spaced apart. In this case, the plurality of air gaps 1030 are formed by filling the space between the plurality of electrode layers 1020 with air or by maintaining the space in a vacuum state. Only the horizontal charge storage layers 1010 may be regarded as being alternately interposed.

도 11은 또 다른 일 실시예에 따른 3차원 플래시 메모리를 나타난 단면도이다.11 is a cross-sectional view illustrating a 3D flash memory according to another exemplary embodiment.

도 11을 참조하면, 또 다른 일 실시예에 따른 3차원 플래시 메모리(1100)는 도 2 내지 3을 참조하여 설명된 3차원 플래시 메모리와 동일한 구조를 갖는다. 일례로, 3차원 플래시 메모리(1100)에 포함되는 복수의 수평 전하 저장층들(1110)은 도 2 내지 3을 참조하여 설명된 3차원 플래시 메모리의 복수의 수평 전하 저장층들과 동일하게, 복수의 전극층들(1120)의 사이에 수평 방향으로 연장 형성되며 교번하여 개재되어 데이터 저장 기능을 가질 수 있다.Referring to FIG. 11, a 3D flash memory 1100 according to another exemplary embodiment has the same structure as the 3D flash memory described with reference to FIGS. 2 to 3. As an example, the plurality of horizontal charge storage layers 1110 included in the 3D flash memory 1100 are the same as the plurality of horizontal charge storage layers of the 3D flash memory described with reference to FIGS. The electrode layers 1120 are formed extending in a horizontal direction and alternately interposed therebetween to have a data storage function.

다만, 3차원 플래시 메모리(1100)는 도 2 내지 3을 참조하여 설명된 3차원 플래시 메모리와 달리, 복수의 게이트 절연막들(1130)을 더 포함할 수 있다.However, unlike the 3D flash memory described with reference to FIGS. 2 to 3, the 3D flash memory 1100 may further include a plurality of gate insulating layers 1130.

복수의 게이트 절연막들(1130)은 적어도 하나의 터널링 절연막(1140)과 복수의 전극층들(1120) 사이에 형성될 수 있다. 이러한 복수의 게이트 절연막들(1130)은 복수의 전극층들(1120)과 적어도 하나의 채널층(1150) 사이의 거리를 증가시켜, 복수의 전극층들(1120)에서 인가되는 전계에 의한 적어도 하나의 채널층(1150)의 오작동을 방지할 수 있다. 보다 상세하게, 복수의 게이트 절연막들(1130) 각각은, 적어도 하나의 터널링 절연막(1140)의 두께보다 두꺼운 두께로 형성되어, 적어도 하나의 채널층(1150)으로부터 복수의 전극층들(1120)로 전하가 이동되는 터널링을 방지할 수 있다.The plurality of gate insulating layers 1130 may be formed between at least one tunneling insulating layer 1140 and the plurality of electrode layers 1120. The plurality of gate insulating layers 1130 increase the distance between the plurality of electrode layers 1120 and the at least one channel layer 1150, so that at least one channel by an electric field applied from the plurality of electrode layers 1120 Malfunction of the layer 1150 can be prevented. In more detail, each of the plurality of gate insulating layers 1130 is formed to have a thickness thicker than that of the at least one tunneling insulating layer 1140, and charges from at least one channel layer 1150 to the plurality of electrode layers 1120 Tunneling can be prevented.

도 12는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다. 이하, 일 실시예에 따른 3차원 플래시 메모리의 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 통해 제조 완료되는 3차원 플래시 메모리는 도 2를 참조하여 도시된 3차원 플래시 메모리일 수 있다.12 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment. Hereinafter, a method of manufacturing a 3D flash memory according to an embodiment is assumed to be performed by an automated and mechanized manufacturing system, and a 3D flash memory manufactured through the manufacturing method of a 3D flash memory according to an embodiment is completed. May be a 3D flash memory illustrated with reference to FIG. 2.

도 12를 참조하면, 단계(S1210)에서 제조 시스템은, 기판 상에 수평 방향으로 연장 형성되는 복수의 전극층들 및 복수의 층간 절연층들이 교번하며 적층된 반도체 구조체를 준비한다.Referring to FIG. 12, in step S1210, the manufacturing system prepares a semiconductor structure in which a plurality of electrode layers extending in a horizontal direction and a plurality of interlayer insulating layers are alternately stacked on a substrate.

이 때, 복수의 전극층들 각각은, 도전성 물질층 및 P+ 다결정 실리콘층으로 구성되는 이중 구조를 갖는 것을 특징으로 한다. 도전성 물질층은 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리) 또는 Au(금) 중 적어도 하나를 포함할 수 있으며, P+ 다결정 실리콘층보다 두꺼운 두께로 형성될 수 있다.In this case, each of the plurality of electrode layers is characterized by having a double structure composed of a conductive material layer and a P+ polycrystalline silicon layer. The conductive material layer may include at least one of W (tungsten), Ti (titanium), Ta (tantalum), Cu (copper), or Au (gold), and may be formed to have a thickness greater than that of the P+ polycrystalline silicon layer.

또한, 복수의 층간 절연층들 각각의 내부에는, FN 터널링을 이용하여 전하를 저장하는 수평 전하 저장층이 수평 방향으로 연장 형성되어 있음을 특징으로 한다. 즉, 복수의 수평 전하 저장층들이 복수의 층간 절연층들의 내부에 각각 형성되어 있을 수 있다. 복수의 수평 전하 저장층들 각각은 양자점 형태 또는 특정 막질 형태를 가질 수 있다. 예를 들어, 복수의 수평 전하 저장층들 각각은 반도체 물질, 금속 물질 또는 자성 물질 중 적어도 하나를 포함하는 나노 입자의 양자점 형태를 가질 수 있다. 복수의 수평 전하 저장층들 각각이 반도체 물질의 나노 입자로 구성되는 경우 이를 형성하는 양자점은 C, Si, SiGe, SiN, GaN 또는 ZnO의 나노 입자로 구성될 수 있으며, 복수의 수평 전하 저장층들 각각이 금속 물질 또는 자성 물질의 나노 입자로 구성되는 경우, 이를 형성하는 양자점은 W, Co, Ti 또는 Pd의 나노 입자로 구성될 수 있다. 다른 예를 들면, 복수의 수평 전하 저장층들 각각은 실리콘 질화물 또는 다결정 실리콘 중 적어도 하나를 포함하는 막질 형태일 수 있다.In addition, a horizontal charge storage layer that stores electric charges using FN tunneling is formed extending in a horizontal direction inside each of the plurality of interlayer insulating layers. That is, a plurality of horizontal charge storage layers may be formed in each of the plurality of interlayer insulating layers. Each of the plurality of horizontal charge storage layers may have a quantum dot shape or a specific film shape. For example, each of the plurality of horizontal charge storage layers may have a quantum dot shape of nanoparticles including at least one of a semiconductor material, a metal material, or a magnetic material. When each of the plurality of horizontal charge storage layers is composed of nanoparticles of a semiconductor material, the quantum dots forming the same may be composed of nanoparticles of C, Si, SiGe, SiN, GaN, or ZnO, and a plurality of horizontal charge storage layers When each is composed of nanoparticles of a metallic material or a magnetic material, the quantum dots forming the same may be composed of nanoparticles of W, Co, Ti, or Pd. For another example, each of the plurality of horizontal charge storage layers may have a film form including at least one of silicon nitride or polycrystalline silicon.

복수의 층간 절연층들 각각은 고유전율(High-k) 특성을 갖는 절연 물질(일례로 Al2O3, HfO2, TiO2, La2O5, BaZrO3, Ta2O5, ZrO2, Gd2O3 또는 Y2O3와 같은 절연 물질)로 형성될 수 있다.Each of the plurality of interlayer insulating layers is an insulating material having a high-k characteristic (for example, Al 2 O 3 , HfO 2 , TiO 2 , La 2 O 5 , BaZrO 3 , Ta 2 O 5 , ZrO 2 , It may be formed of an insulating material such as Gd 2 O 3 or Y 2 O 3 ).

보다 상세하게, 단계(S1210)에서 제조 시스템은, 수평 방향으로 도전성 물질층을 연장 형성하고 도전성 물질층의 상부에 P+ 다결정 실리콘층을 형성함으로써 제1단 전극층을 생성한 이후, 제1단 전극층의 상부에 대략 절반 두께의 제1단 층간 절연층 하단을 형성하고 제1단 층간 절연층 하단의 상부에 제1단 수평 전하 저장층을 형성한 뒤 제1단 수평 전하 저장층의 상부에 대략 절반 두께의 제1단 층간 절연층 상단을 형성할 수 있다. 이와 같은 공정이 단수에 따라 반복적으로 수행됨으로써, 전술된 반도체 구조체가 준비될 수 있다.In more detail, in step S1210, the manufacturing system extends the conductive material layer in a horizontal direction and forms a P+ polycrystalline silicon layer on top of the conductive material layer to generate the first electrode layer, and then the first electrode layer After forming the lower end of the first interlayer insulating layer of approximately half thickness on the top and the first horizontal charge storage layer on the lower end of the first interlayer insulating layer, approximately half the thickness on the top of the horizontal charge storage layer of the first stage The top of the first interlayer insulating layer may be formed. By repeatedly performing such a process according to the number of stages, the above-described semiconductor structure may be prepared.

이 때, 수평 전하 저장층은 양자점의 형태로 구비되는 경우, 수평 전하 저장층은 기 형성된 나노 입자들이 분산된 용매가 스핀 코팅의 방법으로 도포되고, 후열처리를 통해 용매가 제거되는 동시에 나노 입자들의 응집을 이용하여 양자점이 생성됨으로써, 형성될 수 있다. 만약, 수평 전하 저장층이 막질 형태로 구비되는 경우, 수평 전하 저장층은 화학적 기상 증착법, 물리적 기상 증착법 또는 원자층 증착법이 이용되어 형성될 수 있다.At this time, when the horizontal charge storage layer is provided in the form of a quantum dot, the horizontal charge storage layer is coated with a solvent in which the previously formed nanoparticles are dispersed by a spin coating method, and the solvent is removed through post-heat treatment. By using agglomeration, quantum dots can be formed. If the horizontal charge storage layer is provided in the form of a film, the horizontal charge storage layer may be formed using a chemical vapor deposition method, a physical vapor deposition method, or an atomic layer deposition method.

이어서, 단계(S1220)에서 제조 시스템은, 반도체 구조체를 수직 방향으로 관통하는 적어도 하나의 수직 홀(Vertical Hole)을 생성한다.Subsequently, in step S1220, the manufacturing system generates at least one vertical hole penetrating the semiconductor structure in a vertical direction.

그 후, 단계(S1230)에서 제조 시스템은, 적어도 하나의 수직 홀 내부에 적어도 하나의 채널층을 수직 방향으로 연장 형성한다.After that, in step S1230, the manufacturing system extends at least one channel layer in the vertical direction in the at least one vertical hole.

또한, 단계(S1230)에서 제조 시스템은, 적어도 하나의 채널층을 수직 방향으로 연장 형성하기 이전에, 적어도 하나의 수직 홀 내부의 측벽에 일정 두께로 적어도 하나의 터널링 절연막을 수직 방향으로 연장 형성할 수 있다.In addition, in step S1230, before forming the at least one channel layer extending in the vertical direction, the manufacturing system may extend at least one tunneling insulating film with a predetermined thickness on the sidewall of the at least one vertical hole in the vertical direction. I can.

이상, 3차원 플래시 메모리가 적어도 하나의 터널링 절연막을 포함하는 동시에 복수의 게이트 절연막들을 포함하지 않는 구조를 가질 때의 제조 방법에 대해 기재되었다. 만약, 3차원 플래시 메모리가 적어도 하나의 터널링 절연막을 포함하지 않는 구조를 갖는 경우, 단계(S1230)에서 적어도 하나의 터널링 절연막을 연장 형성하는 공정이 생략될 수 있다. 또한, 3차원 플래시 메모리가 복수의 게이트 절연막들을 포함하는 구조를 갖는 경우, 단계(S1220)에서 적어도 하나의 수직 홀을 생성한 이후에, 적어도 하나의 수직 홀을 통해 복수의 전극층들의 일부 영역을 수평 방향으로 식각하고 식각된 공간에 복수의 게이트 절연막들을 형성하는 공정이 추가될 수 있다.In the above, a method of manufacturing a 3D flash memory having a structure including at least one tunneling insulating layer and not including a plurality of gate insulating layers has been described. If the 3D flash memory has a structure that does not include at least one tunneling insulating layer, a process of extending the at least one tunneling insulating layer may be omitted in step S1230. In addition, when the 3D flash memory has a structure including a plurality of gate insulating layers, after generating at least one vertical hole in step S1220, a partial region of the plurality of electrode layers is horizontally formed through at least one vertical hole. A process of etching in the direction and forming a plurality of gate insulating layers in the etched space may be added.

도 13은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다. 이하, 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 통해 제조 완료되는 3차원 플래시 메모리는 도 10을 참조하여 도시된 3차원 플래시 메모리일 수 있다.13 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment. Hereinafter, a method of manufacturing a 3D flash memory according to another exemplary embodiment is assumed to be performed by an automated and mechanized manufacturing system, and manufacturing is completed through a method of manufacturing a 3D flash memory according to another exemplary embodiment. The flash memory may be a 3D flash memory illustrated with reference to FIG. 10.

도 13을 참조하면, 단계(S1310)에서 제조 시스템은, 기판 상에 수평 방향으로 연장 형성되는 복수의 전극층들 및 복수의 희생층들이 교번하며 적층된 반도체 구조체를 준비한다.Referring to FIG. 13, in step S1310, the manufacturing system prepares a semiconductor structure in which a plurality of electrode layers and a plurality of sacrificial layers are alternately stacked on a substrate extending in a horizontal direction.

이 때, 복수의 전극층들 각각은, 도전성 물질층 및 P+ 다결정 실리콘층으로 구성되는 이중 구조를 갖는 것을 특징으로 한다. 도전성 물질층은 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리) 또는 Au(금) 중 적어도 하나를 포함할 수 있으며, P+ 다결정 실리콘층보다 두꺼운 두께로 형성될 수 있다.In this case, each of the plurality of electrode layers is characterized by having a double structure composed of a conductive material layer and a P+ polycrystalline silicon layer. The conductive material layer may include at least one of W (tungsten), Ti (titanium), Ta (tantalum), Cu (copper), or Au (gold), and may be formed to have a thickness greater than that of the P+ polycrystalline silicon layer.

또한, 복수의 희생층들 각각의 내부에는, FN 터널링을 이용하여 전하를 저장하는 수평 전하 저장층이 수평 방향으로 연장 형성되어 있음을 특징으로 한다. 즉, 복수의 수평 전하 저장층들이 복수의 희생층들의 내부에 각각 형성되어 있을 수 있다. 복수의 수평 전하 저장층들 각각은 양자점 형태 또는 특정 막질 형태를 가질 수 있다. 예를 들어, 복수의 수평 전하 저장층들 각각은 반도체 물질, 금속 물질 또는 자성 물질 중 적어도 하나를 포함하는 나노 입자의 양자점 형태를 가질 수 있다. 복수의 수평 전하 저장층들 각각이 반도체 물질의 나노 입자로 구성되는 경우 이를 형성하는 양자점은 C, Si, SiGe, SiN, GaN 또는 ZnO의 나노 입자로 구성될 수 있으며, 복수의 수평 전하 저장층들 각각이 금속 물질 또는 자성 물질의 나노 입자로 구성되는 경우, 이를 형성하는 양자점은 W, Co, Ti 또는 Pd의 나노 입자로 구성될 수 있다. 다른 예를 들면, 복수의 수평 전하 저장층들 각각은 실리콘 질화물 또는 다결정 실리콘 중 적어도 하나를 포함하는 막질 형태일 수 있다.In addition, a horizontal charge storage layer that stores electric charges using FN tunneling is formed extending in a horizontal direction inside each of the plurality of sacrificial layers. That is, a plurality of horizontal charge storage layers may be formed inside the plurality of sacrificial layers, respectively. Each of the plurality of horizontal charge storage layers may have a quantum dot shape or a specific film shape. For example, each of the plurality of horizontal charge storage layers may have a quantum dot shape of nanoparticles including at least one of a semiconductor material, a metal material, or a magnetic material. When each of the plurality of horizontal charge storage layers is composed of nanoparticles of a semiconductor material, the quantum dots forming the same may be composed of nanoparticles of C, Si, SiGe, SiN, GaN, or ZnO, and a plurality of horizontal charge storage layers When each is composed of nanoparticles of a metallic material or a magnetic material, the quantum dots forming the same may be composed of nanoparticles of W, Co, Ti, or Pd. For another example, each of the plurality of horizontal charge storage layers may have a film form including at least one of silicon nitride or polycrystalline silicon.

보다 상세하게, 단계(S1310)에서 제조 시스템은, 수평 방향으로 도전성 물질층을 연장 형성하고 도전성 물질층의 상부에 P+ 다결정 실리콘층을 형성함으로써 제1단 전극층을 생성한 이후, 제1단 전극층의 상부에 대략 절반 두께의 제1단 층간 절연층 하단을 형성하고 제1단 층간 절연층 하단의 상부에 제1단 수평 전하 저장층을 형성한 뒤 제1단 수평 전하 저장층의 상부에 대략 절반 두께의 제1단 층간 절연층 상단을 형성할 수 있다. 이와 같은 공정이 단수에 따라 반복적으로 수행됨으로써, 전술된 반도체 구조체가 준비될 수 있다.In more detail, in step S1310, the manufacturing system extends the conductive material layer in a horizontal direction and forms a P+ polycrystalline silicon layer on top of the conductive material layer to generate the first electrode layer, and then the first electrode layer After forming the lower end of the first interlayer insulating layer of approximately half thickness on the top and the first horizontal charge storage layer on the lower end of the first interlayer insulating layer, approximately half the thickness on the top of the horizontal charge storage layer of the first stage The top of the first interlayer insulating layer may be formed. By repeatedly performing such a process according to the number of stages, the above-described semiconductor structure may be prepared.

이 때, 수평 전하 저장층은 양자점의 형태로 구비되는 경우, 수평 전하 저장층은 기 형성된 나노 입자들이 분산된 용매가 스핀 코팅의 방법으로 도포되고, 후열처리를 통해 용매가 제거되는 동시에 나노 입자들의 응집을 이용하여 양자점이 생성됨으로써, 형성될 수 있다. 만약, 수평 전하 저장층이 막질 형태로 구비되는 경우, 수평 전하 저장층은 화학적 기상 증착법, 물리적 기상 증착법 또는 원자층 증착법이 이용되어 형성될 수 있다.At this time, when the horizontal charge storage layer is provided in the form of a quantum dot, the horizontal charge storage layer is coated with a solvent in which the previously formed nanoparticles are dispersed by a spin coating method, and the solvent is removed through post-heat treatment. By using agglomeration, quantum dots can be formed. If the horizontal charge storage layer is provided in the form of a film, the horizontal charge storage layer may be formed using a chemical vapor deposition method, a physical vapor deposition method, or an atomic layer deposition method.

이어서, 단계(S1320)에서 제조 시스템은, 반도체 구조체를 수직 방향으로 관통하는 적어도 하나의 수직 홀(Vertical Hole)을 생성한다.Subsequently, in step S1320, the manufacturing system generates at least one vertical hole penetrating the semiconductor structure in a vertical direction.

그 다음, 단계(S1330)에서 제조 시스템은, 제조 시스템은, 적어도 하나의 수직 홀 내부에 적어도 하나의 채널층을 수직 방향으로 연장 형성한다.Then, in step S1330, the manufacturing system extends at least one channel layer in the vertical direction in the at least one vertical hole.

또한, 단계(S1330)에서 제조 시스템은, 적어도 하나의 채널층을 수직 방향으로 연장 형성하기 이전에, 적어도 하나의 수직 홀 내부의 측벽에 일정 두께로 적어도 하나의 터널링 절연막을 수직 방향으로 연장 형성할 수 있다.In addition, in step S1330, before forming the at least one channel layer extending in the vertical direction, the manufacturing system may extend at least one tunneling insulating film with a predetermined thickness on the sidewall of the at least one vertical hole in the vertical direction. I can.

그 후, 단계(S1340)에서 제조 시스템은, 복수의 희생층들을 제거하여 복수의 전극층들을 서로 이격시키는 복수의 에어 갭들을 형성한다.Thereafter, in step S1340, the manufacturing system removes the plurality of sacrificial layers to form a plurality of air gaps that separate the plurality of electrode layers from each other.

이상, 3차원 플래시 메모리가 적어도 하나의 터널링 절연막을 포함하는 동시에 복수의 게이트 절연막들을 포함하지 않는 구조를 가질 때의 제조 방법에 대해 기재되었다. 만약, 3차원 플래시 메모리가 적어도 하나의 터널링 절연막을 포함하지 않는 구조를 갖는 경우, 단계(S1330)에서 적어도 하나의 터널링 절연막을 연장 형성하는 공정이 생략될 수 있다. 또한, 3차원 플래시 메모리가 복수의 게이트 절연막들을 포함하는 구조를 갖는 경우, 단계(S1320)에서 적어도 하나의 수직 홀을 생성한 이후에, 적어도 하나의 수직 홀을 통해 복수의 전극층들의 일부 영역을 수평 방향으로 식각하고 식각된 공간에 복수의 게이트 절연막들을 형성하는 공정이 추가될 수 있다.In the above, a method of manufacturing a 3D flash memory having a structure including at least one tunneling insulating layer and not including a plurality of gate insulating layers has been described. If the 3D flash memory has a structure that does not include at least one tunneling insulating layer, a process of extending at least one tunneling insulating layer may be omitted in step S1330. In addition, when the 3D flash memory has a structure including a plurality of gate insulating layers, after generating at least one vertical hole in step S1320, a partial region of the plurality of electrode layers is horizontally formed through at least one vertical hole. A process of etching in the direction and forming a plurality of gate insulating layers in the etched space may be added.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described by the limited embodiments and drawings, various modifications and variations are possible from the above description by those of ordinary skill in the art. For example, the described techniques are performed in a different order from the described method, and/or components such as a system, structure, device, circuit, etc. described are combined or combined in a form different from the described method, or other components Alternatively, even if substituted or substituted by an equivalent, an appropriate result can be achieved.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and claims and equivalents fall within the scope of the claims to be described later.

Claims (16)

기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층;
상기 적어도 하나의 채널층에 연결되도록 수평 방향으로 연장 형성되며, 도전성 물질층 및 P+ 다결정 실리콘층(P+ Poly Silicon layer)으로 구성되는 이중 구조를 갖는 복수의 전극층들; 및
상기 복수의 전극층들 사이에 교번하여 개재되며 수평 방향으로 연장 형성된 채, 상기 복수의 전극층들에 인가되는 전압으로 인한 전계의 프린징 효과로 발생되는 FN 터널링을 이용하여, 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 수평 전하 저장층들
을 포함하는 3차원 플래시 메모리.At least one channel layer extending in a vertical direction on the substrate;
A plurality of electrode layers extending in a horizontal direction so as to be connected to the at least one channel layer, and having a double structure including a conductive material layer and a P+ polysilicon layer; And
From the at least one channel layer by using FN tunneling generated by a fringing effect of an electric field due to a voltage applied to the plurality of electrode layers while alternately interposed between the plurality of electrode layers and extending in the horizontal direction. A plurality of horizontal charge storage layers to store transferred electric charges
3D flash memory comprising a. 제1항에 있어서,
상기 복수의 전극층들 각각에서 상기 P+ 다결정 실리콘층은,
상기 도전성 물질층보다 얇은 두께로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 1,
The P+ polycrystalline silicon layer in each of the plurality of electrode layers,
3D flash memory, characterized in that formed to a thinner thickness than the conductive material layer. 제1항에 있어서,
상기 3차원 플래시 메모리는,
상기 복수의 수평 전하 저장층들 중 프로그램 동작의 대상이 되는 어느 하나의 수평 전하 저장층을 사이에 두는 전극층들에 프로그램 전압을 인가하고 상기 적어도 하나의 채널층에 접지 전압을 인가하여, 상기 어느 하나의 수평 전하 저장층에 대한 프로그램 동작을 수행하는 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 1,
The three-dimensional flash memory,
A program voltage is applied to electrode layers interposed between one of the plurality of horizontal charge storage layers to be programmed, and a ground voltage is applied to the at least one channel layer. 3D flash memory, characterized in that to perform a program operation on the horizontal charge storage layer of. 제1항에 있어서,
상기 3차원 플래시 메모리는,
상기 복수의 수평 전하 저장층들 중 소거 동작의 대상이 되는 어느 하나의 수평 전하 저장층을 사이에 두는 전극층들에서 어느 하나의 전극층에 소거 전압을 인가하고 나머지 전극층에 접지 전압을 인가하며 상기 적어도 하나의 채널층을 플로팅시킴으로써, 상기 어느 하나의 수평 전하 저장층에 대한 소거 동작을 수행하는 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 1,
The three-dimensional flash memory,
Among the plurality of horizontal charge storage layers, an erase voltage is applied to one electrode layer and a ground voltage is applied to the other electrode layers in the electrode layers interposed between one of the horizontal charge storage layers to be erased. And performing an erase operation on any one of the horizontal charge storage layers by floating the channel layer of. 제1항에 있어서,
상기 3차원 플래시 메모리는,
상기 복수의 수평 전하 저장층들 중 판독 동작의 대상이 되는 어느 하나의 수평 전하 저장층을 사이에 두는 전극층들에서 어느 하나의 전극층에 판독 전압을 인가하고 나머지 전극층에 패스 전압을 인가하여, 상기 어느 하나의 수평 전하 저장층에 대한 판독 동작을 수행하는 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 1,
The three-dimensional flash memory,
Among the plurality of horizontal charge storage layers, a read voltage is applied to any one electrode layer and a pass voltage is applied to the other electrode layers in the electrode layers interposed between any one horizontal charge storage layer to be read operation. 3D flash memory, characterized in that performing a read operation on one horizontal charge storage layer. 제1항에 있어서,
상기 복수의 수평 전하 저장층들 각각은,
양자점 형태를 갖는 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 1,
Each of the plurality of horizontal charge storage layers,
3D flash memory, characterized in that it has the form of a quantum dot. 제6항에 있어서,
상기 양자점은,
반도체 물질, 금속 물질 또는 자성 물질 중 적어도 하나를 포함하는 나노 입자인 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 6,
The quantum dot,
3D flash memory, characterized in that the nanoparticles including at least one of a semiconductor material, a metal material, or a magnetic material. 제1항에 있어서,
상기 복수의 수평 전하 저장층들 각각은,
실리콘 질화물 또는 다결정 실리콘 중 적어도 하나를 포함하는 막질 형태인 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 1,
Each of the plurality of horizontal charge storage layers,
3D flash memory, characterized in that it is in the form of a film including at least one of silicon nitride or polycrystalline silicon. 제1항에 있어서,
상기 복수의 수평 전하 저장층들은,
상기 복수의 전극층들 사이에 교번하여 개재되며 수평 방향으로 연장 형성되는 복수의 층간 절연층들 내부에 각각 형성되는 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 1,
The plurality of horizontal charge storage layers,
The three-dimensional flash memory, wherein the three-dimensional flash memory is formed in each of a plurality of interlayer insulating layers that are alternately interposed between the plurality of electrode layers and extend in a horizontal direction. 제1항에 있어서,
상기 적어도 하나의 채널층을 감싸도록 수직 방향으로 연장 형성되어 상기 복수의 전극층들과 맞닿는 적어도 하나의 터널링 절연막; 및
상기 적어도 하나의 터널링 절연막과 상기 복수의 전극층들 사이에 형성되는 복수의 게이트 절연막들
을 더 포함하고,
상기 복수의 게이트 절연막들 각각은,
상기 적어도 하나의 터널링 절연막의 두께보다 두꺼운 두께로 형성되어, 상기 적어도 하나의 채널층으로부터 상기 복수의 전극층들로 전하가 이동되는 터널링을 방지하는 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 1,
At least one tunneling insulating layer extending in a vertical direction so as to surround the at least one channel layer to contact the plurality of electrode layers; And
A plurality of gate insulating layers formed between the at least one tunneling insulating layer and the plurality of electrode layers
Including more,
Each of the plurality of gate insulating layers,
3D flash memory, characterized in that it is formed to have a thickness thicker than that of the at least one tunneling insulating layer to prevent tunneling in which electric charges are transferred from the at least one channel layer to the plurality of electrode layers. 제1항에 있어서,
상기 복수의 수평 전하 저장층들은,
상기 복수의 전극층들 사이에 교번하며 개재되어 상기 복수의 전극층들을 서로 이격시키는 복수의 에어 갭(Air gap)들 내부에 각각 형성되는 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 1,
The plurality of horizontal charge storage layers,
3D flash memory, wherein the plurality of electrode layers are alternately interposed between the plurality of electrode layers and are respectively formed inside a plurality of air gaps that separate the plurality of electrode layers from each other. 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 연결되도록 수평 방향으로 연장 형성되며, 도전성 물질층 및 P+ 다결정 실리콘층(P+ Poly Silicon layer)으로 구성되는 이중 구조를 갖는 복수의 전극층들; 및 상기 복수의 전극층들 사이에 교번하여 개재되며 수평 방향으로 연장 형성된 채, 상기 복수의 전극층들에 인가되는 전압으로 인한 전계의 프린징 효과로 발생되는 FN 터널링을 이용하여, 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 수평 전하 저장층들을 포함하는 3차원 플래시 메모리의 프로그램 동작 방법에 있어서,
상기 복수의 수평 전하 저장층들 중 프로그램 동작의 대상이 되는 어느 하나의 수평 전하 저장층을 사이에 두는 전극층들에 프로그램 전압을 인가하는 단계; 및
상기 적어도 하나의 채널층에 접지 전압을 인가하여, 상기 어느 하나의 수평 전하 저장층에 대한 프로그램 동작을 수행하는 단계
를 포함하는 3차원 플래시 메모리의 프로그램 동작 방법.At least one channel layer extending in a vertical direction on the substrate; A plurality of electrode layers extending in a horizontal direction so as to be connected to the at least one channel layer, and having a double structure including a conductive material layer and a P+ polysilicon layer; And FN tunneling generated by a fringing effect of an electric field due to a voltage applied to the plurality of electrode layers while alternately interposed between the plurality of electrode layers and extending in a horizontal direction, the at least one channel layer In the method of operating a program of a three-dimensional flash memory including a plurality of horizontal charge storage layers for storing charges transferred from
Applying a program voltage to electrode layers interposed between one of the plurality of horizontal charge storage layers to be subjected to a program operation; And
Applying a ground voltage to the at least one channel layer to perform a program operation on the one horizontal charge storage layer
A method of operating a program of a 3D flash memory comprising a. 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 연결되도록 수평 방향으로 연장 형성되며, 도전성 물질층 및 P+ 다결정 실리콘층(P+ Poly Silicon layer)으로 구성되는 이중 구조를 갖는 복수의 전극층들; 및 상기 복수의 전극층들 사이에 교번하여 개재되며 수평 방향으로 연장 형성된 채, 상기 복수의 전극층들에 인가되는 전압으로 인한 전계의 프린징 효과로 발생되는 FN 터널링을 이용하여, 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 수평 전하 저장층들을 포함하는 3차원 플래시 메모리의 소거 동작 방법에 있어서,
상기 복수의 수평 전하 저장층들 중 소거 동작의 대상이 되는 어느 하나의 수평 전하 저장층을 사이에 두는 전극층들에서 어느 하나의 전극층에 소거 전압을 인가하는 단계;
상기 전극층들에서 상기 어느 하나의 전극층을 제외한 나머지 전극층에 접지 전압을 인가하는 단계; 및
상기 적어도 하나의 채널층을 플로팅시켜, 상기 어느 하나의 수평 전하 저장층에 대한 소거 동작을 수행하는 단계
를 포함하는 3차원 플래시 메모리의 소거 동작 방법.At least one channel layer extending in a vertical direction on the substrate; A plurality of electrode layers extending in a horizontal direction so as to be connected to the at least one channel layer, and having a double structure including a conductive material layer and a P+ polysilicon layer; And FN tunneling generated by a fringing effect of an electric field due to a voltage applied to the plurality of electrode layers while alternately interposed between the plurality of electrode layers and extending in a horizontal direction, the at least one channel layer In the erasing operation method of a 3D flash memory including a plurality of horizontal charge storage layers for storing electric charges transferred from
Applying an erase voltage to any one of the plurality of horizontal charge storage layers between electrode layers interposed between one of the horizontal charge storage layers to be erased;
Applying a ground voltage to the electrode layers other than the one of the electrode layers; And
Floating the at least one channel layer to perform an erase operation on the one horizontal charge storage layer
Erasing operation method of a 3D flash memory comprising a. 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 연결되도록 수평 방향으로 연장 형성되며, 도전성 물질층 및 P+ 다결정 실리콘층(P+ Poly Silicon layer)으로 구성되는 이중 구조를 갖는 복수의 전극층들; 및 상기 복수의 전극층들 사이에 교번하여 개재되며 수평 방향으로 연장 형성된 채, 상기 복수의 전극층들에 인가되는 전압으로 인한 전계의 프린징 효과로 발생되는 FN 터널링을 이용하여, 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 수평 전하 저장층들을 포함하는 3차원 플래시 메모리의 판독 동작 방법에 있어서,
상기 복수의 수평 전하 저장층들 중 판독 동작의 대상이 되는 어느 하나의 수평 전하 저장층을 사이에 두는 전극층들에서 어느 하나의 전극층에 판독 전압을 인가하는 단계; 및
상기 전극층들에서 상기 어느 하나의 전극층을 제외한 나머지 전극층에 패스 전압을 인가하여, 상기 어느 하나의 수평 전하 저장층에 대한 판독 동작을 수행하는 단계
를 포함하는 3차원 플래시 메모리의 판독 동작 방법.At least one channel layer extending in a vertical direction on the substrate; A plurality of electrode layers extending in a horizontal direction so as to be connected to the at least one channel layer, and having a double structure including a conductive material layer and a P+ polysilicon layer; And FN tunneling generated by a fringing effect of an electric field due to a voltage applied to the plurality of electrode layers while alternately interposed between the plurality of electrode layers and extending in a horizontal direction, the at least one channel layer In the read operation method of a three-dimensional flash memory including a plurality of horizontal charge storage layers for storing charge transferred from,
Applying a read voltage to any one of the plurality of horizontal charge storage layers between electrode layers interposed between one of the plurality of horizontal charge storage layers to be subjected to a read operation; And
Applying a pass voltage to the electrode layers other than the one of the electrode layers from the electrode layers to perform a read operation for the one horizontal charge storage layer
3D flash memory read operation method comprising a. 기판 상에 수평 방향으로 연장 형성되는 복수의 전극층들-상기 복수의 전극층들 각각은 도전성 물질층 및 P+ 다결정 실리콘층(P+ Poly Silicon layer)으로 구성되는 이중 구조를 가짐- 및 복수의 층간 절연층들-상기 복수의 층간 절연층들 각각의 내부에는 FN 터널링을 이용하여 전하를 저장하는 수평 전하 저장층이 수평 방향으로 연장 형성됨-이 교번하며 적층된 반도체 구조체를 준비하는 단계;
상기 반도체 구조체를 수직 방향으로 관통하는 적어도 하나의 수직 홀(Vertical Hole)을 생성하는 단계; 및
상기 적어도 하나의 수직 홀 내부에 적어도 하나의 채널층을 수직 방향으로 연장 형성하는 단계
를 포함하는 3차원 플래시 메모리의 제조 방법.A plurality of electrode layers extending in a horizontal direction on a substrate-each of the plurality of electrode layers has a double structure consisting of a conductive material layer and a P+ polysilicon layer-and a plurality of interlayer insulating layers -A horizontal charge storage layer extending in a horizontal direction is formed in each of the plurality of interlayer insulating layers using FN tunneling to extend in a horizontal direction-preparing a semiconductor structure stacked with alternating;
Generating at least one vertical hole penetrating the semiconductor structure in a vertical direction; And
Forming at least one channel layer extending in a vertical direction inside the at least one vertical hole
3D flash memory manufacturing method comprising a. 기판 상에 수평 방향으로 연장 형성되는 복수의 전극층들-상기 복수의 전극층들 각각은 도전성 물질층 및 P+ 다결정 실리콘층(P+ Poly Silicon layer)으로 구성되는 이중 구조를 가짐- 및 복수의 희생층들-상기 복수의 희생층들 각각의 내부에는 FN 터널링을 이용하여 전하를 저장하는 수평 전하 저장층이 수평 방향으로 연장 형성됨-이 교번하며 적층된 반도체 구조체를 준비하는 단계;
상기 반도체 구조체를 수직 방향으로 관통하는 적어도 하나의 수직 홀(Vertical Hole)을 생성하는 단계;
상기 적어도 하나의 수직 홀 내부에 적어도 하나의 채널층을 수직 방향으로 연장 형성하는 단계; 및
상기 복수의 희생층들을 제거하여 상기 복수의 전극층들을 서로 이격시키는 복수의 에어 갭(Air gap)들을 형성하는 단계
를 포함하는 3차원 플래시 메모리의 제조 방법.A plurality of electrode layers extending in a horizontal direction on a substrate-Each of the plurality of electrode layers has a double structure consisting of a conductive material layer and a P+ polysilicon layer-and a plurality of sacrificial layers- Preparing a semiconductor structure in which the plurality of sacrificial layers are alternately stacked with horizontal charge storage layers extending in the horizontal direction by using FN tunneling to store electric charges;
Generating at least one vertical hole penetrating the semiconductor structure in a vertical direction;
Forming at least one channel layer extending in a vertical direction in the at least one vertical hole; And
Forming a plurality of air gaps that separate the plurality of electrode layers from each other by removing the plurality of sacrificial layers
3D flash memory manufacturing method comprising a.
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