KR20200118928A

KR20200118928A - 표시 장치

Info

Publication number: KR20200118928A
Application number: KR1020190040886A
Authority: KR
Inventors: 신동희
Original assignee: 삼성디스플레이 주식회사
Priority date: 2019-04-08
Filing date: 2019-04-08
Publication date: 2020-10-19
Also published as: CN111796444A; US20200320951A1

Abstract

표시 장치가 제공된다. 표시 장치는 제1 방향으로 연장된 데이터 라인들과 상기 제1 방향과 교차하는 제2 방향으로 분할된 복수의 데이터 영역들을 포함하는 표시 영역을 갖는 표시 패널, 상기 표시 패널의 제1 측에 배치되는 제1 연성 필름들, 및 상기 제1 방향에서 상기 표시 패널의 상기 제1 측의 반대측인 제2 측에 배치되는 제2 연성 필름들을 구비하고, 상기 제1 연성 필름들은 복수의 데이터 영역들 중 기수 데이터 영역들의 데이터 라인들에 전기적으로 연결되고, 상기 제2 연성 필름들은 상기 복수의 데이터 영역들 중 우수 데이터 영역들의 데이터 라인들에 전기적으로 연결된다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것이다.

표시 장치 중 액정 표시 장치는 현재 가장 널리 사용되고 있는 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전기장 생성전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.

액정 표시 장치 중에서 전기장이 인가되지 않은 상태에서 액정 분자의 장축을 상하 표시판에 대하여 수직을 이루도록 배열한 수직 배향 방식(vertically aligned mode) 액정 표시 장치는 대비비가 크고 넓은 기준 시야각 구현이 용이하여 각광받고 있다.

최근에는 QUHD(Quad Ultra High Definition)와 같은 고해상도의 액정 표시 장치가 제품으로 출시되고 있다. QUHD는 7860×4320의 해상도를 가리키며, UHD(Ultra High Definition)보다 4 배 높은 해상도를 가진다. QUHD의 액정 표시 장치는 UHD보다 2 배 많은 데이터 라인들을 포함하므로, 데이터 라인들 간의 피치(pitch)가 작다. 데이터 라인들 간의 피치는 인접한 두 개의 데이터 라인들 중 어느 한 데이터 라인의 일 측으로부터 다른 데이터 라인의 일 측까지의 거리를 가리킨다. 이 경우, 데이터 라인들에 연결되는 데이터 패드들 간의 피치는 더 작을 수 있으며, 이로 인해 데이터 패드들 상에 칩 온 필름(chip on film, COF)을 부착하기 어렵다. 예를 들어, 예를 들어, 데이터 패드들에 칩 온 필름(COF)을 부착시 정렬 오차로 인해 인접한 데이터 패드들이 칩 온 필름의 리드 패드들에 의해 단락(short circuit)될 수 있다.

본 발명이 해결하고자 하는 과제는 고해상도의 표시 패널에 칩 온 필름 부착의 어려움을 개선할 수 있는 표시 장치를 제공하기 위한 것이다.

본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 방향으로 연장된 데이터 라인들과 상기 제1 방향과 교차하는 제2 방향으로 분할된 복수의 데이터 영역들을 포함하는 표시 영역을 갖는 표시 패널, 상기 표시 패널의 제1 측에 배치되는 제1 연성 필름들, 및 상기 제1 방향에서 상기 표시 패널의 상기 제1 측의 반대측인 제2 측에 배치되는 제2 연성 필름들을 구비하고, 상기 제1 연성 필름들은 복수의 데이터 영역들 중 기수 데이터 영역들의 데이터 라인들에 전기적으로 연결되고, 상기 제2 연성 필름들은 상기 복수의 데이터 영역들 중 우수 데이터 영역들의 데이터 라인들에 전기적으로 연결된다.

상기 제1 연성 필름들 중 어느 한 제1 연성 필름의 상기 제2 방향의 폭은 상기 제1 연성 필름에 전기적으로 연결된 기수 데이터 영역의 상기 제2 방향의 폭보다 클 수 있다.

상기 제2 연성 필름들 중 어느 한 제2 연성 필름의 상기 제2 방향의 폭은 상기 제2 연성 필름에 전기적으로 연결된 우수 데이터 영역의 상기 제2 방향의 폭보다 클 수 있다.

상기 복수의 데이터 영역들 중에서 서로 인접한 두 개의 데이터 영역들의 데이터 라인들에 전기적으로 연결된 제1 연성 필름과 제2 연성 필름은 상기 제1 방향에서 서로 부분적으로 중첩할 수 있다.

상기 복수의 데이터 영역들 중에서 서로 인접한 두 개의 데이터 영역들의 데이터 라인들에 전기적으로 연결된 제1 연성 필름과 제2 연성 필름의 상기 제1 방향에서의 중첩 면적은 비중첩 면적보다 작을 수 있다.

상기 제1 연성 필름들 상에 각각 배치되는 제1 소스 구동 회로들, 및 상기 제2 연성 필름들 상에 각각 배치되는 제2 소스 구동 회로들을 더 구비할 수 있다.

상기 제1 소스 구동 회로들은 상기 제1 방향에서 상기 기수 데이터 영역들에 중첩하고, 상기 제2 소스 구동 회로들은 상기 제1 방향에서 상기 우수 데이터 영역들에 중첩하며, 상기 제1 소스 구동 회로들과 상기 제1 방향에서 상기 제2 소스 구동 회로들과 중첩하지 않을 수 있다.

상기 표시 패널의 제3 측에 인접하게 배치된 제1 스캔 구동부, 및 상기 표시 패널의 상기 제3 측의 반대측인 제4 측에 인접하게 배치되는 제2 스캔 구동부를 더 구비하고, 상기 표시 패널은 상기 제1 스캔 구동부 및 상기 제2 스캔 구동부와 전기적으로 연결되며, 상기 제2 방향으로 연장된 스캔 라인들, 상기 스캔 라인들과 상기 데이터 라인들의 교차에 의해 정의되는 영역들에 배치되는 화소들, 상기 제1 스캔 구동부과 제1 스캔 패드들을 연결하는 제1 스캔 제어 신호 라인들, 및 상기 제2 스캔 구동부와 제2 스캔 패드들을 연결하는 제2 스캔 제어 신호 라인들을 더 포함할 수 있다.

상기 제1 연성 필름들 중에서 상기 표시 패널의 제3 측에 인접하게 배치된 제1 연성 필름은 상기 제1 스캔 패드들에 전기적으로 연결되며, 상기 제1 연성 필름들 중에서 상기 표시 패널의 제4 측에 인접하게 배치된 제1 연성 필름은 상기 제2 스캔 패드들에 전기적으로 연결될 수 있다.

상기 제1 스캔 제어 신호 라인들 각각의 길이는 상기 제2 스캔 제어 신호 라인들 각각의 길이보다 짧을 수 있다.

상기 기수 데이터 영역들 중 상기 표시 패널의 상기 제3 측에 인접하는 기수 데이터 영역은 상기 우수 데이터 영역들 중 상기 표시 패널의 상기 제3 측에 인접하는 우수 데이터 영역보다 상기 제1 스캔 구동부에 가깝게 배치되고, 상기 기수 데이터 영역들 중 상기 표시 패널의 상기 제4 측에 인접하는 기수 데이터 영역은 상기 우수 데이터 영역들 중 상기 표시 패널의 상기 제4 측에 인접하는 우수 데이터 영역보다 상기 제2 스캔 구동부에 멀리 배치될 수 있다.

상기 제1 스캔 구동부는 상기 표시 패널의 상기 제1 측에서 제2 측 방향으로 상기 스캔 라인들에 스캔 신호들을 순차적으로 출력할 수 있다.

상기 표시 패널은 상기 제1 스캔 구동부에 인접하게 배치되는 제1 더미 패드들을 더 포함하고, 상기 제2 연성 필름들 중에서 상기 표시 패널의 제3 측에 인접하게 배치된 제2 연성 필름은 상기 제1 더미 패드들에 접속될 수 있다.

상기 표시 패널은 상기 제2 스캔 구동부에 인접하게 배치되는 제2 더미 패드들을 더 포함하고, 상기 제2 연성 필름들 중에서 상기 표시 패널의 제4 측에 인접하게 배치된 제2 연성 필름은 상기 제2 더미 패드들에 접속될 수 있다.

상기 제1 연성 필름들 중에서 상기 표시 패널의 제3 측에 인접하게 배치된 제1 연성 필름은 상기 제1 패드들에 전기적으로 연결되며, 상기 제2 연성 필름들 중에서 상기 표시 패널의 제4 측에 인접하게 배치된 제2 연성 필름은 상기 제2 패드들에 전기적으로 연결될 수 있다.

상기 제1 스캔 제어 신호 라인들 중 어느 한 제1 스캔 제어 신호 라인의 길이는 상기 제2 스캔 제어 신호 라인들 중 어느 한 제2 스캔 제어 신호 라인의 길이와 동일할 수 있다.

상기 표시 패널은 상기 제1 스캔 구동부에 인접하게 배치되는 제1 더미 패드들을 더 포함하고, 상기 제1 연성 필름들 중에서 상기 표시 패널의 제3 측에 인접하게 배치된 제2 연성 필름은 상기 제1 더미 패드들에 접속될 수 있다.

상기 표시 패널은 상기 제2 스캔 구동부에 인접하게 배치되는 제2 더미 패드들을 더 포함하고, 상기 제2 연성 필름들 중에서 상기 표시 패널의 제4 측에 인접하게 배치된 제1 연성 필름은 상기 제2 더미 패드들에 접속될 수 있다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

일 실시예에 따른 표시 장치에 의하면, 표시 패널의 제1 측에 제1 연성 필름들을 배치하고, 표시 패널의 제2 측에 배치되는 제2 연성 필름들을 배치한다. 서로 인접한 두 개의 데이터 영역들 중 어느 한 데이터 영역의 데이터 라인들은 제1 연성 필름에 전기적으로 연결되고, 다른 데이터 영역의 데이터 라인들은 제2 연성 필름에 전기적으로 연결될 수 있다. 이로 인해, 표시 패널의 상측에 배치되는 제1 패드들과 표시 패널의 하측에 배치되는 제2 패드들이 데이터 영역의 복수의 데이터 영역들 각각의 폭보다 넓게 설계될 수 있다. 따라서, 표시 패널에 제1 연성 필름들과 제2 연성 필름들의 부착의 어려움을 개선할 수 있다.

일 실시예에 따른 표시 장치에 의하면, 제1 방향으로 인접하게 배치되는 제1 화소와 제2 화소는 서로 다른 데이터 라인들에 접속되므로, 하나의 스캔 라인에 접속되어 동시에 데이터 전압들을 충전할 수 있다. 따라서, 스캔 라인의 개수를 줄일 수 있으므로, 화소들의 제1 방향의 길이와 제1 스캔 구동부와 제2 스캔 구동부의 설계 영역을 넓힐 수 있다.

실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 도 1의 표시 패널, 제1 연성 필름들, 및 제2 연성 필름들을 보여주는 평면도이다.
도 3은 도 2의 제1 데이터도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 도 1의 표시 패널, 제1 연성 필름들, 및 제2 연성 필름들을 보여주는 평면도이다.
도 3은 도 2의 제1 데이터 영역의 제1 화소의 제2 화소의 일 예를 보여주는 회로도이다.
도 4는 도 2의 제1 데이터 영역의 제1 화소와 제2 화소의 일 예를 상세히 보여주는 평면도이다.
도 5는 도 4의 Ⅰ-Ⅰ’의 일 예를 보여주는 단면도이다.
도 6은 도 2의 표시 패널의 제1 스캔 구동부의 일 예를 보여주는 예시도면이다.
도 7은 도 2의 표시 패널의 제2 스캔 구동부의 일 예를 보여주는 예시도면이다.
도 8은 도 6의 제k 스테이지의 일 예를 보여주는 예시도면이다.
도 9는 도 2의 A 영역을 상세히 보여주는 평면도이다.
도 10은 도 9의 Ⅱ-Ⅱ’의 일 예를 보여주는 단면도이다.
도 11과 도 12는 제1 데이터 영역의 제1 팬 아웃 라인과 제p 팬 아웃 라인의 일 예를 보여주는 예시도면이다.
도 13은 도 2의 B 영역을 상세히 보여주는 평면도이다.
도 14는 도 13의 Ⅲ-Ⅲ’의 일 예를 보여주는 단면도이다.
도 15는 도 1의 표시 패널, 제1 연성 필름들, 제2 연성 필름들을 보여주는 평면도이다.
도 16은 도 15의 C 영역을 상세히 보여주는 평면도이다.
도 17은 일 실시예에 따른 표시 장치를 보여주는 사시도들이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.

도 1을 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 패널(110), 제1 소스 구동 회로(121)들, 제1 연성 필름(122)들, 제2 소스 구동 회로(123)들, 제2 연성 필름(124)들, 제1 소스 회로 보드(140)들, 제2 소스 회로 보드(141)들, 제1 케이블(150)들, 제2 케이블(153)들, 제어 회로 보드(160), 및 타이밍 제어 회로(170)를 포함한다.

본 명세서에서, “상부”, “탑”, “상면”은 표시 패널(110)의 제1 기판(111)을 기준으로 제2 기판(112)이 배치되는 방향, 즉 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 표시 패널(110)의 제2 기판(112)을 기준으로 제1 기판(111)이 배치되는 방향, 즉 Z축 방향의 반대 방향을 가리킨다. 또한, “좌측”, “우측”, “상측”, “하측”은 표시 패널(110)을 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌측”은 X축 방향의 반대 방향, “우측”은 X축 방향, “상측”은 Y축 방향, “하측”은 Y축 방향의 반대 방향을 가리킨다.

표시 패널(110)은 평면 상 직사각형 형태로 이루어질 수 있다. 예를 들어, 표시 패널(110)은 도 2와 같이 제1 방향(Y축 방향)의 단변과 제2 방향(X축 방향)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 방향(Y축 방향)의 단변과 제2 방향(X축 방향)의 장변이 만나는 모서리는 직각으로 형성되거나 소정의 곡률을 갖도록 둥글게 형성될 수 있다. 표시 패널(110)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 도 2에서는 표시 패널(110)은 평탄하게 형성된 것을 예시하였으나, 이에 한정되지 않는다. 표시 패널(110)은 소정의 곡률로 구부러지도록 형성될 수 있다.

표시 패널(110)은 제1 기판(111)과 제2 기판(112)을 포함할 수 있다. 제1 기판(111)과 제2 기판(112)은 유리 또는 플라스틱으로 형성될 수 있다. 표시 패널(110)은 제1 기판(111)과 제2 기판(112) 사이에 배치된 액정층을 포함하는 액정 표시 패널로 구현될 수 있다.

제2 기판(112)의 제1 방향(Y축 방향)의 길이는 제1 기판(111)의 제1 방향(Y축 방향)의 길이보다 짧을 수 있다. 이로 인해, 표시 패널(110)의 제1 측과 제2 측에서 제1 기판(111)의 일면은 제2 기판(112)에 의해 덮이지 않고 노출될 수 있다. 표시 패널(110)의 제2 측은 제1 방향(Y축 방향)에서 표시 패널(110)의 제1 측에 반대측일 수 있다. 본 명세서에서는, 도 1과 같이 표시 패널(110)의 제1 측이 표시 패널(110)의 하측이고, 표시 패널(110)의 제2 측이 표시 패널(110)의 상측인 것을 중심으로 설명한다.

표시 패널(110)의 제3 측에는 제1 스캔 구동부가 배치될 수 있고, 표시 패널(110)의 제4 측에는 제2 스캔 구동부가 배치될 수 있다. 표시 패널(110)의 제4 측은 제2 방향(X축 방향)에서 표시 패널(110)의 제3 측의 반대측일 수 있다. 본 명세서에서는, 도 1과 같이 표시 패널(110)의 제3 측이 표시 패널(110)의 좌측이고, 표시 패널(110)의 제4 측이 표시 패널(110)의 우측인 것을 중심으로 설명한다.

제1 스캔 구동부는 타이밍 제어 회로(170)의 제1 스캔 제어 신호에 따라 제1 스캔 신호들을 생성하여 표시 패널(110)의 스캔 라인들에 순차적으로 출력할 수 있다. 제2 스캔 구동부는 타이밍 제어 회로(170)의 제2 스캔 제어 신호에 따라 제2 스캔 신호들을 생성하여 표시 패널(110)의 스캔 라인들에 순차적으로 출력할 수 있다. 제1 스캔 신호들과 제2 스캔 신호들은 동기화될 수 있다.

제1 연성 필름(122)들은 표시 패널(110)의 하측에 배치될 수 있다. 제2 연성 필름(124)들은 제1 방향(Y축 방향)에서 표시 패널(110)의 상측에 배치될 수 있다.

제1 연성 필름(122)들 각각의 일 측은 제2 기판(112)에 의해 덮이지 않고 노출된 제1 기판(111)의 일면에 부착될 수 있다. 제1 연성 필름(122)들 각각의 타 측은 제1 소스 회로 보드(140)들 중 어느 한 제1 소스 회로 보드(140)의 일면에 부착될 수 있다. 제1 연성 필름(122)들 각각은 이방성 도전 필름(anisotropic conductive film)을 이용하여 제1 기판(111)의 일면과 제1 소스 회로 보드(140)의 일면에 부착될 수 있다.

제2 연성 필름(124)들 각각의 일 측은 제2 기판(112)에 의해 덮이지 않고 노출된 제1 기판(111)의 일면 상에 배치될 수 있다. 제2 연성 필름(124)들 각각의 타 측은 제2 소스 회로 보드(141)들 중 어느 한 제2 소스 회로 보드(141)의 일면에 부착될 수 있다. 제2 연성 필름(124)들 각각은 이방성 도전 필름(anisotropic conductive film)을 이용하여 제1 기판(111)의 일면과 제2 소스 회로 보드(141)의 일면에 부착될 수 있다.

제1 연성 필름(122)들과 제2 연성 필름(124)들 각각은 테이프 캐리어 패키지(tape carrier package), 칩온 필름(chip on film)과 같이 구부러질 수 있는 플렉시블 필름(flexible film)일 수 있다. 제1 연성 필름(122)들과 제2 연성 필름(124)들은 제1 기판(111)의 하부로 구부러질 수 있다. 그러므로, 제1 소스 회로 보드(140)들, 제2 소스 회로 보드(141)들, 제1 케이블(150)들, 제2 케이블(153)들, 제어 회로 보드(160), 및 타이밍 제어 회로(170)는 제1 기판(111)의 하부에 배치될 수 있다.

도 2에서는 8 개의 제1 연성 필름(122)들과 8 개의 제2 연성 필름(124)들이 표시 패널(110)의 제1 기판(111) 상에 부착되는 것을 예시하였으나, 본 명세서에서 제1 연성 필름(122)들의 개수와 제2 연성 필름(124)들의 개수는 이에 한정되지 않는다. 표시 패널(110)이 QUHD(Quad Ultra High Definition)와 같은 고해상도를 갖는 경우, 제1 연성 필름(122)들과 제2 연성 필름(124)들의 개수는 많아질 수 있다. QUHD는 7860×4320의 해상도를 가리키며, UHD(Ultra High Definition)보다 4 배 높은 해상도를 가진다.

또한, 제1 연성 필름(122)들의 개수와 제2 연성 필름(124)들의 개수는 제1 연성 필름(122)들 각각의 채널의 개수와 제2 연성 필름(124)들 각각의 채널의 개수에 따라 달라질 수 있다. 제1 연성 필름(124)들 각각의 채널의 개수는 표시 패널(110)의 제1 패드들에 연결되는 제1 연성 필름(122)들 각각의 리드 패드들의 개수를 가리킨다. 제2 연성 필름(124)들 각각의 채널의 개수는 표시 패널(110)의 제2 패드들에 연결되는 제2 연성 필름(124)들 각각의 리드 패드들의 개수를 가리킨다.

제1 연성 필름(122)들에는 제1 소스 구동 회로(121)들이 각각 배치될 수 있다. 제1 소스 구동 회로(121)들은 집적 회로(integrated circuit, IC)로 형성될 수 있다. 제1 소스 구동 회로(121)들 각각은 타이밍 제어 회로(170)의 제1 소스 제어 신호에 따라 디지털 비디오 데이터를 아날로그 데이터 전압들로 변환하여 제1 연성 필름(122)을 통해 표시 패널(110)의 데이터 라인들에 출력한다.

제2 연성 필름(124)들에는 제2 소스 구동 회로(123)들이 각각 배치될 수 있다. 제2 소스 구동 회로(123)들은 집적 회로(IC)로 형성될 수 있다. 제2 소스 구동 회로(123)들 각각은 타이밍 제어 회로(170)의 제2 소스 제어 신호에 따라 디지털 비디오 데이터를 아날로그 데이터 전압들로 변환하여 제2 연성 필름(124)을 통해 표시 패널(110)의 데이터 라인들에 출력한다.

제1 소스 회로 보드(140)들 각각은 제1 케이블(150)들을 통해 제어 회로 보드(160)에 연결될 수 있다. 제1 소스 회로 보드(140)들 각각은 제1 케이블(150)들에 연결되는 제1 커넥터(151)들을 포함할 수 있다.

제2 소스 회로 보드(141)들 각각은 제2 케이블(153)들을 통해 제어 회로 보드(160)에 연결될 수 있다. 제2 소스 회로 보드(141)들 각각은 제2 케이블(153)들에 연결되는 제3 커넥터(154)들을 포함할 수 있다.

제1 소스 회로 보드(140)들과 제2 소스 회로 보드(141)들은 연성 인쇄회로보드(flexible printed circuit board) 또는 인쇄회로보드(printed circuit board)일 수 있다. 제1 케이블(150)들과 제2 케이블(153)들은 플렉시블 케이블(flexible cable)일 수 있다.

제어 회로 보드(160)는 제1 케이블(150)들을 통해 제1 소스 회로 보드(140)들에 연결될 수 있다. 제어 회로 보드(160)는 제1 케이블(150)들에 연결되는 제2 커넥터(152)들을 포함할 수 있다. 제어 회로 보드(160)는 제2 케이블(153)들을 통해 제2 소스 회로 보드(141)들에 연결될 수 있다. 제어 회로 보드(160)는 제2 케이블(153)들에 연결되는 제4 커넥터(155)들을 포함할 수 있다. 제어 회로 보드(160)는 연성 인쇄 회로 보드 또는 인쇄 회로 보드일 수 있다.

도 1에서는 4 개의 제1 케이블(150)들이 제1 소스 회로 보드(140)들과 제어 회로 보드(160)를 연결하며, 4 개의 제2 케이블(153)들이 제2 소스 회로 보드(141)들과 제어 회로 보드(160)를 연결하는 것을 예시하였으나, 본 명세서에서 제1 케이블(150)들의 개수와 제2 케이블(153)들의 개수는 이에 한정되지 않는다. 또한, 도 1에서는 2 개의 제1 소스 회로 보드(140)들과 2 개의 제2 소스 회로 보드(141)들을 예시하였으나, 본 명세서에서 제1 소스 회로 보드(140)들의 개수와 제2 소스 회로 보드(141)들의 개수는 이에 한정되지 않는다.

제어 회로 보드(160)에는 타이밍 제어 회로(170)가 배치될 수 있다. 타이밍 제어 회로(170)는 집적 회로로 형성될 수 있다. 타이밍 제어 회로(170)는 시스템 회로 보드의 시스템 온 칩으로부터 디지털 비디오 데이터와 타이밍 신호들을 입력 받을 수 있다. 타이밍 제어 회로(170)는 타이밍 신호들에 따라 제1 소스 구동 회로(121)들의 타이밍을 제어하기 위한 제1 소스 제어 신호와 제2 소스 구동 회로(123)들의 타이밍을 제어하기 위한 제2 소스 제어 신호를 생성할 수 있다. 타이밍 제어 회로(170)는 타이밍 신호들에 따라 제1 스캔 구동부의 타이밍을 제어하기 위한 제1 스캔 제어 신호를 생성하고, 제2 스캔 구동부의 타이밍을 제어하기 위한 제2 스캔 제어 신호를 생성할 수 있다.

시스템 온 칩은 다른 연성 케이블을 통해 제어 회로 보드(160)에 연결되는 시스템 회로 보드 상에 장착될 수 있으며, 집적 회로로 형성될 수 있다. 시스템 온 칩은 스마트 TV의 프로세서(processor), 컴퓨터 또는 노트북의 중앙 처리 장치(CPU) 또는 그래픽 카드, 또는 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서(application processor)일 수 있다. 시스템 회로 보드는 연성 인쇄회로보드 또는 인쇄회로보드일 수 있다.

제어 회로 보드(160)의 일면 상에는 전원 공급 회로가 추가로 접착될 수 있다. 전원 공급 회로는 시스템 회로 보드로부터 인가되는 메인 전원으로부터 표시 패널(110)의 구동에 필요한 전압들을 생성하여 표시 패널(110)에 공급할 수 있다. 예를 들어, 전원 공급 회로는 제1 스캔 구동부, 제2 스캔 구동부, 제1 소스 구동 회로(121)들, 제2 소스 구동 회로(123)들, 타이밍 제어 회로(170) 등을 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다. 전원 공급 회로는 집적 회로로 형성될 수 있다. 또는, 전원 공급 회로는 제어 회로 보드(160) 외에 별도로 형성되는 전원 회로 보드 상에 배치될 수 있다. 전원 회로 보드는 연성 인쇄회로보드 또는 인쇄회로보드일 수 있다.

도 2는 도 1의 표시 패널, 제1 연성 필름들, 및 제2 연성 필름들을 보여주는 평면도이다.

도 2를 참조하면, 표시 패널(110)은 제1 방향(Y축 방향)으로 연장되는 데이터 라인들, 제2 방향(X축 방향)으로 연장되는 스캔 라인들, 및 데이터 라인들과 스캔 라인들의 교차에 의해 정의되는 영역들에 배치되는 화소들을 포함하는 표시 영역(DA)을 구비할 수 있다. 화소들에 대한 자세한 설명은 도 3 내지 도 5를 결부하여 후술한다.

표시 패널(110)의 표시 영역(DA)은 제2 방향(X축 방향)으로 분할된 복수의 데이터 영역들을 포함할 수 있다. 예를 들어, 표시 패널(110)은 도 2와 같이 제1 내지 제24 데이터 영역들(DA1~DA24)을 포함할 수 있다. 도 2에서는 설명의 편의를 위해 제9 내지 제15 데이터 영역들은 생략하였다.

제1 내지 제24 데이터 영역들(DA1~DA24) 각각의 데이터 라인들의 개수는 서로 동일할 수 있다. 또는, 제1 데이터 영역(DA1)의 데이터 라인들의 개수, 제2 데이터 영역(DA2)의 데이터 라인들의 개수, 제23 데이터 영역(DA23)의 데이터 라인들의 개수, 및 제24 데이터 영역(DA24)의 데이터 라인들의 개수는 동일하고, 제3 내지 제22 데이터 영역들(DA3~DA22) 각각의 데이터 라인들의 개수는 서로 동일할 수 있다.

표시 패널(110)의 좌측을 기준으로 기수 데이터 영역들(DA1, DA3, …, DA23)의 데이터 라인들은 표시 패널(110)의 상측에 배치된 제1 연성 필름들(1221~1232)과 전기적으로 연결될 수 있다. 제1 데이터 영역(DA1)의 데이터 라인들은 제1-1 연성 필름(1221)에 전기적으로 연결되고, 제3 데이터 영역(DA3)의 데이터 라인들은 제1-2 연성 필름(1222)에 전기적으로 연결될 수 있다. 제5 데이터 영역(DA5)의 데이터 라인들은 제1-3 연성 필름(1223)에 전기적으로 연결되고, 제7 데이터 영역(DA7)의 데이터 라인들은 제1-4 연성 필름(1224)에 전기적으로 연결될 수 있다. 제17 데이터 영역(DA17)의 데이터 라인들은 제1-9 연성 필름(1229)에 전기적으로 연결되고, 제19 데이터 영역(DA19)의 데이터 라인들은 제1-10 연성 필름(1230)에 전기적으로 연결될 수 있다. 제21 데이터 영역(DA21)의 데이터 라인들은 제1-11 연성 필름(1231)에 전기적으로 연결되고, 제23 데이터 영역(DA23)의 데이터 라인들은 제1-12 연성 필름(1232)에 전기적으로 연결될 수 있다.

표시 패널(110)의 좌측을 기준으로 우수 데이터 영역들(DA2, DA4, …, DA24)의 데이터 라인들은 표시 패널(110)의 하측에 배치된 제2 연성 필름들(1241~1252)과 전기적으로 연결될 수 있다. 제2 데이터 영역(DA2)의 데이터 라인들은 제2-1 연성 필름(1241)에 전기적으로 연결되고, 제4 데이터 영역(DA4)의 데이터 라인들은 제2-2 연성 필름(1242)에 전기적으로 연결될 수 있다. 제6 데이터 영역(DA6)의 데이터 라인들은 제2-3 연성 필름(1243)에 전기적으로 연결되고, 제8 데이터 영역(DA8)의 데이터 라인들은 제2-4 연성 필름(1244)에 전기적으로 연결될 수 있다. 제18 데이터 영역(DA18)의 데이터 라인들은 제2-9 연성 필름(1249)에 전기적으로 연결되고, 제20 데이터 영역(DA20)의 데이터 라인들은 제2-10 연성 필름(1250)에 전기적으로 연결될 수 있다. 제22 데이터 영역(DA22)의 데이터 라인들은 제2-11 연성 필름(1251)에 전기적으로 연결되고, 제24 데이터 영역(DA24)의 데이터 라인들은 제2-12 연성 필름(1242)에 전기적으로 연결될 수 있다.

도 2에서는 설명의 편의를 위해 제8 데이터 영역(DA8)과 제17 데이터 영역(DA17) 사이에 배치된 제9 내지 제16 데이터 영역들, 제1-4 연성 필름(1224)과 제1-9 연성 필름(1229) 사이에 배치된 제1-5 내지 제1-8 연성 필름들, 및 제2-4 연성 필름(1244)과 제2-9 연성 필름(1249) 사이에 배치된 제2-5 내지 제2-8 연성 필름들은 생략하였다.

표시 패널(110)은 기수 데이터 영역들(DA1, DA3, …, DA23)과 제1 연성 필름들(1221~1232) 사이에 배치되는 기수 팬 아웃 영역들(FA1, FA3, …, FA23)을 포함할 수 있다. 제1 팬 아웃 영역(FA1)은 제1 데이터 영역(DA1)과 제1-1 연성 필름(1221) 사이에 배치되는 제1 팬 아웃 라인들을 포함할 수 있다. 제3 팬 아웃 영역(FA3)은 제3 데이터 영역(DA3)과 제1-2 연성 필름(1222) 사이에 배치되는 제3 팬 아웃 라인들을 포함할 수 있다. 제5 팬 아웃 영역(FA5)은 제5 데이터 영역(DA5)과 제1-3 연성 필름(1223) 사이에 배치되는 제5 팬 아웃 라인들을 포함할 수 있다. 제7 팬 아웃 영역(FA7)은 제7 데이터 영역(DA7)과 제1-4 연성 필름(1224) 사이에 배치되는 제7 팬 아웃 라인들을 포함할 수 있다. 제17 팬 아웃 영역(FA17)은 제17 데이터 영역(DA17)과 제1-9 연성 필름(1229) 사이에 배치되는 제17 팬 아웃 라인들을 포함할 수 있다. 제19 팬 아웃 영역(FA19)은 제19 데이터 영역(DA19)과 제1-10 연성 필름(1230) 사이에 배치되는 제19 팬 아웃 라인들을 포함할 수 있다. 제21 팬 아웃 영역(FA21)은 제21 데이터 영역(DA21)과 제1-11 연성 필름(1231) 사이에 배치되는 제21 팬 아웃 라인들을 포함할 수 있다. 제23 팬 아웃 영역(FA23)은 제23 데이터 영역(DA23)과 제1-12 연성 필름(1232) 사이에 배치되는 제23 팬 아웃 라인들을 포함할 수 있다.

기수 팬 아웃 영역들(FA1, FA3, …, FA23) 각각에서 기수 데이터 영역들(DA1, DA3, …, DA23)에 인접한 일 측의 폭은 제1 연성 필름들(1221~1232)에 인접한 타 측의 폭보다 좁을 수 있다. 기수 팬 아웃 영역들(FA1, FA3, …, FA23) 각각에서 상기 일 측의 폭이 상기 타 측의 폭과 유사할수록 기수 팬 아웃 라인들의 설계가 용이하므로, 기수 팬 아웃 영역들(FA1, FA3, …, FA23) 각각의 제1 방향(Y축 방향)의 폭은 작아질 수 있다. 따라서, 표시 패널(110)의 상측의 베젤 영역의 크기를 줄일 수 있다.

표시 패널(110)은 우수 데이터 영역들(DA2, DA4, …, DA24)과 제2 연성 필름들(1241~1242) 사이에 배치되는 우수 팬 아웃 영역들(FA2, FA4, …, FA24)을 포함할 수 있다. 제2 팬 아웃 영역(FA2)은 제2 데이터 영역(DA2)과 제2-1 연성 필름(1221) 사이에 배치되는 제2 팬 아웃 라인들을 포함할 수 있다. 제4 팬 아웃 영역(FA4)은 제4 데이터 영역(DA4)과 제2-2 연성 필름(1242) 사이에 배치되는 제4 팬 아웃 라인들을 포함할 수 있다. 제6 팬 아웃 영역(FA6)은 제6 데이터 영역(DA6)과 제2-3 연성 필름(1243) 사이에 배치되는 제6 팬 아웃 라인들을 포함할 수 있다. 제8 팬 아웃 영역(FA8)은 제8 데이터 영역(DA8)과 제2-4 연성 필름(1244) 사이에 배치되는 제8 팬 아웃 라인들을 포함할 수 있다. 제18 팬 아웃 영역(FA18)은 제18 데이터 영역(DA18)과 제2-9 연성 필름(1249) 사이에 배치되는 제18 팬 아웃 라인들을 포함할 수 있다. 제20 팬 아웃 영역(FA20)은 제20 데이터 영역(DA20)과 제2-10 연성 필름(1250) 사이에 배치되는 제20 팬 아웃 라인들을 포함할 수 있다. 제22 팬 아웃 영역(FA22)은 제22 데이터 영역(DA22)과 제1-11 연성 필름(1231) 사이에 배치되는 제21 팬 아웃 라인들을 포함할 수 있다. 제24 팬 아웃 영역(FA24)은 제24 데이터 영역(DA24)과 제2-12 연성 필름(1252) 사이에 배치되는 제24 팬 아웃 라인들을 포함할 수 있다.

우수 팬 아웃 영역들(FA2, FA4, …, FA24) 각각에서 우수 데이터 영역들(DA2, DA4, …, DA24)에 인접한 일 측의 폭은 제2 연성 필름들(1241~1252)에 인접한 타 측의 폭보다 좁을 수 있다. 우수 팬 아웃 영역들(FA2, FA4, …, FA24) 각각에서 상기 일 측의 폭이 상기 타 측의 폭과 유사할수록 우수 팬 아웃 라인들의 설계가 용이하므로, 우수 팬 아웃 영역들(FA2, FA4, …, FA24) 각각의 제1 방향(Y축 방향)의 폭은 작아질 수 있다. 따라서, 표시 패널(110)의 하측의 베젤 영역의 크기를 줄일 수 있다.

표시 패널(110)의 상측에 배치된 제1 연성 필름들(1221~1232)은 기수 데이터 영역들(DA1, DA3, …, DA23)에 대응되게 배치되고, 표시 패널(110)의 하측에 배치된 제2 연성 필름들(1241~1252)은 우수 데이터 영역들(DA2, DA4, …, DA24)에 대응되게 배치될 수 있다. 즉, 제1 연성 필름들(1221~1232)과 제2 연성 필름(1241~1252)들은 서로 엇갈리게 배치될 수 있다. 그러므로, 제1 연성 필름들(1221~1232)에 배치된 제1 소스 구동 회로(121)들은 제1 방향(Y축 방향)에서 기수 데이터 영역들(DA1, DA3, …, DA23)에 중첩하고, 제2 연성 필름들(1241~1252)에 배치된 제2 소스 구동 회로(122)들은 제1 방향(Y축 방향)에서 기수 데이터 영역들(DA1, DA3, …, DA23)에 중첩할 수 있다. 또한, 제1 연성 필름들(1221~1232)에 배치된 제1 소스 구동 회로(121)들은 제1 방향(Y축 방향)에서 제2 연성 필름들(1241~1252)에 배치된 제2 소스 구동 회로(122)들과 중첩하지 않을 수 있다.

한편, 표시 패널(110)이 QUHD와 같은 고해상도를 갖는 경우, 데이터 라인들의 개수가 늘어나므로, 도 9와 같이 데이터 라인들 간의 피치(pitch)(P1)는 표시 패널(110)의 제1 패드들 간의 피치(P2) 또는 제1 연성 필름들(1221~1232) 각각의 리드 패드들 간의 피치보다 작을 수 있다. 이로 인해, 제1 연성 필름들(1221~1232) 각각의 폭(W1)과 제2 연성 필름들(1241~1252) 각각의 폭(W2)은 제1 내지 제24 데이터 영역들(DA1~DA24) 각각의 폭(W3)보다 넓을 수 있다.

제1 연성 필름들(1221~1232)에 배치된 제1 소스 구동 회로(121)들은 제1 방향(Y축 방향)에서 제2 연성 필름들(1241~1252)에 배치된 제2 소스 구동 회로(123)들에 중첩하지 않을 수 있다. 예를 들어, 제1-1 연성 필름(1221)의 제1 소스 구동 회로(121)는 제1 방향(Y축 방향)에서 제2-1 연성 필름(1241)의 제2 소스 구동 회로(123)에 중첩하지 않을 수 있다.

또한, 서로 인접한 두 개의 데이터 영역들의 데이터 라인들에 전기적으로 연결된 제1 연성 필름과 제2 연성 필름은 제1 방향(Y축 방향)에서 서로 부분적으로 중첩할 수 있다. 예를 들어, 제2-1 연성 필름(1241)은 제1 방향(Y축 방향)에서 제1-1 연성 필름(1221)에 부분적으로 중첩할 수 있다. 제2-1 연성 필름(1241)은 제1-2 연성 필름(1222)에 부분적으로 중첩할 수 있다.

또한, 서로 인접한 두 개의 데이터 영역들의 데이터 라인들에 전기적으로 연결된 제1 연성 필름과 제2 연성 필름의 제1 방향(Y축 방향)에서의 중첩 면적은 비중첩 면적보다 작을 수 있다. 예를 들어, 제1-1 연성 필름(1221)과 제2-1 연성 필름(1241)의 제1 방향(Y축 방향)에서의 중첩 면적은 비중첩 면적보다 작을 수 있다.

제1 스캔 구동부(SD1)는 표시 패널(110)의 좌측에 배치될 수 있다. 제2 스캔 구동부(SD2)는 표시 패널(110)의 우측에 배치될 수 있다.

제1 스캔 구동부(SD1)는 제1 연성 필름들(1221~1232) 중 표시 패널(110)의 좌측에 가장 인접하게 배치된 제1-1 연성 필름(1221)에 전기적으로 연결될 수 있다. 제1 스캔 구동부(SD1)는 제1 스캔 제어 라인들(SCLS1)을 통해 제1-1 연성 필름(1221)에 전기적으로 연결될 수 있다.

제2 스캔 구동부(SD2)는 제1 연성 필름들(1221~1232) 중 표시 패널(110)의 우측에 가장 인접하게 배치된 제1-12 연성 필름(1232)에 전기적으로 연결될 수 있다. 제2 스캔 구동부(SD2)는 제2 스캔 제어 라인들(SCLS2)을 통해 제1-12 연성 필름(1232)에 전기적으로 연결될 수 있다.

제1-1 연성 필름(1221)은 표시 영역(DA)에서 제1 스캔 구동부(SD1)에 가장 인접하게 배치된 제1 데이터 영역(DA1)에 대응되게 배치된다. 이에 비해, 제1-12 연성 필름(1232)은 표시 영역(DA)에서 제1 스캔 구동부(SD1)에 가장 인접하게 배치된 제24 데이터 영역(DA24)이 아닌 제23 데이터 영역(DA23)에 대응되게 배치된다. 이로 인해, 제2 스캔 구동부(SD2)와 제1-12 연성 필름(1232)을 연결하는 제2 스캔 제어 라인들(SCLS2) 각각의 길이는 제1 스캔 구동부(SD1)와 제1-1 연성 필름(1221)을 연결하는 제1 스캔 제어 라인들(SCLS1) 각각의 길이보다 길 수 있다.

제1 스캔 구동부(SD1)는 표시 패널(110)의 상측에서 하측으로 스캔 라인들에 순차적으로 스캔 신호들을 출력한다. 제2 스캔 구동부(SD2)는 표시 패널(110)의 상측에서 하측으로 스캔 라인들에 순차적으로 스캔 신호들을 출력한다. 제1 스캔 구동부(SD1)와 제2 스캔 구동부(SD2)에 대한 자세한 설명은 도 6 내지 도 8을 결부하여 상세히 설명한다.

이상에서 살펴본 바와 같이, 도 1 및 도 2에 도시된 표시 장치(10)에 의하면, 표시 패널(110)의 제1 측에 제1 연성 필름(1221~1232)들을 배치하고, 표시 패널(110)의 제2 측에 배치되는 제2 연성 필름(124)들을 배치한다. 서로 인접한 두 개의 데이터 영역들 중 어느 한 데이터 영역의 데이터 라인들은 제1 연성 필름(122)에 전기적으로 연결되고, 다른 데이터 영역의 데이터 라인들은 제2 연성 필름(124)에 전기적으로 연결될 수 있다. 이로 인해, 표시 패널(110)의 상측에 배치되는 제1 패드들과 표시 패널(110)의 하측에 배치되는 제2 패드들이 데이터 영역의 제1 내지 제24 데이터 영역들(DA1~DA24) 각각의 폭(W3)보다 넓게 설계될 수 있으므로, 제1 연성 필름들(1221~1232) 각각의 폭(W1)과 제2 연성 필름들(1241~1252) 각각의 폭(W2)은 제1 내지 제24 데이터 영역들(DA1~DA24) 각각의 폭(W3)보다 넓을 수 있다. 따라서, 표시 패널(110)에 제1 연성 필름들(1221~1232)과 제2 연성 필름들(1241~1252)의 부착의 어려움을 개선할 수 있다.

한편, 데이터 영역들의 개수, 제1 연성 필름들의 개수, 제2 연성 필름들의 개수는 도 2에 도시된 바에 한정되지 않는다.

도 3은 도 2의 제1 데이터 영역의 제1 화소의 제2 화소의 일 예를 보여주는 회로도이다.

도 3에서는 설명의 편의를 위해 표시 패널(110)의 스캔 라인(SL), 서로 인접하게 배치된 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2), 제1 방향(Y축 방향)에서 서로 인접하는 제1 화소(PX1)와 제2 화소(PX2)만을 도시하였다.

도 3을 참조하면, 제1 화소(PX1)는 스캔 라인(SL), 제1 데이터 라인(DL1) 및 분압 기준 라인(RL)과 연결될 수 있다. 스캔 라인(SL)은 스캔 신호를 제1 화소(PX1)에 전달할 수 있다. 제1 데이터 라인(DL1)은 데이터 전압을 제1 화소(PX1)에 전달할 수 있다. 분압 기준 라인(RL)에는 일정한 기준 전압(또는, 분압 기준 전압)이 인가될 수 있다.

제2 화소(PX2)는 스캔 라인(SL), 제2 데이터 라인(DL2) 및 분압 기준 라인(RL)과 연결될 수 있다. 스캔 라인(SL)은 스캔 신호를 제2 화소(PX2)에 전달할 수 있다. 제2 데이터 라인(DL2)은 데이터 전압을 제2 화소(PX2)에 전달할 수 있다. 분압 기준 라인(RL)에는 일정한 기준 전압(또는, 분압 기준 전압)이 인가될 수 있다.

제1 화소(PX1)와 제2 화소(PX2) 각각은 제1 부화소(SPX1) 및 제2 부화소(SPX2)를 포함할 수 있다.

제1 부화소(SPX1)는 제1 스위칭 소자(T1) 및 제1 액정 축전기(Ca)를 포함하고, 제2 부화소(SPX2)는 제2 스위칭 소자(T2), 제2 액정 축전기(Cb) 및 제3 스위칭 소자(T3)를 포함할 수 있다.

제1 스위칭 소자(T1), 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3) 각각은 박막 트랜지스터일 수 있다.

제1 스위칭 소자(T1)는 데이터 라인(DL1/DL2)에 연결되는 제1 전극, 제1 액정 축전기(Ca)에 연결되는 제2 전극, 및 스캔 라인(SL)에 연결되는 게이트 전극을 포함할 수 있다. 제1 스위칭 소자(T1)의 제2 전극은 제1 액정 축전기(Ca)를 구성하는 제1 부화소 전극에 연결될 수 있다.

제2 스위칭 소자(T2)는 데이터 라인(DL1/DL2)에 연결되는 제1 전극, 제2 액정 축전기(Cb)에 연결되는 제2 전극, 및 스캔 라인(SL)에 연결되는 게이트 전극을 포함할 수 있다. 제2 스위칭 소자(T2)의 제2 전극은 제2 액정 축전기(Cb)를 구성하는 제2 부화소 전극에 연결될 수 있다.

제3 스위칭 소자(T3)는 제2 액정 축전기(Cb)에 연결되는 제1 전극, 분압 기준 라인(RL)에 연결되는 제2 전극, 및 스캔 라인(SL)에 연결되는 게이트 전극을 포함할 수 있다. 제3 스위칭 소자(TR3)의 제2 전극에는 분압 기준 라인(RL)을 통해 분압을 위한 기준 전압이 인가될 수 있다.

제1 스위칭 소자(T1), 제2 스위칭 소자(T2), 및 제3 스위칭 소자(T3) 각각의 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있다.

제1 액정 축전기(Ca) 및 제2 액정 축전기(Cb)는 공통 전극에 연결되고, 공통 전극에는 공통 전압이 인가될 수 있다.

스캔 라인(SL)에 게이트 온 전압이 인가되면 제1 스위칭 소자(T1), 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3) 각각은 턴 온 되고, 제1 액정 축전기(Ca) 및 제2 액정 축전기(Cb)는 데이터 라인(DL1/DL2)을 통해 전달된 데이터 전압에 의해 충전될 수 있다. 여기서, 제1 부화소 전극 및 제2 부화소 전극에 인가되는 데이터 전압은 서로 동일하고, 제1 액정 축전기(Ca)는 공통 전압과 데이터 전압의 차이에 대응하여 충전되며, 제2 액정 축전기(Cb)는 제3 스위칭 소자(T3)에 의해 분압된 데이터 전압과 공통 전압의 차이에 대응하여 충전될 수 있다.

제3 스위칭 소자(T3)가 제2 스위칭 소자(T2)와 직렬로 연결되고 제3 스위칭 소자(T3)가 턴 온 상태에 있으므로, 제2 부화소(SPX2)로 전달된 데이터 전압은 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3)에 의해 분압될 수 있다. 데이터 전압은 제2 스위칭 소자(T2)의 채널의 크기(또는, 용량) 및 제3 스위칭 소자(T3) 채널의 크기에 기초하여 분배될 수 있다. 따라서, 데이터 라인(DL1/DL2)을 통해 제1 부화소(PX1) 및 제2 부화소(SPX2)에 전달되는 데이터 전압이 동일하더라도, 제1 액정 축전기(Ca)와 제2 액정 축전기(Cb)에 충전되는 전압은 상호 다를 수 있다. 예를 들어, 제2 액정 축전기(Cb)에 충전되는 전압은 제1 액정 축전기(Ca)에 충전되는 전압보다 작을 수 있다. 이 경우, 표시 장치(1)의 측면 시인성이 향상될 수 있다.

제3 스위칭 소자(T3)의 제2 전극에 인가되는 기준 전압의 전압 레벨은 공통 전극에 인가되는 공통 전압의 전압 레벨과 같거나 높을 수 있다. 예를 들어, 공통 전압이 약 7V인 경우, 제3 스위칭 소자(T3)의 제2 전극에 인가되는 기준 전압은 약 8V 내지 11V 일 수 있으나, 이에 한정되는 것은 아니다.

도 3에 도시된 실시예에 의하면, 제1 방향(Y축 방향)으로 인접하게 배치되는 제1 화소(PX1)와 제2 화소(PX2)는 서로 다른 데이터 라인들(DL1, DL2)에 접속되므로, 하나의 스캔 라인(SL)에 접속되어 동시에 데이터 전압들을 충전할 수 있다. 따라서, 스캔 라인(SL)의 개수를 줄일 수 있으므로, 화소들의 제1 방향(Y축 방향)의 길이와 제1 스캔 구동부(SD1)와 제2 스캔 구동부(SD2)의 설계 영역을 넓힐 수 있다.

또한, 도 3에 도시된 실시예에 의하면, 제1 방향(Y축 방향)으로 인접하게 배치되는 화소들(PX1, PX2)이 서로 다른 데이터 라인들(DL1, DL2)에 배치되어 데이터 라인들의 개수는 늘어날 수 있다. 하지만, 도 2와 같이 서로 인접한 두 개의 데이터 영역들 중 어느 한 데이터 영역의 데이터 라인들은 제1 연성 필름(122)에 전기적으로 연결되고, 다른 데이터 영역들은 제2 연성 필름(124)에 전기적으로 연결될 수 있다. 이로 인해, 표시 패널(110)의 상측에 배치되는 제1 패드들과 표시 패널(110)의 하측에 배치되는 제2 패드들이 데이터 영역의 제1 내지 제24 데이터 영역들(DA1~DA24) 각각의 폭(W3)보다 넓게 설계될 수 있으므로, 제1 연성 필름들(1221~1232) 각각의 폭(W1)과 제2 연성 필름들(1241~1252) 각각의 폭(W2)은 제1 내지 제24 데이터 영역들(DA1~DA24) 각각의 폭(W3)보다 넓을 수 있다. 따라서, 표시 패널(110)에 제1 연성 필름들(1221~1232)과 제2 연성 필름들(1241~1252)의 부착의 어려움을 개선할 수 있다.

도 4는 도 3의 제1 화소의 일 예를 상세히 보여주는 평면도이다. 도 5는 도 4의 Ⅰ-Ⅰ’의 일 예를 보여주는 단면도이다.

도 4 및 도 5를 참조하면, 제1 화소(PX)는 제1 부화소 영역(PA1), 제2 부화소 영역(PA2) 및 스위칭 소자 영역(TA)을 포함할 수 있다. 제1 부화소 영역(PA1)은 제1 부화소 전극(191)의 제1 줄기전극(191a) 및 제1 가지전극(191b)이 배치되는 영역으로 정의되고, 제2 부화소 영역(PA2)은 제2 부화소 전극(192)의 제2 줄기전극(192a) 및 제2 가지전극(192b)이 배치되는 영역으로 정의될 수 있다. 스위칭 소자 영역(TA)은 제1 스위칭 소자(T1), 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3) 등이 배치되는 영역으로 정의될 수 있다. 스위칭 소자 영역(TA)은 제1 방향(Y축 방향)에서 제1 부화소 영역(PA1)과 제2 부화소 영역(PA2) 사이에 위치할 수 있다.

제1 기판(111)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 고분자 물질은 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 포함할 수 있다. 제1 기판(111)은 금속 재질의 물질을 포함할 수도 있다.

본 명세서에서, 동일한 층에 위치한다는 의미는 각 구성의 바로 아래에 위치하는 층이 서로 동일하다는 의미 또는 각 구성이 동일 레벨에 위치한다는 의미를 포함한다. 본 명세서에서, “연결”된다는 의미는 두개의 구성이 서로 물리적으로 연결되는 경우 또는 두개의 구성이 서로 물리적으로 접촉하는 경우를 의미한다. 또한 “전기적으로 연결”된다는 의미는 두개의 구성이 물리적으로 연결되는 경우뿐만 아니라 두개의 구성이 물리적으로 연결되지 않더라도 다른 도전체 등을 매개로 전기적으로 접속되는 경우를 포함한다.

제1 도전층은 제1 기판(111) 상에 위치하거나 배치될 수 있다. 제1 도전층은 스캔 라인(SL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 제3 게이트 전극(GE3)을 포함할 수 있다. 스캔 라인(SL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 제3 게이트 전극(GE3)은 서로 동일한 층에 위치하고 동일한 물질로 이루어질 수 있다. 스캔 라인(SL)은 제2 방향(X축 방향)을 따라 연장될 수 있다. 제1 게이트 전극(GE1), 제2 게이트 전극(GE2) 및 제3 게이트 전극(GE3)은 스캔 라인(SL)과 전기적으로 연결될 수 있다. 제1 게이트 전극(GE1), 제2 게이트 전극(GE2) 및 제3 게이트 전극(GE3)은 서로 연결될 수 있으나, 이에 한정되는 것은 아니다. 제1 도전층은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층은 단일막 또는 다층막 구조일 수 있다.

게이트 절연층(GI)은 제1 도전층 상에 위치할 수 있다. 게이트 절연층(GI)은 실리콘 화합물, 금속 산화물 등의 무기 절연물질을 포함할 수 있다. 예를 들어, 게이트 절연층(GI)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 또는 이들의 조합을 포함할 수 있다. 게이트 절연층(GI)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.

반도체층은 게이트 절연층(GI) 상에 위치할 수 있다. 반도체층은 제1 반도체 영역(SEM1), 제2 반도체 영역(SEM2) 및 제3 반도체 영역(SEM3)을 갖는 반도체 패턴을 포함할 수 있다.

제1 반도체 영역(SEM1)은 제1 게이트 전극(GE1)과 중첩하고, 제2 반도체 영역(SEM2)은 제2 게이트 전극(GE2)과 중첩하며, 제3 반도체 영역(SEM3)은 제3 게이트 전극(GE3)과 중첩할 수 있다. 제1 반도체 영역(SEM1), 제2 반도체 영역(SEM2) 및 제3 반도체 영역(SEM3) 각각은 중첩하는 게이트 전극에 의해 전기장이 가해지는 경우 소스 전극과 드레인 전극 사이에서 도전성이 반전되어 채널이 형성되는 영역(또는, 채널 영역)일 수 있다. 제1 반도체 영역(SEM1), 제2 반도체 영역(SEM2), 및 제3 반도체 영역(SEM3)은 하나의 패턴으로 형성될 수 있다.

일 실시예에서, 반도체층(SEM)은 비정질 실리콘, 다결정 실리콘 또는 단결정 실리콘 등 실리콘계 반도체 물질을 포함할 수 있다. 다른 실시예에서, 반도체층(SEM)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다. 다만, 이에 한정되는 것은 아니며, 반도체층(SEM)은 산화물 반도체를 포함할 수도 있다. 예를 들어, 반도체층(150)은 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수도 있다. 반도체층(150)은 ITZO(인듐, 주석, 티타늄을 포함하는 산화물)나 IGZO(인듐, 갈륨, 주석을 포함하는 산화물)를 포함할 수도 있다.

제2 도전층은 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제3 소스 전극(SE3), 제3 드레인 전극(DE3) 및 분압 기준 라인(RL)을 포함할 수 있다. 제2 도전층은 게이트 절연층(140) 및 반도체층(150) 상에 위치할 수 있다.

제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제3 소스 전극(SE3), 제3 드레인 전극(DE3) 및 분압 기준 라인(RL)은 서로 동일한 물질로 이루어질 수 있으며, 서로 동일한 층에 위치할 수 있다.

제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)은 대체로 제2 방향(DR2)을 따라 연장될 수 있으며, 제1 방향(DR1)을 따라 서로 이격 배치될 수 있다. 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)은 제1 부화소 전극(191) 및 제2 부화소 전극(192)과 중첩하여 배치될 수 있다.

제1 데이터 라인(DL1)은 제1 화소(PX1)의 제1 스위칭 소자(T1)와 제2 스위칭 소자(T2)에 전기적으로 연결되며, 제2 데이터 라인(DL2)은 제2 화소(PX2)의 제1 스위칭 소자(T1)와 제2 스위칭 소자(T2)에 전기적으로 연결될 수 있다.

분압 기준 라인(RL)에는 전압 분배를 위한 기준 전압이 인가될 수 있다. 앞서 설명한 바와 같이, 분압 기준 라인(RL)에 인가되는 기준 전압은 공통전극(CE)에 인가되는 공통전압과 다를 수 있다. 예를 들어, 분압 기준 라인(RL)에 인가되는 기준 전압의 전압 레벨은 공통전압의 전압 레벨보다 높거나 클 수 있다.

분압 기준 라인(RL)은 적어도 일부가 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)과 평행하게 배치될 수 있다. 분압 기준 라인(RL)은 제1 부화소 전극(191) 및 제2 부화소 전극(192)과 중첩하도록 배치될 수 있으며, 평면 상에서 바라보았을 때 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2) 사이에 배치될 수 있다.

제1 데이터 라인(DL1), 제2 데이터 라인(DL2) 및 분압 기준 라인(RL)은 각각 게이트 절연층(140) 바로 위에 위치하고 게이트 절연층(140)과 접촉하는 부분을 포함할 수 있다. 분압 기준 라인(RL)은 반도체 패턴과 교차할 수 있다.

제1 소스 전극(SE1)은 제1 데이터 라인(DL1)과 전기적으로 연결될 수 있으며, 반도체 패턴 상에 위치하며, 제1 반도체 영역(SEM1)과 접촉할 수 있다. 제1 소스 전극(SE1)의 타측으로 돌출된 부분은 후술하는 제2 소스 전극(SE2)과 연결되고, 제1 소스 전극(SE1)은 “U’자 형태로 구부러진 형상을 가질 수 있다.

제1 드레인 전극(DE1)은 제1 반도체 영역(SEM1) 상에 위치하며, 제1 반도체 영역(SEM1)과 접촉할 수 있다. 제1 소스 전극(SE1)과 제1 드레인 전극(DE1)은 서로 이격될 수 있다.

제2 소스 전극(SE2)은 제1 데이터 라인(DL1)과 전기적으로 연결되고, 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다. 제2 소스 전극(SE2)은 제2 반도체 영역(SEM2) 상에 위치하며, 제2 반도체 영역(SEM2)과 접촉할 수 있다. 제2 소스 전극(SE2)의 타측으로 돌출된 부분은 제1 소스 전극(SE1)과 연결되고, 전체적으로 ‘U’자 형태로 구부러진 형상을 가질 수 있다.

제2 드레인 전극(DE2)은 제2 반도체 영역(SEM2) 상에 위치하며, 제2 반도체 영역(SEM2)과 접촉할 수 있다. 제2 소스 전극(SE2)과 제2 드레인 전극(DE2)은 서로 이격될 수 있다.

제3 소스 전극(SE3)은 분압 기준 라인(RL)과 전기적으로 연결될 수 있다. 제3 소스 전극(SE3)은 제3 반도체 영역(SEM3) 상에 위치하며, 제3 반도체 영역(SEM3)과 접촉할 수 있다. 제3 소스 전극(SE3)은 분압 기준 라인(RL)의 일부일 수 있다.

제3 드레인 전극(DE3)은 제3 반도체 영역(SEMPc) 상에 위치하며, 제3 반도체 영역(SEM3)과 접촉할 수 있다. 제3 드레인 전극(DE3)는 제2 드레인 전극(DE2)와 실질적으로 동일하거나, 제2 드레인 전극(DE2)의 일부일 수 있다. 제3 소스 전극(SE3)과 제3 드레인 전극(DE3)은 서로 이격될 수 있다.

제2 도전층은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 도전층은 단일막 또는 다층막일 수 있다. 예를 들어, 제2 도전층은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.

제1 게이트 전극(GE1), 제1 반도체 영역(SEM1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)은 박막 트랜지스터인 제1 스위칭 소자(T1)를 구성할 수 있다. 또한, 제2 게이트 전극(GE2), 제2 반도체 영역(SEM2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)은 박막 트랜지스터인 제2 스위칭 소자(T2)를 구성하며, 제3 게이트 전극(GE3), 제3 반도체 영역(SEM3), 제3 소스 전극(SE3), 및 제3 드레인 전극(DE3)은 박막 트랜지스터인 제3 스위칭 소자(T3)를 구성할 수 있다.

유기층(ORL)은 제2 도전층 상에 배치될 수 있다. 유기층(ORL)은 평탄화 특성이 우수하며, 감광성(photosensitivity)을 가지는 물질을 포함할 수 있다. 제2 도전층과 유기층(ORL) 사이에는 색필터(CF)가 위치할 수 있다. 색필터(CF)의 색상은 적색, 녹색 및 청색 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.

색필터(CF) 및 유기층(ORL)에는 제1 드레인 전극(DE1)의 일부를 노출하는 제1 컨택홀(CH1) 및 제2 드레인 전극(DE2)의 일부를 노출하는 제2 컨택홀(CH2)이 형성될 수 있다.

유기층(ORL) 위에는 제3 도전층이 위치할 수 있다. 제3 도전층은 제1 부화소 전극(191) 및 제2 부화소 전극(192)을 포함할 수 있다.

제1 부화소 전극(191)은 대부분 제1 부화소 영역(PA1)에 위치할 수 있으며, 제2 부화소 전극(192)은 대부분 제2 부화소 영역(PA2)에 위치할 수 있다.

제1 부화소 전극(191)은 제1 컨택홀(CH1)을 통해 제1 드레인 전극(DE1)과 전기적으로 연결될 수 있다. 제1 부화소 전극(191)은 제1 드레인 전극(DE1)과 접촉할 수 있다. 제2 부화소 전극(192)은 제2 컨택홀(CH2)을 통해 제2 드레인 전극(DE2)과 전기적으로 연결될 수 있으며, 제2 부화소 전극(192)은 제2 드레인 전극(DE2)과 접촉할 수 있다.

제1 부화소 전극(191)은 제1 부화소 영역(PA1)에 위치하는 제1 줄기부(191a), 제1 부화소 영역(PA1)에 위치하고 제1 줄기부(191a)로부터 바깥쪽으로 뻗고 슬릿(191c)을 사이에 두고 서로 이격된 복수의 제1 가지부(191b), 제1 부화소 영역(PA1)에서 스위칭 소자 영역(TA)으로 연장된 제1 연장부(191d)를 포함할 수 있다.

제1 줄기부(191a)는 주로 제1 방향(DR1)으로 뻗는 가로 줄기부 및 주로 제2 방향(DR2)으로 뻗는 세로 줄기부를 포함하며, 제1 줄기부(191a)는 화소 전극(PE)을 부영역들, 예컨대 도메인들로 나눌 수 있다. 제1 줄기부(191a)는 십자 형상으로 제공될 수 있다. 이 경우, 제1 부화소 전극(191)은 제1 줄기부(191a)에 의해 4개의 부영역들로 나뉠 수 있다. 부영역들 각각에 위치하는 제1 가지부(191b)는 서로 뻗는 방향이 다를 수 있다. 예컨대, 도 4를 기준으로 우상방향의 부영역에 위치하는 제1 가지부(191b)는 제1 줄기부(191a)로부터 우상 방향으로 비스듬하게 뻗고, 우하방향의 부영역에 위치하는 제1 가지부(191b)는 제1 줄기부(191a)로부터 우하 방향으로 비스듬하게 뻗을 수 있다. 또한 좌상방향의 부영역에 위치하는 제1 가지부(191b)는 제1 줄기부(191a)로부터 좌상 방향으로 비스듬하게 뻗고, 좌하방향의 부영역에 위치하는 제1 가지부(191b)는 제1 줄기부(191a)로부터 좌하 방향으로 비스듬하게 뻗을 수 있다.

제1 연장부(191d)는 제1 줄기부(191a) 또는 제1 가지부(191b)로부터 스위칭 소자 영역(TA)으로 연장되어 제1 컨택홀(CH1)을 통해 제1 드레인 전극(DE1)과 접속할 수 있다.

제1 부화소 전극(191)과 유사하게, 제2 부화소 전극(192)은 제2 부화소 영역(PA2)에 위치하는 제2 줄기부(192a), 제2 부화소 영역(PA2)에 위치하고 제2 줄기부(192a)로부터 바깥쪽으로 뻗고 슬릿(192c)을 사이에 두고 서로 이격된 복수의 제2 가지부(192b), 제2 부화소 영역(PA2)에서 스위칭 소자 영역(TA)으로 연장된 제2 연장부(192d)를 포함할 수 있다.

제2 줄기부(192a), 제2 가지부(192b) 및 제2 연장부(192d)는, 제1 줄기부(191a), 제1 가지부(191b) 및 제1 연장부(191d)와 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.

제3 도전층은 투명 도전 산화물(transparent conductive oxide)로 형성될 수 있다.

한편, 제1 도전층은 제1 유지라인(127) 및 제2 유지라인(128)을 더 포함할 수 있다. 제1 유지 라인(127) 및 제2 유지 라인(128)에는 유지전압이 인가될 수 있으며, 유지전압은 공통전극(CE)에 인가되는 공통전압과 동일할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 유지전압은 분압 기준 라인(RL)에 제공되는 전압과 다른 전압 레벨을 가질 수 있다.

제1 유지 라인(127) 및 제2 유지 라인(128)은 스캔 라인(SL)과 동일한 물질로 이루어지고, 동일한 층에 위치할 수 있다.

제1 유지 라인(127)은 스캔 라인(SL)과 실질적으로 동일한 제1 방향(DR1)으로 뻗은 제1 부분(1271), 제1 부분(1271)에서 제2 방향(DR2)으로 연장되고 제1 부화소 전극(191)의 일측에 인접 배치된 제2 부분(1273), 제1 부분(1271)에서 제2 방향(DR2)으로 연장되고 제1 부화소 전극(191)의 타측에 인접 배치된 제3 부분(1275) 및 제1 부분(1271)에서 돌출된 제4 부분(1277)을 포함할 수 있다.

제1 유지 라인(127)의 제2 부분(1273) 및 제3 부분(1275)은 제1 부화소 전극(191)과 중첩하지 않을 수 있다. 제2 부분(1273) 및 제3 부분(1275)은 제1 부화소 전극(191)의 양측에서의 광투과를 막는 차광패턴으로 기능할 수 있다.

제1 유지 라인(127)의 제4 부분(1277)은 제1 드레인 전극(DE1)의 확장부(DE11)와 중첩하며, 제1 부화소 영역(PA1)에서 유지 커패시턴스를 형성할 수 있다.

제1 유지 라인(127)과 유사하게, 제2 유지 라인(128)은 스캔 라인(SL)과 실질적으로 동일한 제1 방향(DR1)으로 뻗은 제5 부분(1281), 제5 부분(1281)에서 제2 방향(DR2)으로 연장되고 제2 부화소 전극(192)의 일측(예컨대 도면을 기준으로 좌측)에 인접 배치된 제6 부분(1283), 제5 부분(1281)에서 제2 방향(DR2)으로 연장되고 제2 부화소 전극(192)의 타측(예컨대, 도면을 기준으로 우측)에 인접 배치된 제7 부분(1285) 및 제5 부분(1281)에서 돌출된 제8 부분(1287)을 포함할 수 있다.

제6 부분(1283) 및 제7 부분(1285)은 제2 부화소 전극(192)과 중첩하지 않을 수 있다. 제6 부분(1283) 및 제3 부분(1285)은 제2 부화소 전극(192)의 양측에서의 광투과를 막는 차광패턴으로 기능할 수 있다.

제2 유지 라인(128)의 제8 부분(1287)은 제2 부화소 전극(192)과 부분적으로 중첩하여 제2 부화소 영역(PA2)에서 유지 커패시턴스를 형성할 수 있다.

한편, 제3 도전층은 차폐 전극들을 더 포함할 수 있다. 차폐 전극들은 제1 부화소 전극(191) 및 제2 부화소 전극(192)과 동일한 층에 위치하고 동일한 물질로 이루어질 수 있다.

제2 기판(112) 상에는 차광부재(BM), 오버코트층(OCL), 및 공통전극(CE)이 배치될 수 있다.

제2 기판(112)은 제1 기판(111)과 유사하게 절연 기판일 수 있다. 또한, 제2 기판(112)은 고내열성을 갖는 고분자 또는 플라스틱을 포함할 수도 있다. 제2 기판(112)은 가요성을 가질 수도 있다.

제1 기판(111)을 향하는 제2 기판(112)의 일면에는 차광부재(BM)가 위치할 수 있다. 차광부재(BM)는 스위칭 소자 영역(TA)과 중첩할 수 있다. 차광부재(BM)는 블랙 카본(black carbon) 등의 차광성 안료 또는 크롬(Cr) 등의 불투명 물질을 포함할 수 있으며, 감광성 유기 물질을 포함할 수 있다. 다만 이에 한정되는 것은 아니며, 예를 들어, 차광부재(BM)는 제1 기판(100)에 위치할 수도 있다.

오버코트층(OCL)은 제2 기판(112)의 일면 상에 형성되어 차광부재(BM)를 덮을 수 있다. 오버코트층(OCL)은 차광부재(BM)에 의해 형성된 단차를 평탄화 할 수 있다. 오버코트층(OCL)은 생략될 수도 있다.

오버코트층(OCL) 상에는 공통전극(CE)이 위치할 수 있다. 오버코트층(OCL)이 생략되는 경우, 공통전극(CE)은 제2 기판(112) 및 차광부재(BM) 위에 위치할 수 있다. 공통전극(CE)은 ITO, IZO 등과 같은 투명 도전 물질로 이루어질 수 있다. 공통전극(CE)은 제2 기판(112)의 전면에 걸쳐 전체적으로 형성될 수 있다. 공통전극(CE)에는 공통 전압이 인가되고, 제1 부화소 전극(191) 및 제2 부화소 전극(192)과 함께 전계를 형성할 수 있다. 이 경우, 전계의 크기에 따라 액정층(300)내의 액정분자들의 배열이 변화되어 광 투과율이 제어될 수 있다.

액정층(300)은 유전율 이방성을 가지는 액정 분자들을 포함할 수 있다. 제1 기판(100)과 제2 기판(200) 사이에 전계가 인가되는 경우, 액정 분자들은 제1 기판(100)과 제2 기판(200) 사이에서 특정 방향으로 회전함으로써 액정층(300)을 통과하는 광의 위상 지연값을 조절할 수 있다. 액정 분자들의 회전에 의해 위상 지연값이 얼마나 달라지느냐에 따라 편광된 빛(예를 들어, 하부 편광 부재를 통과한 빛)이 상부 편광 부재(출사측에 배치되며, 예를 들어 제2 기판의 외측 표면에 부착될 수 있음)를 통과하는 양이 달라지며, 이를 통해 투과율을 제어할 수 있다.

도 6은 도 2의 표시 패널의 제1 스캔 구동부의 일 예를 보여주는 예시도면이다.

도 6을 참조하면, 제1 스캔 구동부(GD1)에는 제1 스타트 신호가 인가되는 제1 스타트 신호 라인(STL1), 복수의 클럭 신호들이 인가되는 복수의 클럭 라인들(CLS)이 배치된다. 제1 스타트 신호와 복수의 클럭 신호들은 제1 스캔 제어 라인들(SCLS1)을 통해 공급되는 제1 스캔 제어 신호에 해당한다.

제1 스캔 구동부(GD1)는 스캔 라인들(S1~Sn)에 각각 접속된 복수의 스테이지들(ST1~STn)을 포함한다. 도 5에서는 설명의 편의를 위해 제1 내지 제4 스캔 라인들(S1~S4)에 접속된 제1 내지 제4 스테이지들(ST1~ST4)과 제n-3 내지 제n 스테이지들(STn-3~STn)만을 도시하였다.

이하의 설명에서, "전단 스테이지"는 기준이 되는 스테이지의 앞에 위치한 스테이지를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 뒤에 위치한 스테이지를 지시한다. 예를 들어, 제3 스테이지(ST3)의 전단 스테이지들은 제1 및 제2 스테이지들(ST1, ST2)을 지시하고, 제3 스테이지(ST3)의 후단 스테이지들은 제4 내지 제n 스테이지들(ST4~STn)을 지시한다.

스테이지들(ST1~STn) 각각은 스타트 단자(ST), 후단 캐리신호 입력단자(NT), 적어도 하나의 클럭 단자(CT), 및 출력단자(OT)를 포함한다.

스테이지들(ST1~STn) 각각의 스타트 단자(ST)는 제1 스타트 신호라인(STL1) 또는 전단 스테이지의 출력 단자(OT)에 접속될 수 있다. 스테이지들(ST1~STn) 각각의 스타트 단자(ST)에는 제1 스타트 신호라인(STL1)의 제1 스타트 신호, 또는 전단 스테이지의 출력단자(OT)의 출력신호가 입력될 수 있다. 도 6에서는 전단 스테이지의 출력 단자(OT)가 두 번째 전단 스테이지의 출력 단자(OT)인 것을 예시하였으나, 이에 한정되지 않는다.

스테이지들(ST1~STn) 각각의 후단 캐리신호 입력단자(NT)는 후단 스테이지의 출력 단자(OT)에 접속될 수 있다. 제k 스테이지(STk)의 후단 캐리신호 입력단자(NT)에는 후단 스테이지의 출력단자(OT)의 출력신호가 후단 캐리신호로 입력될 수 있다. 도 6에서는 전단 스테이지의 출력 단자(OT)가 세 번째 후단 스테이지의 출력 단자(OT)인 것을 예시하였으나, 이에 한정되지 않는다.

스테이지들(ST1~STn) 각각의 클럭 단자(CT)는 복수의 클럭 라인들(CLS) 중 어느 하나에 접속된다. 복수의 클럭 라인들(CLS)에는 순차적으로 위상이 지연되는 복수의 클럭 신호들이 인가될 수 있다. 복수의 클럭 신호들은 게이트 오프 전압과 게이트 온 전압 사이에서 스윙할 수 있다.

스테이지들(ST1~STn)의 클럭 단자(CT)에는 복수의 클럭 라인들(CLS)이 교대로 접속될 수 있다. 예를 들어, 제1 스테이지(ST1)의 클럭 단자(CT)는 제1 클럭 신호가 인각되는 제1 클럭 라인에 접속되고, 제2 스테이지(ST2)의 클럭 단자(CT)는 제2 클럭 신호가 인가되는 제2 클럭 라인(CL2)에 접속되며, 제3 스테이지(ST3)의 클럭 단자(CT)는 제3 클럭 신호가 인가되는 제3 클럭 라인에 접속될 수 있다.

스테이지들(ST1~STn) 각각의 출력단자(OT)는 스캔 라인에 접속되어 스캔 신호를 출력한다.

도 6에 도시된 실시예에 의하면, 제1 스캔 구동부(GD1)는 제1 스테이지(ST1)에 스타트 신호가 인가되므로, 스테이지들(ST1~STn)은 제1 스테이지(ST1)부터 제n 스테이지(STn)까지 순차적으로 스캔 신호를 출력할 수 있다.

도 7에 도시된 표시 패널(110)의 제2 스캔 구동부(GD2)는 도 6을 결부하여 설명한 제1 스캔 구동부(GD1)와 실질적으로 동일하므로, 표시 패널(110)의 제2 스캔 구동부(GD2)에 대한 설명은 생략한다.

도 8은 도 6의 스테이지의 일 예를 보여주는 예시도면이다.

도 8을 참조하면, 스테이지들(ST1~STn) 각각은 풀-업 노드(NQ), 풀-다운 노드(NQB), 풀-업 노드(NQ)가 게이트 온 전압을 갖는 경우 턴-온되는 풀-업 트랜지스터(TU), 풀-다운 노드(NQB)가 게이트 온 전압을 갖는 경우 턴-온되는 풀-다운 트랜지스터(TD), 및 풀-업 노드(NQ)와 풀-다운 노드(NQB)의 충방전을 제어하기 위한 노드 제어부(NC)를 포함한다.

노드 제어부(NC)는 스타트 신호 또는 전단 스테이지의 출력 신호가 입력되는 스타트 단자(STT), 후단 스테이지의 출력 신호가 입력되는 리셋 단자(RT), 및 게이트 오프 전압이 인가되는 게이트 오프 전압 단자(VSST)에 접속될 수 있다. 도 8에서는 스테이지들(ST1~STn) 각각이 하나의 게이트 오프 전압 단자(VSST)를 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 노드 제어부(NC)는 두 개의 게이트 오프 전압 단자(VSST)들을 포함할 수 있다.

노드 제어부(NC)는 스타트 단자(STT)로 입력되는 스타트 신호 또는 전단 스테이지의 출력 신호에 따라 풀-업 노드(NQ)와 풀-다운 노드(NQB)의 충방전을 제어한다. 노드 제어부(NC)는 스테이지(STA)의 출력을 안정적으로 제어하기 위해 풀-업 노드(NQ)가 게이트 온 전압을 갖는 경우 풀-다운 노드(NQB)가 게이트 오프 전압을 갖도록 하고, 풀-다운 노드(NQB)가 게이트 온 전압을 갖는 경우 풀-업 노드(NQ)가 게이트 오프 전압을 갖도록 한다. 이를 위해, 노드 제어부(NC)는 복수의 트랜지스터들을 포함할 수 있다.

풀-업 트랜지스터(TU)는 풀-업 노드(NQ)가 풀-업되는 경우, 즉 풀-업 노드(NQ)가 게이트 온 전압을 갖는 경우 턴-온되어 클럭 단자(CT)로 입력되는 클럭 신호를 출력 단자(OT)로 출력한다. 풀-다운 트랜지스터(TD)는 풀-업 노드(NQ)가 풀-다운되는 경우, 예를 들어 풀-다운 노드(NQB)가 게이트 온 전압을 갖는 경우 턴-온되어 게이트 오프 전압 단자(VGLT)의 게이트 오프 전압을 출력 단자(OT)로 출력한다.

스테이지들(ST1~STn) 각각의 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 노드 제어부(NC)의 복수의 트랜지스터들은 박막 트랜지스터(thin film transistor)로 형성될 수 있다.

도 9는 도 2의 A 영역을 상세히 보여주는 평면도이다. 도 10은 도 9의 Ⅱ-Ⅱ’의 일 예를 보여주는 단면도이다.

도 9를 참조하면, 표시 패널(110)의 상측 끝단에는 제1 패드(DP1)들이 배치될 수 있다. 제1 패드(DP1)들은 제1 팬 아웃 라인(FL1)들, 제1 유지 전압 라인(VCT1), 제1 스캔 제어 라인들(SCLS1), 및 공통 전압 라인(VCOML)에 연결될 수 있다.

제1 스캔 제어 라인들(SCLS1)은 도 10과 같이 스캔 라인(SL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 및 제3 게이트 전극(GE3)과 동일한 제1 도전층으로 형성될 수 있다. 제1 팬 아웃 라인(FL1)들, 제1 유지 전압 라인(FL1), 및 공통 전압 라인(VCOML)은 도 10과 같이 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제3 소스 전극(SE3), 제3 드레인 전극(DE3) 및 분압 기준 라인(RL)과 동일한 제2 도전층으로 형성될 수 있다.

제1 팬 아웃 라인(FL1)들은 제1 데이터 영역(DA1)의 데이터 라인들에 연결될 수 있다. 제1 팬 아웃 라인(FL1)의 길이는 제1 데이터 영역(DA1)의 좌측 또는 우측에서 제1 데이터 영역(DA1)의 중앙으로 갈수록 짧아질 수 있다.

이하에서는 설명의 편의를 위해 제1 데이터 영역(DA1)의 좌측 또는 우측에 배치된 제1 팬 아웃 라인(FL1)을 제1’ 팬 아웃 라인(FL1’)으로 정의하고, 제1 데이터 영역(DA1)의 중앙에 배치된 제1 팬 아웃 라인(FL1)을 제1” 팬 아웃 라인(FL1”)으로 정의한다. 제1’ 팬 아웃 라인(FL1’)의 길이와 제1” 팬 아웃 라인(FL1”)의 길이 간의 차이가 작을수록 제1 팬 아웃 영역(FA1)의 제1 방향(Y축 방향)의 길이는 짧아질 수 있다. 도 2와 같이 제1-1 연성 필름(1221)의 폭(W1)과 제1 데이터 영역들(DA1)의 폭(W3) 간의 차이가 작을수록 제1’ 팬 아웃 라인(FL1’)의 길이와 제1” 팬 아웃 라인(FL1”)의 길이 간의 차이는 작아질 수 있다.

제1’ 팬 아웃 라인(FL1’)의 길이와 제1” 팬 아웃 라인(FL1”)의 길이 간의 차이가 큰 경우, 제1’ 팬 아웃 라인(FL1’)의 저항과 제1” 팬 아웃 라인(FL1”)의 저항 간에 차이가 발생할 수 있다. 제1’ 팬 아웃 라인(FL1’)의 저항과 제1” 팬 아웃 라인(FL1”)의 저항 간의 차이를 최소화하기 위해, 도 10과 같이 제1’ 팬 아웃 라인(FL1’)은 직선으로 곧게 형성되는 반면에, 도 11과 같이 제1” 팬 아웃 라인(FL1”)은 구불구불하게(winding) 형성될 수 있다.

제1 스캔 제어 라인들(SCLS1)은 제1 게이트 오프 신호 라인(VSL1), 제1 스타트 신호 라인(STL1), 제2 게이트 오프 신호 라인(VSL2), 및 복수의 제1 클럭 신호 라인들(CL11~CL1p, p는 2 이상의 정수)을 포함할 수 있다.

제1 유지 전압 라인(VCT1)은 제1 게이트 오프 신호 라인(VSL1)과 제1 스캔 구동부(GD1) 사이에 배치될 수 있다. 제1 유지 전압 라인(VCT1)은 도 5에 도시된 제1 유지 라인(127) 및 제2 유지 라인(128)에 접속될 수 있다.

공통 전압 라인(VCOML)은 복수의 클럭 신호 라인들(CL11~CL1p)의 좌측에 배치될 수 있다. 공통 전압 라인(VCOML)에는 공통 전압이 인가될 수 있다.

도 13은 도 2의 B 영역을 상세히 보여주는 평면도이다. 도 14는 도 13의 Ⅲ-Ⅲ’의 일 예를 보여주는 단면도이다.

도 13 및 도 14를 참조하면, 표시 패널(110)의 상측 끝단에는 제1 패드(DP1)들이 배치될 수 있다. 제1 패드(DP1)들은 제23 팬 아웃 라인(FL23)들, 제2 유지 전압 라인(VCT2), 제2 스캔 제어 라인들(SCLS2), 및 공통 전압 라인(VCOML)에 연결될 수 있다.

제2 스캔 제어 라인들(SCLS2)은 도 14와 같이 스캔 라인(SL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 및 제3 게이트 전극(GE3)과 동일한 제1 도전층으로 형성될 수 있다. 제23 팬 아웃 라인(FL23)들, 제2 유지 전압 라인(VCT2), 및 공통 전압 라인(VCOML)은 도 14와 같이 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제3 소스 전극(SE3), 제3 드레인 전극(DE3) 및 분압 기준 라인(RL)과 동일한 제2 도전층으로 형성될 수 있다.

제23 팬 아웃 라인(FL23)들은 제23 데이터 영역(DA23)의 데이터 라인들에 연결될 수 있다. 제23 팬 아웃 라인(FL23)들은 도 9 내지 도 12를 결부하여 설명한 제1 팬 아웃 라인(FL1)들과 실질적으로 동일하므로, 제23 팬 아웃 라인(FL23)들에 대한 설명은 생략한다.

제2 스캔 제어 라인들(SCLS2)은 제3 게이트 오프 신호 라인(VSL3), 제2 스타트 신호 라인(STL2), 제4 게이트 오프 신호 라인(VSL4), 및 복수의 제2 클럭 신호 라인들(CL21~CL2p)을 포함할 수 있다.

제2 유지 전압 라인(VCT2)은 제3 게이트 오프 신호 라인(VSL3)과 제2 스캔 구동부(GD2) 사이에 배치될 수 있다. 제2 유지 전압 라인(VCT2)은 도 5에 도시된 제1 유지 라인(127) 및 제2 유지 라인(128)에 접속될 수 있다.

공통 전압 라인(VCOML)은 복수의 제2 클럭 신호 라인들(CL21~CL2p)의 우측에 배치될 수 있다. 공통 전압 라인(VCOML)에는 공통 전압이 인가될 수 있다.

도 13과 같이 제2 스캔 구동부(GD2)와 제23 데이터 영역(DA23) 사이에는 제24 데이터 영역(DA24)이 배치되므로, 제2 스캔 제어 라인들(SCLS2)은 제24 데이터 영역(DA24)의 상측을 통해 제23 팬 아웃 영역(FA23)에 배치된 제1 패드(DP1)들에 접속된다. 이에 비해, 도 9와 같이 제1 스캔 구동부(GD1)와 제1 데이터 영역(DA1)은 서로 인접하게 배치된다. 따라서, 제2 스캔 제어 라인들(SCLS2) 각각의 길이는 제1 스캔 제어 라인들(SCLS1) 각각의 길이보다 길 수 있다.

한편, 도 2를 참조하면, 제2-1 연성 필름(1241)은 표시 패널(110)의 하측에 배치된 제1 더미 패드들에 접속되는 제1 더미 리드 패드들을 포함할 수 있다. 표시 패널(110)의 제1 더미 패드들의 개수는 제1-1 연성 필름(1221)에서 제1 스캔 제어 라인들(SCLS1)에 연결되는 제1 패드들의 개수와 동일할 수 있다.

또한, 제2-12 연성 필름(1252)은 표시 패널(110)의 하측에 배치된 제2 더미 패드들에 접속되는 제2 더미 리드 패드들을 포함할 수 있다. 표시 패널(110)의 제2 더미 패드들의 개수는 제1-12 연성 필름(1232)에서 제2 스캔 제어 라인들(SCLS2)에 연결되는 제1 패드들의 개수와 동일할 수 있다.

제1 스캔 제어 라인들(SCLS1)에 접속되는 제1 패드들, 제2 스캔 제어 라인들(SCLS2)에 접속되는 제2 패드들, 제1 더미 패드들, 및 제2 더미 패드들로 인하여, 제1 데이터 영역(DA1)의 데이터 라인들의 개수, 제2 데이터 영역(DA2)의 데이터 라인들의 개수, 제23 데이터 영역(DA23)의 데이터 라인들의 개수, 및 제24 데이터 영역(DA24)의 데이터 라인들의 개수는 동일할 수 있다. 제3 내지 제22 데이터 영역들(DA3~DA22) 각각의 데이터 라인들의 개수는 서로 동일할 수 있다. 이때, 제1, 제2, 제23, 및 제24 데이터 영역들(DA1, DA2, DA23, DA24) 각각의 데이터 라인들의 개수는 제3 내지 제22 데이터 영역들(DA3~DA22) 각각의 데이터 라인들의 개수보다 적을 수 있다.

도 15는 도 1의 표시 패널, 제1 연성 필름들, 제2 연성 필름들을 보여주는 평면도이다.

도 15에 도시된 실시예는 제2 스캔 제어 라인들(SCLS2)이 제2 스캔 구동부(SD2)와 제2-12 연성 필름(1252)에 전기적으로 연결된 것에서 도 2에 도시된 실시예와 차이점이 있다. 도 15에서는 도 2에 도시된 실시예와 중복된 설명은 생략한다.

도 16은 도 15의 C 영역을 상세히 보여주는 평면도이다.

도 16을 참조하면, 표시 패널(110)의 하측 끝단에는 제2 패드(DP2)들이 배치될 수 있다. 제2 패드(DP2)들은 제24 팬 아웃 라인(FL24)들, 제2 유지 전압 라인(VCT2), 제2 스캔 제어 라인들(SCLS2), 및 공통 전압 라인(VCOML)에 연결될 수 있다.

제2 스캔 제어 라인들(SCLS2)은 도 14와 같이 스캔 라인(SL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 및 제3 게이트 전극(GE3)과 동일한 제1 도전층으로 형성될 수 있다. 제24 팬 아웃 라인(FL24)들, 제2 유지 전압 라인(VCT2), 및 공통 전압 라인(VCOML)은 도 14와 같이 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제3 소스 전극(SE3), 제3 드레인 전극(DE3) 및 분압 기준 라인(RL)과 동일한 제2 도전층으로 형성될 수 있다.

제24 팬 아웃 라인(FL24)들은 제24 데이터 영역(DA24)의 데이터 라인들에 연결될 수 있다. 제24 팬 아웃 라인(FL24)들은 도 9 내지 도 12를 결부하여 설명한 제1 팬 아웃 라인(FL1)들과 실질적으로 동일하므로, 제24 팬 아웃 라인(FL24)들에 대한 설명은 생략한다.

도 16과 같이 제2 스캔 구동부(GD2)와 제24 데이터 영역(DA24)은 서로 인접하게 배치되고, 제1 스캔 구동부(GD1)와 제1 데이터 영역(DA1)은 서로 인접하게 배치된다. 따라서, 제2 스캔 제어 라인들(SCLS2) 각각의 길이는 제1 스캔 제어 라인들(SCLS1) 각각의 길이와 실질적으로 동일할 수 있다.

한편, 도 15를 참조하면, 제2-1 연성 필름(1241)은 표시 패널(110)의 하측에 배치된 제1 더미 패드들에 접속되는 제1 더미 리드 패드들을 포함할 수 있다. 표시 패널(110)의 제1 더미 패드들의 개수는 제1-1 연성 필름(1221)에서 제1 스캔 제어 라인들(SCLS1)에 연결되는 제1 패드들의 개수와 동일할 수 있다.

또한, 제1-12 연성 필름(1232)은 표시 패널(110)의 상측에 배치된 제2 더미 패드들에 접속되는 제2 더미 리드 패드들을 포함할 수 있다. 표시 패널(110)의 제2 더미 패드들의 개수는 제2-12 연성 필름(1252)에서 제2 스캔 제어 라인들(SCLS2)에 연결되는 제2 패드들의 개수와 동일할 수 있다.

한편, 도 15에 도시된 실시예에서 제1 스캔 구동부(GD1)와 제2 스캔 구동부(GD2)는 도 6과 도 7을 결부하여 설명한 바와 실질적으로 동일하다. 제2 스캔 구동부(GD2)는 표시 패널(110)의 하측에서 제2 스캔 제어 라인들(SCLS2)에 접속되더라도, 제1 스테이지(ST1)에 스타트 신호가 인가되므로, 스테이지들(ST1~STn)은 제1 스테이지(ST1)부터 제n 스테이지(STn)까지 순차적으로 스캔 신호를 출력할 수 있다.

도 17은 일 실시예에 따른 표시 장치를 보여주는 사시도들이다.

도 17에 도시된 실시예는 제1 타이밍 제어 회로(171)가 배치된 제1 제어 회로 보드(161)가 제1 케이블(150)들을 통해 제1 소스 회로 보드(140)들에 연결되고, 제2 타이밍 제어 회로(172)가 배치된 제2 제어 회로 보드(162)가 제2 케이블(153)들을 통해 제2 소스 회로 보드(141)들에 연결되는 것에서 도 1에 도시된 실시예와 차이점이 있다. 도 17에서는 도 1에 도시된 실시예와 중복된 설명은 생략하고, 도 1에 도시된 실시예와 차이점 위주로 설명한다.

도 17을 참조하면, 제1 소스 구동 회로(121)들 각각은 제1 타이밍 제어 회로(171)의 제1 소스 제어 신호에 따라 제1 디지털 비디오 데이터를 아날로그 데이터 전압들로 변환하여 제1 연성 필름(122)을 통해 표시 패널(110)의 데이터 라인들에 출력한다. 제2 소스 구동 회로(123)들 각각은 제2 타이밍 제어 회로(172)의 제2 소스 제어 신호에 따라 제2 디지털 비디오 데이터를 아날로그 데이터 전압들로 변환하여 제2 연성 필름(124)을 통해 표시 패널(110)의 데이터 라인들에 출력한다.

제1 소스 회로 보드(140)들 각각은 제1 케이블(150)들을 통해 제1 제어 회로 보드(161)에 연결될 수 있다. 제2 소스 회로 보드(141)들 각각은 제2 케이블(153)들을 통해 제2 제어 회로 보드(162)에 연결될 수 있다.

제1 제어 회로 보드(161)는 제1 케이블(150)들을 통해 제1 소스 회로 보드(140)들에 연결될 수 있다. 제1 제어 회로 보드(161)는 제1 케이블(150)들에 연결되는 제2 커넥터(152)들을 포함할 수 있다.

제2 제어 회로 보드(162)는 제2 케이블(153)들을 통해 제2 소스 회로 보드(141)들에 연결될 수 있다. 제2 제어 회로 보드(162)는 제2 케이블(153)들에 연결되는 제4 커넥터(155)들을 포함할 수 있다.

제1 제어 회로 보드(161)와 제2 제어 회로 보드(162)는 연성 인쇄 회로 보드 또는 인쇄 회로 보드일 수 있다.

도 1에서는 4 개의 제1 케이블(150)들이 제1 소스 회로 보드(140)들과 제1 제어 회로 보드(161)를 연결하며, 4 개의 제2 케이블(153)들이 제2 소스 회로 보드(141)들과 제2 제어 회로 보드(162)를 연결하는 것을 예시하였으나, 본 명세서에서 제1 케이블(150)들의 개수와 제2 케이블(153)들의 개수는 이에 한정되지 않는다.

제1 제어 회로 보드(161)에는 제1 타이밍 제어 회로(171)가 배치될 수 있다. 제1 타이밍 제어 회로(171)는 집적 회로로 형성될 수 있다. 제1 타이밍 제어 회로(171)는 시스템 회로 보드의 시스템 온 칩으로부터 제1 디지털 비디오 데이터와 제1 타이밍 신호들을 입력 받을 수 있다. 제1 타이밍 제어 회로(171)는 제1 타이밍 신호들에 따라 제1 소스 구동 회로(121)들의 타이밍을 제어하기 위한 제1 소스 제어 신호를 생성할 수 있다.

제2 제어 회로 보드(162)에는 제2 타이밍 제어 회로(172)가 배치될 수 있다. 제2 타이밍 제어 회로(172)는 집적 회로로 형성될 수 있다. 제2 타이밍 제어 회로(172)는 시스템 회로 보드의 시스템 온 칩으로부터 제2 디지털 비디오 데이터와 제2 타이밍 신호들을 입력 받을 수 있다. 제2 타이밍 제어 회로(172)는 제2 타이밍 신호들에 따라 제2 소스 구동 회로(123)들의 타이밍을 제어하기 위한 제2 소스 제어 신호를 생성할 수 있다.

제1 스캔 구동부(SD1)와 제2 스캔 구동부(SD2)가 도 3과 같이 제1 연성 필름(122)들을 통해 제1 스캔 제어 신호들을 입력 받는 경우, 제1 타이밍 제어 회로(171)는 타이밍 신호들에 따라 제1 스캔 구동부의 타이밍을 제어하기 위한 제1 스캔 제어 신호를 생성할 수 있다.

제1 스캔 구동부(SD1)가 도 15와 같이 제1 연성 필름(122)을 통해 제1 스캔 제어 신호들을 입력 받고, 제2 스캔 구동부(SD2)가 제2 연성 필름(124)을 통해 제2 스캔 제어 신호들을 입력 받을 수 있다. 이 경우, 제1 타이밍 제어 회로(171)는 타이밍 신호들에 따라 제1 스캔 구동부의 타이밍을 제어하기 위한 제1 스캔 제어 신호를 생성할 수 있다. 또한, 제2 타이밍 제어 회로(172)는 타이밍 신호들에 따라 제2 스캔 구동부의 타이밍을 제어하기 위한 제2 스캔 제어 신호를 생성할 수 있다.

제1 제어 회로 보드(161)와 제2 제어 회로 보드(162)는 제3 케이블(156)을 통해 서로 연결될 수 있다. 제1 제어 회로 보드(161)는 제3 케이블(156)에 연결되는 제5 커넥터(157)를 포함하고, 제2 제어 회로 보드(162)는 제3 케이블(156)에 연결되는 제6 커넥터(158)를 포함할 수 있다.

제1 타이밍 제어 회로(171)와 제2 타이밍 제어 회로(172)는 타이밍 동기화를 위해 제3 케이블(156)을 통해 타이밍 동기 신호를 송신할 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

10: 표시 장치 110: 표시 패널
121: 제1 소스 구동 회로 122: 제1 연성 필름
123: 제2 소스 구동 회로 124: 제2 연성 필름
140: 제1 소스 회로 보드 141: 제2 소스 회로 보드
150: 제1 케이블 153: 제2 케이블
160: 제어 회로 보드 170: 타이밍 제어 회로

Claims

제1 방향으로 연장된 데이터 라인들과 상기 제1 방향과 교차하는 제2 방향으로 분할된 복수의 데이터 영역들을 포함하는 표시 영역을 갖는 표시 패널;
상기 표시 패널의 제1 측에 배치되는 제1 연성 필름들; 및
상기 제1 방향에서 상기 표시 패널의 상기 제1 측의 반대측인 제2 측에 배치되는 제2 연성 필름들을 구비하고,
상기 제1 연성 필름들은 복수의 데이터 영역들 중 기수 데이터 영역들의 데이터 라인들에 전기적으로 연결되고, 상기 제2 연성 필름들은 상기 복수의 데이터 영역들 중 우수 데이터 영역들의 데이터 라인들에 전기적으로 연결되는 표시 장치.
제1 항에 있어서,
상기 제1 연성 필름들 중 어느 한 제1 연성 필름의 상기 제2 방향의 폭은 상기 제1 연성 필름에 전기적으로 연결된 기수 데이터 영역의 상기 제2 방향의 폭보다 큰 표시 장치.
제1 항에 있어서,
상기 제2 연성 필름들 중 어느 한 제2 연성 필름의 상기 제2 방향의 폭은 상기 제2 연성 필름에 전기적으로 연결된 우수 데이터 영역의 상기 제2 방향의 폭보다 큰 표시 장치.
제1 항에 있어서,
상기 복수의 데이터 영역들 중에서 서로 인접한 두 개의 데이터 영역들의 데이터 라인들에 전기적으로 연결된 제1 연성 필름과 제2 연성 필름은 상기 제1 방향에서 서로 부분적으로 중첩하는 표시 장치.
제1 항에 있어서,
상기 복수의 데이터 영역들 중에서 서로 인접한 두 개의 데이터 영역들의 데이터 라인들에 전기적으로 연결된 제1 연성 필름과 제2 연성 필름의 상기 제1 방향에서의 중첩 면적은 비중첩 면적보다 작은 표시 장치.
제1 항에 있어서,
상기 제1 연성 필름들 상에 각각 배치되는 제1 소스 구동 회로들; 및
상기 제2 연성 필름들 상에 각각 배치되는 제2 소스 구동 회로들을 더 구비하는 표시 장치.
제6 항에 있어서,
상기 제1 소스 구동 회로들은 상기 제1 방향에서 상기 기수 데이터 영역들에 중첩하고,
상기 제2 소스 구동 회로들은 상기 제1 방향에서 상기 우수 데이터 영역들에 중첩하며,
상기 제1 소스 구동 회로들과 상기 제1 방향에서 상기 제2 소스 구동 회로들과 중첩하지 않는 표시 장치.
제1 항에 있어서,
상기 표시 패널의 제3 측에 인접하게 배치된 제1 스캔 구동부; 및
상기 표시 패널의 상기 제3 측의 반대측인 제4 측에 인접하게 배치되는 제2 스캔 구동부를 더 구비하고,
상기 표시 패널은,
상기 제1 스캔 구동부 및 상기 제2 스캔 구동부와 전기적으로 연결되며, 상기 제2 방향으로 연장된 스캔 라인들;
상기 스캔 라인들과 상기 데이터 라인들의 교차에 의해 정의되는 영역들에 배치되는 화소들;
상기 제1 스캔 구동부과 제1 스캔 패드들을 연결하는 제1 스캔 제어 신호 라인들; 및
상기 제2 스캔 구동부와 제2 스캔 패드들을 연결하는 제2 스캔 제어 신호 라인들을 더 포함하는 표시 장치.
제8 항에 있어서,
상기 제1 연성 필름들 중에서 상기 표시 패널의 제3 측에 인접하게 배치된 제1 연성 필름은 상기 제1 스캔 패드들에 전기적으로 연결되며,
상기 제1 연성 필름들 중에서 상기 표시 패널의 제4 측에 인접하게 배치된 제1 연성 필름은 상기 제2 스캔 패드들에 전기적으로 연결되는 표시 장치.
제9 항에 있어서,
상기 제1 스캔 제어 신호 라인들 각각의 길이는 상기 제2 스캔 제어 신호 라인들 각각의 길이보다 짧은 표시 장치.
제10 항에 있어서,
상기 기수 데이터 영역들 중 상기 표시 패널의 상기 제3 측에 인접하는 기수 데이터 영역은 상기 우수 데이터 영역들 중 상기 표시 패널의 상기 제3 측에 인접하는 우수 데이터 영역보다 상기 제1 스캔 구동부에 가깝게 배치되고,
상기 기수 데이터 영역들 중 상기 표시 패널의 상기 제4 측에 인접하는 기수 데이터 영역은 상기 우수 데이터 영역들 중 상기 표시 패널의 상기 제4 측에 인접하는 우수 데이터 영역보다 상기 제2 스캔 구동부에 멀리 배치되는 표시 장치.
제10 항에 있어서,
상기 제1 스캔 구동부는 상기 표시 패널의 상기 제1 측에서 제2 측 방향으로 상기 스캔 라인들에 스캔 신호들을 순차적으로 출력하는 표시 장치.
제9 항에 있어서,
상기 표시 패널은 상기 제1 스캔 구동부에 인접하게 배치되는 제1 더미 패드들을 더 포함하고,
상기 제2 연성 필름들 중에서 상기 표시 패널의 제3 측에 인접하게 배치된 제2 연성 필름은 상기 제1 더미 패드들에 접속되는 표시 장치.
제9 항에 있어서,
상기 표시 패널은 상기 제2 스캔 구동부에 인접하게 배치되는 제2 더미 패드들을 더 포함하고,
상기 제2 연성 필름들 중에서 상기 표시 패널의 제4 측에 인접하게 배치된 제2 연성 필름은 상기 제2 더미 패드들에 접속되는 표시 장치.
제8 항에 있어서,
상기 제1 연성 필름들 중에서 상기 표시 패널의 제3 측에 인접하게 배치된 제1 연성 필름은 상기 제1 패드들에 전기적으로 연결되며,
상기 제2 연성 필름들 중에서 상기 표시 패널의 제4 측에 인접하게 배치된 제2 연성 필름은 상기 제2 패드들에 전기적으로 연결되는 표시 장치.
제15 항에 있어서,
상기 제1 스캔 제어 신호 라인들 중 어느 한 제1 스캔 제어 신호 라인의 길이는 상기 제2 스캔 제어 신호 라인들 중 어느 한 제2 스캔 제어 신호 라인의 길이와 동일한 표시 장치.
제16 항에 있어서,
상기 기수 데이터 영역들 중 상기 표시 패널의 상기 제3 측에 인접하는 기수 데이터 영역은 상기 우수 데이터 영역들 중 상기 표시 패널의 상기 제3 측에 인접하는 우수 데이터 영역보다 상기 제1 스캔 구동부에 가깝게 배치되고,
상기 기수 데이터 영역들 중 상기 표시 패널의 상기 제4 측에 인접하는 기수 데이터 영역은 상기 우수 데이터 영역들 중 상기 표시 패널의 상기 제4 측에 인접하는 우수 데이터 영역보다 상기 제2 스캔 구동부에 멀리 배치되는 표시 장치.
제15 항에 있어서,
상기 제1 스캔 구동부는 상기 표시 패널의 상기 제1 측에서 제2 측 방향으로 상기 스캔 라인들에 스캔 신호들을 순차적으로 출력하는 표시 장치.
제15 항에 있어서,
상기 표시 패널은 상기 제1 스캔 구동부에 인접하게 배치되는 제1 더미 패드들을 더 포함하고,
상기 제1 연성 필름들 중에서 상기 표시 패널의 제3 측에 인접하게 배치된 제2 연성 필름은 상기 제1 더미 패드들에 접속되는 표시 장치.
제15 항에 있어서,
상기 표시 패널은 상기 제2 스캔 구동부에 인접하게 배치되는 제2 더미 패드들을 더 포함하고,
상기 제2 연성 필름들 중에서 상기 표시 패널의 제4 측에 인접하게 배치된 제1 연성 필름은 상기 제2 더미 패드들에 접속되는 표시 장치.