KR20200117681A - Semiconductor device having air gap and method of manufacturing the same - Google Patents

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Abstract

Disclosed are a semiconductor device with an air gap capable of minimizing a delay constant of the semiconductor device to improve operation speed and reduce power consumption and heat generation by arranging a fibrous mesoporous insulator layer with a plurality pores on a plurality of lines/spaces and a plurality of circuit patterns and forming an air gap structure of the plurality of lines/spaces, the circuit pattern, and the fibrous mesoporous insulator layer. According to the present invention, the semiconductor device with an air gap according to the present invention comprises: a semiconductor substrate; a plurality of lines/spaces and a plurality of circuit patterns arranged on the semiconductor substrate; a fibrous mesoporous insulator layer arranged on the plurality of lines/spaces and the plurality of circuit patterns; and a plurality of air gaps formed by the plurality of lines/spaces, the plurality of circuit patterns, and the fibrous mesoporous insulator layer.

Description

에어 갭을 갖는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING AIR GAP AND METHOD OF MANUFACTURING THE SAME}A semiconductor device having an air gap, and a method of manufacturing the same TECHNICAL FIELD [SEMICONDUCTOR DEVICE HAVING AIR GAP AND METHOD OF MANUFACTURING THE SAME}

본 발명은 에어 갭을 갖는 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 반도체 기판의 복수의 라인/스페이스 및 회로패턴 상에 나노 섬유상의 다수의 기공을 갖는 절연층(Fibrous Mesoporous Insulator Layer)을 배치시켜 복수의 라인/스페이스 및 회로패턴과 나노섬유 절연층이 에어 갭 구조를 형성하는 것에 의해, 반도체 소자의 지연 상수를 최소화하여 동작 속도 향상 및 소비전력과 발열량의 감소를 도모할 수 있는 에어 갭을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device having an air gap and a method of manufacturing the same, and more particularly, a fibrous mesoporous insulator layer having a plurality of nanofibrous pores on a plurality of lines/spaces and circuit patterns of a semiconductor substrate. By arranging a plurality of lines/spaces, circuit patterns, and nanofiber insulating layers to form an air gap structure, air that can improve operation speed and reduce power consumption and heat generation by minimizing the delay constant of semiconductor devices. It relates to a semiconductor device having a gap and a method of manufacturing the same.

집적 회로(IC)의 축소에 따라 얇은 배선의 두께와 좁아진 배선 간격은 저항 증가와 저항-커패시턴스(RC) 커플링의 문제가 발생하여 반도체 소자의 크기가 축소됨으로써 얻을 수 있는 속도 향상의 장점을 상쇄한다.As the integrated circuit (IC) shrinks, the thinner wiring thickness and the narrower wiring spacing cause problems of resistance increase and resistance-capacitance (RC) coupling, offsetting the advantage of speed improvement that can be obtained by reducing the size of semiconductor devices. do.

이에 따라, 반도체 소자의 성능 및 신뢰성을 개선하기 위한 방법들은 구리와 같은 고 전도성의 금속 재료들을 사용하는 것과 저유전율(low-κ)의 절연체 재료들을 사용하는 것이다.Accordingly, methods for improving the performance and reliability of a semiconductor device are to use high-conductivity metal materials such as copper and to use low-k insulator materials.

실리콘을 비롯한 반도체 내지 전자 디바이스 재료용 반도체 기판에는 산화막을 비롯한 절연막의 형성, CVD 등에 의한 성막, 에칭 등의 여러 가지의 공정 처리가 실시된다.A semiconductor substrate for semiconductor or electronic device materials including silicon is subjected to various process treatments such as formation of insulating films including oxide films, film formation by CVD or the like, and etching.

최근, 반도체 소자의 고성능화는 트랜지스터를 비롯한 디바이스의 미세화 기술에 의해 발전해 왔고, 현재도 한층 더 고성능화를 목표로 하여 트랜지스터의 미세화와 새로운 소자 구조 형성 기술에 대한 개선이 지속적으로 이루어지고 있다.In recent years, the high performance of semiconductor devices has been developed by the technology of miniaturization of devices including transistors, and even now, miniaturization of transistors and improvement of new device structure formation technology have been continuously made with the aim of higher performance.

또한, 최근의 반도체 소자의 미세화 및 고성능화의 요청에 따라 보다 고성능을 갖는 절연막에 대한 필요성이 현저히 높아지고 있다. 그리고, 이러한 고성능 절연막으로는 저유전율의 재료로서 이산화규소(SiO2)의 유전율인 3.9 ~ 4.2 보다 낮은 유전율을 갖는 반도체 절연 재료들과 보다 진보된 기술이 필요해짐에 따라, 2.0 보다 낮은 유전율을 갖는 초저유전율(ULK) 유전체 재료들이 요구되고 있다.In addition, in response to recent requests for miniaturization and high performance of semiconductor devices, the need for an insulating film having higher performance is remarkably increased. And, as such a high-performance insulating film is a material with a low dielectric constant, semiconductor insulating materials having a dielectric constant lower than 3.9 to 4.2, which is a dielectric constant of silicon dioxide (SiO 2 ), and a more advanced technology are required. Ultra-low dielectric constant (ULK) dielectric materials are in demand.

또한, 이러한 저유전율 재료에 다수의 미세 기공을 포함시켜 공기 고유의 저유전성을 이용한 다공성 절연막 기술이 적용되고 있다. 그러나, 저유전막의 정점은 공기만으로 이루어진 유전상수 1의 에어 갭(Air-Gap)으로서 이를 형성하기 위한 많은 방법들이 연구되고 제시되어 왔다.In addition, a porous insulating film technology using a low dielectric property inherent in air by including a large number of fine pores in such a low dielectric constant material is being applied. However, the apex of the low-k film is an air-gap with a dielectric constant of 1 composed of only air, and many methods for forming it have been studied and suggested.

여러 반도체 제조사를 비롯해 재료와 장비개발 업체에서 CVD(Chemical Vapor Deposition) 박막공정 기술 등을 이용한 보이드(Void) 형성 또는 희생막의 기화를 통한 제거(Gasing-out) 등을 이용한 에어 갭 구조 형성에 관한 연구를 지속적으로 수행하고 있으며, 그에 관한 연구 결과가 계속 보고되고 있다.A study on the formation of an air gap structure by forming voids using CVD (Chemical Vapor Deposition) thin film process technology, etc. or gasing-out by various semiconductor manufacturers as well as materials and equipment development companies Is continuously being carried out, and research results are being reported continuously.

현재의 에어 갭 형성기술은 갭필(Gap-Fill) 특성을 조절하여 라인 패턴 사이에 보이드를 형성하는 방식이다. 그러나, 이러한 방식은 라인 패턴 사이에 채워진 절연 물질도 어느 정도 있어 유전상수를 낮추는데 한계가 있고 구조적인 점을 고려해야 하며, 보이드 형성의 신뢰도에도 어느 정도 한계가 있는 것이 사실이다.The current air gap forming technology is a method of forming voids between line patterns by adjusting the gap-fill characteristics. However, in this method, there is a limit to lowering the dielectric constant because there is also some insulating material filled between the line patterns, and it is true that there is a limit to the reliability of void formation.

또 다른 에어 갭 형성 방법으로 많이 제시되는 방법은 우선 라인 패턴 사이에 열이나 플라즈마를 이용해 제거가 가능한 유기물질 등의 희생막을 채워 놓은 후 그 위에 층간막을 성막하고 층간막 상에 구멍을 뚫거나 성막 자체를 다공성막으로 하여 그 구멍이나 기공을 통해 희생막을 빼내는 방식으로 형성하는 것이다. 그러나, 이러한 방식은 공정이 복잡하여 제조 비용이 많이 소요되며, 희생막의 충분한 제거가 불가능하다는 문제가 있었다.Another method that is often suggested as an air gap formation method is to first fill a sacrificial film of organic material that can be removed using heat or plasma between the line patterns, then form an interlayer thereon, and then make a hole on the interlayer or make the film formation itself. It is formed by using a porous membrane and removing the sacrificial membrane through the pores or pores. However, this method has a problem that the process is complicated, so that the manufacturing cost is high, and sufficient removal of the sacrificial film is impossible.

본 발명의 목적은 반도체 기판의 복수의 라인/스페이스 및 회로패턴 상에 섬유상의 다수의 기공을 갖는 나노섬유 클러스터 절연층{이하, 나노섬유 절연층(Fibrous Mesoporous Insulator Layer)이라 약칭함.}을 배치시켜 복수의 라인/스페이스 및 회로패턴과 나노섬유 절연층이 에어 갭 구조를 형성하는 것에 의해, 반도체 소자의 지연 상수를 최소화하여 동작 속도 향상 및 소비전력과 발열량의 감소를 도모할 수 있는 에어 갭을 갖는 반도체 소자 및 그 제조 방법을 제공하는 것이다.It is an object of the present invention to arrange a nanofiber cluster insulating layer having a plurality of fibrous pores on a plurality of lines/spaces and circuit patterns of a semiconductor substrate (hereinafter, abbreviated as a nanofiber insulating layer). And a plurality of line/spaces, circuit patterns and nanofiber insulating layers to form an air gap structure, thereby minimizing the delay constant of the semiconductor device to improve the operation speed and reduce power consumption and heat generation. It is to provide a semiconductor device having and a method of manufacturing the same.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 에어 갭을 갖는 반도체 소자는 반도체 기판; 상기 반도체 기판 상에 배치된 복수의 라인/스페이스 및 회로패턴; 상기 복수의 라인/스페이스 및 회로패턴 상에 배치된 나노섬유 절연층; 및 상기 복수의 라인/스페이스 및 회로패턴과 나노섬유 절연층에 의해 형성된 복수의 에어 갭;을 포함하는 것을 특징으로 한다.A semiconductor device having an air gap according to an embodiment of the present invention for achieving the above object includes: a semiconductor substrate; A plurality of lines/spaces and circuit patterns disposed on the semiconductor substrate; A nanofiber insulating layer disposed on the plurality of lines/spaces and circuit patterns; And a plurality of air gaps formed by the plurality of lines/spaces and circuit patterns and the nanofiber insulating layer.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 에어 갭을 갖는 반도체 소자 제조 방법은 (a) 복수의 라인/스페이스 및 회로패턴이 배치된 반도체 기판을 준비하는 단계; (b) 상기 복수의 라인/스페이스 및 회로패턴이 배치된 반도체 기판과 이격된 위치에 장착된 적어도 하나 이상의 전기방사장치로부터 나노섬유 방사 용액을 전기방사하여 상기 복수의 라인/스페이스 및 회로패턴의 상측을 덮는 나노섬유 클러스터 박막층을 형성하는 단계; 및 (c) 상기 나노섬유 클러스터 박막층을 열 또는 UV를 이용한 잔류 용매 제거 및 안정화 처리를 실시하여, 상기 복수의 라인/스페이스 및 회로패턴 상면을 덮는 나노섬유 절연층을 형성하는 단계;를 포함하는 것을 특징으로 한다.A method of manufacturing a semiconductor device having an air gap according to an embodiment of the present invention for achieving the above object includes: (a) preparing a semiconductor substrate on which a plurality of lines/spaces and circuit patterns are disposed; (b) the upper side of the plurality of lines/spaces and circuit patterns by electrospinning a nanofiber spinning solution from at least one electrospinning device mounted at a position spaced apart from the semiconductor substrate on which the plurality of lines/spaces and circuit patterns are disposed Forming a nanofiber cluster thin film layer covering the And (c) subjecting the nanofiber cluster thin film layer to a residual solvent removal and stabilization treatment using heat or UV to form a nanofiber insulating layer covering an upper surface of the plurality of lines/spaces and circuit patterns. It is characterized.

본 발명에 따른 에어 갭을 갖는 반도체 소자 및 그 제조 방법은 복수의 라인/스페이스 및 회로패턴이 배치된 반도체 기판 상에 나노섬유 절연층이 배치되고, 이로 인해 복수의 라인/스페이스 및 회로패턴과 나노섬유 절연층은 에어 갭을 형성하게 된다.In the semiconductor device having an air gap according to the present invention and a method of manufacturing the same, a nanofiber insulating layer is disposed on a semiconductor substrate on which a plurality of lines/spaces and circuit patterns are disposed, thereby The fiber insulation layer forms an air gap.

이 결과, 본 발명에 따른 에어 갭을 갖는 반도체 소자 및 그 제조 방법은 3차원 그물망 구조의 나노섬유 절연층이 반도체 기판 상의 복수의 라인/스페이스 및 회로패턴 상에 배치되어 결과적으로 나노섬유 절연층은 복수의 라인/스페이스 및 회로패턴의 측 벽면에는 배치되지 않고 측 벽면을 노출시키는 복수의 에어 갭의 형성이 가능하다. 이로 인해, 반도체 소자의 지연 상수를 최소화하여 동작 속도를 향상시킬 수 있으며 소비전력과 발열량의 감소를 도모할 수 있게 된다.As a result, in the semiconductor device having an air gap according to the present invention and a method of manufacturing the same, a nanofiber insulating layer having a three-dimensional network structure is disposed on a plurality of lines/spaces and circuit patterns on a semiconductor substrate, and as a result, the nanofiber insulating layer is It is possible to form a plurality of air gaps that are not disposed on the side walls of the plurality of lines/spaces and the circuit patterns, but expose the side walls. Accordingly, it is possible to minimize the delay constant of the semiconductor device to improve the operation speed, and to reduce power consumption and heat generation.

도 1은 본 발명의 실시예에 따른 에어 갭을 갖는 반도체 소자를 나타낸 단면도.
도 2a는 도 1의 A 부분을 확대하여 나타낸 단면도.
도 2b는 도 1의 B 부분을 확대하여 나타낸 단면도.
도 3 내지 도 7은 본 발명의 실시예에 따른 에어 갭을 갖는 반도체 소자 제조 방법을 나타낸 공정 단면도.
도 8은 도 4의 전기방사장치를 확대하여 나타낸 모식도.
도 9는 비교예 1에 기재된 CVD 방식을 이용하여 제조된 에어 갭을 갖는 반도체 소자를 나타낸 모식도.
도 10은 실시예 1에 따라 제조된 반도체 소자를 상부에서 촬영하여 나타낸 SEM 사진.
도 11은 실시예 1에 따라 제조된 반도체 소자의 나노섬유 절연층에 대한 절단면을 촬영하여 나타낸 SEM 사진.
도 12 및 도 13은 실시예 2에 따라 제조된 반도체 소자에 대한 절단면을 각각 촬영하여 나타낸 SEM 사진.1 is a cross-sectional view showing a semiconductor device having an air gap according to an embodiment of the present invention.
FIG. 2A is an enlarged cross-sectional view of portion A of FIG. 1;
2B is a cross-sectional view showing an enlarged portion B of FIG. 1.
3 to 7 are cross-sectional views illustrating a method of manufacturing a semiconductor device having an air gap according to an embodiment of the present invention.
Figure 8 is a schematic diagram showing an enlarged electrospinning device of Figure 4;
9 is a schematic diagram showing a semiconductor device having an air gap manufactured using the CVD method described in Comparative Example 1. FIG.
10 is a SEM photograph of a semiconductor device manufactured according to Example 1 taken from the top.
11 is a SEM photograph showing a cut surface of a nanofiber insulating layer of a semiconductor device manufactured according to Example 1. FIG.
12 and 13 are SEM photographs respectively photographing a cut surface of a semiconductor device manufactured according to Example 2;

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.Advantages and features of the present invention, and a method of achieving them will become apparent with reference to the embodiments described below in detail together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, only this embodiment is to complete the disclosure of the present invention, and the general knowledge in the technical field to which the present invention pertains. It is provided to completely inform the scope of the invention to those who have it, and the invention is only defined by the scope of the claims. The same reference numerals refer to the same elements throughout the specification.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 에어 갭을 갖는 반도체 소자 및 그 제조 방법에 관하여 상세히 설명하면 다음과 같다. 이때, 본 발명의 실시예에서는 편의상 복수의 라인/스페이스 및 회로패턴에 대한 에어 갭의 형성을 예시하였으나, 통상의 반도체 회로 패턴들이 상호 복합적으로 배치된 경우에도 동일하게 적용될 수 있다는 것은 주지의 사실일 것이다.Hereinafter, a semiconductor device having an air gap and a method of manufacturing the same according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings. At this time, in the embodiment of the present invention, for convenience, the formation of air gaps for a plurality of lines/spaces and circuit patterns is illustrated, but it is a known fact that the same can be applied even when conventional semiconductor circuit patterns are disposed in a complex manner. will be.

도 1은 본 발명의 실시예에 따른 에어 갭을 갖는 반도체 소자를 나타낸 단면도이고, 도 2a는 도 1의 A 부분을 확대하여 나타낸 단면도이며, 도 2b는 도 1의 B 부분을 확대하여 나타낸 단면도이다.1 is a cross-sectional view showing a semiconductor device having an air gap according to an exemplary embodiment of the present invention, FIG. 2A is an enlarged cross-sectional view of portion A of FIG. 1, and FIG. 2B is an enlarged cross-sectional view of portion B of FIG. .

도 1, 도 2a 및 도 2b를 참조하면, 본 발명의 실시예에 따른 에어 갭을 갖는 반도체 소자(100)는 반도체 기판(120), 복수의 라인/스페이스 및 회로패턴(140), 나노섬유 절연층(160) 및 복수의 에어 갭(180)을 포함한다.1, 2A and 2B, a semiconductor device 100 having an air gap according to an embodiment of the present invention includes a semiconductor substrate 120, a plurality of lines/spaces and circuit patterns 140, and nanofiber insulation. It includes a layer 160 and a plurality of air gaps 180.

반도체 기판(120)은 상면(120a) 및 상면(120a)에 반대되는 하면(120b)을 갖는 원형 구조의 실리콘 웨이퍼일 수 있으나, 이는 예시적인 것으로 다양한 기판이 적용될 수 있다는 것은 자명한 사실일 것이다.The semiconductor substrate 120 may be a silicon wafer having a circular structure having an upper surface 120a and a lower surface 120b opposite to the upper surface 120a, but this is an example and it will be obvious that various substrates can be applied.

복수의 라인/스페이스 및 회로패턴(140)은 반도체 기판(120)의 상면(120a) 상에 배치될 수 있다. 이때, 복수의 라인/스페이스 및 회로패턴(140)은 구리(Cu), 텅스텐(W), 크롬(Cr), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag), 금속산화물(metal oxide), 탄소나노튜브(CNT), 실리사이드(silicide), 그래핀(graphene), 그래핀 산화물(graphene oxide), 도핑 폴리실리콘(doped polysilicon) 등에서 선택된 1종 이상의 재질로 형성될 수 있으며, 이 중 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 물질이라면 제한 없이 사용될 수 있다.The plurality of line/space and circuit patterns 140 may be disposed on the upper surface 120a of the semiconductor substrate 120. At this time, the plurality of line/space and circuit patterns 140 are copper (Cu), tungsten (W), chromium (Cr), nickel (Ni), titanium (Ti), aluminum (Al), gold (Au), and silver. (Ag), metal oxide, carbon nanotube (CNT), silicide, graphene (graphene), graphene oxide (graphene oxide), at least one material selected from doped polysilicon (doped polysilicon), etc. Among them, copper (Cu) is preferably used, but the present invention is not limited thereto, and any material having conductivity may be used without limitation.

복수의 라인/스페이스 및 회로패턴(140)은 집적 회로의 구현을 위해 수 내지 수백 나노미터 단위의 크기로 패터닝될 수 있다. 이에 따라, 복수의 라인/스페이스 및 회로패턴(140)은 나노미터 단위의 선폭을 가지며, 복수의 라인/스페이스 및 회로패턴(140) 상호 간은 나노미터 단위의 간격으로 이격 배치될 수 있다. 이때, 복수의 라인/스페이스 및 회로패턴(140)은 비트 라인, 워드 라인 및 금속 배선 회로 중 적어도 하나 이상을 포함할 수 있으며, 이외에도 다양한 라인/스페이스 패턴 및 회로패턴을 포함할 수 있다.The plurality of lines/spaces and circuit patterns 140 may be patterned in a size of several to several hundreds of nanometers to implement an integrated circuit. Accordingly, the plurality of line/space and circuit patterns 140 may have a line width in nanometer units, and the plurality of lines/spaces and circuit patterns 140 may be spaced apart from each other at a nanometer interval. In this case, the plurality of line/space and circuit patterns 140 may include at least one or more of a bit line, a word line, and a metal wiring circuit, and may include various line/space patterns and circuit patterns.

또한, 본 발명의 실시예에 따른 에어 갭을 갖는 반도체 소자(100)는 복수의 반도체층(미도시)을 더 포함할 수 있다. 이때, 복수의 반도체층은 반도체 기판(120)과 복수의 라인/스페이스 및 회로패턴(140) 사이, 또는 복수의 라인/스페이스 및 회로패턴(140)과 나노섬유 절연층(160) 사이에 배치될 수 있다.In addition, the semiconductor device 100 having an air gap according to an exemplary embodiment of the present invention may further include a plurality of semiconductor layers (not shown). In this case, the plurality of semiconductor layers may be disposed between the semiconductor substrate 120 and a plurality of lines/spaces and circuit patterns 140, or between a plurality of lines/spaces and circuit patterns 140 and the nanofiber insulating layer 160. I can.

나노섬유 절연층(160)은 복수의 라인/스페이스 및 회로패턴(140) 상에 배치된다. 이에 따라, 복수의 에어 갭(180)은 복수의 라인/스페이스 및 회로패턴(140)과, 복수의 라인/스페이스 및 회로패턴(140) 상부의 나노섬유 절연층(160)에 의해 자동적으로 형성된다.The nanofiber insulating layer 160 is disposed on a plurality of lines/spaces and circuit patterns 140. Accordingly, the plurality of air gaps 180 are automatically formed by the plurality of lines/spaces and the circuit pattern 140, and the nanofiber insulating layer 160 on the plurality of lines/spaces and the circuit pattern 140. .

즉, 나노섬유 절연층(160)은 복수의 라인/스페이스 및 회로패턴(140) 상면에만 접촉되도록 배치되어, 복수의 라인/스페이스 및 회로패턴(140), 보다 구체적으로는 복수의 라인 패턴 및 회로패턴의 측 벽면은 나노섬유 절연층(160)과 접촉되지 않고 빈 공간에 노출된다. 이에 따라, 복수의 라인/스페이스 및 회로패턴(140)의 상면만이 나노섬유 절연층(160)의 하면(160b)과 직접 접촉되고, 복수의 라인 패턴 및 회로패턴의 측 벽면에는 나노섬유 절연층(160)이 존재하지 않게 됨으로써 복수의 에어 갭(180)이 형성된다.That is, the nanofiber insulating layer 160 is disposed so as to be in contact only with the upper surface of the plurality of lines/spaces and the circuit pattern 140, and thus a plurality of line/spaces and circuit patterns 140, more specifically, a plurality of line patterns and circuits. The side wall of the pattern is exposed to an empty space without contacting the nanofiber insulating layer 160. Accordingly, only the upper surface of the plurality of lines/spaces and the circuit pattern 140 is in direct contact with the lower surface 160b of the nanofiber insulating layer 160, and the nanofiber insulating layer is formed on the sidewalls of the plurality of line patterns and circuit patterns. Since 160 does not exist, a plurality of air gaps 180 are formed.

따라서, 복수의 에어 갭(180)은 반도체 기판(120)의 상면(120a), 복수의 라인 패턴의 측 벽면 및 나노섬유 절연층(160)의 하면(160b)에 둘러싸인 빈 공간으로 정의될 수 있다. 이때, 복수의 에어 갭(180)은, 단면 상으로 볼 때, 사각형 형상을 가질 수 있으나, 이는 예시적인 것으로 그 단면 형상은 반도체 소자 설계나 기존의 연관공정의 특성 등에 따라 다양한 형태로 변경될 수도 있다.Accordingly, the plurality of air gaps 180 may be defined as an empty space surrounded by the upper surface 120a of the semiconductor substrate 120, the sidewall surface of the plurality of line patterns, and the lower surface 160b of the nanofiber insulating layer 160. . At this time, the plurality of air gaps 180 may have a quadrangular shape when viewed in cross-section, but this is exemplary and the cross-sectional shape may be changed into various shapes according to the characteristics of semiconductor device design or existing related processes. have.

나노섬유 절연층(160)은 유기 고분자, 유기 실리케이트 고분자 및 무기물 중 선택된 1종 이상을 포함하는 재질로 형성될 수 있다.The nanofiber insulating layer 160 may be formed of a material including at least one selected from an organic polymer, an organic silicate polymer, and an inorganic material.

도 2a에 도시된 바와 같이, 나노섬유 절연층(160)은 나노섬유 클러스터(165)가 수평 방향 및 수직 방향으로 무작위로 형성되어, 내부에 복수의 기공(G)을 갖는다. 이에 따라, 나노섬유 절연층(160)은 나노섬유 클러스터(165)가 수평 방향 및 수직 방향으로 적층되어, 3차원 그물망 구조의 적층 구조를 갖는다.As shown in FIG. 2A, the nanofiber insulating layer 160 has nanofiber clusters 165 randomly formed in a horizontal direction and a vertical direction, and has a plurality of pores G therein. Accordingly, in the nanofiber insulating layer 160, the nanofiber clusters 165 are stacked in a horizontal direction and a vertical direction to have a stacked structure of a three-dimensional network structure.

특히, 복수의 라인/스페이스 및 회로패턴(140)과 나노섬유 절연층(160)에 의해 형성되는 복수의 에어 갭(180)은 공기가 통과하는 빈 공간인 에어 터널(Air-Tunnel) 구조를 가지므로, 에어 갭(180)의 면적을 극대화할 수 있는 구조적인 이점을 갖는다. 이 결과, 본 발명의 실시예에 따른 에어 갭을 갖는 반도체 소자(100)는 복수의 라인/스페이스 및 회로패턴(140)과 나노섬유 절연층(160)의 사이 공간으로 유전율이 대략 1인 에어 갭(180)을 확보할 수 있게 된다.In particular, the plurality of air gaps 180 formed by the plurality of lines/spaces and circuit patterns 140 and the nanofiber insulating layer 160 have an air-tunnel structure, which is an empty space through which air passes. Therefore, it has a structural advantage that can maximize the area of the air gap 180. As a result, the semiconductor device 100 having an air gap according to the exemplary embodiment of the present invention has an air gap having a dielectric constant of approximately 1 as a space between the plurality of lines/spaces and the circuit pattern 140 and the nanofiber insulating layer 160. (180) can be secured.

이에 따라, 반도체 배선 구조에 있어서 이론적 한계의 가장 이상적인 최적의 구조 형성이 가능하므로, 반도체 소자의 지연 상수를 최소화할 수 있으며, 이 결과 동작 속도 향상, 소비전력 및 발열량의 감소를 도모할 수 있게 된다.Accordingly, since the most ideal and optimal structure of the theoretical limit in the semiconductor wiring structure can be formed, the delay constant of the semiconductor device can be minimized, and as a result, it is possible to improve the operation speed, reduce the power consumption and the amount of heat generated. .

또한, 도 2b에 도시된 바와 같이, 본 발명의 실시예에 따른 에어 갭을 갖는 반도체 소자(100)는 배리어 장벽층(142) 및 접착층(144) 중 적어도 하나 이상을 더 포함할 수 있다.In addition, as shown in FIG. 2B, the semiconductor device 100 having an air gap according to the exemplary embodiment of the present invention may further include at least one of a barrier barrier layer 142 and an adhesive layer 144.

배리어 장벽층(142)은 복수의 라인/스페이스 및 회로패턴(140)을 덮도록 배치되어, 전도체인 복수의 라인/스페이스 및 회로패턴(140)을 보호하는 역할을 한다.The barrier barrier layer 142 is disposed to cover the plurality of lines/spaces and the circuit pattern 140, and serves to protect the plurality of lines/spaces and circuit patterns 140, which are conductors.

이러한 배리어 장벽층(142)으로는 알루미늄 옥사이드(Al2O3), 티타늄 디옥사이드(TiO2), 알루미늄-티타늄 옥사이드(AlxTiyOz), Al, Zr, Zn, Sn 및 Ti 중 선택된 1종 이상으로 형성될 수 있으나, 이에 제한되는 것은 아니다. 배리어 장벽층(142)은 복수의 라인/스페이스 및 회로패턴(140)의 표면 전체를 덮도록 배치되는 것이 바람직한데, 이는 전도체인 복수의 라인/스페이스 및 회로패턴(140)의 표면 전체를 보호해야 전기전도성이 저하되는 것을 방지하는데 유리하기 때문이다.The barrier barrier layer 142 includes aluminum oxide (Al 2 O 3 ), titanium dioxide (TiO 2 ), aluminum-titanium oxide (Al x Ti y O z ), Al, Zr, Zn, Sn, and 1 selected from among Ti It may be formed in more than a species, but is not limited thereto. The barrier barrier layer 142 is preferably disposed to cover the entire surface of the plurality of lines/spaces and the circuit pattern 140, which should protect the entire surface of the plurality of lines/spaces and the circuit pattern 140 as conductors. This is because it is advantageous in preventing deterioration of electrical conductivity.

접착층(144)은 복수의 라인/스페이스 및 회로패턴(140)과 나노섬유 절연층(160) 사이에 배치되어, 복수의 라인/스페이스 및 회로패턴(140)과 나노섬유 절연층(160) 간의 부착력을 향상시키는 역할을 한다. 이때, 접착층(144)은 경화성 액체 접착제, 감압 접착제 등에서 선택될 수 있으나, 이에 제한되는 것은 아니며, 반도체 소자에 사용하는 것이라면 특별히 제한 없이 사용될 수 있다. 여기서, 접착층(144)은 복수의 라인/스페이스 및 회로패턴(140)과 나노섬유 절연층(160) 사이에 배리어 장벽층(144)이 배치될 경우, 배리어 장벽층(142)과 나노섬유 절연층(160) 사이에 배치될 수 있다.The adhesive layer 144 is disposed between the plurality of lines/spaces and the circuit pattern 140 and the nanofiber insulating layer 160, so that the adhesion between the plurality of lines/spaces and the circuit pattern 140 and the nanofiber insulating layer 160 It serves to improve. In this case, the adhesive layer 144 may be selected from a curable liquid adhesive, a pressure-sensitive adhesive, and the like, but is not limited thereto, and may be used without particular limitation if it is used for a semiconductor device. Here, when the barrier barrier layer 144 is disposed between the plurality of line/space and circuit patterns 140 and the nanofiber insulating layer 160, the barrier barrier layer 142 and the nanofiber insulating layer It can be placed between 160.

전술한 본 발명의 실시예에 따른 에어 갭을 갖는 반도체 소자는 복수의 라인/스페이스 및 회로패턴이 배치된 반도체 기판 상에 복수의 기공을 갖는 나노섬유 절연층이 배치되고, 이로 인해 복수의 라인/스페이스 및 회로패턴과 나노섬유 절연층은 에어 갭을 형성하게 된다.In the semiconductor device having an air gap according to the embodiment of the present invention described above, a nanofiber insulating layer having a plurality of pores is disposed on a semiconductor substrate on which a plurality of lines/spaces and circuit patterns are disposed, thereby The space, circuit pattern, and nanofiber insulating layer form an air gap.

이 결과, 본 발명에 따른 에어 갭을 갖는 반도체 소자 및 그 제조 방법은 3차원 그물망 구조의 나노섬유 절연층이 반도체 기판 상의 복수의 라인/스페이스 및 회로패턴 상에 배치되어 결과적으로 나노섬유 절연층은 복수의 라인/스페이스 및 회로패턴의 측 벽면에는 배치되지 않고 측 벽면을 노출시키는 복수의 에어 갭의 형성이 가능하다. 이로 인해, 반도체 소자의 지연 상수를 최소화하여 동작 속도를 향상시킬 수 있으며 소비전력과 발열량의 감소를 도모할 수 있게 된다.As a result, in the semiconductor device having an air gap according to the present invention and a method of manufacturing the same, a nanofiber insulating layer having a three-dimensional network structure is disposed on a plurality of lines/spaces and circuit patterns on a semiconductor substrate, and as a result, the nanofiber insulating layer is It is possible to form a plurality of air gaps that are not disposed on the side walls of the plurality of lines/spaces and the circuit patterns, but expose the side walls. Accordingly, it is possible to minimize the delay constant of the semiconductor device to improve the operation speed, and to reduce power consumption and heat generation.

이에 대해서는, 이하 본 발명의 실시예에 따른 에어갭을 갖는 반도체 소자 제조 방법을 통하여 보다 구체적으로 설명하도록 한다.This will be described in more detail through a method of manufacturing a semiconductor device having an air gap according to an exemplary embodiment of the present invention.

도 3 내지 도 7은 본 발명의 실시예에 따른 에어 갭을 갖는 반도체 소자 제조 방법을 나타낸 공정 단면도이고, 도 8은 도 4의 전기방사장치를 확대하여 나타낸 모식도이다.3 to 7 are cross-sectional views illustrating a method of manufacturing a semiconductor device having an air gap according to an exemplary embodiment of the present invention, and FIG. 8 is a schematic diagram showing an enlarged electrospinning device of FIG. 4.

도 3에 도시된 바와 같이, 복수의 라인/스페이스 및 회로패턴(140)이 배치된 반도체 기판(120)을 준비한다.As shown in FIG. 3, a semiconductor substrate 120 on which a plurality of lines/spaces and circuit patterns 140 are disposed is prepared.

이때, 반도체 기판(120)은 상면(120a) 및 상면(120a)에 반대되는 하면(120b)을 갖는 원형 구조의 실리콘 웨이퍼일 수 있으나, 이는 예시적인 것으로 다양한 기판이 적용될 수 있다는 것은 자명한 사실일 것이다.In this case, the semiconductor substrate 120 may be a silicon wafer having a circular structure having an upper surface 120a and a lower surface 120b opposite to the upper surface 120a, but this is an example and it is obvious that various substrates can be applied. will be.

복수의 라인/스페이스 및 회로패턴(140)은 반도체 기판(120)의 상면(120a) 상에 배치될 수 있다. 이때, 복수의 라인/스페이스 및 회로패턴(140)은 구리(Cu), 텅스텐(W), 크롬(Cr), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag), 금속산화물(metal oxide), 탄소나노튜브(CNT) 등에서 선택된 1종 이상의 재질로 형성될 수 있으며, 이 중 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 반도체 소자 제작을 위한 배선 물질이라면 제한 없이 사용될 수 있다.The plurality of line/space and circuit patterns 140 may be disposed on the upper surface 120a of the semiconductor substrate 120. At this time, the plurality of line/space and circuit patterns 140 are copper (Cu), tungsten (W), chromium (Cr), nickel (Ni), titanium (Ti), aluminum (Al), gold (Au), and silver. It may be formed of one or more materials selected from (Ag), metal oxide, carbon nanotube (CNT), etc., among which copper (Cu) is preferably used, but it is not necessarily limited thereto, and conductivity is not limited thereto. Any wiring material for manufacturing a semiconductor device may be used without limitation.

본 단계에서, 반도체 기판(120)에는 복수의 라인/스페이스 및 회로패턴(140)을 덮도록 배치되어, 복수의 라인/스페이스 및 회로패턴(140)을 보호하는 배리어 장벽층(도 2a의 142)과, 복수의 라인/스페이스 및 회로패턴(140) 상에 배치된 접착층(도 2a의 144) 중 적어도 하나 이상을 더 포함할 수 있다.In this step, a barrier barrier layer (142 in FIG. 2A) disposed on the semiconductor substrate 120 to cover a plurality of lines/spaces and circuit patterns 140 to protect the plurality of lines/spaces and circuit patterns 140 And, at least one of a plurality of lines/spaces and an adhesive layer (144 of FIG. 2A) disposed on the circuit pattern 140 may be further included.

이때, 배리어 장벽층으로는 알루미늄 옥사이드(Al2O3), 티타늄 디옥사이드(TiO2), 알루미늄-티타늄 옥사이드(AlxTiyOz), Al, Zr, Zn, Sn 및 Ti 중 선택된 1종 이상으로 형성될 수 있으나, 이에 제한되는 것은 아니다. 배리어 장벽층은 복수의 라인/스페이스 및 회로패턴(140)의 표면 전체를 덮도록 배치되는 것이 바람직한데, 이는 전도체인 복수의 라인/스페이스 및 회로패턴(140)의 표면 전체를 보호해야 전기전도성이 저하되는 것을 방지하는데 유리하기 때문이다.At this time, as the barrier barrier layer, at least one selected from aluminum oxide (Al 2 O 3 ), titanium dioxide (TiO 2 ), aluminum-titanium oxide (Al x Ti y O z ), Al, Zr, Zn, Sn, and Ti It may be formed as, but is not limited thereto. Barrier The barrier layer is preferably disposed to cover the entire surface of the plurality of lines/spaces and the circuit pattern 140, which must protect the entire surface of the plurality of lines/spaces and the circuit pattern 140, which are conductors, for electrical conductivity. This is because it is advantageous in preventing deterioration.

접착층은 복수의 라인/스페이스 및 회로패턴(140) 상에 배치될 수 있다. 이러한 접착층은 복수의 라인/스페이스 및 회로패턴(140)과 후술하는 나노섬유 절연층 사이에 배치되어, 복수의 라인/스페이스 및 회로패턴(140)과 나노섬유 절연층 간의 부착력을 향상시키는 역할을 한다. 이때, 접착층은 경화성 액체 접착제, 감압 접착제 등에서 선택될 수 있으나, 이에 제한되는 것은 아니며, 반도체 소자에 사용하는 것이라면 특별히 제한 없이 사용될 수 있다.The adhesive layer may be disposed on a plurality of lines/spaces and circuit patterns 140. Such an adhesive layer is disposed between a plurality of line/space and circuit pattern 140 and a nanofiber insulating layer to be described later, and serves to improve adhesion between the plurality of line/space and circuit pattern 140 and the nanofiber insulating layer. . In this case, the adhesive layer may be selected from a curable liquid adhesive, a pressure-sensitive adhesive, and the like, but is not limited thereto, and if used for a semiconductor device, it may be used without particular limitation.

도 4 및 도 8에 도시된 바와 같이, 복수의 라인/스페이스 및 회로패턴(140)이 배치된 반도체 기판(120)과 이격된 위치에 적어도 하나 이상, 바람직하게는 복수의 전기방사장치(200)를 위치 정렬시킨다. 이때, 복수의 전기방사장치(200)는 반도체 기판(120)과 일정한 간격으로 이격된 위치에서 상호 간에 수평 방향으로 배열되도록 장착될 수 있으나, 상하 방향의 전도 또는 임의의 각, 예를 들어 45 ° 의 각도로 배열하는 등 방향에 제한되는 것은 아니다.4 and 8, at least one, preferably a plurality of electrospinning devices 200 at a position spaced apart from the semiconductor substrate 120 on which a plurality of lines/spaces and circuit patterns 140 are disposed Align the position. At this time, the plurality of electrospinning devices 200 may be mounted to be arranged in a horizontal direction with each other at a position spaced apart from the semiconductor substrate 120 at regular intervals, but conduction in the vertical direction or an arbitrary angle, for example, 45° It is not limited to the direction, such as arranged at an angle of.

다음으로, 복수의 전기방사장치(200)로부터 나노섬유 방사 용액(S)을 전기방사하여 복수의 라인/스페이스 및 회로패턴(140)의 상측을 덮는 나노섬유 클러스터 박막층(162)을 형성한다.Next, the nanofiber cluster thin film layer 162 covering the upper side of the plurality of lines/spaces and the circuit pattern 140 is formed by electrospinning the nanofiber spinning solution S from the plurality of electrospinning devices 200.

이때, 본 발명에서는 전기방사 방식으로 나노섬유 클러스터 박막층(162)을 형성한 것으로 나타내었으나, 이는 예시적인 것으로 나노섬유를 3차원의 그물망 형태로 적층시킬 수 있는 방식이라면 제한 없이 사용될 수 있다.In this case, in the present invention, it is shown that the nanofiber cluster thin film layer 162 is formed by the electrospinning method, but this is exemplary, and any method capable of stacking the nanofibers in a three-dimensional mesh shape may be used without limitation.

본 단계에서, 전기방사는 유기물 및 무기물에 상관없이 적절한 물리적 및 화학적 특성을 갖도록 하면 나노입자 또는 나노섬유 형태로 방사될 수 있는 공정이다. 특히, 고분자 물질은 가공 방법에 따라 면상, 섬유상 또는 특정 형상으로 성형된 형상으로 용이하게 가공할 수 있는 장점이 있다. 이때, 섬유상으로 가공함에 있어서, 방사노즐의 직경이나 모양, 부가장치의 부착 및 전압, 습도와 같은 공정 변수 조절 등에 따라 굵기와 단면의 모양을 조절하는 것이 가능하다.In this step, electrospinning is a process that can be spun in the form of nanoparticles or nanofibers if it has appropriate physical and chemical properties regardless of organic and inorganic materials. In particular, the polymer material has the advantage of being able to be easily processed into a shape molded into a cotton, fibrous, or specific shape according to a processing method. At this time, in processing into a fibrous shape, it is possible to adjust the thickness and shape of the cross section according to the diameter or shape of the spinning nozzle, attachment of an additional device, and control of process parameters such as voltage and humidity.

이를 위해, 본 발명에서는 고분자 물질 중에서 반도체 공정의 절연막으로 사용하기에 적합한 폴리이미드 및 이와 유사한 유기 고분자 또는 실록산 계열의 고분자 성막 물질을 용매에 혼합시킨 용액상 또는 용융상을 전기방사장치(200)의 실린지(210)에 채운 상태에서, 고전압을 인가하여 방사노즐로부터 나노섬유 방사 용액(S)을 전기방사하여 섬유상의 물질을 반도체 기판(120)에 입혀 3차원 구조의 그물망 형태의 나노클러스터로 이루어진 나노섬유 클러스터 박막층(162)을 형성하였다.To this end, in the present invention, a solution or molten phase obtained by mixing a polyimide suitable for use as an insulating film in a semiconductor process among polymer materials and a similar organic polymer or siloxane-based polymer film-forming material in a solvent is used in the electrospinning apparatus 200. In the state filled in the syringe 210, a high voltage is applied to electrospin the nanofiber spinning solution (S) from the spinning nozzle, and the fibrous material is coated on the semiconductor substrate 120, consisting of nanoclusters in the form of a three-dimensional network. The nanofiber cluster thin film layer 162 was formed.

이때, 물리적으로 방사노즐의 직경을 수 나노미터 단위로 가공하여 한 줄의 나노섬유 형상을 제조하는 기계적 방사방식은 기본적으로 불가능에 가깝고 한편으로는 넓은 반도체 기판(120)을 짧은 공정 시간 내에 도포할 수 없을 뿐만 아니라, 3차원 구조의 그물망 형태를 구현하기도 어렵다.At this time, the mechanical spinning method of manufacturing a single row of nanofibers by physically processing the diameter of the spinning nozzle in units of several nanometers is basically near impossible, and on the other hand, the wide semiconductor substrate 120 can be applied within a short process time. Not only cannot it be possible, it is also difficult to implement a three-dimensional network form.

이에 따라, 본 발명에서는 방사노즐을 통해 분사되는 액상 유기고분자 또는 무기물질에 고전압을 가하여 수없이 많은 나노섬유로 분기되어 방사되는 전기방사방식을 적용하여, 반도체 공정에 적합하도록 적절히 적용하였다.Accordingly, in the present invention, an electrospinning method in which a high voltage is applied to a liquid organic polymer or inorganic material sprayed through a spinning nozzle to be spun into countless nanofibers is applied to suit the semiconductor process.

여기서, 반도체 기판(120)의 상면(120a)이 콜렉터의 역할을 수행하도록 구성함으로써 적어도 하나 이상의 방사노즐에서 방사되는 나노섬유가 반도체 기판(120)의 상면에 3차원 그물망 형태로 방사되어, 반도체 기판(120) 상에 배치된 복수의 라인/스페이스 및 회로패턴(140)의 상면만을 덮게 된다.Here, by configuring the upper surface 120a of the semiconductor substrate 120 to function as a collector, the nanofibers radiated from at least one spinning nozzle are radiated on the upper surface of the semiconductor substrate 120 in the form of a three-dimensional mesh, so that the semiconductor substrate Only the upper surface of the plurality of lines/spaces and the circuit pattern 140 disposed on the 120 is covered.

특히, 본 발명에서, 고분자 또는 무기물을 액상으로 방사노즐을 통해 전기방사할 시 전원공급부(220)로부터 인가되는 고전압으로 나노섬유화하는 전기방사법을 이용하여 공기(에어)를 절연체로 사용하는 이른바 반도체 에어 갭 구조를 형성할 수 있도록 하였다.In particular, in the present invention, the so-called semiconductor air using air (air) as an insulator by using the electrospinning method of nanofiberization with a high voltage applied from the power supply unit 220 when electrospinning a polymer or inorganic material in a liquid state through a spinning nozzle. It was possible to form a gap structure.

본 발명에서는 모든 종류의 유기 고분자, 유기 실리케이트 고분자 및 무기물을 사용할 수 있으며, 용액상과 용융상에 대해서도 제한을 두지 아니한다. 그러나, 반도체 공정에서 요구되는 물성을 만족하기 위해 물질의 선택에 제한이 있을 수는 있다. 예를 들어, 본 발명에서 중점적으로 구현하고자 하는 반도체 저유전 절연막의 경우 폴리이미드 및 그 유도체, 폴리아닐린을 비롯한 방향족 고분자 및 그 유도체, 유기 실리케이트 고분자 및 그 유도체, 불화유기물계 고분자 및 그 유도체, SiCOH와 같은 카본을 함유한 실리콘화합물 등과 무기물로서 산화실리콘 및 그 유도체들이 있으나 반드시 이들에 제한을 두지 아니한다.In the present invention, all kinds of organic polymers, organic silicate polymers, and inorganic substances may be used, and there is no limitation on the solution phase and the molten phase. However, in order to satisfy the physical properties required in the semiconductor process, there may be restrictions on the selection of materials. For example, in the case of the semiconductor low-dielectric insulating film to be implemented mainly in the present invention, polyimide and its derivatives, aromatic polymers including polyaniline and its derivatives, organic silicate polymer and its derivatives, fluorinated organic polymer and its derivatives, SiCOH and Silicon compounds containing the same carbon, etc. as inorganic substances include silicon oxide and its derivatives, but are not necessarily limited thereto.

따라서, 이들을 용액상으로 하기 위한 용매에 있어서도 특별한 제한을 두지 아니하고, 각 용질 성분에 대한 적절한 용매를 택할 수 있다. 단, 다양한 반도체별 공정 진행과 공정 요구 특성 및 고분자류의 용융점에 따라 끓는점이 고분자 용융점보다 낮은 용매를 택해야 하며, 선택할 수 있는 용매 중에서도 가능한 끓는점이 낮고, 기타 고려 특성이 공정에 불리하다고 판단되는 것은 피할 수 있다.Accordingly, there is no particular limitation on the solvent for making them a solution, and an appropriate solvent for each solute component can be selected. However, depending on the process progress of various semiconductors, the process requirements, and the melting point of the polymers, a solvent with a boiling point lower than the melting point of the polymer should be selected. Among the solvents that can be selected, the boiling point is as low as possible, and other considerations are considered to be unfavorable to the process. Can be avoided.

용액 혹은 용융액의 점도는 바람직하게는 100 ~ 30,000cP의 범위일 수 있으나, 공정 진행상 필요에 따라 특별한 제한을 두지 않는다.The viscosity of the solution or melt may preferably be in the range of 100 to 30,000 cP, but there is no particular limitation on the basis of the necessity in the process.

도 5에 도시된 바와 같이, 나노섬유 클러스터 박막층(162)을 열 또는 UV를 이용한 잔류 용매 제거 및 안정화 처리를 실시하여, 복수의 라인/스페이스 및 회로패턴(140) 상면을 덮는 나노섬유 절연층(도 6의 160)을 형성한다.As shown in FIG. 5, the nanofiber cluster thin film layer 162 is subjected to a residual solvent removal and stabilization treatment using heat or UV to cover the upper surface of a plurality of lines/spaces and circuit patterns 140 ( 160) of FIG. 6 is formed.

이때, 열 또는 UV를 이용한 잔류 용매 제거 및 안정화 처리는 노 열처리 방식, UV 처리 방식, 전자빔 처리 방식 등에서 선택될 수 있으며, 필요에 따라 이들 중 2가지 이상을 복합적 또는 단계적으로 사용할 수 있다.At this time, the residual solvent removal and stabilization treatment using heat or UV may be selected from a furnace heat treatment method, a UV treatment method, an electron beam treatment method, and the like, and two or more of them may be used in combination or stepwise as necessary.

즉, 열 또는 UV를 이용한 잔류 용매 제거 및 안정화 처리는 나노섬유 클러스터 박막층(162)을 1차 처리하는 단계와, 1차 처리된 나노섬유 클러스터 박막층(162)을 2차 처리하는 단계를 포함하는 것이 보다 바람직하다.That is, the residual solvent removal and stabilization treatment using heat or UV includes a step of first treating the nanofiber cluster thin film layer 162 and a second treating the first treated nanofiber cluster thin film layer 162. More preferable.

1차 처리 단계에서는 나노섬유 클러스터 박막층(162)의 용융점 이하의 온도에서 5분 내지 1시간 동한 열처리한다.In the first treatment step, heat treatment is performed for 5 minutes to 1 hour at a temperature below the melting point of the nanofiber cluster thin film layer 162.

이때, 1차 처리 온도가 용매의 비등점 미만이거나, 또는 1차 처리 시간이 5분 미만일 경우에는 나노섬유 방사 용액 중의 용제성분에 대한 불충분한 제거가 일어나 반도체 구조 상의 필요한 막질의 특성에 영향을 주는 문제점이 있을 수 있다. 반대로, 1차 처리 온도가 나노섬유 클러스터 박막층(162)의 용융점을 초과하거나, 또는 1차 처리 시간이 1시간을 초과하는 경우에는 불필요한 공정 시간을 초래할 수 있는 문제점이 있을 수 있다.At this time, when the first treatment temperature is less than the boiling point of the solvent or the first treatment time is less than 5 minutes, insufficient removal of the solvent component in the nanofiber spinning solution occurs, affecting the properties of the required film quality on the semiconductor structure. This can be. Conversely, when the first treatment temperature exceeds the melting point of the nanofiber cluster thin film layer 162 or the first treatment time exceeds 1 hour, there may be a problem that may cause unnecessary processing time.

2차 처리 단계에서는 1차 처리된 나노섬유 클러스터 박막층(162)을 비활성 분위기, 바람직하게는 질소 분위기 하에서 나노섬유 클러스터 박막층(162)의 용융점 이하의 온도에서 10분 내지 2시간 동안 열처리한다.In the second treatment step, the first treated nanofiber cluster thin film layer 162 is heat-treated for 10 minutes to 2 hours at a temperature equal to or lower than the melting point of the nanofiber cluster thin film layer 162 in an inert atmosphere, preferably a nitrogen atmosphere.

이때, 2차 처리 시간이 10분 미만일 경우에는 충분한 경화가 이루어지지 못할 우려가 크다. 반대로, 2차 처리 시간이 2시간을 초과할 경우에는 더 이상의 효과 상승 없이 공정 시간 및 비용만을 상승시키는 결과를 초래하므로, 바람직하지 못하다.At this time, if the secondary treatment time is less than 10 minutes, there is a great concern that sufficient curing may not be achieved. Conversely, if the secondary treatment time exceeds 2 hours, it is not preferable because it results in an increase in the process time and cost without further increase in the effect.

다음으로, 도 6에 도시된 바와 같이, 나노섬유 절연층(160)의 노출면인 상면(160a)을 에칭하여, 나노섬유 절연층(160)의 일부 두께를 제거한다. 이때, 에칭은 드라이 에칭을 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니다.Next, as shown in FIG. 6, the upper surface 160a, which is the exposed surface of the nanofiber insulating layer 160, is etched to remove a partial thickness of the nanofiber insulating layer 160. In this case, it is preferable to use dry etching, but the etching is not limited thereto.

이에 따라, 도 7에 도시된 바와 같이, 나노섬유 절연층(160)의 전체 두께가 감소한다. 이때, 나노섬유 절연층(160)은 복수의 라인 패턴(140) 상면에만 접촉되도록 배치되어, 복수의 라인/스페이스 및 회로패턴, 보다 구체적으로는 복수의 라인 패턴 및 회로패턴의 측 벽면이 노출된다. 이에 따라, 복수의 라인/스페이스 및 회로패턴(140)의 상면만이 나노섬유 절연층(160)과 직접 접촉되고, 복수의 라인 패턴의 측 벽면에는 나노섬유 절연층(160)이 존재하지 않게 된다.Accordingly, as shown in FIG. 7, the total thickness of the nanofiber insulating layer 160 is reduced. At this time, the nanofiber insulating layer 160 is disposed so as to contact only the upper surface of the plurality of line patterns 140, so that a plurality of lines/spaces and circuit patterns, more specifically, a side wall surface of the plurality of line patterns and circuit patterns are exposed. . Accordingly, only the upper surface of the plurality of lines/spaces and the circuit pattern 140 is in direct contact with the nanofiber insulating layer 160, and the nanofiber insulating layer 160 does not exist on the side walls of the plurality of line patterns. .

이 결과, 복수의 라인/스페이스 및 회로패턴(140)과 나노섬유 절연층(160)이 복수의 에어 갭(180)을 형성하게 된다. 이때, 복수의 에어 갭은, 단면 상으로 볼 때, 사각형 형상을 가질 수 있으나, 이는 예시적인 것으로 그 단면 형상은 타원형 등과 같은 다양한 형태로 변경될 수도 있다.As a result, the plurality of line/space and circuit patterns 140 and the nanofiber insulating layer 160 form a plurality of air gaps 180. At this time, the plurality of air gaps may have a rectangular shape when viewed in cross-section, but this is exemplary, and the cross-sectional shape may be changed to various shapes such as an elliptical shape.

지금까지 살펴본 바와 같이, 본 발명에서는 복수의 전기방사장치를 이용하여 복수의 라인/스페이스 및 회로패턴이 배치된 반도체 기판에 나노섬유 방사 용액을 전기방사하고, 열처리하여 나노섬유 절연층을 형성하는 것에 의해, 복수의 라인/스페이스 및 회로패턴과 나노섬유 절연층이 에어 갭을 함께 형성하게 된다.As described so far, in the present invention, the nanofiber spinning solution is electrospun onto a semiconductor substrate on which a plurality of lines/spaces and circuit patterns are arranged using a plurality of electrospinning devices, and heat treatment is performed to form a nanofiber insulating layer. As a result, the plurality of line/space and circuit patterns and the nanofiber insulating layer form an air gap together.

이에 따라, 본 발명은 기존의 CVD 공정 장비와 같이 복수의 반응가스를 사용하거나 고진공을 형성해야 할 필요가 없고, 나노섬유 클러스터 박막층의 형성을 위해 필요한 재료의 양만을 사용하기 때문에 SOD 공정과 달리 재료의 낭비가 거의 없고 잉여 케미칼에 대한 처리 부하가 적어 비용 부담이 경감될 수 있다.Accordingly, the present invention does not need to use a plurality of reaction gases or form high vacuum like conventional CVD process equipment, and uses only the amount of material necessary for forming the nanofiber cluster thin film layer, unlike the SOD process. The cost burden can be alleviated as there is little wastage of chemicals and the processing load for surplus chemicals is small.

또한, 본 발명은 비트 라인, 워드 라인 및 배선 회로와 같은 도전성 구조체의 상부막, 또는 상부막 및 하부막이 절연성 재질의 나노섬유 클러스터로 이루어진 나노섬유 절연층이 배치되며, 서로 이웃한 복수의 라인/스페이스 및 회로패턴 간의 절연 특성을 극대화할 수 있는 유전상수 값이 1인 공기가 채워지는 에어 갭을 갖는다.In addition, in the present invention, an upper layer of a conductive structure such as a bit line, a word line, and a wiring circuit, or a nanofiber insulating layer in which the upper layer and the lower layer are formed of an insulating material nanofiber cluster are disposed, and a plurality of lines/ It has an air gap filled with air having a dielectric constant of 1 that can maximize the insulation characteristics between the space and circuit patterns.

이 결과, 본 발명은 3차원 그물망 구조의 나노섬유 절연층의 내부에 배치되는 복수의 기공과 더불어, 복수의 라인/스페이스 및 회로패턴과 나노섬유 절연층이 복수의 에어 갭을 형성함으로써 초저유전율 확보가 가능하여, 반도체 소자의 지연 상수를 최소화하여 동작 속도 향상, 소비전력 및 발열량의 감소를 도모할 수 있게 된다.As a result, the present invention secures ultra-low dielectric constant by forming a plurality of air gaps in which a plurality of lines/spaces, circuit patterns, and nanofiber insulating layers, along with a plurality of pores disposed inside the nanofiber insulating layer having a three-dimensional network structure Is possible, it is possible to minimize the delay constant of the semiconductor device to improve the operation speed, to reduce power consumption and heat generation.

실시예Example

이하, 본 발명의 바람직한 실시예를 통해 본 발명의 구성 및 작용을 더욱 상세히 설명하기로 한다. 다만, 이는 본 발명의 바람직한 예시로 제시된 것이며 어떠한 의미로도 이에 의해 본 발명이 제한되는 것으로 해석될 수는 없다.Hereinafter, the configuration and operation of the present invention will be described in more detail through preferred embodiments of the present invention. However, this is presented as a preferred example of the present invention and cannot be construed as limiting the present invention in any sense.

여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 그 설명을 생략하기로 한다.Contents not described herein can be sufficiently technically inferred by those skilled in the art, and thus description thereof will be omitted.

1. 반도체 소자 제조1. Semiconductor device manufacturing

실시예 1Example 1

폴리아믹산을 N-메틸피롤리돈/N-메틸아세트아미드를 중량비로 2 : 1로 혼합한 혼합 용매에 용해시켜 나노섬유 방사 용액을 제조하였다.A nanofiber spinning solution was prepared by dissolving polyamic acid in a mixed solvent in which N-methylpyrrolidone/N-methylacetamide was mixed at a weight ratio of 2:1.

다음으로, 나노섬유 방사 용액 15g을 방사노즐이 연결된 실린지에 주입하고, 최대 30kV의 고전압을 가할 수 있는 전기방사장치에서 전기방사하여 복수의 라인/스페이스 및 회로패턴의 상측을 덮는 나노섬유 클러스터 박막층을 형성하였다. 이때, 전기 방사되는 나노섬유 클러스터 박막층은 접지된 금속판 위에 설치된 복수의 라인 패턴을 가진 3 × 3㎝ 크기의 웨이퍼 시편 위에서 적용하였다.Next, 15g of the nanofiber spinning solution is injected into the syringe connected to the spinning nozzle, and electrospinned in an electrospinning device capable of applying a high voltage of up to 30kV to form a thin film layer of nanofiber clusters covering the upper side of a plurality of lines/spaces and circuit patterns. Formed. At this time, the electrospun nanofiber cluster thin film layer was applied on a 3×3cm-sized wafer specimen having a plurality of line patterns installed on a grounded metal plate.

다음으로, 나노섬유 클러스터 박막층이 형성된 웨이퍼 시편을 5분간 열처리하여 나노섬유 절연층을 형성하였다. 이때, 나노섬유 절연층이 복수의 라인/스페이스 및 회로패턴의 상면만을 덮도록 형성되는 것에 의해, 나노섬유 절연층과 복수의 라인/스페이스 및 회로패턴이 에어 갭을 형성하게 된다.Next, the wafer specimen on which the nanofiber cluster thin film layer was formed was heat-treated for 5 minutes to form a nanofiber insulating layer. At this time, since the nanofiber insulating layer is formed to cover only the upper surface of the plurality of lines/spaces and the circuit pattern, the nanofiber insulating layer and the plurality of lines/spaces and the circuit pattern form an air gap.

다음으로, 나노섬유 절연층이 형성된 웨이퍼 시편을 ICP 에칭장비에서 드라이 에칭을 실시하여 나노섬유 절연층의 일부 두께를 제거하여 반도체 소자를 제조하였다.Next, a semiconductor device was manufactured by dry etching the wafer specimen on which the nanofiber insulating layer was formed in an ICP etching equipment to remove some thickness of the nanofiber insulating layer.

실시예 2Example 2

[-O-R1R2Si-O-SiR3R4]n으로 표현되는 폴리실록산 중에서 수 평균 분자량 7,500으로 중합한 폴리실록산을 에틸알코올과 이소프로필 알코올의 혼합 용액에 용해시켜 나노섬유 방사 용액을 제조하였다.[-OR 1 R 2 Si-O-SiR 3 R 4 ] A nanofiber spinning solution was prepared by dissolving a polysiloxane polymerized with a number average molecular weight of 7,500 in a polysiloxane represented by n in a mixed solution of ethyl alcohol and isopropyl alcohol.

다음으로, 나노섬유 방사 용액 15g을 방사노즐이 연결된 실린지에 주입하고, 최대 30kV의 고전압을 가할 수 있는 전기방사장치에서 전기방사하여 복수의 라인/스페이스 및 회로패턴의 상측을 덮는 나노섬유 클러스터 박막층을 형성하였다. 이때, 전기 방사되는 나노섬유 클러스터 박막층은 접지된 금속판 위에 설치된 복수의 라인/스페이스 및 회로패턴을 가진 3 × 3㎝ 크기의 웨이퍼 시편 위에서 적용하였다.Next, 15g of the nanofiber spinning solution is injected into the syringe connected to the spinning nozzle, and electrospinned in an electrospinning device capable of applying a high voltage of up to 30kV to form a thin film layer of nanofiber clusters covering the upper side of a plurality of lines/spaces and circuit patterns. Formed. At this time, the electrospun nanofiber cluster thin film layer was applied on a 3×3 cm-sized wafer specimen having a plurality of lines/spaces and circuit patterns installed on a grounded metal plate.

다음으로, 나노섬유 클러스터 박막층이 형성된 웨이퍼 시편을 15분 동안 열처리하여 나노섬유 절연층을 형성하였다. 이때, 나노섬유 절연층이 복수의 라인/스페이스 및 회로패턴의 상면만을 덮도록 형성되는 것에 의해, 나노섬유 절연층과 복수의 라인/스페이스 및 회로패턴이 에어 갭을 형성하게 된다.Next, the wafer specimen on which the nanofiber cluster thin film layer was formed was heat-treated for 15 minutes to form a nanofiber insulating layer. At this time, since the nanofiber insulating layer is formed to cover only the upper surface of the plurality of lines/spaces and the circuit pattern, the nanofiber insulating layer and the plurality of lines/spaces and the circuit pattern form an air gap.

다음으로, 나노섬유 절연층이 형성된 웨이퍼 시편을 ICP 에칭장비에서 드라이 에칭을 실시하여 나노섬유 절연층의 일부 두께를 제거하여 반도체 소자를 제조하였다.Next, a semiconductor device was manufactured by dry etching the wafer specimen on which the nanofiber insulating layer was formed in an ICP etching equipment to remove some thickness of the nanofiber insulating layer.

실시예 3Example 3

유기-무기 복합물질인 17 중량% 폴리실세스퀴옥산/PGMEA 용액 20g을 방사노즐이 연결된 실린지에 주입하고, 최대 30kV의 고전압을 가할 수 있는 전기방사장치에서 전기방사하여 복수의 라인/스페이스 및 회로패턴의 상측을 덮는 나노섬유 클러스터 박막층을 형성하였다. 이때, 전기 방사되는 나노섬유 클러스터 박막층은 접지된 금속판 위에 설치된 복수의 라인/스페이스 및 회로패턴을 가진 3 × 3㎝ 크기의 웨이퍼 시편 위에서 적용하였다. Inject 20 g of 17% by weight polysilsesquioxane/PGMEA solution, an organic-inorganic composite material, into a syringe connected to a spinning nozzle, and electrospin it in an electrospinning device capable of applying a high voltage of up to 30kV to a plurality of lines/spaces and circuits A nanofiber cluster thin film layer covering the upper side of the pattern was formed. At this time, the electrospun nanofiber cluster thin film layer was applied on a 3×3 cm-sized wafer specimen having a plurality of lines/spaces and circuit patterns installed on a grounded metal plate.

다음으로, 나노섬유 클러스터 박막층이 형성된 웨이퍼 시편을 10분 동안 열처리하여 나노섬유 절연층을 형성하였다. 이때, 나노섬유 절연층이 복수의 라인/스페이스 및 회로패턴의 상면만을 덮도록 형성되는 것에 의해, 나노섬유 절연층과 복수의 라인/스페이스 및 회로패턴이 에어 갭을 형성하게 된다.Next, the wafer specimen on which the nanofiber cluster thin film layer was formed was heat-treated for 10 minutes to form a nanofiber insulating layer. At this time, since the nanofiber insulating layer is formed to cover only the upper surface of the plurality of lines/spaces and the circuit pattern, the nanofiber insulating layer and the plurality of lines/spaces and the circuit pattern form an air gap.

다음으로, 나노섬유 절연층이 형성된 웨이퍼 시편을 ICP 에칭장비에서 드라이 에칭을 실시하여 나노섬유 절연층의 일부 두께를 제거하여 반도체 소자를 제조하였다.Next, a semiconductor device was manufactured by dry etching the wafer specimen on which the nanofiber insulating layer was formed in an ICP etching equipment to remove some thickness of the nanofiber insulating layer.

비교예 1Comparative Example 1

복수의 라인 패턴이 배치된 웨이퍼 시편 상에 화학기상증착으로 SiO2를 증착하여 절연층을 형성하였다.SiO 2 was deposited by chemical vapor deposition on a wafer specimen on which a plurality of line patterns were disposed to form an insulating layer.

다음으로, 절연층의 표면을 평탄화한 후, 포토레지스트를 도포한 후 패터닝하여 더미 패턴을 형성한 후, 더미 패턴을 기반으로 드라이 에치를 실시하여 절연층에 식각홀을 형성하였다.Next, after the surface of the insulating layer was planarized, a photoresist was applied and patterned to form a dummy pattern, and then dry etching was performed based on the dummy pattern to form an etching hole in the insulating layer.

다음으로, 더미 패턴을 제거한 후, 식각홀이 형성된 절연층 상에 화학기상증착으로 SiO2를 다시 증착하여 식각홀 내부에 에어 갭이 형성되는 절연층을 형성하여 반도체 소자를 제조하였다.Next, after removing the dummy pattern, SiO 2 was deposited again by chemical vapor deposition on the insulating layer in which the etching hole was formed to form an insulating layer in which an air gap was formed in the etching hole to manufacture a semiconductor device.

2. 미세조직 관찰2. Microstructure observation

도 9는 비교예 1에 기재된 CVD 방식을 이용하여 제조된 에어 갭을 갖는 반도체 소자를 나타낸 모식도이다.9 is a schematic diagram showing a semiconductor device having an air gap manufactured using the CVD method described in Comparative Example 1. FIG.

도 9에 도시된 바와 같이, 비교예 1에 따라 제조된 에어 갭을 갖는 반도체 소자는 화학적 기상증착에 의해 에어 갭이 형성된 것으로, 이 경우 화학적 기상증착에 의해 증착되는 증착 물질이 에어 갭 형성 공간에 일정량이 충전됨으로써 에어 갭의 크기가 줄어드는 현상을 피할 수 없다.As shown in FIG. 9, the semiconductor device having an air gap manufactured according to Comparative Example 1 has an air gap formed by chemical vapor deposition. In this case, the vapor deposition material deposited by chemical vapor deposition is in the air gap formation space. As a certain amount is charged, it is inevitable that the size of the air gap decreases.

반면, 도 10은 실시예 1에 따라 제조된 반도체 소자를 상부에서 촬영하여 나타낸 SEM 사진이고, 도 11은 실시예 1에 따라 제조된 반도체 소자의 나노섬유 절연층에 대한 절단면을 촬영하여 나타낸 SEM 사진이다.On the other hand, FIG. 10 is a SEM photograph taken from the top of a semiconductor device manufactured according to Example 1, and FIG. 11 is a SEM photograph taken by photographing a cut surface of the nanofiber insulating layer of the semiconductor device manufactured according to Example 1. to be.

도 10 및 도 11에 도시된 바와 같이, 실시예 1에 따라 제조된 반도체 소자의 경우, 나노섬유 클러스터가 수평 방향 및 수직 방향으로 적층되어, 3차원 그물망 구조의 적층 구조를 갖는 나노섬유 절연층이 형성된 것을 확인할 수 있다. 이때, 나노섬유 절연층은 나노섬유 클러스터가 수평 방향 및 수직 방향으로 무작위로 형성되어, 내부에 복수의 기공이 배치되어 있는 것을 확인할 수 있다.10 and 11, in the case of the semiconductor device manufactured according to Example 1, nanofiber clusters are stacked in horizontal and vertical directions, so that a nanofiber insulating layer having a stacked structure of a three-dimensional network structure is formed. It can be confirmed that it was formed. At this time, in the nanofiber insulating layer, it can be seen that nanofiber clusters are randomly formed in the horizontal and vertical directions, and a plurality of pores are disposed therein.

도 12 및 도 13은 실시예 2에 따라 제조된 반도체 소자에 대한 절단면을 각각 촬영하여 나타낸 SEM 사진이다. 이때, 도 12는 에칭 전 상태의 반도체 소자를 나타낸 것이고, 도 13은 에칭 후 상태의 반도체 소자를 나타낸 것이다.12 and 13 are SEM photographs respectively photographing a cut surface of a semiconductor device manufactured according to Example 2. In this case, FIG. 12 shows the semiconductor device before etching, and FIG. 13 shows the semiconductor device after etching.

도 12 및 도 13에 도시된 바와 같이, 실시예 2에 따라 제조된 에어 갭을 갖는 반도체 소자는 복수의 라인/스페이스 및 회로패턴과 나노섬유 절연층의 사이 공간에 공기가 통과하는 빈 공간인 에어 터널(Air-Tunnel) 구조를 갖는 복수의 에어 갭이 배치되어 있을 것을 확인할 수 있다. 이에 따라, 제2 실시예에 따른 에어 갭은 복수의 라인/스페이스 및 회로패턴과 나노섬유 절연층 사이 공간 전체에 형성되므로, 비교예 1에 비하여 에어 갭의 면적을 극대화할 수 있는 구조적인 이점을 갖는다.As shown in FIGS. 12 and 13, the semiconductor device having an air gap manufactured according to Example 2 includes a plurality of lines/spaces and air, which is an empty space through which air passes through the space between the circuit pattern and the nanofiber insulating layer. It can be seen that a plurality of air gaps having an Air-Tunnel structure are arranged. Accordingly, since the air gap according to the second embodiment is formed in the entire space between a plurality of lines/spaces and the circuit pattern and the nanofiber insulating layer, it has a structural advantage that can maximize the area of the air gap compared to Comparative Example 1. Have.

이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형은 본 발명이 제공하는 기술 사상의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.In the above, the embodiments of the present invention have been described mainly, but various changes or modifications can be made at the level of those of ordinary skill in the art to which the present invention pertains. Such changes and modifications can be said to belong to the present invention as long as they do not depart from the scope of the technical idea provided by the present invention. Therefore, the scope of the present invention should be determined by the claims set forth below.

100 : 반도체 소자
120 : 반도체 기판
140 : 복수의 라인/스페이스 및 회로패턴
142 : 배리어 장벽층
144 : 접착층
160 : 나노섬유 절연층
180 : 에어 갭
G : 기공100: semiconductor device
120: semiconductor substrate
140: a plurality of lines/spaces and circuit patterns
142: barrier barrier layer
144: adhesive layer
160: nanofiber insulating layer
180: air gap
G: Qigong

Claims (14)

반도체 기판;
상기 반도체 기판 상에 배치된 복수의 라인/스페이스 및 회로패턴;
상기 복수의 라인/스페이스 및 회로패턴 상에 배치된 나노섬유 절연층; 및
상기 복수의 라인/스페이스 및 회로패턴과 나노섬유 절연층에 의해 형성된 복수의 에어 갭;
을 포함하는 에어 갭을 갖는 반도체 소자.
A semiconductor substrate;
A plurality of lines/spaces and circuit patterns disposed on the semiconductor substrate;
A nanofiber insulating layer disposed on the plurality of lines/spaces and circuit patterns; And
A plurality of air gaps formed by the plurality of line/spaces and circuit patterns and the nanofiber insulating layer;
A semiconductor device having an air gap comprising a.
 제1항에 있어서,
상기 나노섬유 절연층은
상기 복수의 라인/스페이스 및 회로패턴 상면에만 접촉되도록 배치되어, 상기 복수의 라인/스페이스 및 회로패턴의 측 벽면이 노출된 것을 특징으로 하는 에어 갭을 갖는 반도체 소자.
The method of claim 1,
The nanofiber insulating layer
The semiconductor device having an air gap, wherein the plurality of lines/spaces and sidewalls of the circuit patterns are exposed so as to be in contact only with an upper surface of the plurality of lines/spaces and circuit patterns.
 제1항에 있어서,
상기 나노섬유 절연층은
나노섬유 클러스터가 수평 방향 및 수직 방향으로 무작위로 형성되어, 내부에 복수의 기공을 갖는 것을 특징으로 하는 에어 갭을 갖는 반도체 소자.
The method of claim 1,
The nanofiber insulating layer
A semiconductor device having an air gap, characterized in that the nanofiber clusters are randomly formed in a horizontal direction and a vertical direction, and have a plurality of pores therein.
 제1항에 있어서,
상기 나노섬유 절연층은
유기 고분자, 유기 실리케이트 고분자 및 무기물 중 선택된 1종 이상을 포함하는 재질로 형성된 것을 특징으로 하는 에어 갭을 갖는 반도체 소자.
The method of claim 1,
The nanofiber insulating layer
A semiconductor device having an air gap, characterized in that it is formed of a material containing at least one selected from an organic polymer, an organic silicate polymer, and an inorganic material.
 제1항에 있어서,
상기 복수의 라인/스페이스 및 회로패턴은
비트 라인, 워드 라인 및 금속 배선 회로 중 적어도 하나 이상을 포함하는 것을 특징으로 하는 에어 갭을 갖는 반도체 소자.
The method of claim 1,
The plurality of lines/spaces and circuit patterns
A semiconductor device having an air gap, comprising at least one of a bit line, a word line, and a metal wiring circuit.
 제1항에 있어서,
상기 반도체 소자는
복수의 반도체층을 더 포함하는 것을 특징으로 하는 에어 갭을 갖는 반도체 소자.
The method of claim 1,
The semiconductor device is
A semiconductor device having an air gap, further comprising a plurality of semiconductor layers.
 제1항에 있어서,
상기 반도체 소자는
상기 복수의 라인/스페이스 및 회로패턴을 덮도록 배치되어, 상기 복수의 라인/스페이스 및 회로패턴을 보호하는 배리어 장벽층과, 상기 복수의 라인/스페이스 및 회로패턴과 나노섬유 절연층 사이에 배치된 접착층 중 적어도 하나 이상을 더 포함하는 것을 특징으로 하는 에어 갭을 갖는 반도체 소자.
The method of claim 1,
The semiconductor device is
A barrier barrier layer disposed to cover the plurality of lines/spaces and circuit patterns to protect the plurality of line/spaces and circuit patterns, and disposed between the plurality of line/spaces and circuit patterns and the nanofiber insulating layer A semiconductor device having an air gap, further comprising at least one of the adhesive layers.
 (a) 복수의 라인/스페이스 및 회로패턴이 배치된 반도체 기판을 준비하는 단계;
(b) 상기 복수의 라인/스페이스 및 회로패턴이 배치된 반도체 기판과 이격된 위치에 장착된 적어도 하나 이상의 전기방사장치로부터 나노섬유 방사 용액을 전기방사하여 상기 복수의 라인/스페이스 및 회로패턴의 상측을 덮는 나노섬유 클러스터 박막층을 형성하는 단계; 및
(c) 상기 나노섬유 클러스터 박막층을 열 또는 UV를 이용한 잔류 용매 제거 및 안정화 처리를 실시하여, 상기 복수의 라인/스페이스 및 회로패턴 상면을 덮는 나노섬유 절연층을 형성하는 단계;
를 포함하는 에어 갭을 갖는 반도체 소자 제조 방법.
(a) preparing a semiconductor substrate on which a plurality of lines/spaces and circuit patterns are disposed;
(b) the upper side of the plurality of lines/spaces and circuit patterns by electrospinning a nanofiber spinning solution from at least one electrospinning device mounted at a position spaced apart from the semiconductor substrate on which the plurality of lines/spaces and circuit patterns are disposed Forming a nanofiber cluster thin film layer covering the And
(c) forming a nanofiber insulating layer covering an upper surface of the plurality of lines/spaces and circuit patterns by subjecting the nanofiber cluster thin film layer to a residual solvent removal and stabilization treatment using heat or UV;
A semiconductor device manufacturing method having an air gap comprising a.
 제8항에 있어서,
상기 (a) 단계에서,
상기 반도체 기판에는 상기 복수의 라인/스페이스 및 회로패턴을 덮도록 배치되어, 상기 복수의 라인/스페이스 및 회로패턴을 보호하는 배리어 장벽층과, 상기 복수의 라인/스페이스 및 회로패턴 상에 배치된 접착층 중 적어도 하나 이상을 더 포함하는 에어 갭을 갖는 반도체 소자 제조 방법.
The method of claim 8,
In step (a),
A barrier barrier layer disposed on the semiconductor substrate to cover the plurality of lines/spaces and circuit patterns to protect the plurality of lines/spaces and circuit patterns, and an adhesive layer disposed on the plurality of lines/spaces and circuit patterns Method of manufacturing a semiconductor device having an air gap further comprising at least one or more of.
 제8항에 있어서,
상기 (c) 단계에서,
상기 열 또는 UV를 이용한 잔류용매 제거 및 안정화 처리는,
상기 나노섬유 클러스터 박막층을 1차 처리하는 단계; 및
상기 1차 처리된 나노섬유 클러스터 박막층을 2차 처리하는 단계;
를 포함하는 것을 특징으로 하는 에어 갭을 갖는 반도체 소자 제조 방법.
The method of claim 8,
In step (c),
The residual solvent removal and stabilization treatment using heat or UV,
Primary processing the nanofiber cluster thin film layer; And
Secondary processing the first-treated nanofiber cluster thin film layer;
A method of manufacturing a semiconductor device having an air gap, comprising: a.
 제10항에 있어서,
상기 1차 처리는
상기 나노섬유 클러스터 박막층의 용융점 이하의 온도에서 5분 내지 1시간 동안 열처리하는 것을 특징으로 하는 에어 갭을 갖는 반도체 소자 제조 방법.
The method of claim 10,
The primary treatment is
A method of manufacturing a semiconductor device having an air gap, characterized in that the heat treatment is performed for 5 minutes to 1 hour at a temperature below the melting point of the nanofiber cluster thin film layer.
 제10항에 있어서,
상기 2차 처리는
상기 1차 처리된 나노섬유 클러스터 박막층을 비활성 분위기에서 상기 나노섬유 클러스터 박막층의 용융점 이하의 온도에서 10분 내지 2시간 동안 열처리하는 것을 특징으로 하는 에어 갭을 갖는 반도체 소자 제조 방법.
The method of claim 10,
The secondary treatment is
The method of manufacturing a semiconductor device having an air gap, characterized in that heat-treating the first-treated nanofiber cluster thin film layer at a temperature below the melting point of the nanofiber cluster thin film layer in an inert atmosphere for 10 minutes to 2 hours.
 제8항에 있어서,
상기 (c) 단계에서,
상기 나노섬유 절연층은
상기 복수의 라인/스페이스 및 회로패턴 상면에만 접촉되도록 배치되어, 상기 복수의 라인/스페이스 및 회로패턴의 측 벽면이 노출된 것을 특징으로 하는 에어 갭을 갖는 반도체 소자 제조 방법.
The method of claim 8,
In step (c),
The nanofiber insulating layer
The method of manufacturing a semiconductor device having an air gap, wherein the plurality of lines/spaces and sidewalls of the circuit patterns are exposed so as to be in contact only with the upper surface of the plurality of lines/spaces and circuit patterns.
 제8항에 있어서,
상기 (c) 단계 이후,
(d) 상기 나노섬유 절연층의 노출면을 에칭하여, 상기 나노섬유 절연층의 일부 두께를 제거하는 단계;
를 더 포함하는 것을 특징으로 하는 에어 갭을 갖는 반도체 소자 제조 방법.The method of claim 8,
After step (c),
(d) removing a partial thickness of the nanofiber insulating layer by etching the exposed surface of the nanofiber insulating layer;
Method for manufacturing a semiconductor device having an air gap, characterized in that it further comprises.
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