KR20200114621A - Power amplifier and thereof method in wireless communication system - Google Patents

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KR20200114621A
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장승현
공선우
김광선
박지훈
이광천
이희동
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한국전자통신연구원
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Abstract

According to an embodiment of the present invention, disclosed is a power amplifier. The power amplifier includes: a first amplification stage including a first transistor and a second transistor; a positive voltage body control unit connected to the body of each of the first transistor and the second transistor; a second amplification stage including a third transistor and a fourth transistor; and an input bias unit connected to a gate of each of the first to fourth transistors. The present invention includes a plurality of amplification stages operating asymmetrically according to the magnitude of the input power.

Description

무선 통신 시스템에서 전력 증폭기 및 그의 동작 방법{POWER AMPLIFIER AND THEREOF METHOD IN WIRELESS COMMUNICATION SYSTEM}Power amplifier and its operation method in wireless communication system {POWER AMPLIFIER AND THEREOF METHOD IN WIRELESS COMMUNICATION SYSTEM}

본 발명은 무선 통신 시스템에 관한 것으로, 더욱 상세하게는 무선 통신 시스템에서 전력 증폭기 및 그의 동작 방법에 관한 것이다.The present invention relates to a wireless communication system, and more particularly, to a power amplifier and a method of operation thereof in a wireless communication system.

무선 통신 시스템에서 기지국 및 단말기는 가입자에게 보다 넓은 통신 커버리지(coverage) 및 보다 빠른 전송 속도를 제공하기 위해 전력 증폭기를 이용할 수 있다. 예를 들어, 기지국 및 단말기에 포함되는 전력 증폭기는 송수신 신호를 증폭하여 신호 처리 효율을 향상시킬 수 있다.In a wireless communication system, a base station and a terminal may use a power amplifier to provide a subscriber with a wider communication coverage and a faster transmission speed. For example, a power amplifier included in a base station and a terminal may amplify a transmission/reception signal to improve signal processing efficiency.

최근의 무선 통신 시스템은 제한된 주파수 자원으로 인하여 기존 보다 높은 주파수를 반송파용 주파수로 사용하고 있다. 전력 증폭기가 높은 주파수에서 동작할 경우, 전력 증폭기에서는 기생 커패시턴스(parastic capacitance) 성분에 의한 신호 손실이 발생할 수 있다. 따라서, 기생 커패시턴스에 의해 전력 증폭기의 효율이 감소하는 문제점이 발생할 수 있다.Recent wireless communication systems use a higher frequency as a carrier frequency due to limited frequency resources. When the power amplifier operates at a high frequency, signal loss due to parasitic capacitance may occur in the power amplifier. Accordingly, there may be a problem that the efficiency of the power amplifier decreases due to parasitic capacitance.

또한, 최근의 무선 통신 시스템은 기존의 GSM(global system for mobile communications) 등의 시스템과 다르게 진폭의 변화가 큰 OFDM(orthogonal frequency division multiplexing)을 기반으로 하는 시스템을 사용할 수 있다. 이때, OFDM 시스템에서 송신기의 PAPR(peak to average power ratio)은 높을 수 있다. 따라서, OFDM 시스템에서 송신기의 전력 증폭기는 효율적으로 동작하지 않을 수 있다.In addition, a recent wireless communication system may use a system based on orthogonal frequency division multiplexing (OFDM) having a large change in amplitude unlike a system such as a conventional global system for mobile communications (GSM). In this case, in an OFDM system, a peak to average power ratio (PAPR) of the transmitter may be high. Therefore, in an OFDM system, the power amplifier of the transmitter may not operate efficiently.

전력 증폭기는 무선 통신 시스템의 구성들 중 전력 소모가 큰 구성일 수 있다. 따라서, 전력 증폭기의 낮은 효율은 많은 문제점을 야기할 수 있다. 예를 들어, 전력 증폭기의 효율이 낮은 경우, 전력 증폭기에 큰 전력을 공급하기 위해 전력 공급 장치의 전력 용량이 증가되어야 한다. 이에 따라 전력 공급 장치를 위한 더 큰 공간이 필요할 수 있다.The power amplifier may have a large power consumption among components of a wireless communication system. Therefore, the low efficiency of the power amplifier can cause many problems. For example, when the efficiency of the power amplifier is low, the power capacity of the power supply must be increased in order to supply large power to the power amplifier. This may require more space for the power supply.

또한, 전력 증폭기의 낮은 효율로 인해 더 많은 에너지가 열로 방출될 수 있다. 따라서, 전력 증폭기 주변에 배치되는 다른 구성들의 성능에 악영향을 미칠 수 있다. 또한, 전력 증폭기에서 방출되는 열을 감소시키기 위해 더 큰 용량의 쿨링(cooling) 모듈이 필요할 수 있다. 이에 따라 쿨링 모듈을 위한 더 큰 공간이 필요할 수 있다. 또한, 시스템을 구성하기 위한 비용이 증가할 수 있다.In addition, more energy can be released as heat due to the low efficiency of the power amplifier. Thus, the performance of other components arranged around the power amplifier may be adversely affected. In addition, a larger capacity cooling module may be required to reduce the heat emitted from the power amplifier. Accordingly, a larger space for the cooling module may be required. In addition, the cost for configuring the system may increase.

상기 문제점을 해결하기 위한 본 발명의 목적은 입력 전력의 크기에 따라 비대칭적으로 동작하는 복수개의 증폭단들을 포함하는 전력 증폭기를 제공하는 것이다.An object of the present invention for solving the above problem is to provide a power amplifier including a plurality of amplification stages operating asymmetrically according to the magnitude of the input power.

상기 목적을 달성하기 위한 본 발명의 일 실시예는 전력 증폭기를 개시한다. 상기 전력 증폭기는, 제1 트랜지스터 및 제2 트랜지스터를 포함하는 제1 증폭단; 상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각의 바디에 연결되는 양전압 바디 제어부; 제3 트랜지스터 및 제4 트랜지스터를 포함하는 제2 증폭단; 및 상기 제1 내지 제4 트랜지스터 각각의 게이트와 연결되는 입력 바이어스(bias)부;를 포함한다. 상기 양전압 바디 제어부는 상기 제1 트랜지스터 및 상기 제2 트랜지스터로 양전압을 인가한다. 상기 입력 바이어스부는 상기 제1 내지 제4 트랜지스터로 동일한 바이어스를 인가한다.An embodiment of the present invention for achieving the above object discloses a power amplifier. The power amplifier includes: a first amplification stage including a first transistor and a second transistor; A positive voltage body control unit connected to a body of each of the first transistor and the second transistor; A second amplification stage including a third transistor and a fourth transistor; And an input bias unit connected to the gates of each of the first to fourth transistors. The positive voltage body control unit applies a positive voltage to the first transistor and the second transistor. The input bias unit applies the same bias to the first to fourth transistors.

본 발명의 실시예에 따르면, 입력 전력의 크기에 따라 비대칭적으로 동작하는 복수개의 증폭단들을 포함하는 전력 증폭기는 PAPR이 높은 입력 신호에 대한 높은 전력 효율을 가질 수 있다.According to an embodiment of the present invention, a power amplifier including a plurality of amplification stages operating asymmetrically according to the magnitude of the input power may have high power efficiency for an input signal having a high PAPR.

또한, 본 발명의 실시예에 따르면, 입력 전력의 크기에 따라 비대칭적으로 동작하는 복수개의 증폭단들을 포함하는 전력 증폭기는 추가적인 입력 바이어스 회로 없이 높은 전력 효율을 가짐으로써 회로 설계를 간소화할 수 있다.In addition, according to an embodiment of the present invention, a power amplifier including a plurality of amplification stages operating asymmetrically according to the magnitude of the input power can simplify circuit design by having high power efficiency without an additional input bias circuit.

도 1은 본 발명의 제1 실시예에 따른 통신 시스템을 도시한 개념도이다.
도 2는 본 발명의 제1 실시예에 따른 무선 통신 시스템에서 통신 노드의 구조를 도시한 개념도이다.
도 3은 본 발명의 제1 실시예에 따른 전력 증폭기의 구조를 도시한 회로도이다.
도 4는 본 발명의 제1 실시예에 따른 전력 증폭기의 제1 증폭단 및 제2 증폭단의 입력 신호에 따른 이득을 도시한 그래프이다.
도 5는 본 발명의 제2 실시예에 따른 전력 증폭기를 도시한 회로도이다.
도 6은 본 발명의 제3 실시예에 따른 전력 증폭기의 구조를 도시한 회로도이다.
도 7은 본 발명의 제4 실시예에 따른 전력 증폭기의 구조를 도시한 회로도이다.
도 8은 본 발명의 제1 내지 제4 실시예에 따른 전력 증폭기의 전력 효율과 종래 기술에 따른 전력 증폭기의 전력 효율의 그래프이다.1 is a conceptual diagram showing a communication system according to a first embodiment of the present invention.
2 is a conceptual diagram showing the structure of a communication node in the wireless communication system according to the first embodiment of the present invention.
3 is a circuit diagram showing the structure of the power amplifier according to the first embodiment of the present invention.
4 is a graph showing a gain according to an input signal of a first amplification stage and a second amplification stage of the power amplifier according to the first embodiment of the present invention.
5 is a circuit diagram showing a power amplifier according to a second embodiment of the present invention.
6 is a circuit diagram showing the structure of a power amplifier according to a third embodiment of the present invention.
7 is a circuit diagram showing the structure of a power amplifier according to a fourth embodiment of the present invention.
8 is a graph of power efficiency of the power amplifier according to the first to fourth embodiments of the present invention and the power efficiency of the power amplifier according to the prior art.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.In the present invention, various modifications may be made and various embodiments may be provided, and specific embodiments will be illustrated in the drawings and described in detail. However, this is not intended to limit the present invention to a specific embodiment, it is to be understood to include all changes, equivalents, and substitutes included in the spirit and scope of the present invention.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. These terms are used only for the purpose of distinguishing one component from another component. For example, without departing from the scope of the present invention, a first element may be referred to as a second element, and similarly, a second element may be referred to as a first element. The term and/or includes a combination of a plurality of related listed items or any of a plurality of related listed items.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.When a component is referred to as being "connected" or "connected" to another component, it is understood that it may be directly connected or connected to the other component, but other components may exist in the middle. Should be. On the other hand, when a component is referred to as being "directly connected" or "directly connected" to another component, it should be understood that there is no other component in the middle.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in the present application are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In the present application, terms such as "comprise" or "have" are intended to designate the presence of features, numbers, steps, actions, components, parts, or combinations thereof described in the specification, but one or more other features. It is to be understood that the presence or addition of elements or numbers, steps, actions, components, parts, or combinations thereof, does not preclude in advance.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which the present invention belongs. Terms as defined in a commonly used dictionary should be interpreted as having a meaning consistent with the meaning in the context of the related technology, and should not be interpreted as an ideal or excessively formal meaning unless explicitly defined in the present application. Does not.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings. In describing the present invention, in order to facilitate an overall understanding, the same reference numerals are used for the same elements in the drawings, and duplicate descriptions for the same elements are omitted.

명세서 전체에서, 단말(terminal)은，이동 단말(mobile terminal, MT), 이동 국(mobile station, MS), 진보된 이동국(advanced mobile station, AMS), 고신뢰성 이동국(high reliability mobile station, HR-MS), 가입자국(subscriber station, SS), 퓨대 가입자국 (portable subscriber station, PSS), 접근 단말(access terminal, AT), 사용자 장비 (user equipment, UE) 등을 지징할 수도 있고, 단말, MT, MS, AMS, HR-MS, SS, PSS, AT, UE 등의 전부 또는 일부의 기능을 포함할 수도 있다.Throughout the specification, a terminal is a mobile terminal (MT), a mobile station (MS), an advanced mobile station (AMS), a high reliability mobile station (HR- MS), subscriber station (SS), portable subscriber station (PSS), access terminal (AT), user equipment (UE), etc. can be supported, and terminal, MT , MS, AMS, HR-MS, SS, PSS, AT, UE may include all or part of the functions.

또한, 기지국(base station, BS)은, 진보된 기지국(advanced base station, ABS), 고신뢰성 기지국(high reliability base station, HR-BS), 노드B(node B), 고도화 노드 B(evolved node B, eNodeB), 접근점 (access point, AP), 무선 접근 국(radio access station, RAS), 송수신 기지국(base transceiver station, BTS), MMR(mobile multihop relay)-BS, 기지국 역할을 수행하는 중계기 (relay station, RS), 기지국 역할을 수행하는 고신뢰성 중계기 (high reliability relay station, HR-RS), 소형 기지국 등을 지칭할 수도 있고, BS, ABS, HR-BS, 노드B, eNodeB, AP, RAS, BTS, MMR-BS, RS, HR-RS, 소형 기지국 등의 전부 또는 일부의 기능을 포함할 수도 있다.In addition, the base station (BS) is an advanced base station (ABS), a high reliability base station (HR-BS), a node B (node B), and an advanced node B (evolved node B). , eNodeB), access point (AP), radio access station (RAS), base transceiver station (BTS), mobile multihop relay (MMR)-BS, repeater serving as a base station ( relay station, RS), a high reliability relay station (HR-RS) that acts as a base station, a small base station, etc., and BS, ABS, HR-BS, NodeB, eNodeB, AP, RAS , BTS, MMR-BS, RS, HR-RS, may include all or part of the functions such as a small base station.

도 1은 본 발명의 제1 실시예에 따른 통신 시스템을 도시한 개념도이다.1 is a conceptual diagram showing a communication system according to a first embodiment of the present invention.

도 1을 참조하면, 통신 시스템(100)은 복수의 통신 노드들(110-1, 110-2, 110-3, 120-1, 120-2, 130-1, 130-2, 130-3, 130-4, 130-5, 130-6)로 구성될 수 있다. 복수의 통신 노드들 각각은 적어도 하나의 통신 프로토콜을 지원할 수 있다. 예를 들어, 복수의 통신 노드들 각각은 CDMA(code division multiple access) 기반의 통신 프로토콜, WCDMA(wideband CDMA) 기반의 통신 프로토콜, TDMA(time division multiple access) 기반의 통신 프로토콜, FDMA(frequency division multiple access) 기반의 통신 프로토콜, OFDM(orthogonal frequency division multiplexing) 기반의 통신 프로토콜, OFDMA(orthogonal frequency division multiple access) 기반의 통신 프로토콜, SC(single carrier)-FDMA 기반의 통신 프로토콜, NOMA(non-orthogonal multiple access) 기반의 통신 프로토콜, SDMA(space division multiple access) 기반의 통신 프로토콜 등을 지원할 수 있다. 복수의 통신 노드들 각각은 다음과 같은 구조를 가질 수 있다.Referring to FIG. 1, a communication system 100 includes a plurality of communication nodes 110-1, 110-2, 110-3, 120-1, 120-2, 130-1, 130-2, 130-3, 130-4, 130-5, 130-6). Each of the plurality of communication nodes may support at least one communication protocol. For example, each of the plurality of communication nodes is a communication protocol based on code division multiple access (CDMA), a communication protocol based on wideband CDMA (WCDMA), a communication protocol based on time division multiple access (TDMA), and frequency division multiple access (FDMA). access) based communication protocol, OFDM (orthogonal frequency division multiplexing) based communication protocol, OFDMA (orthogonal frequency division multiple access) based communication protocol, SC (single carrier)-FDMA based communication protocol, NOMA (non-orthogonal multiple) access)-based communication protocol, space division multiple access (SDMA)-based communication protocol, etc. may be supported. Each of the plurality of communication nodes may have the following structure.

도 2는 본 발명의 제1 실시예에 따른 무선 통신 시스템에서 통신 노드의 구조를 도시한 개념도이다.2 is a conceptual diagram showing the structure of a communication node in the wireless communication system according to the first embodiment of the present invention.

도 2를 참고하면, 통신 노드(200)는 통신 노드(200)는 적어도 하나의 프로세서(210), 메모리(220) 및 네트워크와 연결되어 통신을 수행하는 송수신 장치(230)를 포함할 수 있다. 또한, 통신 노드(200)는 입력 인터페이스 장치(240), 출력 인터페이스 장치(250), 저장 장치(260) 등을 더 포함할 수 있다. 통신 노드(200)에 포함된 각각의 구성 요소들은 버스(bus)(270)에 의해 연결되어 서로 통신을 수행할 수 있다.Referring to FIG. 2, the communication node 200 may include at least one processor 210, a memory 220, and a transmission/reception device 230 connected to a network to perform communication. In addition, the communication node 200 may further include an input interface device 240, an output interface device 250, and a storage device 260. Each of the components included in the communication node 200 may be connected by a bus 270 to perform communication with each other.

다만, 통신 노드(200)에 포함된 각각의 구성요소들은 공통 버스(270)가 아니라, 프로세서(210)를 중심으로 개별 인터페이스 또는 개별 버스를 통하여 연결될 수도 있다. 예를 들어, 프로세서(210)는 메모리(220), 송수신 장치(230), 입력 인터페이스 장치(240), 출력 인터페이스 장치(250) 및 저장 장치(260) 중에서 적어도 하나와 전용 인터페이스를 통하여 연결될 수도 있다.However, each of the components included in the communication node 200 may be connected through an individual interface or an individual bus centering on the processor 210 instead of the common bus 270. For example, the processor 210 may be connected to at least one of the memory 220, the transmission/reception device 230, the input interface device 240, the output interface device 250, and the storage device 260 through a dedicated interface. .

프로세서(210)는 메모리(220) 및 저장 장치(260) 중에서 적어도 하나에 저장된 프로그램 명령(program command)을 실행할 수 있다. 프로세서(210)는 중앙 처리 장치(central processing unit, CPU), 그래픽 처리 장치(graphics processing unit, GPU), 또는 본 발명의 실시예들에 따른 방법들이 수행되는 전용의 프로세서를 의미할 수 있다. 메모리(220) 및 저장 장치(260) 각각은 휘발성 저장 매체 및 비휘발성 저장 매체 중에서 적어도 하나로 구성될 수 있다. 예를 들어, 메모리(220)는 읽기 전용 메모리(read only memory, ROM) 및 랜덤 액세스 메모리(random access memory, RAM) 중에서 적어도 하나로 구성될 수 있다.The processor 210 may execute a program command stored in at least one of the memory 220 and the storage device 260. The processor 210 may mean a central processing unit (CPU), a graphics processing unit (GPU), or a dedicated processor on which methods according to embodiments of the present invention are performed. Each of the memory 220 and the storage device 260 may be configured with at least one of a volatile storage medium and a nonvolatile storage medium. For example, the memory 220 may be formed of at least one of a read only memory (ROM) and a random access memory (RAM).

한편, 송수신 장치(230)는 전력 증폭기를 포함할 수 있다. 예를 들어, 전력 증폭기는 아래의 도 3과 같은 구조를 가질 수 있다.Meanwhile, the transmission/reception device 230 may include a power amplifier. For example, the power amplifier may have a structure as shown in FIG. 3 below.

도 3은 본 발명의 제1 실시예에 따른 전력 증폭기의 구조를 도시한 회로도이다.3 is a circuit diagram showing the structure of the power amplifier according to the first embodiment of the present invention.

도 3을 참고하면, 전력 증폭기(300)는 제1 증폭단(310), 제2 증폭단(320), 입력 변압기(transformer)(330), 입력 바이어스(bias)부(340), 양전압 바디(body) 제어부(350), 및 출력 변압기(360)를 포함할 수 있다. 여기서, 전력 증폭기(300)는 도 2의 통신 노드(200)의 송수신장치(230)에 포함될 수 있다.Referring to FIG. 3, the power amplifier 300 includes a first amplifier 310, a second amplifying stage 320, an input transformer 330, an input bias unit 340, and a positive voltage body. ) It may include a control unit 350, and an output transformer 360. Here, the power amplifier 300 may be included in the transceiver 230 of the communication node 200 of FIG. 2.

제1 증폭단(310)은 제1 내지 제4 트랜지스터(311 내지 314)를 포함할 수 있다. 제2 증폭단(320)은 제5 내지 제8 트랜지스터(321 내지 324)를 포함할 수 있다. 입력 변압기(330)는 제1 입력 인덕터(331) 및 제2 입력 인덕터(332)를 포함할 수 있다. 출력 변압기(360)는 제1 출력 인덕터(361) 및 제2 출력 인덕터(362)를 포함할 수 있다.The first amplification stage 310 may include first to fourth transistors 311 to 314. The second amplification stage 320 may include fifth to eighth transistors 321 to 324. The input transformer 330 may include a first input inductor 331 and a second input inductor 332. The output transformer 360 may include a first output inductor 361 and a second output inductor 362.

예를 들어, 제1 트랜지스터(311)의 게이트(gate)는 제2 입력 인덕터(332)의 일단과 연결될 수 있다. 제1 트랜지스터(311)의 소스(source)는 접지(ground)될 수 있다. 제1 트랜지스터(311)의 드레인(drain)은 제3 트랜지스터(313)의 소스와 연결될 수 있다.For example, a gate of the first transistor 311 may be connected to one end of the second input inductor 332. The source of the first transistor 311 may be grounded. A drain of the first transistor 311 may be connected to a source of the third transistor 313.

제2 트랜지스터(312)의 게이트는 제2 입력 인덕터(332)의 타단과 연결될 수 있다. 제2 트랜지스터(312)의 소스는 접지될 수 있다. 제2 트랜지스터(312)의 드레인은 제4 트랜지스터(314)의 소스와 연결될 수 있다.The gate of the second transistor 312 may be connected to the other end of the second input inductor 332. The source of the second transistor 312 may be grounded. The drain of the second transistor 312 may be connected to the source of the fourth transistor 314.

제3 트랜지스터(313)의 소스는 제1 트랜지스터(311)의 게이트와 연결될 수 있다. 제3 트랜지스터(313)의 게이트는 제1 출력 인덕터(361)의 일단과 연결될 수 있다.The source of the third transistor 313 may be connected to the gate of the first transistor 311. The gate of the third transistor 313 may be connected to one end of the first output inductor 361.

제4 트랜지스터(314)의 소스는 제2 트랜지스터(312)의 게이트와 연결될 수 있다. 제4 트랜지스터(314)의 게이트는 제1 출력 인덕터(361)의 타단과 연결될 수 있다.The source of the fourth transistor 314 may be connected to the gate of the second transistor 312. The gate of the fourth transistor 314 may be connected to the other end of the first output inductor 361.

제5 트랜지스터(321)의 게이트는 제2 입력 인덕터(332)의 일단과 연결될 수 있다. 제5 트랜지스터(321)의 소스는 접지(ground)될 수 있다. 제5 트랜지스터(321)의 드레인(drain)은 제7 트랜지스터(323)의 소스와 연결될 수 있다.The gate of the fifth transistor 321 may be connected to one end of the second input inductor 332. The source of the fifth transistor 321 may be grounded. A drain of the fifth transistor 321 may be connected to a source of the seventh transistor 323.

제6 트랜지스터(322)의 게이트는 제2 입력 인덕터(332)의 타단과 연결될 수 있다. 제6 트랜지스터(322)의 소스는 접지될 수 있다. 제6 트랜지스터(322)의 드레인은 제8 트랜지스터(324)의 소스와 연결될 수 있다.The gate of the sixth transistor 322 may be connected to the other end of the second input inductor 332. The source of the sixth transistor 322 may be grounded. The drain of the sixth transistor 322 may be connected to the source of the eighth transistor 324.

제7 트랜지스터(323)의 소스는 제5 트랜지스터(321)의 게이트와 연결될 수 있다. 제7 트랜지스터(323)의 게이트는 제1 출력 인덕터(361)의 일단과 연결될 수 있다.The source of the seventh transistor 323 may be connected to the gate of the fifth transistor 321. The gate of the seventh transistor 323 may be connected to one end of the first output inductor 361.

제8 트랜지스터(324)의 소스는 제6 트랜지스터(322)의 게이트와 연결될 수 있다. 제8 트랜지스터(324)의 게이트는 제1 출력 인덕터(361)의 타단과 연결될 수 있다.The source of the eighth transistor 324 may be connected to the gate of the sixth transistor 322. The gate of the eighth transistor 324 may be connected to the other end of the first output inductor 361.

여기서, 제1 내지 제8 트랜지스터(311 내지 324)의 크기는 동일할 수 있다. 또는, 제1 내지 제8 트랜지스터(311 내지 324)의 크기는 상이할 수 있다. 제1 내지 제8 트랜지스터(311 내지 324)의 크기에 따라 전력 증폭기(300)의 효율 및 성능은 가변될 수 있다.Here, the first to eighth transistors 311 to 324 may have the same size. Alternatively, the sizes of the first to eighth transistors 311 to 324 may be different. The efficiency and performance of the power amplifier 300 may vary depending on the sizes of the first to eighth transistors 311 to 324.

입력 변압기(330)의 제1 입력 인덕터(331)는 전력 증폭기(300)의 입력 포트와 연결될 수 있다. 입력 바이어스부(340)는 입력 변압기(330)와 연결될 수 있다. 양전압 바디 제어부(350)의 제1 출력 포트는 제1 트랜지스터(311)와 연결될 수 있다. 양전압 바디 제어부(350)의 제2 출력 포트는 제2 트랜지스터(312)와 연결될 수 있다. 출력 변압기(360)의 제2 출력 인덕터(360)는 전력 증폭기(300)의 출력 포트와 연결될 수 있다.The first input inductor 331 of the input transformer 330 may be connected to an input port of the power amplifier 300. The input bias unit 340 may be connected to the input transformer 330. The first output port of the positive voltage body control unit 350 may be connected to the first transistor 311. The second output port of the positive voltage body control unit 350 may be connected to the second transistor 312. The second output inductor 360 of the output transformer 360 may be connected to an output port of the power amplifier 300.

입력 변압기(330)는 전력 증폭기(300)의 입력 포트로부터 입력되는 입력 신호를 제1 입력 인덕터(331)를 통해 수신할 수 있다. 입력 변압기(330)는 제1 입력 인덕터(331)를 통해 수신한 입력 신호를 제2 입력 인덕터(332)를 통해 제1 증폭단(310) 및 제2 증폭단(320)으로 출력할 수 있다.The input transformer 330 may receive an input signal input from the input port of the power amplifier 300 through the first input inductor 331. The input transformer 330 may output an input signal received through the first input inductor 331 to the first amplifying terminal 310 and the second amplifying terminal 320 through the second input inductor 332.

입력 바이어스부(340)는 입력 변압기(330)를 통해 제1 증폭단(310) 및 제2 증폭단(320)으로 동일한 바이어스를 인가할 수 있다. 따라서, 양전압 바디 제어부(350)를 통한 별도의 제어 신호가 없는 경우, 제1 증폭단(310) 및 제2 증폭단(320)은 동작점이 동일한 바이어스로 설정된 증폭기로 동작할 수 있다. 일반적으로 동작점은 AB급(class-AB)일 수 있다.The input bias unit 340 may apply the same bias to the first amplification stage 310 and the second amplification stage 320 through the input transformer 330. Therefore, when there is no separate control signal through the positive voltage body control unit 350, the first amplification stage 310 and the second amplification stage 320 may operate as an amplifier with the same operating point set to the same bias. In general, the operating point may be class AB (class-AB).

한편, 제2 증폭단(320)의 제5 트랜지스터(321)의 바디와 소스는 연결될 수 있다. 또한, 제2 증폭단(320)의 제6 트랜지스터(322)의 바디와 소스는 연결될 수 있다. 여기서, 제5 트랜지스터(321) 및 제6 트랜지스터(322)는 제2 증폭단(320)의 공통-소스(common-source) FET(field effect transistor)로 지칭될 수 있다.Meanwhile, the body and the source of the fifth transistor 321 of the second amplification stage 320 may be connected. In addition, the body and the source of the sixth transistor 322 of the second amplification stage 320 may be connected. Here, the fifth transistor 321 and the sixth transistor 322 may be referred to as a common-source field effect transistor (FET) of the second amplification stage 320.

이에 반하여, 제1 증폭단(310)의 제1 트랜지스터(311)의 바디는 양전압 바디 제어부(350)와 연결될 수 있다. 또한, 제2 증폭단(320)의 제6 트랜지스터(322)의 바디는 양전압 바디 제어부(350)와 연결될 수 있다. 여기서, 제1 트랜지스터(311) 및 제2 트랜지스터(312)는 제1 증폭단(310)의 공통-소스 FET로 지칭될 수 있다.In contrast, the body of the first transistor 311 of the first amplification stage 310 may be connected to the positive voltage body controller 350. In addition, the body of the sixth transistor 322 of the second amplification stage 320 may be connected to the positive voltage body control unit 350. Here, the first transistor 311 and the second transistor 312 may be referred to as a common-source FET of the first amplification stage 310.

이때, 양전압 바디 제어부(350)는 제1 증폭단(310)의 공통-소스 FET인 제1 트랜지스터(311) 및 제2 트랜지스터(312)로 양전압을 인가할 수 있다. 따라서, 제1 증폭단(310)의 공통-소스 FET의 동작점이 제2 증폭단(320)의 공통-소스 FET의 동작점을 초과할 수 있다. 예를 들어, 입력 바이어스부(340)에 의해 인가되는 바이어스의 동작점은 B급(class-B)으로 설정될 수 있다. 이때, 양전압 바디 제어부(350)로부터 제1 증폭단(310)의 공통-소스 FET로 양전압이 인가되면, 제1 증폭단(310)의 공통-소스 FET의 동작점은 B급에서 AB급으로 변경될 수 있다.In this case, the positive voltage body control unit 350 may apply a positive voltage to the first transistor 311 and the second transistor 312 which are common-source FETs of the first amplification stage 310. Accordingly, the operating point of the common-source FET of the first amplifying stage 310 may exceed the operating point of the common-source FET of the second amplifying stage 320. For example, the operating point of the bias applied by the input bias unit 340 may be set to a class-B. At this time, when a positive voltage is applied from the positive voltage body control unit 350 to the common-source FET of the first amplifier 310, the operating point of the common-source FET of the first amplifier 310 is changed from Class B to Class AB. Can be.

예를 들어, FET의 문턱 전압(threshold voltage)는 아래의 수학식 1과 같이 표현될 수 있다.For example, the threshold voltage of the FET may be expressed as Equation 1 below.

Figure pat00001
Figure pat00001

Figure pat00002
Figure pat00002

여기서, VTH는 VBS = 0인 경우의 문턱 전압을 의미한다. Γ는 바디 효과 상수를 의미한다. k는 볼츠만 상수를 의미한다. T는 온도를 의미한다. q는 전하를 의미한다. Nsub는 FET의 기판(substrate)의 도핑(dopping) 농도를 의미한다. ni는 캐리어 농도를 의미한다.Where V TH is V BS = 0 means the threshold voltage. Γ means the body effect constant. k stands for Boltzmann constant. T means temperature. q means electric charge. N sub means the doping concentration of the FET's substrate. n i means carrier concentration.

수학식 1에 따르면, VBS가 0보다 큰 양의 값을 갖는 경우, 즉, FET의 바디 전압이 소스 전압을 초과할 경우,

Figure pat00003
은 음의 값을 가질 수 있다. 따라서, 문턱 전압 VTH는 VTH0 보다 작아질 수 있다. 즉, FET의 바이어스 동작점은 상대적으로 상승할 수 있다.According to Equation 1, when V BS has a positive value greater than 0, that is, when the body voltage of the FET exceeds the source voltage,
Figure pat00003
Can have negative values. Therefore, the threshold voltage V TH can be smaller than V TH0 . That is, the bias operating point of the FET can be relatively increased.

한편, 전력 증폭기(300)는 높은 PAPR을 갖는 입력 신호에 대하여 제1 증폭단(310) 및 제2 증폭단(320)을 효율적으로 구동할 수 있다. 예를 들어, 전력 증폭기(300)는 입력 신호의 크기에 따라 제1 증폭단(310) 및 제2 증폭단(320)을 구동할 수 있다. 입력 신호의 크기에 따라 제1 증폭단(310) 및 제2 증폭단(320)을 구동하는 전력 증폭기(300)의 동작은 아래의 도 4와 함께 설명한다.Meanwhile, the power amplifier 300 may efficiently drive the first amplifying stage 310 and the second amplifying stage 320 for an input signal having a high PAPR. For example, the power amplifier 300 may drive the first amplification stage 310 and the second amplification stage 320 according to the magnitude of the input signal. The operation of the power amplifier 300 that drives the first amplification stage 310 and the second amplification stage 320 according to the magnitude of the input signal will be described with reference to FIG. 4 below.

도 4는 본 발명의 제1 실시예에 따른 전력 증폭기의 제1 증폭단 및 제2 증폭단의 입력 신호에 따른 이득을 도시한 그래프이다.4 is a graph showing a gain according to an input signal of a first amplification stage and a second amplification stage of the power amplifier according to the first embodiment of the present invention.

도 4를 참고하면, 입력 신호에 따른 전력 증폭기의 제1 증폭단의 이득(410), 입력 신호에 따른 전력 증폭기의 제2 증폭단의 이득(420), 및 입력 신호에 따른 전력 증폭기의 제1 및 제2 증폭단의 이득의 합(430)이 도시되어 있다. 여기서, 전력 증폭기는 도 3의 전력 증폭기(300)와 동일 또는 유사할 수 있다.Referring to FIG. 4, a gain 410 of a first amplification end of a power amplifier according to an input signal, a gain 420 of a second amplification end of a power amplifier according to an input signal, and first and first power amplifiers according to an input signal. The sum of the gains 430 of the two amplification stages is shown. Here, the power amplifier may be the same as or similar to the power amplifier 300 of FIG. 3.

예를 들어, 전력 증폭기(300)는 입력 신호의 크기가 0 내지 a인 구간에서는 입력 신호의 크기가 작기 때문에, 상대적으로 높은 바이어스 동작점에서 동작하는 제1 증폭단(310)을 통해 입력 신호 중 미리 정해진 임계 비율 이상의 입력 신호를 증폭시킬 수 있다. 또한, 전력 증폭기(300)는 입력 신호의 크기가 0 내지 a인 구간에서는 상대적으로 낮은 바이어스 동작점에서 동작하는 제2 증폭단(320)을 통해 미리 정해진 임계 비율 미만의 입력 신호를 증폭시킬 수 있다. 이때, 입력 신호의 크기가 작은 구간에서는 제2 증폭단(320)을 통해 흐르는 전류의 양이 적기 때문에 전력 증폭기(400)의 전체의 전력 이용 효율은 증가할 수 있다. 또한, 전력 증폭기(300)는 입력 신호의 크기가 b 내지 c인 구간에서는 입력 신호의 크기가 크기 때문에, 상대적으로 낮은 바이어스 동작점에서 동작하는 제2 증폭단(320)을 통해 미리 정해진 임계 비율 이상의 입력 신호를 증폭시킬 수 있다.For example, the power amplifier 300 has a small input signal in a section in which the input signal has a size of 0 to a. Therefore, the power amplifier 300 may be used in advance through the first amplifying stage 310 operating at a relatively high bias operation point. It is possible to amplify an input signal above a predetermined threshold ratio. In addition, the power amplifier 300 may amplify an input signal of less than a predetermined threshold ratio through the second amplification stage 320 operating at a relatively low bias operating point in a period in which the input signal has a magnitude of 0 to a. In this case, since the amount of current flowing through the second amplifying stage 320 is small in a section in which the input signal has a small size, the overall power utilization efficiency of the power amplifier 400 may be increased. In addition, the power amplifier 300 inputs a predetermined threshold ratio or more through the second amplifying stage 320 operating at a relatively low bias operation point, since the input signal has a large size in the section where the input signal is b to c. Can amplify the signal.

다시 말해, 전력 증폭기(300)는 입력 신호의 크기가 작은 0 내지 a 구간에서는 주로 제1 증폭단(310)을 이용하여 입력 신호를 증폭시킴으로써 전력 효율을 증가시킬 수 있다. 또한, 전력 증폭기(300)는 입력 신호의 크기가 큰 b 내지 c 구간에서는 제1 증폭단(310) 및 제2 증폭단(320) 모두를 이용하여 입력 신호를 증폭시킴으로써 입력 신호 중 증폭되는 신호의 비율을 증가시킴으로써 전력 효율을 증가시킬 수 있다.In other words, the power amplifier 300 may increase power efficiency by amplifying the input signal mainly using the first amplifying stage 310 in the period 0 to a in which the size of the input signal is small. In addition, the power amplifier 300 amplifies the input signal using both the first amplification stage 310 and the second amplification stage 320 in sections b to c where the input signal has a large size, thereby reducing the ratio of the amplified signal among the input signals. By increasing the power efficiency can be increased.

또한, 전력 증폭기(300)는 제1 증폭단(310) 및 제2 증폭단(320)의 바이어스 동작점을 상이하게 하기 위해 별도의 추가적인 입력 바이어스부를 추가하지 않을 수 있다. 즉, 전력 증폭기(300)는 양전압 바디 제어부(350)를 통해 제1 증폭단(310)의 공통-소스 FET의 바디에 양전압을 인가함으로써, 제1 증폭단(310) 및 제2 증폭단(320)의 바이어스 동작점을 상이하게 할 수 있다. 따라서, 전력 증폭기(300)는 입력 바이어스부(340) 이외의 추가적인 입력 바이어스부를 사용하지 않음으로써 전력 증폭기(300)의 구성을 간소화시킬 수 있다.In addition, the power amplifier 300 may not add an additional input bias unit to make the bias operation points of the first and second amplification stages 310 and 320 different from each other. That is, the power amplifier 300 applies a positive voltage to the body of the common-source FET of the first amplification stage 310 through the positive voltage body control unit 350, so that the first amplification stage 310 and the second amplification stage 320 The bias operating point of can be different. Accordingly, the power amplifier 300 may simplify the configuration of the power amplifier 300 by not using an additional input bias unit other than the input bias unit 340.

한편, 본 발명의 제2 실시예에 따른 전력 증폭기(300)는 아래의 도 5와 같은 구조를 가질 수 있다.Meanwhile, the power amplifier 300 according to the second embodiment of the present invention may have a structure as shown in FIG. 5 below.

도 5는 본 발명의 제2 실시예에 따른 전력 증폭기를 도시한 회로도이다.5 is a circuit diagram showing a power amplifier according to a second embodiment of the present invention.

도 5를 참고하면, 전력 증폭기(500)의 구조는 도 3의 전력 증폭기(300)의 구조와 유사할 수 있다. 전력 증폭기(500)는 전력 증폭기(300)의 제1 증폭단(510)의 공통-소스 FET에 2개의 저항들(515 및 516)이 추가된 구조일 수 있다. 예를 들어, 제1 저항(515)의 일단은 양전압 바디 제어부(550)와 연결될 수 있다. 제1 저항(515)의 타단은 제1 트랜지스터(311)의 바디와 연결될 수 있다. 또한, 제2 저항(516)의 일단은 양전압 바디 제어부(550)와 연결될 수 있다. 제2 저항(516)의 타단은 제2 트랜지스터(312의 바디와 연결될 수 있다.Referring to FIG. 5, the structure of the power amplifier 500 may be similar to that of the power amplifier 300 of FIG. 3. The power amplifier 500 may have a structure in which two resistors 515 and 516 are added to the common-source FET of the first amplification stage 510 of the power amplifier 300. For example, one end of the first resistor 515 may be connected to the positive voltage body control unit 550. The other end of the first resistor 515 may be connected to the body of the first transistor 311. In addition, one end of the second resistor 516 may be connected to the positive voltage body control unit 550. The other end of the second resistor 516 may be connected to the body of the second transistor 312.

즉, 양전압 바디 제어부(550)는 직렬로 연결된 제1 저항(515)을 통해 제1 트랜지스터(311)로 양전압을 인가할 수 있다. 또한, 양전압 바디 제어부(550)는 직렬로 연결된 제2 저항(516)을 통해 제2 트랜지스터(312)로 양전압을 인가할 수 있다. 이에 따라, 공통-소스 FET의 바디로부터 접지까지의 임피던스가 증가할 수 있다. 따라서, 공통-소스 FET로 인가된 양전압에 따른 신호가 기생 캐패시턴스 성분에 의하여 바디로 누설되는 것을 감소시킬 수 있다.That is, the positive voltage body controller 550 may apply a positive voltage to the first transistor 311 through the first resistor 515 connected in series. Also, the positive voltage body controller 550 may apply a positive voltage to the second transistor 312 through a second resistor 516 connected in series. Accordingly, the impedance from the body of the common-source FET to the ground may increase. Accordingly, it is possible to reduce leakage of a signal according to a positive voltage applied to the common-source FET to the body due to the parasitic capacitance component.

또한, 제2 증폭단(520)의 공통-소스 FET에 2개의 저항들이 추가될 수 있다. 이때, 제2 증폭단(520)의 공통-소스 FET는 2개의 저항들을 통해 전압에 따른 신호의 누설을 감소시킬 수 있다.In addition, two resistors may be added to the common-source FET of the second amplification stage 520. In this case, the common-source FET of the second amplifying stage 520 may reduce signal leakage due to voltage through the two resistors.

한편, 전력 증폭기(500)의 제1 증폭단(510) 및 제2 증폭단(520)은 아래의 도 6과 같이 각각 공통-소스 FET로만 구성될 수 있다.Meanwhile, the first amplification stage 510 and the second amplification stage 520 of the power amplifier 500 may be configured only as common-source FETs, as shown in FIG. 6 below.

도 6은 본 발명의 제3 실시예에 따른 전력 증폭기의 구조를 도시한 회로도이다.6 is a circuit diagram showing the structure of a power amplifier according to a third embodiment of the present invention.

도 6을 참고하면, 전력 증폭기(600)의 구조는 도 3의 전력 증폭기(300)의 구조와 유사할 수 있다. 다만, 전력 증폭기(600)는 도 3의 전력 증폭기(300)의 구조에서 제3 트랜지스터(313), 제4 트랜지스터(314), 제7 트랜지스터(323), 및 제8 트랜지스터(324)가 제외된 구조일 수 있다. 즉, 전력 증폭기(600)의 제1 증폭단(610)은 공통-소스 FET로 구성될 수 있다. 마찬가지로, 전력 증폭기(600)의 제2 증폭단(620)은 공통-소스 FET로 구성될 수 있다.Referring to FIG. 6, the structure of the power amplifier 600 may be similar to the structure of the power amplifier 300 of FIG. 3. However, the power amplifier 600 excludes the third transistor 313, the fourth transistor 314, the seventh transistor 323, and the eighth transistor 324 in the structure of the power amplifier 300 of FIG. 3. It can be a structure. That is, the first amplification stage 610 of the power amplifier 600 may be configured as a common-source FET. Similarly, the second amplification stage 620 of the power amplifier 600 may be configured as a common-source FET.

한편, 전력 증폭기(600)의 제1 증폭단(610) 및 제2 증폭단(620)은 차등 증폭기 구조가 아닌 싱글-엔디드(single-ended) 증폭기 구조일 수 있다. 싱글-엔디드 증폭기 구조는 아래의 도 7을 통해 설명한다.Meanwhile, the first amplification stage 610 and the second amplification stage 620 of the power amplifier 600 may have a single-ended amplifier structure instead of a differential amplifier structure. The structure of the single-ended amplifier will be described with reference to FIG. 7 below.

도 7은 본 발명의 제4 실시예에 따른 전력 증폭기의 구조를 도시한 회로도이다.7 is a circuit diagram showing the structure of a power amplifier according to a fourth embodiment of the present invention.

도 7을 참고하면, 전력 증폭기(700)는 제1 증폭단(710), 제2 증폭단(720), 입력 바이어스부(730), 양전압 바디 제어부(740), 제1 캐패시터(750), 및 제2 캐패시터(760)를 포함할 수 있다. 여기서, 전력 증폭기(700)는 도 2의 통신 노드(200)의 송수신장치(230)에 포함될 수 있다.Referring to FIG. 7, the power amplifier 700 includes a first amplification stage 710, a second amplification stage 720, an input bias unit 730, a positive voltage body control unit 740, a first capacitor 750, and a second amplifier. It may include 2 capacitors 760. Here, the power amplifier 700 may be included in the transceiver 230 of the communication node 200 of FIG. 2.

제1 증폭단(710)은 제1 트랜지스터(711) 및 제2 트랜지스터(712)를 포함할 수 있다. 제2 증폭단(720)은 제3 트랜지스터(721) 및 제4 트랜지스터(722)를 포함할 수 있다.The first amplification stage 710 may include a first transistor 711 and a second transistor 712. The second amplification stage 720 may include a third transistor 721 and a fourth transistor 722.

제1 트랜지스터(711)의 게이트는 제1 캐패시터(750)의 타단 및 입력 바이어스부(730)와 연결될 수 있다. 제1 캐패시터(750)의 일단은 전력 증폭기(700)의 제1 입력 포트와 연결될 수 있다. 제1 트랜지스터(711)의 소스는 접지될 수 있다. 제1 트랜지스터(711)의 드레인은 제2 트랜지스터(712)의 소스와 연결될 수 있다. 제1 트랜지스터(711)의 바디는 양전압 바디 제어부(740)와 연결될 수 있다. 제2 트랜지스터(712)의 드레인은 전력 증폭기(700)의 출력 포트와 연결될 수 있다.The gate of the first transistor 711 may be connected to the other end of the first capacitor 750 and the input bias unit 730. One end of the first capacitor 750 may be connected to a first input port of the power amplifier 700. The source of the first transistor 711 may be grounded. The drain of the first transistor 711 may be connected to the source of the second transistor 712. The body of the first transistor 711 may be connected to the positive voltage body control unit 740. The drain of the second transistor 712 may be connected to the output port of the power amplifier 700.

제3 트랜지스터(721)의 게이트는 제2 캐패시터(760)의 타단 및 입력 바이어스부(730)와 연결될 수 있다. 제2 캐패시터(760)의 일단은 전력 증폭기(700)의 제2 입력 포트와 연결될 수 있다. 제3 트랜지스터(721)의 소스는 접지될 수 있다. 제3 트랜지스터(721)의 드레인은 제4 트랜지스터(722)의 소스와 연결될 수 있다. 제3 트랜지스터(721)의 바디는 제3 트랜지스터(721)의 소스와 연결될 수 있다. 또한, 제3 트랜지스터(721)의 바디는 접지될 수 있다. 제4 트랜지스터(722)의 드레인은 전력 증폭기(700)의 출력 포트와 연결될 수 있다.The gate of the third transistor 721 may be connected to the other end of the second capacitor 760 and the input bias unit 730. One end of the second capacitor 760 may be connected to a second input port of the power amplifier 700. The source of the third transistor 721 may be grounded. The drain of the third transistor 721 may be connected to the source of the fourth transistor 722. The body of the third transistor 721 may be connected to the source of the third transistor 721. Also, the body of the third transistor 721 may be grounded. The drain of the fourth transistor 722 may be connected to an output port of the power amplifier 700.

한편, 본 발명의 제1 내지 제4 실시예에 따른 전력 증폭기의 전력 효율과 종래 기술에 따른 전력 증폭기의 전력 효율을 도시한 그래프는 아래의 도 8과 같을 수 있다.Meanwhile, a graph showing the power efficiency of the power amplifier according to the first to fourth embodiments of the present invention and the power efficiency of the power amplifier according to the prior art may be as shown in FIG. 8 below.

도 8은 본 발명의 제1 내지 제4 실시예에 따른 전력 증폭기의 전력 효율과 종래 기술에 따른 전력 증폭기의 전력 효율의 그래프이다.8 is a graph of power efficiency of the power amplifier according to the first to fourth embodiments of the present invention and the power efficiency of the power amplifier according to the prior art.

도 8을 참고하면, 제1 내지 제4 실시예에 따른 전력 증폭기의 출력 전력에 따른 효율 그래프(810) 및 종래 기술에 따른 전력 증폭기의 출력 전력에 따른 효율 그래프(820)가 도시되어 있다.Referring to FIG. 8, an efficiency graph 810 according to output power of a power amplifier according to the first to fourth embodiments and an efficiency graph 820 according to output power of a power amplifier according to the prior art are illustrated.

예를 들어, 제1 내지 제4 실시예에 따른 전력 증폭기의 출력 전력에 따른 효율 그래프(810)는 도 3의 전력 증폭기(300)에 대하여 CMOS(complementary metal oxide semiconductor) 기반의 반도체 파운드리 PDK(Process Design Kit), 및 회로 레이아웃(layout)에 따른 EM(Electromagnetic)을 시뮬레이션한 결과일 수 있다. 여기서, 전력 증폭기(300)는 28GHz 대역에서 동작할 수 있다. 종래 기술에 따른 전력 증폭기는 본 발명의 실시예에 따른 전력 증폭기(300)에 적용된 비대칭 바이어스가 적용되지 않은 전력 증폭기일 수 있다.For example, the efficiency graph 810 according to the output power of the power amplifier according to the first to fourth embodiments is a semiconductor foundry PDK (Process Complementary Metal Oxide Semiconductor) based on the power amplifier 300 of FIG. Design Kit), and an EM (electromagnetic) simulation result according to a circuit layout. Here, the power amplifier 300 may operate in the 28 GHz band. The power amplifier according to the prior art may be a power amplifier to which an asymmetric bias applied to the power amplifier 300 according to an embodiment of the present invention is not applied.

출력 전력이 9dBm을 초과할 경우, 본 발명의 실시예에 따른 전력 증폭기(300)의 효율과 종래 기술에 따른 전력 증폭기의 효율은 유사할 수 있다. 여기서, 그러나, 출력 전력이 9dBm 이하인 경우, 본 발명의 실시예에 따른 전력 증폭기(300)의 효율은 종래 기술에 따른 전력 증폭기의 효율을 초과할 수 있다. 여기서, 본 발명의 실시예에 따른 전력 증폭기(300)는 제2 전력 증폭기라 지칭될 수 있다. 또한, 종래 기술에 따른 전력 증폭기는 제1 전력 증폭기라 지칭될 수 있다.When the output power exceeds 9dBm, the efficiency of the power amplifier 300 according to the embodiment of the present invention and the efficiency of the power amplifier according to the prior art may be similar. Here, however, when the output power is less than 9dBm, the efficiency of the power amplifier 300 according to the embodiment of the present invention may exceed the efficiency of the power amplifier according to the prior art. Here, the power amplifier 300 according to the embodiment of the present invention may be referred to as a second power amplifier. Also, the power amplifier according to the prior art may be referred to as a first power amplifier.

본 발명의 실시예에 따른 전력 증폭기(300)는 출력 전력이 미리 정해진 임계 전력 이하인 경우, 입력 신호 중 제1 증폭단(310)을 통해 증폭되는 입력 신호의 비중을 증가시킴으로써 전류를 보다 적게 사용할 수 있다. 따라서, 본 발명의 실시예에 따른 전력 증폭기(300)는 출력 전력이 미리 정해진 임계 전력 이하인 경우, 전력 증폭기의 효율을 증가시킬 수 있다. 다시 말해, 본 발명의 실시예에 따른 전력 증폭기(300)는 출력 전력이 미리 정해진 출력 전력 이하인 경우, 종래 기술에 따른 전력 증폭기 보다 높은 효율을 가질 수 있다.The power amplifier 300 according to an embodiment of the present invention can use less current by increasing the proportion of the input signal amplified through the first amplification stage 310 among the input signals when the output power is less than a predetermined threshold power. . Accordingly, the power amplifier 300 according to an embodiment of the present invention may increase the efficiency of the power amplifier when the output power is less than a predetermined threshold power. In other words, the power amplifier 300 according to the embodiment of the present invention may have higher efficiency than the conventional power amplifier when the output power is less than or equal to the predetermined output power.

본 발명에 따른 방법들은 다양한 컴퓨터 수단을 통해 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 컴퓨터 판독 가능 매체에 기록되는 프로그램 명령은 본 발명을 위해 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.The methods according to the present invention may be implemented in the form of program instructions that can be executed through various computer means and recorded in a computer-readable medium. The computer-readable medium may include program instructions, data files, data structures, and the like alone or in combination. The program instructions recorded on the computer-readable medium may be specially designed and configured for the present invention, or may be known and usable to those skilled in computer software.

컴퓨터 판독 가능 매체의 예에는 롬(rom), 램(ram), 플래시 메모리(flash memory) 등과 같이 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러(compiler)에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터(interpreter) 등을 사용해서 컴퓨터에 의해 실행될 수 있는 고급 언어 코드를 포함한다. 상술한 하드웨어 장치는 본 발명의 동작을 수행하기 위해 적어도 하나의 소프트웨어 모듈로 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.Examples of computer-readable media include hardware devices specially configured to store and execute program instructions, such as rom, ram, flash memory, and the like. Examples of program instructions include not only machine language codes such as those produced by a compiler, but also high-level language codes that can be executed by a computer using an interpreter or the like. The above-described hardware device may be configured to operate as at least one software module to perform the operation of the present invention, and vice versa.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements by those skilled in the art using the basic concept of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

Claims (1)

전력 증폭기에 있어서,
제1 트랜지스터 및 제2 트랜지스터를 포함하는 제1 증폭단;
상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각의 바디에 연결되는 양전압 바디 제어부;
제3 트랜지스터 및 제4 트랜지스터를 포함하는 제2 증폭단; 및
상기 제1 내지 제4 트랜지스터 각각의 게이트와 연결되는 입력 바이어스(bias)부;를 포함하고,
상기 양전압 바디 제어부는 상기 제1 트랜지스터 및 상기 제2 트랜지스터로 양전압을 인가하고,
상기 입력 바이어스부는 상기 제1 내지 제4 트랜지스터로 동일한 바이어스를 인가하는, 전력 증폭기.In the power amplifier,
A first amplification stage including a first transistor and a second transistor;
A positive voltage body control unit connected to a body of each of the first transistor and the second transistor;
A second amplification stage including a third transistor and a fourth transistor; And
Including; input bias (bias) portion connected to the gate of each of the first to fourth transistors,
The positive voltage body controller applies a positive voltage to the first transistor and the second transistor,
The input bias unit applies the same bias to the first to fourth transistors.
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