KR20200114358A - Amplifier circuit and memory - Google Patents

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KR20200114358A
KR20200114358A KR1020190035992A KR20190035992A KR20200114358A KR 20200114358 A KR20200114358 A KR 20200114358A KR 1020190035992 A KR1020190035992 A KR 1020190035992A KR 20190035992 A KR20190035992 A KR 20190035992A KR 20200114358 A KR20200114358 A KR 20200114358A
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김석민
정성욱
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Abstract

Provided is an amplifier circuit, which comprises: a first amplification unit driving a second line by inverting a voltage of a first line when its own amplification operation is activated; and a second amplification unit driving the first line by inverting a voltage of the second line when its own amplification operation is activated. In a section in which first data is charged and shared to the first line, the amplification operation of the first amplification unit is activated to invert the voltage of the first line to drive the second line, and the amplification operation of the second amplification unit may be inactivated.

Description

증폭기 회로 및 메모리 {AMPLIFIER CIRCUIT AND MEMORY}Amplifier circuit and memory {AMPLIFIER CIRCUIT AND MEMORY}

본 특허 문헌은 회로 설계기술에 관한 것으로, 더욱 자세하게는 증폭기 회로에 관한 것이다.This patent document relates to circuit design technology, and more particularly, to an amplifier circuit.

메모리는 외부에서 입력되는 데이터를 쓰고(write), 저장된(쓰여진) 데이터를 읽는(read) 동작을 기본으로 한다. 데이터를 보관하는 기본단위를 셀(cell)이라고 하는데, 메모리는 하나의 데이터를 저장하기 위하여 하나의 캐패시터(capacitor)를 구비한다. 캐패시터에 저장되어 있는 데이터를 읽어내고 이를 정확히 외부에 전달하기 위해서는 셀에 저장되어 있는 데이터의 극성을 정확히 판단해야 한다. 메모리 장치에서는 데이터를 판단/증폭시키는 증폭기 회로로서 비트라인 센스앰프(BLSA: BitLine Sense Amplifier)를 구비하고 있다.Memory is based on the operation of writing data input from the outside and reading stored (written) data. The basic unit for storing data is called a cell, and a memory includes one capacitor to store one data. In order to read the data stored in the capacitor and accurately transmit it to the outside, the polarity of the data stored in the cell must be accurately determined. In a memory device, a bit line sense amplifier (BLSA) is provided as an amplifier circuit for determining/amplifying data.

도 1은 종래의 비트라인 센스앰프 회로(100)를 도시한 도면이다.1 is a diagram illustrating a conventional bit line sense amplifier circuit 100.

도 1을 참조하면, 비트라인 센스앰프 회로(100)는 제1비트라인(BLT)과 제2비트라인(BLB) 간에 크로스 커플드(cross-coupled) 형태로 연결된 제1인버터(110)와 제2인버터(120)를 포함한다. 설명의 편의를 위해 제1비트라인(BLT) 측의 메모리 셀(CELL11)과 제2비트라인(BLB) 측의 메모리 셀(CELL12)을 비트라인 센스앰프(100)와 같이 도시했다.Referring to FIG. 1, the bit line sense amplifier circuit 100 includes a first inverter 110 and a first inverter 110 connected in a cross-coupled form between a first bit line BLT and a second bit line BLB. It includes two inverters (120). For convenience of explanation, the memory cell CELL11 on the side of the first bit line BLT and the memory cell CELL12 on the side of the second bit line BLB are illustrated together with the bit line sense amplifier 100.

비트라인 센스앰프 회로(100)의 증폭 동작 이전에 비트라인 쌍(BL, BLB)은 동일한 전압 레벨로 프리차지되어 있을 수 있다. 그러다가 0번 워드라인(WL0)이 활성화되면 0번 워드라인(WL0)에 연결되어 있는 메모리 셀(CELL11)의 셀 트랜지스터(T11)의 채널을 통해 캐패시터(C11)에 저장된 데이터가 제1비트라인(BLT)으로 흘러들어가는 차지 쉐어링(charge sharing) 동작이 수행될 수 있다. 차지 쉐어링 동작에 의해 제1비트라인(BLT)의 전압 레벨은 데이터의 논리값에 따라 프리차지 전압 레벨보다 조금 높아지거나 조금 낮아질 수 있다. 이때 제2비트라인(BLB)은 프리차지 전압 레벨을 그대로 유지할 수 있다.Before the amplification operation of the bit line sense amplifier circuit 100, the bit line pair BL and BLB may be precharged to the same voltage level. Then, when the 0 word line WL0 is activated, the data stored in the capacitor C11 through the channel of the cell transistor T11 of the memory cell CELL11 connected to the 0 word line WL0 is stored in the first bit line ( A charge sharing operation flowing into the BLT) may be performed. By the charge sharing operation, the voltage level of the first bit line BLT may be slightly higher or slightly lower than the precharge voltage level according to the logic value of the data. At this time, the second bit line BLB may maintain the precharge voltage level as it is.

차지 쉐어링 동작 이후 비트라인 센스앰프 회로(100)의 풀업 전압단(RTO)에 풀업 전압이 공급되고 풀다운 전압단(SB)에 풀다운 전압이 공급되어 비트라인 센스앰프(100)가 활성화될 수 있다. 비트라인 센스앰프 회로(100)는 제1비트라인(BLT)과 제2비트라인(BLB)의 전위차를 인식하여 전위가 높은 곳은 더욱 높게 전위가 낮은 곳은 더욱 낮게 증폭시킬 수 있다.After the charge sharing operation, a pull-up voltage is supplied to the pull-up voltage terminal RTO of the bit line sense amplifier circuit 100 and a pull-down voltage is supplied to the pull-down voltage terminal SB, thereby activating the bit line sense amplifier 100. The bit line sense amplifier circuit 100 may recognize a potential difference between the first bit line BLT and the second bit line BLB, and amplify a high potential higher and lower a lower potential.

이상적으로 비트라인 센스앰프 회로(100)는 비트라인쌍(BL, BLB) 양단의 전위차(dV)가 조금이라도 있으면 이를 정확히 센싱하여 증폭할 수 있어야 하나 현실적으로는 그렇지 못하다. 비트라인 센스앰프 회로(100)가 정확하게 동작하기 위한 비트라인쌍(BLT, BLB) 양단의 전위차(dV)의 최소값을 오프셋(offset) 전압이라고 한다. 비트라인쌍(BLT, BLB) 양단의 전위차(dV)가 오프셋 전압보다 작은 경우에 비트라인 센스앰프(100)는 정확한 증폭 및 센싱 동작을 수행하지 못할 수 있다. 오프셋 전압이 생기는 인자로는 인버터들(110, 120)의 미스매치(mismatch)를 들 수 있다. 센싱 및 증폭을 담당하는 인버터들(110, 120)의 PMOS 트랜지스터들(111, 121)과 NMOS 트랜지스터들(112, 122)이 동일하게 제작되어야 하나, 현실에서는 구조적으로 레이아웃이 정확히 대칭적으로 그려지지 못하는 문제와 대칭적으로 그렸어도 패턴이 동일하게 형성되지 못하는 문제, 콘텍(contact)이 동일하게 정의(define)되지 못하는 문제 등으로 미스매치는 언제나 존재할 수 있다.Ideally, the bit line sense amplifier circuit 100 should be able to accurately sense and amplify any potential difference dV between both ends of the bit line pair BL and BLB, but this is not the case. The minimum value of the potential difference (dV) between both ends of the bit line pair (BLT and BLB) for the bit line sense amplifier circuit 100 to operate correctly is referred to as an offset voltage. When the potential difference dV between both ends of the bit line pair BLT and BLB is smaller than the offset voltage, the bit line sense amplifier 100 may not perform an accurate amplification and sensing operation. A factor for generating the offset voltage may be a mismatch of the inverters 110 and 120. The PMOS transistors 111 and 121 and the NMOS transistors 112 and 122 of the inverters 110 and 120 responsible for sensing and amplification must be manufactured identically, but in reality, the layout is not drawn in an exact symmetrical manner. Mismatches can always exist due to problems such as a problem that is not possible, a problem that the pattern cannot be formed identically even when drawn symmetrically, and a problem that contacts cannot be defined identically.

본 발명의 실시예들은 오프셋을 줄이고 입력 라인들 양단의 전위차를 늘린 증폭기 회로를 제공할 수 있다.Embodiments of the present invention can provide an amplifier circuit with reduced offset and increased potential difference across input lines.

본 발명의 일실시예에 따른 증폭기 회로는, 자신의 증폭 동작 활성화시에 제1라인의 전압을 반전해 제2라인을 구동하는 제1증폭부; 및 자신의 증폭 동작 활성화시에 제2라인의 전압을 반전해 상기 제1라인을 구동하는 제2증폭부를 포함하고, 제1데이터가 상기 제1라인으로 차지 쉐어링되는 구간 내에서, 상기 제1증폭부의 증폭 동작이 활성화되어 상기 제1라인의 전압을 반전해 상기 제2라인을 구동하고 상기 제2증폭부의 증폭 동작은 비활성화될 수 있다.An amplifier circuit according to an embodiment of the present invention includes: a first amplification unit configured to drive a second line by inverting a voltage of a first line when the amplification operation is activated; And a second amplification unit configured to drive the first line by inverting a voltage of a second line upon activation of its own amplification operation, and the first amplification within a period in which first data is charged to the first line. A negative amplification operation may be activated to invert the voltage of the first line to drive the second line, and the amplification operation of the second amplification unit may be deactivated.

본 발명의 다른 실시예에 따른 증폭기 회로는, 제1라인의 전압에 응답해 제2이너 노드를 제1풀다운 전원단의 전압을 이용해 구동하는 제1NMOS 트랜지스터; 제2라인의 전압에 응답해 제1이너 노드를 제2풀다운 전원단의 전압을 이용해 구동하는 제2NMOS 트랜지스터; 상기 제1이너 노드의 전압에 응답해 상기 제2이너 노드를 제1풀업 전원단의 전압을 이용해 구동하는 제1PMOS 트랜지스터; 상기 제2이너 노드의 전압에 응답해 상기 제1이너 노드를 제2풀업 전원단의 전압을 이용해 구동하는 제2PMOS 트랜지스터; 상기 제1라인과 상기 제1이너 노드를 전기적으로 연결하는 제1고립 스위치; 및 상기 제2라인과 상기 제2이너 노드를 전기적으로 연결하는 제2고립 스위치를 포함하고, 제1데이터가 상기 제1라인으로 차지 쉐어링되는 구간에서, 상기 제1고립 스위치와 상기 제2고립 스위치가 턴온되고, 상기 제1풀업 전원단에는 풀업 전압이 상기 제1풀다운 전원단에는 풀다운 전압이 인가되고, 상기 제2풀업 전원단과 제2풀다운 전원단에는 프리차지 전압이 인가될 수 있다.An amplifier circuit according to another embodiment of the present invention includes: a first NMOS transistor for driving a second inner node using a voltage of a first pull-down power supply terminal in response to a voltage of a first line; A second NMOS transistor configured to drive the first inner node using the voltage of the second pull-down power supply terminal in response to the voltage of the second line; A first PMOS transistor configured to drive the second inner node using a voltage of a first pull-up power supply terminal in response to a voltage of the first inner node; A second PMOS transistor for driving the first inner node using a voltage of a second pull-up power supply terminal in response to the voltage of the second inner node; A first isolation switch electrically connecting the first line and the first inner node; And a second isolation switch electrically connecting the second line and the second inner node, wherein the first isolation switch and the second isolation switch are in a section in which first data is charged to the first line. Is turned on, a pull-up voltage is applied to the first pull-up power terminal, a pull-down voltage is applied to the first pull-down power terminal, and a precharge voltage may be applied to the second pull-up power terminal and the second pull-down power terminal.

본 발명의 일실시예에 따른 메모리는, 제1풀업 전원단, 제2풀업 전원단, 제1풀다운 전원단 및 제2풀다운 전원단으로 공급되는 전압들을 이용해 제1비트라인과 제2비트라인 간의 전압 차이를 증폭하는 비트라인 센스앰프 회로; 고립 신호, 오프셋 캔슬링 신호, 균등화 신호, 제1풀업 공급 신호, 제2풀업 공급 신호, 제1풀다운 공급 신호 및 제2풀다운 공급 신호를 생성하는 제어 회로; 및 상기 제1풀업 공급 신호, 상기 제2풀업 공급 신호, 상기 제1풀다운 공급 신호 및 상기 제2풀다운 공급 신호에 응답해, 상기 제1풀업 전원단, 상기 제2풀업 전원단, 상기 제1풀다운 전원단 및 상기 제2풀다운 전원단으로 전압들을 공급하는 전압 공급 회로를 포함하고, 상기 비트라인 센스앰프 회로는 상기 제1비트라인의 전압에 응답해 제2이너 노드를 상기 제1풀다운 전원단의 전압을 이용해 구동하는 제1NMOS 트랜지스터; 상기 제2비트라인의 전압에 응답해 제1이너 노드를 상기 제2풀다운 전원단의 전압을 이용해 구동하는 제2NMOS 트랜지스터; 상기 제1이너 노드의 전압에 응답해 상기 제2이너 노드를 상기 제1풀업 전원단의 전압을 이용해 구동하는 제1PMOS 트랜지스터; 상기 제2이너 노드의 전압에 응답해 상기 제1이너 노드를 상기 제2풀업 전원단의 전압을 이용해 구동하는 제2PMOS 트랜지스터; 상기 고립 신호에 응답해 상기 제1라인과 상기 제1이너 노드를 전기적으로 연결하는 제1고립 스위치; 및 상기 고립 신호에 응답해 상기 제2라인과 상기 제2이너 노드를 전기적으로 연결하는 제2고립 스위치를 포함하고, 상기 제어회로는 제1메모리 셀의 데이터가 상기 제1비트라인으로 차지 쉐어링되는 구간에서, 상기 고립 신호, 상기 제1풀업 공급 신호 및 상기 제1풀다운 공급 신호를 활성화하고, 상기 제2풀업 공급 신호 및 상기 제2풀다운 공급 신호를 비활성화할 수 있다.A memory according to an embodiment of the present invention uses voltages supplied to the first pull-up power supply terminal, the second pull-up power supply terminal, the first pull-down power supply terminal, and the second pull-down power supply terminal. A bit line sense amplifier circuit for amplifying the voltage difference; A control circuit for generating an isolation signal, an offset canceling signal, an equalization signal, a first pull-up supply signal, a second pull-up supply signal, a first pull-down supply signal, and a second pull-down supply signal; And in response to the first pull-up supply signal, the second pull-up supply signal, the first pull-down supply signal, and the second pull-down supply signal, the first pull-up power supply terminal, the second pull-up power supply terminal, and the first pull-down supply signal. And a voltage supply circuit supplying voltages to a power supply terminal and the second pull-down power supply terminal, wherein the bit line sense amplifier circuit connects a second inner node to the first pull-down power supply terminal in response to a voltage of the first bit line. A first NMOS transistor driven using a voltage; A second NMOS transistor configured to drive a first inner node using a voltage of the second pull-down power supply terminal in response to a voltage of the second bit line; A first PMOS transistor configured to drive the second inner node using the voltage of the first pull-up power supply terminal in response to the voltage of the first inner node; A second PMOS transistor for driving the first inner node using the voltage of the second pull-up power supply terminal in response to the voltage of the second inner node; A first isolation switch electrically connecting the first line and the first inner node in response to the isolation signal; And a second isolation switch electrically connecting the second line and the second inner node in response to the isolation signal, wherein the control circuit is configured to charge-share the data of the first memory cell to the first bit line. During the period, the isolation signal, the first pull-up supply signal, and the first pull-down supply signal may be activated, and the second pull-up supply signal and the second pull-down supply signal may be deactivated.

본 발명의 실시예들에 따르면, 증폭기 회로의 오프셋을 줄이고 입력 라인들 양단의 전위차를 늘릴 수 있다.According to embodiments of the present invention, it is possible to reduce an offset of an amplifier circuit and increase a potential difference across input lines.

도 1은 종래의 비트라인 센스앰프 회로(100)를 도시한 도면.
도 2는 본 발명의 일실시예에 따른 비트라인 센스앰프 회로(200)의 구성도.
도 3과 도 4는 동작 구간 별로 비트라인 센스앰프 회로(200)에서 사용되는 신호들의 레벨을 도시한 타이밍도.
도 5는 오프셋 캔슬링 구간(OCP)에서 비트라인 센스앰프 회로(200)의 연결 상태를 도시한 도면.
도 6은 부스팅 레퍼런스 전압(boosting reference voltage) 구간(BRV)에서 비트라인 센스앰프 회로(200)의 연결 상태를 도시한 도면.
도 7은 프리-증폭(pre-amplifying) 구간(PA)에서 비트라인 센스앰프 회로(200)의 연결 상태를 도시한 도면.
도 8은 증폭(amplifying) 구간(AMP)에서 비트라인 센스앰프 회로(200)의 연결 상태를 도시한 도면.
도 9는 동작 구간 별로 제1비트라인(BLT)과 제2비트라인(BLB)의 전압 변화를 나타낸 도면.1 is a view showing a conventional bit line sense amplifier circuit 100.
2 is a block diagram of a bit line sense amplifier circuit 200 according to an embodiment of the present invention.
3 and 4 are timing diagrams showing levels of signals used in the bit line sense amplifier circuit 200 for each operation period.
5 is a diagram showing a connection state of a bit line sense amplifier circuit 200 in an offset canceling period OCP.
6 is a diagram illustrating a connection state of a bit line sense amplifier circuit 200 in a boosting reference voltage section BRV.
7 is a diagram showing a connection state of the bit line sense amplifier circuit 200 in a pre-amplifying section PA.
8 is a diagram illustrating a connection state of a bit line sense amplifier circuit 200 in an amplifying period AMP.
9 is a diagram illustrating voltage changes of a first bit line BLT and a second bit line BLB for each operation period.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.Hereinafter, in order to describe in detail so that those of ordinary skill in the art can easily implement the technical idea of the present invention, a most preferred embodiment of the present invention will be described with reference to the accompanying drawings. In describing the present invention, configurations irrelevant to the gist of the present invention may be omitted. In adding reference numerals to elements of each drawing, it should be noted that only the same elements have the same number as possible, even if they are indicated on different drawings.

도 2는 본 발명의 일실시예에 따른 비트라인 센스앰프 회로(200)의 구성도이다. 설명의 편의를 위해 제1비트라인(BLT) 측의 메모리 셀(CELL21)과 제2비트라인 측의 메모리 셀(CELL22), 제어 회로(270) 및 전압 공급 회로(280)를 비트라인 센스앰프 회로(200)와 같이 도시했다.2 is a block diagram of a bit line sense amplifier circuit 200 according to an embodiment of the present invention. For convenience of explanation, the memory cell CELL21 on the first bit line side, the memory cell CELL22 on the second bit line side, the control circuit 270 and the voltage supply circuit 280 are used as a bit line sense amplifier circuit. Shown as 200.

도 2를 참조하면, 비트라인 센스앰프 회로(200)는 제1증폭부(210), 제2증폭부(220), 고립 스위치들(231, 232), 오프셋 캔슬링 스위치들(233, 234) 및 균등화부(240)를 포함할 수 있다.Referring to FIG. 2, the bit line sense amplifier circuit 200 includes a first amplifying unit 210, a second amplifying unit 220, isolation switches 231 and 232, offset canceling switches 233 and 234, and It may include an equalization unit 240.

제1증폭부(210)는 증폭 동작의 활성화시에 제1비트라인(BLT)의 전압을 반전해 제2비트라인(BLB)을 구동할 수 있다. 제1증폭부(210)는 제1풀업 전원단(RTO1)의 전압과 제1풀다운 전원단(SB1)의 전압을 이용해 동작할 수 있다. 제1증폭부(210)의 증폭 동작은 제1풀업 전원단(RTO1)으로 풀업 전압(VCORE)이 공급되고 제1풀다운 전원단(SB1)으로 풀다운 전압(VSS)이 공급되고, 고립 스위치들(231, 232)이 턴온되는 경우에 활성화될 수 있다. 제1증폭부(210)는 제1NMOS 트랜지스터(MN1)와 제1PMOS 트랜지스터(MP1)를 포함할 수 있다. 제1NMOS 트랜지스터(MN1)는 제1비트라인(BLT)의 전압에 응답해 제2이너 노드(SA_BLB)를 제1풀다운 전원단(SB1)의 전압을 이용해 구동할 수 있다. 제1PMOS 트랜지스터(MP1)는 제1이너 노드(SA_BLT)의 전압에 응답해 제2이너 노드(SA_BLB)를 제1풀업 전원단(RTO1)의 전압을 이용해 구동할 수 있다.The first amplification unit 210 may drive the second bit line BLB by inverting the voltage of the first bit line BLT when the amplification operation is activated. The first amplification unit 210 may operate using the voltage of the first pull-up power terminal RTO1 and the voltage of the first pull-down power terminal SB1. In the amplifying operation of the first amplification unit 210, a pull-up voltage VCORE is supplied to the first pull-up power terminal RTO1, a pull-down voltage VSS is supplied to the first pull-down power terminal SB1, and isolation switches ( When 231, 232 is turned on, it may be activated. The first amplification unit 210 may include a first NMOS transistor MN1 and a first PMOS transistor MP1. The first NMOS transistor MN1 may drive the second inner node SA_BLB using the voltage of the first pull-down power supply terminal SB1 in response to the voltage of the first bit line BLT. The first PMOS transistor MP1 may drive the second inner node SA_BLB using the voltage of the first pull-up power supply terminal RTO1 in response to the voltage of the first inner node SA_BLT.

제2증폭부(220)는 증폭 동작의 활성화시에 제2비트라인(BLB)의 전압을 반전해 제1비트라인(BLT)을 구동할 수 있다. 제2증폭부(220)는 제2풀업 전원단(RTO2)의 전압과 제2풀다운 전원단(SB2)의 전압을 이용해 동작할 수 있다. 제2증폭부(220)의 증폭 동작은 제2풀업 전원단(RTO2)으로 풀업 전압(VCORE)이 공급되고 제2풀다운 전원단(SB2)으로 풀다운 전압(VSS)이 공급되고, 고립 스위치들(231, 232)이 턴온되는 경우에 활성화될 수 있다. 제2증폭부(220)는 제2NMOS 트랜지스터(MN2)와 제2PMOS 트랜지스터(MP2)를 포함할 수 있다. 제2NMOS 트랜지스터(MN2)는 제2비트라인(BLB)의 전압에 응답해 제1이너 노드(SA_BLT)를 제2풀다운 전원단(SB2)의 전압을 이용해 구동할 수 있다. 제2PMOS 트랜지스터(MP2)는 제2이너 노드(SA_BLB)의 전압에 응답해 제1이너 노드(SA_BLT)를 제2풀업 전원단(RTO2)의 전압을 이용해 구동할 수 있다.The second amplification unit 220 may drive the first bit line BLT by inverting the voltage of the second bit line BLB when the amplification operation is activated. The second amplification unit 220 may operate using the voltage of the second pull-up power terminal RTO2 and the voltage of the second pull-down power terminal SB2. In the amplification operation of the second amplification unit 220, a pull-up voltage VCORE is supplied to the second pull-up power terminal RTO2, a pull-down voltage VSS is supplied to the second pull-down power terminal SB2, and isolation switches ( When 231, 232 is turned on, it may be activated. The second amplification unit 220 may include a second NMOS transistor MN2 and a second PMOS transistor MP2. The second NMOS transistor MN2 may drive the first inner node SA_BLT using the voltage of the second pull-down power terminal SB2 in response to the voltage of the second bit line BLB. The second PMOS transistor MP2 may drive the first inner node SA_BLT using the voltage of the second pull-up power terminal RTO2 in response to the voltage of the second inner node SA_BLB.

제1고립 스위치(231)는 고립(isolation) 신호(ISO)에 응답해 제1비트라인(BLT)과 제1이너 노드(SA_BLT)를 전기적으로 연결할 수 있으며, 제2고립 스위치(232)는 고립 신호(ISO)에 응답해 제2비트라인(BLB)과 제2이너 노드(SA_BLB)를 전기적으로 연결할 수 있다. 고립 스위치들(231, 232)은 고립 신호(ISO)가 하이 레벨로 활성화되면 턴온되고 고립 신호(ISO)가 로우 레벨로 비활성화되면 오프될 수 있다.The first isolation switch 231 can electrically connect the first bit line BLT and the first inner node SA_BLT in response to an isolation signal ISO, and the second isolation switch 232 is isolated. In response to the signal ISO, the second bit line BLB and the second inner node SA_BLB may be electrically connected. The isolation switches 231 and 232 may be turned on when the isolated signal ISO is activated to a high level and turned off when the isolated signal ISO is deactivated to a low level.

제1오프셋 캔슬링 스위치(233)는 오프셋 캔슬링(offset cancelling) 신호(OC)에 응답해 제1비트라인(BLT)과 제2이너 노드(SA_BLB)를 전기적으로 연결할 수 있으며, 제2오프셋 캔슬링 스위치(234)는 오프셋 캔슬링 신호(OC)에 응답해 제2비트라인(BLB)과 제1이너 노드(SA_BLT)를 전기적으로 연결할 수 있다.The first offset canceling switch 233 may electrically connect the first bit line BLT and the second inner node SA_BLB in response to the offset canceling signal OC, and the second offset canceling switch ( 234 may electrically connect the second bit line BLB and the first inner node SA_BLT in response to the offset canceling signal OC.

균등화부(240)는 균등화 신호(BLEQ)가 하이로 활성화되면 제1이너 노드(SA_BLT)와 제2이너 노드(SA_BLB)에 프리차지 전압(VEQ)을 공급할 수 있다. 여기서 프리차지 전압(VEQ)은 풀업 전압(VCORE)과 풀다운 전압(VSS) 사이의 전압 레벨을 가질 수 있으며, 바람직하게는 풀업 전압(VCORE)과 풀다운 전압(VSS)의 중간 레벨일 수 있다. 균등화부(240)는 3개의 NMOS 트랜지스터들(241~243)을 포함할 수 있다.The equalization unit 240 may supply the precharge voltage VEQ to the first inner node SA_BLT and the second inner node SA_BLB when the equalization signal BLEQ is activated high. Here, the precharge voltage VEQ may have a voltage level between the pull-up voltage VCORE and the pull-down voltage VSS, and preferably may be an intermediate level between the pull-up voltage VCORE and the pull-down voltage VSS. The equalization unit 240 may include three NMOS transistors 241 to 243.

전압 공급 회로(280)는 제1풀업 공급 신호(SAP1), 제2풀업 공급 신호(SAP2), 제1풀다운 공급 신호(SAN1) 및 제2풀다운 공급 신호(SAN2)에 응답해 제1풀업 전원단(RTO1), 제2풀업 전원단(RTO2), 제1풀다운 전원단(SB1) 및 제2풀다운 전원단(SB2)에 전압들(VCORE, VSS, VEQ)을 공급할 수 있다. 전압 공급 회로(280)는 NMOS 트랜지스터들(281~290)을 포함할 수 있다. The voltage supply circuit 280 responds to a first pull-up supply signal SAP1, a second pull-up supply signal SAP2, a first pull-down supply signal SAN1, and a second pull-down supply signal SAN2. Voltages VCORE, VSS, and VEQ may be supplied to the (RTO1), the second pull-up power terminal (RTO2), the first pull-down power terminal (SB1), and the second pull-down power terminal (SB2). The voltage supply circuit 280 may include NMOS transistors 281 to 290.

제1풀업 공급 신호(SAP1)가 하이로 활성화되면 NMOS 트랜지스터(281)가 턴온되어 제1풀업 전원단(RTO1)에 풀업 전원(VCORE)이 공급되고, 제1풀다운 공급 신호(SAN1)가 활성화되면 NMOS 트랜지스터(282)가 턴온되어 제1풀다운 전원단(SB1)에 풀다운 전원(VSS)이 공급될 수 있다. 한편, 균등화 신호(BLEQ)가 하이로 활성화되면 NMOS 트랜지스터들(283~285)이 턴온되어 제1풀업 전원단(RTO1)과 제1풀다운 전원단(SB1)에 프리차지 전압(VEQ)이 공급될 수 있다. 제2풀업 공급 신호(SAP2)가 하이로 활성화되면 NMOS 트랜지스터(286)가 턴온되어 제2풀업 전원단(RTO2)에 풀업 전원(VCORE)이 공급되고, 제2풀다운 공급 신호(SAN2)가 활성화되면 NMOS 트랜지스터(287)가 턴온되어 제2풀다운 전원단(SB2)에 풀다운 전원(VSS)이 공급될 수 있다. 한편, 균등화 신호(BLEQ)가 하이로 활성화되면 NMOS 트랜지스터들(288~290)이 턴온되어 제2풀업 전원단(RTO2)과 제2풀다운 전원단(SB2)에 프리차지 전압(VEQ)이 공급될 수 있다.When the first pull-up supply signal SAP1 is activated high, the NMOS transistor 281 is turned on to supply the pull-up power VCORE to the first pull-up power supply terminal RTO1, and when the first pull-down supply signal SAN1 is activated. The NMOS transistor 282 is turned on to supply the pull-down power VSS to the first pull-down power terminal SB1. On the other hand, when the equalization signal BLEQ is activated to high, the NMOS transistors 283 to 285 are turned on to supply the precharge voltage VEQ to the first pull-up power supply terminal RTO1 and the first pull-down power supply terminal SB1. I can. When the second pull-up supply signal SAP2 is activated high, the NMOS transistor 286 is turned on to supply the pull-up power VCORE to the second pull-up power supply terminal RTO2, and when the second pull-down supply signal SAN2 is activated. The NMOS transistor 287 is turned on to supply the pull-down power VSS to the second pull-down power terminal SB2. On the other hand, when the equalization signal BLEQ is activated high, the NMOS transistors 288 to 290 are turned on and the precharge voltage VEQ is supplied to the second pull-up power supply terminal RTO2 and the second pull-down power supply terminal SB2. I can.

제어 회로(270)는 고립 신호(ISO), 오프셋 캔슬링 신호(OC), 균등화 신호(BLEQ), 제1풀업 공급 신호(SAP1), 제2풀업 공급 신호(SAP2), 제1풀다운 공급 신호(SAN1), 제2풀다운 공급 신호(SAN2)를 생성할 수 있다. 제어 회로(270)는 로우 액티브 신호(RACT)와 셀어레이 선택 신호(CELL_ARY_SEL)에 응답해 동작할 수 있다. 로우 액티브 신호(RACT)는 메모리로 액티브(active) 커맨드가 인가되면 활성화되고 프리차지(precharge) 커맨드가 인가되면 비활성화되는 신호일 수 있다. 셀어레이 선택 신호(CELL_ARY_SEL)는 제1비트라인(BLT)에 연결된 메모리 셀(예, CELL21)이 억세스되는지, 아니면 제2비트라인(BLB)에 연결된 메모리 셀(예, CELL22)이 억세스되는지를 나타내는 신호일 수 있다. 즉, 셀어레이 선택 신호(CELL_ARY_SEL)는 비트라인 센스앰프 회로(200) 상단의 셀어레이가 억세스되도록 선택되었는지, 아니면 비트라인 센스앰프 회로(200) 하단의 셀어레이가 억세스되도록 선택되었는지를 나타내는 신호일 수 있다.The control circuit 270 includes an isolation signal ISO, an offset canceling signal OC, an equalization signal BLEQ, a first pull-up supply signal SAP1, a second pull-up supply signal SAP2, and a first pull-down supply signal SAN1. ), a second pull-down supply signal SAN2 may be generated. The control circuit 270 may operate in response to a low active signal RACT and a cell array selection signal CELL_ARY_SEL. The low active signal RACT may be a signal that is activated when an active command is applied to the memory and deactivated when a precharge command is applied. The cell array selection signal CELL_ARY_SEL indicates whether a memory cell (eg, CELL21) connected to the first bit line (BLT) is accessed, or a memory cell (eg, CELL22) connected to the second bit line (BLB) is accessed. Could be a signal. That is, the cell array selection signal CELL_ARY_SEL may be a signal indicating whether the cell array above the bit line sense amplifier circuit 200 is selected to be accessed or the cell array below the bit line sense amplifier circuit 200 is selected to be accessed. have.

제어 회로(270)는 로우 액티브 신호(RACT)가 활성화된 구간 동안에, 신호들(ISO, OC, BLEQ, SAP1, SAP2, SAN1, SAN2)을 도 3 또는 도 4와 같이 생성할 수 있다. 제1비트라인(BLT)에 연결된 메모리 셀(예, CELL21)이 억세스되는 경우에는 신호들(ISO, OC, BLEQ, SAP1, SAP2, SAN1, SAN2)을 도 3과 같이 생성할 수 있으며, 제2비트라인(BLB)에 연결된 메모리 셀(예, CELL22)이 억세스되는 경우에는 신호들(ISO, OC, BLEQ, SAP1, SAP2, SAN1, SAN2)을 도 4와 같이 생성할 수 있다. 이하에서는 설명의 편의를 위해 제1비트라인(BLT)에 연결된 메모리 셀(예, CELL21)이 억세스되는 것을 가정해 설명하기로 한다.The control circuit 270 may generate signals ISO, OC, BLEQ, SAP1, SAP2, SAN1, and SAN2 as shown in FIG. 3 or 4 during a period in which the low active signal RACT is activated. When a memory cell (eg, CELL21) connected to the first bit line (BLT) is accessed, signals (ISO, OC, BLEQ, SAP1, SAP2, SAN1, SAN2) may be generated as shown in FIG. 3, and the second When a memory cell (eg, CELL22) connected to the bit line BLB is accessed, signals ISO, OC, BLEQ, SAP1, SAP2, SAN1, and SAN2 may be generated as shown in FIG. 4. Hereinafter, for convenience of description, it is assumed that a memory cell (eg, CELL21) connected to the first bit line BLT is accessed.

도 5는 오프셋 캔슬링 구간(OCP)에서 비트라인 센스앰프 회로(200)의 연결 상태를 도시한 도면이고, 도 6은 부스팅 레퍼런스 전압(boosting reference voltage) 구간(BRV)에서 비트라인 센스앰프 회로(200)의 연결 상태를 도시한 도면이다. 도 7은 프리-증폭(pre-amplifying) 구간(PA)에서 비트라인 센스앰프 회로(200)의 연결 상태를 도시한 도면이며, 도 8은 증폭(amplifying) 구간(AMP)에서 비트라인 센스앰프 회로(200)의 연결 상태를 도시한 도면이다. 한편, 도 9는 제1비트라인(BLT)과 제2비트라인(BLB)의 전압 변화를 나타낸 도면이다.5 is a diagram illustrating a connection state of the bit line sense amplifier circuit 200 in the offset canceling period OCP, and FIG. 6 is a diagram illustrating the bit line sense amplifier circuit 200 in a boosting reference voltage period BRV. ) Is a diagram showing the connection state. 7 is a diagram illustrating a connection state of the bit line sense amplifier circuit 200 in a pre-amplifying section PA, and FIG. 8 is a bit line sense amplifier circuit in an amplifying section AMP. It is a diagram showing the connection state of 200. Meanwhile, FIG. 9 is a diagram showing voltage changes of the first bit line BLT and the second bit line BLB.

이하에서는 도 3 내지 도 9를 참조해, 비트라인 센스앰프 회로(200)의 동작에 대해 알아보기로 한다.Hereinafter, an operation of the bit line sense amplifier circuit 200 will be described with reference to FIGS. 3 to 9.

로우 액티브 신호(RACT)가 활성화되면, 오프셋 캔슬링 구간(OCP)이 시작될 수 있다. 오프셋 캔슬링 구간(OCP)에서는 균등화 신호(BLEQ)와 고립 신호(ISO)가 비활성화되고, 오프셋 캔슬링 신호(OC), 제1풀업 공급 신호(SAP1), 제2풀업 공급 신호(SAP2), 제1풀다운 공급 신호(SAN1) 및 제2풀다운 공급 신호(SAN2)가 활성화될 수 있다(도 3). 오프셋 캔슬링 구간(OCP)에서 비트라인 센스앰프 회로(200)는 도 5와 같은 상태가 될 수 있다. 즉, 제1NMOS 트랜지스터(MN1)와 제2NMOS 트랜지스터(MN2)는 다이오드 커넥티드(diode-connected) 트랜지스터가되고, 제1풀업 전원단(RTO1)과 제2풀업 전원단(RTO2))에는 풀업 전압(VCORE)이 공급되고 제1풀다운 전원단(SB1)과 제2풀다운 전원단(SB2)에는 풀다운 전압(VSS)이 공급될 수 있다. 오프셋 캔슬링 구간(OCP)에서는 제1NMOS 트랜지스터(MN1)의 문턱 전압이 제1비트라인(BLT)에 반영되고 제2NMOS 트랜지스터(MN2)의 문턱 전압이 제2비트라인(BLB)에 반영될 수 있다. 도 9의 오프셋 캔슬링 구간(OCP)을 참조하면, 제1비트라인(BLT)과 제2비트라인(BLB)의 전압 레벨이 약간 달라진 것을 확인할 수 있는데, 이 전압 레벨의 차이가 비트라인 센스앰프 회로(200)의 오프셋을 보상하게 된다.When the low active signal RACT is activated, an offset canceling period OCP may be started. In the offset canceling period (OCP), the equalization signal (BLEQ) and the isolation signal (ISO) are deactivated, the offset canceling signal (OC), the first pull-up supply signal (SAP1), the second pull-up supply signal (SAP2), and the first pull-down. The supply signal SAN1 and the second pull-down supply signal SAN2 may be activated (FIG. 3). In the offset canceling period OCP, the bit line sense amplifier circuit 200 may be in a state as shown in FIG. 5. In other words, the first NMOS transistor MN1 and the second NMOS transistor MN2 become diode-connected transistors, and the pull-up voltage ( VCORE) may be supplied, and a pull-down voltage VSS may be supplied to the first pull-down power terminal SB1 and the second pull-down power terminal SB2. In the offset canceling period OCP, the threshold voltage of the first NMOS transistor MN1 may be reflected in the first bit line BLT and the threshold voltage of the second NMOS transistor MN2 may be reflected in the second bit line BLB. Referring to the offset canceling period OCP of FIG. 9, it can be seen that the voltage levels of the first bit line BLT and the second bit line BLB are slightly different. The difference between the voltage levels is the bit line sense amplifier circuit. It compensates for the offset of (200).

오프셋 캔슬링 구간(OCP) 이후에는 차지 쉐어링(charge sjaring) 구간(CS)이 시작될 수 있다. 차지 쉐어링 구간(CS)에서는 워드라인(WL0)이 활성화되고 메모리셀(CELL21)에 저장된 데이터가 제1비트라인(BLT)으로 전달될 수 있다.After the offset canceling period OCP, a charge sjaring period CS may be started. In the charge sharing period CS, the word line WL0 is activated and data stored in the memory cell CELL21 may be transferred to the first bit line BLT.

차지 쉐어링 구간(CS) 내에 부스팅 레퍼런스 전압 구간(BRV)이 포함될 수 있다. 부스팅 레퍼런스 전압 구간(BRV)은 제1비트라인(BLT)과 제2비트라인(BLB) 중 차지 쉐어링이 진행중인 비트라인(예, BLT)의 전압에 응답해 다른 비트라인(예, BLB, 즉 레퍼런스가 되는 비트라인)의 전압을 변경시키는 구간일 수 있다. 부스팅 레퍼런스 전압 구간(BRV)에서는 균등화 신호(BLEQ), 오프셋 캔슬링 신호(OC), 제2풀업 공급 신호(SAP2), 제2풀다운 공급 신호(SAN2)가 비활성화되고, 고립 신호(ISO), 제1풀업 공급 신호(SAP1) 및 제2풀다운 공급 신호(SAN1)가 활성화될 수 있다(도 3). 부스팅 레퍼런스 전압 구간(BRV)에서 비트라인 센스앰프(200)는 도 6과 같은 상태가 될 수 있다. 즉, 제1증폭부(210)에 풀업 전압(VCORE)과 풀다운 전압(VSS)이 공급되어 제1증폭부(210)가 제1비트라인(BLT)의 전압을 반전해 제2비트라인(BLB)을 구동할 수 있다. 반면에 제2증폭부(220)에는 풀업 전압(VCORE)과 풀다운 전압(VSS)이 공급되지 않고 프리차지 전압(VEQ)만이 공급되므로, 제2증폭부(220)는 동작하지 않을 수 있다. 도 9의 부스팅 레퍼런스 전압 구간(BRV)을 참조하면, 제1증폭부(210)가 제1비트라인(BLT)의 전압을 반전해 제2비트라인(BLB)을 구동하는 것에 의해 제2비트라인(BLB)의 전압 레벨이 낮아지고 결국 제1비트라인(BLT)과 제2비트라인(BLB)의 전압 차이, 즉 dV, 가 늘어나는 것을 확인할 수 있다. The boosting reference voltage period BRV may be included in the charge sharing period CS. The boosting reference voltage section BRV responds to the voltage of the bit line (e.g., BLT) in which charge sharing is in progress among the first bit line (BLT) and the second bit line (BLB). It may be a section in which the voltage of the bit line) is changed. In the boosting reference voltage section BRV, the equalization signal BLEQ, the offset canceling signal OC, the second pull-up supply signal SAP2, and the second pull-down supply signal SAN2 are deactivated, and the isolation signal ISO, the first The pull-up supply signal SAP1 and the second pull-down supply signal SAN1 may be activated (FIG. 3). In the boosting reference voltage period BRV, the bit line sense amplifier 200 may be in a state as shown in FIG. 6. That is, the pull-up voltage VCORE and the pull-down voltage VSS are supplied to the first amplification unit 210, so that the first amplification unit 210 inverts the voltage of the first bit line BLT to generate the second bit line BLB. ) Can be driven. On the other hand, since the pull-up voltage VCORE and the pull-down voltage VSS are not supplied to the second amplifying unit 220, only the pre-charge voltage VEQ is supplied, so that the second amplifying unit 220 may not operate. Referring to the boosting reference voltage section BRV of FIG. 9, the second bit line is driven by the first amplifying unit 210 inverting the voltage of the first bit line BLT to drive the second bit line BLB. It can be seen that the voltage level of the (BLB) is lowered, and eventually the voltage difference between the first bit line BLT and the second bit line BLB, that is, dV, increases.

여기서는 제1비트라인(BLT)이 차지 쉐어링되는 것을 예시했으므로, 제1증폭부(210)가 활성화되고 제2증폭부(220)가 비활성화되는 것을 설명했다. 이와 반대로 제2비트라인(BLB)이 차지 쉐어링되는 경우에는, 도 4와 같이 제1풀업 공급 신호(SAP1)와 제1풀다운 공급 신호(SAN1)가 비활성화되고 제2풀업 공급 신호(SAP2)와 제2풀다운 공급 신호(SAN2)가 활성화될 수 있다. 이 경우에는 제2증폭부(220)가 활성화되고 제1증폭부(210)가 비활성화되며, 제2증폭부(220)가 제2비트라인(BLB)의 전압을 반전해 제1비트라인(BLT)을 구동하는 것에 의해 제1비트라인(BLT)과 제2비트라인(BLB) 간의 전압 차이, 즉 dV, 가 늘어날 수 있다.Here, since the first bit line BLT is charged-sharing, it has been described that the first amplifier 210 is activated and the second amplifier 220 is deactivated. Conversely, when the second bit line BLB is charge-sharing, the first pull-up supply signal SAP1 and the first pull-down supply signal SAN1 are deactivated, and the second pull-up supply signal SAP2 and the second 2 The pull-down supply signal SAN2 may be activated. In this case, the second amplification unit 220 is activated and the first amplifying unit 210 is deactivated, and the second amplifying unit 220 inverts the voltage of the second bit line BLB to generate the first bit line BLT. ), the voltage difference between the first bit line BLT and the second bit line BLB, that is, dV, may increase.

차지 쉐어링 구간(CS) 내에서 부스팅 레퍼런스 전압 구간(BRV) 이후에, 프리 증폭(pre-amplifying) 구간(PA)이 있을 수 있다. 프리 증폭 구간(PA)은 제1비트라인(BLT)과 제2비트라인(BLB)의 전압 레벨에 응답해 제1이너 라인(SA_BLT)과 제2이너 라인(SA_BLB)의 전압을 증폭하는 구간일 수 있다. 프리 증폭 구간(PA)에서는 균등화 신호(BLEQ), 고립 신호(ISO) 및 오프셋 캔슬링 신호(OC)가 비활성화되고, 제1풀업 공급 신호(SAP1), 제1풀다운 공급 신호(SAN1), 제2풀업 공급 신호(SAP2) 및 제2풀다운 공급 신호(SAN2)가 활성화될 수 있다. 프리 증폭 구간(PA)에서 비트라인 센스앰프 회로(200)는 도 7과 같은 상태가 될 수 있다. 프리 증폭 구간(PA)에서는 제1비트라인(BLT)과 제2비트라인(BLB)에 의해 제1이너 노드(SA_BLT)와 제2이너 노드(SA_BLB)가 미리 구동될 수 있다.In the charge sharing period CS, after the boosting reference voltage period BRV, there may be a pre-amplifying period PA. The pre-amplification period PA is a period in which voltages of the first inner line SA_BLT and the second inner line SA_BLB are amplified in response to the voltage levels of the first bit line BLT and the second bit line BLB. I can. In the pre-amplification period PA, the equalization signal (BLEQ), the isolation signal (ISO), and the offset canceling signal (OC) are deactivated, and the first pull-up supply signal (SAP1), the first pull-down supply signal (SAN1), and the second pull-up signal are The supply signal SAP2 and the second pull-down supply signal SAN2 may be activated. In the pre-amplification period PA, the bit line sense amplifier circuit 200 may be in a state as shown in FIG. 7. In the pre-amplification period PA, the first inner node SA_BLT and the second inner node SA_BLB may be driven in advance by the first bit line BLT and the second bit line BLB.

프리 증폭 구간(PA)의 종료와 함께 차지 쉐어링 구간(CS)도 종료되고, 증폭 구간(AMP)이 시작될 수 있다. 증폭 구간(AMP)은 제1비트라인(BLT)과 제2비트라인(BLB) 중 전압이 높은 라인의 전압은 풀업 전압(VCORE)의 레벨로 증폭하고, 전압이 낮은 라인의 전압은 풀다운 전압(VSS)의 레벨로 증폭하기 위한 구간일 수 있다. 증폭 구간(AMP)에서는 균등화 신호(BLEQ)와 오프셋 캔슬링 신호(OC)가 비활성화되고, 고립 신호(ISO), 제1풀업 공급 신호(SAP1), 제1풀다운 공급 신호(SAN1), 제2풀업 공급 신호(SAP2) 및 제2풀다운 공급 신호(SAN2)가 활성화될 수 있다. 증폭 구간(AMP)에서 비트라인 센스앰프 회로(200)는 도 8과 같은 상태가 될 수 있다. 증폭 구간(AMP)에서는 제1증폭부(210)가 제1비트라인(BLT)의 전압을 반전해 제2비트라인(BLB)을 구동하고, 제2증폭부(220)가 제2비트라인(BLB)의 전압을 반전해 제1비트라인(BLT)을 구동할 수 있다. 도 9의 증폭 구간(AMP)을 참조하면, 제1비트라인(BLT)은 풀업 전압(VCORE)의 레벨로 증폭되고 제2비트라인(BLB)은 풀다운 전압(VSS)의 레벨로 증폭된 것을 확인할 수 있다. 로우 액티브 신호(RACT)가 비활성화되는 것에 의해, 즉 메모리에 프리차지 명령이 인가되는 것에 의해, 증폭 구간(AMP)은 종료될 수 있다.Along with the end of the pre-amplification section PA, the charge sharing section CS is also terminated, and the amplification section AMP may start. In the amplification section AMP, the voltage of the line with the high voltage among the first bit line BLT and the second bit line BLB is amplified to the level of the pull-up voltage VCORE, and the voltage of the line with the low voltage is the pull-down voltage ( VSS) may be a section for amplifying to the level. In the amplification section (AMP), the equalization signal (BLEQ) and the offset canceling signal (OC) are deactivated, and the isolation signal (ISO), the first pull-up supply signal (SAP1), the first pull-down supply signal (SAN1), and the second pull-up supply The signal SAP2 and the second pull-down supply signal SAN2 may be activated. In the amplification period AMP, the bit line sense amplifier circuit 200 may be in a state as shown in FIG. 8. In the amplification period AMP, the first amplification unit 210 drives the second bit line BLB by inverting the voltage of the first bit line BLT, and the second amplification unit 220 drives the second bit line BLT. The voltage of BLB) may be inverted to drive the first bit line BLT. Referring to the amplification section AMP of FIG. 9, it is confirmed that the first bit line BLT is amplified to the level of the pull-up voltage VCORE and the second bit line BLB is amplified to the level of the pull-down voltage VSS. I can. The amplification period AMP may be terminated by deactivating the low active signal RACT, that is, by applying a precharge command to the memory.

비트라인 센스앰프 회로(200)는 오프셋 캔슬링 구간(OC)의 동작을 통해 제1비트라인(BLT)과 제2비트라인(BLB)에 자신의 오프셋을 반영하는데, 이에 의해 오프셋에 의한 오동작 가능성이 줄어들 수 있다. 또한, 비트라인 센스앰프 회로(200)의 부스팅 레퍼런스 전압 구간(BRV)의 동작에 의해 제1비트라인(BLT)과 제2비트라인(BLB) 간의 전압 차이, 즉 dV, 가 증가하므로, 오프셋에 의한 비트라인 센스앰프 회로(200)의 오동작 가능성은 더욱 줄어들 수 있다. 또한, 제1비트라인(BLT)과 제2비트라인(BLB) 간의 전압 차이, 즉 dV, 가 증가하므로, 비트라인들 간의 상호 간섭(coupling noise)에 의한 오동작 가능성도 줄일 수 있다.The bit line sense amplifier circuit 200 reflects its own offset to the first bit line BLT and the second bit line BLB through the operation of the offset canceling period OC, thereby causing a possibility of malfunction due to the offset. Can be reduced. In addition, since the voltage difference between the first bit line BLT and the second bit line BLB, that is, dV, increases due to the operation of the boosting reference voltage section BRV of the bit line sense amplifier circuit 200, the offset The possibility of malfunction of the bit line sense amplifier circuit 200 may be further reduced. In addition, since the voltage difference between the first bit line BLT and the second bit line BLB, that is, dV, increases, the possibility of malfunction due to coupling noise between the bit lines may be reduced.

상기한 실시예들에서는 메모리에서 2개의 비트라인들 간의 전압 차이를 증폭하는 증폭기 회로인 비트라인 센스앰프 회로의 오프셋에 의한 오동작을 줄이는 것을 예시했으나, 메모리가 아닌 일반적인 집적회로에서 2개의 라인들 간의 전압 차이를 증폭하는 증폭기 회로의 오프셋을 줄이기 위해 본 발명이 적용될 수도 있음은 당연하다.In the above embodiments, it is illustrated to reduce malfunction due to the offset of the bit line sense amplifier circuit, which is an amplifier circuit that amplifies the voltage difference between two bit lines in a memory, but between two lines in a general integrated circuit other than a memory. It is natural that the present invention may be applied to reduce the offset of the amplifier circuit that amplifies the voltage difference.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of explanation and not for its limitation. In addition, any expert in the technical field of the present invention will recognize that various embodiments are possible within the scope of the technical idea of the present invention.

200: 비트라인 센스앰프 회로
210: 제1증폭부
220: 제2증폭부
231, 232: 고립 스위치들
233, 234: 오프셋 캔슬링 스위치들
240: 균등화부200: bit line sense amplifier circuit
210: first amplification unit
220: second amplification unit
231, 232: isolation switches
233, 234: offset canceling switches
240: equalization unit

Claims (20)

자신의 증폭 동작 활성화시에 제1라인의 전압을 반전해 제2라인을 구동하는 제1증폭부; 및
자신의 증폭 동작 활성화시에 제2라인의 전압을 반전해 상기 제1라인을 구동하는 제2증폭부를 포함하고,
제1데이터가 상기 제1라인으로 차지 쉐어링되는 구간 내에서, 상기 제1증폭부의 증폭 동작이 활성화되어 상기 제1라인의 전압을 반전해 상기 제2라인을 구동하고 상기 제2증폭부의 증폭 동작은 비활성화되는
증폭기 회로.
A first amplification unit driving the second line by inverting the voltage of the first line when the amplification operation is activated; And
And a second amplification unit driving the first line by inverting a voltage of the second line upon activation of its own amplification operation,
Within a period in which the first data is charged and shared by the first line, the amplifying operation of the first amplifier is activated to invert the voltage of the first line to drive the second line, and the amplifying operation of the second amplifier is performed. Disabled
Amplifier circuit.
 제 1항에 있어서,
제2데이터가 상기 제2라인으로 차지 쉐어링되는 구간 내에서, 상기 제2증폭부의 증폭 동작이 활성화되어 상기 제2라인의 전압을 반전해 상기 제1라인을 구동하고 상기 제1증폭부의 증폭 동작은 비활성화되는
증폭기 회로.
The method of claim 1,
Within a period in which second data is charged to the second line, an amplifying operation of the second amplifier is activated to invert the voltage of the second line to drive the first line, and the amplifying operation of the first amplifying unit is performed. Disabled
Amplifier circuit.
 제 2항에 있어서,
오프셋 캔슬 구간에서, 상기 제1증폭부의 오프셋이 상기 제1라인에 반영되고 상기 제2증폭부의 오프셋이 상기 제2라인에 반영되는
증폭기 회로.
The method of claim 2,
In the offset cancel period, the offset of the first amplification part is reflected in the first line and the offset of the second amplification part is reflected in the second line.
Amplifier circuit.
 제 3항에 있어서,
증폭 구간에서, 상기 제1증폭부의 증폭 동작과 상기 제2증폭부의 증폭 동작이 모두 활성화되는
증폭기 회로.
The method of claim 3,
In the amplification section, both the amplification operation of the first amplifier and the amplification operation of the second amplifier are activated.
Amplifier circuit.
 제 2항에 있어서,
상기 증폭기 회로는 비트라인 센스앰프 회로이고,
상기 제1라인은 제1비트라인이고,
상기 제2라인은 제2비트라인이고,
상기 제1데이터는 상기 제1비트라인에 연결된 제1메모리 셀에 저장된 데이터이고,
상기 제2데이터는 상기 제2비트라인에 연결된 제2메모리 셀에 저장된 데이터인
증폭기 회로.
The method of claim 2,
The amplifier circuit is a bit line sense amplifier circuit,
The first line is a first bit line,
The second line is a second bit line,
The first data is data stored in a first memory cell connected to the first bit line,
The second data is data stored in a second memory cell connected to the second bit line.
Amplifier circuit.
 제1라인의 전압에 응답해 제2이너 노드를 제1풀다운 전원단의 전압을 이용해 구동하는 제1NMOS 트랜지스터;
제2라인의 전압에 응답해 제1이너 노드를 제2풀다운 전원단의 전압을 이용해 구동하는 제2NMOS 트랜지스터;
상기 제1이너 노드의 전압에 응답해 상기 제2이너 노드를 제1풀업 전원단의 전압을 이용해 구동하는 제1PMOS 트랜지스터;
상기 제2이너 노드의 전압에 응답해 상기 제1이너 노드를 제2풀업 전원단의 전압을 이용해 구동하는 제2PMOS 트랜지스터;
상기 제1라인과 상기 제1이너 노드를 전기적으로 연결하는 제1고립 스위치; 및
상기 제2라인과 상기 제2이너 노드를 전기적으로 연결하는 제2고립 스위치를 포함하고,
제1데이터가 상기 제1라인으로 차지 쉐어링되는 구간에서, 상기 제1고립 스위치와 상기 제2고립 스위치가 턴온되고, 상기 제1풀업 전원단에는 풀업 전압이 상기 제1풀다운 전원단에는 풀다운 전압이 인가되고, 상기 제2풀업 전원단과 제2풀다운 전원단에는 프리차지 전압이 인가되는
증폭기 회로.
A first NMOS transistor configured to drive the second inner node using the voltage of the first pull-down power supply terminal in response to the voltage of the first line;
A second NMOS transistor configured to drive the first inner node using the voltage of the second pull-down power supply terminal in response to the voltage of the second line;
A first PMOS transistor configured to drive the second inner node using a voltage of a first pull-up power supply terminal in response to a voltage of the first inner node;
A second PMOS transistor for driving the first inner node using a voltage of a second pull-up power supply terminal in response to the voltage of the second inner node;
A first isolation switch electrically connecting the first line and the first inner node; And
And a second isolation switch electrically connecting the second line and the second inner node,
In a period in which the first data is charged-sharing to the first line, the first isolation switch and the second isolation switch are turned on, a pull-up voltage is applied to the first pull-up power terminal, and a pull-down voltage is applied to the first pull-down power terminal. Is applied, and a precharge voltage is applied to the second pull-up power terminal and the second pull-down power terminal.
Amplifier circuit.
 제 6항에 있어서,
제2데이터가 상기 제2라인으로 차지 쉐어링되는 구간에서, 상기 제1고립 스위치와 상기 제2고립 스위치가 턴온되고, 상기 제1풀업 전원단과 상기 제1풀다운 전원단에는 상기 프리차지 전압이 인가되는
증폭기 회로.
The method of claim 6,
In a period in which second data is charged to the second line, the first isolation switch and the second isolation switch are turned on, and the precharge voltage is applied to the first pull-up power terminal and the first pull-down power terminal.
Amplifier circuit.
 제 7항에 있어서,
상기 제1라인과 상기 제2이너 노드를 전기적으로 연결하는 제1오프셋 캔슬링 스위치; 및
상기 제2라인과 상기 제1이너 노드를 전기적으로 연결하는 제2오프셋 캔슬링 스위치
를 더 포함하는 증폭기 회로.
The method of claim 7,
A first offset canceling switch electrically connecting the first line and the second inner node; And
A second offset canceling switch electrically connecting the second line and the first inner node
Amplifier circuit further comprising a.
 제 8항에 있어서,
오프셋 캔슬링 구간에서 상기 제1오프셋 캔슬링 스위치와 상기 제2오프셋 캔슬링 스위치가 턴온되고, 상기 제1고립 스위치와 상기 제2고립 스위치가 오프되고, 상기 제1풀업 전원단과 상기 제2풀업 전원단에는 상기 풀업 전압이 상기 제1풀다운 전원단과 상기 제2풀다운 전원단에는 상기 풀다운 전압이 인가되는
증폭기 회로.
The method of claim 8,
In an offset canceling period, the first offset canceling switch and the second offset canceling switch are turned on, the first isolation switch and the second isolation switch are turned off, and the first pull-up power terminal and the second pull-up power terminal have the The pull-down voltage is applied to the first pull-down power supply terminal and the second pull-down power supply terminal.
Amplifier circuit.
 제 8항에 있어서,
프리(pre) 증폭 구간에서 상기 제1고립 스위치, 상기 제2고립 스위치, 상기 제1오프셋 캔슬링 스위치 및 상기 제2오프셋 캔슬링 스위치가 오프되고, 상기 제1풀업 전원단과 상기 제2풀업 전원단에는 상기 풀업 전압이 상기 제1풀다운 전원단과 상기 제2풀다운 전원단에는 상기 풀다운 전압이 인가되는
증폭기 회로.
The method of claim 8,
In a pre-amplification section, the first isolation switch, the second isolation switch, the first offset canceling switch, and the second offset canceling switch are turned off, and the first pull-up power terminal and the second pull-up power terminal have the The pull-down voltage is applied to the first pull-down power supply terminal and the second pull-down power supply terminal.
Amplifier circuit.
 제 10항에 있어서,
상기 프리 증폭 구간 이후의 증폭 구간에서 상기 제1고립 스위치와 상기 제2고립 스위치가 턴온되고, 상기 제1오프셋 캔슬링 스위치와 상기 제2오프셋 캔슬링 스위치가 오프되고, 상기 제1풀업 전원단과 상기 제2풀업 전원단에는 상기 풀업 전압이 상기 제1풀다운 전원단과 상기 제2풀다운 전원단에는 상기 풀다운 전압이 인가되는
증폭기 회로.
The method of claim 10,
In an amplification period after the pre-amplification period, the first isolation switch and the second isolation switch are turned on, the first offset canceling switch and the second offset canceling switch are turned off, and the first pull-up power terminal and the second The pull-up voltage is applied to the pull-up power terminal and the pull-down voltage is applied to the first pull-down power terminal and the second pull-down power terminal.
Amplifier circuit.
 제 10항에 있어서,
균등화 신호에 응답해 상기 제1이너 노드와 상기 제2이너 노드에 상기 프리차지 전압을 인가하기 위한 균등화부
를 더 포함하는 증폭기 회로.
The method of claim 10,
Equalization unit for applying the precharge voltage to the first inner node and the second inner node in response to an equalization signal
Amplifier circuit further comprising a.
 제 7항에 있어서,
상기 증폭기 회로는 비트라인 센스앰프 회로이고,
상기 제1라인은 제1비트라인이고,
상기 제2라인은 제2비트라인이고,
상기 제1데이터는 상기 제1비트라인에 연결된 제1메모리 셀에 저장된 데이터이고,
상기 제2데이터는 상기 제2비트라인에 연결된 제2메모리 셀에 저장된 데이터인
증폭기 회로.
The method of claim 7,
The amplifier circuit is a bit line sense amplifier circuit,
The first line is a first bit line,
The second line is a second bit line,
The first data is data stored in a first memory cell connected to the first bit line,
The second data is data stored in a second memory cell connected to the second bit line.
Amplifier circuit.
 제1풀업 전원단, 제2풀업 전원단, 제1풀다운 전원단 및 제2풀다운 전원단으로 공급되는 전압들을 이용해 제1비트라인과 제2비트라인 간의 전압 차이를 증폭하는 비트라인 센스앰프 회로;
고립 신호, 오프셋 캔슬링 신호, 균등화 신호, 제1풀업 공급 신호, 제2풀업 공급 신호, 제1풀다운 공급 신호 및 제2풀다운 공급 신호를 생성하는 제어 회로; 및
상기 제1풀업 공급 신호, 상기 제2풀업 공급 신호, 상기 제1풀다운 공급 신호 및 상기 제2풀다운 공급 신호에 응답해, 상기 제1풀업 전원단, 상기 제2풀업 전원단, 상기 제1풀다운 전원단 및 상기 제2풀다운 전원단으로 전압들을 공급하는 전압 공급 회로를 포함하고,
상기 비트라인 센스앰프 회로는
상기 제1비트라인의 전압에 응답해 제2이너 노드를 상기 제1풀다운 전원단의 전압을 이용해 구동하는 제1NMOS 트랜지스터;
상기 제2비트라인의 전압에 응답해 제1이너 노드를 상기 제2풀다운 전원단의 전압을 이용해 구동하는 제2NMOS 트랜지스터;
상기 제1이너 노드의 전압에 응답해 상기 제2이너 노드를 상기 제1풀업 전원단의 전압을 이용해 구동하는 제1PMOS 트랜지스터;
상기 제2이너 노드의 전압에 응답해 상기 제1이너 노드를 상기 제2풀업 전원단의 전압을 이용해 구동하는 제2PMOS 트랜지스터;
상기 고립 신호에 응답해 상기 제1라인과 상기 제1이너 노드를 전기적으로 연결하는 제1고립 스위치; 및
상기 고립 신호에 응답해 상기 제2라인과 상기 제2이너 노드를 전기적으로 연결하는 제2고립 스위치를 포함하고,
상기 제어회로는 제1메모리 셀의 데이터가 상기 제1비트라인으로 차지 쉐어링되는 구간에서, 상기 고립 신호, 상기 제1풀업 공급 신호 및 상기 제1풀다운 공급 신호를 활성화하고, 상기 제2풀업 공급 신호 및 상기 제2풀다운 공급 신호를 비활성화하는
메모리.
A bit line sense amplifier circuit for amplifying a voltage difference between the first bit line and the second bit line by using voltages supplied to the first pull-up power stage, the second pull-up power stage, the first pull-down power stage, and the second pull-down power stage;
A control circuit for generating an isolation signal, an offset canceling signal, an equalization signal, a first pull-up supply signal, a second pull-up supply signal, a first pull-down supply signal, and a second pull-down supply signal; And
In response to the first pull-up supply signal, the second pull-up supply signal, the first pull-down supply signal, and the second pull-down supply signal, the first pull-up power supply terminal, the second pull-up power supply terminal, and the first pull-down power supply And a voltage supply circuit for supplying voltages to the stage and the second pull-down power stage,
The bit line sense amplifier circuit
A first NMOS transistor for driving a second inner node using a voltage of the first pull-down power supply terminal in response to a voltage of the first bit line;
A second NMOS transistor configured to drive a first inner node using a voltage of the second pull-down power supply terminal in response to a voltage of the second bit line;
A first PMOS transistor configured to drive the second inner node using the voltage of the first pull-up power supply terminal in response to the voltage of the first inner node;
A second PMOS transistor for driving the first inner node using the voltage of the second pull-up power supply terminal in response to the voltage of the second inner node;
A first isolation switch electrically connecting the first line and the first inner node in response to the isolation signal; And
And a second isolation switch electrically connecting the second line and the second inner node in response to the isolation signal,
The control circuit activates the isolation signal, the first pull-up supply signal, and the first pull-down supply signal, and the second pull-up supply signal in a period in which data of the first memory cell is charged-sharing to the first bit line. And inactivating the second pull-down supply signal.
Memory.
 제 14항에 있어서,
상기 제어회로는 제2메모리 셀의 데이터가 상기 제2비트라인으로 차지 쉐어링되는 구간에서, 상기 고립 신호, 상기 제2풀업 공급 신호 및 상기 제2풀다운 공급 신호를 활성화하고, 상기 제1풀업 공급 신호 및 상기 제1풀다운 공급 신호를 비활성화하는
메모리.
The method of claim 14,
The control circuit activates the isolation signal, the second pull-up supply signal, and the second pull-down supply signal, and the first pull-up supply signal in a period in which the data of the second memory cell is charged-sharing to the second bit line. And inactivating the first pull-down supply signal.
Memory.
 제 15항에 있어서,
상기 비트라인 센스앰프 회로는
상기 오프셋 캔슬링 신호에 응답해 상기 제1비트라인과 상기 제2이너 노드를 전기적으로 연결하는 제1오프셋 캔슬링 스위치; 및
상기 오프셋 캔슬링 신호에 응답해 상기 제2비트라인과 상기 제1이너 노드를 전기적으로 연결하는 제2오프셋 캔슬링 스위치를 더 포함하는
메모리.
The method of claim 15,
The bit line sense amplifier circuit
A first offset canceling switch electrically connecting the first bit line and the second inner node in response to the offset canceling signal; And
Further comprising a second offset canceling switch electrically connecting the second bit line and the first inner node in response to the offset canceling signal.
Memory.
 제 16항에 있어서,
상기 제어 회로는 오프셋 캔슬링 구간에서 상기 오프셋 캔슬링 신호를 활성화하고, 상기 고립 신호를 비활성화하고, 상기 제1풀업 공급 신호, 상기 제1풀다운 공급 신호, 상기 제2풀업 공급 신호 및 상기 제2풀다운 공급 신호를 활성화하는
메모리.
The method of claim 16,
The control circuit activates the offset canceling signal in an offset canceling period, deactivates the isolation signal, and includes the first pull-up supply signal, the first pull-down supply signal, the second pull-up supply signal, and the second pull-down supply signal. To activate
Memory.
 제 16항에 있어서,
상기 제어 회로는 프리(pre) 증폭 구간에서 상기 오프셋 캔슬링 신호와 상기 고립 신호를 비활성화하고, 상기 제1풀업 공급 신호, 상기 제1풀다운 공급 신호, 상기 제2풀업 공급 신호 및 상기 제2풀다운 공급 신호를 활성화하는
메모리.
The method of claim 16,
The control circuit deactivates the offset canceling signal and the isolated signal in a pre-amplification period, and the first pull-up supply signal, the first pull-down supply signal, the second pull-up supply signal, and the second pull-down supply signal To activate
Memory.
 제 18항에 있어서,
상기 제어 회로는 상기 프리 증폭 구간 이후의 증폭 구간에서 상기 고립 신호를 활성화하고, 상기 오프셋 캔슬링 신호를 비활성화하고, 상기 제1풀업 공급 신호, 상기 제1풀다운 공급 신호, 상기 제2풀업 공급 신호 및 상기 제2풀다운 공급 신호를 활성화하는
메모리.
The method of claim 18,
The control circuit activates the isolated signal in an amplification period after the pre-amplification period, inactivates the offset canceling signal, and includes the first pull-up supply signal, the first pull-down supply signal, the second pull-up supply signal, and the To activate the second pull-down supply signal
Memory.
 제 18항에 있어서,
상기 비트라인 센스앰프 회로는
상기 균등화 신호에 응답해 상기 제1이너 노드와 상기 제2이너 노드에 프리차지 전압을 인가하는 균등화부를 더 포함하는
메모리.
The method of claim 18,
The bit line sense amplifier circuit
Further comprising an equalization unit for applying a precharge voltage to the first inner node and the second inner node in response to the equalization signal
Memory.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102478757B1 (en) 2021-07-27 2022-12-16 연세대학교 산학협력단 Bitline Sense amplifier and Memory Apparatus using The Same
KR20230061772A (en) * 2021-10-29 2023-05-09 고려대학교 산학협력단 Nonvolatile resistive memory device using dynamic reference in a dual domian and read method thereof

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