KR20200108650A - 스토리지 장치 및 스토리지 장치의 동작 방법 - Google Patents

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KR20200108650A
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이종원
김길환
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Abstract

스토리지 장치 및 스토리지 장치의 동작 방법이 제공된다. 스토리지 장치는 멀티 스트림(multi-stream) 데이터를 비휘발성 메모리에 라이트(write)하는 컨트롤러; 상기 멀티 스트림 데이터에 대한 패리티 데이터 또는 상기 패리티 데이터를 생성하기 위해 사용되는 중간 패리티 데이터를 생성하는 프로세서; 상기 패리티 데이터 또는 상기 중간 패리티 데이터를 저장하는 제1 메모리; 및 상기 제1 메모리와 데이터 스왑(swap)을 수행하는 제2 메모리를 포함하되, 상기 제1 메모리는 복수의 슬롯(slot)을 포함하고, 상기 슬롯의 개수는 상기 비휘발성 메모리의 프로그램 버퍼링(program buffering)의 수행 단위의 개수에 따라 결정된다.

Description

스토리지 장치 및 스토리지 장치의 동작 방법{STORAGE DEVICE AND METHOD FOR OPERATING STORAGE DEVICE}
본 발명은 스토리지 장치 및 스토리지 장치의 동작 방법에 관한 것이다.
스토리지 장치는 호스트로부터 라이트(write)/리드(read) 명령을 수신하고, 호스트로부터 제공받은 데이터를 비휘발성 메모리에 라이트하거나, 비휘발성 메모리로부터 리드한 데이터를 호스트에 제공할 수 있다.
데이터를 비휘발성 메모리에 안정적으로 저장하고 그 신뢰성을 확보하기 위해 패리티(parity) 데이터를 연산하고 이를 이용할 수 있다. 구체적으로 비휘발성 데이터에 저장되는 데이터로부터 패리티 데이터를 생성하여 두었다가, 비휘발성 데이터에 저장된 데이터의 일부가 손상된 경우, 패리티 데이터를 이용하여 손상된 데이터를 복구할 수 있다. 이러한 기술의 일례로 RAID(Redundant Array of Independent Disks) 기술을 들 수 있는데, 이와 같은 기술은 단일 스토리지 장치에도 채용되는 추세이다.
그런데 멀티 스트림(multi-stream) 데이터를 지원하는 스토리지 장치에 이와 같은 패리티 데이터를 이용하는 데이터 저장 기법을 채용하는 경우, 생성할 패리티 데이터의 종류가 늘어나기 때문에, 스토리지 장치의 한정된 자원을 효율적으로 이용할 방안이 요구된다.
본 발명이 해결하고자 하는 기술적 과제는, 패리티 데이터를 이용하는 데이터 저장 기법이 적용된 멀티 스트림 데이터를 지원하는 스토리지 장치에서 패리티 데이터를 처리하는 성능 및 효율을 높일 수 있는 스토리지 장치 및 그 동작 방법을 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제는 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 스토리지 장치는, 멀티 스트림 데이터를 비휘발성 메모리에 라이트하는 컨트롤러, 멀티 스트림 데이터에 대한 패리티 데이터 또는 패리티 데이터를 생성하기 위해 사용되는 중간 패리티 데이터를 생성하는 프로세서, 패리티 데이터 또는 중간 패리티 데이터를 저장하는 제1 메모리, 및 제1 메모리와 데이터 스왑(swap)을 수행하는 제2 메모리를 포함하되, 제1 메모리는 복수의 슬롯(slot)을 포함하고, 슬롯의 개수는 비휘발성 메모리의 프로그램 버퍼링(program buffering)의 수행 단위의 개수에 따라 결정된다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 스토리지 장치는, 멀티 스트림 데이터를 비휘발성 메모리에 라이트하는 컨트롤러, 멀티 스트림 데이터에 대한 패리티 데이터 또는 패리티 데이터를 생성하기 위해 사용되는 중간 패리티 데이터를 생성하는 프로세서, 패리티 데이터 또는 중간 패리티 데이터를 저장하는 제1 메모리, 및 제1 메모리와 데이터 스왑을 수행하는 제2 메모리를 포함하되, 프로세서는, 제1 메모리에 저장된 패리티 데이터 또는 중간 패리티 데이터의 개수와, 비휘발성 메모리의 프로그램 버퍼링의 수행 단위의 개수로부터 산출된 값을 비교하여, 데이터 스왑의 수행 여부를 결정한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 스토리지 장치의 동작 방법은, 멀티 스트림 데이터 중 제1 데이터 스트림을 수신하여, 제1 데이터 스트림에 대한 패리티 데이터 또는 패리티 데이터를 생성하기 위해 사용되는 중간 패리티 데이터를 생성하고, 복수의 슬롯을 포함하는 제1 메모리에 빈 슬롯이 존재하는지 여부를 판단하고, 제1 메모리에 빈 슬롯이 존재하는 경우, 패리티 데이터 또는 중간 패리티 데이터를 빈 슬롯에 저장하고, 제1 메모리에 빈 슬롯이 존재하지 않는 경우, 제1 메모리의 일 슬롯에 저장된 데이터를 제2 메모리로 이전한 후, 패리티 데이터 또는 중간 패리티 데이터를 제1 메모리의 일 슬롯에 저장하는 것을 포함하되, 제1 메모리의 슬롯의 개수는 비휘발성 메모리의 프로그램 버퍼링의 수행 단위의 개수에 따라 결정된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1a 및 도 1b는 본 발명의 몇몇의 실시예에 따른 스토리지 시스템을 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 스토리지 장치를 설명하기 위한 블록도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 스토리지 장치의 비휘발성 메모리를 설명하기 위한 블록도들이다.
도 5은 본 발명의 일 실시예에 따른 스토리지 장치의 비휘발성 메모리를 설명하기 위한 블록도이다.
도 6 내지 도 8은, 도 5와 관련하여, 본 발명의 일 실시예에 따른 스토리지 장치의 동작을 설명하기 위한 블록도들이다.
도 9는 본 발명의 일 실시예에 따른 스토리지 장치의 비휘발성 메모리를 설명하기 위한 블록도이다.
도 10 내지 도 12는, 도 9와 관련하여, 본 발명의 일 실시예에 따른 스토리지 장치의 동작을 설명하기 위한 블록도들이다.
도 13은 본 발명의 일 실시예에 따른 스토리지 장치를 설명하기 위한 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 설명하도록 한다.
도 1a 및 도 1b는 본 발명의 몇몇의 실시예에 따른 스토리지 시스템을 설명하기 위한 블록도이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 스토리지 시스템(1)은 스토리지 장치(10) 및 호스트(20)를 포함한다.
스토리지 장치(10)는 호스트(20)로부터 수신한 명령(CMD)에 대한 응답으로, 호스트(20)에 대해 스토리지 서비스를 제공할 수 있다.
예를 들어, 스토리지 장치(10)는 호스트(20)로부터 라이트 명령(CMD)을 수신하고, 이에 대한 응답으로, 호스트(20)로부터 제공받은 데이터(DATA)를 비휘발성 메모리(140)에 라이트할 수 있다. 또한, 스토리지 장치(10)는 호스트(20)로부터 리드 명령(CMD)을 수신하고, 이에 대한 응답으로, 비휘발성 메모리(140)로부터 리드한 데이터(DATA)를 호스트에 제공할 수 있다.
본 발명의 몇몇의 실시예에서, 호스트(20)는 하나 이상의 프로세서 코어들을 포함하도록 구현될 수 있다. 예로서, 호스트(1100)는 범용 프로세서, 특수 목적용 프로세서, 또는 어플리케이션 프로세서(Application Processor, AP)를 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다. 한편, 호스트(20)는 프로세서 그 자체이거나, 하나 이상의 프로세서를 포함하는 전자 장치 또는 시스템일 수 있다.
본 발명의 몇몇의 실시예에서, 스토리지 장치(10)와 호스트(20)는 UFS(Universal Flash Storage), SCSI(Small Computer System Interface), SATA(Serial Advanced Technology Attachment), eMMC(embedded MultiMediaCard) 등과 같은 전기적 인터페이스를 통해 접속될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
스토리지 장치(10)는 프로세서(110) 및 제1 메모리(120)를 포함하는 컨트롤러(100), 제2 메모리(130) 및 비휘발성 메모리(140)를 포함할 수 있다.
컨트롤러(100)는 스토리지 장치(10)의 전반적인 동작을 제어할 수 있다. 예를 들어, 컨트롤러(100)는 비휘발성 메모리(140)에 대해 호스트(20)가 요청한 데이터를 리드, 라이트 또는 이레이즈(erase)하는 작업들을 수행할 수 있다. 특히, 컨트롤러(100)는 멀티 스트림 데이터를 비휘발성 메모리(140)에 라이트하거나, 비휘발성 메모리(140)로부터 리드할 수 있다.
본 발명의 몇몇의 실시예에서, 컨트롤러(100)는 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 하이브리드 형태로 구현될 수 있다. 예를 들어, 컨트롤러(100)는 특정 동작을 수행하는 전용 하드웨어 회로를 포함할 수 있다. 추가로 또는 대안적으로, 컨트롤러(100)는 특정 동작을 수행하는 프로그램 코드(program code)의 명령어 집합(instruction set)을 실행할 수 있는 하나 이상의 프로세서 코어들을 포함할 수 있다.
상기 컨트롤러(100)가 수행하는 스토리지 장치(10)에 대한 제어 동작은, 구체적으로 프로세서(110)가 수행할 수 있다. 본 발명의 몇몇의 실시예에서, 프로세서(110)는 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 하이브리드 형태로 구현될 수 있다. 예를 들어, 프로세서(110)는 CPU(Central Processing Unit) 또는 특정 동작을 수행하는 전용 하드웨어 회로를 포함할 수 있다. 추가로 또는 대안적으로, 프로세서(110)는 특정 동작을 수행하는 프로그램 코드의 명령어 집합을 실행할 수 있는 하나 이상의 프로세서 코어들을 포함할 수 있다.
본 실시예에서, 프로세서(110)는 패리티 데이터를 이용하는 데이터 저장 기법을 통해 데이터가 비휘발성 메모리(140)에 저장되도록 제어할 수 있다. 특히, 프로세서(110)는 멀티 스트림 데이터에 대해, 패리티 데이터를 생성하거나, 상기 패리티 데이터를 생성하기 위해 사용되는 중간 패리티 데이터를 생성할 수 있다. 그리고 프로세서(110)는 생성한 패리티 데이터를, 데이터와 함께 비휘발성 메모리(140)에 저장해 두었다가, 예컨대 데이터의 복구가 필요한 경우 상기 패리티 데이터를 이용할 수 있다.
제1 메모리(120)는 컨트롤러(100)의 동작에 이용되는 데이터를 저장할 수 있다. 본 발명의 몇몇의 실시예에서, 제1 메모리(120)는 SRAM(Static Random Access Memory)으로 구현될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 다양한 휘발성/비휘발성 메모리 중 하나 이상을 포함할 수 있다. 특히, 제1 메모리(120)는 프로세서(110)의 동작에 이용되는 데이터(예컨대 패리티 데이터 또는 중간 패리티 데이터)를 저장할 수 있다.
제2 메모리(130)는 스토리지 장치(10)의 동작에 이용되는 데이터를 버퍼링하는 버퍼 메모리의 역할을 할 수 있다. 본 발명의 몇몇의 실시예에서, 제2 메모리(130)는 DRAM(Dynamic Random Access Memory)으로 구현될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 다양한 휘발성/비휘발성 메모리 중 하나 이상을 포함할 수 있다. 특히, 제2 메모리(130)는 제1 메모리(120)와 데이터 스왑(swap)을 수행하여, 프로세서(110)의 동작에 이용되는 데이터(예컨대 패리티 데이터 또는 중간 패리티 데이터)를 저장할 수 있다.
본 발명의 몇몇의 실시예에서, 제2 메모리(130)는 제1 메모리(120)보다 더 많은 용량을 가질 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
비휘발성 메모리(140)는 플래시 메모리(Flash Memory), MRAM(Magnetoresistive Random Access Memory), PRAM(Phase-change Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 등을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다. 비휘발성 메모리(140)가 플래시 메모리를 포함하는 경우, 비휘발성 메모리(140)는 복수의 워드 라인 및 복수의 비트 라인을 따라 형성되는 메모리 셀 어레이를 포함할 수 있다.
한편, 본 발명의 몇몇의 실시예에서, 비휘발성 메모리(140) 중 일부 또는 전부는 SRAM, DRAM, SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리로 대체될 수 있음이 해당 기술 분야의 통상의 기술자에 의해 잘 이해될 수 있을 것이다.
본 발명의 몇몇의 실시예에서, 스토리지 시스템(1)은 단일의 전자 장치로 구현될 수 있다. 예로서, 스토리지 시스템(1)은 호스트(20) 및 스토리지 장치(10)를 포함하는 가전 기기, 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트폰, 웨어러블 장치, 비디오 게임기 등과 같은 다양한 전자 장치 중 하나에 해당할 수 있다. 한편, 본 발명의 몇몇의 실시예에서, 스토리지 시스템(1)은 복수의 전자 장치로 구현될 수 있다. 예를 들어, 호스트(20) 및 스토리지 장치(20)는 서로 별개의 전자 장치들에 해당할 수 있고, 스토리지 시스템(1)을 구현하기 위해 로컬 또는 원격으로 연결될 수 있다.
본 실시예에서 특히 주목할 점은, 비휘발성 메모리(140)에 복수의 채널(channel) 및 복수의 웨이(way)가 정의된다는 점이다. 도 1a에서, 예시적으로, 복수의 채널은 채널(CH1 내지 CH4)을 포함하고, 복수의 웨이는 웨이(WAY1 내지 WAY8)를 포함한다. 채널(CH1)과 웨이(WAY1)가 교차하는 위치에는 메모리 셀로 이루어진 다이(die)(D11)가 배치되고, 채널(CH2)과 웨이(WAY3)가 교차하는 위치에는 다이(D23)가 배치된다. 이에 따라 도 1a의 비휘발성 메모리(140)는 총 4 개의 채널과 총 8 개의 웨이가 정의되고, 이들 사이에 총 32 개의 다이가 배치된다. 여기서 32 개의 다이 중 31 개의 다이는 데이터가 저장되는 공간으로 지정되고, 나머지 1 개의 다이(예컨대 다이(D48))는 패리티 데이터를 저장하는 공간으로 지정될 수 있다. 물론 도 1a에 도시된 채널, 웨이, 다이의 개수는 오로지 예시적인 것이며, 구체적인 구현 목적에 따라 얼마든지 변경될 수 있다.
도 1b를 참조하면, 본 발명의 일 실시예에 따른 스토리지 시스템(1)은 RAID 방식을 지원하도록 구현될 수 있다.
즉, 프로세서(110)는 데이터가 RAID 방식으로 비휘발성 메모리(140)에 저장되도록 제어할 수 있다. 특히, 프로세서(110)는, RAID를 구현하기 위해, 멀티 스트림 데이터에 대한 패리티 데이터 또는 상기 패리티 데이터를 생성하기 위해 사용되는 중간 패리티 데이터를 생성할 수 있다. RAID 방식에 대한 기본적인 내용은 이미 널리 알려진 내용이므로, 본 명세서에서는 그 자세한 내용에 대한 설명을 생략하도록 한다.
한편, 컨트롤러(100)는 상기 RAID 방식을 지원하기 위한 동작을 수행하는 RAID 엔진(112)을 더 포함하도록 구현될 수도 있다. 이와 같은 RAID 엔진(112) 역시 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 하이브리드 형태로 구현될 수 있다. 예를 들어, RAID 엔진(112)은 특정 동작을 수행하는 전용 하드웨어 회로를 포함할 수 있다. 추가로 또는 대안적으로, RAID 엔진(112)은 특정 동작을 수행하는 프로그램 코드의 명령어 집합을 실행할 수 있는 하나 이상의 프로세서 코어들을 포함할 수 있다.
그러나 유의할 점은, RAID 기술은 본 발명의 패리티 데이터를 이용하는 데이터 저장 기법의 일 구현례에 해당할 뿐, 본 발명에 따른 스토리지 장치 및 스토리지 장치의 동작 방법은 RAID 기술에 한정되지 않는다는 점이다. 이하에서 설명하는 여러 실시예에 대한 내용은 예시적으로 RAID 기술에도 적용될 수 있음을 이해할 것이다.
도 2는 본 발명의 일 실시예에 따른 스토리지 장치를 설명하기 위한 블록도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 스토리지 장치(10)는 복수의 채널(CH1 내지 CH4)을 통해 멀티 스트림 데이터를 수신할 수 있다. 그리고 스토리지 장치(10)는 수신한 멀티 스트림 데이터를 비휘발성 메모리(140)에 저장할 수 있다.
도 2에서는, 예시적으로 5 가지의 데이터 스트림이 도시되어 있다. 그리고 각각의 데이터 스트림은 복수의 채널(CH1 내지 CH4)을 통해 스토리지 장치(10)에 수신된다.
구체적으로, 제1 데이터 스트림은 데이터 청크(B11 내지 B14)를 포함하고, 제2 데이터 스트림은 데이터 청크(B21 내지 B24)를 포함할 수 있다. 이와 마찬가지로, 제3 데이터 스트림 내지 제5 데이터 스트림은 각각 데이터 청크(B31 내지 B34), 데이터 청크(B41 내지 B44) 및 데이터 청크(B51 내지 B54)를 포함할 수 있다.
프로세서(110)는 스토리지 장치(10)의 입력으로부터 복수의 채널(CH1 내지 CH4)을 통해 비휘발성 메모리(140)로 전송되는 데이터 스트림들에 대해 스누핑(snooping)을 수행할 수 있다. 그리고 프로세서(110)는 각각의 데이터 스트림들에 대한 패리티 데이터를 생성할 수 있다. 또한, 프로세서(110)는 패리티 데이터를 생성하기 위해 사용되는 중간 패리티 데이터를 생성할 수 있다.
프로세서(110)로부터 생성된 패리티 데이터 또는 중간 패리티 데이터는 제1 메모리(120)에 저장될 수 있다. 그리고 제1 메모리(120)에 저장된 패리티 데이터 또는 중간 패리티 데이터의 개수가 미리 정해진 값을 초과하게 되면, 제1 메모리(120)에 빈 공간을 만들기 위해, 제1 메모리(120)와 제2 메모리(130) 사이에 데이터 스왑이 수행될 수 있다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 스토리지 장치의 비휘발성 메모리를 설명하기 위한 블록도들이다.
먼저 도 3을 참조하면, 본 발명의 일 실시예에 따른 스토리지 장치(10)의 비휘발성 메모리(140)에는 복수의 채널(CH1 내지 CH4)과 복수의 웨이(WAY1 내지 WAY8)가 정의되고, 이들 사이에 복수의 다이(D11 내지 D48)가 배치되어 있다.
본 도면에서, 웨이(WAY1)에 해당하는 복수의 다이(D11, D21, D31, D41)의 내부 구조가 도시되어 있는데, 이와 같은 내부 구조에 대한 내용은 다른 나머지 다이들에 대해 동일하게 적용될 수 있다.
다이(D11)에 대해 설명하면, 다이(D11)는 예컨대 2 개의 플레인(plane)을 가질 수 있고, 각각의 플레인은 복수의 블록(block)을 포함할 수 있다. 구체적으로 다이(D11)는 블록(A11 내지 A18)을 포함하는 제1 플레인과, 블록(A21 내지 A28)을 포함하는 제2 플레인을 가질 수 있다. 그리고 다이(D21 내지 D41) 역시 각각 블록(A11 내지 A18)을 포함하는 제1 플레인과, 블록(A21 내지 A28)을 포함하는 제2 플레인을 가질 수 있다.
도 2를 함께 참조하면, 제1 데이터 스트림의 데이터 청크(B11)는 다이(D11)의 블록(A11, A21)에 저장될 수 있다. 나아가 데이터 청크(B11)는 다이(D11 내지 D18) 중 적어도 하나의 다이의 블록(A11, A21)에 저장될 수 있다.
마찬가지로, 제1 데이터 스트림의 데이터 청크(B12)는 다이(D21)의 블록(A11, A21)에 저장될 수 있다. 나아가 데이터 청크(B12)는 다이(D21 내지 D28) 중 적어도 하나의 다이의 블록(A11, A21)에 저장될 수 있다. 제1 데이터 스트림의 데이터 청크(B13, B14) 역시 이와 유사한 방식으로 저장될 수 있다.
다음으로 도 4를 함께 참조하면, 제2 데이터 스트림의 데이터 청크(B21)는 다이(D11)의 블록(A12, A22)에 저장될 수 있다. 나아가 데이터 청크(B21)는 다이(D11 내지 D18) 중 적어도 하나의 다이의 블록(A12, A22)에 저장될 수 있다.
마찬가지로, 제2 데이터 스트림의 데이터 청크(B22)는 다이(D21)의 블록(A12, A22)에 저장될 수 있다. 나아가 데이터 청크(B22)는 다이(D21 내지 D28) 중 적어도 하나의 다이의 블록(A12, A22)에 저장될 수 있다. 제2 데이터 스트림의 데이터 청크(B23, B24) 역시 이와 유사한 방식으로 저장될 수 있다.
이와 같은 방식으로, 컨트롤러(100)는 제1 데이터 스트림 내지 제5 데이터 스트림을 포함하는 멀티 스트림 데이터를 비휘발성 메모리(140)에 라이트할 수 있다.
그런데 복수의 다이(D11 내지 D48) 중 적어도 하나의 다이(예컨대 다이(D48))는 이와 같은 방식으로 저장되는 멀티 스트림 데이터 각각에 대한 패리티 데이터를 저장하도록 지정될 수 있다. 패리티 데이터는 손상된 데이터를 복구하기 위해 사용될 수 있다.
다시 도 2를 참조하면, 프로세서(110)는 멀티 스트림 데이터 각각에 대한 패리티 데이터를 생성한다. 즉, 프로세서(110)는 제1 데이터 스트림에 대한 제1 패리티 데이터를 생성하고, 제2 데이터 스트림에 대한 제2 패리티 데이터를 생성하고, 제3 내지 제5 데이터 스트림 각각에 대한 제3 내지 제5 패리티 데이터를 생성한다.
구체적으로, 프로세서(110)는 제1 데이터 스트림에 대한 제1 패리티 데이터를 생성하기 위해, 먼저 데이터 청크(B14)를 제1 메모리(120)에 저장한다. 데이터 청크(B13)가 검출되면 프로세서(110)는 데이터 청크(B14)와 데이터 청크(B13)에 대해 소정의 논리 연산(예컨대 XOR)을 하여 제1 중간 패리티 데이터를 생성한 후, 이를 제1 메모리(120)에 저장한다. 다음으로 데이터 청크(B12)가 검출되면 프로세서(110)는 제1 중간 패리티 데이터와 데이터 청크(B12)에 대해 소정의 논리 연산을 하여 제2 중간 패리티 데이터를 생성하여 제1 메모리(120)에 저장하고, 데이터 청크(B11)가 검출되면 프로세서(110)는 제2 중간 패리티 데이터와 데이터 청크(B11)에 대해 소정의 논리 연산을 하여 최종 패리티 데이터를 생성한다. 최종 패리티 데이터는 제1 메모리(120)에 저장될 수도 있고, 비휘발성 메모리(140)의 다이, 예컨대 다이(D48)에 저장될 수 있다.
이와 같이, 하나의 데이터 스트림에 대한 패리티 데이터를 생성하기 위해 사용되는 복수의 중간 패리티 데이터는 제1 메모리(120)에 저장되었다가 다음 연산에 사용되는데, 제1 메모리(120)의 용량은 제한적일 수 있다. 도 1a과 관련하여 설명한 바와 같이, 제1 메모리(120)는 일반적으로, 스토리지 장치(10)의 버퍼 메모리의 역할을 하는 제2 메모리(130)보다 더 적은 용량을 가질 수 있다. 따라서 제한적인 용량을 갖는 제1 메모리(120)의 한계를 극복하기 위해, 제2 메모리(130)에 데이터 스왑을 수행하는 방안을 고려할 수 있으며, 그렇다면 제1 메모리(120)에 어느 정도의 용량을 허용할 것인지의 문제가 대두된다.
도 5은 본 발명의 일 실시예에 따른 스토리지 장치의 비휘발성 메모리를 설명하기 위한 블록도이다.
도 5를 참조하면, 인터리빙 영역(INTER1)은 비휘발성 메모리(140)의 프로그램 버퍼링(program buffering)의 수행 단위를 나타낸다. 예를 들어, 본 실시예에서 인터리빙 영역(INTER1)은 4 개의 채널과 1 개의 웨이를 포함하도록 설정된다.
먼저, 제1 메모리(120)에, 멀티 스트림 데이터에 대한 패리티 데이터 또는 중간 패리티 데이터를 저장하기 위한 복수의 슬롯(slot)을 정의할 수 있다. 이 경우 슬롯의 개수는 비휘발성 메모리(140)의 프로그램 버퍼링의 수행 단위의 개수에 따라 결정될 수 있다. 특히, 여기서 프로그램 버퍼링의 수행 단위의 개수는, 비휘발성 메모리(140)의 채널 및 웨이의 개수에 따라 결정될 수 있다.
즉, 본 실시예에서, 프로그램 버퍼링 수행 단위의 개수는 4 개의 채널과 1 개의 웨이에 연결된 다이(D11, D21, D31, D41)의 개수에 해당하는 4 가 될 수 있고, 이에 따라 제1 메모리(120)는 예컨대 (4 - 1 =) 3 개의 슬롯을 포함하도록 설정될 수 있다.
한편, 본 발명의 몇몇의 실시예에서, 제1 메모리(120)의 슬롯의 개수는, 비휘발성 메모리(140)의 프로그램 버퍼링의 수행 단위의 개수에 비례하도록 결정될 수 있다. 즉, 본 실시예에서, 반드시 3 이 아니라도, 프로그램 버퍼링의 수행 단위의 개수에 비례하는 임의의 개수로 결정될 수 있다.
한편, 본 발명의 몇몇의 실시예에서, 제1 메모리(120)의 슬롯의 개수는, 멀티 스트림 데이터의 개수보다 작도록 결정될 수 있다.
한편, 제1 메모리(120)에 슬롯의 개념을 설정하지 않고, 프로세서(110)의 동작 관점에서 설명할 수도 있다. 이 경우, 프로세서(110)는, 제1 메모리(120)에 저장된 패리티 데이터 또는 중간 패리티 데이터의 개수와, 비휘발성 메모리(140)의 프로그램 버퍼링의 수행 단위의 개수로부터 산출된 값을 비교하여, 데이터 스왑의 수행 여부를 결정할 수 있다.
이 경우, 본 실시예에서, 프로그램 버퍼링 수행 단위의 개수로부터 산출된 값은 4 이고, 제1 메모리(120)에 저장될 패리티 데이터 또는 중간 패리티 데이터의 개수가 4 미만인지, 4 이상인지 여부에 따라, 데이터 스왑의 수행 여부를 결정할 수 있다.
한편, 본 발명의 몇몇의 실시예에서, 산출된 값은, 비휘발성 메모리(140)의 프로그램 버퍼링의 수행 단위의 개수에 비례하도록 결정될 수 있다. 즉, 본 실시예에서, 반드시 4 가 아니라도, 프로그램 버퍼링의 수행 단위의 개수에 비례하는 임의의 개수로 결정될 수 있다.
한편, 본 발명의 몇몇의 실시예에서, 산출된 값은, 멀티 스트림 데이터의 개수보다 작도록 결정될 수 있다.
도 6 내지 도 8은, 도 5와 관련하여, 본 발명의 일 실시예에 따른 스토리지 장치의 동작을 설명하기 위한 블록도들이다.
먼저 도 6을 참조하면, 제1 메모리(120)에 빈 슬롯이 존재하는 경우, 패리티 데이터 또는 중간 패리티 데이터는 빈 슬롯에 저장될 수 있다. 도 5의 내용에 따라, 제1 메모리(120)의 슬롯은 3 개로 결정되었다고 가정하자.
구체적으로 시점(t1)에서, 데이터 청크(B14)가 제1 메모리(120)에 저장된다. 그리고 데이터 청크(B13, B12)의 검출에 따라 중간 패리티 데이터가 제1 메모리(120)에 저장되었다가, 데이터 청크(B11)의 검출에 따라 최종 패리티 데이터가 제1 메모리(120)에 "P1"으로 저장된다.
다음으로 시점(t2)에서, 데이터 청크(B24)가 제1 메모리(120)의 나머지 빈 슬롯들 중 하나에 저장된다. 그리고 데이터 청크(B23, B22)의 검출에 따라 중간 패리티 데이터가 제1 메모리(120)에 저장되었다가, 데이터 청크(B21)의 검출에 따라 최종 패리티 데이터가 제1 메모리(120)에 "P2"로 저장된다.
다음으로 시점(t3)에서, 데이터 청크(B34)가 제1 메모리(120)의 나머지 빈 슬롯에 저장된다. 그리고 데이터 청크(B33, B32)의 검출에 따라 중간 패리티 데이터가 제1 메모리(120)에 저장되었다가, 데이터 청크(B31)의 검출에 따라 최종 패리티 데이터가 제1 메모리(120)에 "P3"로 저장된다.
이어서 도 7을 참조하면, 제1 메모리(120)에 빈 슬롯이 존재하지 않는 경우, 제1 메모리(120)의 일 슬롯에 저장된 데이터는 제2 메모리(130)로 이전되고, 패리티 데이터 또는 중간 패리티 데이터는 상기 일 슬롯에 저장될 수 있다.
구체적으로 시점(t4)에서, 데이터 청크(B44)가 제1 메모리(120)에 저장되어야 하는데, 제1 메모리(120)에 빈 슬롯이 존재하지 않는다. 이 경우, 제1 메모리(120)의 일 슬롯에 저장된 데이터 "P1"이 제2 메모리(130)로 이전되고, 데이터 청크(B44)는 상기 일 슬롯에 저장될 수 있다. 그리고, 데이터 청크(B43, B42)의 검출에 따라 중간 패리티 데이터가 제1 메모리(120)에 저장되었다가, 데이터 청크(B41)의 검출에 따라 최종 패리티 데이터가 제1 메모리(120)에 "P4"로 저장된다.
특히, 본 실시예에서, 제1 메모리(120)에서 상기 일 슬롯은 LRU(Least Recently Used) 정책에 따라 선택될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
이어서 도 8을 참조하면, 시점(t5)에서, 데이터 청크(B54)가 제1 메모리(120)에 저장되어야 하는데, 제1 메모리(120)에 빈 슬롯이 존재하지 않는다. 이 경우, 제1 메모리(120)의 일 슬롯에 저장된 데이터 "P2"가 제2 메모리(130)로 이전되고, 데이터 청크(B54)는 상기 일 슬롯에 저장될 수 있다. 그리고, 데이터 청크(B53, B52)의 검출에 따라 중간 패리티 데이터가 제1 메모리(120)에 저장되었다가, 데이터 청크(B51)의 검출에 따라 최종 패리티 데이터가 제1 메모리(120)에 "P5"로 저장된다.
한편, 도 6 내지 도 8의 동작은 제2 메모리(130)에 저장된 패리티 데이터 또는 중간 패리티 데이터를 제1 메모리(120)에 로드(load)하는 경우에도 동일하게 적용될 수 있다.
구체적으로, 제1 메모리(120)에 빈 슬롯이 존재하는 경우, 제2 메모리(130)에 저장된 패리티 데이터 또는 중간 패리티 데이터는 상기 빈 슬롯에 로드될 수 있다.
이와 다르게, 제1 메모리(120)에 빈 슬롯이 존재하지 않는 경우, 제1 메모리(120)의 일 슬롯에 저장된 데이터는 제2 메모리(130)로 이전되고, 제2 메모리(130)에 저장된 패리티 데이터 또는 중간 패리티 데이터는 상기 일 슬롯에 로드될 수 있다.
특히, 제1 메모리(120)에서 상기 일 슬롯은 LRU 정책에 따라 선택될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
한편, 도 6 내지 도 8의 동작은 제1 메모리(120)에 슬롯의 개념을 설정하지 않고, 프로세서(110)의 동작 관점에서 설명할 수도 있다.
구체적으로, 제1 메모리(120)에 저장될 패리티 데이터 또는 중간 패리티 데이터의 개수가 산출된 값 미만인 경우, 패리티 데이터 또는 중간 패리티 데이터는 제1 메모리(120)에 저장될 수 있다.
한편, 제1 메모리(120)에 저장될 패리티 데이터 또는 중간 패리티 데이터의 개수가 산출된 값 이상인 경우, 제1 메모리(120)에 저장된 일 데이터는 제2 메모리(130)로 이전되고, 패리티 데이터 또는 중간 패리티 데이터는 제1 메모리(120)에 저장될 수 있다.
한편, 제1 메모리(120)에 저장될 패리티 데이터 또는 중간 패리티 데이터의 개수가 산출된 값 미만인 경우, 제2 메모리(130)에 저장된 패리티 데이터 또는 중간 패리티 데이터는 제1 메모리(120)에 로드될 수 있다.
상기 제1 메모리(120)에 저장될 패리티 데이터 또는 중간 패리티 데이터의 개수가 산출된 값 이상인 경우, 제1 메모리(120)에 저장된 일 데이터는 제2 메모리(130)로 이전되고, 제2 메모리(130)에 저장된 패리티 데이터 또는 중간 패리티 데이터는 제1 메모리(120)에 로드될 수 있다.
도 9는 본 발명의 일 실시예에 따른 스토리지 장치의 비휘발성 메모리를 설명하기 위한 블록도이다.
도 9를 참조하면, 인터리빙 영역(INTER2)은 비휘발성 메모리(140)의 프로그램 버퍼링의 다른 수행 단위를 나타낸다. 예를 들어, 본 실시예에서 인터리빙 영역(INTER2)은 4 개의 채널과 2 개의 웨이를 포함하도록 설정된다.
본 실시예에서, 프로그램 버퍼링 수행 단위의 개수는 4 개의 채널과 2 개의 웨이에 연결된 다이(D11, D12, D21, D22, D31, D32, D41, D42)의 개수에 해당하는 8 이 될 수 있고, 이에 따라 제1 메모리(120)는 예컨대 (8 - 1 =) 7 개의 슬롯을 포함하도록 설정될 수 있다.
한편, 본 발명의 몇몇의 실시예에서, 제1 메모리(120)의 슬롯의 개수는, 비휘발성 메모리(140)의 프로그램 버퍼링의 수행 단위의 개수에 비례하도록 결정될 수 있다. 즉, 본 실시예에서, 반드시 3 이 아니라도, 프로그램 버퍼링의 수행 단위의 개수에 비례하는 임의의 개수로 결정될 수 있다.
한편, 본 발명의 몇몇의 실시예에서, 제1 메모리(120)의 슬롯의 개수는, 멀티 스트림 데이터의 개수보다 작도록 결정될 수 있다.
도 10 내지 도 12는, 도 9와 관련하여, 본 발명의 일 실시예에 따른 스토리지 장치의 동작을 설명하기 위한 블록도들이다.
먼저 도 10을 참조하면, 제1 메모리(120)에 빈 슬롯이 존재하는 경우, 패리티 데이터 또는 중간 패리티 데이터는 빈 슬롯에 저장될 수 있다. 도 9의 내용에 따라, 제1 메모리(120)의 슬롯은 7 개로 결정되었다고 가정하자.
구체적으로 시점(t1)에서, 데이터 청크(B14)가 제1 메모리(120)에 저장된다. 그리고 데이터 청크(B13, B12)의 검출에 따라 중간 패리티 데이터가 제1 메모리(120)에 저장되었다가, 데이터 청크(B11)의 검출에 따라 최종 패리티 데이터가 제1 메모리(120)에 "P1"으로 저장된다.
이와 같은 방식으로, 빈 슬롯에 최종 패리티 데이터 "P2" 내지 "P7"이 저장된다.
이어서 도 11을 참조하면, 제1 메모리(120)에 빈 슬롯이 존재하지 않는 경우, 제1 메모리(120)의 일 슬롯에 저장된 데이터는 제2 메모리(130)로 이전되고, 패리티 데이터 또는 중간 패리티 데이터는 상기 일 슬롯에 저장될 수 있다.
구체적으로 시점(t8)에서, 데이터 청크(B84)가 제1 메모리(120)에 저장되어야 하는데, 제1 메모리(120)에 빈 슬롯이 존재하지 않는다. 이 경우, 제1 메모리(120)의 일 슬롯에 저장된 데이터 "P1"이 제2 메모리(130)로 이전되고, 데이터 청크(B84)는 상기 일 슬롯에 저장될 수 있다. 그리고, 데이터 청크(B83, B82)의 검출에 따라 중간 패리티 데이터가 제1 메모리(120)에 저장되었다가, 데이터 청크(B81)의 검출에 따라 최종 패리티 데이터가 제1 메모리(120)에 "P8"로 저장된다.
특히, 본 실시예에서, 제1 메모리(120)에서 상기 일 슬롯은 LRU 정책에 따라 선택될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
이어서 도 12를 참조하면, 시점(t9)에서, 데이터 청크(B94)가 제1 메모리(120)에 저장되어야 하는데, 제1 메모리(120)에 빈 슬롯이 존재하지 않는다. 이 경우, 제1 메모리(120)의 일 슬롯에 저장된 데이터 "P2"가 제2 메모리(130)로 이전되고, 데이터 청크(B94)는 상기 일 슬롯에 저장될 수 있다. 그리고, 데이터 청크(B93, B92)의 검출에 따라 중간 패리티 데이터가 제1 메모리(120)에 저장되었다가, 데이터 청크(B91)의 검출에 따라 최종 패리티 데이터가 제1 메모리(120)에 "P9"로 저장된다.
한편, 도 10 내지 도 12의 동작은 제2 메모리(130)에 저장된 패리티 데이터 또는 중간 패리티 데이터를 제1 메모리(120)에 로드하는 경우에도 동일하게 적용될 수 있다.
한편, 이제까지 설명한 도 5 및 도 9와 관련하여, 프로그램 버퍼링의 수행 단위의 개수가 변경된 경우, 제1 메모리(120)의 슬롯의 개수도 변경될 수 있다. 즉, 스토리지 장치(10)의 운영 정책이 변경되어 인터리빙 영역이 변경된 경우, 스토리지 장치(10)는 이를 반영하여 제1 메모리(120)에 지정한 복수의 슬롯의 개수를 증감할 수 있다.
도 13은 본 발명의 일 실시예에 따른 스토리지 장치를 설명하기 위한 블록도이다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 스토리지 장치(10)는 제1 메모리(120)와 제2 메모리(130) 사이의 데이터 스왑을 수행하기 위해 필요한 대역폭을 가변적으로 설정할 수 있다. 즉, 로드(load)/스토어(store) 스왑을 수행하는 경우 그 크기를 가변적으로 설정하여 제2 메모리(130), 즉 DRAM의 대역폭을 절약할 수 있다.
이제까지 설명한 본 발명의 다양한 실시예에 따르면, 패리티 데이터를 이용하는 데이터 저장 기법이 적용된 멀티 스트림 데이터를 지원하는 스토리지 장치에서 패리티 데이터를 처리하는 성능 및 효율을 높일 수 있는 유리한 효과가 발생한다.
한편, 이제까지 설명한 본 발명에 관한 스토리지 장치(10)의 동작 방법은, 멀티 스트림 데이터 중 제1 데이터 스트림을 수신하여, 제1 데이터 스트림에 대한 패리티 데이터 또는 패리티 데이터를 생성하기 위해 사용되는 중간 패리티 데이터를 생성하고, 복수의 슬롯을 포함하는 제1 메모리(120)에 빈 슬롯이 존재하는지 여부를 판단하고, 상기 제1 메모리(120)에 빈 슬롯이 존재하는 경우, 패리티 데이터 또는 중간 패리티 데이터를 빈 슬롯에 저장하고, 상기 제1 메모리(120)에 빈 슬롯이 존재하지 않는 경우, 제1 메모리(120)의 일 슬롯에 저장된 데이터를 제2 메모리(130)로 이전한 후, 패리티 데이터 또는 중간 패리티 데이터를 제1 메모리(120)의 일 슬롯에 저장하는 것을 포함하되, 상기 제1 메모리(120)의 슬롯의 개수는 비휘발성 메모리(140)의 프로그램 버퍼링의 수행 단위의 개수에 따라 결정할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 스토리지 시스템 10: 스토리지 장치
20: 호스트 100: 컨트롤러
110: 프로세서 112: RAID 엔진
120: 제1 메모리(SRAM) 130: 제2 메모리(DRAM)
140: 비휘발성 메모리

Claims (20)

  1. 멀티 스트림(multi-stream) 데이터를 비휘발성 메모리에 라이트(write)하는 컨트롤러;
    상기 멀티 스트림 데이터에 대한 패리티 데이터 또는 상기 패리티 데이터를 생성하기 위해 사용되는 중간 패리티 데이터를 생성하는 프로세서;
    상기 패리티 데이터 또는 상기 중간 패리티 데이터를 저장하는 제1 메모리; 및
    상기 제1 메모리와 데이터 스왑(swap)을 수행하는 제2 메모리를 포함하되,
    상기 제1 메모리는 복수의 슬롯(slot)을 포함하고, 상기 슬롯의 개수는 상기 비휘발성 메모리의 프로그램 버퍼링(program buffering)의 수행 단위의 개수에 따라 결정되는 스토리지 장치.
  2. 제1항에 있어서,
    상기 제1 메모리의 슬롯의 개수는, 상기 비휘발성 메모리의 상기 프로그램 버퍼링의 수행 단위의 개수에 비례하도록 결정되는 스토리지 장치.
  3. 제2항에 있어서,
    상기 프로그램 버퍼링의 수행 단위의 개수는, 상기 비휘발성 메모리의 채널(channel) 및 웨이(way)의 개수에 따라 결정되는 스토리지 장치.
  4. 제1항에 있어서,
    상기 제1 메모리의 슬롯의 개수는, 상기 멀티 스트림 데이터의 개수보다 작은 스토리지 장치.
  5. 제1항에 있어서,
    상기 제1 메모리에 빈 슬롯이 존재하는 경우, 상기 패리티 데이터 또는 상기 중간 패리티 데이터는 상기 빈 슬롯에 저장되는 스토리지 장치.
  6. 제1항에 있어서,
    상기 제1 메모리에 빈 슬롯이 존재하지 않는 경우, 상기 제1 메모리의 일 슬롯에 저장된 데이터는 상기 제2 메모리로 이전되고, 상기 패리티 데이터 또는 상기 중간 패리티 데이터는 상기 일 슬롯에 저장되는 스토리지 장치.
  7. 제1항에 있어서,
    상기 제1 메모리에 빈 슬롯이 존재하는 경우, 상기 제2 메모리에 저장된 상기 패리티 데이터 또는 상기 중간 패리티 데이터는 상기 빈 슬롯에 로드(load)되는 스토리지 장치.
  8. 제1항에 있어서,
    상기 제1 메모리에 빈 슬롯이 존재하지 않는 경우, 상기 제1 메모리의 일 슬롯에 저장된 데이터는 상기 제2 메모리로 이전되고, 상기 제2 메모리에 저장된 상기 패리티 데이터 또는 상기 중간 패리티 데이터는 상기 일 슬롯에 로드(load)되는 스토리지 장치.
  9. 멀티 스트림(multi-stream) 데이터를 비휘발성 메모리에 라이트(write)하는 컨트롤러;
    상기 멀티 스트림 데이터에 대한 패리티 데이터 또는 상기 패리티 데이터를 생성하기 위해 사용되는 중간 패리티 데이터를 생성하는 프로세서;
    상기 패리티 데이터 또는 상기 중간 패리티 데이터를 저장하는 제1 메모리; 및
    상기 제1 메모리와 데이터 스왑(swap)을 수행하는 제2 메모리를 포함하되,
    상기 프로세서는, 상기 제1 메모리에 저장된 상기 패리티 데이터 또는 상기 중간 패리티 데이터의 개수와, 상기 비휘발성 메모리의 프로그램 버퍼링(program buffering)의 수행 단위의 개수로부터 산출된 값을 비교하여, 상기 데이터 스왑의 수행 여부를 결정하는 스토리지 장치.
  10. 제9항에 있어서,
    상기 산출된 값은, 상기 비휘발성 메모리의 상기 프로그램 버퍼링의 수행 단위의 개수에 비례하도록 결정되는 스토리지 장치.
  11. 제10항에 있어서,
    상기 프로그램 버퍼링의 수행 단위의 개수는, 상기 비휘발성 메모리의 채널(channel) 및 웨이(way)의 개수에 따라 결정되는 스토리지 장치.
  12. 제9항에 있어서,
    상기 산출된 값은, 상기 멀티 스트림 데이터의 개수보다 작은 스토리지 장치.
  13. 제9항에 있어서,
    상기 제1 메모리에 저장될 상기 패리티 데이터 또는 상기 중간 패리티 데이터의 개수가 상기 산출된 값 미만인 경우, 상기 패리티 데이터 또는 상기 중간 패리티 데이터는 상기 제1 메모리에 저장되는 스토리지 장치.
  14. 제9항에 있어서,
    상기 제1 메모리에 저장될 상기 패리티 데이터 또는 상기 중간 패리티 데이터의 개수가 상기 산출된 값 이상인 경우, 상기 제1 메모리에 저장된 일 데이터는 상기 제2 메모리로 이전되고, 상기 패리티 데이터 또는 상기 중간 패리티 데이터는 상기 제1 메모리에 저장되는 스토리지 장치.
  15. 제9항에 있어서,
    상기 제1 메모리에 저장될 상기 패리티 데이터 또는 상기 중간 패리티 데이터의 개수가 상기 산출된 값 미만인 경우, 상기 제2 메모리에 저장된 상기 패리티 데이터 또는 상기 중간 패리티 데이터는 상기 제1 메모리에 로드(load)되는 스토리지 장치.
  16. 제9항에 있어서,
    상기 제1 메모리에 저장될 상기 패리티 데이터 또는 상기 중간 패리티 데이터의 개수가 상기 산출된 값 이상인 경우, 상기 제1 메모리에 저장된 일 데이터는 상기 제2 메모리로 이전되고, 상기 제2 메모리에 저장된 상기 패리티 데이터 또는 상기 중간 패리티 데이터는 상기 제1 메모리에 로드(load)되는 스토리지 장치.
  17. 멀티 스트림(multi-stream) 데이터 중 제1 데이터 스트림을 수신하여, 상기 제1 데이터 스트림에 대한 패리티 데이터 또는 상기 패리티 데이터를 생성하기 위해 사용되는 중간 패리티 데이터를 생성하고,
    복수의 슬롯(slot)을 포함하는 제1 메모리에 빈 슬롯이 존재하는지 여부를 판단하고,
    상기 제1 메모리에 빈 슬롯이 존재하는 경우, 상기 패리티 데이터 또는 상기 중간 패리티 데이터를 상기 빈 슬롯에 저장하고,
    상기 제1 메모리에 빈 슬롯이 존재하지 않는 경우, 상기 제1 메모리의 일 슬롯에 저장된 데이터를 제2 메모리로 이전한 후, 상기 패리티 데이터 또는 상기 중간 패리티 데이터를 상기 제1 메모리의 일 슬롯에 저장하는 것을 포함하되,
    상기 제1 메모리의 슬롯의 개수는 비휘발성 메모리의 프로그램 버퍼링(program buffering)의 수행 단위의 개수에 따라 결정되는 스토리지 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 제1 메모리의 슬롯의 개수는, 상기 비휘발성 메모리의 상기 프로그램 버퍼링의 수행 단위의 개수에 비례하도록 결정되는 스토리지 장치의 동작 방법.
  19. 제18항에 있어서,
    상기 프로그램 버퍼링의 수행 단위의 개수는, 상기 비휘발성 메모리의 채널(channel) 및 웨이(way)의 개수에 따라 결정되는 스토리지 장치의 동작 방법.
  20. 제17항에 있어서,
    상기 제1 메모리의 슬롯의 개수는, 상기 멀티 스트림 데이터의 개수보다 작은 스토리지 장치의 동작 방법.
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