KR20200086520A - 발광 소자 및 발광 소자 패키지 - Google Patents
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Abstract
실시예에 따른 발광 소자는 기판; 상기 기판 상에 제1도전형 반도체층; 상기 제1도전형 반도체층 상에 활성층; 상기 활성층 상에 제2도전형 반도체층; 노출된 상기 제1도전형 반도체층 상에 제1전극; 상기 제2도전형 반도체층 상에 투명전극층; 상기 제2도전형 반도체층 상에 서로 이격되어 배치되는 적어도 하나의 전류차단층; 및 상기 투명전극층 및 상기 전류 차단층을 관통하여 배치되는 제2전극을 포함하고, 상기 전류차단층은 이격되어 배치된 제1전류차단층 및 제2전류차단층을 포함하고, 상기 제2전류차단층은 상기 제1전류차단층보다 상기 제1전극에 더 인접하며, 상기 제1전류차단층의 너비는 상기 제2전류차단층의 너비보다 작을 수 있다.
Description
실시 예는 발광 소자 및 발광 소자 패키지에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
일반적으로 발광 소자는 n형 반도체층 및 p형 반도체층과 이들 사이에 배치된 활성층을 포함한다. 그리고, 상기 p형 반도체층과 상기 n형 반도체층 상에 각각 패드 전극이 배치되며, 상기 패드 전극에 외부 전원이 연결되어 상기 발광 소자가 구동될 수 있다.
상기 발광 소자에 외부 전원이 연결되면 상기 패드 전극을 통해 전류가 흐르나, 상기 패드 전극의 모서리에 전류가 집중되며 이러한 전류 집중 현상은 결국 발광 영역의 감소로 이어지게 되어 발광 효율을 저하시킬 수 있다. 또한, 패드 전극의 모서리에 전류 집중 현상이 지속적으로 유지되면 상기 패드 전극은 ESD(Electro-Static Discharge)에 의해 파괴되어 발광 소자의 신뢰성에 문제점이 생길 수 있다.
실시예는 전류 집중 현상을 방지하는 발광 소자를 제공할 수 있다.
실시예는 ESD 특성이 개선된 발광 소자를 제공할 수 있다.
실시예는 광 추출 효율이 개선된 발광 소자를 제공할 수 있다.
실시예에 따른 발광 소자는 기판; 상기 기판 상에 제1도전형 반도체층; 상기 제1도전형 반도체층 상에 활성층; 상기 활성층 상에 제2도전형 반도체층; 노출된 상기 제1도전형 반도체층 상에 제1전극; 상기 제2도전형 반도체층 상에 투명전극층; 상기 제2도전형 반도체층 상에 서로 이격되어 배치되는 적어도 하나의 전류차단층; 및 상기 투명전극층 및 상기 전류 차단층을 관통하여 배치되는 제2전극을 포함하고, 상기 전류차단층은 이격되어 배치된 제1전류차단층 및 제2전류차단층을 포함하고, 상기 제2전류차단층은 상기 제1전류차단층보다 상기 제1전극에 더 인접하며, 상기 제1전류차단층의 너비는 상기 제2전류차단층의 너비보다 작을 수 있다.
실시예에 따른 발광 소자는 패드 전극과 반도체층 간의 접촉면적을 줄여 패드 전극의 모서리 영역에 발생하는 전류 집중 현상을 방지할 수 있다.
도 1은 제1실시예에 따른 발광 소자의 평면도이다.
도 2는 제1실시예에 따른 발광 소자의 A-A'의 단면도이다
도 3은 제1실시예에 따른 패드 전극과 반도체층 간의 접촉면적을 나타낸 도면이다
도 4는 제2실시예에 따른 발광 소자의 A-A'의 단면도이다.
도 5는 제2실시예에 따른 패드 전극과 반도체층 간의 접촉면적을 나타낸 도면이다
도 6은 제3실시예에 따른 발광 소자의 A-A'의 단면도이다.
도 7는 제3실시예에 따른 패드 전극과 반도체층 간의 접촉면적을 나타낸 도면이다
도 8은 실시예에 따른 발광 소자 패키지의 단면도이다.
도 9는 실시예에 따른 조명 장치의 사시도이다.
도 2는 제1실시예에 따른 발광 소자의 A-A'의 단면도이다
도 3은 제1실시예에 따른 패드 전극과 반도체층 간의 접촉면적을 나타낸 도면이다
도 4는 제2실시예에 따른 발광 소자의 A-A'의 단면도이다.
도 5는 제2실시예에 따른 패드 전극과 반도체층 간의 접촉면적을 나타낸 도면이다
도 6은 제3실시예에 따른 발광 소자의 A-A'의 단면도이다.
도 7는 제3실시예에 따른 패드 전극과 반도체층 간의 접촉면적을 나타낸 도면이다
도 8은 실시예에 따른 발광 소자 패키지의 단면도이다.
도 9는 실시예에 따른 조명 장치의 사시도이다.
이하 실시 예를 첨부된 도면을 참조하여 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명하나 실시 예가 이에 한정되는 것은 아니다.
도 1 내지 도 3에 도시된 출원발명의 제1실시예에 따른 발광소자를 살펴보면, 상기 발광소자(10)는 기판(100), 언도프트 반도체층(200), 제1도전형 반도체층(300), 활성층(400), 제2도전형 반도체층(500), 투명전극층(600), 제1전극(700), 제2전극(800), 전류차단층(900), 제1전류차단층(901), 제1전류차단층(902) 중 어느 하나를 포함할 수 있다.
도 1 내지 도 3에 도시된 바와 같이, 기판(100)은 열전도성이 뛰어난 물질로 형성될 수 있다. 상기 기판(100)은 전도성 기판(100) 또는 절연성 기판(100)일수 있다. 예를 들어, 상기 기판(100)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, Ga203 중 적어도 하나를 사용할 수 있다. 상기 기판(100) 상에는 요철 구조가 형성될 수 있으며, 이에 대해 한정되는 것은 아니다.
상기 기판(100) 상에는 언도프트 반도체층(200)이 배치될 수 있다. 상기 언도프트 반도체층(200)은 제1도전형 도펀트 및 제2도전형 도펀트가 도핑되지 않은 Undoped GaN층으로 형성될 수 있다. 언도프트 반도체층(200)은 도전형 도펀트가 도핑되지 않아 제1도전형 반도체층(300) 또는 제2도전형 반도체층(500)에 비해 낮은 전기 전도성을 가질 수 있다.
상기 언도프트 반도체층(200) 상에 제1도전형 반도체층(300), 활성층(400), 제2도전형 반도체층(500)을 포함하는 발광 구조물이 배치될 수 있다.
상기 언도프트 반도체층(200) 상에 상기 제1도전형 반도체층(300)이 배치될 수 있다. 상기 제1도전형 반도체층(300)은 반도체 화합물, 예를 들면 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 상기 제1도전형 반도체층(300)은 단층 또는 다층으로 형성될 수 있다. 상기 제1도전형 반도체층(300)은 제1 도전형 도펀트가 도핑될 수 있다. 예를 들면, 상기 제1도전형 반도체층(300)이 n형 반도체층인 경우, n형 도펀트를 포함할 수 있다. 상기 n형 도펀트는 Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
상기 제1도전형 반도체층(300)은 InxAlyGa1-x-yP(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 제1도전형 반도체층(300)은 AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상으로 형성될 수 있다.
활성층(400)은 상기 제1도전형 반도체층(300) 상에 배치될 수 있다. 상기 제1도전형 반도체층(300) 및 상기 제2도전형 반도체층(500) 사이에 상기 활성층(400)이 배치될 수 있다.
상기 활성층(400)은 상기 제1도전형 반도체층(300)을 통해서 주입되는 전자(또는 정공)와 제2도전형 반도체층(500)을 통해서 주입되는 정공(또는 전자)이 서로 만날 수 있다. 상기 활성층(400)은 전자와 정공이 만나서 상기 활성층(400)의 형성물질에 따른 에너지 밴드(Energy Band)의 밴드 갭(Band Gap) 차이에 의해서 빛을 방출할 수 있다. 상기 활성층(400)은 자외선, 청색, 녹색 및 적색 중 적어도 하나의 파장을 발광할 수 있다.
상기 활성층(400)은 단일 양자 우물, 다중 양자 우물(MQW), 양자 선(quantum wire) 구조 또는 양자 점(quantum dot) 구조를 선택적으로 포함할 수 있다. 상기 활성층(400)는 화합물 반도체로 구성될 수 있다. 상기 활성층(400)는 예로서 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 구현될 수 있다.
상기 활성층(400)은 양자우물층과 양자장벽층을 포함할 수 있다. 상기 활성층(400)이 다중 양자 우물 구조로 구현된 경우, 양자우물층과 양자장벽층이 교대로 배치될 수 있다. 상기 양자우물층과 양자장벽층은 각각 InxAlyGa1-x-yP(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 배치될 수 있거나, GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs, InGaAs/AlGaAs 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 상기 양자우물층은 상기 양자장벽층보다 밴드갭이 낮은 물질로 형성될 수 있다.
제2도전형 반도체층(500)은 상기 활성층(400) 상에 이 배치될 수 있다. 상기 제2도전형 반도체층(500)은 반도체 화합물, 예를 들면, 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 상기 제2도전형 반도체층(500)은 단층 또는 다층으로 형성될 수 있다. 상기 제2도전형 반도체층(500)은 제2도전형 도펀트가 도핑될 수 있다. 상기 제2도전형 반도체층(500)이 p형 반도체층인 경우, 상기 제 2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
상기 제2도전형 반도체층(500)은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있으나 이에 한정되는 것은 아니다. 예를 들면, 상기 제2도전형 반도체층(500)은 AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상으로 형성될 수 있다.
상기 발광 구조물은 제1도전형 반도체층(300) 및 제2도전형 반도체층(500) 중 적어도 하나의 상면 또는 하면에 다른 반도체층이 더 배치될 수 있으며, 이에 대해 한정하지는 않는다. 상기 발광 구조물은 예를 들어, 복수의 반도체층의 적층 구조에 의해 n-p 접합, p-n 접합, n-p-n 접합, 및 p-n-p 접합 구조 중 적어도 하나를 포함할 수 있다.
제1전극(700)은 상기 제1도전형 반도체층(300) 상에 배치될 수 있다. 상기 제1전극(700)은 노출된 상기 제1도전형 반도체층(300) 상에 배치될 수 있다. 상기 제1전극(700)은 상기 제1도전형 반도체층(300)과 직접 접촉될 수 있다. 상기 제1전극(700)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금일 수 있다.
예를 들면, 상기 제1전극(700)은 상기 금속 또는 합금과 ITO(Indium-Tin-Oxide), IZO(Indium-Zinc-Oxide), IZTO(Indium-Zinc-Tin-Oxide), IAZO(Indium-Aluminum-Zinc-Oxide), IGZO(Indium-Gallium-Zinc-Oxide), IGTO(Indium-Gallium-Tin-Oxide), AZO(Aluminum-Zinc-Oxide), ATO(Antimony-Tin-Oxide) 등의 투명 전도성 물질의 단층 또는 다층일 수 있다.
투명전극층(600)은 상기 제2도전형 반도체층(500) 상에 배치될 수 있다. 상기 투명전극층(600)의 일부는 관통되어 상기 제2도전형 반도체층(500) 상의 일부가 노출될 수 있다. 상기 투명전극층(600)의 일부는 개구를 포함할 수 있다. 상기 투명전극층(600) 내에 전류차단층(900)의 일부가 배치될 수 있다.
상기 투명전극층(600)은 정공 주입을 효율적을 할 수 있도록 단일 금속 혹은 금속합금, 금속 산화물 등을 다중으로 적층하여 형성할 수 있다. 예를 들어, 상기 투명전극층(600)은 반도체와 전기적인 접촉이 우수한 물질로 형성될 수 있다. 예를 들어, 상기 투명전극층(600)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf (0=x) 중 적어도 하나를 포함하여 형성될 수 있으며, 이에 한정되지는 않는다.
상기 전류차단층(900)은 상기 제2도전형 반도체층(500) 상에 배치될 수 있다. 상기 전류차단층(900)의 일부는 상기 투명전극층(600) 내에 배치될 수 있다. 상기 전류차단층(900)의 일부는 상기 투명전극층(600)과 수직방향으로 중첩될 수 있다. 상기 전류차단층(900)의 일부는 상기 투명전극층(600)과 접촉할 수 있다. 상기 전류차단층(900)의 일부는 제2전극(800)과 수직방향으로 중첩될 수 있다.
상기 전류차단층(900)은 이격되어 배치된 제1전류차단층(901) 및 제1전류차단층(902)을 포함할 수 있다. 이격되어 배치된 상기 제1전류차단층(901)과 상기 제1전류차단층(902)의 너비는 서로 다를 수 있다. 상기 제1전류차단층(901)의 너비는 상기 제1전류차단층(902)의 너비보다 작을 수 있다. 상기 제1전류차단층(902)의 너비는 상기 제1전류차단층(901)의 너비보다 클 수 있다. 상기 제1전류차단층(901)이 상기 제2전극(800)과 수직방향으로 중첩된 영역의 너비는 상기 제2전류차단층이 상기 제2전극(800)과 수직방향으로 중첩된 영역의 너비보다 작을 수 있다.
상기 전류차단층(900)은 전기 절연성을 갖거나, 상기 발광 구조물과 쇼트키 접촉을 형성하는 재질을 이용하여 형성될 수 있다. 상기 전류차단층(900)은 산화물, 질화물 또는 금속으로 형성될 수 있다. 예를 들면, 상기 전류차단층(900)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O-3, TiO2 (0≤x, y) 중 적어도 하나를 포함할 수 있다.
제2전극(800)은 상기 제2도전형 반도체층(500) 상에 배치될 수 있다. 상기 제2전극(800)은 전류차단층(900) 및 상기 투명전극층(600) 상에 배치될 수 있다. 상기 제2전극(800)은 상기 투명전극층(600) 및 상기 전류차단층(900)을 관통하여 배치될 수 있다. 상기 제2전극(800)은 상기 투명전극층(600) 및 상기 전류차단층(900)을 관통하여 상기 제2도전형 반도체층(500)의 상면과 접촉할 수 있다.
상기 제2전극(800)은 상기 제2도전형 반도체층(500)의 상면 일부와 접촉할 수 있다. 상기 제2전극(800)이 상기 제1전류차단층(901)과 접촉한 영역의 면적은 상기 제2전극(800)이 상기 제1전류차단층(902)과 접촉한 영역의 면적보다 작을 수 있다.
상기 제2전극(800) 및 상기 제1전류차단층(901)의 상면이 접촉한 영역의 너비는 상기 제2전극(800) 및 상기 제1전류차단층(902)의 상면이 접촉한 영역의 너비보다 작을 수 있다.
상기 제2전극(800)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금일 수 있다. 상기 제2전극(800)은 상기 금속 또는 합금과 ITO(Indium-Tin-Oxide), IZO(Indium-Zinc-Oxide), IZTO(Indium-Zinc-Tin-Oxide), IAZO(Indium-Aluminum-Zinc-Oxide), IGZO(Indium-Gallium-Zinc-Oxide), IGTO(Indium-Gallium-Tin-Oxide), AZO(Aluminum-Zinc-Oxide), ATO(Antimony-Tin-Oxide) 등의 투명 전도성 물질의 단층 또는 다층일 수 있다.
상기 제1전류차단층(902)의 너비는 상기 제1전류차단층(901)의 너비보다 커 상기 제2전극(800)의 모서리 영역에서 상기 제2전극(800)과 상기 제2도전형 반도체층(500)이 접촉하는 영역이 줄어들 수 있다. 이에 따라, 상기 제2전극(800)의 모서리 영역에서 발생하는 전류 집중현상을 방지하여 상기 제2전극(800)이 파괴되는 것을 방지할 수 있다.
도 3의 빗금친 영역은 전극과 반도체층이 접촉한 영역을 나타낼 수 있다. 도 2에 도시된 바와 같이, 상기 제1전류차단층(902)의 너비가 상기 제1전류차단층(901)의 너비보다 클 수 있다. 이에 따라, 상기 제2전극(800)의 모서리 영역에서 제2도전형 반도체층(500)과의 접촉 영역이 줄어들어 상기 제2전극(800)의 모서리 영역에서의 전류 집중현상을 방지할 수 있다.
종래에는 발광소자의 전극에 전원을 인가하여 반도체층에 전류가 흐를 때 전극과 반도체층이 접촉하는 모서리 영역에서 전류 집중 현상이 일어나 전극이 파괴되는 현상이 발생하여 발광 소자의 신뢰성이 저하되는 문제점이 있었다. 그러나, 출원발명의 발광 소자에서는 전극과 반도체층의 접촉하는 영역을 조정하여 전류 집중 현상을 해소하여 발광 소자의 신뢰성이 저하되는 것을 방지할 수 있다
출원발명의 발광소자에서는 상기 전류차단층(900)이 상기 제2도전형 반도체층(500)과 상기 제2전극(800) 사이에 배치되어 상기 제2전극(800)의 모서리 영역에 전류가 집중되는 것을 방지할 수 있다. 그리고, 출원발명의 발광소자에서는 상기 제1전류차단층(902)의 너비가 상기 제1전류차단층(901)의 너비보다 클 수 있다. 이에 따라, 제2전극(800)의 모서리 영역이 제2도전형 반도체층(500)과 접촉하는 영역에서의 전류 집중현상을 방지할 수 있다.
상기 기술한 바와 같이 출원발명의 발광 소자에서는 상기 제2전극(800)의 모서리 영역에 전류 집중현상이 발생하는 것을 방지하여 ESD에 의해 상기 제2전극(800)이 파괴되는 것을 방지할 수 있다, 그러므로, 출원발명의 발광 소자에서는 상기 전류차단층(900)에 의해 신뢰성이 향상된 발광 소자를 제공할 수 있다.
다음으로, 도 4 및 도 5에 도시된 바와 같이 출원발명의 제2실시예에 따른 발광 소자는 기판(100), 언도프트 반도체층(200), 제1도전형 반도체층(300), 활성층(400), 제2도전형 반도체층(500), 투명전극층(600), 제1전극(700), 제2전극(800), 전류 차단층(910), 제1전류차단층(911), 제2전류차단층(912), 제3전류차단층(913) 중 어느 하나를 포함할 수 있다.
도 4 및 도 5의 제2실시예에 따른 발광 소자에서는 도 1에 도시된 제1실시예에 따른 발광 소자에서 기설명한 내용을 채택할 수 있고, 하기에서는 제2실시예의 주된 특징에 대해서 기술하기로 한다.
상기 전류차단층(910)은 상기 제2도전형 반도체층(500) 상에 배치된 제1전류차단층(910) 및 제2전류차단층(911)과 상기 제1도전형 반도체층(300) 상에 배치된 제3전류차단층(913)을 포함할 수 있다.
상기 제1전류차단층(911) 및 상기 제2전류차단층(912)의 너비는 동일할 수 있다. 상기 제1전류차단층(911) 및 상기 제2전류차단층(912)의 너비와 상기 제3전류차단층(913)의 너비는 상이할 수 있다. 상기 제3전류차단층(913)의 너비는 상기 제1전류차단층(911) 및 상기 제2전류차단층(912)의 너비보다 클 수 있다. 상기 제1전류차단층(911) 및 상기 제2전류차단층(912)의 너비는 상기 제3전류차단층(913)의 너비보다 작을 수 있다.
상기 제3전류차단층(913)은 상기 노출된 상기 제1도전형 반도체층(300) 상에 배치될 수 있다. 상기 제3전류차단층(913)은 상기 노출된 상기 제1도전형 반도체층(300)의 상면과 접촉할 수 있다. 상기 제3전류차단층(913)은 상기 제1전극(710)과 수평 방향으로 중첩될 수 있다. 상기 제3전류차단층(913)은 상기 제1전극(710)과 수직 방향으로 중첩될 수 있다. 상기 제3전류차단층(913)과 수직 방향으로 중첩된 상기 제1전극(710)의 상면은 상기 제1도전형 반도체층(300)에서 상기 제1전극(710) 방향으로 돌출될 수 있다.
도 5의 빗금친 영역은 전극과 반도체층이 접촉한 영역을 나타낼 수 있다. 도 4 및 도 5에 도시된 바와 같이, 출원발명의 발광 소자에서는 제1도전형 반도체층(300) 상에 제3전류차단층(900)이 배치되어 상기 제1전극(710)의 모서리 영역에서 상기 제1도전형 반도체층(300)과 접촉하는 영역이 줄어 들어 상기 제1전극(710)의 모서리 영역에서 전류 집중현상이 일어나는 것을 방지할 수 있다.
다음으로, 도 6 및 도 7에 도시된 바와 같이 출원발명의 제3실시예에 따른 발광 소자는 기판(100), 언도프트 반도체층(200), 제1도전형 반도체층(300), 활성층(400), 제2도전형 반도체층(500), 투명전극층(600), 제1전극(710), 제2전극(800), 전류 차단층(920), 제1전류차단층(921), 제2전류차단층(922), 제3전류차단층(913) 중 어느 하나를 포함할 수 있다.
도 6 및 도 7의 제3실시예에 따른 발광 소자에서는 도 1에 도시된 제1실시예에 따른 발광 소자에서 기설명한 내용을 채택할 수 있고, 하기에서는 제2실시예의 주된 특징에 대해서 기술하기로 한다.
상기 전류차단층(920)은 상기 제2도전형 반도체층(500) 상에 배치된 제1전류차단층(921) 및 제2전류차단층(922)과 상기 제1도전형 반도체층(300) 상에 배치된 제3전류차단층(923)을 포함할 수 있다.
상기 제2전류차단층(922)은 상기 제1전류차단층(921)보다 상기 제1전극(710)에 더 인접하여 배치될 수 있다. 상기 제1전류차단층(921)의 너비는 상기 제2전류차단층(922)의 너비보다 작을 수 있다. 상기 제2전류차단층(922)의 너비는 상기 제1전류차단층(921)의 너비보다 클 수 있다. 상기 제1전류차단층(921)의 너비는 상기 제2전류차단층(922) 및 상기 제3전류차단층(923)의 너비보다 작을 수 있다. 상기 제2전류차단층(922) 및 상기 제3전류차단층(923)의 너비는 상기 제1전류차단층(921)의 너비보다 클 수 있다. 상기 제3전류차단층(923)의 너비는 상기 제2전류차단층(922)의 너비와 동일할 수 있지만, 이에 한정하지는 않는다.
상기 제3전류차단층(923)은 상기 노출된 상기 제1도전형 반도체층(300) 상에 배치될 수 있다. 상기 제3전류차단층(923)은 상기 노출된 상기 제1도전형 반도체층(300)의 상면과 접촉할 수 있다. 상기 제3전류차단층(923)은 상기 제1전극(710)과 수직 방향으로 중첩될 수 있다. 상기 제3전류차단층(923)과 수직 방향으로 중첩된 상기 제1전극(710)의 상면은 상기 제1도전형 반도체층(300)에서 상기 제1전극(710) 방향으로 돌출될 수 있다.
도 7의 빗금친 영역은 전극과 반도체층이 접촉한 영역을 나타낼 수 있다. 도 6에 도시된 바와 같이, 출원발명의 발광 소자에서는 제1도전형 반도체층(300) 상에 제3전류차단층(923)이 배치되고 상기 제2도전형 반도체층(500) 상에 제2전류차단층(922)이 배치될 수 있다. 이에 따라 상기 제2전극(800)의 모서리 영역에서 상기 제2도전형 반도체층(500)과 접촉하는 영역이 줄어 들고, 상기 제1전극(710)의 모서리 영역에서 상기 제1도전형 반도체층(300)과 접촉하는 영역이 줄어 들어 상기 제1전극(710) 및 상기 제2전극(800)의 모서리 영역에서 전류 집중현상이 일어나는 것을 방지할 수 있다.
| 비교예1 | 실시예1 | 비교예2 | 비교예3 | 실시예2 | ||
| ESD Level (Contact Mode)Anode/Cathode 각 1회 |
±5.0kV | NG(6/10) | OK(0/30) | NG(7.10) | NG(7/10) | OK(0/20) |
| ±5.5kV | OK(0/30) | NG(5/10) | NG(8/10) | OK(0/20) | ||
| 실력치 | ±4.5kV | ±5.5kV | ±3.5kV | ±4.0kV | ±5.5kV | |
| (패드 전극과 반도체층이 접촉하는 영역간의 거리/발광칩 대각선 길이)% | chip | 44.3 | 35.3 | 40.5 | 44.3 | |
표 1에서는 실시예에 따른 발광 소자와 비교예에 따른 발광 소자의 ESD 레벨을 나타었으며, 표 2는 패드 전극과 반도체층이 접촉하는 영역간의 거리 대 발광 칩의 대각선 거리의 비를 나타낸 도면이다. 여기에서, 거리는 평면도에서의 최소 거리일 수 있으며, 단면도에서는 가상의 수직선을 제공하여 수평면에서 제공되는 최소 거리일 수 있다. 이하 거리는 모두 동일하게 적용될 수 있다.
도 1 내지 도 7에서 도시된 바와 같이, 출원발명의 발광 소자에서는 전극의 모서리 영역에서 반도체층의 접촉 영역을 적게 하여 전극의 파괴를 방지하고자 하였다. 이에 따라, 전극의 모서리 영역에서는 전극과 반도체층이 접촉 영역이 줄어듬에 따라 반도체층과 전극 영역이 접촉하는 영역간의 거리가 늘어날 수 있다.
표 1을 살펴보면, 비교예 1과 실시예1에 따른 발광 소자를 비교하여 볼 수 있으며, 여기에서 비교예 1에 따른 발광 소자는 칩의 사이즈가 320(um)X320(um)이며 실시예1에 따른 발광 소자는 비교예 1에 비하여 칩의 사이즈는 동일하며, 패드 전극과 반도체층이 접촉하는 영역간의 거리 대 칩의 대각선 거리의 비율을 44.3%로 변경한 것이다.
그리고, 표 1을 살펴보면, 비교예 2 및 비교예3과 실시예 2에 따른 발광 소자를 비교하여 볼 수 있으며, 여기에서 비교예 2에 따른 발광 소자는 칩의 사이즈가 300(um)x300(um)이고 패드 전극과 반도체층이 접촉하는 영역간의 거리 대 칩의 대각선 거리의 비가 35.3이고, 비교예 3에 따른 발광 소자는 칩의 사이즈가 320(um)x320(um)이고 패드 전극과 반도체층이 접촉하는 영역간의 거리 대 칩의 대각선 거리의 비가 40.5이며, 실시예 2에 따른 발광 소자는 칩의 사이즈가 320(um)x320(um)이고 패드 전극과 반도체층이 접촉하는 영역간의 거리 대 칩의 대각선 거리의 비율을 44.3%로 변경한 것이다.
비교예 2 및 비교예 3과 실시예 2에 따른 발광 소자를 비교하면, 칩의 사이즈가 작을수록 비교예 2와 같이 ESD 레벨이 3.5kV로 저하된 것을 알 수 있으며, 실시예 2와 같이 패드 전극과 반도체층이 접촉하는 영역간의 거리 대 칩의 대각선 거리의 비가 증가할수록 ESD 레벨이 개선된 것을 알 수 있다.
따라서, 표 1에 기재된 바와 같이, 비교예 1 내지 3과 실시예 1 및 실시예2를 비교하여 보면, 칩의 소자의 사이즈가 작고 패드 전극과 반도체층이 접촉하는 영역간의 거리가 작을수록 ESD 레벨이 저하된 것을 알 수 있으며, 패드 전극과 반도체층이 접촉하는 영역간의 거리가 증가할수록 ESD 레벨이 개선된 것을 알 수 있다.
그리고, 표 1에 기재된 바와 같이, 실시예1과 실시예2에 따른 발광소자와 같이 패드 전극과 반도체층이 접촉하는 영역간의 거리와 칩의 대각선 거리의 비를 44.3%으로 변경하였을 때 ESD 레벨이 5.5kV로 가장 개선될 수 있다.
또한, 출원발명의 발광 소자의 실시예와 같이 패드 전극과 반도체층이 접촉하는 영역간의 거리와 칩의 대각선 거리의 비가 42.0% 내지 51.0% 일 때 ESD 레벨이 개선될 수 있다. 이는 출원발명에 따른 발광소자에서 칩의 대각선 거리의 길이를 100이라고 한다면 패드 전극과 반도체층이 접촉하는 영역간의 거리가 42 내지 51일 때 출원발명의 발광 소자는 ESD 레벨이 개선될 수 있다.
다음으로, 도 8은 실시예에 따른 발광 소자를 포함하는 발광 소자 패키지를 나타낸 단면도이다.
도 8을 참조하여 설명하면, 발광 소자 패키지(1000)는 패키지 몸체(1100)와, 상기 패키지 몸체(1100) 상에 배치된 제1전극(1200) 및 제2전극(1300)과, 상기 패키지 몸체(1100) 상에 배치되어 상기 제1전극(1200) 및 제2전극(1300)과 전기적으로 연결되는 발광 소자(10)와, 상기 발광 소자(10)를 포위하는 몰딩부재(1400)가 포함될 수 있다.
상기 패키지 몸체(1100)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있다. 상기 패키지 몸체(1100)는 상기 발광 소자의 측면에 경사면이 형성될 수 있다.
상기 제1전극(1200) 및 제2전극(1300)은 서로 전기적으로 분리될 수 있다. 상기 제1전극(1200) 및 상기 제2전극(1300)은 상기 발광 소자(10)에 전원을 제공하는 역할을 할 수 있다. 상기 제1전극(1200) 및 제2전극(1300)은 상기 발광 소자(10)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수 있다. 상기 제1전극(1200) 및 상기 제2전극(1300)은 상기 발광 소자(10)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(10)는 상기 패키지 몸체(1100) 상에 배치될 수 있다. 상기 발광 소자(10)는 상기 제1전극(1200) 또는 제2전극(1300) 상에 배치될 수 있다.
상기 발광 소자(10)는 상기 제1전극(1200) 및/또는 제2전극(1300)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다. 본 발명에 따른 실시예에서는 상기 발광 소자(10)와 상기 제1전극(1200) 및 상기 제2전극(1300)은 각각 와이어를 통해 전기적으로 연결된 것이 예시되어 있으나 이에 한정되는 것은 아니다.
또한, 상기 몰딩부재(1400)는 상기 발광 소자(10)를 포위하여 상기 발광 소자(10)를 보호할 수 있다. 상기 몰딩부재(1400)에는 형광체가 포함될 수 있다. 상기 몰딩부재(1400)에 포함된 형광체는 상기 발광 소자(10)에서 방출된 광의 파장을 변화시킬 수 있다.
상술한 발광소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
다음으로, 도 9는 실시예에 따른 조명 장치의 분해 사시도이다.
도 9를 참조하여 설명하면, 실시예에 따른 조명 장치는 커버(2100), 광원 모듈(2200), 방열체(2400), 전원 제공부(2600), 내부 케이스(2700), 소켓(2800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(2300)와 홀더(2500) 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈(2200)은 실시 예에 따른 발광소자 또는 발광소자 패키지를 포함할 수 있다.
상기 광원 모듈(2200)은 광원부(2210), 연결 플레이트(2230), 커넥터(2250)를 포함할 수 있다. 상기 부재(2300)는 상기 방열체(2400)의 상면 위에 배치되고, 복수의 광원부(2210)들과 커넥터(2250)이 삽입되는 가이드홈(2310)들을 갖는다.
상기 홀더(2500)는 내부 케이스(2700)의 절연부(2710)의 수납홈(2719)를 막는다. 따라서, 상기 내부 케이스(2700)의 상기 절연부(2710)에 수납되는 상기 전원 제공부(2600)는 밀폐된다. 상기 홀더(2500)는 가이드 돌출부(2510)를 갖는다.
상기 전원 제공부(2600)는 돌출부(2610), 가이드부(2630), 베이스(2650), 연장부(2670)를 포함할 수 있다. 상기 내부 케이스(2700)는 내부에 상기 전원 제공부(2600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 상기 전원 제공부(2600)가 상기 내부 케이스(2700) 내부에 고정될 수 있도록 한다.
한편, 실시 예에 따른 발광소자 패키지는 광원 장치에 적용될 수 있다.
또한, 광원 장치는 산업 분야에 따라 표시 장치, 조명 장치, 헤드 램프 등을 포함할 수 있다.
광원 장치의 예로, 표시 장치는 바텀 커버와, 바텀 커버 위에 배치되는 반사판과, 광을 방출하며 발광 소자를 포함하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다. 또한, 표시 장치는 컬러 필터를 포함하지 않고, 적색(Red), 녹색(Gren), 청색(Blue) 광을 방출하는 발광 소자가 각각 배치되는 구조를 이룰 수도 있다.
광원 장치의 또 다른 예로, 헤드 램프는 기판(100) 상에 배치되는 발광소자 패키지를 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.
광원 장치의 다른 예인 조명 장치는 커버, 광원 모듈, 방열체, 전원 제공부, 내부 케이스, 소켓을 포함할 수 있다. 또한, 실시 예에 따른 광원 장치는 부재와 홀더 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈은 실시 예에 따른 발광소자 패키지를 포함할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 특허청구범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 기판 200: 언도프트 반도체층 300: 제1도전형 반도체층
400: 활성층 500: 제2도전형 반도체층 600: 투명전극층 700: 제1전극
800: 제2전극 900: 전류차단층
400: 활성층 500: 제2도전형 반도체층 600: 투명전극층 700: 제1전극
800: 제2전극 900: 전류차단층
Claims (8)
- 기판;
상기 기판 상에 제1도전형 반도체층;
상기 제1도전형 반도체층 상에 활성층;
상기 활성층 상에 제2도전형 반도체층;
노출된 상기 제1도전형 반도체층 상에 제1전극;
상기 제2도전형 반도체층 상에 투명전극층;
상기 제2도전형 반도체층 상에 서로 이격되어 배치되는 적어도 하나의 전류차단층; 및
상기 투명전극층 및 상기 전류 차단층을 관통하여 배치되는 제2전극을 포함하고,
상기 전류차단층은 이격되어 배치된 제1전류차단층 및 제2전류차단층을 포함하고,
상기 제2전류차단층은 상기 제1전류차단층보다 상기 제1전극에 더 인접하며,
상기 제1전류차단층의 너비는 상기 제2전류차단층의 너비보다 작은 발광 소자. - 제1항에 있어서,
상기 전류차단층은 노출된 상기 제1도전형 반도체층 상에 배치되는 제3전류차단층을 포함하고,
상기 제3전류차단층은 상기 제1전극과 수직 방향으로 중첩되는 발광 소자. - 제2항에 있어서,
상기 제3전류차단층과 수직 방향으로 중첩된 상기 제1전극의 상면은 상기 제1도전형 반도체층에서 상기 제1전극 방향으로 돌출된 발광 소자. - 제1항에 있어서,
상기 제2전류차단층과 상기 제2전극이 수직방향으로 중첩되는 영역의 너비는 상기 제1전류차단층과 상기 제2전극이 수직방향으로 중첩되는 영역의 너비보다 큰 발광 소자. - 제3항에 있어서,
상기 제3전류차단층과 상기 제1전극이 수직 방향으로 중첩된 영역의 너비 및 상기 제2전류차단층이 상기 제2전극과 수직 방향으로 중첩된 영역의 너비는 상기 제1전류차단층이 상기 제2전극과 수직방향으로 중첩된 영역의 너비보다 큰 발광 소자. - 제5항에 있어서,
상기 제3전류차단층 및 상기 제2전류차단층의 너비는 상기 제1전류차단층의 너비보다 큰 발광 소자. - 제1항 내지 제6항에 어느 하나의 항에 있어서,
상기 제1전극 및 상기 제1도전형 반도체층이 접촉하는 영역과 상기 제2전극 및 상기 제2도전형 반도체층이 접촉하는 영역간의 최단 거리 대 상기 제2도전형 반도체층의 대각선 길이의 비는 0.42 내지 0.51인 발광 소자. - 제7항의 발광소자가 구비된 발광 소자 패키지를 포함하는 조명장치.
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-
2019
- 2019-01-09 KR KR1020190002818A patent/KR20200086520A/ko not_active Application Discontinuation
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