KR20200084274A - 비디오 코덱을 위한 저복잡도 dst-7 변환 커널 생성 유도 방법 - Google Patents

Abstract

비디오 신호를 인코딩하거나 디코딩하는 비디오 신호 처리 방법 및 장치가 개시된다.

Description

비디오 코덱을 위한 저복잡도 DST-7 변환 커널 생성 유도 방법{METHOD AND APPARATUS FOR DERIVING AND GENERATING DST-7, DCT-8 TRANSFORM KERNEL FOR VIDEO SIGNAL}

본 발명은 비디오 신호의 처리 방법 및 장치에 관한 것으로, 보다 상세하게는 비디오 신호를 인코딩하거나 디코딩하는 비디오 신호 처리 방법 및 장치에 관한 것이다.

압축 부호화란 디지털화한 정보를 통신 회선을 통해 전송하거나, 저장 매체에 적합한 형태로 저장하기 위한 일련의 신호 처리 기술을 의미한다. 압축 부호화의 대상에는 음성, 영상, 문자 등의 대상이 존재하며, 특히 영상을 대상으로 압축 부호화를 수행하는 기술을 비디오 압축이라고 일컫는다. 비디오 신호에 대한 압축 부호화는 공간적인 상관관계, 시간적인 상관관계, 확률적인 상관관계 등을 고려하여 잉여 정보를 제거함으로써 이루어진다. 그러나 최근의 다양한 미디어 및 데이터 전송 매체의 발전으로 인해, 더욱 고효율의 비디오 신호 처리 방법 및 장치가 요구되고 있다.

본 발명은 비디오 신호의 코딩 효율을 높이기 위한 목적을 가지고 있다.

상기와 같은 과제를 해결하기 위해, 본 발명은 다양한 비디오 신호 처리 장치 및 비디오 신호 처리 방법을 제공한다.

본 발명의 실시예에 따르면 비디오 신호의 코딩 효율이 높아질 수 있다.

도 1은 본 발명의 실시예에 따른 비디오 신호 인코딩 장치의 개략적인 블록도이다.
도 2는 본 발명의 실시예에 따른 비디오 신호 디코딩 장치의 개략적인 블록도이다.
도 3은 픽쳐 내에서 코딩 트리 유닛이 코딩 유닛들로 분할되는 실시예를 도시한다.
도 4는 쿼드 트리 및 멀티-타입 트리의 분할을 시그널링하는 방법의 일 실시예를 도시한다.
도 5는 두 개의 행 요소만으로 N=4 DST-7를 구성하는 방법을 나타낸다.
도 6은 두 개의 행 요소만으로 N=8 DST-7를 구성하는 방법을 나타낸다.
도 7은 두 개의 행 요소와 순열 행렬 3개를 이용한 완전한 DST-7 커널 행렬을 나타낸다.
도 8은 4개의 행 요소만으로 N=16 DST-7을 구성하는 방법을 나타낸다.
도 9는 4 개의 행 요소와 순열 행렬 4개를 이용한 완전한 N=16 DST-7 커널 행렬을 나타낸다.
도 10은 N=32의 경우 DST-7의 0, 1, 2, 3, 5, 6 행요소와 순열행렬 G, H, I, J, K 행렬을 이용하여 완전한 DST-7을 구성하는 예시를 나타낸다.
도 11은 N=32인 경우, 순열행렬 G을 나타낸다.
도 12는 N=32인 경우, 순열행렬 H을 나타낸다.
도 13은 N=32인 경우, 순열행렬 I을 나타낸다.
도 14는 N=32인 경우, 순열행렬 J을 나타낸다.
도 15는 N=32의 경우, 열행렬 K을 나타낸다.
도 16은 DST-7의 0번째 행과 순열행렬 G를 이용한 DST-7의 행성분 유도 방법을 나타낸다.
도 17은 DST-7의 0번째 행과 순열행렬 G를 이용하여 생성한 DST-7의 일부 행원소들을 나타낸다.
도 18은 DST-7의 1번째 행과 순열행렬 G를 이용하여 생성한 DST-7의 일부 행원소들을 나타낸다.
도 19는 DST-7의 2번째 행과 순열행렬 G를 이용하여 생성한 DST-7의 일부 행원소들을 나타낸다.
도 20은 DST-7의 3번째 행과 순열행렬 G를 이용하여 생성한 DST-7의 일부 행원소들을 나타낸다.
도 21은 DST-7의 5번째 행과 순열행렬 G를 이용하여 생성한 DST-7의 일부 행원소들을 나타낸다.
도 22는 DST-7의 6번째 행과 순열행렬 G를 이용하여 생성한 DST-7의 일부 행원소들을 나타낸다.
도 23은 DST-7의 6개의 행과 G행렬만을 이용하여 최종적으로 얻어진 DST-7행렬을 나타낸다.

본 명세서에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도, 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한 특정 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 그 의미를 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는, 단순한 용어의 명칭이 아닌 그 용어가 가진 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 함을 밝혀두고자 한다.

본 명세서에서 일부 용어들은 다음과 같이 해석될 수 있다. 코딩은 경우에 따라 인코딩 또는 디코딩으로 해석될 수 있다. 본 명세서에서 비디오 신호의 인코딩(부호화)을 수행하여 비디오 신호 비트스트림을 생성하는 장치는 인코딩 장치 혹은 인코더로 지칭되며, 비디오 신호 비트스트림의 디코딩(복호화)을 수행하여 비디오 신호를 복원하는 장치는 디코딩 장치 혹은 디코더로 지칭된다. 또한, 본 명세서에서 비디오 신호 처리 장치는 인코더 및 디코더를 모두 포함하는 개념의 용어로 사용된다. 정보(information)는 값(values), 파라미터(parameter), 계수(coefficients), 성분(elements) 등을 모두 포함하는 용어로서, 경우에 따라 의미는 달리 해석될 수 있으므로 본 발명은 이에 한정되지 아니한다. '유닛'은 영상 처리의 기본 단위 또는 픽쳐의 특정 위치를 지칭하는 의미로 사용되며, 루마(luma) 성분과 크로마(chroma) 성분을 모두 포함하는 이미지 영역을 가리킨다. 또한, '블록'은 루마 성분 및 크로마 성분들(즉, Cb 및 Cr) 중 특정 성분을 포함하는 이미지 영역을 가리킨다. 다만, 실시예에 따라서 '유닛', '블록', '파티션' 및 '영역' 등의 용어는 서로 혼용하여 사용될 수 있다. 또한, 본 명세서에서 유닛은 코딩 유닛, 예측 유닛, 변환 유닛을 모두 포함하는 개념으로 사용될 수 있다. 픽쳐는 필드 혹은 프레임을 가리키며, 실시예에 따라 상기 용어들은 서로 혼용하여 사용될 수 있다.

도 1은 본 발명의 일 실시예에 따른 비디오 신호 인코딩 장치의 개략적인 블록도이다. 도 1을 참조하면, 본 발명의 인코딩 장치(100)는 변환부(110), 양자화부(115), 역양자화부(120), 역변환부(125), 필터링부(130), 예측부(150) 및 엔트로피 코딩부(160)를 포함한다.

변환부(110)는 입력 받은 비디오 신호와 예측부(150)에서 생성된 예측 신호의 차이인 레지듀얼 신호를 변환하여 변환 계수 값을 획득한다. 예를 들어, 이산 코사인 변환(Discrete Cosine Transform, DCT), 이산 사인 변환(Discrete Sine Transform, DST) 또는 웨이블릿 변환(Wavelet Transform) 등이 사용될 수 있다. 이산 코사인 변환 및 이산 사인 변환은 입력된 픽쳐 신호를 블록 형태로 나누어 변환을 수행하게 된다. 변환에 있어서 변환 영역 내의 값들의 분포와 특성에 따라서 코딩 효율이 달라질 수 있다. 양자화부(115)는 변환부(110)에서 출력된 변환 계수 값을 양자화한다.

코딩 효율을 높이기 위하여 픽쳐 신호를 그대로 코딩하는 것이 아니라, 예측부(150)를 통해 이미 코딩된 영역을 이용하여 픽쳐를 예측하고, 예측된 픽쳐에 원본 픽쳐와 예측 픽쳐 간의 레지듀얼 값을 더하여 복원 픽쳐를 획득하는 방법이 사용된다. 인코더와 디코더에서 미스매치가 발생되지 않도록 하기 위해, 인코더에서 예측을 수행할 때에는 디코더에서도 사용 가능한 정보를 사용해야 한다. 이를 위해, 인코더에서는 부호화한 현재 블록을 다시 복원하는 과정을 수행한다. 역양자화부(120)에서는 변환 계수 값을 역양자화하고, 역변환부(125)에서는 역양자화된 변환 계수값을 이용하여 레지듀얼 값을 복원한다. 한편, 필터링부(130)는 복원된 픽쳐의 품질 개선 및 부호화 효율 향상을 위한 필터링 연산을 수행한다. 예를 들어, 디블록킹 필터, 샘플 적응적 오프셋(Sample Adaptive Offset, SAO) 및 적응적 루프 필터 등이 포함될 수 있다. 필터링을 거친 픽쳐는 출력되거나 참조 픽쳐로 이용하기 위하여 복호 픽쳐 버퍼(Decoded Picture Buffer, DPB, 156)에 저장된다.

예측부(150)는 인트라 예측부(152)와 인터 예측부(154)를 포함한다. 인트라 예측부(152)는 현재 픽쳐 내에서 인트라(intra) 예측을 수행하며, 인터 예측부(154)는 복호 픽쳐 버퍼(156)에 저장된 참조 픽쳐를 이용하여 현재 픽쳐를 예측하는 인터(inter) 예측을 수행한다. 인트라 예측부(152)는 현재 픽쳐 내의 복원된 샘플들로부터 인트라 예측을 수행하여, 인트라 부호화 정보를 엔트로피 코딩부(160)에 전달한다. 인트라 부호화 정보는 인트라 예측 모드, MPM(Most Probable Mode) 플래그, MPM 인덱스 중 적어도 하나를 포함할 수 있다. 인터 예측부(154)는 모션 추정부(154a) 및 모션 보상부(154b)를 포함하여 구성될 수 있다. 모션 추정부(154a)는 복원된 참조 픽쳐의 특정 영역을 참조하여 현재 영역의 모션 벡터값을 획득한다. 모션 추정부(154a)는 참조 영역에 대한 모션 정보(참조 픽쳐 인덱스, 모션 벡터 정보 등)를 엔트로피 코딩부(160)로 전달한다. 모션 보상부(154b)는 모션 추정부(154a)에서 전달된 모션 벡터값을 이용하여 모션 보상을 수행한다. 인터 예측부(154)는 참조 영역에 대한 모션 정보를 포함하는 인터 부호화 정보를 엔트로피 코딩부(160)에 전달한다.

위와 같은 픽쳐 예측이 수행될 경우, 변환부(110)는 원본 픽쳐와 예측 픽쳐 간의 레지듀얼 값을 변환하여 변환 계수 값을 획득한다. 이때, 변환은 픽쳐 내에서 특정 블록 단위로 수행될 수 있으며, 특정 블록의 크기는 기 설정된 범위 내에서 가변할 수 있다. 양자화부(115)는 변환부(110)에서 생성된 변환 계수 값을 양자화하여 엔트로피 코딩부(160)로 전달한다.

엔트로피 코딩부(160)는 양자화된 변환 계수, 인트라 부호화 정보, 및 인터 부호화 정보 등을 엔트로피 코딩하여 비디오 신호 비트스트림을 생성한다. 엔트로피 코딩부(160)에서는 가변 길이 코딩(Variable Length Coding, VLC) 방식과 산술 코딩(arithmetic coding) 방식 등이 사용될 수 있다. 가변 길이 코딩(VLC) 방식은 입력되는 심볼들을 연속적인 코드워드로 변환하는데, 코드워드의 길이는 가변적일 수 있다. 예를 들어, 자주 발생하는 심볼들을 짧은 코드워드로, 자주 발생하지 않은 심볼들은 긴 코드워드로 표현하는 것이다. 가변 길이 코딩 방식으로서 컨텍스트 기반 적응형 가변 길이 코딩(Context-based Adaptive Variable Length Coding, CAVLC) 방식이 사용될 수 있다. 산술 코딩은 연속적인 데이터 심볼들을 하나의 소수로 변환하는데, 산술 코딩은 각 심볼을 표현하기 위하여 필요한 최적의 소수 비트를 얻을 수 있다. 산술 코딩으로서 컨텍스트 기반 적응형 산술 부호화(Context-based Adaptive Binary Arithmetic Code, CABAC)가 이용될 수 있다.

상기 생성된 비트스트림은 NAL(Network Abstraction Layer) 유닛을 기본 단위로 캡슐화 된다. NAL 유닛은 부호화된 정수 개의 코딩 트리 유닛(coding tree unit)을 포함한다. 비디오 디코더에서 비트스트림을 복호화하기 위해서는 먼저 비트스트림을 NAL 유닛 단위로 분리한 후, 분리 된 각각의 NAL 유닛을 복호화해야 한다. 한편, 비디오 신호 비트스트림의 복호화를 위해 필요한 정보들은 픽쳐 파라미터 세트(Picture Parameter Set, PPS), 시퀀스 파라미터 세트(Sequence Parameter Set, SPS), 비디오 파라미터 세트(Video Parameter Set, VPS) 등과 같은 상위 레벨 세트의 RBSP(Raw Byte Sequence Payload)를 통해 전송될 수 있다.

한편, 도 1의 블록도는 본 발명의 일 실시예에 따른 인코딩 장치(100)를 나타낸 것으로서, 분리하여 표시된 블록들은 인코딩 장치(100)의 엘리먼트들을 논리적으로 구별하여 도시한 것이다. 따라서 전술한 인코딩 장치(100)의 엘리먼트들은 디바이스의 설계에 따라 하나의 칩으로 또는 복수의 칩으로 장착될 수 있다. 일 실시예에 따르면, 전술한 인코딩 장치(100)의 각 엘리먼트의 동작은 프로세서(미도시)에 의해 수행될 수 있다.

도 2는 본 발명의 일 실시예에 따른 비디오 신호 디코딩 장치(200)의 개략적인 블록도이다. 도 2를 참조하면 본 발명의 디코딩 장치(200)는 엔트로피 디코딩부(210), 역양자화부(220), 역변환부(225), 필터링부(230) 및 예측부(250)를 포함한다.

엔트로피 디코딩부(210)는 비디오 신호 비트스트림을 엔트로피 디코딩하여, 각 영역에 대한 변환 계수, 인트라 부호화 정보, 인터 부호화 정보 등을 추출한다. 역양자화부(220)는 엔트로피 디코딩된 변환 계수를 역양자화하고, 역변환부(225)는 역양자화된 변환 계수를 이용하여 레지듀얼 값을 복원한다. 비디오 신호 처리 장치(200)는 역변환부(225)에서 획득된 레지듀얼 값을 예측부(250)에서 획득된 예측값과 합산하여 원래의 화소값을 복원한다.

한편, 필터링부(230)는 픽쳐에 대한 필터링을 수행하여 화질을 향상시킨다. 여기에는 블록 왜곡 현상을 감소시키기 위한 디블록킹 필터 및/또는 픽쳐 전체의 왜곡 제거를 위한 적응적 루프 필터 등이 포함될 수 있다. 필터링을 거친 픽쳐는 출력되거나 다음 픽쳐에 대한 참조 픽쳐로 이용하기 위하여 복호 픽쳐 버퍼(DPB, 256)에 저장된다.

예측부(250)는 인트라 예측부(252) 및 인터 예측부(254)를 포함한다. 예측부(250)는 전술한 엔트로피 디코딩부(210)를 통해 복호화된 부호화 타입, 각 영역에 대한 변환 계수, 인트라/인터 부호화 정보 등을 활용하여 예측 픽쳐를 생성한다. 복호화가 수행되는 현재 블록을 복원하기 위해서, 현재 블록이 포함된 현재 픽쳐 또는 다른 픽쳐들의 복호화된 영역이 이용될 수 있다. 복원에 현재 픽쳐만을 이용하는, 즉 인트라 예측만을 수행하는 픽쳐(또는, 타일/슬라이스)를 인트라 픽쳐 또는 I 픽쳐(또는, 타일/슬라이스), 인트라 예측과 인터 예측을 모두 수행할 수 있는 픽쳐(또는, 타일/슬라이스)를 인터 픽쳐(또는, 타일/슬라이스)라고 한다. 인터 픽쳐(또는, 타일/슬라이스) 중 각 블록의 샘플값들을 예측하기 위하여 최대 하나의 모션 벡터 및 참조 픽쳐 인덱스를 이용하는 픽쳐(또는, 타일/슬라이스)를 예측 픽쳐(predictive picture) 또는 P 픽쳐(또는, 타일/슬라이스)라고 하며, 최대 두 개의 모션 벡터 및 참조 픽쳐 인덱스를 이용하는 픽쳐(또는, 타일/슬라이스)를 쌍예측 픽쳐(Bi-predictive picture) 또는 B 픽쳐(또는, 타일/슬라이스) 라고 한다. 다시 말해서, P 픽쳐(또는, 타일/슬라이스)는 각 블록을 예측하기 위해 최대 하나의 모션 정보 세트를 이용하고, B 픽쳐(또는, 타일/슬라이스)는 각 블록을 예측하기 위해 최대 두 개의 모션 정보 세트를 이용한다. 여기서, 모션 정보 세트는 하나 이상의 모션 벡터와 하나의 참조 픽쳐 인덱스를 포함한다.

인트라 예측부(252)는 인트라 부호화 정보 및 현재 픽쳐 내의 복원된 샘플들을 이용하여 예측 블록을 생성한다. 전술한 바와 같이, 인트라 부호화 정보는 인트라 예측 모드, MPM(Most Probable Mode) 플래그, MPM 인덱스 중 적어도 하나를 포함할 수 있다. 인트라 예측부(252)는 현재 블록의 좌측 및/또는 상측에 위치한 복원된 픽셀들을 참조 픽셀들로 이용하여 현재 블록의 픽셀값들을 예측한다. 일 실시예에 따르면, 참조 픽셀들은 현재 블록의 좌측 경계에 인접한 픽셀들 및/또는 상측 경계에 인접한 픽셀들일 수 있다. 다른 실시예에 따르면, 참조 픽셀들은 현재 블록의 주변 블록의 픽셀들 중 현재 블록의 좌측 경계로부터 기 설정된 거리 이내에 인접한 픽셀들 및/또는 현재 블록의 상측 경계로부터 기 설정된 거리 이내에 인접한 픽셀들일 수 있다. 이때, 현재 블록의 주변 블록은 현재 블록에 인접한 좌측(L) 블록, 상측(A) 블록, 하좌측(Below Left, BL) 블록, 상우측(Above Right, AR) 블록 또는 상좌측(Above Left, AL) 블록 중 적어도 하나를 포함할 수 있다.

인터 예측부(254)는 복호 픽쳐 버퍼(256)에 저장된 참조 픽쳐 및 인터 부호화 정보를 이용하여 예측 블록을 생성한다. 인터 부호화 정보는 참조 블록에 대한 현재 블록의 모션 정보(참조 픽쳐 인덱스, 모션 벡터 정보 등)을 포함할 수 있다. 인터 예측에는 L0 예측, L1 예측 및 쌍예측(Bi-prediction)이 있을 수 있다. L0 예측은 L0 픽쳐 리스트에 포함된 1개의 참조 픽쳐를 이용한 예측이고, L1 예측은 L1 픽쳐 리스트에 포함된 1개의 참조 픽쳐를 이용한 예측을 의미한다. 이를 위해서는 1세트의 모션 정보(예를 들어, 모션 벡터 및 참조 픽쳐 인덱스)가 필요할 수 있다. 쌍예측 방식에서는 최대 2개의 참조 영역을 이용할 수 있는데, 이 2개의 참조 영역은 동일한 참조 픽쳐에 존재할 수도 있고, 서로 다른 픽쳐에 각각 존재할 수도 있다. 즉, 쌍예측 방식에서는 최대 2세트의 모션 정보(예를 들어, 모션 벡터 및 참조 픽쳐 인덱스)가 이용될 수 있는데, 2개의 모션 벡터가 동일한 참조 픽쳐 인덱스에 대응될 수도 있고 서로 다른 참조 픽쳐 인덱스에 대응될 수도 있다. 이때, 참조 픽쳐들은 시간적으로 현재 픽쳐 이전이나 이후 모두에 표시(또는 출력)될 수 있다.

인터 예측부(254)는 모션 벡터 및 참조 픽쳐 인덱스를 이용하여 현재 블록의 참조 블록을 획득할 수 있다. 상기 참조 블록은 참조 픽쳐 인덱스에 대응하는 참조 픽쳐 내에 존재한다. 또한, 모션 벡터에 의해서 특정된 블록의 픽셀값 또는 이의 보간(interpolation)된 값이 현재 블록의 예측값(predictor)으로 이용될 수 있다. 서브펠(sub-pel) 단위의 픽셀 정확도를 갖는 모션 예측을 위하여 이를 테면, 루마 신호에 대하여 8-탭 보간 필터가, 크로마 신호에 대하여 4-탭 보간 필터가 사용될 수 있다. 다만, 서브펠 단위의 모션 예측을 위한 보간 필터는 이에 한정되지 않는다. 이와 같이 인터 예측부(254)는 이전에 복원된 픽쳐로부터 현재 유닛의 텍스쳐를 모션 정보를 이용하여 예측하는 모션 보상(motion compensation)을 수행한다.

상기 인트라 예측부(252) 또는 인터 예측부(254)로부터 출력된 예측값, 및 역변환부(225)로부터 출력된 레지듀얼 값이 더해져서 복원된 비디오 픽쳐가 생성된다. 즉, 비디오 신호 디코딩 장치(200)는 예측부(250)에서 생성된 예측 블록과 역변환부(225)로부터 획득된 레지듀얼을 이용하여 현재 블록을 복원한다.

한편, 도 2의 블록도는 본 발명의 일 실시예에 따른 디코딩 장치(200)를 나타낸 것으로서, 분리하여 표시된 블록들은 디코딩 장치(200)의 엘리먼트들을 논리적으로 구별하여 도시한 것이다. 따라서 전술한 디코딩 장치(200)의 엘리먼트들은 디바이스의 설계에 따라 하나의 칩으로 또는 복수의 칩으로 장착될 수 있다. 일 실시예에 따르면, 전술한 디코딩 장치(200)의 각 엘리먼트의 동작은 프로세서(미도시)에 의해 수행될 수 있다.

도 3은 픽쳐 내에서 코딩 트리 유닛(Coding Tree Unit, CTU)이 코딩 유닛들(Coding Units, CUs)로 분할되는 실시예를 도시한다. 비디오 신호의 코딩 과정에서, 픽쳐는 코딩 트리 유닛(CTU)들의 시퀀스로 분할될 수 있다. 코딩 트리 유닛은 루마(luma) 샘플들의 NXN 블록과, 이에 대응하는 크로마(chroma) 샘플들의 2개의 블록들로 구성된다. 코딩 트리 유닛은 복수의 코딩 유닛들로 분할될 수 있다. 코딩 유닛은 상기에서 설명한 비디오 신호의 처리 과정, 즉 인트라/인터 예측, 변환, 양자화 및/또는 엔트로피 코딩 등의 과정에서 픽쳐를 처리하기 위한 기본 단위를 가리킨다. 하나의 픽쳐 내에서 코딩 유닛의 크기 및 모양은 일정하지 않을 수 있다. 코딩 유닛은 정사각형 혹은 직사각형의 모양을 가질 수 있다. 직사각형 코딩 유닛(혹은, 직사각형 블록)은 수직 코딩 유닛(혹은, 수직 블록)과 수평 코딩 유닛(혹은, 수평 블록)을 포함한다. 본 명세서에서, 수직 블록은 높이가 너비보다 큰 블록이며, 수평 블록은 너비가 높이보다 큰 블록이다. 또한, 본 명세서에서 정사각형이 아닌(non-square) 블록은 직사각형 블록을 가리킬 수 있지만, 본 발명은 이에 한정되지 않는다.

도 3을 참조하면, 코딩 트리 유닛은 먼저 쿼드 트리(Quad Tree, QT) 구조로 분할된다. 즉, 쿼드 트리 구조에서 2NX2N 크기를 가지는 하나의 노드는 NXN 크기를 가지는 네 개의 노드들로 분할될 수 있다. 본 명세서에서 쿼드 트리는 4진(quaternary) 트리로도 지칭될 수 있다. 쿼드 트리 분할은 재귀적으로 수행될 수 있으며, 모든 노드들이 동일한 깊이로 분할될 필요는 없다.

한편, 전술한 쿼드 트리의 리프 노드(leaf node)는 멀티-타입 트리(Multi-Type Tree, MTT) 구조로 더욱 분할될 수 있다. 본 발명의 실시예에 따르면, 멀티 타입 트리 구조에서는 하나의 노드가 수평 혹은 수직 분할의 2진(binary, 바이너리) 혹은 3진(ternary, 터너리) 트리 구조로 분할될 수 있다. 즉, 멀티-타입 트리 구조에는 수직 바이너리 분할, 수평 바이너리 분할, 수직 터너리 분할 및 수평 터너리 분할의 4가지 분할 구조가 존재한다. 본 발명의 실시예에 따르면, 상기 각 트리 구조에서 노드의 너비 및 높이는 모두 2의 거듭제곱 값을 가질 수 있다. 예를 들어, 바이너리 트리(Binary Tree, BT) 구조에서, 2NX2N 크기의 노드는 수직 바이너리 분할에 의해 2개의 NX2N 노드들로 분할되고, 수평 바이너리 분할에 의해 2개의 2NXN 노드들로 분할될 수 있다. 또한, 터너리 트리(Ternary Tree, TT) 구조에서, 2NX2N 크기의 노드는 수직 터너리 분할에 의해 (N/2)X2N, NX2N 및 (N/2)X2N의 노드들로 분할되고, 수평 바이너리 분할에 의해 2NX(N/2), 2NXN 및 2NX(N/2)의 노드들로 분할될 수 있다. 이러한 멀티-타입 트리 분할은 재귀적으로 수행될 수 있다.

멀티-타입 트리의 리프 노드는 코딩 유닛이 될 수 있다. 코딩 유닛이 최대 변환 길이에 비해 너무 크지 않으면, 해당 코딩 유닛은 더 이상의 분할 없이 예측 및 변환의 단위로 사용된다. 한편, 전술한 쿼드 트리 및 멀티-타입 트리에서 다음의 파라메터들 중 적어도 하나가 사전에 정의되거나 PPS, SPS, VPS 등과 같은 상위 레벨 세트의 RBSP를 통해 전송될 수 있다. 1) CTU 크기: 쿼드 트리의 루트 노드(root node) 크기, 2) 최소 QT 크기(MinQtSize): 허용된 최소 QT 리프 노드 크기, 3) 최대 BT 크기(MaxBtSize): 허용된 최대 BT 루트 노드 크기, 4) 최대 TT 크기(MaxTtSize): 허용된 최대 TT 루트 노드 크기, 5) 최대 MTT 깊이(MaxMttDepth): QT의 리프 노드로부터의 MTT 분할의 최대 허용 깊이, 6) 최소 BT 크기(MinBtSize): 허용된 최소 BT 리프 노드 크기, 7) 최소 TT 크기(MinTtSize): 허용된 최소 TT 리프 노드 크기.

도 4는 쿼드 트리 및 멀티-타입 트리의 분할을 시그널링하는 방법의 일 실시예를 도시한다. 전술한 쿼드 트리 및 멀티-타입 트리의 분할을 시그널링하기 위해 기 설정된 플래그들이 사용될 수 있다. 도 4를 참조하면, 쿼드 트리 노드의 분할 여부를 지시하는 플래그 'qt_split_flag', 멀티-타입 트리 노드의 분할 여부를 지시하는 플래그 'mtt_split_flag', 멀티-타입 트리 노드의 분할 방향을 지시하는 플래그 'mtt_split_vertical_flag' 또는 멀티-타입 트리 노드의 분할 모양을 지시하는 플래그 'mtt_split_binary_flag' 중 적어도 하나가 사용될 수 있다.

본 발명의 실시예에 따르면, 코딩 트리 유닛은 쿼드 트리의 루트 노드이며, 쿼드 트리 구조로 우선 분할될 수 있다. 쿼드 트리 구조에서는 각각의 노드 'QT_node' 별로 'qt_split_flag'가 시그널링된다. 'qt_split_flag'의 값이 1일 경우 해당 노드는 4개의 정사각형 노드들로 분할되며, 'qt_split_flag'의 값이 0일 경우 해당 노드는 쿼드 트리의 리프 노드 'QT_leaf_node'가 된다.

각각의 쿼드 트리 리프 노드 'QT_leaf_node'는 멀티-타입 트리 구조로 더 분할될 수 있다. 멀티-타입 트리 구조에서는 각각의 노드 'MTT_node' 별로 'mtt_split_flag'가 시그널링된다. 'mtt_split_flag'의 값이 1일 경우 해당 노드는 복수의 직사각형 노드들로 분할되며, 'mtt_split_flag'의 값이 0일 경우 해당 노드는 멀티-타입 트리의 리프 노드 'MTT_leaf_node'가 된다. 멀티-타입 트리 노드 'MTT_node'가 복수의 직사각형 노드들로 분할될 경우(즉, 'mtt_split_flag'의 값이 1일 경우), 노드 'MTT_node'를 위한 'mtt_split_vertical_flag' 및 'mtt_split_binary_flag'가 추가로 시그널링될 수 있다. 'mtt_split_vertical_flag'의 값이 1일 경우 노드 'MTT_node'의 수직 분할이 지시되며, 'mtt_split_vertical_flag'의 값이 0일 경우 노드 'MTT_node'의 수평 분할이 지시된다. 또한, 'mtt_split_binary_flag'의 값이 1일 경우 노드 'MTT_node'는 2개의 직사각형 노드들로 분할되며, 'mtt_split_binary_flag'의 값이 0일 경우 노드 'MTT_node'는 3개의 직사각형 노드들로 분할된다.

본 발명에서는 DST-7 변환 커널을 사용하여 다른 크기 및 다른 종류의 커널을 생성 유도하는 통합 변환 커널 생성 방법에 대하여 제안한다. DST-7, DST-8변환 커널은 [수학식 1]과 [수학식 2]와 같이 각각 정의하는 변환 커널이다.

[수학식 1]

[수학식 2]

여기서 N은 변환 커널의 크기, n, k는 n번째 행, k번째 열을 나타내는 행과 열의 인덱스를 의미한다. N=4 이면 4x4 크기의 변환 커널이다. DST-7 변환 커널은 화면 내 예측 시 예측 잔차 신호의 특성에 매우 유리한 변환 커널이므로 HEVC 표준 코덱에서 화면내 잔차 블록 4x4 크기에 적용하여 표준 변환 커널로 사용해 오고 있다. 그러나 이후 압축 성능의 향상을 위해 4x4 화면내 잔차 블록뿐만 아니라 모든 여러 크기의 변환 블록에 사용하는 것을 고려하고 있다. 더구나 DST-7 이외에 DCT-8도 역시 커널의 특성으로 인해 압축 성능 향상에 도움이 되므로 표준 변환 커널로서 사용될 수 있다. 그러나 이렇게 4x4, 8x8, … , NxN 등 다양한 변환 블록의 크기와 DST-7, DCT-8, DCT-2 등 많은 종류의 변환 커널이 사용될 경우 이로 인해 변환 커널의 관리에 어려움이 있을 뿐만 아니라 부호화기와 복호화기에 변환 커널의 저장으로 인한 메모리의 공간이 크게 소모될 수 있다. 본 발명에서는 화면내 부호화에 절대적으로 유리하여 압축 성능 향상에 크기 도움이 되는 DST-7변환 커널을 기반으로 다른 크기와 변환 커널과 변환 종류를 유도하는 통합 변환 커널 생성 및 유도 방법에 대하여 제안한다.

비디오 코덱에서는 변환 커널이 정수화하여 구현되기 때문에 본 발명에서는 DST-7 정수 변환 커널을 기반으로 기술한다. 실시예에서는 10비트 변환 요소를 들어 설명하나 본 발명에서 제안하는 방법은 실수 또는 어떠한 비트 정확도를 이용하더라고 동일한 결과를 가져온다.

N=4 크기의 DST-7: [수학식 1]의 DST-7 실수 변환 커널에 상수를 곱하여 가장 가까운 정수로 매핑하면 [수학식 3]과 같은 정수 변환 커널이 된다.

[수학식 3]

이 변환 커널을 저장하기 위해서는 위 행렬의 모든 원소를 저장해야 하기 때문에 이것으로 인한 메모리 낭비가 크기 때문에 본 발명에서는 DST-7의 커널 특성을 이용하여 일부 원소의 저장 만으로 전체 커널을 표현할 수 있는 방법을 제안한다.

N=4 DST-7 커널에서 첫 번째와 두 번째 행의 요소를 취하면 1x4 크기의 A, B 행렬이 된다.

[수학식 4]

[수학식 5]

첫 번째와 두번째 행의 원소 1x4 행렬과 아래 순열 또는 치환 행렬 (permutation matrix) C, D행렬을 곱한다.

[수학식 6]

[수학식 7]

그러면 아래와 같은 1x4 크기의 결과 행렬

,

,

,

가 각각 생성된다.

[수학식 8]

[수학식 9]

[수학식 10]

[수학식 11]

4x4 원 DST-7 행렬의 4개의 열 가운데서 2개의 행에 정의된 순열 행렬 [수학식 8], [수학식 9], [수학식 10], [수학식 11]을 각각 곱하여 주면 4x4 전체 DST-7 행렬을 구성할 수 가 있다. N=4 DST-7 행렬의 각 행의 원소를 구하는 방법을 [수학식 12]와 같이 요약하였다.

[수학식 12]

도 5는 두 개의 행 요소만으로 N=4 DST-7를 구성하는 방법을 나타낸다. 도 5는 N=4 DST-7에 대해 두 개의 행 요소만으로 완전한 N-4, DST-7을 구성하는 방법을 보여준다. 적은 수의 행렬의 행으로 완전한 DST-7 커널 행렬을 구성할 때 순열 행렬의 개수는 DST-7 변환 행렬의 크기와 관련이 있다. 예를 들어 크기 N의 DST-7에 대해

이라고 할 때 순열 행렬의 개수는

이 된다.

N=8 DST-7에 대해서도 동일한 방법을 적용할 수 있다. 정수형으로 변환된 N=8 DST-7에 대하여 몇 개의 선택된 행만으로 전체 DST-7 변환 커널을 N=4일 때 동일한 방법을 사용하여 유도한다.

도 6은 두 개의 행 요소만으로 N=8 DST-7를 구성하는 방법을 나타낸다. N=8의 경우 순열 행렬은 도 6에서처럼 C, D, E로 정의한다. 도 6는 N=8, DST-7에 대해 첫 번째와 두 번째의 행 만으로 완전한 N=8 DST-7 커널 행렬을 구하는 방법을 보여준다.

도 7은 두 개의 행 요소와 순열 행렬 3개를 이용한 완전한 DST-7 커널 행렬을 나타낸다. 도 7에서 보는 것처럼 N=8 DST-7의 경우 DST-7의 첫 번째 두 번째 행과

(

)개의 순열 행렬 C, D, E를 이용하여 DST-7의 각 행의 위치에 배치하면 완전한 DST-7 행렬을 구할 수 있다.

N=16 DST-7에 대한 방법을 도 8에서 보여준다.

도 8은 4개의 행 요소만으로 N=16 DST-7을 구성하는 방법을 나타낸다. 도 8은 N=16의 경우, 0, 1, 2, 5번 째 요소와 순열행렬 E, F, G, H 행렬 곱하여 완전한 N=16 DST-7 커널 행렬을 구성하는 방법을 보여준다. N=4, N=8의 경우와 마찬가지로 1x16의 행의 요소와 순열행렬의 곱에 대한 결과 행렬을 이용하여 N=16, DST-7 커널 행렬을 생성한다.

도 9는 4 개의 행 요소와 순열 행렬 4개를 이용한 완전한 N=16 DST-7 커널 행렬을 나타낸다.

도 10은 N=32의 경우 DST-7의 0, 1, 2, 3, 5, 6 행요소와 순열행렬 G, H, I, J, K 행렬을 이용하여 완전한 DST-7을 구성하는 예시를 나타낸다. N=32의 경우 DST-7의 0, 1, 2, 3, 5, 6 행 요소와 순열행렬 G, H, I, J, K 행렬을 이용하여 완전한 DST-7을 구성한다. 도 10은 N=32에 대한 실시예를 보여준다. 여기서 순열행렬 G, H, I, J, K는 아래와 같이 정의한다.

도 11은 N=32인 경우, 순열행렬 G을 나타낸다. 도 12는 N=32인 경우, 순열행렬 H을 나타낸다. 도 13은 N=32인 경우, 순열행렬 I을 나타낸다. 도 14는 N=32인 경우, 순열행렬 J을 나타낸다. 도 15은 N=32의 경우, 열행렬 K을 나타낸다. 도 15는 N=32의 경우, 열행렬 K을 나타낸다.

위의 실시예 N=4, 8, 16, 32의 경우와 마찬가지로 N=64와 그 이상의 크기에 대해서도 동일한 방법을 이용하여 DST-7을 구성할 수 있다.

또한 본 발명에서는 G, H, I, J, K로 표현되는 순열 행렬의 개수가 많아 행렬의 관리와 메모리 상의 문제점을 해결하기 위하여 순열 행렬의 개수를 줄이는 방법을 제안한다.

[표 1]

표 1에서 보는 것 처럼 DST-7의 0, 1, 2, 3, 4, 6번째 행과 G, ….,K 순열 행렬을 이용하여 32차원 DST-7의 각 행에 위치하는 원소들을 생성할 수 있다. 앞서 설명한 바와 같이 이 경우 G, H, …,K 순열 행렬을 모두 저장하고 관리해야 하는 단점이 존재하므로 본 발명에서는 위 표에서 G행렬 하나 만으로 32x32 DST-7 전체 행렬을 생성하는 방법을 제안한다.

[표 2]

표 2는 DST-7의 6개의 행과 G행렬 하나 만으로 32차원 전체 DST-7 행렬을 유도하는 방법을 나타낸다. 먼저 DST-7의 첫번째 행과 G행렬을 이용하는 방법을 사용하여 DST-7의 32, 30, 28, 24, 16번째 행을 유도하는 방법은 도 16과 같다.

1. 먼저 DST-7의 0번째 행과 순열 행렬 G를 곱하여 DST-7의 31번째 행 생성

2. 생성된 DST-7의 31번째 행과 순열 행렬 G를 곱하여 DST-7의 30번째 행 생성

3. 위 그림과 같은 방법으로 DST-7의 16번째 행까지 생성

위 과정을 이용하여 DST-7의 0번째 행과 순열행렬 G를 이용하여 그림 13과 같이 DST-7행렬의 0, 31, 30, 28, 24, 16번째 행을 생성한다. 이 때 각 행의 첫번째 원소가 0보다 작으면 모든 행의 원소에 -1을 곱한다. 이 과정은 첫 번째 행의 마지막 원소의 절대값이 행의 첫 번째 원소의 절대값과 같아 질 때까지 수행하는 것과 같다. 도 17처럼 첫번째 행인 359와 마지막 행의 첫번째 원소인 359가 같은 값을 가지는 것을 알 수 있다.

마찬가지로 표 2를 이용하면 DST-7의 0, 1, 3, 5, 6번째 행 중의 하나와 G행렬을 이용하면 전체 DST-7의 행렬을 유도할 수 있다. 이 때 생성되는 DST-7의 행의 원소들은 도 16 내지 22와 같다.

도 16은 DST-7의 0번째 행과 순열행렬 G를 이용한 DST-7의 행성분 유도 방법을 나타낸다. 도 17은 DST-7의 0번째 행과 순열행렬 G를 이용하여 생성한 DST-7의 일부 행원소들을 나타낸다. 도 18은 DST-7의 1번째 행과 순열행렬 G를 이용하여 생성한 DST-7의 일부 행원소들을 나타낸다. 도 19는 DST-7의 2번째 행과 순열행렬 G를 이용하여 생성한 DST-7의 일부 행원소들을 나타낸다. 도 20은 DST-7의 3번째 행과 순열행렬 G를 이용하여 생성한 DST-7의 일부 행원소들을 나타낸다. 도 21은 DST-7의 5번째 행과 순열행렬 G를 이용하여 생성한 DST-7의 일부 행원소들을 나타낸다. 도 22는 DST-7의 6번째 행과 순열행렬 G를 이용하여 생성한 DST-7의 일부 행원소들을 나타낸다.

이를 이용하여 얻어진 DST-7 행렬은 도 23과 같다. 도 23은 DST-7의 6개의 행과 G행렬만을 이용하여 최종적으로 얻어진 DST-7행렬을 나타낸다.

도 16부터 도 23까지는 32x32크기의 DST-7의 예시를 들어 설명하였다. 본 발명에서 제안하는 방법은 4x4, 8x8, 16x16크기의 DST-7에서도 동일한 방법을 이용하여 커널을 유도할 수 있다. 즉 몇 개의 정의된 DST-7의 행 요소와 G 행렬 만으로 완전한 형태의 DST-7 커널을 유도한다.

상술한 본 발명의 실시예들은 다양한 수단을 통해 구현될 수 있다. 예를 들어, 본 발명의 실시예들은 하드웨어, 펌웨어(firmware), 소프트웨어 또는 그것들의 결합 등에 의해 구현될 수 있다.

하드웨어에 의한 구현의 경우, 본 발명의 실시예들에 따른 방법은 하나 또는 그 이상의 ASICs(Application Specific Integrated Circuits), DSPs(Digital Signal Processors), DSPDs(Digital Signal Processing Devices), PLDs(Programmable Logic Devices), FPGAs(Field Programmable Gate Arrays), 프로세서, 컨트롤러, 마이크로 컨트롤러, 마이크로 프로세서 등에 의해 구현될 수 있다.

펌웨어나 소프트웨어에 의한 구현의 경우, 본 발명의 실시예들에 따른 방법은 이상에서 설명된 기능 또는 동작들을 수행하는 모듈, 절차 또는 함수 등의 형태로 구현될 수 있다. 소프트웨어 코드는 메모리에 저장되어 프로세서에 의해 구동될 수 있다. 상기 메모리는 프로세서의 내부 또는 외부에 위치할 수 있으며, 이미 공지된 다양한 수단에 의해 프로세서와 데이터를 주고 받을 수 있다.

전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예 들은 모든 면에서 예시적인 것이며 한정적인 것이 아는 것으로 해석해야 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (1)

1. 비디오 신호의 처리 방법.

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