KR20200075610A - Transistor and electronic device - Google Patents
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Abstract
Description
본 발명의 실시예들은 트랜지스터 및 전자장치에 관한 것이다. Embodiments of the present invention relate to transistors and electronic devices.
정보화 사회가 발전함에 따라, 표시장치, 조명장치 등의 다양한 전자장치에 대한 요구가 다양한 형태로 증가하고 있다. 이러한 전자장치는 데이터 라인들과 게이트 라인들이 배치된 패널과, 데이터 라인들을 구동하기 위한 데이터 드라이버와, 게이트 라인들을 구동하기 위한 게이트 드라이버를 포함할 수 있다. As the information society develops, demands for various electronic devices such as display devices and lighting devices are increasing in various forms. The electronic device may include a panel on which data lines and gate lines are disposed, a data driver for driving data lines, and a gate driver for driving gate lines.
이러한 전자장치의 핵심 구성인 패널은 구동을 위하여 수많은 트랜지스터들이 다양한 기능으로 배치될 수 있다. In the panel, which is a core component of such an electronic device, numerous transistors may be arranged in various functions for driving.
이로 인해, 패널 제작 공정은 복잡해지고 어려워질 수밖에 없다. 이에 따라, 공정 편의성을 추구하다 보면, 트랜지스터의 소자 성능이 떨어지는 문제점이 발생할 수 있다. 특히, 트랜지스터 제작을 위해 고온 공정이 적용되는 경우, 소자 특성이 저하되는 문제가 있다.Due to this, the panel manufacturing process is inevitably complicated and difficult. Accordingly, when pursuing process convenience, a problem that a device performance of a transistor is deteriorated may occur. In particular, when a high-temperature process is applied for transistor fabrication, there is a problem that device characteristics are deteriorated.
본 발명의 실시예들의 목적은, 저온 공정이 가능한 구조를 갖는 트랜지스터 및 전자장치를 제공하는 데 있다.An object of embodiments of the present invention is to provide a transistor and an electronic device having a structure capable of a low-temperature process.
본 발명의 실시예들의 다른 목적은, 오프(off) 상태의 트랜지스터의 오프 전류(off current)를 저감할 수 잇는 구조를 갖는 트랜지스터 및 전자장치에 관한 것이다.Another object of embodiments of the present invention relates to a transistor and an electronic device having a structure capable of reducing an off current of an off state transistor.
본 발명의 실시예들의 또 다른 목적은, 짧은 채널(Short Channel) 구현 및 집적화가 가능한 구조를 갖는 트랜지스터 및 전자장치에 관한 것이다.Another object of embodiments of the present invention relates to a transistor and an electronic device having a structure capable of implementing and integrating a short channel.
본 발명의 실시예들은, 패널과, 패널을 구동하기 위한 구동회로를 포함하는 전자장치를 제공할 수 있다.Embodiments of the present invention can provide an electronic device including a panel and a driving circuit for driving the panel.
이러한 전자장치에서, 패널에 배치된 트랜지스터는 기판 상에 배치되고, 서로 이격된 제1 액티브 패턴과 제2 액티브 패턴 및 상기 제1 및 제2 액티브 패턴 사이에 배치된 제3 액티브층 패턴을 포함하는 액티브층, 액티브층 상에 배치된 게이트 절연막, 게이트 절연막 상에 배치되고, 액티브층과 중첩된 게이트 전극, 게이트 전극 상에 배치된 절연막 및 절연막 상에 배치되고, 제1 액티브 패턴과 전기적으로 연결되는 소스 전극 및 절연막 상에 배치되되, 소스 전극과 이격되고, 제2 액티브 패턴과 전기적으로 연결되는 드레인 전극을 포함하고, 제1 및 제2 액티브 패턴의 결정립도는 제3 액티브 패턴의 결정립도보다 작을 수 있다.In such an electronic device, transistors disposed on a panel are disposed on a substrate, and include first and second active patterns spaced apart from each other, and a third active layer pattern disposed between the first and second active patterns. An active layer, a gate insulating layer disposed on the active layer, a gate electrode disposed on the gate insulating layer, overlapping the active layer, disposed on the insulating layer and insulating layer disposed on the gate electrode, and electrically connected to the first active pattern Arranged on the source electrode and the insulating layer, the drain electrode spaced apart from the source electrode and electrically connected to the second active pattern, the crystallinity of the first and second active patterns may be smaller than the crystallinity of the third active pattern .
제1 및 제2 액티브 패턴은 도핑된 불순물을 포함하고, 소스 전극 및 드레인 전극 중 하나는 게이트 절연막 및 절연막에 구비된 제1 홀을 통해 제1 액티브 패턴에 연결되고, 나머지 하나는 게이트 절연막 및 절연막에 구비된 제2 홀을 통해 제2 액티브 패턴에 연결될 수 있다.The first and second active patterns include doped impurities, and one of the source electrode and the drain electrode is connected to the first active pattern through the first hole provided in the gate insulating film and the insulating film, and the other is the gate insulating film and the insulating film. The second active pattern may be connected to the second active pattern.
불순물은 최외각 전자의 개수가 3개인 원소이거나, 최외각 전자의 개수가 5개의 원소일 수 있다.The impurity may be an element having three outermost electrons or five elements having the outermost electrons.
액티브층은 채널 영역을 포함하고, 채널 영역은 액티브층이 게이트 전극과 중첩된 영역에 포함될 수 있다.The active layer includes a channel region, and the channel region may be included in a region where the active layer overlaps the gate electrode.
채널 영역은 제3 액티브 패턴이 배치된 영역과 대응되는 영역에 포함될 수 있다.The channel region may be included in a region corresponding to the region where the third active pattern is disposed.
채널 영역의 최대 길이는 게이트 전극의 최대 폭과 대응될 수 있다.The maximum length of the channel region may correspond to the maximum width of the gate electrode.
제1 및 제2 액티브 패턴의 높이는 제3 액티브 패턴의 높이와 대응될 수 있다.The heights of the first and second active patterns may correspond to the heights of the third active pattern.
제3 액티브 패턴은, 제1 및 제2 액티브 패턴 사이에 배치된 제1 부분과, 제1 부분에서 연장되어 제1 액티브 패턴 상에 배치된 제2 부분 및 제1 부분에서 연장되어 제2 액티브 패턴 상에 배치된 제3 부분을 포함할 수 있다.The third active pattern includes a first portion disposed between the first and second active patterns, and a second portion extending from the first portion and extending from the second portion and the first portion disposed on the first active pattern It may include a third portion disposed on.
제1 내지 제3 부분의 결정립도는 제1 및 제2 액티브 패턴의 결정립도보다 작을 수 있다.The grain sizes of the first to third portions may be smaller than those of the first and second active patterns.
제1 부분은 제1 액티브 패턴의 상면의 일부를 노출하는 제3 홀을 구비하고, 제2 부분은 제2 액티브 패턴의 상면의 일부를 노출하는 제4 홀을 구비할 수 있다.The first portion may include a third hole exposing a portion of the upper surface of the first active pattern, and the second portion may include a fourth hole exposing a portion of the upper surface of the second active pattern.
소스 전극과 드레인 전극 중 하나는 제1 홀과 상기 제3 홀을 통해 제1 액티브 패턴과 연결되고, 나머지 하나는 제2 홀과 상기 제4 홀을 통해 제2 액티브 패턴과 연결될 수 있다.One of the source electrode and the drain electrode may be connected to the first active pattern through the first hole and the third hole, and the other one may be connected to the second active pattern through the second hole and the fourth hole.
트랜지스터가 액티브 영역 내 배치되는 경우, 트랜지스터의 소스 전극 및 드레인 전극을 덮으면서 패시베이션층이 배치되고, 패시베이션층 상에 픽셀 전극이 위치하며, 픽셀 전극은 패시베이션층의 홀을 통해 소스 전극 또는 드레인 전극과 전기적으로 연결될 수 있다.When the transistor is disposed in the active region, the passivation layer is disposed while covering the source electrode and the drain electrode of the transistor, the pixel electrode is positioned on the passivation layer, and the pixel electrode communicates with the source electrode or the drain electrode through the hole of the passivation layer. It can be electrically connected.
트랜지스터는 패널의 액티브 영역 내 다수의 서브픽셀 각각의 영역에 배치될 수 있다.Transistors may be disposed in each of a plurality of subpixels in the active area of the panel.
트랜지스터는 상기 패널의 액티브 영역의 외곽 영역인 넌-액티브 영역에 배치된 게이트 구동회로에 포함될 수 있다.The transistor may be included in a gate driving circuit disposed in a non-active region that is an outer region of the active region of the panel.
본 발명의 실시예들에 의하면, 저온 공정이 가능한 구조를 갖는 트랜지스터 및 전자장치를 제공할 수 있다.According to embodiments of the present invention, it is possible to provide a transistor and an electronic device having a structure capable of a low temperature process.
본 발명의 실시예들에 의하면, 오프(off) 상태의 트랜지스터의 오프 전류(off current)를 저감할 수 잇는 구조를 갖는 트랜지스터 및 전자장치를 제공할 수 있다.According to embodiments of the present invention, it is possible to provide a transistor and an electronic device having a structure capable of reducing an off current of an off state transistor.
본 발명의 실시예들에 의하면, 짧은 채널(Short Channel) 구현 및 집적화가 가능한 구조를 갖는 트랜지스터 및 전자장치를 제공할 수 있다.According to embodiments of the present invention, it is possible to provide a transistor and an electronic device having a structure capable of short channel implementation and integration.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 3은 본 발명의 실시예들에 따른 패널이 OLED (Organic Light Emitting Diode) 패널인 경우, 제3 타입의 트랜지스터를 포함하는 서브픽셀을 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 패널이 LCD (Liquid Crystal Display) 패널인 경우, 제3 타입의 트랜지스터를 포함하는 서브픽셀을 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 패널에 내장된 게이트 구동회로를 개략적으로 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 트랜지스터를 도시한 도면이다.
도 7은 본 발명의 실시예에 따른 트랜지스터의 일부 영역을 구체화한 도면이다.
도 8은 다른 실시예에 따른 트랜지스터를 도시한 도면이다.
도 9는 본 발명의 또 다른 실시예에 따른 트랜지스터 구조를 도시한 도면이다.
도 10은 본 발명의 실시예에 따른 트랜지스터가 서브픽셀 내 배치된 경우, 픽셀 전극과 연결된 구조의 트랜지스터를 도시한 도면이다.
도 11 내지 도 18은 본 발명의 도 6의 트랜지스터를 형성하는 공정을 간략히 도시한 도면이다.
도 19 내지 도 23은 도 9의 트랜지스터를 형성하는 공정을 간략히 도시한 도면이다.1 is a schematic system configuration diagram of an electronic device according to embodiments of the present invention.
2 is an exemplary diagram of a system implementation of an electronic device according to embodiments of the present invention.
3 is a diagram illustrating a subpixel including a third type of transistor when the panel according to the embodiments of the present invention is an OLED (Organic Light Emitting Diode) panel.
4 is a diagram illustrating a subpixel including a third type of transistor when the panel according to embodiments of the present invention is a liquid crystal display (LCD) panel.
5 is a view schematically showing a gate driving circuit embedded in a panel according to embodiments of the present invention.
6 is a diagram illustrating a transistor according to an embodiment of the present invention.
7 is a view illustrating a specific region of a transistor according to an embodiment of the present invention.
8 is a diagram illustrating a transistor according to another embodiment.
9 is a view showing a transistor structure according to another embodiment of the present invention.
10 is a diagram illustrating a transistor having a structure connected to a pixel electrode when a transistor according to an embodiment of the present invention is disposed in a subpixel.
11 to 18 are views schematically showing a process of forming the transistor of FIG. 6 of the present invention.
19 to 23 are views briefly illustrating a process of forming the transistor of FIG. 9.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of the present invention, and methods for achieving them will be clarified with reference to embodiments described below in detail together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, and only the present embodiments allow the disclosure of the present invention to be complete, and common knowledge in the technical field to which the present invention pertains. It is provided to fully inform the holder of the scope of the invention, and the invention is only defined by the scope of the claims.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다. In addition, the shapes, sizes, ratios, angles, numbers, etc. disclosed in the drawings for explaining embodiments of the present invention are exemplary, and the present invention is not limited to the illustrated matters. The same reference numerals refer to the same components throughout the specification. In addition, in the description of the present invention, when it is determined that detailed descriptions of related known technologies may unnecessarily obscure the subject matter of the present invention, detailed descriptions thereof will be omitted. When'include','have','consist of', etc. mentioned in this specification are used, other parts may be added unless'~man' is used. When a component is expressed as a singular number, it may include a case where the plural number is included, unless otherwise specified.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.In addition, in interpreting the components in the embodiments of the present invention, it should be interpreted as including an error range even if there is no explicit description.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. In addition, in describing the components of the present invention, terms such as first, second, A, B, (a), and (b) may be used. These terms are only for distinguishing the component from other components, and the nature, order, order, or number of the component is not limited by the term. When a component is described as being "connected", "coupled" or "connected" to another component, the component may be directly connected to or connected to the other component, but different components between each component It should be understood that the "intervenes" may be, or each component may be "connected", "coupled" or "connected" through other components. In the case of the description of the positional relationship, for example, when the positional relationship of two parts is described as'~top','~upper','~bottom','~side', etc.,'right' Alternatively, one or more other parts may be located between the two parts unless'direct' is used.
또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다. In addition, components in the embodiments of the present invention are not limited by these terms. These terms are only used to distinguish one component from another component. Accordingly, the first component mentioned below may be the second component within the technical spirit of the present invention.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다. In addition, the features (configurations) in the embodiments of the present invention may be partially or wholly combined with each other or combined or separated, and technically various interlocking and driving are possible, and each embodiment is independently implemented with respect to each other. It may be possible or it may be implemented together in an association relationship.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.1 is a schematic system configuration diagram of an electronic device according to embodiments of the present invention.
본 발명의 실시예들에 따른 전자장치는 표시장치, 조명장치, 발광장치 등을 포함할 수 있다. 아래에서는, 설명의 편의를 위하여, 표시장치를 중심으로 설명한다. 하지만, 표시장치뿐만 아니라, 트랜지스터를 포함하기만 하면, 조명장치, 발광장치 등의 다른 다양한 전자장치에도 동일하게 적용될 수 있을 것이다. An electronic device according to embodiments of the present invention may include a display device, a lighting device, and a light emitting device. Hereinafter, for convenience of description, the display device will be mainly described. However, as long as a transistor is included as well as a display device, the same may be applied to various other electronic devices such as a lighting device and a light emitting device.
본 발명의 실시예들에 따른 전자장치는, 영상을 표시하거나 빛을 출력하는 패널(PNL)과, 이러한 패널(PNL)을 구동하기 위한 구동회로를 포함할 수 있다. An electronic device according to embodiments of the present invention may include a panel PNL for displaying an image or outputting light, and a driving circuit for driving the panel PNL.
패널(PNL)은, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)에 의해 정의되는 다수의 서브픽셀(SP)이 매트릭스 타입으로 배열될 수 있다. In the panel PNL, a plurality of data lines DL and a plurality of gate lines GL are disposed and a plurality of subpixels SP defined by the plurality of data lines DL and the plurality of gate lines GL. It can be arranged in a matrix type.
패널(PNL)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 게이트 라인(GL)은 행(Row) 또는 열(Column)으로 배열될 수 있고, 다수의 데이터 라인(DL)은 열(Column) 또는 행(Row)으로 배열될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 게이트 라인(GL)은 행(Row)으로 배치되고, 다수의 데이터 라인(DL)은 열(Column)로 배치되는 것으로 가정한다. In the panel PNL, a plurality of data lines DL and a plurality of gate lines GL may be disposed to cross each other. For example, the plurality of gate lines GL may be arranged in a row or a column, and the plurality of data lines DL may be arranged in a column or a row. Hereinafter, for convenience of description, it is assumed that the plurality of gate lines GL are arranged in a row, and the plurality of data lines DL are arranged in a column.
패널(PNL)에는, 서브픽셀 구조 등에 따라, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 이외에, 다른 종류의 신호배선들이 배치될 수 있다. 구동전압 배선, 기준전압 배선, 또는 공통전압 배선 등이 더 배치될 수 있다. In the panel PNL, other types of signal wirings may be disposed in addition to the plurality of data lines DL and the plurality of gate lines GL according to a subpixel structure or the like. A driving voltage wiring, a reference voltage wiring, or a common voltage wiring may be further disposed.
패널(PNL)은 LCD (Liquid Crystal Display) 패널, OLED (Organic Light Emitting Diode) 패널 등 다양한 타입의 패널일 수 있다. The panel PNL may be various types of panels, such as a liquid crystal display (LCD) panel and an organic light emitting diode (OLED) panel.
패널(PNL)에 배치되는 신호배선들의 종류는, 서브픽셀 구조, 패널 타입(예: LCD 패널, OLED 패널 등) 등에 따라 달라질 수 있다. 그리고, 본 명세서에서는 신호배선은 신호가 인가되는 전극을 포함하는 개념일 수도 있다. The types of signal wirings arranged in the panel PNL may vary depending on a subpixel structure, a panel type (eg, LCD panel, OLED panel, etc.). And, in this specification, the signal wiring may be a concept including an electrode to which a signal is applied.
패널(PNL)은 화상(영상)이 표시되는 액티브 영역(A/A)과, 그 외곽 영역이고 화상이 표시되지 않는 넌-액티브 영역(N/A)을 포함할 수 있다. 여기서, 넌-액티브 영역(N/A)은 베젤 영역이라고도 한다. The panel PNL may include an active area A/A in which an image (image) is displayed, and a non-active area N/A in which an image is displayed and is an outer area. Here, the non-active area N/A is also referred to as a bezel area.
액티브 영역(A/A)에는 화상 표시를 위한 다수의 서브픽셀(SP)이 배치될 수 있다. A plurality of subpixels SP for image display may be arranged in the active area A/A.
넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되기 위한 패드부가 배치되고, 이러한 패드부와 다수의 데이터 라인(DL) 간의 연결을 위한 다수의 데이터 링크 라인이 배치될 수도 있다. 여기서, 다수의 데이터 링크 라인은 다수의 데이터 라인(DL)이 넌-액티브 영역(N/A)으로 연장된 부분들이거나, 다수의 데이터 라인(DL)과 전기적으로 연결된 별도의 패턴들일 수 있다. In the non-active area N/A, a pad portion for electrically connecting the data driver DDR is disposed, and a plurality of data link lines for connection between the pad portion and the plurality of data lines DL may be disposed. have. Here, the plurality of data link lines may be portions in which the plurality of data lines DL extend into the non-active area N/A, or may be separate patterns electrically connected to the plurality of data lines DL.
또한, 넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되는 패드 부를 통해 게이트 드라이버(GDR)로 게이트 구동에 필요한 전압(신호)을 전달해주기 위한 게이트 구동 관련 배선들이 배치될 수 있다. 예를 들어, 게이트 구동 관련 배선들은, 클럭 신호를 전달해주기 위한 클럭 배선들, 게이트 전압(VGH, VGL)을 전달해주는 게이트 전압 배선들, 스캔신호 생성에 필요한 각종 제어신호를 전달해주는 게이트 구동 제어 신호배선들 등을 포함할 수 있다. 이러한 게이트 구동 관련 배선들은, 액티브 영역(A/A)에 배치되는 게이트 라인들(GL)과 다르게, 넌-액티브 영역(N/A)에 배치될 수 있다. Also, in the non-active region N/A, wirings related to gate driving for transferring a voltage (signal) required for driving the gate to the gate driver GDR through a pad part to which the data driver DDR is electrically connected may be arranged. Can. For example, the gate driving-related wirings include clock wirings for transferring clock signals, gate voltage wirings for transferring gate voltages (VGH, VGL), and gate driving control signals for transmitting various control signals required to generate scan signals. Wires, and the like. The gate driving related wirings may be disposed in the non-active region N/A, unlike the gate lines GL disposed in the active region A/A.
구동회로는, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(DDR)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(GDR)와, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하는 컨트롤러(CTR) 등을 포함할 수 있다. The driving circuit includes a data driver (DDR) driving a plurality of data lines (DL), a gate driver (GDR) driving a plurality of gate lines (GL), a data driver (DDR), and a gate driver (GDR). It may include a controller (CTR) to control.
데이터 드라이버(DDR)는 다수의 데이터 라인(DL)으로 데이터 전압을 출력함으로써 다수의 데이터 라인(DL)을 구동할 수 있다. The data driver DDR may drive the data lines DL by outputting the data voltages to the data lines DL.
게이트 드라이버(GDR)는 다수의 게이트 라인(GL)으로 스캔신호를 출력함으로써 다수의 게이트 라인(GL)을 구동할 수 있다. The gate driver GDR may drive the plurality of gate lines GL by outputting a scan signal to the plurality of gate lines GL.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작을 제어할 수 있다. 또한, 컨트롤러(CTR)는 데이터 드라이버(DDR)로 영상데이터(DATA)를 공급할 수 있다. The controller CTR supplies various control signals DCS and GCS necessary for driving operations of the data driver DDR and the gate driver GDR to control driving operations of the data driver DDR and the gate driver GDR. Can. Also, the controller CTR may supply image data DATA to the data driver DDR.
컨트롤러(CTR)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상데이터를 데이터 드라이버(DDR)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다. The controller CTR starts scanning according to the timing implemented in each frame, and converts the input image data input from the external to the data signal format used by the data driver DDR to convert the converted image data DATA. Print and control the data drive at the right time according to the scan.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등의 타이밍 신호를 외부 (예: 호스트 시스템)로부터 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)로 출력한다. In order to control the data driver (DDR) and the gate driver (GDR), the controller (CTR) has a vertical sync signal (Vsync), a horizontal sync signal (Hsync), an input data enable (DE: Data Enable) signal, and a clock signal. A timing signal such as (CLK) is input from an external (eg, host system), and various control signals are generated and output to a data driver (DDR) and a gate driver (GDR).
예를 들어, 컨트롤러(CTR)는, 게이트 드라이버(GDR)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다. For example, the controller CTR may control a gate driver GDR by using a gate start pulse (GSP), a gate shift clock (GSC), and a gate output enable signal (GOE). Gate Output Signals (GCS) are output.
또한, 컨트롤러(CTR)는, 데이터 드라이버(DDR)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다. In addition, the controller (CTR), in order to control the data driver (DDR), source start pulse (SSP: Source Start Pulse), source sampling clock (SSC: Source Sampling Clock), source output enable signal (SOE: Source Output) Enable) and output various data control signals (DCS: Data Control Signal).
컨트롤러(CTR)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다. The controller CTR may be a timing controller used in a conventional display technology or a control device capable of further performing other control functions, including a timing controller.
컨트롤러(CTR)는, 데이터 드라이버(DDR)와 별도의 부품으로 구현될 수도 있고, 데이터 드라이버(DDR)와 함께 통합되어 집적회로로 구현될 수 있다. The controller CTR may be implemented as a separate component from the data driver DDR, or may be implemented as an integrated circuit integrated with the data driver DDR.
데이터 드라이버(DDR)는, 컨트롤러(CTR)로부터 영상데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(DDR)는 소스 드라이버라고도 한다. The data driver DDR drives the plurality of data lines DL by receiving the image data DATA from the controller CTR and supplying data voltages to the plurality of data lines DL. Here, the data driver (DDR) is also referred to as a source driver.
데이터 드라이버(DDR)는 다양한 인터페이스를 통해 컨트롤러(CTR)와 각종 신호를 주고받을 수 있다. The data driver (DDR) can exchange various signals with the controller (CTR) through various interfaces.
게이트 드라이버(GDR)는, 다수의 게이트 라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(GDR)는 스캔 드라이버라고도 한다. The gate driver GDR sequentially drives the plurality of gate lines GL by sequentially supplying scan signals to the plurality of gate lines GL. Here, the gate driver GDR is also referred to as a scan driver.
게이트 드라이버(GDR)는, 컨트롤러(CTR)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다. The gate driver GDR sequentially supplies scan signals of an on voltage or an off voltage to the plurality of gate lines GL under the control of the controller CTR.
데이터 드라이버(DDR)는, 게이트 드라이버(GDR)에 의해 특정 게이트 라인이 열리면, 컨트롤러(CTR)로부터 수신한 영상데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다. When a specific gate line is opened by the gate driver GDR, the data driver DDR converts the image data DATA received from the controller CTR into an analog data voltage and supplies it to a plurality of data lines DL. do.
데이터 드라이버(DDR)는, 패널(PNL)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다. The data driver DDR may be located only on one side (for example, the upper side or the lower side) of the panel PNL, and in some cases, both sides of the panel PNL (for example, upper) according to a driving method, a panel design method, or the like. Side and bottom side).
게이트 드라이버(GDR)는, 패널(PNL)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다. The gate driver GDR may be located only on one side (eg, left or right) of the panel PNL, and in some cases, both sides of the panel PNL (eg, left) according to a driving method, a panel design method, or the like. Side and right side).
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다. The data driver (DDR) may include one or more source driver integrated circuits (SDIC).
각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 데이터 드라이버(DDR)는, 경우에 따라서, 하나 이상의 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다. Each source driver integrated circuit (SDIC) may include a shift register, a latch circuit, a digital to analog converter (DAC), an output buffer, and the like. In some cases, the data driver DDR may further include one or more analog to digital converters (ADCs).
각 소스 드라이버 집적회로(SDIC)는, TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결되거나 패널(PNL) 상에 직접 배치될 수도 있다. 경우에 따라서, 각 소스 드라이버 집적회로(SDIC)는 패널(PNL)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 COF (Chip On Film) 타입으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로(SDIC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 데이터 라인들(DL)과 전기적으로 연결될 수 있다. Each source driver integrated circuit (SDIC) may be connected to a bonding pad of the panel PNL in a tape-automated bonding (TAB) type or a chip on glass (COG) type, or may be directly disposed on the panel PNL have. In some cases, each source driver integrated circuit (SDIC) may be integrated and disposed in the panel PNL. Further, each source driver integrated circuit (SDIC) may be implemented in a COF (Chip On Film) type. In this case, each source driver integrated circuit (SDIC) is mounted on the circuit film, it can be electrically connected to the data lines (DL) in the panel (PNL) through the circuit film.
게이트 드라이버(GDR)는 다수의 게이트 구동회로(GDC)를 포함할 수 있다. 여기서, 다수의 게이트 구동회로(GDC)는 다수의 게이트 라인(GL)과 각각 대응될 수 있다. The gate driver GDR may include a plurality of gate driving circuits GDC. Here, the plurality of gate driving circuits GDC may respectively correspond to the plurality of gate lines GL.
각 게이트 구동회로(GDC)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다. Each gate driving circuit GDC may include a shift register, a level shifter, and the like.
각 게이트 구동회로(GDC)는 TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 COF (Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 게이트 구동회로(GDC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 게이트 라인들(GL)과 전기적으로 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 GIP (Gate In Panel) 타입으로 구현되어 패널(PNL)에 내장될 수 있다. 즉, 각 게이트 구동회로(GDC)는 패널(PNL)에 직접 형성될 수 있다. Each gate driving circuit (GDC) may be connected to a bonding pad of the panel PNL in a Tape Automated Bonding (TAB) type or a Chip On Glass (COG) type. In addition, each gate driving circuit (GDC) may be implemented by a COF (Chip On Film) method. In this case, each gate driving circuit GDC is mounted on the circuit film, and may be electrically connected to the gate lines GL in the panel PNL through the circuit film. In addition, each gate driving circuit (GDC) is implemented as a GIP (Gate In Panel) type and may be embedded in the panel PNL. That is, each gate driving circuit GDC may be directly formed on the panel PNL.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다. 2 is an exemplary diagram of a system implementation of an electronic device according to embodiments of the present invention.
도 2를 참조하면, 본 발명의 실시예들에 따른 전자장치에서, 데이터 드라이버(DDR)는 다양한 타입들(TAB, COG, COF 등) 중 COF (Chip On Film) 타입으로 구현되고, 게이트 드라이버(GDR)는 다양한 타입들(TAB, COG, COF, GIP 등) 중 GIP (Gate In Panel) 타입으로 구현될 수 있다. Referring to FIG. 2, in an electronic device according to embodiments of the present invention, a data driver (DDR) is implemented as a chip on film (COF) type among various types (TAB, COG, COF, etc.), and a gate driver ( GDR) may be implemented as a GIP (Gate In Panel) type among various types (TAB, COG, COF, GIP, etc.).
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC)로 구현될 수 있다. 도 2는 데이터 드라이버(DDR)가 다수의 소스 드라이버 집적회로(SDIC)로 구현된 경우를 예시한 것이다. The data driver DDR may be implemented with one or more source driver integrated circuits (SDICs). 2 illustrates a case where the data driver DDR is implemented with a plurality of source driver integrated circuits (SDICs).
데이터 드라이버(DDR)가 COF 타입으로 구현된 경우, 데이터 드라이버(DDR)를 구현한 각 소스 드라이버 집적회로(SDIC)는, 소스 측 회로필름(SF) 상에 실장 될 수 있다. When the data driver DDR is implemented in the COF type, each source driver integrated circuit SDIC implementing the data driver DDR may be mounted on the source side circuit film SF.
소스 측 회로필름(SF)의 일 측은 패널(PNL)의 넌-액티브 영역(N/A)에 존재하는 패드 부 (패드들의 집합체)와 전기적으로 연결될 수 있다. One side of the source side circuit film SF may be electrically connected to a pad portion (a collection of pads) existing in the non-active area N/A of the panel PNL.
소스 측 회로필름(SF) 상에는, 소스 드라이버 집적회로(SDIC)와 패널(PNL)을 전기적으로 연결해주기 위한 배선들이 배치될 수 있다. On the source side circuit film SF, wirings for electrically connecting the source driver integrated circuit SDIC and the panel PNL may be disposed.
전자장치는, 다수의 소스 드라이버 집적회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해, 하나 이상의 소스 인쇄회로기판(SPCB)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB)을 포함할 수 있다. The electronic device is a control printed circuit board for mounting one or more source printed circuit boards (SPCBs), control components and various electrical devices for circuit connection between a plurality of source driver integrated circuits (SDICs) and other devices. (CPCB).
하나 이상의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)의 타 측이 연결될 수 있다. The other side of the source side circuit film SF on which the source driver integrated circuit SDIC is mounted may be connected to one or more source printed circuit boards SPCB.
즉, 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)은, 일 측이 패널(PNL)의 넌-액티브 영역(N/A)과 전기적으로 연결되고, 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결될 수 있다. That is, the source-side circuit film SF on which the source driver integrated circuit SDIC is mounted has one side electrically connected to the non-active area N/A of the panel PNL, and the other side is the source printed circuit. It may be electrically connected to the substrate (SPCB).
컨트롤 인쇄회로기판(CPCB)에는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등의 동작을 제어하는 컨트롤러(CTR)가 배치될 수 있다. A controller CTR that controls operations such as a data driver DDR and a gate driver GDR may be disposed on the control printed circuit board CPCB.
또한, 컨트롤 인쇄회로기판(CPCB)에는, 패널(PNL), 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 파워 관리 집적회로(PMIC: Power Management IC) 등이 더 배치될 수도 있다. In addition, the control printed circuit board (CPCB), a panel (PNL), a data driver (DDR) and a gate driver (GDR) are supplied with various voltages or currents, or a power management integrated circuit (PMIC) that controls various voltages or currents to be supplied. : Power Management IC).
소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 부재(CBL)를 통해 회로적으로 연결될 수 있다. 여기서, 연결 부재(CBL)는, 일 예로, 가요성 인쇄 회로(FPC: Flexible Printed Circuit), 가요성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다. The source printed circuit board (SPCB) and the control printed circuit board (CPCB) may be circuitly connected through at least one connecting member (CBL). Here, the connection member CBL may be, for example, a flexible printed circuit (FPC), a flexible flat cable (FFC), or the like.
하나 이상의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다. One or more source printed circuit boards (SPCBs) and control printed circuit boards (CPCBs) may be implemented as an integrated printed circuit board.
게이트 드라이버(GDR)가 GIP (Gate In Panel) 타입으로 구현된 경우, 게이트 드라이버(GDR)에 포함된 다수의 게이트 구동회로(GDC)는 패널(PNL)의 넌-액티브 영역(N/A) 상에 직접 형성될 수 있다. When the gate driver GDR is implemented as a GIP (Gate In Panel) type, the plurality of gate driving circuits GDC included in the gate driver GDR is on the non-active region N/A of the panel PNL. Can be formed directly on.
다수의 게이트 구동회로(GDC) 각각은 패널(PNL)에서의 액티브 영역(A/A)에 배치된 해당 게이트 라인(GL)으로 해당 스캔신호(SCAN)를 출력할 수 있다. Each of the plurality of gate driving circuits GDC may output the corresponding scan signal SCAN to the corresponding gate line GL disposed in the active area A/A in the panel PNL.
패널(PNL) 상에 배치된 다수의 게이트 구동회로(GDC)는, 넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들을 통해, 스캔신호 생성에 필요한 각종 신호(클럭신호, 하이 레벨 게이트 전압(VGH), 로우 레벨 게이트 전압(VGL), 스타트 신호(VST), 리셋 신호(RST) 등)를 공급받을 수 있다. The plurality of gate driving circuits GDC disposed on the panel PNL, through the gate driving related wirings arranged in the non-active region N/A, generate various signals (clock signal, high level) necessary for generating a scan signal. The gate voltage VGH, the low level gate voltage VGL, the start signal VST, the reset signal RST, etc. may be supplied.
넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들은, 다수의 게이트 구동회로(GDC)에 가장 인접하게 배치된 소스 측 회로필름(SF)과 전기적으로 연결될 수 있다. The gate driving-related wirings disposed in the non-active area N/A may be electrically connected to the source side circuit film SF disposed closest to the plurality of gate driving circuits GDC.
도 3은 본 발명의 실시예들에 따른 패널(PNL)이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.3 is a diagram illustrating the structure of a sub-pixel SP when the panel PNL according to embodiments of the present invention is an OLED (Organic Light Emitting Diode) panel.
도 3을 참조하면, OLED 패널인 패널(PNL)에서의 각 서브픽셀(SP)은, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 해당 데이터 라인(DL) 사이에 전기적으로 연결된 스위칭 트랜지스터(O-SWT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst) 등을 포함하여 구현될 수 있다. Referring to FIG. 3, each subpixel SP in the panel PNL which is an OLED panel includes an organic light emitting diode OLED, a driving transistor DRT driving the organic light emitting diode OLED, and a driving transistor ( The switching transistor O-SWT electrically connected between the first node N1 of the DRT and the corresponding data line DL, and between the first node N1 and the second node N2 of the driving transistor DRT. It may be implemented, including a storage capacitor (Cst) electrically connected to.
유기발광다이오드(OLED)는 애노드 전극, 유기발광층 및 캐소드 전극 등으로 이루어질 수 있다. The organic light emitting diode (OLED) may be formed of an anode electrode, an organic light emitting layer and a cathode electrode.
도 3의 회로 예시에 따르면, 유기발광다이오드(OLED)의 애노드 전극(픽셀전극이라고도 함)은 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 유기발광다이오드(OLED)의 캐소드 전극(공통전극이라고도 함)에는 기저전압(EVSS)이 인가될 수 있다. According to the circuit example of FIG. 3, the anode electrode (also referred to as a pixel electrode) of the organic light emitting diode OLED may be electrically connected to the second node N2 of the driving transistor DRT. A ground voltage (EVSS) may be applied to the cathode electrode (also referred to as a common electrode) of the organic light emitting diode (OLED).
여기서, 기저전압(EVSS)은, 일 예로, 그라운드 전압이거나 그라운드 전압보다 높거나 낮은 전압일 수 있다. 또한, 기저전압(EVSS)은 구동상태에 따라 가변될 수 있다. 예를 들어, 영상 구동 시 기저전압(EVSS)과 센싱 구동 시 기저전압(EVSS)은 서로 다르게 설정될 수 있다. Here, the ground voltage EVSS may be, for example, a ground voltage or a voltage higher or lower than the ground voltage. In addition, the ground voltage EVSS may vary depending on the driving state. For example, a base voltage (EVSS) when driving an image and a base voltage (EVSS) when driving a sensing may be set differently.
구동 트랜지스터(DRT)는 유기발광다이오드(OLED)로 구동전류를 공급해줌으로써 유기발광다이오드(OLED)를 구동해준다. The driving transistor DRT drives the organic light emitting diode OLED by supplying a driving current to the organic light emitting diode OLED.
구동 트랜지스터(DRT)는 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다. The driving transistor DRT may include a first node N1, a second node N2, a third node N3, and the like.
구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드일 수 있으며, 스위칭 트랜지스터(O-SWT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 소스 노드 또는 드레인 노드일 수 있으며, 유기발광다이오드(OLED)의 애노드 전극(또는 캐소드 전극)과 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 드레인 노드 또는 소스 노드일 수 있으며, 구동전압(EVDD)이 인가될 수 있고, 구동전압(EVDD)을 공급하는 구동전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있다. The first node N1 of the driving transistor DRT may be a gate node, and may be electrically connected to a source node or a drain node of the switching transistor O-SWT. The second node N2 of the driving transistor DRT may be a source node or a drain node, and may be electrically connected to an anode electrode (or cathode electrode) of the organic light emitting diode (OLED). The third node N3 of the driving transistor DRT may be a drain node or a source node, a driving voltage EVDD may be applied, and a driving voltage line (DVL) that supplies the driving voltage EVDD ).
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되어, 영상 신호 전압에 해당하는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 (또는 정해진 시간) 동안 유지해줄 수 있다. The storage capacitor Cst is electrically connected between the first node N1 and the second node N2 of the driving transistor DRT to perform a data voltage Vdata corresponding to the image signal voltage or a voltage corresponding thereto. It can be maintained for a frame time (or a fixed time).
스위칭 트랜지스터(O-SWT)의 드레인 노드 또는 소스 노드는 해당 데이터 라인(DL)에 전기적으로 연결되고, 스위칭 트랜지스터(O-SWT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)에 전기적으로 연결되고, 스위칭 트랜지스터(O-SWT)의 게이트 노드는 해당 게이트 라인과 전기적으로 연결되어 스캔신호(SCAN)를 인가 받을 수 있다. The drain node or source node of the switching transistor O-SWT is electrically connected to the corresponding data line DL, and the source node or drain node of the switching transistor O-SWT is the first node of the driving transistor DRT ( N1), and the gate node of the switching transistor O-SWT is electrically connected to the corresponding gate line to receive the scan signal SCAN.
스위칭 트랜지스터(O-SWT)는 해당 게이트 라인을 통해 스캔신호(SCAN)를 게이트 노드로 인가 받아 온-오프가 제어될 수 있다. The switching transistor O-SWT may receive the scan signal SCAN through the corresponding gate line to the gate node, so that on-off may be controlled.
이러한 스위칭 트랜지스터(O-SWT)는 스캔신호(SCAN)에 의해 턴-온 되어 해당 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다. The switching transistor O-SWT is turned on by the scan signal SCAN to transfer the data voltage Vdata supplied from the corresponding data line DL to the first node N1 of the driving transistor DRT. Can.
한편, 스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다. Meanwhile, the storage capacitor Cst is not a parasitic capacitor (eg, Cgs, Cgd) that is an internal capacitor existing between the first node N1 and the second node N2 of the driving transistor DRT. , May be an external capacitor intentionally designed outside the driving transistor DRT.
구동 트랜지스터(DRT) 및 스위칭 트랜지스터(O-SWT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. Each of the driving transistor DRT and the switching transistor O-SWT may be an n-type transistor or a p-type transistor.
도 3에 예시된 각 서브픽셀 구조는 2T(Transistor) 1C (Capacitor) 구조로서, 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다. Each sub-pixel structure illustrated in FIG. 3 is a 2T (Transistor) 1C (Capacitor) structure, and is only an example for description, and further includes one or more transistors, or in some cases, one or more capacitors. It might be. Alternatively, each of the plurality of subpixels may have the same structure, and some of the plurality of subpixels may have a different structure.
도 4는 본 발명의 실시예들에 따른 패널(PNL)이 LCD (Liquid Crystal Display) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.4 is a diagram illustrating the structure of a subpixel SP when the panel PNL according to embodiments of the present invention is a liquid crystal display (LCD) panel.
도 4를 참조하면, LCD 패널인 패널(PNL)에서의 각 서브픽셀(SP)은 픽셀전극(PXL) 및 스위칭 트랜지스터(L-SWT) 등을 포함할 수 있다. Referring to FIG. 4, each subpixel SP in the panel PNL which is an LCD panel may include a pixel electrode PXL, a switching transistor L-SWT, and the like.
스위칭 트랜지스터(L-SWT)는, 스캔신호(SCAN)에 의해 제어되며, 데이터 라인(DL)과 픽셀전극(PXL) 사이에 전기적으로 연결될 수 있다. The switching transistor L-SWT is controlled by the scan signal SCAN and may be electrically connected between the data line DL and the pixel electrode PXL.
스위칭 트랜지스터(L-SWT)는 스캔신호(SCAN)에 의해 턴-온 되어, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 픽셀전극(PXL)에 전달해준다. 데이터전압(Vdata)이 인가된 픽셀전극(PXL)은 공통전압이 인가되는 공통전극(COM)과 전계를 형성할 수 있다. 즉, 픽셀전극(PXL)과 공통전극(COM) 사이에 캐패시터 (스토리지 캐패시터)가 형성될 수 있다. The switching transistor L-SWT is turned on by the scan signal SCAN to transfer the data voltage Vdata supplied from the data line DL to the pixel electrode PXL. The pixel electrode PXL to which the data voltage Vdata is applied may form an electric field with the common electrode COM to which the common voltage is applied. That is, a capacitor (storage capacitor) may be formed between the pixel electrode PXL and the common electrode COM.
도 5는 본 발명의 실시예들에 따른 패널(PNL)에 배치된 게이트 구동회로(GDC)를 개략적으로 나타낸 도면이다.5 is a diagram schematically illustrating a gate driving circuit GDC disposed in a panel PNL according to embodiments of the present invention.
도 5를 참조하면, 각 게이트 구동회로(GDC)는 풀-업 트랜지스터(Tup), 풀-다운 트랜지스터(Tdown) 및 제어 스위치 회로(CSC) 등을 포함할 수 있다. Referring to FIG. 5, each gate driving circuit GDC may include a pull-up transistor Tup, a pull-down transistor Tdown, and a control switch circuit CSC.
제어 스위치 회로(CSC)는 풀-업 트랜지스터(Tup)의 게이트 노드에 해당하는 Q 노드의 전압과, 풀-다운 트랜지스터(Tdown)의 게이트 노드에 해당하는 QB 노드의 전압을 제어하는 회로로서, 여러 개의 스위치(트랜지스터)를 포함할 수 있다. The control switch circuit (CSC) corresponds to the gate node of the pull-up transistor (Tup) As a circuit for controlling the voltage of the Q node and the voltage of the QB node corresponding to the gate node of the pull-down transistor Tdown, a plurality of switches (transistors) may be included.
풀-업 트랜지스터(Tup)는 게이트 신호 출력 노드(Nout)를 통해 게이트 라인(GL)으로 제1 레벨 전압(예: 하이 레벨 전압(VGH))에 해당하는 게이트 신호(Vgate)를 공급하는 트랜지스터이다. 풀-다운 트랜지스터(Tdown)는 게이트 신호 출력 노드(Nout)를 통해 게이트 라인(GL)으로 제2 레벨 전압(예: 로우 레벨 전압(VGL))에 해당하는 게이트 신호(Vgate)를 공급하는 트랜지스터이다. 풀-업 트랜지스터(Tup)와 풀-다운 트랜지스터(Tdown)는 서로 다른 타이밍에 턴-온 될 수 있다.The pull-up transistor Tup is a transistor that supplies the gate signal Vgate corresponding to the first level voltage (eg, the high level voltage VGH) to the gate line GL through the gate signal output node Nout. . The pull-down transistor Tdown is a transistor that supplies a gate signal Vgate corresponding to a second level voltage (eg, a low level voltage VGL) to the gate line GL through the gate signal output node Nout. . The pull-up transistor Tup and the pull-down transistor Tdown may be turned on at different timings.
풀-업 트랜지스터(Tup)는, 클럭신호(CLK)가 인가되는 클럭신호 인가 노드(Nclk)와 게이트 라인(GL)에 전기적으로 연결된 게이트 신호 출력 노드(Nout) 사이에 전기적으로 연결되고, Q 노드의 전압에 의해 턴 온 또는 턴 오프 된다. The pull-up transistor Tup is electrically connected between a clock signal applying node Nclk to which the clock signal CLK is applied and a gate signal output node Nout electrically connected to the gate line GL, and a Q node It is turned on or off by the voltage of.
풀-업 트랜지스터(Tup)의 게이트 노드는 Q 노드에 전기적으로 연결된다. 풀-업 트랜지스터(Tup)의 드레인 노드 또는 소스 노드는 클럭신호 인가 노드(Nclk)에 전기적으로 연결된다. 풀-업 트랜지스터(Tup)의 소스 노드 또는 드레인 노드는 게이트 신호(Vgate)가 출력되는 게이트 신호 출력 노드(Nout)에 전기적으로 연결된다. The gate node of the pull-up transistor Tup is electrically connected to the Q node. The drain node or source node of the pull-up transistor Tup is electrically connected to the clock signal applying node Nclk. The source node or the drain node of the pull-up transistor Tup is electrically connected to the gate signal output node Nout from which the gate signal Vgate is output.
풀-업 트랜지스터(Tup)는, Q 노드의 전압에 의해 턴 온 되어, 클럭신호(CLK)의 하이 레벨 구간에서의 하이 레벨 전압(VGH)을 갖는 게이트 신호(Vgate)를 게이트 신호 출력 노드(Nout)로 출력한다. The pull-up transistor Tup is turned on by the voltage of the Q node, and the gate signal Vgate having the high level voltage VGH in the high level section of the clock signal CLK is gate signal output node Nout ).
게이트 신호 출력 노드(Nout)에 출력된 하이 레벨 전압(VGH)의 게이트 신호(Vgate)는 해당 게이트 라인(GL)에 공급된다. The gate signal Vgate of the high level voltage VGH output to the gate signal output node Nout is supplied to the corresponding gate line GL.
풀-다운 트랜지스터(Tdown)는, 게이트 신호 출력 노드(Nout)와 기저 전압 노드(Nvss) 사이에 전기적으로 연결되고, QB 노드의 전압에 의해 턴 온 또는 턴 오프 된다. The pull-down transistor Tdown is electrically connected between the gate signal output node Nout and the base voltage node Nvss, and is turned on or off by the voltage of the QB node.
풀-다운 트랜지스터(Tdown)의 게이트 노드는, QB 노드에 전기적으로 연결된다. 풀-다운 트랜지스터(Tdown)의 드레인 노드 또는 소스 노드는 기저 전압 노드(Nvss)에 전기적으로 연결되어 정 전압에 해당하는 기저 전압(VSS)을 인가받는다. 풀-다운 트랜지스터(Tdown)의 소스 노드 또는 드레인 노드는, 게이트 신호(Vgate)가 출력되는 게이트 신호 출력 노드(Nout)에 전기적으로 연결된다. The gate node of the pull-down transistor Tdown is electrically connected to the QB node. The drain node or the source node of the pull-down transistor Tdown is electrically connected to the ground voltage node Nvss to receive a ground voltage VSS corresponding to the constant voltage. The source node or the drain node of the pull-down transistor Tdown is electrically connected to the gate signal output node Nout from which the gate signal Vgate is output.
풀-다운 트랜지스터(Tdown)는, QB 노드의 전압에 의해 턴 온 되어, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)를 게이트 신호 출력 노드(Nout)로 출력한다. 이에 따라, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)는 게이트 신호 출력 노드(Nout)를 통해 해당 게이트 라인(GL)으로 공급될 수 있다. 여기서, 로우 레벨 전압(VGL)의 게이트 신호(Vgate)는, 일 예로, 기저 전압(VSS)일 수 있다. The pull-down transistor Tdown is turned on by the voltage of the QB node, and outputs the gate signal Vgate of the low level voltage VGL to the gate signal output node Nout. Accordingly, the gate signal Vgate of the low level voltage VGL may be supplied to the corresponding gate line GL through the gate signal output node Nout. Here, the gate signal Vgate of the low level voltage VGL may be, for example, a base voltage VSS.
한편, 제어 스위치 회로(CSC)는, 둘 이상의 트랜지스터 등으로 구성될 수 있으며, Q 노드, QB 노드, 세트 노드(S, 스타트 노드라고도 함), 리셋 노드(R) 등의 주요 노드가 있다. 경우에 따라서, 제어 스위치 회로(CSC)는 구동전압(VDD) 등의 각종 전압이 입력되는 입력 노드 등이 더 있을 수 있다. On the other hand, the control switch circuit (CSC) may be composed of two or more transistors, and has a main node such as a Q node, a QB node, a set node (also referred to as S, start node), and a reset node (R). In some cases, the control switch circuit CSC may further include an input node to which various voltages such as a driving voltage VDD are input.
제어 스위치 회로(CSC)에서, Q 노드는 풀-업 트랜지스터(Tup)의 게이트 노드와 전기적으로 연결되고, 충전과 방전이 반복된다. In the control switch circuit CSC, the Q node is electrically connected to the gate node of the pull-up transistor Tup, and charging and discharging are repeated.
제어 스위치 회로(CSC)에서, QB 노드는 풀-다운 트랜지스터(Tdown)의 게이트 노드와 전기적으로 연결되고, 충전과 방전이 반복된다. In the control switch circuit (CSC), the QB node is electrically connected to the gate node of the pull-down transistor Tdown, and charging and discharging are repeated.
제어 스위치 회로(CSC)에서, 세트 노드(S)는 해당 게이트 구동회로(GDC)의 게이트 구동의 시작을 지시하기 위한 세트 신호(SET)를 인가 받는다. In the control switch circuit CSC, the set node S is applied with a set signal SET for instructing the start of gate driving of the corresponding gate driving circuit GDC.
여기서, 세트 노드(S)에 인가되는 세트 신호(SET)는 게이트 드라이버(GDR)의 외부에서 입력되는 스타트 신호(VST)일 수도 있고, 현재의 게이트 구동회로(GD)보다 앞선 이전 스테이지(stage)의 게이트 구동 회로(GDC)에서 출력된 게이트 신호(Vgate)가 피드백 된 신호(캐리 신호)일 수도 있다. Here, the set signal SET applied to the set node S may be a start signal VST input from the outside of the gate driver GDR, or a stage preceding the current gate driving circuit GD. The gate signal Vgate output from the gate driving circuit GDC may be a feedback signal (carry signal).
제어 스위치 회로(CSC)에서 리셋 노드(R)에 인가되는 리셋 신호(RST)는 모든 스테이지의 게이트 구동회로들(GDC)을 동시에 초기화하기 위한 리셋 신호일 수도 있고, 다른 스테이지(이전 또는 이후 스테이지)로부터 입력된 캐리 신호일 수 있다.The reset signal RST applied to the reset node R in the control switch circuit CSC may be a reset signal for simultaneously initializing the gate driving circuits GDC of all stages, or from other stages (previous or subsequent stages). It may be an input carry signal.
제어 스위치 회로(CSC)는 세트 신호(SET)에 응답하여 Q 노드를 충전하고, 리셋 신호(RST)에 응답하여 Q 노드를 방전한다. 제어 스위치 회로(CSC)는 Q 노드와 QB 노드 각각을 서로 다른 타이밍에 충전 또는 방전시키기 위하여 인버터 회로를 포함할 수 있다. The control switch circuit CSC charges the Q node in response to the set signal SET, and discharges the Q node in response to the reset signal RST. The control switch circuit (CSC) may include an inverter circuit to charge or discharge each of the Q node and the QB node at different timings.
도 3에 도시된 바와 같이, OLED 패널에 해당하는 패널(PNL)의 액티브 영역(A/A) 내 다수의 서브픽셀(SP) 각각에는 구동 트랜지스터(DRT) 및 스위칭 트랜지스터(O-SWT)가 배치될 수 있다. As shown in FIG. 3, a driving transistor DRT and a switching transistor O-SWT are disposed in each of the plurality of subpixels SP in the active area A/A of the panel PNL corresponding to the OLED panel. Can be.
도 4에 도시된 바와 같이, LCD 패널에 해당하는 패널(PNL)의 액티브 영역(A/A) 내 다수의 서브픽셀(SP) 각각에는 스위칭 트랜지스터(L-SWT)가 배치될 수 있다. As shown in FIG. 4, a switching transistor L-SWT may be disposed in each of the plurality of subpixels SP in the active area A/A of the panel PNL corresponding to the LCD panel.
이와 같이, OLED 패널 또는 LCD 패널 등일 수 있는 패널(PNL)의 액티브 영역(A/A) 내 다수의 서브픽셀(SP) 각각의 영역에는 트랜지스터(DRT, O-SWT, L-SWT)가 배치될 수 있다. In this way, transistors DRT, O-SWT, and L-SWT are disposed in each of the plurality of subpixels SP in the active area A/A of the panel PNL, which may be an OLED panel or an LCD panel. Can.
또한, 도 2에 도시된 바와 같이, 게이트 구동회로(GDC)가 GIP 타입으로 구현된 경우, 즉, 게이트 구동회로(GDC)가 패널(PNL)에 내장되는 경우, 도 5와 같은 게이트 구동회로(GDC)를 구성하는 각종 트랜지스터(Tup, Tdown, CSC 내부의 트랜지스터들)이 패널(PNL)의 액티브 영역(A/A)의 외곽 영역인 넌-액티브 영역(N/A)에 배치될 수 있다.In addition, as shown in FIG. 2, when the gate driving circuit GDC is implemented in a GIP type, that is, when the gate driving circuit GDC is embedded in the panel PNL, the gate driving circuit shown in FIG. 5 ( The various transistors (Tup, Tdown, and transistors inside the CSC) constituting the GDC may be disposed in the non-active region N/A, which is an outer region of the active region A/A of the panel PNL.
한편, 패널(PNL)의 액티브 영역(A/A) 또는 넌-액티브 영역(N/A)에 배치되는 트랜지스터(TR)를 플렉서블(Flexible) 기판 등 열에 취약한 구성 상에 형성하기 위해서는 고품위의 저온 소자 제작이 필요하다. 이에, 아래에서는, 저온 소자 제작이 가능한 트랜지스터(TR)의 구조를 설명한다.On the other hand, in order to form a transistor TR disposed in the active area (A/A) or non-active area (N/A) of the panel PNL on a heat-sensitive configuration such as a flexible substrate, a high-quality low-temperature device Production is required. Accordingly, the structure of the transistor TR capable of manufacturing a low-temperature device will be described below.
본 발명의 실시예들에 따른 트랜지스터(TR)는 기판 상에 배치되고, 서로 이격된 제1 액티브 패턴과 제2 액티브 패턴 및 상기 제1 및 제2 액티브 패턴 사이에 배치된 제3 액티브층 패턴을 포함하는 액티브층, 액티브층 상에 배치된 게이트 절연막, 게이트 절연막 상에 배치되고, 액티브층과 중첩된 게이트 전극, 게이트 전극 상에 배치된 절연막 및 절연막 상에 배치되고, 액티브층과 전기적으로 연결되되, 서로 이격되는 소스 전극 및 드레인 전극을 포함하고, 제1 및 제2 액티브 패턴의 결정립도(Grain Size)는 제3 액티브 패턴의 결정립도보다 작을 수 있다.The transistor TR according to embodiments of the present invention is disposed on a substrate, and the first active pattern and the second active pattern spaced apart from each other and the third active layer pattern disposed between the first and second active patterns It includes an active layer, a gate insulating film disposed on the active layer, a gate electrode disposed on the gate insulating film, overlapping the active layer, disposed on the insulating film and insulating film disposed on the gate electrode, and electrically connected to the active layer. , A source electrode and a drain electrode spaced apart from each other, and the grain sizes of the first and second active patterns may be smaller than those of the third active pattern.
여기서, 제1 내지 제3 액티브 패턴들의 결정립도는 제1 내지 제3 액티브 패턴 각각의 결정(Grain)의 평균 크기를 의미한다.Here, the grain size of the first to third active patterns refers to an average size of each grain of the first to third active patterns.
이와 같이, 간략하게 설명한 트랜지스터(TR) 구조에 대하여, 여러 도면들을 참조하여 더욱 상세하게 설명한다.As described above, the briefly described transistor TR structure will be described in more detail with reference to various drawings.
도 6은 본 발명의 실시예에 따른 트랜지스터를 도시한 도면이다. 도 7은 본 발명의 실시예에 따른 트랜지스터의 일부 영역을 구체화한 도면이다.6 is a diagram illustrating a transistor according to an embodiment of the present invention. 7 is a view illustrating a specific region of a transistor according to an embodiment of the present invention.
먼저, 도 6을 참조하면, 본 발명의 실시예에 따른 트랜지스터(TR)는 액티브층(ACT), 게이트 전극(GATE), 소스 전극(S) 및 드레인 전극(D)을 포함한다.First, referring to FIG. 6, the transistor TR according to an embodiment of the present invention includes an active layer ACT, a gate electrode GATE, a source electrode S, and a drain electrode D.
구체적으로, 기판(SUB) 상에 제1 절연막(INS1)이 배치될 수 있다. 도 6에서는 제1 절연막(INS1)이 단일층인 구성을 도시하였으나, 본 발명은 이에 한정되지 않다. 예를 들면, 제1 절연막(INS1)은 다중층으로 이루어질 수 있다. Specifically, the first insulating layer INS1 may be disposed on the substrate SUB. In FIG. 6, although the first insulating layer INS1 has a single layer, the present invention is not limited thereto. For example, the first insulating layer INS1 may be formed of multiple layers.
제1 절연막(INS1) 상에는 액티브층(ACT)이 배치될 수 있다.The active layer ACT may be disposed on the first insulating layer INS1.
액티브층(ACT)은 제1 액티브 패턴(ACT1), 제2 액티브 패턴(ACT2) 및 제3 액티브 패턴(ACT3)을 포함할 수 있다.The active layer ACT may include a first active pattern ACT1, a second active pattern ACT2, and a third active pattern ACT3.
여기서, 제1 및 제2 액티브 패턴(ACT1, ACT2)은 서로 이격될 수 있다. 그리고, 제3 액티브 패턴(ACT3)은 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2) 사이에 배치될 수 있다.Here, the first and second active patterns ACT1 and ACT2 may be spaced apart from each other. In addition, the third active pattern ACT3 may be disposed between the first active pattern ACT1 and the second active pattern ACT2.
이에, 제3 액티브 패턴(ACT3)의 일 측은 제1 액티브 패턴(ACT1)과 접촉하고, 제3 액티브 패턴(ACT3)의 타 측은 제2 액티브 패턴(ACT2)과 접촉할 수 있다.Accordingly, one side of the third active pattern ACT3 may contact the first active pattern ACT1 and the other side of the third active pattern ACT3 may contact the second active pattern ACT2.
제1 액티브 패턴(ACT1)의 높이(H1), 제2 액티브 패턴(ACT2)의 높이(H2) 및 제3 액티브 패턴(ACT3)의 높이(H3)는 서로 대응될 수 있다. 이를 통해, 액티브층(ACT)의 표면은 평탄하게 이루어질 수 있다. 여기서, 제1 액티브 패턴(ACT1)의 높이(H1), 제2 액티브 패턴(ACT2)의 높이(H2) 및 제3 액티브 패턴(ACT3)의 높이(H3)는 기판(SUB)과 수직한 방향을 기준으로 한 최대 길이일 수 있다.The height H1 of the first active pattern ACT1, the height H2 of the second active pattern ACT2, and the height H3 of the third active pattern ACT3 may correspond to each other. Through this, the surface of the active layer ACT may be made flat. Here, the height H1 of the first active pattern ACT1, the height H2 of the second active pattern ACT2, and the height H3 of the third active pattern ACT3 are perpendicular to the substrate SUB. It may be a maximum length based on the reference.
액티브층(ACT) 상에는 게이트 절연막(GI)이 배치될 수 있다. A gate insulating layer GI may be disposed on the active layer ACT.
게이트 절연막(GI) 상에는 게이트 전극(GATE)이 배치될 수 있다. A gate electrode GATE may be disposed on the gate insulating layer GI.
게이트 전극(GATE)은 액티브층(ACT)과 중첩될 수 있다. 구체적으로, 게이트 전극(GATE)은 액티브층(ACT)의 제3 액티브 패턴(ACT3)과 중첩될 수 있다.The gate electrode GATE may overlap the active layer ACT. Specifically, the gate electrode GATE may overlap the third active pattern ACT3 of the active layer ACT.
액티브층(ACT)은 채널 영역을 구비할 수 있다. The active layer ACT may include a channel region.
액티브층(ACT)의 채널 영역은, 액티브층(ACT)이 게이트 전극(GATE)과 중첩되는 영역일 수 있다. The channel region of the active layer ACT may be a region where the active layer ACT overlaps the gate electrode GATE.
즉, 본 발명의 실시예에서, 액티브층(ACT)의 채널 영역은 제3 액티브 패턴(ACT3)에 포함될 수 있다. That is, in an embodiment of the present invention, the channel region of the active layer ACT may be included in the third active pattern ACT3.
한편, 채널 영역의 길이(L)는 제3 액티브 패턴(ACT3)의 폭에 해당할 수 있다. 구체적으로, 채널 영역의 길이(L)는 제3 액티브 패턴(ACT3)의 폭에 대응될 수 있다. 여기서, 제3 액티브 패턴(ACT3)의 폭은 기판(SUB)과 수평한 방향을 기준으로 한 제3 액티브 패턴(ACT3)의 최대 길이일 수 있다.Meanwhile, the length L of the channel region may correspond to the width of the third active pattern ACT3. Specifically, the length L of the channel region may correspond to the width of the third active pattern ACT3. Here, the width of the third active pattern ACT3 may be the maximum length of the third active pattern ACT3 based on the horizontal direction with respect to the substrate SUB.
게이트 전극(GATE) 상에는 제2 절연막(INS2)이 배치될 수 있다. The second insulating layer INS2 may be disposed on the gate electrode GATE.
제2 절연막(INS2) 상에는 소스 전극(S)과 드레인 전극(D)이 서로 이격되어 배치될 수 있다.The source electrode S and the drain electrode D may be spaced apart from each other on the second insulating layer INS2.
소스 전극(S)은 게이트 절연막(GI)과 제2 절연막(INS2)에 구비된 제1 홀(HOL1)을 통해 액티브층(ACT)의 제1 액티브 패턴(ACT1)과 전기적으로 연결될 수 있다. 그리고, 드레인 전극(D)은 게이트 절연막(GI)과 제2 절연막(INS2)에 구비된 제2 홀(HOL2)을 통해 액티브층(ACT)의 제2 액티브 패턴(ACT2)과 전기적으로 연결될 수 있다.The source electrode S may be electrically connected to the first active pattern ACT1 of the active layer ACT through the first hole HOL1 provided in the gate insulating layer GI and the second insulating layer INS2. In addition, the drain electrode D may be electrically connected to the second active pattern ACT2 of the active layer ACT through the second hole HOL2 provided in the gate insulating layer GI and the second insulating layer INS2. .
한편, 도 6에서는 소스 전극(S)이 제1 액티브 패턴(ACT1)과 연결되고, 드레인 전극(D)이 제2 액티브 패턴(ACT2)과 연결되는 구성을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. Meanwhile, FIG. 6 illustrates a configuration in which the source electrode S is connected to the first active pattern ACT1 and the drain electrode D is connected to the second active pattern ACT2, but the present invention is not limited thereto. no.
예를 들면, 소스 전극(S)이 제2 액티브 패턴(ACT2)과 연결되고, 드레인 전극(D)이 제1 액티브 패턴(ACT1)과 연결될 수도 있다. 다만, 후술하는 설명에서는 설명의 편의를 위하여, 소스 전극(S)이 제1 액티브 패턴(ACT1)에 연결되고, 드레인 전극(D)이 제2 액티브 패턴(ACT2)에 연결되는 구성을 중심으로 설명한다.For example, the source electrode S may be connected to the second active pattern ACT2, and the drain electrode D may be connected to the first active pattern ACT1. However, in the following description, for convenience of description, the description mainly focuses on a configuration in which the source electrode S is connected to the first active pattern ACT1 and the drain electrode D is connected to the second active pattern ACT2. do.
한편, 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2)은 불순물로 도핑될 수 있다.Meanwhile, the first active pattern ACT1 and the second active pattern ACT2 may be doped with impurities.
여기서, 불순물은 최외각 전자의 개수가 3개인 원소이거나, 최외각 전자의 개수가 5개인 원소일 수 있다.Here, the impurity may be an element having three outermost electrons or an element having five outermost electrons.
예를 들면, 제1 및 제2 액티브 패턴(ACT1, ACT2)에는 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등 최외각 전자가 3개인 원소가 도핑 되거나, 은(Ag), 인(P), 비소(As), 안티몬(Sb) 등 최외각 전자가 5개인 원소가 도핑될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.For example, the first and second active patterns ACT1 and ACT2 are doped with elements having three outermost electrons, such as boron (B), aluminum (Al), gallium (Ga), and indium (In), or silver ( Ag), phosphorus (P), arsenic (As), antimony (Sb), such as the outermost five elements may be doped, but the present invention is not limited thereto.
그리고, 제1 및 제2 액티브 패턴(ACT1, ACT2)은 비정질 실리콘(a-Si)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.In addition, the first and second active patterns ACT1 and ACT2 may be amorphous silicon (a-Si), but the present invention is not limited thereto.
이와 같이, 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2)이 불순물로 도핑됨으로써, 소스 전극(S) 및 드레인 전극(D) 각각과 접촉되는 액티브층(ACT)의 제1 및 제2 액티브 패턴(ACT1, ACT2)의 전도도가 증가될 수 있다.In this way, the first and second active patterns ACT1 and ACT2 are doped with impurities, so that the first and second active layers ACT contacting the source electrode S and the drain electrode D, respectively. The conductivity of the active patterns ACT1 and ACT2 may be increased.
그리고, 제3 액티브 패턴(ACT3)은 제1 및 제2 액티브패턴(ACT1, ACT2)과 다르게 불순물로 도핑되지 않은 영역일 수 있다.In addition, unlike the first and second active patterns ACT1 and ACT2, the third active pattern ACT3 may be a region not doped with impurities.
이러한 액티브층(ACT)의 제1 내지 제3 액티브 패턴(ACT1, ACT2, ACT3)은 모두 결정화된 상태일 수 있다.All of the first to third active patterns ACT1, ACT2, and ACT3 of the active layer ACT may be in a crystallized state.
즉, 제1 및 제2 액티브 패턴(ACT1, ACT2)은 도핑된 상태이면서 결정화된 상태일 수 있다. 그리고, 제3 액티브 패턴(ACT3)은 결정화된 상태일 수 있다.That is, the first and second active patterns ACT1 and ACT2 may be doped and crystallized. In addition, the third active pattern ACT3 may be in a crystallized state.
이로 인해, 제1 및 제2 액티브 패턴(ACT1, ACT2)과 제3 액티브 패턴(ACT3)의 결정립도는 상이할 수 있다. For this reason, the crystallinity of the first and second active patterns ACT1 and ACT2 and the third active pattern ACT3 may be different.
구체적으로, 도 7을 참조하면, 제1 및 제2 액티브 패턴(ACT1, ACT2)의 결정립도는 제3 액티브 패턴(ACT3)의 결정립도와 상이할 수 있다. Specifically, referring to FIG. 7, the crystallinity of the first and second active patterns ACT1 and ACT2 may be different from that of the third active pattern ACT3.
제1 및 제2 액티브 패턴(ACT1, ACT2)의 결정립도는 제3 액티브 패턴(ACT3)의 결정립도보다 작을 수 있다.The crystallinity of the first and second active patterns ACT1 and ACT2 may be smaller than that of the third active pattern ACT3.
한편, 도 6과 도 7에서는 제3 액티브 패턴(ACT3)의 전체와 게이트 전극(GATE)이 중첩되는 구성을 설명하였으나, 본 발명이 이에 한정되는 것은 아니다.Meanwhile, in FIGS. 6 and 7, a configuration in which the entire third active pattern ACT3 overlaps with the gate electrode GATE is described, but the present invention is not limited thereto.
도 8은 다른 실시예에 따른 트랜지스터를 도시한 도면이다.8 is a diagram illustrating a transistor according to another embodiment.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.In the following description, the contents (configuration, effects, etc.) that overlap with the above-described embodiments may be omitted.
도 8을 참조하면, 제3 액티브 패턴(ACT3)은 제1 영역(A1), 제2 영역(A2) 및 제3 영역(A3)을 포함할 수 있다. Referring to FIG. 8, the third active pattern ACT3 may include a first area A1, a second area A2, and a third area A3.
여기서, 제1 영역(A1)은 제2 영역(A2)과 제3 영역(A3) 사이에 배치될 수 있다. 다른 측면으로, 제1 영역(A1)은 게이트 전극(GATE)과 중첩되는 영역이고, 제2 영역(A2)과 제3 영역(A3) 각각은 게이트 전극(GATE)과 미 중첩되는 영역일 수 있다.Here, the first region A1 may be disposed between the second region A2 and the third region A3. In another aspect, the first region A1 is a region overlapping the gate electrode GATE, and each of the second region A2 and the third region A3 may be a region not overlapping with the gate electrode GATE. .
도 8에서 액티브층(ACT)은 트랜지스터(TR) 구동 시, 채널 영역을 구비할 수 있다. In FIG. 8, the active layer ACT may include a channel region when driving the transistor TR.
액티브층(ACT)의 채널 영역은 액티브층(ACT)이 게이트 전극(GATE)과 중첩되는 영역에 포함될 수 있다.The channel region of the active layer ACT may be included in the region where the active layer ACT overlaps the gate electrode GATE.
즉, 본 발명의 다른 실시예에서, 액티브층(ACT)의 채널 영역은 제3 액티브 패턴(ACT3)의 제1 영역(A1)에 포함될 수 있다. That is, in another embodiment of the present invention, the channel region of the active layer ACT may be included in the first region A1 of the third active pattern ACT3.
예를 들면, 채널 영역은 제3 액티브 패턴(ACT3)의 제1 영역(A1)의 상부에 형성될 수 있다. 제1 영역(A1)의 상부는 게이트 절연막(GI)과 인접한 영역일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.For example, the channel region may be formed on the first region A1 of the third active pattern ACT3. The upper portion of the first region A1 may be a region adjacent to the gate insulating layer GI, but the present invention is not limited thereto.
한편, 채널 영역의 길이(L)는 제3 액티브 패턴(ACT3)의 제1 영역(A1)의 폭에 해당할 수 있다. 여기서, 제3 액티브 패턴(ACT3)의 제1 영역(A1)의 폭은 기판(SUB)과 수평한 방향을 기준으로 한 제3 액티브 패턴(ACT3) 제1 영역(A1)의 길이일 수 있다.Meanwhile, the length L of the channel region may correspond to the width of the first region A1 of the third active pattern ACT3. Here, the width of the first region A1 of the third active pattern ACT3 may be the length of the first region A1 of the third active pattern ACT3 based on the direction horizontal to the substrate SUB.
여기서, 제2 영역(A2)과 제3 영역(A3) 각각은 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2)과 다르게 불순물로 도핑되지 않은 영역일 수 있다.Here, each of the second region A2 and the third region A3 may be a region that is not doped with impurities, unlike the first active pattern ACT1 and the second active pattern ACT2.
즉, 제2 영역(A2)과 제3 영역(A3)은 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2)에 비해 캐리어 밀도가 낮을 수 있다.That is, the second region A2 and the third region A3 may have a lower carrier density than the first active pattern ACT1 and the second active pattern ACT2.
한편, 초고해상도 패널(PNL) 제작을 위해서는 짧은 길이의 채널 영역을 갖는 액티브층(ACT)을 포함한 트랜지스터(TR)가 필요하다. On the other hand, a transistor TR including an active layer ACT having a short-length channel region is required to manufacture an ultra-high resolution panel PNL.
그러나, 채널 영역의 길이가 짧아질수록 트랜지스터(TR)의 내부 전계가 증가하면서, 트랜지스터(TR)의 오프 전류(또는 누설 전류)가 증가하는 문제 발생하였다.However, as the length of the channel region becomes shorter, the internal electric field of the transistor TR increases and an off current (or leakage current) of the transistor TR increases.
구체적으로, 채널 영역의 길이가 짧은 액티브층(ACT)을 갖는 트랜지스터(TR)는 오프(off) 상태에서 액티브층(ACT)의 제1 액티브 패턴(ACT1) 또는 제2 액티브 패턴(ACT2)에서 채널 영역 방향으로 흐르는 오프 전류가 발생할 수 있다.Specifically, the transistor TR having the active layer ACT having a short length of the channel region is channeled in the first active pattern ACT1 or the second active pattern ACT2 of the active layer ACT in an off state. An off current flowing in the region direction may occur.
이에, 액티브층(ACT)의 제1 액티브 패턴(ACT1)과 제1 영역(A1) 및 제2 액티브 패턴(ACT2)과 제1 영역(A2) 사이 각각에 LDD(Light Doped Drain) 영역을 형성하여 트랜지스터(TR)의 오프 전류를 감소시킬 수 있었으나, 도핑 공정이 추가되는 문제가 있다.Accordingly, an LDD (Light Doped Drain) region is formed between the first active pattern ACT1 and the first region A1 and the second active pattern ACT2 and the first region A2 of the active layer ACT, respectively. Although the off current of the transistor TR could be reduced, there is a problem that a doping process is added.
그러나, 본 발명의 다른 실시예에서는, 제1 액티브 패턴(ACT1)과 제1 영역(A1) 및 제2 액티브 패턴(ACT2)과 제1 영역(A2) 사이 각각에 도핑되지 않은 영역인 제2 영역(A2)과 제3 영역(A3)이 배치됨으로써, LDD 영역을 형성할 필요 없이 트랜지스터(TR)의 오프 전류를 감소시킬 수 있는 효과가 있다.However, in another embodiment of the present invention, the first active pattern ACT1 and the first region A1 and the second active pattern ACT2 and the first region A2 are regions that are not doped, respectively. By arranging (A2) and the third region (A3), it is possible to reduce the off current of the transistor TR without the need to form the LDD region.
다시 말해, 제2 영역(A2) 및 제3 영역(A3)의 캐리어 밀도가 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2)의 캐리어 밀도 보다 낮으므로, 제2 영역(A2) 및 제3 영역(A3)은 LDD 역할을 할 수 있다.In other words, since the carrier density of the second region A2 and the third region A3 is lower than the carrier density of the first active pattern ACT1 and the second active pattern ACT2, the second region A2 and the second The 3 area A3 may serve as an LDD.
따라서, 제2 영역(A2)과 제3 영역(A3)은 채널 영역을 포함하는 제1 영역(A1)과 제1 액티브 패턴(ACT1) 사이의 내부 전계 세기를 감소시킬 수 있고, 제1 영역(A1)과 제2 액티브 패턴(ACT2) 사이의 내부 전계 세기를 감소시킬 수 있다.Accordingly, the second region A2 and the third region A3 can reduce the internal electric field strength between the first region A1 and the first active pattern ACT1 including the channel region, and the first region ( It is possible to reduce the internal electric field strength between A1) and the second active pattern ACT2.
이에, 본 발명의 트랜지스터(TR)는 채널 영역의 길이가 짧아지더라도 트랜지스터(TR)의 내부 전계가 증가하는 것을 방지할 수 있으며, 오프 전류가 흐르는 것을 방지할 수 있는 효과가 있다.Accordingly, the transistor TR of the present invention can prevent an increase in the internal electric field of the transistor TR even if the length of the channel region is shortened, and has an effect of preventing an off current from flowing.
이어서, 도 9를 참조하여, 본 발명의 또 다른 실시예에 따른 트랜지스터 구조를 검토하면 다음과 같다.Next, referring to FIG. 9, the transistor structure according to another embodiment of the present invention will be described.
도 9는 본 발명의 또 다른 실시예에 따른 트랜지스터 구조를 도시한 도면이다. 9 is a view showing a transistor structure according to another embodiment of the present invention.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다.In the following description, the contents (configuration, effects, etc.) that overlap with the above-described embodiments may be omitted.
도 9를 참조하면, 제1 절연막(INS1) 상에 제1 액티브 패턴(ACT1) 및 제2 액티브 패턴(ACT2)이 서로 이격되도록 배치될 수 있다.Referring to FIG. 9, the first active pattern ACT1 and the second active pattern ACT2 may be disposed on the first insulating layer INS1 to be spaced apart from each other.
그리고, 제1 및 제2 액티브 패턴(ACT1, ACT2)이 배치된 제1 절연막(INS1) 상에 제3 액티브 패턴(ACT3)이 배치될 수 있다.In addition, the third active pattern ACT3 may be disposed on the first insulating layer INS1 on which the first and second active patterns ACT1 and ACT2 are disposed.
제3 액티브 패턴(ACT3)은 제1 및 제2 액티브 패턴(ACT1, ACT2) 사이데 배치된 제1 부분(P1)과, 제1 부분(P1)에서 연장되어 제1 액티브 패턴(ACT1) 상에 배치된 제2 부분(P2) 및 제1 부분(P1)에서 연장되어 제2 액티브 패턴(ACT2) 상에 배치된 제3 부분(P3)을 포함할 수 있다.The third active pattern ACT3 extends from the first portion P1 and the first portion P1 disposed between the first and second active patterns ACT1 and ACT2, and on the first active pattern ACT1. The second portion P2 and the third portion P3 extending from the first portion P1 may be disposed on the second active pattern ACT2.
제2 부분(P2)의 하면은 제1 액티브 패턴(ACT1)의 상면과 접촉될 수 있다. 그리고, 제3 부분(P3)의 하면은 제2 액티브 패턴(ACT2)의 상면과 접촉될 수 있다.The lower surface of the second portion P2 may contact the upper surface of the first active pattern ACT1. In addition, the lower surface of the third portion P3 may contact the upper surface of the second active pattern ACT2.
제1 내지 제3 부분(P1, P2, P3)의 결정립도는 제1 및 제2 액티브 패턴(ACT1, ACT2)의 결정립도보다 작을 수 있다.The crystallinity of the first to third portions P1, P2, and P3 may be smaller than that of the first and second active patterns ACT1 and ACT2.
한편, 제3 액티브 패턴(ACT3)의 높이는 제1 및 제2 액티브 패턴(ACT1, ACT2) 각각의 높이와 동일하거나 더 높을 수 있으나, 본 발명이 이에 한정되는 것은 아니다.Meanwhile, the height of the third active patterns ACT3 may be the same as or higher than the heights of the first and second active patterns ACT1 and ACT2, but the present invention is not limited thereto.
여기서, 제1 및 제2 액티브 패턴(ACT1, ACT2)은 결정화되고 불순물로 도핑될 수 있으나, 제3 액티브 패턴(ACT3)은 결정화될 수 있으나, 도핑되지 않을 수 있다. 즉, 제3 액티브 패턴(ACT3)의 제1 내지 제3 부분(P1, P2, P3)은 결정화된 상태이나 도핑되지 않은 상태일 수 있다.Here, the first and second active patterns ACT1 and ACT2 may be crystallized and doped with impurities, but the third active pattern ACT3 may be crystallized, but may not be doped. That is, the first to third portions P1, P2, and P3 of the third active pattern ACT3 may be in a crystallized state or a non-doped state.
제3 액티브 패턴(ACT3)의 표면 형상은 제1 및 제2 액티브 패턴(ACT1, ACT2)이 형성된 기판(SUB)의 표면 형상을 따를 수 있다.The surface shape of the third active pattern ACT3 may follow the surface shape of the substrate SUB on which the first and second active patterns ACT1 and ACT2 are formed.
즉, 제3 액티브 패턴(ACT3)은 서로 이격하여 배치된 제1 및 제2 액티브 패턴(ACT1, ACT2)에 의해 적어도 2개의 단차부(S)를 가질 수 있다. That is, the third active pattern ACT3 may have at least two stepped portions S by the first and second active patterns ACT1 and ACT2 disposed spaced apart from each other.
제3 액티브 패턴(ACTE)의 단차부(S)에서 제3 액티브 패턴(ACT3)의 두께(T2)는 단차부(S)를 제외한 나머지 영역에서의 제3 액티브 패턴(ACT3)의 두께(T1)보다 얇을 수 있다.The thickness T2 of the third active pattern ACT3 in the step S of the third active pattern ACTE is the thickness T1 of the third active pattern ACT3 in the remaining regions except for the step S It can be thinner.
다시 말해, 제3 액티브 패턴(ACT3)은 제1 및 제2 액티브 패턴(ACT1, ACT2) 각각의 끝 단과 중첩되는 영역에서 단차부(S)를 구비하고, 단차부(S)에서 제3 액티브 패턴(ACT3)의 두께(T2)는 단차부가 미 존재하는 영역에서의 제3 액티브 패턴(ACT3)의 두께(T1)보다 얇을 수 있다.In other words, the third active pattern ACT3 includes a step portion S in a region overlapping the end of each of the first and second active patterns ACT1 and ACT2, and the third active pattern in the step portion S The thickness T2 of (ACT3) may be thinner than the thickness T1 of the third active pattern ACT3 in the region where the step portion does not exist.
다만, 본 발명이 이에 한정되는 것은 아니며, 제3 액티브 패턴(ACT3)의 두께가 영역별로 대응되도록 형성될 수도 있다.However, the present invention is not limited thereto, and the third active pattern ACT3 may have a thickness corresponding to each region.
이러한, 액티브층(ACT) 상에는 게이트 절연막(GI)이 배치될 수 있다.The gate insulating layer GI may be disposed on the active layer ACT.
게이트 절연막(GI)의 표면 형상은 액티브층(ACT)의 표면 형상을 따를 수 있다. 따라서, 게이트 절연막(GI)은 액티브층(ACT)이 단차를 갖는 영역과 대응되는 영역에서 단차를 구비할 수 있다.The surface shape of the gate insulating layer GI may follow the surface shape of the active layer ACT. Therefore, the gate insulating layer GI may have a step in a region corresponding to a region in which the active layer ACT has a step.
이러한 게이트 절연막(GI) 상에는 게이트 전극(GATE)이 배치될 수 있다. A gate electrode GATE may be disposed on the gate insulating layer GI.
게이트 전극(GATE)은 액티브층(ACT)의 단차로 인해 발생한 홈(G)과 중첩되도록 배치될 수 있다.The gate electrode GATE may be disposed to overlap the groove G generated due to the step difference of the active layer ACT.
한편, 도 9에서는 게이트 전극(GATE)이 게이트 절연막(GI)의 홈(G)에 배치된 구성을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 게이트 전극(GATE)은 게이트 절연막(GI)의 홈(G)과 홈(G)의 주변 영역과도 중첩되도록 배치될 수 있다.Meanwhile, FIG. 9 illustrates a configuration in which the gate electrode GATE is disposed in the groove G of the gate insulating layer GI, but the present invention is not limited thereto. For example, the gate electrode GATE may be arranged to overlap the groove G of the gate insulating layer GI and the peripheral region of the groove G.
또한, 본 발명이 이에 한정되는 것은 아니며, 게이트 절연막(GI)은 홈(G)을 구비하지 않고, 편평한 표면을 갖도록 형성될 수도 있다.In addition, the present invention is not limited thereto, and the gate insulating layer GI may not be provided with the groove G, and may be formed to have a flat surface.
이러한 게이트 전극(GATE)과 중첩된 액티브층(ACT)의 영역은 채널 영역일 수 있다. 여기서, 채널 영역의 길이(L)은 액티브층(ACT)의 제3 액티브 패턴(ACT3)의 상면의 폭일 수 있다.The region of the active layer ACT overlapping the gate electrode GATE may be a channel region. Here, the length L of the channel region may be the width of the upper surface of the third active pattern ACT3 of the active layer ACT.
게이트 전극(GATE)과 액티브층(ACT)이 중첩된 영은 제3 액티브 패턴(ACT3)의 제1 부분(P1) 배치된 영역과 대응될 수 있다. 따라서, 채널 영역의 길이(L)는 제3 액티브 패턴(ACT3)의 제1 부분(P1)의 최대 폭 일 수 있다.The overlapping of the gate electrode GATE and the active layer ACT may correspond to a region in which the first portion P1 of the third active pattern ACT3 is disposed. Therefore, the length L of the channel region may be the maximum width of the first portion P1 of the third active pattern ACT3.
여기서, 제1 부분(P1)의 최대 폭은 기판(SUB)과 수평한 방향을 기준으로 한 제1 부분(P1)의 최대 길이일 수 있다.Here, the maximum width of the first portion P1 may be the maximum length of the first portion P1 based on the horizontal direction with respect to the substrate SUB.
게이트 전극(GATE) 상에는 제2 절연막(INS2)이 배치될 수 있다.The second insulating layer INS2 may be disposed on the gate electrode GATE.
제2 절연막(INS2) 상에는 소스 전극(S)과 드레인 전극(D)이 서로 이격되도록 배치될 수 있다.The source electrode S and the drain electrode D may be disposed on the second insulating layer INS2 to be spaced apart from each other.
그리고, 소스 전극(S)은 게이트 절연막(GI)과 제2 절연막(INS2)에 구비된 제1 홀(HOL1)과, 제3 액티브 패턴(ACT3)의 제2 부분(P2)에 구비되고 제1 홀(HOL1)과 중첩되는 제3 홀(HOL3)을 통해 제1 액티브 패턴(ACT1)과 연결될 수 있다. 제1 홀(HOL1)과 제3 홀(HOL3)은 제1 액티브 패턴(ACT1)과 중첩될 수 있다.The source electrode S is provided in the first hole HOL1 provided in the gate insulating layer GI and the second insulating layer INS2, and in the second portion P2 of the third active pattern ACT3, and is first. The first active pattern ACT1 may be connected to the third hole HOL3 overlapping the hole HOL1. The first hole HOL1 and the third hole HOL3 may overlap the first active pattern ACT1.
드레인 전극(D)은 게이트 절연막(GI)과 제2 절연막(INS2)에 구비된 제2 홀(HOL2)과 제3 액티브 패턴(ACT3)의 제3 부분(P3)에 구비되고 제2 홀(HOL2)과 중첩되는 제4 홀(HOL4)을 통해 제2 액티브 패턴(ACT2)과 연결될 수 있다. 제2 홀(HOL2)과 제4 홀(HOL4)은 제2 액티브 패턴(ACT2)과 중첩될 수 있다.The drain electrode D is provided in the third hole P3 of the second hole HOL2 and the third active pattern ACT3 provided in the gate insulating layer GI and the second insulating layer INS2 and is provided in the second hole HOL2. ) May be connected to the second active pattern ACT2 through the fourth hole HOL4 overlapping. The second hole HOL2 and the fourth hole HOL4 may overlap the second active pattern ACT2.
소스 전극(S)과 드레인 전극(D) 각각은 불술물로 도핑된 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2)에 오믹 컨택(Ohmic contact)될 수 있다.Each of the source electrode S and the drain electrode D may be ohmic contacted to the first active pattern ACT1 and the second active pattern ACT2 doped with an impurity.
한편, 도 9에 도시된 바와 같이, 소스 전극(S)은 제3 홀(HOL3)을 통해 제1 액티브 패턴(ACT1)과 연결되는 구조를 갖는데, 소스 전극(S)은 제3 홀(HOL3)로 인해, 제3 액티브 패턴(ACT3)의 측면 및 제1 액티브 패턴(ACT1)의 상면과 접촉될 수 있다. 또한, 드레인 전극(D)은 제4 홀(HOL4)로 인해, 제3 액티브 패턴(ACT3)의 측면 및 제2 액티브 패턴(ACT2)의 상면과 접촉될 수 있다.Meanwhile, as illustrated in FIG. 9, the source electrode S has a structure connected to the first active pattern ACT1 through the third hole HOL3, and the source electrode S has a third hole HOL3. Due to this, the side surface of the third active pattern ACT3 and the top surface of the first active pattern ACT1 may be contacted. Also, the drain electrode D may contact the side surface of the third active pattern ACT3 and the top surface of the second active pattern ACT2 due to the fourth hole HOL4.
한편, 전자장치가 패널(PNL) 등일 경우, 도 6 및 도 9에 도시된 트랜지스터(TR)는 액티브 영역의 서브픽셀(SP) 내에 배치될 수 있고, 이들은 픽셀 전극과 연결될 수 있다.On the other hand, when the electronic device is a panel PNL or the like, the transistors TR illustrated in FIGS. 6 and 9 may be disposed in the subpixel SP of the active region, and they may be connected to the pixel electrode.
이를 도 10을 참조하여 검토하면 다음과 같다.This is reviewed with reference to FIG. 10 as follows.
도 10은 본 발명의 실시예에 따른 트랜지스터가 서브픽셀 내 배치된 경우, 픽셀 전극과 연결된 구조의 트랜지스터를 도시한 도면이다.10 is a diagram illustrating a transistor having a structure connected to a pixel electrode when a transistor according to an embodiment of the present invention is disposed in a subpixel.
도 10을 참조하면, 액티브 영역(A/A)에서 서브픽셀(SP) 내에 배치되는 트랜지스터(TR) 중에는 드레인 전극(D)이 픽셀 전극(PXL)과 전기적으로 연결되어야 하는 트랜지스터(TR)가 존재할 수 있다.Referring to FIG. 10, a transistor TR in which the drain electrode D is to be electrically connected to the pixel electrode PXL is present in the transistor TR disposed in the subpixel SP in the active area A/A. Can.
이러한 트랜지스터(TR)의 게이트 전극(GATE)을 전극을 덮으면서 패시베이션층(PAS)이 배치될 수 있다. 도 10에서는 설명의 편의를 위하여 게이트 전극(GATE) 상에 패시베이션층(PAS)이 배치된 구성을 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 게이트 전극(GATE)과 패시베이션층(PAS) 사이에 다른 절연막 등의 구성이 추가될 수 있다.The passivation layer PAS may be disposed while covering the electrode of the gate electrode GATE of the transistor TR. 10 illustrates a configuration in which a passivation layer (PAS) is disposed on a gate electrode (GATE) for convenience of description, the present invention is not limited thereto, and is provided between the gate electrode (GATE) and the passivation layer (PAS). Other insulating films or the like may be added.
패시베이션층(PAS) 상에 픽셀 전극(PXL)이 위치할 수 있다. 픽셀 전극(PXL)은 패시베이션층(PAS)의 홀을 통해 드레인 전극(D)과 연결될 수 있다. The pixel electrode PXL may be positioned on the passivation layer PAS. The pixel electrode PXL may be connected to the drain electrode D through the hole of the passivation layer PAS.
한편, 도 10에서는 드레인 전극(D)이 픽셀 전극(PXL) 전극과 연결되는 구성을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 픽셀 전극(PXL)은 소스 전극(S)과 연결될 수도 있다.Meanwhile, in FIG. 10, the drain electrode D is connected to the pixel electrode PXL electrode, but the present invention is not limited thereto. For example, the pixel electrode PXL may be connected to the source electrode S.
도 10에서는 본 발명의 트랜지스터(TR)가 액티브 영역(A/A)에 배치된 구성을 설명하였으나, 본 발명의 실시예들에 따른 트랜지스터(TR)는 패널(PNL)의 외곽 영역인 넌-액티브 영역에도 배치될 수 있다.In FIG. 10, a configuration in which the transistor TR of the present invention is disposed in the active area A/A is described, but the transistor TR according to embodiments of the present invention is a non-active area that is an outer area of the panel PNL. It can also be placed in an area.
그리고, 도 10에서는 도 6의 트랜지스터(TR)가 픽셀 전극(PXL)과 연결되는 구성을 도시하였으나, 도 9의 트랜지스터(TR)와 픽셀 전극(PNL)이 연결될 수도 있다.In addition, in FIG. 10, the transistor TR of FIG. 6 is connected to the pixel electrode PXL, but the transistor TR of FIG. 9 and the pixel electrode PNL may be connected.
이어서, 본 발명의 도 6의 트랜지스터(TR)를 형성하는 공정을 도 11 내지 도 18을 참조하여 검토하면 다음과 같다.Next, the process of forming the transistor TR of FIG. 6 of the present invention will be described with reference to FIGS. 11 to 18 as follows.
도 11 내지 도 18은 본 발명의 도 6의 트랜지스터를 형성하는 공정을 간략히 도시한 도면이다.11 to 18 are views schematically showing a process of forming the transistor of FIG. 6 of the present invention.
먼저, 도 11을 참조하면, 기판(SUB) 상에 제1 절연막(INS1)이 형성된다. 제1 절연막(INS1)은 기판(SUB) 상에 전면 증착될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.First, referring to FIG. 11, a first insulating layer INS1 is formed on a substrate SUB. The first insulating layer INS1 may be entirely deposited on the substrate SUB, but the present invention is not limited thereto.
제1 절연막(INS1) 상에는 제1 액티브층 물질(ACTM1)이 형성된다. 여기서, 제1 액티브층 물질(ACTM1)은 비정질 실리콘(a-Si)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. The first active layer material ACTM1 is formed on the first insulating layer INS1. Here, the first active layer material (ACTM1) may be amorphous silicon (a-Si), but the present invention is not limited thereto.
그리고, 제1 액티브층 물질(ACTM1)에 불순물이 도핑될 수 있다.In addition, impurities may be doped into the first active layer material ACTM1.
제1 액티브층 물질(ACTM1)에는 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등 최외각 전자가 3개인 원소가 도핑 되거나, 은(Ag), 인(P), 비소(As), 안티몬(Sb) 등 최외각 전자가 5개인 원소가 도핑될 수 있다.The first active layer material (ACTM1) is doped with elements having three outermost electrons, such as boron (B), aluminum (Al), gallium (Ga), and indium (In), or silver (Ag), phosphorus (P), Elements having five outermost electrons, such as arsenic (As) and antimony (Sb), may be doped.
이후, 도 12에 도시된 바와 같이 도핑된 제1 액티브층 물질(ACTM1)은 어닐링(Annealing)될 수 있다.Thereafter, as shown in FIG. 12, the doped first active layer material (ACTM1) may be annealed.
예를 들면, 엑시머 레이저(Excimer Laser)를 통해 제1 액티브층 물질(ACTM1)이 어닐링될 수 있다. 이에, 비정질 실리콘(a-Si)이 폴리 실리콘(Poly-Si)으로 결정화 될 수 있다. 이를 통해, 제1 액티브층 물질(ACTM1)의 전자 이동도가 높아질 수 있다.For example, the first active layer material (ACTM1) may be annealed through an excimer laser. Accordingly, amorphous silicon (a-Si) may be crystallized into polysilicon (Poly-Si). Through this, electron mobility of the first active layer material ACTM1 may be increased.
이후, 도 13에 도시된 바와 같이, 제1 액티브층 물질(ACTM1)은 패터닝 될 수 있다.Thereafter, as illustrated in FIG. 13, the first active layer material ACTM1 may be patterned.
이에, 제1 절연막(INS1) 상에 서로 이격된 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2)이 형성될 수 있다.Accordingly, a first active pattern ACT1 and a second active pattern ACT2 spaced apart from each other may be formed on the first insulating layer INS1.
이후, 도 14에 도시된 바와 같이, 제1 및 제2 액티브 패턴(ACT1, ACT2)이 형성된 기판(SUB) 상에 제2 액티브층 물질(ACTM2)을 형성한다. 제2 액트브층 물질(ACTM2)은 비정질 실리콘(a-Si)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.Thereafter, as illustrated in FIG. 14, the second active layer material ACTM2 is formed on the substrate SUB on which the first and second active patterns ACT1 and ACT2 are formed. The second activating layer material (ACTM2) may be amorphous silicon (a-Si), but the present invention is not limited thereto.
그리고, 제2 액티브층 물질(ACTM2)은 엑시머 레이저를 통해 제2 액티브층 물질(ACTM2)은 어닐링될 수 있다. 이에, 비정질 실리콘(a-Si)이 폴리 실리콘(Poly-Si)으로 결정화 될 수 있다. In addition, the second active layer material ACTM2 may be annealed through the excimer laser. Accordingly, amorphous silicon (a-Si) may be crystallized into polysilicon (Poly-Si).
이후, 도 15에 도시된 바와 같이, 제2 액티브층 물질(ACTM2)은 CMP(Chemical Mechanical Polishing, 화학적 기계적 연마) 공정을 통해 패터닝되어 제3 액티브 패턴(ACT3)이 형성될 수 있다.Thereafter, as shown in FIG. 15, the second active layer material (ACTM2) may be patterned through a CMP (Chemical Mechanical Polishing) process to form a third active pattern ACT3.
구체적으로, CMP 공정을 통해 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2) 상에 형성된 제2 액티브층 물질(ACTM2)은 제거될 수 있다. 그리고, 제2 액티브층 물질(ACTM2)은 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2) 사이의 영역에만 남아 최종적으로 제3 액티브 패턴(ACT3)이 될 수 있다.Specifically, the second active layer material ACM2 formed on the first active pattern ACT1 and the second active pattern ACT2 may be removed through a CMP process. In addition, the second active layer material ACTM2 remains only in the region between the first active pattern ACT1 and the second active pattern ACT2 to finally become the third active pattern ACT3.
이와 같은 공정을 통해, 제1 내지 제3 액티브 패턴(ACT1, ACT2, ACT3)를 포함하는 액티브층(ACT)을 형성할 수 있다.Through such a process, the active layers ACT including the first to third active patterns ACT1, ACT2, and ACT3 may be formed.
이후, 도 16에 도시된 바와 같이, 액티브층(ACT)이 형성된 기판(SUB) 상에는 게이트 절연막(GI)이 형성될 수 있다.Thereafter, as illustrated in FIG. 16, a gate insulating layer GI may be formed on the substrate SUB on which the active layer ACT is formed.
게이트 절연막(GI) 상에는 제3 액티브 패턴(ACT3)과 중첩하는 게이트 전극(GATE)이 형성될 수 있다.A gate electrode GATE overlapping the third active pattern ACT3 may be formed on the gate insulating layer GI.
이후, 도 17에 도시된 바와 같이, 게이트 전극(GATE)이 배치된 기판(SUB) 상에 제2 절연막(INS2)이 형성될 수 있다. 제2 절연막(INS2)은 기판(SUB) 상에 전면 증착될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.Thereafter, as illustrated in FIG. 17, a second insulating layer INS2 may be formed on the substrate SUB on which the gate electrode GATE is disposed. The second insulating layer INS2 may be entirely deposited on the substrate SUB, but the present invention is not limited thereto.
제2 절연막(ISN2)과 게이트 절연막(GI)에는 제1 액티브 패턴(ACT1)의 상면의 일부를 노출시키기 위한 제1 홀(HOL1)이 형성될 수 있다. 그리고, 제2 절연막(ISN2)과 게이트 절연막(GI)에는 제2 액티브 패턴(ACT2)의 상면의 일부를 노출시키기 위한 제2 홀(HOL2)이 형성될 수 있다.A first hole HOL1 for exposing a portion of the upper surface of the first active pattern ACT1 may be formed in the second insulating layer ISN2 and the gate insulating layer GI. In addition, a second hole HOL2 for exposing a portion of the upper surface of the second active pattern ACT2 may be formed in the second insulating layer ISN2 and the gate insulating layer GI.
그리고, 제1 홀(HOL1)과 제2 홀(HOL2)을 통해 노출된 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2)을 수소화한다. 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2)을 수소화 하는 공정은 활성화를 통해 비정질 실리콘 물질에서 결합이 덜된 공간들을 수소로 채워 주는 공정이다. 다시 말해, 비정질 실리콘의 단글링 본드(Dangling bond)에 수소를 결합시키는 공정이다.Then, the first active pattern ACT1 and the second active pattern ACT2 exposed through the first hole HOL1 and the second hole HOL2 are hydrogenated. The process of hydrogenating the first active pattern ACT1 and the second active pattern ACT2 is a process of filling the spaces with less binding in the amorphous silicon material with hydrogen through activation. In other words, it is a process of bonding hydrogen to a dangling bond of amorphous silicon.
이후, 도 18에 도시된 바와 같이, 제1 홀(HOL1)을 통해 제1 액티브 패턴(ACT1)과 연결되는 소스 전극(S)과, 제2 홀(HOL2)을 통해 제2 액티브 패턴(ACT2)과 연결되는 드레인 전극(D)을 형성한다.Thereafter, as illustrated in FIG. 18, the source electrode S connected to the first active pattern ACT1 through the first hole HOL1 and the second active pattern ACT2 through the second hole HOL2. A drain electrode D connected to the electrode is formed.
상술한 공정을 통해, 본 발명의 도 6에 도시된 트랜지스터(TR)를 형성할 수 있다.Through the above-described process, the transistor TR shown in FIG. 6 of the present invention can be formed.
이어서, 본 발명의 도 9에 도시된 트랜지스터(TR)를 형성하는 공정을 도 19 내지 도 23을 참조하여 검토하면 다음과 같다.Next, the process of forming the transistor TR shown in FIG. 9 of the present invention will be described with reference to FIGS. 19 to 23 as follows.
도 19 내지 도 23은 도 9의 트랜지스터를 형성하는 공정을 간략히 도시한 도면이다.19 to 23 are views briefly illustrating a process of forming the transistor of FIG. 9.
한편, 본 발명의 도 9에 도시된 트랜지스터(TR)는 도 6의 트랜지스터(TR)와 도 11 내지 도 14의 공정까지는 동일할 수 있다. Meanwhile, the transistor TR of FIG. 9 of the present invention may be the same as the transistor TR of FIG. 6 and the processes of FIGS. 11 to 14.
다만, 도 14에 도시된 공정 이후, 도 19에 도시된 바와 같이 CMP 공정 없이 제3 액티브 패턴(ACT3)이 형성될 수 있다. 이 때, 제3 액티브 패턴(ACT3)은 도 9에 도시된 구조와 같이, 제1 부분 내지 제3 부분(P1, P2, P3)를 포함할 수 있다.However, after the process illustrated in FIG. 14, a third active pattern ACT3 may be formed without a CMP process as illustrated in FIG. 19. At this time, the third active pattern ACT3 may include first to third portions P1, P2, and P3, as shown in FIG. 9.
이후, 도 20에 도시된 바와 같이, 제3 액티브 패턴(ACT3) 상에 게이트 절연막(GI) 및 제3 액티브 패턴(ACT3)의 제1 부분(P1)과 중첩되는 게이트 전극(GATE)이 형성될 수 있다. Thereafter, as illustrated in FIG. 20, a gate electrode GATE overlapping with the first portion P1 of the gate insulating layer GI and the third active pattern ACT3 is formed on the third active pattern ACT3. Can.
이후, 도 21에 도시된 바와 같이, 게이트 전극(GATE)이 형성된 기판(SUB) 상에 제2 절연막(INS2)이 형성될 수 있다. 그리고, 제1 및 제2 액티브 패턴(ACT1, ACT2)을 수소화 하는 공정이 진행될 수 있다. Thereafter, as illustrated in FIG. 21, a second insulating layer INS2 may be formed on the substrate SUB on which the gate electrode GATE is formed. In addition, a process of hydrogenating the first and second active patterns ACT1 and ACT2 may be performed.
이후, 도 22에 도시된 바와 같이, 제2 절연막(INS2)과 게이트 절연막(GI)에는 제1 액티브 패턴(ACT1)의 상면의 일부를 노출하기 위한 제1 홀(HOL1)이 형성되고, 제3 액티브 패턴(ACT3)에는 제1 홀(HOL1)과 중첩하는 제3 홀(HOL3)이 형성될 수 있다.Subsequently, as illustrated in FIG. 22, a first hole HOL1 for exposing a portion of the upper surface of the first active pattern ACT1 is formed in the second insulating layer INS2 and the gate insulating layer GI, and the third hole HOL1 is formed. A third hole HOL3 overlapping the first hole HOL1 may be formed in the active pattern ACT3.
또한, 제2 절연막(INS2)과 게이트 절연막(GI)에는 제2 액티브 패턴(ACT2)의 상면의 일부를 노출하기 위한 제2 홀(HOL1)이 형성되고, 제3 액티브 패턴(ACT3)에는 제2 홀(HOL1)과 중첩하는 제4 홀(HOL3)이 형성될 수 있다.In addition, a second hole HOL1 for exposing a portion of the upper surface of the second active pattern ACT2 is formed in the second insulating layer INS2 and the gate insulating layer GI, and the second hole HOL1 is formed in the third active pattern ACT3. A fourth hole HOL3 overlapping the hole HOL1 may be formed.
이후, 도 23에 도시된 바와 같이, 제1 홀(HOL1) 및 제3 홀(HOL3)을 통해 제1 액티브 패턴(ACT1)과 연결되는 소스 전극(S)과, 제2 홀(HOL2) 및 제4 홀(HOL4)을 통해 제2 액티브 패턴(ACT2)과 연결되는 드레인 전극(D)이 형성될 수 있다.Thereafter, as illustrated in FIG. 23, the source electrode S connected to the first active pattern ACT1 through the first hole HOL1 and the third hole HOL3, the second hole HOL2, and A drain electrode D connected to the second active pattern ACT2 through the four holes HOL4 may be formed.
한편, 본 발명의 트랜지스터(TR)들을 형성하는 공정은, 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2)에 불순물을 도핑한 후, 엑시머 레이저를 통해 결정화되므로, 열을 이용한 결정화에 비해 저온 공정에서 트랜지스터(TR)를 형성할 수 있다.On the other hand, the process of forming the transistors TR of the present invention is doped with impurities in the first active pattern ACT1 and the second active pattern ACT2, and then crystallized through an excimer laser, compared to crystallization using heat. The transistor TR can be formed in a low temperature process.
일반적으로, 액티브층 물질을 열을 통해 결정화 하기 위해서는, 460oC 내지 550oC의 고온 공정이 필요하다. 이 경우, 기판(SUB) 물질은 액티브층 물질의 결정화 공정을 견딜 수 있는 물질로 이루어져야만 한다.In general, in order to crystallize the active layer material through heat, a high temperature process of 460oC to 550oC is required. In this case, the substrate (SUB) material must be made of a material that can withstand the crystallization process of the active layer material.
그러나, 플렉서블(Flexible) 기판의 경우, 내열성이 떨어지는 문제가 있으므로, 액티브층 물질을 열을 통해 결정화하는 공정에 부적합하다.However, in the case of a flexible substrate, there is a problem of poor heat resistance, and thus, it is unsuitable for a process of crystallizing an active layer material through heat.
상술한 바와 같이, 본 발명의 트랜지스터(TR)들을 형성하는 공정은 열을 이용하여 액티브층 물질을 결정화하는 공정에 비해 낮은 온도로 진행되는 엑시머 레이저 어닐링 공정을 통해 액티브층 물질의 결정화를 유도하므로, 고온에 취약한 플렉서블 기판 상에도 트랜지스터(TR)를 형성할 수 있는 효과가 있다. As described above, the process of forming the transistors TR of the present invention induces crystallization of the active layer material through an excimer laser annealing process that proceeds at a lower temperature than the process of crystallizing the active layer material using heat. The transistor TR can be formed on a flexible substrate that is susceptible to high temperatures.
다시 말해, 본 발명의 실시예들에 따른 트랜지스터(TR)를 형성하는 공정은 열을 이용하여 액티브층 물질을 결정화하는 공정을 삭제함으로써, 저온 공정이 가능하다는 효과가 있다.In other words, the process of forming the transistor TR according to the embodiments of the present invention eliminates the process of crystallizing the active layer material using heat, and thus has the effect that a low temperature process is possible.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다. The above description and the accompanying drawings are merely illustrative of the technical idea of the present invention, and those of ordinary skill in the art to which the present invention pertains combine combinations of configurations within a scope not departing from the essential characteristics of the present invention , Various modifications and variations such as separation, substitution and change will be possible. Therefore, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention, but to explain, and the scope of the technical spirit of the present invention is not limited by these embodiments. The scope of protection of the present invention should be interpreted by the following claims, and all technical spirits within the equivalent range should be interpreted as being included in the scope of the present invention.
SUB: 기판
ACT: 액티브층
GI: 게이트 절연막
GATE: 게이트 전극
S: 소스 전극
D: 드레인 전극SUB: Substrate
ACT: Active layer
GI: gate insulating film
GATE: Gate electrode
S: source electrode
D: drain electrode
Claims (21)
상기 패널을 구동하기 위한 구동회로를 포함하고,
상기 패널에 배치되는 트랜지스터는,
기판 상에 배치되고, 서로 이격된 제1 액티브 패턴과 제2 액티브 패턴 및 상기 제1 및 제2 액티브 패턴 사이에 배치된 제3 액티브층 패턴을 포함하는 액티브층;
상기 액티브층 상에 배치된 게이트 절연막;
상기 게이트 절연막 상에 배치되고, 상기 액티브층과 중첩된 게이트 전극;
상기 게이트 전극 상에 배치된 절연막;
상기 절연막 상에 배치되고, 상기 제1 액티브 패턴과 전기적으로 연결되는 소스 전극; 및
상기 절연막 상에 배치되되, 상기 소스 전극과 이격되고, 상기 제2 액티브 패턴과 전기적으로 연결되는 드레인 전극을 포함하고,
상기 제1 및 제2 액티브 패턴의 결정립도는 상기 제3 액티브 패턴의 결정립도보다 작은 전자장치.panel; And
And a driving circuit for driving the panel,
The transistor disposed on the panel,
An active layer disposed on the substrate and including a first active pattern and a second active pattern spaced apart from each other and a third active layer pattern disposed between the first and second active patterns;
A gate insulating film disposed on the active layer;
A gate electrode disposed on the gate insulating layer and overlapping the active layer;
An insulating film disposed on the gate electrode;
A source electrode disposed on the insulating film and electrically connected to the first active pattern; And
A drain electrode disposed on the insulating layer, spaced apart from the source electrode, and electrically connected to the second active pattern,
An electronic device having a grain size of the first and second active patterns smaller than that of the third active pattern.
상기 제1 및 제2 액티브 패턴은 도핑된 불순물을 포함하고,
상기 소스 전극 및 상기 드레인 전극 중 하나는 상기 게이트 절연막 및 상기 절연막에 구비된 제1 홀을 통해 상기 제1 액티브 패턴에 연결되고,
나머지 하나는 상기 게이트 절연막 및 상기 절연막에 구비된 제2 홀을 통해 상기 제2 액티브 패턴에 연결된 전자장치.According to claim 1,
The first and second active patterns include doped impurities,
One of the source electrode and the drain electrode is connected to the first active pattern through a first hole provided in the gate insulating film and the insulating film,
The other is an electronic device connected to the second active pattern through the gate insulating layer and the second hole provided in the insulating layer.
상기 불순물은 최외각 전자의 개수가 3개인 원소이거나, 최외각 전자의 개수가 5개의 원소인 전자장치.According to claim 2,
The impurity is an element having three outermost electrons or five outermost electrons.
상기 액티브층은 채널 영역을 포함하고,
상기 채널 영역은 상기 액티브층이 상기 게이트 전극과 중첩된 영역에 포함되고,
상기 채널 영역은 상기 제3 액티브 패턴에 포함되는 전자장치.According to claim 1,
The active layer includes a channel region,
The channel region is included in a region where the active layer overlaps the gate electrode,
The channel area is an electronic device included in the third active pattern.
상기 채널 영역의 길이는 상기 제3 액티브 패턴의 폭과 대응되는 전자장치.According to claim 4,
The length of the channel region corresponds to the width of the third active pattern.
상기 제3 액티브 패턴은 상기 게이트 전극과 중첩된 제1 부분, 상기 제1 부분과 상기 제1 액티브 패턴 사이에 배치된 제2 부분 및 상기 제1 부분과 상기 제2 액티브 패턴 사이에 배치된 제3 부분을 포함하고,
상기 제1 부분은 상기 액티브층의 채널 영역을 포함하는 전자장치.According to claim 4,
The third active pattern includes a first portion overlapping the gate electrode, a second portion disposed between the first portion and the first active pattern, and a third portion disposed between the first portion and the second active pattern. Include part,
The first portion of the electronic device includes a channel region of the active layer.
상기 제2 부분 및 상기 제3 부분은 상기 게이트 전극과 미 중첩된 전자장치.The method of claim 6,
The second part and the third part are electronic devices that are not overlapped with the gate electrode.
상기 제1 및 제2 액티브 패턴의 높이는 상기 제3 액티브 패턴의 높이와 대응되는 전자장치.According to claim 1,
The height of the first and second active patterns corresponds to the height of the third active pattern.
상기 제3 액티브 패턴은,
상기 제1 및 제2 액티브 패턴 사이에 배치된 제1 부분과, 상기 제1 부분에서 연장되어 상기 제1 액티브 패턴 상에 배치된 제2 부분 및 상기 제1 부분에서 연장되어 상기 제2 액티브 패턴 상에 배치된 제3 부분을 포함하는 전자장치.According to claim 1,
The third active pattern,
A first portion disposed between the first and second active patterns, a second portion extending from the first portion and disposed on the first active pattern, and extending from the first portion on the second active pattern An electronic device comprising a third portion disposed in.
상기 제1 내지 제3 부분의 결정립도는 상기 제1 및 제2 액티브 패턴의 결정립도보다 작은 전자장치.The method of claim 9,
The electronic device of which the crystallinity of the first to third portions is smaller than that of the first and second active patterns.
상기 제2 부분의 하면은 상기 제1 액티브 패턴의 상면과 접촉되고,
상기 제3 부분의 하면은 상기 제2 액티브 패턴의 상면과 접촉된 전자장치.The method of claim 9,
The lower surface of the second portion is in contact with the upper surface of the first active pattern,
The lower surface of the third portion is an electronic device in contact with the upper surface of the second active pattern.
상기 제3 액티브 패턴은 상기 제1 및 제2 액티브 패턴 각각의 끝 단과 중첩되는 영역에 단차부를 구비하고,
상기 단차부에서의 상기 제3 액티브 패턴의 두께는 상기 단차부가 미 존재하는 영역에서의 상기 제3 액티브 패턴의 두께보다 얇은 전자장치.The method of claim 9,
The third active pattern includes a step portion in an area overlapping the end of each of the first and second active patterns,
An electronic device having a thickness of the third active pattern in the step portion smaller than a thickness of the third active pattern in a region where the step portion does not exist.
상기 게이트 절연막은 상기 제3 액티브 패턴의 단차부 및 상기 제3 부분과 중첩된 영역에서 홈을 구비하고,
상기 게이트 전극은 홈과 중첩된 전자장치.The method of claim 12,
The gate insulating layer has a step portion of the third active pattern and a groove overlapping the third portion,
The gate electrode is an electronic device overlapping a groove.
상기 제1 부분은 상기 제1 액티브 패턴의 상면의 일부를 노출하는 제3 홀을 구비하고,
상기 제2 부분은 상기 제2 액티브 패턴의 상면의 일부를 노출하는 제4 홀을 구비하는 전자장치.The method of claim 9,
The first portion has a third hole exposing a portion of the upper surface of the first active pattern,
The second part is an electronic device having a fourth hole exposing a portion of the upper surface of the second active pattern.
상기 제3 홀은 상기 게이트 절연막 및 상기 절연막에 구비된 제1 홀과 중첩되고,
상기 제4 홀은 상기 게이트 절연막 및 상기 절연막에 구비된 제2 홀과 중첩된 전자장치.The method of claim 14,
The third hole overlaps the gate insulating layer and the first hole provided in the insulating layer,
The fourth hole is an electronic device overlapping the gate insulating layer and the second hole provided in the insulating layer.
상기 소스 전극과 상기 드레인 전극 중 하나는 상기 제1 홀과 상기 제3 홀을 통해 상기 제1 액티브 패턴과 연결되고, 나머지 하나는 상기 제2 홀과 상기 제4 홀을 통해 상기 제2 액티브 패턴과 연결된 전자장치.The method of claim 15,
One of the source electrode and the drain electrode is connected to the first active pattern through the first hole and the third hole, and the other is connected to the second active pattern through the second hole and the fourth hole. Connected electronics.
상기 소스 전극과 상기 드레인 전극 중 하나는 상기 제3 홀에서 상기 제3 액티브 패턴의 측면 및 상기 제1 액티브 패턴의 상면과 접촉되고, 나머지 하나는 상기 제4 홀에서 상기 제3 액티브 패턴의 측면 및 상기 제2 액티브 패턴의 상면과 접촉된 전자장치. The method of claim 15,
One of the source electrode and the drain electrode contacts the side surface of the third active pattern and the top surface of the first active pattern in the third hole, and the other side of the third active pattern in the fourth hole and An electronic device in contact with an upper surface of the second active pattern.
상기 트랜지스터가 액티브 영역 내 배치되는 경우,
상기 트랜지스터의 상기 소스 전극 및 상기 드레인 전극을 덮으면서 패시베이션층이 배치되고,
상기 패시베이션층 상에 픽셀 전극이 위치하며,
상기 픽셀 전극은 상기 패시베이션층의 홀을 통해 상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결되는 전자장치.According to claim 1,
When the transistor is disposed in the active region,
A passivation layer is disposed while covering the source electrode and the drain electrode of the transistor,
A pixel electrode is positioned on the passivation layer,
The pixel electrode is an electronic device that is electrically connected to the source electrode or the drain electrode through a hole in the passivation layer.
상기 트랜지스터는 상기 패널의 액티브 영역 내 다수의 서브픽셀 각각의 영역에 배치되는 전자장치.According to claim 1,
The transistor is an electronic device disposed in each of a plurality of subpixels in an active area of the panel.
상기 트랜지스터는 상기 패널의 액티브 영역의 외곽 영역인 넌-액티브 영역에 배치된 게이트 구동회로에 포함되는 전자장치.According to claim 1,
The transistor is an electronic device included in a gate driving circuit disposed in a non-active region that is an outer region of the active region of the panel.
기판 상에 배치되고, 서로 이격된 제1 액티브 패턴과 제2 액티브 패턴 및 상기 제1 및 제2 액티브 패턴 사이에 배치된 제3 액티브층 패턴을 포함하는 액티브층;
상기 액티브층 상에 배치된 게이트 절연막;
상기 제2 게이트 절연막 상에 배치되고, 상기 액티브층과 중첩된 게이트 전극;
상기 게이트 전극 상에 배치된 절연막;
상기 절연막 상에 배치되고, 상기 제1 액티브 패턴과 전기적으로 연결되는 소스 전극; 및
상기 절연막 상에 배치되되, 상기 소스 전극과 이격되고, 상기 제2 액티브 패턴과 전기적으로 연결되는 드레인 전극을 포함하고,
상기 제1 및 제2 액티브 패턴의 결정립도는 상기 제3 액티브 패턴의 결정립도보다 작은 트랜지스터.Board;
An active layer disposed on the substrate and including a first active pattern and a second active pattern spaced apart from each other and a third active layer pattern disposed between the first and second active patterns;
A gate insulating film disposed on the active layer;
A gate electrode disposed on the second gate insulating layer and overlapping the active layer;
An insulating film disposed on the gate electrode;
A source electrode disposed on the insulating film and electrically connected to the first active pattern; And
A drain electrode disposed on the insulating layer, spaced apart from the source electrode, and electrically connected to the second active pattern,
A transistor of which the crystallinity of the first and second active patterns is smaller than that of the third active pattern.
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