KR20200072177A - 도전막 및 이를 포함하는 표시 패널 - Google Patents
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Abstract
본 명세서에 따른 도전막은 제1 금속막, 제2 금속막 및 제3 금속막이 순차로 적층되며 측면에 경사를 가지는 금속막 및 금속막의 경사진 측면이 균일한 표면을 갖도록 경사진 금속막의 측면에 위치되는 금속 산화막을 포함한다. 이에 따라 본 명세서에 따른 표시 패널은 도전막을 포함하는 소자의 신뢰도가 확보됨에 따라 표시 패널의 소비 전력은 감소될 수 있고 표시 패널의 화질은 향상될 수 있다.
Description
본 명세서는 도전막 및 이를 포함하는 표시 패널에 관한 것이다.
최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display)분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 여러 가지 다양한 표시장치(Display Device)가 개발되어 기존의 브라운관(Cathode Ray Tube: CRT)을 대체하였다.
이 같은 표시장치의 구체적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 유기전계발광 표시장치(Organic Light Emitting Display: OLED), 전기영동표시장치(Electrophoretic Display: EPD, Electric Paper Display), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro luminescence Display Device: ELD) 및 전기습윤표시장치(Electro-Wetting Display: EWD) 등을 들 수 있다. 이들은 공통적으로 영상을 구현하는 표시패널을 필수적인 구성요소로 하는데, 표시패널은 어레이 기판에 화소 구동 회로와 구동 소자가 형성된 구조를 갖고, 방출된 빛이 상부 또는 하부로 보내지면서 화상을 표시하게 된다.
화소 구동 회로와 구동 소자는 금속 도전막을 포함하여 이루어지는데 금속 도전막의 연성과 전성 특성은 화소 구동 회로와 구동 소자의 특성에 직접적인 영향을 미치므로 금속 도전막의 연성과 전성 특성을 향상시키기 위한 기술이 필요하다.
금속 도전막 중에서 연성과 전성 특성이 뛰어난 금속 도전막은 외부 환경에 취약한 특성을 가지고 있어 이를 보완하기 위하여 다양한 방식으로 외부 환경에 강건한 금속 도전막의 연구/개발이 진행되고 있다.
금속 도전막은 어레이 기판에서 금속 도전물을 패터닝하여 형성하는데, 금속 도전막은 패터닝 공정 중에 식각액에 노출되는데, 이때 연성과 전성 특성이 뛰어난 금속의 노출된 표면은 쉽게 부식됨에 따라 매끈한 표면을 가질 수 없다. 이에, 연성과 전성 특성이 뛰어난 금속을 보호 또는 보완하기 위하여 금속 도전막은 다중 또는 다층 구조로 형성되기도 한다. 다중 또는 다층의 금속 도전막은 평평한 전면을 가질 수는 있지만 식각 공정 시 스택 커버리지(stack coverage)가 나빠져 다중 또는 다층 금속 도전막의 테이퍼 각이 서로 차이가 나는 등 다중 또는 다층 금속 도전막의 측면 표면에 단차가 발생하는 문제점이 있다.
이러한, 금속 도전막의 불량은 화소 구동 회로와 구동 소자에 영향을 미쳐 소비전력 증가, 화소 불균일로 인한 화질 저하 및 접속 불량 등을 초래함으로써, 표시 패널의 신뢰도를 저하시킨다.
이러한 과제를 해결하기 위해 본 명세서는 제1 금속막, 제2 금속막 및 제3 금속막이 순차로 적층되며 측면에 경사를 가지는 금속막 및 금속막의 경사진 측면이 균일한 표면을 갖도록 경사진 금속막의 측면에 위치되는 금속 산화막을 포함하는 도전막 구조를 제안한다. 본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
이와 같은 과제를 해결하기 위하여, 본 명세서의 도전막은 제1 금속막, 제2 금속막 및 제3 금속막이 순차로 적층되며 측면에 경사를 가지는 금속막 및 금속막의 경사진 측면이 균일한 표면을 갖도록 경사진 금속막의 측면에 위치되는 금속 산화막을 포함한다. 금속 산화막은 제1 금속 산화막, 제2 금속 산화막 및 제3 금속 산화막을 포함하며 금속막의 측면을 따라 적층된다.
이와 같은 과제를 해결하기 위하여, 본 명세서에 따른 표시 패널은 표시 영역과 표시 영역을 둘러싸는 비표시 영역을 갖는 기판과, 기판 상에 소스 전극 또는 드레인 전극을 포함하는 박막 트랜지스터와, 소스 전극 또는 드레인 전극 상에 배치되는 상부 절연막 및 기판 상에 순차로 적층되는 제1 금속막, 제2 금속막 및 제3 금속막을 포함하며 측면에 경사를 가지는 금속막과, 금속막의 경사진 측면의 표면에 경사진 측면을 따라 순차로 적층되는 제1 금속 산화막, 제2 금속 산화막 및 제3 금속 산화막을 갖는 금속 산화막으로 이루어진 도전막을 포함한다.
타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서는 스택 커버리지 문제가 개선된 도전막 구조 및 그 형성 방법을 제공할 수 있다.
본 명세서에 따른 이와 같이 본 명세서의 도전막은 서로 다른 물질의 다층 구조로 이루어지는 금속막의 경사진 측면에 금속 산화막을 배치하여 금속막의 측면에서 불균일하거나 돌출된 테이퍼 없이 경사진 측면이 균일한 표면을 가질 수 있다. 아울러 도전막의 금속 산화막에 의해 내부의 금속막이 식각액에 의해 부식되는 것을 방지할 수 있고 도전막의 상부에 배치되는 절연막이 도전막과 분리될 가능성을 낮출 수 있다.
도전막을 포함하는 소자의 신뢰도가 확보됨에 따라 표시 패널의 소비 전력은 감소될 수 있고 표시 패널의 화질은 향상될 수 있다.
본 명세서의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 명세서의 실시예에 따른 도전막을 나타내는 단면도이다.
도 2는 본 명세서의 실시예와 비교하기 위한 도전막을 나타내는 사진이다.
도 3은 도 1에 나타낸 도전막을 제조하는 방법을 나타낸 순서도이다.
도 4a 내지 도 4e는 도 3에 나타낸 제조 방법에 있어서 각 단계를 간략하게 나타낸 공정 단면도들이다.
도 5는 본 명세서에 따른 표시 패널을 나타내는 평면도이다.
도 6은 도 5의 표시 패널의 화소를 포함하는 표시 영역을 개략적으로 나타내는 단면도이다.
도 7은 도 6의 소스 또는 드레인 전극의 구조를 확대한 단면도이다.
도 2는 본 명세서의 실시예와 비교하기 위한 도전막을 나타내는 사진이다.
도 3은 도 1에 나타낸 도전막을 제조하는 방법을 나타낸 순서도이다.
도 4a 내지 도 4e는 도 3에 나타낸 제조 방법에 있어서 각 단계를 간략하게 나타낸 공정 단면도들이다.
도 5는 본 명세서에 따른 표시 패널을 나타내는 평면도이다.
도 6은 도 5의 표시 패널의 화소를 포함하는 표시 영역을 개략적으로 나타내는 단면도이다.
도 7은 도 6의 소스 또는 드레인 전극의 구조를 확대한 단면도이다.
본 명세서의 첨부된 도면들에서 구성에 표기된 도면번호는 다른 도면에서도 동일한 구성을 표기할 때에 가능한 한 동일한 도면번호를 사용하고 있음에 유의해야 한다. 또한, 본 명세서를 설명함에 있어 관련된 공지의 기능 또는 공지의 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 부품 명칭과 상이할 수 있다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여(indirectly)" 형성되는 것을 모두 포함한다.
본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다.
이하, 첨부한 도면을 참조하여 본 명세서의 바람직한 실시예를 당해 분야의 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 설명하기로 한다.
도 1은 본 명세서의 실시예에 따른 도전막을 나타내는 단면도이다.
도 1을 참조하면, 본 명세서 기재된 도전막(70)은 제1 금속막(31), 제2 금속막(32) 및 제3 금속막(33)이 순차로 적층된 3층 구조의 금속막(30)과 금속막(30)의 측면에 배치되는 금속 산화막(50)을 포함한다.
금속막(30)은 메인(Main) 도전 전극 또는 배선 기능을 하는 제2 금속막(32)을 사이에 두고 제2 금속막(32)을 보호하는 기능을 하는 제1 금속막(31)을 제2 금속막(32)의 하부에 배치되고, 제3 금속막(33)을 제2 금속막(32)의 상부에 배치된다. 금속막(30)은 경사진 측면을 포함하며, 경사진 측면의 배면 에지(Edge)를 기준으로 제1 금속막(31)의 폭이 제2 금속막(32)의 폭보다 크고, 제2 금속막(32)의 폭이 제3 금속막(33)의 폭보다 크다.
제2 금속막(32)은 소정의 전하 이동도로 비교적 낮은 저항을 갖는 금속 재료로 선택된다. 제2 금속막(32)은 Cu, Ag, Au, Al 및 W 중 어느 하나로 선택되고, 특히, Al로 선택될 수 있다. 제2 금속막(32)은 적용될 장치의 사이즈에 대응한 두께로 이루어진다. 제2 금속막(32)은 5000 ű1000 Å의 두께일 수 있다. 제2 금속막(32)은 4000 Å 내지 6000 Å의 두께를 가질 수 있다.
제1 금속막(31)은 식각 공정에 의해 부식되는 정도가 낮고, 하부에 배치되는 기판 또는 하부 절연막과 높은 접착력은 갖는 금속 재료로 선택될 수 있다. 제1 금속막(31)은 Mo, Ti, 또는 이들의 합금으로 구성될 수 있다. 제1 금속막(31)은 Ti로 선택될 수 있다. 제1 금속막(31)의 두께는 500 ű100 Å의 두께일 수 있다. 제1 금속막(31)은 400 Å 내지 600 Å의 두께를 가질 수 있다.
제3 금속막(33)은 식각 공정에 의해 부식되는 정도가 낮고, 상부 절연막과 높은 접착력을 갖는 금속 재료로 선택될 수 있다. 제3 금속막(33)은 제1 금속막(31)과 동일한 물질로 이루어질 수 있다. 제3 금속막(33)은 Mo, Ti, 또는 이들의 합금으로 구성될 수 있다. 제3 금속막(33)은 Ti로 선택될 수 있다. 제3 금속막(33)은 하부의 제2 금속막(32)이 식각 공정에서 노출되지 않는 두께를 갖는다. 제3 금속막(33)의 두께는 500 ű100 Å의 두께일 수 있다. 제3 금속막(33)은 400 Å 내지 600 Å의 두께를 가질 수 있다.
도전막(70)을 구성하는 제2 금속막(32)은 낮은 저항을 가지므로 전극 또는 배선으로 적합하지만 제1 금속막(31) 또는 제3 금속막(33)에 비해 식각 공정에서 용이하게 부식되는 단점이 있다. 도 2를 참조하면, 일반적인 도전막(CL)이 다중 구조를 가질 때 도전막(CL)의 메인 금속막은 상부 및 하부의 금속막에 비하여 식각액에 용이하게 부식되어 측면의 스택 커버리지(Stack coverage)가 나빠지는 단점이 있다. 이로 인해 상부 절연막(IL)이 도전막(CL)의 측면 및/또는 상부 에지에서 들뜨는 문제가 발생될 수 있다. 이러한 결과로 도전막(CL)을 포함하는 소자의 신뢰도는 저하된다.
이에 본 발명의 실시예에 따른 도전막(70)은 도 1에 도시된 바와 같이 금속막(30)의 경사진 측면에 금속 산화막(50)을 구비하여 스택 커버리지(Stack coverage)를 보완한다.
금속 산화막(50)은 순차로 적층되는 제1 금속 산화막(51), 제2 금속 산화막(52) 및 제3 금속 산화막(53)을 포함하며, 경사진 금속막(30)의 측면을 따라 적층된다. 제1 금속 산화막(51)은 제1 금속막(31)의 측면에 대응되고, 제2 금속 산화막(52)는 제2 금속막(32)의 측면에 대응되며 제3 금속 산화막(53)은 제3 금속막(33)에 대응되도록 배치되어 금속막(30)의 경사진 측면이 균일한 표면을 갖도록 한다. 금속 산화막(50)의 두께는 450~550 Å일 수 있다. 금속 산화막(50)의 두께는 제1 금속막(31) 또는 제3 금속막(33)의 두께보다 10~20 % 더 얇거나, 제1 금속막(31) 또는 제3 금속막(33)의 두께보다 10~20 % 더 두꺼울 수 있다. 금속 산화막(50)의 두께는 제2 금속막(32)의 두께의 8~15% 일 수 있다.
금속 산화막(50)을 구성하는 제1 금속 산화막(51)은 제2 금속막(32)을 보호하는 기능을 할 수 있도록 제1 금속막(31) 또는 제3 금속막(33)과 동일하거나 유사한 두께를 가질 수 있다. 제1 금속 산화막(51)은 500 Å일 수 있다. 제1 금속 산화막(51)은 TiO2일 수 있다.
제2 금속 산화막(52)은 제2 금속막(32)을 보호하는 기능을 할 수 있도록 제1 금속막(31) 또는 제3 금속막(33)과 동일하거나 유사한 두께를 가질 수 있다. 제2 금속 산화막(52)은 500 Å일 수 있다. 제2 금속 산화막(52)은 Al2O3일 수 있다. 제2 금속막(32)이 제1 금속막(31) 또는 제3 금속막(33)에 비하여 식각액 등에 의해 더 많이 식각되는 등의 경우를 보완하기 위해 제2 금속 산화막(52)의 두께는 제1 금속 산화막(51)의 두께 또는 제3 금속 산화막(53)의 두께와 동일할 수 있다.
제3 금속 산화막(53)은 제2 금속막(32)을 보호하는 기능을 할 수 있도록 제1 금속막(31) 또는 제3 금속막(33)과 동일한 두께를 가질 수 있다. 제3 금속 산화막(53)은 500 Å일 수 있다. 제3 금속 산화막(53)은 제1 금속 산화막(51)과 동일한 물질로 이루어질 수 있다. 제3 금속 산화막(51)은 TiO2일 수 있다.
도전막(70) 또는 내부 금속막(30)의 테이퍼는 하부 면과의 내각이 40±10°, 즉 30 내지 50°이거나, 상부 면과의 내각이 130 내지 180°인 측면을 포함할 수 있다.
이와 같이 본 명세서의 도전막(70)은 서로 다른 물질의 다층 구조로 이루어지는 금속막(30)의 경사진 측면에 금속 산화막(50)을 배치하여 금속막(30)의 측면에서 불균일하거나 돌출된 테이퍼 없이 경사진 측면이 균일한 표면을 가질 수 있다. 아울러 도전막(70)의 외부에 둘러싸인 금속 산화막(50)에 의해 내부의 금속막(30)이 식각액에 의해 부식되는 것을 방지할 수 있고 도전막(70)의 상부에 배치되는 절연막이 도전막(70)과 분리될 가능성을 낮출 수 있다. 따라서, 도전막(70)을 포함하는 소자의 신뢰도는 향상될 수 있다.
이하, 본 명세서의 도전막(70)의 제조 방법에 대해 설명하기로 한다.
도 3 내지 도 4e를 참조하면, 도전막(70)의 제조 방법은 기판 또는 기판의 하부 절연막(10) 상에 제1 금속막(31), 제2 금속막(32) 및 제3 금속막(33)을 순차로 적층하여 금속물(37)을 형성하는 단계(S100)와, 마스크(MASK)를 이용하여 금속물(37) 상의 PR(80)을 희망하는 금속물(37)의 패턴 모양에 맞게 패터닝하는 단계(S200)와, 패터닝된 PR(80)을 이용하여 금속물을 식각하여 제1 금속막(31), 제2 금속막(32) 및 제3 금속막(33)이 기판 또는 하부 절연막(10) 상에 순차로 적층된 금속막(30)을 형성하는 단계(S300)를 포함한다. 이 후 공정에서, 패터닝된 PR(80)을 금속막(30) 상에 배치한 채로 O3 애싱(ashing) 공정을 수행해 금속막(30)의 경사진 측면에 제1 금속 산화막(51), 제2 금속 산화막(52) 및 제3 금속 산화막(53)이 적층된 구조의 금속 산화막(50)을 형성하는 단계(S400)와, 스트립(Strip) 공정으로 금속막(30) 상의 PR을 제거하여 도전막(70)을 형성하는 단계(S500)를 수행한다,
본 발명은 금속 산화막(50)을 형성하기 위해 O3 애싱 공정을 이용하는데, O3는 O2에 비해 산화력이 높아 산화제로 이용하는데 이점이 있다.
이하에서는 본 발명의 실시예에 따른 표시 패널에 대하여 첨부한 도면을 참고하여 설명하기로 한다.
도 5를 참조하면, 본 명세서에 따른 표시 패널(100)은 가요성(flexibility)이 부여된 플렉서블 디스플레이 장치, 즉 접을 수 있는(foldable) 디스플레이 장치, 구부릴 수 있는(bendable) 디스플레이 장치, 말수 있는(rollable) 디스플레이 장치 등일 수 있다.
표시 패널(100)은 적어도 하나의 표시 영역(Active Area)을 포함하고, 표시 영역에는 다수의 화소(P)들이 배치된다. 표시 영역(Active Area; A/A)을 둘러싸는 표시 영역(A/A)의 주변에는 비표시 영역(Inactive Area; N/A)이 배치될 수 있다. 비표시 영역(N/A)은 표시 영역(A/A)의 하나 이상의 측면에 인접하여 사각형 형태의 표시 영역(A/A)을 둘러싸고 있다. 그러나, 표시 영역(A/A)의 형태 및 표시 영역(A/A)에 인접한 비표시 영역(N/A)의 형태/배치는 도 5에 도시된 예에 한정되지 않는다. 표시 영역(A/A) 및 비표시 영역(N/A)은 표시 패널(100)을 탑재한 전자 장치의 디자인에 적합한 형태일 수 있다. 표시 영역(A/A)의 예시적 형태는 오각형, 육각형, 원형, 타원형 등이다.
표시 패널(100)은 베이스 층(111)에 연결되는 데이터 구동부(미도시) 및 스캔 구동 회로(GIP)를 포함한다. 베이스 층(111)은 기판이라고 명명될 수 있다. 기판(111)은 표시 영역(A/A)과 표시 영역(A/A)의 주변에서 표시 영역(A/A)을 둘러싸는 비표시 영역(N/A)를 갖는다.
표시 영역(A/A)에는 상호 교차하는 복수의 데이터 라인(DL) 및 복수의 스캔 라인(SL)에 의해 구분되며, 복수의 데이터 라인(DL) 및 복수의 스캔 라인(SL)에 연결된 복수의 화소(P)가 배치된다. 비표시 영역(N/A)은 패드부(PAD), 링크부(Link) 및 스캔 구동 회로부(SD)를 포함한다. 비표시 영역(N/A)은 이니셜 배선(11) 및 그라운드 배선(VSS)을 더 포함한다.
패드부(PAD)에는 각종 신호 라인들이나 PCB와 연결되는 패드들이 배치된다. 패드부(PAD)에는 점등검사를 위한 패드 및 COF 합착을 위한 패드 등 외부신호를 패널에 인가하기 위한 패드가 위치할 수 있다. 링크부(Link)에는 패드부(PAD)와 표시 영역(A/A) 사이의 각종 연결 배선들과 전원 배선(VDD) 등이 배치된다. 스캔 구동 회로부(SD)는 표시 영역(A/A)의 양 측면으로 배치되며 링크부(Link)의 배선과 연결되는 적어도 하나의 스캔 구동 회로(GIP)와 다수의 배선을 포함한다.
스캔 구동 회로부(SD)에는 스캔 구동 회로 ESD(GESD)도 배치될 수 있다. 이니셜 배선(11)은 화소(P)에 초기 전압을 인가하며 표시 영역(A/A)과 스캔 구동 회로(GIP) 사이에 배치될 수 있다. 그라운드 배선(VSS)은 화소(P)에 공통 전압을 인가하며 스캔 구동 회로(GIP)와 기판(111)의 에지(edge) 사이에 배치되며, 표시 영역(A/A)의 3 면을 둘러싸도록 배치될 수 있다. 미도시된 데이터 구동부는 별도의 PCB 기판에 실장 또는 연결되어 패드부(PAD)를 통해 표시 패널(10)과 연결되는 형태이거나 패드부(PAD)와 표시 영역(A/A) 사이의 링크부(Link)에 COP(Chip On Panel) 형태로 실장 또는 연결될 수 있다. 데이터 구동부는 적어도 하나의 소스 드라이브 IC(Integrated Circuit)를 포함한다.
표시 영역(A/A)의 화소(P)에는 스캔 라인(SL) 및/또는 데이터 라인(DL)과 연결된 박막 트랜지스터와 게이트 신호 및 박막 트랜지스터에 의해 공급된 데이터 신호에 대응하여 동작하는 화소 회로가 포함될 수 있다. 화소 회로는 데이터 라인(DL) 또는 스캔 라인(SL)과 중첩되게 배치될 수 있다. 화소(P)는 화소 회로의 구성에 따라 유기 발광 소자를 포함하도록 구현될 수 있다. 화소(P)가 유기 발광 소자로 구현되는 경우 표시 패널(10)은 전면 발광(Top-Emission) 방식, 배면 발광(Bottom-Emission) 방식 또는 양면 발광(Dual-Emission) 방식 등으로 구현될 수 있다.
도 6을 참조하면, 표시 영역(A/A)에는 기판(111) 상에 박막트랜지스터, 유기발광소자(122, 124, 126) 및 각종 기능 층(layer)이 위치한다. 한편, 비표시 영역(N/A)에는 기판(111) 상에 각종 구동 회로, 전극, 배선, 기능성 구조물 등이 위치할 수 있다.
기판(111)은 표시 패널(100)의 다양한 구성요소들을 지지한다. 기판(111)은 투명한 절연 물질로 이루어질 수 있다. 기판(111)은 예를 들어 유리, 플라스틱, 폴리이미드를 포함하는 물질 등과 같은 절연 물질로 형성될 수 있다.
버퍼 층(buffer layer)이 기판(111) 상에 위치할 수 있다. 버퍼 층은 기판(111) 또는 하부의 층들에서 유출되는 알칼리 이온 등과 같은 불순물로부터 박막 트랜지스터(Thin Film Transistor: TFT)를 보호하기 위한 기능 층이다. 버퍼 층은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다층으로 이루어질 수 있다.
기판(111) 또는 버퍼 층 위에 박막 트랜지스터가 놓인다. 박막 트랜지스터는 반도체 층(112), 게이트 절연막(113), 게이트 전극(114), 층간 절연막(115), 소스 및 드레인 전극(116, 118)이 순차적으로 배치된 형태일 수 있다. 반도체 층(112)은 상기 기판(111) 또는 버퍼 층 상에 위치한다. 반도체 층(112)은 폴리 실리콘(p-Si)으로 만들어질 수 있으며, 이 경우 소정의 영역이 불순물로 도핑될 수도 있다. 또한, 반도체 층(112)은 아몰포스 실리콘(a-Si)으로 만들어질 수도 있고, 펜타센 등과 같은 다양한 유기 반도체 물질로 만들어질 수도 있다. 나아가 반도체 층(112)은 산화물(oxide)로 만들어질 수도 있다. 게이트 절연막(113)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘 질화산화물(SiNxOx) 등과 같은 절연성 무기물로 형성될 수 있으며, 이외에도 절연성 유기물 등으로 형성될 수도 있다. 게이트 전극(114)은 다양한 도전성 물질, 예컨대, 구리(Cu), 마그네슘(Mg), 알루미늄(Al), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 금(Au), 티타늄(Ti) 또는 이들의 합금으로 형성되거나 적층 구조로 이루어질 수 있다.
층간 절연막(115)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘 질화산화물(SiNxOx) 등과 같은 절연성 물질로 형성될 수 있으며, 이외에도 절연성 유기물 등으로 형성될 수도 있다. 층간 절연막(115)과 게이트 절연막(113)의 선택적 제거로 소스 및 드레인 영역이 노출되는 콘택 홀(contact hole)이 형성될 수 있다.
소스 및 드레인 전극(116, 118)은 층간 절연막(115) 상에 전극용 물질로 단일층 또는 다층의 구조로 형성된다. 소스 및 드레인 전극(116, 118)은 데이터 라인(DL)과 동일한 물질로 이루어질 수 있다. 소스 및 드레인 전극(116, 118)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나, 또는 이들의 합금일 수 있으며, 이들의 단일층 또는 다중층 구조로 이루어질 수 있다.
상부 절연막인 평탄화막(117)이 소스 및 드레인 전극(116, 118) 또는 데이터 라인(DL) 상에 위치할 수 있다. 평탄화막(117)은 박막트랜지스터를 보호하고 그 상부를 평탄화한다. 평탄화막(117)은 다양한 형태로 구성될 수 있는데, BCB(Benzocyclobutene) 또는 아크릴(Acryl)계 유기 물질 등과 같은 유기 절연막, 또는 실리콘 질화막(SiNx), 실리콘 산화막(SiOx), 실리콘 질화산화물(SiNxOx)과 같은 무기 절연막으로 형성될 수도 있고, 단층으로 형성되거나 이중 혹은 다중 층으로 구성될 수도 있는 등 다양한 변형이 가능하다. 평탄화막(117)은 유기발광소자를 박막트랜지스터에 전기적으로 연결하기 위한 콘택홀을 갖는다. 평탄화막(117)은 콘택홀을 제외한 표시 영역(A/A)의 전면을 덮도록 배치된다.
유기발광소자는 제1 전극(122), 유기발광 층(124), 제2 전극(126)이 순차적으로 배치된 형태일 수 있다. 즉, 유기발광소자는 평탄화막(117) 상에 형성된 제1 전극(122), 제1 전극(122) 상에 위치한 유기발광 층(124) 및 유기발광 층(124) 상에 위치한 제2 전극(126)으로 구성될 수 있다.
제1 전극(122)은 평탄화막(117)에 형성된 컨택 홀을 통해 구동 박막트랜지스터의 소스 전극(116) 또는 드레인 전극(118)과 전기적으로 연결된다. 표시 패널(100)이 상부 발광(top emission) 방식인 경우, 제1 전극(122)은 반사율이 높은 불투명한 도전 물질을 포함할 수 있다. 예를 들면, 제1 전극(122)은 은(Ag), 알루미늄(Al), 금(Au), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr) 또는 이들의 합금 등으로 형성될 수 있다. 제1 전극(122)은 주석 산화물(Tin Oxide; TO), 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Zinc Tin Oxide; ITZO) 등과 같은 투명 도전성 물질을 포함할 수 있다. 제1 전극(122)은 높은 불투명 도전 물질과 투명 도전성 물질의 적층 구조로 이루어질 수 있다. 제1 전극(122)은 애노드 전극일 수 있다.
뱅크(120)는 발광 영역을 제외한 나머지 영역에 형성된다. 이에 따라, 뱅크(120)는 발광 영역과 대응되는 제1 전극(122)을 노출시키는 뱅크 홀을 가진다. 뱅크(120)는 실리콘 질화막(SiNx), 실리콘 산화막(SiOx) 또는 실리콘 질화산화막(SiNxOx)와 같은 무기 절연 물질 또는 BCB, 아크릴계 또는 이미드계 유기 절연물질로 만들어질 수 있다.
유기발광 층(124)이 뱅크(120)에 의해 노출된 제1 전극(122) 상에 위치한다. 유기발광 층(124)은 발광층, 전자주입층, 전자수송층, 정공수송층, 정공주입층 등을 포함할 수 있다. 상기 유기발광 층(124)은, 하나의 빛을 발광하는 단일 발광층 구조로 구성될 수도 있고, 복수 개의 발광층으로 구성되어 발광하는 구조로 구성될 수도 있다.
제2 전극(126)이 유기발광 층(124) 상에 위치한다. 표시 패널(100)이 상부 발광(top emission) 방식인 경우, 제2 전극(126)은 인듐 틴 옥사이드(Indium Tin Oxide; ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide; IZO) 등과 같은 투명한 도전 물질 또는 Mg, Ag 또는 이들의 합금으로 이루어진 도전 물질이나 이테르븀(Yb)을 포함함으로써 유기발광 층(124)에서 생성된 광을 제2 전극(126) 상부로 방출시킨다.
보호 층(128)과 봉지 층(130)이 제2 전극(126) 상에 위치한다. 보호 층(128)과 봉지 층(130)은, 발광 재료와 전극 재료의 산화를 방지하기 위하여, 외부로부터의 산소 및 수분 침투를 막는다. 유기발광소자가 수분이나 산소에 노출되면, 발광 영역이 축소되는 화소 수축(pixel shrinkage) 현상이 나타나거나, 발광 영역 내 흑점(dark spot)이 생길 수 있다. 보호 층(passivation layer) 및/또는 봉지 층(encapsulation layer)은 유리, 금속, 산화 알루미늄(AlOx) 또는 실리콘(Si) 계열 물질로 이루어진 무기막으로 구성되거나, 또는 유기막과 무기막이 교대로 적층된 구조일 수도 있다. 보호층(128)은 유기막으로 이루어질 수 있다. 봉지 층(130)은 제1 무기 봉지 층, 유기층, 제2 무기 봉지 층이 적층된 구조일 수 있다. 무기막은 수분이나 산소의 침투를 차단하는 역할을 하고, 유기막은 무기막의 표면을 평탄화하는 역할을 한다. 봉지 층(130)을 여러 겹의 박막 층으로 형성하는 이유는, 단일 층에 비해 수분이나 산소의 이동 경로를 길고 복잡하게 하여, 유기발광소자까지 수분/산소의 침투를 어렵게 만들려는 것이다.
표시 패널(100)은 봉지 층(130) 상에 터치 층, 편광 층(160), 커버 층(170) 등을 더 포함할 수 있다. 터치 패널/터치 감지 전극이 유기발광소자의 상면(예: 봉지 층 상면)에 사용자의 터치 입력을 감지하기 위한 마련될 수 있다. 필요하다면, 터치 감지 전극 및/또는 터치 입력 감지와 연관된 다른 부품이 구비된 독립된 층이 표시 패널(100) 내부에 마련될 수 있다. 터치 감지 전극(예: 터치 구동/감지 전극)은 인듐 주석 산화물, 그래핀(graphene)과 같은 탄소 기반 물질, 탄소 나노튜브, 전도성 고분자, 다양한 전도성/비전도성 물질의 혼합물로 만들어진 하이브리드 물질 등의 투명 전도성 물질로 형성될 수 있다. 또한, 금속 메쉬(metal mesh), 예컨대, 알루미늄 메쉬 등이 터치 감지 전극으로 사용될 수 있다.
표시 패널(100)은 표시 특성(예: 외부 광 반사, 색 정확도, 휘도 등)을 제어하기 위해 편광 층(160)을 포함할 수 있다. 커버 층(170)은 표시 패널(100)을 보호하기 위해 사용될 수 있으며 일 예로 커버 글래스(Cover Glass)일 수 있다.
표시 패널(100)의 특정 부분에서의 강도 및/또는 견고성을 증가시키기 위해, 하나 이상의 지지 층(180)이 기판(111)의 하부에 제공될 수 있다. 지지 층(180)은 기판(111)의 양면 중 유기발광소자가 있는 면(제1 면)의 반대편 면(제2 면)에 부착된다. 지지 층(180)은 폴리에틸렌 나프탈레이트(Polyethylene Naphthalate; PEN), 폴리에틸렌 테레프탈레이트(Ployethylene Terephthalate; PET), 폴리에틸렌 에테르프탈레이트 (polyethylene ether phthalate), 폴리카보네이트(polycarbonate), 폴리아릴레이트(polyarylate), 폴리에테르이미드(polyether imide), 폴리에테르술폰산(polyether sulfonate), 폴리이미드(polyimide) 폴리아크릴레이트(polyacrylate), 기타 적합한 폴리머의 조합으로 구성된 박형 플라스틱 필름으로 만들어질 수 있다. 지지 층(180)의 형성에 사용될 수 있는 다른 적합한 물질은 박형 유리, 유전체로 차폐된 금속 호일(metal foil), 다층 폴리머, 나노 파티클 또는 마이크로 파티클과 조합된 고분자 물질이 포함된 고분자 필름 등일 수 있다.
도 7을 참조하면, 표시 패널(100)을 구성하는 박막 트랜지스터의 소스 전극(116) 또는 드레인 전극(118)은 층간 절연막(115) 상에 제1 금속막(31), 제2 금속막(32) 및 제3 금속막(33)이 순차로 적층된 3층 구조의 금속막(30)과 금속막(30)의 측면에 배치되는 금속 산화막(50)을 포함한다. 소스 전극(116) 또는 드레인 전극(118)과 동일한 층에 배치되는 도전막은 소스 전극(116) 또는 드레인 전극(118)과 동일한 구조를 갖는다.
금속막(30)은 메인(Main) 도전 전극 또는 배선 기능을 하는 제2 금속막(32)을 사이에 두고 제2 금속막(32)을 보호하는 기능을 하는 제1 금속막(31)을 제2 금속막(32)의 하부에 배치되고, 제3 금속막(33)을 제2 금속막(32)의 상부에 배치된다. 금속막(30)은 경사를 가진 측면을 포함하며, 제1 금속막(31)의 폭이 제2 금속막(32)의 폭보다 크고, 제2 금속막(32)의 폭이 제3 금속막(33)의 폭보다 크다.
제2 금속막(32)은 소정의 전하 이동도로 비교적 낮은 저항을 갖는 금속 재료로 선택된다. 제2 금속막(32)은 Cu, Ag, Au, Al 및 W 중 어느 하나로 선택되고, 특히, Al로 선택될 수 있다. 제2 금속막(32)은 적용될 장치의 사이즈에 대응한 두께로 이루어진다. 제2 금속막(32)은 5000 ű1000 Å의 두께일 수 있다. 제2 금속막(32)은 4000 Å 내지 6000 Å의 두께를 가질 수 있다
제1 금속막(31)은 식각 공정에 의해 부식되는 정도가 낮고, 하부에 배치되는 기판 또는 하부 절연막과 높은 접착력은 갖는 금속 재료로 선택될 수 있다. 제1 금속막(31)은 Mo, Ti, 또는 이들의 합금으로 구성될 수 있다. 제1 금속막(31)은 Ti로 선택될 수 있다. 제1 금속막(31)의 두께는 500 ű100 Å의 두께일 수 있다. 제1 금속막(31)은 400 Å 내지 600 Å의 두께를 가질 수 있다.
제3 금속막(33)은 식각 공정에 의해 부식되는 정도가 낮고, 상부 절연막과 높은 접착력은 갖는 금속 재료로 선택될 수 있다. 제3 금속막(33)은 제1 금속막(31)과 동일한 물질로 이루어질 수 있다. 3 금속막(33)은 Mo, Ti, 또는 이들의 합금으로 구성될 수 있다. 제3 금속막(33)은 Ti로 선택될 수 있다. 제3 금속막(33)은 하부의 제2 금속막(32)이 식각 공정에서 노출되지 않는 두께를 갖는다. 제3 금속막(33)의 두께는 500 ű100 Å의 두께일 수 있다. 제3 금속막(33)은 400 Å 내지 600 Å의 두께를 가질 수 있다
소스 전극(116) 또는 드레인 전극(118)은 금속막(30)의 경사진 측면에 금속 산화막(50)을 구비하여 스택 커버리지(Stack coverage)를 보완한다.
금속 산화막(50)은 순차로 적층되는 제1 금속 산화막(51), 제2 금속 산화막(52) 및 제3 금속 산화막(53)을 포함하며, 경사진 금속막(30)의 측면을 따라 적층된다. 제1 금속 산화막(51)은 제1 금속막(31)의 측면에 대응되고, 제2 금속 산화막(52)는 제2 금속막(32)의 측면에 대응되며 제3 금속 산화막(53)은 제3 금속막(33)에 대응되도록 배치되어 금속막(30)의 경사진 측면이 균일한 표면을 갖도록 한다. 금속 산화막(50)의 두께는 450~550 Å일 수 있다. 금속 산화막(50)의 두께는 제1 금속막(31) 또는 제3 금속막(33)의 두께보다 10~20 % 더 얇거나, 제1 금속막(31) 또는 제3 금속막(33)의 두께보다 10~20 % 더 두꺼울 수 있다. 금속 산화막(50)의 두께는 제2 금속막(32)의 두께의 8~15% 일 수 있다.
금속 산화막(50)을 구성하는 제1 금속 산화막(51)은 제2 금속막(32)을 보호하는 기능을 할 수 있도록 제1 금속막(31) 또는 제3 금속막(33)과 동일하거나 유사한 두께를 가질 수 있다. 제1 금속 산화막(51)은 500 Å일 수 있다. 제1 금속 산화막(51)은 TiO2일 수 있다.
제2 금속 산화막(52)은 제2 금속막(32)을 보호하는 기능을 할 수 있도록 제1 금속막(31) 또는 제3 금속막(33)과 동일하거나 유사한 두께를 가질 수 있다. 제2 금속 산화막(52)은 500 Å일 수 있다. 제2 금속 산화막(52)은 Al2O3일 수 있다. 제2 금속막(32)이 제1 금속막(31) 또는 제3 금속막(33)에 비하여 식각액 등에 의해 더 많이 식각되는 등의 경우를 보완하기 위해 제2 금속 산화막(52)의 두께는 제1 금속 산화막(51)의 두께 또는 제3 금속 산화막(53)의 두께보다 더 두꺼울 수 있다.
제3 금속 산화막(53)은 제2 금속막(32)을 보호하는 기능을 할 수 있도록 제1 금속막(31) 또는 제3 금속막(33)과 동일한 두께를 가질 수 있다. 제3 금속 산화막(53)은 500 Å일 수 있다. 제3 금속 산화막(53)은 제1 금속 산화막(51)과 동일한 물질로 이루어질 수 있다. 제3 금속 산화막(51)은 TiO2일 수 있다.
소스 전극(116)의 전체 또는 내부 금속막(30)의 테이퍼는 하부 면과의 내각이 40±10°, 즉 30 내지 50°이거나, 상부 면과의 내각이 130 내지 180°인 측면을 포함할 수 있다. 본 발명에서 소스 전극(116) 또는 드레인 전극(118)과 동일한 물질 또는 동일한 공정으로 형성되는 표시 패널(100) 상의 전극 또는 배선 역할을 하는 도전막은 위에서 설명한 소스 전극(116) 또는 드레인 전극(118)과 동일한 구조의 금속막(30) 및 금속막(30)의 측면에 경사진 금속 산화막(50)을 갖는다.
이와 같이 본 명세서의 소스 전극(116) 또는 드레인 전극(118)은 서로 다른 물질의 다층 구조로 이루어지는 금속막(30)의 경사진 측면에 금속 산화막(50)을 배치하여 금속막(30)의 측면에서 불균일하거나 돌출된 테이퍼 없이 경사진 측면이 균일한 표면을 가질 수 있다. 아울러 소스 전극(116) 또는 드레인 전극(118)의 금속 산화막(50)에 의해 내부의 금속막(30)이 식각액에 의해 부식되는 것을 방지할 수 있고 소스 전극(116) 또는 드레인 전극(118)의 상부에 배치되는 절연막이 소스 전극(116) 또는 드레인 전극(118)과 분리될 가능성을 낮추고 상부 절연막이 소스 전극(116) 또는 드레인 전극(118) 및 하부 절연막(115)에 들뜸 없이 부착될 수 있다. 따라서, 소스 전극(116) 또는 드레인 전극(118)을 포함하는 소자의 신뢰도는 향상될 수 있다.
본 명세서의 일 실시예에 따른 도전막은 다음과 같이 설명될 수 있다.
본 명세서의 일 실시예에 따른 도전막은 제1 금속막, 제2 금속막 및 제3 금속막이 순차로 적층되며 측면에 경사를 가지는 금속막 및 상기 금속막의 경사진 측면이 균일한 표면을 갖도록 경사진 상기 금속막의 측면에 위치되는 금속 산화막을 포함한다.
상기 금속 산화막은 제1 금속 산화막, 제2 금속 산화막 및 제3 금속 산화막을 포함하며 상기 금속막의 측면을 따라 적층된다.
상기 제1 금속막과 상기 제3 금속막은 동일한 물질로 이루어지고, 상기 제1 금속 산화막과 상기 제3 금속 산화막은 동일한 물질을 포함한다.
상기 제1 금속막과 제3 금속막은 Ti를 포함하고, 상기 제2 금속막은 Al을 포함한다.
상기 제1 금속 산화막과 제3 금속 산화막은 TiO2를 포함하고, 상기 제2 금속 산화막은 Al2O3를 포함한다.
상기 제2 금속 산화막의 두께는 상기 제1 금속 산화막 또는 제3 금속 산화막의 두께와 동일하다.
상기 금속 산화막의 두께는 450~550 Å일 수 있다.
상기 금속 산화막의 두께는 상기 제1 금속막 또는 상기 제3 금속막의 두께보다 10~20 % 더 얇거나, 상기 제1 금속막 또는 상기 제3 금속막의 두께보다 10~20 % 더 두꺼울 수 있다.
본 명세서의 실시예에 따른 표시 패널은 다음과 같이 설명될 수 있다.
본 명세서의 다른 실시예에 따른 디스플레이 장치는 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 갖는 기판과, 상기 기판 상에 소스 또는 드레인 전극을 포함하는 박막 트랜지스터와 상기 소스 또는 드레인 전극 상에 배치되는 절연막 및 상기 기판 상에 순차로 적층되는 제1 금속막, 제2 금속막 및 제3 금속막을 포함하며 측면에 경사를 가지는 금속막과, 상기 금속막의 경사진 측면의 표면에 경사진 측면을 따라 순차로 적층되는 제1 금속 산화막, 제2 금속 산화막 및 제3 금속 산화막을 갖는 금속 산화막으로 이루어진 도전막을 포함한다.
상기 도전막과 상기 소스 또는 드레인 전극은 동일한 물질 및 동일한 구조로 이루어진다.
상기 제2 금속막은 Al을 포함하고, 상기 제2 금속 산화막은 Al2O3를 포함한다.
상기 제1 금속막과 상기 제3 금속막은 동일한 물질을 포함하고, 상기 제1 금속 산화막과 상기 제3 금속 산화막은 동일한 물질을 포함할 수 있다.
상기 제1 금속막과 제3 금속막은 Ti를 포함하고, 상기 제1 금속 산화막과 제3 금속 산화막은 TiO2를 포함한다.
상기 제2 금속 산화막의 두께는 상기 제1 금속 산화막 또는 제3 금속 산화막의 두께와 동일할 수 있다.
상기 금속 산화막의 두께는 450~550 Å이다.
상기 금속 산화막의 적어도 일 부분의 두께는 상기 제1 금속막 또는 상기 제3 금속막의 두께와 동일할 수 있다.
상기 금속 산화막의 적어도 일 부분의 두께는 상기 제1 금속막 또는 상기 제3 금속막의 두께보다 10~20 % 더 얇을 수 있다.
상기 절연막은 상기 금속 산화막에 들뜸 없이 부착된다.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 그 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 당업자에 의해 기술적으로 다양하게 연동 및 구동될 수 있으며, 각 실시예들이 서로에 대하여 독립적으로 실시되거나 연관 관계로 함께 실시될 수도 있다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
30: 금속막
31: 제1 금속막
32: 제2 금속막 33: 제3 금속막
50: 금속 산화막 51: 제1 금속 산화막
52: 제2 금속 산화막 53: 제3 금속 산화막
70: 도전막 100: 표시 패널
111: 베이스 층 114: 게이트 전극
115: 층간 절연막 116: 소스 전극
117: 평탄화막 118: 드레인 전극
122: 제1 전극 124: 유기발광 층
126: 제2 전극 130: 봉지 층
160: 편광 층 170: 커버 층
180: 지지 층
32: 제2 금속막 33: 제3 금속막
50: 금속 산화막 51: 제1 금속 산화막
52: 제2 금속 산화막 53: 제3 금속 산화막
70: 도전막 100: 표시 패널
111: 베이스 층 114: 게이트 전극
115: 층간 절연막 116: 소스 전극
117: 평탄화막 118: 드레인 전극
122: 제1 전극 124: 유기발광 층
126: 제2 전극 130: 봉지 층
160: 편광 층 170: 커버 층
180: 지지 층
Claims (18)
- 제1 금속막, 제2 금속막 및 제3 금속막이 순차로 적층되며 측면에 경사를 가지는 금속막; 및
상기 금속막의 경사진 측면이 균일한 표면을 갖도록 경사진 상기 금속막의 측면에 위치되는 금속 산화막을 포함하는 도전막. - 제1 항에 있어서,
상기 금속 산화막은 제1 금속 산화막, 제2 금속 산화막 및 제3 금속 산화막을 포함하며 상기 금속막의 측면을 따라 적층되는 도전막. - 제2 항에 있어서,
상기 제1 금속막과 상기 제3 금속막은 동일한 물질로 이루어지고,
상기 제1 금속 산화막과 상기 제3 금속 산화막은 동일한 물질을 포함하는 도전막. - 제3 항에 있어서,상기 제1 금속막과 상기 제3 금속막은 Ti를 포함하고,
상기 제2 금속막은 Al을 포함하는 도전막. - 제4 항에 있어서,
상기 제1 금속 산화막과 상기 제3 금속 산화막은 TiO2를 포함하고,
상기 제2 금속 산화막은 Al2O3를 포함하는 도전막. - 제5 항에 있어서,
상기 제2 금속 산화막의 두께는 상기 제1 금속 산화막 또는 상기 제3 금속 산화막의 두께와 동일한 도전막. - 제5 항에 있어서,
상기 금속 산화막의 두께는 450~550 Å인 도전막. - 제1 항에 있어서,
상기 금속 산화막의 두께는 상기 제1 금속막 또는 상기 제3 금속막의 두께보다 10~20 % 더 얇거나, 상기 제1 금속막 또는 상기 제3 금속막의 두께보다 10~20 % 더 두꺼운 도전막. - 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 갖는 기판;
상기 기판 상에 소스 또는 드레인 전극을 포함하는 박막 트랜지스터;
상기 소스 또는 드레인 전극 상에 배치되는 절연막; 및
상기 기판 상에 순차로 적층되는 제1 금속막, 제2 금속막 및 제3 금속막을 포함하며 측면에 경사를 가지는 금속막과, 상기 금속막의 경사진 측면의 표면에 경사진 측면을 따라 순차로 적층되는 제1 금속 산화막, 제2 금속 산화막 및 제3 금속 산화막을 갖는 금속 산화막으로 이루어진 도전막을 포함하는 표시 패널. - 제9 항에 있어서,
상기 도전막과 상기 소스 또는 드레인 전극은 동일한 물질 및 동일한 구조로 이루어지는 표시 패널. - 제9 항에 있어서,
상기 제2 금속막은 Al을 포함하고,
상기 제2 금속 산화막은 Al2O3를 포함하는 표시 패널. - 제9 항에 있어서,
상기 제1 금속막과 상기 제3 금속막은 동일한 물질을 포함하고,
상기 제1 금속 산화막과 상기 제3 금속 산화막은 동일한 물질을 포함하는 표시 패널. - 제9 항에 있어서,
상기 제1 금속막과 상기 제3 금속막은 Ti를 포함하고,
상기 제1 금속 산화막과 상기 제3 금속 산화막은 TiO2를 포함하는 표시 패널. - 제9 항에 있어서,
상기 제2 금속 산화막의 두께는 상기 제1 금속 산화막 또는 상기 제3 금속 산화막의 두께와 동일한 표시 패널. - 제9 항에 있어서,
상기 금속 산화막의 두께는 450~550 Å인 표시 패널. - 제9 항에 있어서,
상기 금속 산화막의 적어도 일 부분의 두께는 상기 제1 금속막 또는 상기 제3 금속막의 두께와 동일한 표시 패널. - 제9 항에 있어서,
상기 금속 산화막의 적어도 일 부분의 두께는 상기 제1 금속막 또는 상기 제3 금속막의 두께보다 10~20 % 더 얇은 표시 패널. - 제9 항에 있어서,
상기 절연막은 상기 금속 산화막에 들뜸 없이 부착되는 표시 패널.
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|---|---|---|---|
| KR1020180160071A KR20200072177A (ko) | 2018-12-12 | 2018-12-12 | 도전막 및 이를 포함하는 표시 패널 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180160071A KR20200072177A (ko) | 2018-12-12 | 2018-12-12 | 도전막 및 이를 포함하는 표시 패널 |
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|---|---|
| KR20200072177A true KR20200072177A (ko) | 2020-06-22 |
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ID=71142297
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|---|---|---|---|
| KR1020180160071A KR20200072177A (ko) | 2018-12-12 | 2018-12-12 | 도전막 및 이를 포함하는 표시 패널 |
Country Status (1)
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|---|---|
| KR (1) | KR20200072177A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11839127B2 (en) | 2020-12-31 | 2023-12-05 | Lg Display Co., Ltd. | Light emitting display device with electron injection layer at non-active area |
-
2018
- 2018-12-12 KR KR1020180160071A patent/KR20200072177A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11839127B2 (en) | 2020-12-31 | 2023-12-05 | Lg Display Co., Ltd. | Light emitting display device with electron injection layer at non-active area |
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| E902 | Notification of reason for refusal | ||
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