KR20200060210A - 확률기반 시간-디지털 변환기 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명은 확률기반 TDC 및 그것의 동작 방법을 개시한다. 본 발명의 하나의 실시 예에 따른 확률기반 시간-디지털 변환기는 제1 전압 또는 제2 전압 중 제1 선택 신호에 따라 선택된 전압을 기반으로 기준 신호의 타이밍과 입력 신호의 타이밍을 비교하여 제1 비교 결과를 출력하도록 구성된 제1 아비터 셀, 제1 전압 또는 제2 전압 중 제2 선택 신호에 따라 선택된 전압을 기반으로 기준 신호의 타이밍과 입력 신호의 타이밍을 비교하여 제2 비교 결과를 출력하도록 구성된 제2 아비터 셀, 및 제1 비교 결과 및 제2 비교 결과에 기초하여 기준 신호와 입력 신호 사이의 위상 차이를 산출하도록 구성된 이진 변환기를 포함한다.

Description

확률기반 시간-디지털 변환기 및 그것의 동작 방법{STOCHASTIC TIME-TO-DIGITAL CONVERTER AND OPERATING METHOD THEREOF}
본 발명은 시간-디지털 변환기(TDC; Time-to-Digital Converter)에 관한 것으로써, 좀 더 상세하게는 신호들 사이의 위상 차이를 디지털 코드로 변환하는 확률기반 시간-디지털 변환기 및 그것의 동작 방법에 관한 것이다.
반도체 공정의 발전과 함께 소자의 크기가 점점 작아짐에 따라, 칩 내에서의 신호 속도가 점점 빨라지게 되었다. 이러한 고속 신호를 처리하는데 있어서 중요한 회로들 중 하나는 두 고속 신호들 사이의 위상 차이를 측정하는 시간-디지털 변환기(TDC; Time-to-Digital Converter )이다. TDC는 클럭 신호를 생성하고 동기화시키는 PLL(Phase Locked Loop), 칩 내 타이밍(지터(jitter), 스큐(skew) 등)을 측정하는 회로들, 온도 센서 등에 활용된다. 칩 내 신호 속도가 높아짐에 따라 더 정밀한 분해능(resolution)을 가지는 TDC가 요구되고 있다.
그러나, 반도체 공정의 발전이 소자의 크기를 축소하는 방향으로 진행됨에 따른 소자들 사이의 불일치(mismatch)로 인하여 정밀한 분해능과 선형성(linearity)을 동시에 가지는 TDC를 설계하는 것이 어렵다. 확률기반(stochastic) TDC는 이러한 소자들 사이의 불일치를 활용하여 매우 정밀한 분해능을 가질 수 있다. 그러나, 소자들 사이의 불일치가 랜덤(random)하기 때문에, 확률기반 TDC의 비선형성이 커질 수 있다.
본 발명은 상술된 기술적 과제를 해결하기 위한 것으로써, 본 발명의 목적은 정밀한 분해능(ultrafine reolution)을 가지는 확률기반 TDC의 선형성을 개선할 수 있는 확률기반 TDC 및 그것의 동작 방법을 제공하는데 있다.
본 발명의 하나의 실시 예에 따른 확률기반 시간-디지털 변환기는 제1 전압 또는 제2 전압 중 제1 선택 신호에 따라 선택된 전압을 기반으로 기준 신호의 타이밍과 입력 신호의 타이밍을 비교하여 제1 비교 결과를 출력하도록 구성된 제1 아비터 셀, 상기 제1 전압 또는 상기 제2 전압 중 제2 선택 신호에 따라 선택된 전압을 기반으로 상기 기준 신호의 타이밍과 상기 입력 신호의 타이밍을 비교하여 제2 비교 결과를 출력하도록 구성된 제2 아비터 셀, 및 상기 제1 비교 결과 및 상기 제2 비교 결과에 기초하여 상기 기준 신호와 상기 입력 신호 사이의 위상 차이를 산출하도록 구성된 이진 변환기를 포함한다.
하나의 실시 예에 있어서, 상기 제1 선택 신호 및 상기 제2 선택 신호는 각각 1-비트 신호일 수 있다.
하나의 실시 예에 있어서, 상기 제1 아비터 셀이 상기 제1 전압을 기반으로 동작하는 경우, 상기 제1 아비터 셀은 제1 시간 오프셋을 가지고, 상기 제1 아비터 셀이 상기 제2 전압을 기반으로 동작하는 경우, 상기 제1 아비터 셀은 상기 제1 시간 오프셋과 다른 제2 시간 오프셋을 가질 수 있다.
하나의 실시 예에 있어서, 상기 제2 아비터 셀이 상기 제1 전압을 기반으로 동작하는 경우, 상기 제2 아비터 셀은 상기 제1 시간 오프셋과 다른 제3 시간 오프셋을 가지고, 상기 제2 아비터 셀이 상기 제2 전압을 기반으로 동작하는 경우, 상기 제2 아비터 셀은 상기 제2 시간 오프셋과 다른 제4 시간 오프셋을 가질 수 있다.
하나의 실시 예에 있어서, 상기 제1 선택 신호 및 상기 제2 선택 신호는 상기 확률기반 시간-디지털 변환기의 INL(integral non-linearity) 에러가 최소화되도록 결정될 수 있다.
하나의 실시 예에 있어서, 상기 제1 선택 신호 및 상기 제2 선택 신호는 상기 확률기반 시간-디지털 변환기의 프로세스 코너(process corner) 특성을 기반으로 결정될 수 있다.
하나의 실시 예에 있어서, 제1 클럭 신호에 응답하여 하나의 패드를 통해 직렬로 상기 제1 선택 신호 및 상기 제2 선택 신호를 수신하고, 제2 클럭 신호에 응답하여 상기 제1 선택 신호 및 상기 제2 선택 신호를 상기 제1 아비터 셀 및 상기 제2 아비터 셀 각각으로 병렬로 제공하도록 구성된 스캔-체인 회로를 더 포함할 수 있다.
본 발명의 하나의 실시 예에 따른 복수의 아비터 셀들을 포함하는 확률기반 시간-디지털 변환기의 동작 방법은 상기 복수의 아비터 셀들 중 적어도 두 개의 아비터 셀들에 대응하는 선택 신호들을 수신하는 단계, 상기 적어도 두 개의 아비터 셀들 각각을 통해 제1 전압 또는 제2 전압 중 상기 선택 신호들 중 대응하는 선택 신호에 따라 선택된 전압을 기반으로 기준 신호의 타이밍과 입력 신호의 타이밍에 대한 타이밍 비교 결과를 생성하는 단계, 및 상기 적어도 두 개의 아비터 셀들로부터 생성된 상기 기준 신호와 상기 입력 신호의 타이밍 비교 결과들에 기초하여 상기 기준 신호와 상기 입력 신호 사이의 위상 차이를 산출하는 단계를 포함한다.
하나의 실시 예에 있어서, 상기 선택 신호들 각각은 1-비트 신호일 수 있다.
하나의 실시 예에 있어서, 상기 적어도 두 개의 아비터 셀들 각각은 상기 제1 전압 및 상기 제2 전압에 대하여 서로 다른 시간 오프셋을 가질 수 있다.
하나의 실시 예에 있어서, 상기 선택 신호들은 상기 확률기반 시간-디지털 변환기의 INL(integral non-linearity) 에러가 최소화되도록 결정될 수 있다.
하나의 실시 예에 있어서, 상기 선택 신호들은 상기 확률기반 시간-디지털 변환기의 프로세스 코너(process corner) 특성을 기반으로 결정될 수 있다.
하나의 실시 예에 있어서, 상기 선택된 전압에 대하여 상기 적어도 두 개의 아비터 셀들 각각이 가지는 시간 오프셋은 상기 확률기반 시간-디지털 변환기의 입력 범위 이내일 수 있다.
하나의 실시 예에 있어서, 상기 적어도 두 개의 아비터 셀들의 개수가 m개인 경우, 상기 적어도 두 개의 아비터 셀들이 가지는 시간 오프셋들의 조합 수는 2m개일 수 있다.
본 발명의 실시 예에 따르면, 복수의 아비터 셀들의 시간 오프셋들의 조합 수를 극대화하여 확률기반 TDC의 선형성이 개선될 수 있다.
또한, 본 발명의 실시 예에 따르면, 정밀한 분해능을 가지며, 회로의 효율성 및 전력 소모가 향상된 확률기반 TDC를 제공할 수 있다.
도 1은 본 발명의 하나의 실시 예에 따른 확률기반 TDC의 예시적인 블록도를 보여준다.
도 2는 도 1의 아비터 셀의 예시를 보여주는 블록도이다.
도 3은 도 2의 아비터 블록 회로의 예시를 보여주는 회로도이다.
도 4는 본 발명의 하나의 실시 예에 따른 확률기반 TDC의 동작의 예시를 보여주는 순서도이다.
도 5a는 본 발명의 하나의 실시 예에 따른 아비터 셀들의 시간 오프셋의 예시를 보여주는 도면이다.
도 5b는 본 발명의 하나의 실시 예에 따라 결정된 선택 신호들의 조합에 따른 아비터 셀들의 시간 오프셋들을 보여준다.
도 5c는 도 5b의 아비터 셀들의 시간 오프셋들이 오름차순으로 정렬된 시간 오프셋들을 보여준다.
도 5d는 본 발명의 하나의 실시 예에 따른 확률기반 TDC의 INL 에러의 예시를 보여준다.
도 6a는 본 발명의 하나의 실시 예에 따른 아비터 셀들의 시간 오프셋 분포를 보여준다.
도 6b는 본 발명의 실시 예에 따른 입력 신호의 타이밍에 대한 결과 데이터를 보여준다.
도 7은 본 발명의 하나의 실시 예에 따른 아비터 셀들로 선택 신호들을 입력하기 위한 확률기반 TDC의 예시적인 블록도를 보여준다.
도 8은 도 7의 스캔 셀의 예시적인 회로를 보여준다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시 예들이 상세하게 설명된다. 이하의 설명에서, 상세한 구성들 및 구조들과 같은 세부적인 사항들은 단순히 본 발명의 실시 예들의 전반적인 이해를 돕기 위하여 제공된다. 그러므로 본 발명의 기술적 사상 및 범위로부터의 벗어남 없이 본문에 기재된 실시 예들의 변형들은 통상의 기술자에 의해 수행될 수 있다. 더욱이, 명확성 및 간결성을 위하여 잘 알려진 기능들 및 구조들에 대한 설명들은 생략된다. 본 명세서에서 사용된 용어들은 본 발명의 기능들을 고려하여 정의된 용어들이며, 특정 기능에 한정되지 않는다. 용어들의 정의는 상세한 설명에 기재된 사항을 기반으로 결정될 수 있다.
이하의 도면들 또는 상세한 설명에서의 모듈들은 도면에 도시되거나 또는 상세한 설명에 기재된 구성 요소 이외에 다른 것들과 연결될 수 있다. 모듈들 또는 구성 요소들 사이의 연결은 각각 직접적 또는 비직접적일 수 있다. 모듈들 또는 구성 요소들 사이의 연결은 각각 통신에 의한 연결이거나 또는 물리적인 접속일 수 있다.
다르게 정의되지 않는 한, 본문에서 사용되는 기술적 또는 과학적인 의미를 포함하는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 지닌 자에 의해 이해될 수 있는 의미를 갖는다. 일반적으로 사전에서 정의된 용어들은 관련된 기술 분야에서의 맥락적 의미와 동등한 의미를 갖도록 해석되며, 본문에서 명확하게 정의되지 않는 한, 이상적 또는 과도하게 형식적인 의미를 갖도록 해석되지 않는다.
도 1은 본 발명의 하나의 실시 예에 따른 확률기반 TDC의 예시적인 블록도를 보여준다. 도 1을 참조하면, 확률기반 TDC(1000)는 제1 내지 제m 아비터 셀들(100-300), 및 이진 변환기(400)를 포함할 수 있다.
확률기반 TDC(1000)는 소자들 사이의 불일치(mismatch)로부터 발생되는 아비터 셀들(100-300) 각각의 시간 오프셋(offset)을 이용하여 입력 신호(IS)와 기준 신호(RS) 사이의 위상 차이(또는, 시간 차이)를 산출할 수 있다. 시간 오프셋은 입력 신호(IS)와 기준 신호(RS) 사이의 실제 위상 차이와 아비터 셀들(100-300) 각각에 의해 감지되는 위상 차이 간의 오프셋을 의미한다. 아비터 셀들(100-300) 각각은 공정의 변동(process variation)에 따라 랜덤한 시간 오프셋을 가지며, 이에 따라 아비터 셀들(100-300)은 각각 서로 다른 시간 오프셋을 가질 수 있다. 확률기반 TDC(1000)는 아비터 셀들(100-300)의 랜덤한 시간 오프셋들을 기반으로 입력 신호(IS)와 기준 신호(RS) 사이의 위상 차이를 정밀(fine)하게 산출할 수 있다.
이와 같이, 확률기반 TDC(1000)는 아비터 셀들(100-300)의 시간 오프셋들을 그대로 활용하므로, 시간 오프셋을 감소시키기 위한 노력(예를 들어, 소자의 크기를 크게 하거나 시간 오프셋을 캔슬 아웃(cancel out)하기 위한 회로를 추가)이 요구되지 않는다. 즉, 최소 크기의 소자들을 이용하여 아비터 셀들(100-300)을 구현할 수 있다. 따라서, 아비터 셀들(100-300)의 크기가 스케일 다운(scale down)될 수 있고, 아비터 셀들(100-300)의 전력 소모가 감소될 수 있다. 또한, 확률기반 TDC(1000)는 시간 오프셋들의 차이를 이용하므로 입력 신호(IS)와 기준 신호(RS) 사이의 위상 차이를 매우 정밀하게 측정할 수 있다.
아비터 셀들(100-300) 각각은 입력 신호(IS), 기준 신호(RS), 및 선택 신호(SEL)를 수신할 수 있다. 아비터 셀들(100-300) 각각은 복수의 전압들 중 선택 신호(SEL)에 따라 선택된 전압을 기반으로 동작할 수 있다. 예를 들어, 선택 신호(SEL[0])가 1-비트 신호인 경우, 제1 아비터 셀(100)은 '0'인 선택 신호(SEL[0])에 기초하여 제1 전압을 기반으로 동작하고, '1'인 선택 신호(SEL[0])에 기초하여 제2 전압을 기반으로 동작할 수 있다.
아비터 셀들(100-300) 각각은 제공되는 선택 신호(SEL)에 따라 선택된 전압을 기반으로 입력 신호(IS)의 타이밍과 기준 신호(RS)의 타이밍을 비교하여 비교 결과(OT)를 출력할 수 있다. 예를 들어, 제1 아비터 셀(100)은 선택 신호(SEL[0])에 의해 선택된 전압을 기반으로 입력 신호(IS)의 에지(edge) 타이밍과 기준 신호(RS)의 에지 타이밍을 비교하여 비교 결과(OT[0])를 출력할 수 있다. 예를 들어, 입력 신호(IS)의 에지 타이밍이 기준 신호(RS)의 에지 타이밍보다 빠른 경우, 제1 아비터 셀(100)은 비교 결과(OT[0])로서 '1'을 출력할 수 있다. 입력 신호(IS)의 에지 타이밍이 기준 신호(RS)의 에지 타이밍보다 느린 경우, 제1 아비터 셀(100)은 비교 결과(OT[0])로서 '0'을 출력할 수 있다.
아비터 셀들(100-300) 각각의 시간 오프셋이 랜덤하게 결정되므로, 동일한 입력들에 대하여 아비터 셀들(100-300)로부터 출력되는 비교 결과들(OT[0]-OT[m])은 서로 다를 수 있다. 예를 들어, 제1 및 제2 아비터 셀들(100, 200)로 동일한 값의 선택 신호들(SEL[0], SEL[1])이 각각 제공되는 경우, 제1 및 제2 아비터 셀들(100, 200)은 동일한 전압을 기반으로 입력 신호(IS)의 타이밍과 기준 신호(RS)의 타이밍을 비교할 수 있다. 이 경우, 제1 아비터 셀(100)로부터 출력되는 비교 결과(OT[0])와 제2 아비터 셀(200)로부터 출력되는 비교 결과(OT[1])는 다를 수 있다. 즉, 동일한 전압에 대하여 제1 아비터 셀(100)의 시간 오프셋과 제2 아비터 셀(200)의 시간 오프셋이 다를 수 있고, 이에 따라 제1 아비터 셀(100)로부터 출력된 비교 결과(OT[0])와 제2 아비터 셀(200)로부터 출력되는 비교 결과(OT[1])가 다를 수 있다.
아비터 셀들(100-300) 각각이 가지는 시간 오프셋은 선택 신호(SEL)에 따라 달라질 수 있다. 예를 들어, 제1 아비터 셀(100)이 선택 신호(SEL)에 따라 제1 전압을 기반으로 동작하는 경우, 제1 아비터 셀(100)은 제1 시간 오프셋을 가질 수 있다. 제1 아비터 셀(100)이 선택 신호(SEL)에 따라 제2 전압을 기반으로 동작하는 경우, 제1 아비터 셀(100)은 제2 시간 오프셋을 가질 수 있다. 이 경우, 제1 시간 오프셋과 제2 시간 오프셋은 다를 수 있다. 예를 들어, 선택 신호(SEL[0])가 1-비트 신호인 경우, 제1 아비터 셀(100)은 서로 다른 2개의 시간 오프셋들을 가질 수 있다.
이진 변환기(400)는 아비터 셀들(100-300)로부터 출력된 비교 결과들(OT[0]-OT[m])에 기초하여 입력 신호(IS)와 기준 신호(RS) 사이의 위상 차이를 산출할 수 있다. 이진 변환기(400)는 산출된 위상 차이를 2진수 코드 형태의 결과 데이터(RDT)로서 출력할 수 있다. 예를 들어, 이진 변환기(400)는 (m+1)개의 비교 결과들(OT[0]-OT[m]) 중 '0' 또는 '1'인 비트의 개수에 기초하여 위상 차이를 산출할 수 있다. 예를 들어, 아비터 셀들(100-300)의 개수가 (2N-1)개인 경우(즉, m이 (2N-2)인 경우), 이진 변환기(400)는 N-비트의 결과 데이터(RDT)를 출력할 수 있다. 즉, 확률기반 TDC(1000)의 분해능(resolution)은 아비터 셀들(100-300)의 개수에 따라 달라질 수 있다.
도 1에서는 모든 아비터 셀들(100-300)로부터 출력되는 비교 결과들(OT[0]-OT[m])에 기초하여 결과 데이터(RDT)가 생성되는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 이진 변환기(400)는 아비터 셀들(100-300) 중 선택된 일부 아비터 셀들로부터 출력되는 비교 결과들에 기초하여 결과 데이터(RDT)를 생성할 수 있다. 이 경우, 선택된 일부 아비터 셀들에만 선택 신호들이 제공될 수 있다. 선택된 일부 아비터 셀들의 개수는 확률기반 TDC(1000)의 분해능에 따라 결정될 수 있고, 아비터 셀들(100-300) 각각의 시간 오프셋 특성을 고려하여 일부 아비터 셀들이 선택될 수 있다. 예를 들어, 확률기반 TDC(1000)의 원하는 입력 범위 내의 시간 오프셋을 가지는 아비터 셀들이 선택될 수 있다.
상술한 바와 같이, 아비터 셀들(100-300) 각각이 선택 신호(SEL)에 따라 서로 다른 시간 오프셋을 가지는 경우, 확률기반 TDC(1000)의 시간 오프셋들의 조합 수는 아비터 셀들(100-300)의 개수에 따라 극대화될 수 있다. 예를 들어, 아비터 셀들(100-300)의 개수가 m개인 경우, 확률기반 TDC(1000)의 시간 오프셋들의 조합 수는 2m개일 수 있다. 확률기반 TDC(1000)의 시간 오프셋들의 조합에 따라 확률기반 TDC(1000)의 선형성이 달라질 수 있다. 따라서, 아비터 셀들(100-300)로 제공되는 선택 신호들(SEL[0]-SEL[m])이 제어되는 경우, 확률기반 TDC(1000)의 선형성이 개선될 수 있다.
도 2는 도 1의 아비터 셀의 예시를 보여주는 블록도이다. 도 2를 참조하면, 아비터 셀(500)은 아비터 블록 회로(510), 래치(latch)(520), 및 플립플롭(flipflop)(530)을 포함할 수 있다.
아비터 블록 회로(510)는 입력 신호(IS), 기준 신호(RS), 및 선택 신호(SEL)를 수신할 수 있다. 아비터 블록 회로(510)는 선택 신호(SEL)에 따라 선택된 전압을 기반으로 입력 신호(IS)의 타이밍과 기준 신호(RS)의 타이밍을 비교할 수 있다. 비교 결과, 아비터 블록 회로(510)는 제1 출력 신호(OUT) 및 제2 출력 신호(OUTb)를 생성할 수 있다. 제1 출력 신호(OUT)와 제2 출력 신호(OUTb) 사이의 위상 차이는 180도일 수 있다. 예를 들어, 제1 출력 신호(OUT)가 '1'인 경우, 제2 출력 신호(OUTb)는 '0'일 수 있다.
출력 신호들(OUT, OUTb)의 전압 레벨은 선택 신호(SEL)에 따라 선택된 전압의 크기에 따라 달라질 수 있다. 예를 들어, 선택된 전압의 크기가 작은 경우, 출력 신호들(OUT, OUTb)의 하이(high) 레벨은 확률기반 TDC(1000)의 전원 전압(VDD)보다 작을 수 있다. 이 경우, 출력 신호들(OUT, OUTb)이 풀-스윙(full-swing)되지 않아 출력 신호들(OUT, OUTb)의 값(즉, '0' 또는 '1')이 구분되지 못할 수 있다.
래치(520)는 아비터 블록 회로(510)로부터 출력 신호들(OUT, OUTb)을 수신할 수 있다. 래치(520)는 출력 신호들(OUT, OUTb)의 값이 구분되도록 내부 회로의 이득(gain)을 이용하여 출력 신호들(OUT, OUTb)을 증폭시킬 수 있다. 이에 따라, 출력 신호들(OUT, OUTb)의 차동(differential) 값이 증폭되고, 출력 신호들(OUT, OUTb)이 풀-스윙으로 변환될 수 있다. 래치(520)는 증폭된 출력 신호들(OUT, OUTb) 중 하나(AO)를 출력할 수 있다. 예를 들어, 래치(520)는 R2R 래치(Rail-to-Rail latch)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
플립플롭(530)은 래치(520)로부터 출력된 증폭된 출력 신호(AO)를 수신할 수 있다. 플립플롭(530)은 증폭된 출력 신호(AO)를 샘플링할 수 있다. 래치(520)에 의해 증폭된 출력 신호(AO)의 전압 레벨이 여전히 '0' 또는 '1'로 구분되기 어려운 경우, 플립플롭(530)은 증폭된 출력 신호(AO)의 값이 구분되도록 내부 회로의 이득을 이용하여 증폭된 출력 신호(AO)를 증폭시킬 수 있다. 이에 따라, 플립플롭(530)으로부터 비교 결과(OT)가 출력될 수 있다.
상술한 바와 같이, 아비터 셀(500)은 다양한 전압들에 기초하여 동작할 수 있다. 이에 따라, 아비터 셀(500)로부터 출력되는 신호의 값이 '0' 또는 '1'로 구분되기 어려울 수 있다. 이러한 메타스태빌리티(metastability) 상태가 되는 것을 방지하기 위해, 아비터 셀(500)은 래치(520) 및 플립플롭(530)을 포함할 수 있다. 도 2에는 아비터 셀(500)이 하나의 래치(520) 및 하나의 플립플롭(530)을 포함하는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 아비터 셀(500)은 다양한 개수의 래치들 및 플립플롭들을 포함할 수 있다.
도 3은 도 2의 아비터 블록 회로의 예시를 보여주는 회로도이다. 도 3을 참조하면, 아비터 블록 회로(510)는 전원 공급 회로(511) 및 타이밍 비교 회로(512)를 포함할 수 있다.
전원 공급 회로(511)는 제1 및 제2 PMOS들(P1, P2)을 포함할 수 있다. 제1 PMOS의 일단은 제1 전압(VDDH)원과 연결되고 타단은 타이밍 비교 회로(512)의 제1 노드(ND1)와 연결된다. 제1 PMOS(P1)의 게이트 단자로는 선택 신호(SEL)가 제공된다. 제2 PMOS의 일단은 제2 전압(VDDL)원과 연결되고 타단은 타이밍 비교 회로(512)의 제1 노드(ND1)와 연결된다. 제2 PMOS(P2)의 게이트 단자로는 반전된 선택 신호(SELb)가 제공된다. 예를 들어, 선택 신호(SEL)에 따라 제1 PMOS(P1)가 온-상태가 되는 경우, 제1 전압(VDDH)이 타이밍 비교 회로(512)의 제1 노드(ND1)로 제공될 수 있다. 이 경우, 제2 PMOS(P2)는 오프-상태일 수 있다.
타이밍 비교 회로(512)는 제3 내지 제6 PMOS들(P3-P6), 및 제1 내지 제4 NMOS들(N1-N4)을 포함할 수 있다. 제3 내지 제6 PMOS들(P3-P6), 및 제1 내지 제4 NMOS들(N1-N4)은 크로스 커플된(cross-coupled) 래치를 구성할 수 있다.
타이밍 비교 회로(512)는 전원 공급 회로(511)로부터 제공된 전압을 기반으로 동작할 수 있다. 예를 들어, 전원 공급 회로(511)로부터 제1 전압(VDDH)이 제공되는 경우, 타이밍 비교 회로(512)는 제1 전압(VDDH)을 기반으로 동작할 수 있다.
타이밍 비교 회로(512)는 제2 노드(ND2)로 입력되는 입력 신호(IS)의 타이밍과 제3 노드(ND3)로 입력되는 기준 신호(RS)의 타이밍을 비교하여 출력 신호들(OUT, OUTb)을 생성할 수 있다. 출력 신호(OUT)는 제5 노드(ND5)를 통해 출력되고, 출력 신호(OUTb)는 제4 노드(ND4)를 통해 출력된다. 예를 들어, 입력 신호(IS)의 타이밍이 기준 신호(RS)의 타이밍보다 빠른 경우, 출력 신호(OUT)는 '1'이고, 출력 신호(OUTb)는 '0'일 수 있다. 입력 신호(IS)의 타이밍과 기준 신호(RS)의 타이밍이 미세하게 다른 경우, 타이밍 비교 회로(512)로부터 출력되는 출력 신호들(OUT, OUTb)의 값이 구분되기 어려울 수 있다. 이 경우, 도 2에서 설명한 바와 같이, 아비터 블록 회로(510) 후단의 래치(520) 및 플립플롭(530)을 통해 출력 신호들(OUT, OUTb)이 증폭될 수 있다. 이에 따라, 값이 구분될 수 있는 전압 레벨을 가지는 비교 결과(OT)가 출력될 수 있다.
도 3에 도시된 바와 같이, 아비터 셀(500)은 1-비트의 선택 신호(SEL)에 기초하여 제1 전압(VDDH) 또는 제2 전압(VDDL) 중 하나를 기반으로 동작할 수 있다. 이하에서는, 도 3에 도시된 바와 같이, 아비터 셀(500)이 두 개의 전압들 중 하나에 기초하여 동작하는 것으로 가정하여 확률기반 TDC(1000)의 동작을 더 구체적으로 설명할 것이다. 그러나, 본 발명이 이에 한정되는 것은 아니다.
도 4는 본 발명의 하나의 실시 예에 따른 확률기반 TDC의 동작의 예시를 보여주는 순서도이다. 도 1 및 도 4를 참조하면, S1010 단계에서, 확률기반 TDC(1000)는 복수의 아비터 셀들(100-300) 중 적어도 두 개의 아비터 셀들에 대응하는 선택 신호들을 수신할 수 있다. 예를 들어, 확률기반 TDC(1000)는, 도 1에 도시된 바와 같이, 모든 아비터 셀들(100-300)에 대응하는 선택 신호들(SEL[0]-SEL[m])을 수신할 수 있다. 또는, 확률기반 TDC(1000)는 일부 아비터 셀들(100, 200)에 대응하는 선택 신호들(SEL[0], SEL[1])을 수신할 수 있다.
S1020 단계에서, 확률기반 TDC(1000)는 선택된 아비터 셀들 각각을 통해 제1 전압 또는 제2 전압 중 대응하는 선택 신호(SEL)에 따라 선택된 전압을 기반으로 기준 신호(RS)의 타이밍과 입력 신호(IS)의 타이밍에 대한 비교 결과(OT)를 생성할 수 있다. 선택된 아비터 셀들은 수신된 선택 신호들에 대응하는 아비터 셀들일 수 있다. 이에 따라, 확률기반 TDC(1000)는 선택된 아비터 셀들로부터 적어도 두 개의 비교 결과들을 생성할 수 있다.
S1030 단계에서, 확률기반 TDC(1000)는 생성된 비교 결과들에 기초하여 기준 신호(RS)와 입력 신호(IS) 사이의 위상 차이를 산출할 수 있다. 산출된 위상 차이는 2진수 코드 형태의 결과 데이터(RDT)로서 출력될 수 있다.
상술한 바와 같이, 아비터 셀들(100-300) 중 일부 아비터 셀들에 대응하는 선택 신호들만이 제공되는 경우, 확률기반 TDC(1000)는 일부 아비터 셀들만을 이용하여 입력 신호(IS)와 기준 신호(RS) 사이의 위상 차이를 산출할 수 있다. 즉, 확률기반 TDC(1000)는 모든 아비터 셀들(100-300)뿐만 아니라 일부 아비터 셀들을 기반으로 기준 신호(RS)와 입력 신호(IS) 사이의 위상 차이를 산출할 수 있다.
도 5a는 본 발명의 하나의 실시 예에 따른 아비터 셀들의 시간 오프셋의 예시를 보여주는 도면이다. 구체적으로, 도 5a에는 255개의 아비터 셀들 각각이 가지는 두 개의 시간 오프셋들이 도시된다.
도 5a를 참조하면, 아비터 셀들 각각은 1-비트 선택 신호(SEL)에 따라 두 개의 시간 오프셋들을 가질 수 있다. 제1 모드는 아비터 셀이 '0'인 선택 신호(SEL)에 따라 제1 전압을 기반으로 동작하는 모드를 나타내고, 제2 모드는 아비터 셀이 '1인 선택 신호(SEL)에 따라 제2 전압을 기반으로 동작하는 모드를 나타낸다. 도 5a에 도시된 바와 같이, 서로 다른 아비터 셀들은 동일한 선택 신호(SEL)에 대하여 서로 다른 시간 오프셋들을 가질 수 있고, 아비터 셀들 각각은 선택 신호(SEL)에 따라 다른 시간 오프셋을 가질 수 있다. 즉, 선택 신호(SEL)를 통해 아비터 셀들 각각의 시간 오프셋이 선택될 수 있고, 선택 신호(SEL)들의 조합을 다르게 하여 아비터 셀들의 시간 오프셋들이 조절될 수 있다. 아비터 셀들의 개수가 255개인 경우, 가능한 시간 오프셋들의 수는 2255개일 수 있다.
도 5b는 본 발명의 하나의 실시 예에 따라 결정된 선택 신호들의 조합에 따른 아비터 셀들의 시간 오프셋들을 보여준다. 구체적으로, 도 5b에는 255개의 아비터 셀들 각각이 결정된 선택 신호(SEL)에 따라 제1 모드 또는 제2 모드로 동작하는 경우, 아비터 셀들 각각이 가지는 하나의 시간 오프셋이 도시된다. 도 5b의 시간 오프셋들에 대응하는 선택 신호(SEL)들의 조합은 확률기반 TDC의 선형성을 극대화하는 조합일 수 있다.
도 5c는 도 5b의 아비터 셀들의 시간 오프셋들이 오름차순으로 정렬된 시간 오프셋들을 보여준다. 도 5c에 도시된 바와 같이, 확률기반 TDC의 선형성을 극대화하는 선택 신호(SEL)들에 따라 아비터 셀들의 시간 오프셋들은 선형적으로 분포될 수 있다.
도 5d는 본 발명의 하나의 실시 예에 따른 확률기반 TDC의 INL 에러의 예시를 보여준다. 구체적으로, 도 5d의 점선은 아비터 셀들이 모두 제1 모드로만 동작하는 경우, INL(Integral non-linearity) 에러를 나타내고, 도 5d의 실선은 아비터 셀들이 결정된 선택 신호(SEL)들의 조합에 따라 제1 모드 또는 제2 모드로 동작하는 경우, INL 에러를 나타낸다.
도 5d에 도시된 바와 같이, 아비터 셀들이 모두 제1 모드로만 동작하는 경우와 비교하여 아비터 셀들이 선택 신호(SEL)들의 조합에 따라 제1 모드 또는 제2 모드로 동작하는 경우, 입력 신호의 다양한 타이밍들에 대응하는 INL 에러가 작을 수 있다. 즉, 선택 신호(SEL)들의 조합에 따라 INL 에러가 달라질 수 있고, 다양한 선택 신호(SEL)들의 조합들 중 INL 에러가 최소화되도록 선택 신호(SEL)들의 조합이 결정될 수 있다. 예를 들어, INL 에러가 최소화되도록 하는 선택 신호(SEL)들의 조합은 머신 러닝을 통해 결정될 수 있다. INL 에러가 최소화되는 경우, 도 5c와 같이, 확률기반 TDC의 선형성이 극대화될 수 있다.
도 6a는 본 발명의 하나의 실시 예에 따른 아비터 셀들의 시간 오프셋 분포를 보여준다. 구체적으로, 도 6a는 프로세스 코너(process corner)에 따른 아비터 셀들의 시간 오프셋 분포(예를 들어, 가우시안(Gaussian) 분포)를 나타낸다. 프로세스 코너는 반도체 공정 상의 환경 변화(예를 들어, 도핑 농도 등)로 인한 소자 특성의 변동성(variation)에 대한 지표를 나타낸다.
소자 특성의 변동성으로 인해 소자들 사이의 특성들이 불일치할 수 있고, 이에 따라, 아비터 셀들의 시간 오프셋 분포는 가우시안 분포 형태일 수 있다. 이 경우, 도 6a에 도시된 바와 같이, 프로세스 코너에 따라 시간 오프셋 분포의 표준 편차가 달라질 수 있다. 소자의 속도 특성이 상대적으로 느린 경우, 확률기반 TDC는 제1 프로세스 코너(PC1) 특성을 가질 수 있다. 소자의 속도 특성이 일반적인(typical) 경우, 확률기반 TDC는 제2 프로세스 코너(PC2) 특성을 가질 수 있다. 소자의 속도 특성이 상대적으로 빠른 경우, 확률기반 TDC는 제3 프로세스 코너(PC3) 특성을 가질 수 있다. 이와 같이, 확률기반 TDC의 프로세스 코너 특성에 따라 시간 오프셋 분포가 달라질 수 있다.
시간 오프셋 분포는 선택 신호(SEL)들의 조합에 따라 달라질 수 있다. 구체적으로, 아비터 셀들이 고전압(예들 들어, 도 3의 제1 전압(VDDH)) 또는 저전압(예를 들어, 도 3의 제2 전압(VDDL))을 기반으로 동작하는 경우, 고전압 대비 저전압을 기반으로 동작하는 아비터 셀들의 비율에 따라 시간 오프셋 분포가 달라질 수 있다. 예를 들어, 저전압을 기반으로 동작하는 아비터 셀들의 비율이 증가되는 경우, 시간 오프셋 분포의 표준 편차가 증가될 수 있다. 저전압을 기반으로 동작하는 아비터 셀들의 비율이 감소되는 경우, 시간 오프셋 분포의 표준 편차가 감소될 수 있다. 저전압을 기반으로 동작하는 아비터 셀들의 비율은 선택 신호(SEL)들의 조합에 따라 결정될 수 있다. 즉, 도 6a에 도시된 바와 같이, 프로세스 코너 특성에 따라 시간 오프셋 분포가 달라지더라도, 저전압을 기반으로 동작하는 아비터 셀들의 비율을 조절하여 시간 오프셋 분포를 보정할 수 있다. 이에 따라, 선택 신호(SEL)들의 조합을 결정하여 프로세스 코너 특성에 따른 시간 오프셋 분포의 변화를 보정할 수 있다.
도 6b는 본 발명의 실시 예에 따른 입력 신호의 타이밍에 대한 결과 데이터를 보여준다. 여기서, 결과 데이터는 입력 신호와 기준 신호 사이의 위상 차이를 나타낸다. 도 6b에 도시된 바와 같이, 프로세스 코너 특성에 따라 동일한 입력 신호의 타이밍에 대한 결과 데이터 값이 달라질 수 있다. 예를 들어, 동일한 입력 신호의 타이밍에 대하여 제1 프로세스 코너(PC1) 특성을 가지는 확률기반 TDC의 결과 데이터 값과 제2 프로세스 코너(PC2) 특성을 가지는 확률기반 TDC의 결과 데이터 값은 다를 수 있다.
결과 데이터 값은 선택 신호(SEL)들의 조합에 따라 달라질 수 있다. 구체적으로, 아비터 셀들이 고전압(예들 들어, 도 3의 제1 전압(VDDH)) 또는 저전압(예를 들어, 도 3의 제2 전압(VDDL))을 기반으로 동작하는 경우, 고전압 대비 저전압을 기반으로 동작하는 아비터 셀들의 비율에 따라 결과 데이터 값이 달라질 수 있다. 저전압을 기반으로 동작하는 아비터 셀들의 비율에 따라 시간 오프셋 분포의 표준 편차가 달라질 수 있고, 이에 따라 결과 데이터 값이 달라질 수 있다. 즉, 프로세스 코너 특성에 따라 결과 데이터 값이 달라지더라도, 저전압을 기반으로 동작하는 아비터 셀들의 비율을 조절하여 결과 데이터 값을 보정할 수 있다. 이에 따라, 선택 신호(SEL)들의 조합을 결정하여 프로세스 코너 특성에 따른 결과 데이터 값의 변화를 보정할 수 있다.
상술한 바와 같이, 선택 신호(SEL)들의 조합을 변경하는 경우, 본 발명의 실시 예들에 따른 확률기반 TDC의 시간 오프셋 분포 및 결과 데이터 값이 보정될 수 있다.
도 7은 본 발명의 하나의 실시 예에 따른 아비터 셀들로 선택 신호들을 입력하기 위한 확률기반 TDC의 예시적인 블록도를 보여준다. 도 7을 참조하면, 확률기반 TDC(2000)는 제1 내지 제m 스캔 셀들(2110-2130), 및 제1 내지 제m 아비터 셀들(2210-2230)을 포함할 수 있다.
확률기반 TDC(2000)는 제1 패드(PAD1)를 통해 선택 입력 신호(SEL_IN)를 수신할 수 있다. 선택 입력 신호(SEL_IN)는 아비터 셀들(2210-2230) 각각에 대응하는 선택 신호들(SEL[0]-SEL[m])을 포함할 수 있다. 예를 들어, 선택 신호들(SEL[0]-SEL[m]) 각각이 1-비트 신호인 경우, 선택 입력 신호(SEL_IN)는 (m+1)-비트 신호를 포함할 수 있다. 선택 입력 신호(SEL_IN)는 제1 패드(PAD1)를 통해 직렬(serial)로 입력될 수 있다. 예를 들어, 제m 아비터 셀(2230)에 대응하는 선택 신호(SEL[m])부터 순차적으로 선택 신호들(SEL[0]-SEL[m])이 입력될 수 있다.
스캔 셀들(2110-2130)은 선택 입력 신호(SEL_IN)가 전달되는 경로 상에 직렬로 배치될 수 있다. 스캔 셀들(2110-2130) 각각은 제1 패드(PAD1) 또는 다른 스캔 셀로부터 전달되는 선택 신호(SEL)를 제1 클럭 신호(CLK_S)에 응답하여 제2 패드(PAD2) 또는 다른 스캔 셀로 전달할 수 있다. 예를 들어, 제1 스캔 셀(2110)은 제1 패드(PAD1)를 통해 제공되는 선택 신호(SEL)를 제1 클럭 신호(CLK_S)에 응답하여 제2 스캔 셀(2120)로 전달할 수 있다. 제2 스캔 셀(2120)은 제1 스캔 셀(2110)로부터 제공되는 선택 신호(SEL)를 제1 클럭 신호(CLK_S)에 응답하여 제3 스캔 셀(미도시)로 전달할 수 있다. 제m 스캔 셀(2130)은 제(m-1) 스캔 셀(미도시)로부터 제공되는 선택 신호(SEL)를 제1 클럭 신호(CLK_S)에 응답하여 제2 패드(PAD2)로 전달할 수 있다. 이에 따라, 제2 패드(PAD2)를 통해 선택 신호들(SEL[0]-SEL[m])을 포함하는 선택 출력 신호(SEL_OUT)가 출력될 수 있다. 즉, 스캔 셀들(2110-2130)은 하나의 스캔-체인(scan-chain) 회로를 형성할 수 있다.
상술한 방식에 따라 제1 패드(PAD1)를 통해 입력된 선택 신호들(SEL[0]-SEL[m])이 스캔 셀들(2110-2130)로 전달되는 경우, 동일한 시점에서 스캔 셀들(2110-2130)은 서로 다른 선택 신호들(SEL[0]-SEL[m])을 각각 샘플링할 수 있다. 예를 들어, 동일한 시점에서 제1 스캔 셀(2110)은 선택 신호(SEL[0])를 샘플링하고, 제2 스캔 셀(2120)은 선택 신호(SEL[1])를 샘플링하고, 제m 스캔 셀(2130)은 선택 신호(SEL[m])를 샘플링할 수 있다.
스캔 셀들(2110-2130) 각각은 제2 클럭 신호(CLK_L)에 응답하여 샘플링된 신호(SEL)를 대응하는 아비터 셀로 제공할 수 있다. 예를 들어, 스캔 셀들(2110-2130)에 선택 신호들(SEL[0]-SEL[m])이 각각 샘플링된 경우, 스캔 셀들(2110-2130)은 아비터 셀들(2210-2230)로 선택 신호들(SEL[0]-SEL[m])을 제공할 수 있다. 이에 따라, 아비터 셀들(2210-2230) 각각은 대응하는 선택 신호(SEL)를 수신할 수 있다. 예를 들어, 제1 아비터 셀(2210)은 제1 스캔 셀(2110)로부터 선택 신호(SEL[0])를 수신할 수 있다. 즉, 선택 신호들(SEL[0]-SEL[m])은 병렬(parallel)로 아비터 셀들(2210-2230)에 제공될 수 있다.
도 7에는 하나의 패드를 통해 선택 신호들(SEL[0]-SEL[m])이 입력되는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 선택 신호들(SEL[0]-SEL[m])은 복수의 패드들을 통해 확률기반 TDC(2000)로 입력될 수 잇다.
도 8은 도 7의 스캔 셀의 예시적인 회로를 보여준다. 설명의 편의를 위해, 제1 스캔 셀(2110)을 기준으로 도 7의 스캔 셀이 설명될 것이다. 도 8을 참조하면, 제1 스캔 셀(2110)은 제1 플립플롭(2111) 및 제2 플립플롭(2112)을 포함할 수 있다. 제1 플립플롭(2111)은 스캔 입력(SCAN_I)을 수신하고, 제1 클럭 신호(CLK_S)에 응답하여 스캔 출력(SCAN_O)을 출력할 수 있다. 스캔 출력(SCAN_O)은 스캔 입력(SCAN_I)과 동일한 신호일 수 있다. 제1 플립플롭(2111)으로부터 출력된 스캔 출력(SCAN_O)은 제2 스캔 셀(2120) 및 제2 플립플롭(2112)으로 전달될 수 있다.
제2 플립플롭(2112)은 스캔 출력(SCAN_O)을 수신하고, 제2 클럭 신호(CLK_L)에 응답하여 선택 신호(SEL)를 출력할 수 있다. 출력된 선택 신호(SEL)는 제1 아비터 셀(2210)로 전달될 수 있다. 선택 신호(SEL)는 스캔 출력(SCAN_O)과 동일한 신호일 수 있다. 예를 들어, 제2 플립플롭(2112)으로 전달된 스캔 출력(SCAN_O)이 선택 신호(SEL[0])인 경우, 제2 플립플롭(2112)은 제2 클럭 신호(CLK_L)에 응답하여 선택 신호(SEL[0])를 제1 아비터 셀(2210)로 전달할 수 있다.
도 7 및 도 8을 통해 설명한 바와 같이, 온-칩 직렬-병렬 인터페이스(on-chip serial-to-parallel interface)를 이용하여 선택 신호들(SEL[0]-SEL[m])이 입력되는 경우, 적은 수의 패드(또는, 핀(pin))를 이용하여 선택 신호들(SEL[0]-SEL[m])이 입력될 수 있다. 공정 변수에 의한 소자간 미스매치에 의한 시간 오프셋은 프로세스, 공급 전원, 및 온도에 따라 달라질 수 있으나, 프로세스, 공급 전원, 및 온도의 변화는 칩의 동작 속도 대비 매우 느리다. 따라서, 도 7 및 도 8의 스캔-체인 회로를 이용하여 선택 신호들(SEL[0]-SEL[m])이 입력되더라도, 본 발명의 확률기반 TDC의 동작에 영향을 주지 않을 수 있다.
상술한 바와 같이, 본 발명의 실시 예들에 따른 확률기반 TDC에 따르면, 조작이 용이한 1-비트 보정(bit calibration)을 통해 1-비트 튜닝가능성(bit tenability)을 제공할 수 있다. 이러한 1-비트 튜닝가능성은 각각의 아비터 셀의 시간 오프셋을 파인 튜닝(fine tuning)할 수는 없으나, 복수의 아비터 셀들의 시간 오프셋들의 조합 수를 극대화하여 거의 완벽한 선형성을 구현하게 한다. 이에 따라, 본 발명의 실시 예들에 따른 확률기반 TDC에 따르면, 정밀한(ultrafine) 분해능이 제공될 뿐만 아니라, 회로의 효율성 및 전력 소모도 향상될 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100, 200, 300, 500: 아비터 셀
400: 이진 변환기
510: 아비터 블록 회로
520: 래치
530: 플립플롭
511: 전원 공급 회로
512: 타이밍 비교 회로
1000, 2000: 확률기반 TDC

Claims (14)

  1. 제1 전압 또는 제2 전압 중 제1 선택 신호에 따라 선택된 전압을 기반으로 기준 신호의 타이밍과 입력 신호의 타이밍을 비교하여 제1 비교 결과를 출력하도록 구성된 제1 아비터 셀;
    상기 제1 전압 또는 상기 제2 전압 중 제2 선택 신호에 따라 선택된 전압을 기반으로 상기 기준 신호의 타이밍과 상기 입력 신호의 타이밍을 비교하여 제2 비교 결과를 출력하도록 구성된 제2 아비터 셀; 및
    상기 제1 비교 결과 및 상기 제2 비교 결과에 기초하여 상기 기준 신호와 상기 입력 신호 사이의 위상 차이를 산출하도록 구성된 이진 변환기를 포함하는 확률기반 시간-디지털 변환기.
  2. 제 1 항에 있어서,
    상기 제1 선택 신호 및 상기 제2 선택 신호는 각각 1-비트 신호인 확률기반 시간-디지털 변환기.
  3. 제 1 항에 있어서,
    상기 제1 아비터 셀이 상기 제1 전압을 기반으로 동작하는 경우, 상기 제1 아비터 셀은 제1 시간 오프셋을 가지고,
    상기 제1 아비터 셀이 상기 제2 전압을 기반으로 동작하는 경우, 상기 제1 아비터 셀은 상기 제1 시간 오프셋과 다른 제2 시간 오프셋을 가지는 확률기반 시간-디지털 변환기.
  4. 제 3 항에 있어서,
    상기 제2 아비터 셀이 상기 제1 전압을 기반으로 동작하는 경우, 상기 제2 아비터 셀은 상기 제1 시간 오프셋과 다른 제3 시간 오프셋을 가지고,
    상기 제2 아비터 셀이 상기 제2 전압을 기반으로 동작하는 경우, 상기 제2 아비터 셀은 상기 제2 시간 오프셋과 다른 제4 시간 오프셋을 가지는 확률기반 시간-디지털 변환기.
  5. 제 1 항에 있어서,
    상기 제1 선택 신호 및 상기 제2 선택 신호는 상기 확률기반 시간-디지털 변환기의 INL(integral non-linearity) 에러가 최소화되도록 결정되는 확률기반 시간-디지털 변환기.
  6. 제 1 항에 있어서,
    상기 제1 선택 신호 및 상기 제2 선택 신호는 상기 확률기반 시간-디지털 변환기의 프로세스 코너(process corner) 특성을 기반으로 결정되는 확률기반 시간-디지털 변환기.
  7. 제 1 항에 있어서,
    제1 클럭 신호에 응답하여 하나의 패드를 통해 직렬로 상기 제1 선택 신호 및 상기 제2 선택 신호를 수신하고, 제2 클럭 신호에 응답하여 상기 제1 선택 신호 및 상기 제2 선택 신호를 상기 제1 아비터 셀 및 상기 제2 아비터 셀 각각으로 병렬로 제공하도록 구성된 스캔-체인 회로를 더 포함하는 확률기반 시간-디지털 변환기.
  8. 복수의 아비터 셀들을 포함하는 확률기반 시간-디지털 변환기의 동작 방법에 있어서,
    상기 복수의 아비터 셀들 중 적어도 두 개의 아비터 셀들에 대응하는 선택 신호들을 수신하는 단계;
    상기 적어도 두 개의 아비터 셀들 각각을 통해 제1 전압 또는 제2 전압 중 상기 선택 신호들 중 대응하는 선택 신호에 따라 선택된 전압을 기반으로 기준 신호의 타이밍과 입력 신호의 타이밍에 대한 타이밍 비교 결과를 생성하는 단계; 및
    상기 적어도 두 개의 아비터 셀들로부터 생성된 상기 기준 신호와 상기 입력 신호의 타이밍 비교 결과들에 기초하여 상기 기준 신호와 상기 입력 신호 사이의 위상 차이를 산출하는 단계를 포함하는 동작 방법.
  9. 제 8 항에 있어서,
    상기 선택 신호들 각각은 1-비트 신호인 동작 방법.
  10. 제 8 항에 있어서,
    상기 적어도 두 개의 아비터 셀들 각각은 상기 제1 전압 및 상기 제2 전압에 대하여 서로 다른 시간 오프셋을 가지는 동작 방법.
  11. 제 8 항에 있어서,
    상기 선택 신호들은 상기 확률기반 시간-디지털 변환기의 INL(integral non-linearity) 에러가 최소화되도록 결정되는 동작 방법.
  12. 제 8 항에 있어서,
    상기 선택 신호들은 상기 확률기반 시간-디지털 변환기의 프로세스 코너(process corner) 특성을 기반으로 결정되는 동작 방법.
  13. 제 8 항에 있어서,
    상기 선택된 전압에 대하여 상기 적어도 두 개의 아비터 셀들 각각이 가지는 시간 오프셋은 상기 확률기반 시간-디지털 변환기의 입력 범위 이내인 동작 방법.
  14. 제 8 항에 있어서,
    상기 적어도 두 개의 아비터 셀들의 개수가 m개인 경우, 상기 적어도 두 개의 아비터 셀들이 가지는 시간 오프셋들의 조합 수는 2m개인 동작 방법.
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