KR20200058747A - Phase change random access memory element reducing leakage currnet - Google Patents

Phase change random access memory element reducing leakage currnet Download PDF

Info

Publication number
KR20200058747A
KR20200058747A KR1020180143253A KR20180143253A KR20200058747A KR 20200058747 A KR20200058747 A KR 20200058747A KR 1020180143253 A KR1020180143253 A KR 1020180143253A KR 20180143253 A KR20180143253 A KR 20180143253A KR 20200058747 A KR20200058747 A KR 20200058747A
Authority
KR
South Korea
Prior art keywords
unselected
lines
voltage
read voltage
bit lines
Prior art date
Application number
KR1020180143253A
Other languages
Korean (ko)
Other versions
KR102144536B1 (en
Inventor
송윤흡
최준태
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Priority to KR1020180143253A priority Critical patent/KR102144536B1/en
Publication of KR20200058747A publication Critical patent/KR20200058747A/en
Application granted granted Critical
Publication of KR102144536B1 publication Critical patent/KR102144536B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

Disclosed is a phase change memory element which reduces leakage current in an unselected memory cell. According to an embodiment, the phase change memory device comprises: a plurality of bit lines; a plurality of source lines arranged to intersect the bit lines; a plurality of memory cells each configured to include respective phase change layers and disposed at intersections of the bit lines and the source lines; and a control unit which applies a voltage that is opposite to a read voltage and is 1/4 of the read voltage value to each of the unselected bit lines excluding selected bit line among the bit lines and the unselected source lines excluding the selected source line among the source lines.

Description

리키지 전류를 감소시키는 상변화 메모리 소자{PHASE CHANGE RANDOM ACCESS MEMORY ELEMENT REDUCING LEAKAGE CURRNET}Phase change memory element that reduces leakage current {PHASE CHANGE RANDOM ACCESS MEMORY ELEMENT REDUCING LEAKAGE CURRNET}

아래의 실시예들은 상변화 메모리 소자에 관한 것으로, 보다 상세하게 비선택된 메모리 셀에서의 리키지(Leakage) 전류를 감소시키기 위한 기술이다.The following embodiments relate to a phase change memory device, and more particularly, a technique for reducing leakage current in an unselected memory cell.

상변화 메모리 소자는 복수의 비트라인들 및 복수의 소스라인들이 교차되는 교차점들에 데이터 저장 요소인 상변화층을 포함하는 복수의 메모리 셀들이 배치되는 구조를 갖는다.The phase change memory device has a structure in which a plurality of memory cells including a phase change layer as a data storage element are disposed at intersections where a plurality of bit lines and a plurality of source lines intersect.

이러한 구조의 상변화 메모리 소자는 복수의 비트라인들 중 하나의 비트라인을 선택하고 복수의 소스라인들 중 하나의 소스라인을 선택하여 선택된 비트라인 및 선택된 소스라인에 전압을 인가함으로써, 선택된 비트라인 및 선택된 소스라인의 교차점에 배치된 메모리 셀만을 선택적으로 구동시킬 수 있다.The phase-change memory device of this structure selects one bit line among a plurality of bit lines and selects one source line among a plurality of source lines to apply voltage to the selected bit line and the selected source line, thereby selecting the selected bit line. And only memory cells disposed at intersections of selected source lines.

예를 들어, 기존의 상변화 메모리 소자를 설명하기 위한 도면인 도 1을 참조하면, 기존의 상변화 메모리 소자(100)는 복수의 비트라인들(110) 중 선택된 비트라인(111)에 판독 전압과 동일한 극성이며 판독 전압 값의 절반 값인 전압(

Figure pat00001
)를 인가하고 복수의 소스라인들(120) 중 선택된 소스라인(121)에 판독 전압과 반대 극성이며 판독 전압 값의 절반 값인 전압(
Figure pat00002
)를 인가하여, 선택된 비트라인(111) 및 선택된 소스라인(121)의 교차점에 배치된 선택된 메모리 셀(130)에 판독 전압(
Figure pat00003
)이 인가되도록 함으로써, 선택된 메모리 셀(130)만을 선택적으로 구동시켜 판독 동작을 수행할 수 있다.For example, referring to FIG. 1, which is a diagram for explaining a conventional phase change memory element, the existing phase change memory element 100 reads a voltage from a selected bit line 111 among a plurality of bit lines 110. The same polarity and half the read voltage value (
Figure pat00001
) Is applied and the voltage that is opposite to the read voltage and is half the read voltage value to the selected source line 121 among the plurality of source lines 120.
Figure pat00002
) To apply the read voltage () to the selected memory cell 130 disposed at the intersection of the selected bit line 111 and the selected source line 121.
Figure pat00003
), The selected memory cell 130 can be selectively driven to perform a read operation.

이 때, 기존의 상변화 메모리 소자는 복수의 비트라인들(110) 중 선택된 비트라인(111)을 제외한 나머지 비선택된 비트라인들에 판독 전압과 반대 극성(선택된 소스라인에 인가되는 전압과 동일한 극성)이며 판독 전압 값의 1/4 값인 전압(

Figure pat00004
)을 인가하고, 복수의 소스라인들(120) 중 선택된 소스라인(121)을 제외한 나머지 비선택된 소스라인들에 판독 전압과 동일한 극성(선택된 비트라인에 인가되는 전압과 동일한 극성)이며 판독 전압 값의 1/4 값인 전압(
Figure pat00005
)을 인가하게 된다. 이에 따라, 비선택된 비트라인들 및 비선택된 소스라인들의 교차점들에 배치된 메모리 셀들(140)에
Figure pat00006
값의 전압이 인가되기 때문에, 큰 리키지 전류가 흐르게 되는 문제가 발생될 수 있다.At this time, the existing phase change memory element has the opposite polarity to the read voltage to the remaining unselected bit lines except the selected bit line 111 among the plurality of bit lines 110 (the same polarity as the voltage applied to the selected source line). ), Which is 1/4 of the reading voltage value (
Figure pat00004
) Is applied, and the same polarity as the read voltage (the same polarity as the voltage applied to the selected bit line) is applied to the remaining unselected source lines except the selected source line 121 among the plurality of source lines 120 and the read voltage value. Voltage, which is 1/4 of (
Figure pat00005
). Accordingly, the memory cells 140 disposed at the intersections of the unselected bit lines and the unselected source lines
Figure pat00006
Since a valued voltage is applied, a problem may arise in which a large leakage current flows.

이와 같이 발생되는 큰 값의 리키지 전류는 선택된 메모리 셀의 구동에 영향을 미칠 수 있기 때문에, 상기 문제를 해결하기 위한 기술이 요구되고 있는 실정이다.Since the large value of the generated leakage current can affect the driving of the selected memory cell, there is a need for a technique for solving the above problem.

일 실시예들은 복수의 비트라인들 및 복수의 소스라인들에 인가되는 전압을 조절함으로써, 비선택된 메모리 셀에서의 리키지 전류를 감소시키는 상변화 메모리 소자를 제안한다.One embodiment proposes a phase change memory device that reduces the leakage current in an unselected memory cell by adjusting voltages applied to the plurality of bit lines and the plurality of source lines.

보다 상세하게, 일 실시예들은 복수의 비트라인들 중 선택된 비트라인을 제외한 비선택된 비트라인들 및 복수의 소스라인들 중 선택된 소스라인을 제외한 비선택된 소스라인들 각각에 판독 전압과 반대 극성이며 판독 전압 값의 1/4 값인 전압을 인가함으로써, 비선택된 메모리 셀에서의 리키지 전류를 감소시키는 상변화 메모리 소자를 제안한다.In more detail, one embodiment has a read polarity opposite to a read voltage for each of the unselected bit lines except the selected bit line among the plurality of bit lines and the unselected source lines except the selected source line among the plurality of bit lines. A phase change memory device is proposed that reduces the leakage current in an unselected memory cell by applying a voltage that is 1/4 of the voltage value.

이 때, 일 실시예들은 비선택된 메모리 셀에서의 리키지 전류를 감소시키는 동시에, 선택된 비트라인 및 비선택된 소스라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들과 선택된 소스라인 및 비선택된 비트라인들의 교차점들에 배치된 절반 선택된 메모리 셀들로 인한 리키지 전류를 감소시키는 상변화 메모리 소자를 제안한다.At this time, in one embodiment, while reducing the leakage current in the unselected memory cell, half-selected memory cells and the selected source line and ratio are arranged at the intersections of the selected bit line and the unselected source lines. A phase change memory device is proposed that reduces leakage current due to half selected memory cells disposed at intersections of selected bit lines.

일 실시예에 따르면, 비선택된 메모리 셀에서의 리키지(Leakage) 전류를 감소시키는 상변화 메모리 소자는, 복수의 비트라인들; 상기 복수의 비트라인들과 교차하도록 배치되는 복수의 소스라인들; 각각의 상변화층을 포함하도록 구성된 채 상기 복수의 비트라인들 및 상기 복수의 소스라인들의 교차점들에 각각 배치되는 복수의 메모리 셀들; 및 상기 복수의 비트라인들 중 선택된 비트라인을 제외한 비선택된 비트라인들 및 상기 복수의 소스라인들 중 선택된 소스라인을 제외한 비선택된 소스라인들 각각에 판독 전압과 반대 극성이며 상기 판독 전압 값의 1/4 값인 전압을 인가하는 제어부를 포함한다.According to an embodiment, a phase change memory element for reducing leakage current in an unselected memory cell includes: a plurality of bit lines; A plurality of source lines arranged to intersect the plurality of bit lines; A plurality of memory cells configured to include respective phase change layers and disposed at intersections of the plurality of bit lines and the plurality of source lines, respectively; And unselected bit lines excluding the selected bit line among the plurality of bit lines and unselected source lines excluding the selected source line among the plurality of source lines, having opposite polarities to a read voltage and 1 of the read voltage value. It includes a controller that applies a voltage of / 4.

일 측면에 따르면, 상기 제어부는, 상기 선택된 비트라인에 상기 판독 전압과 동일한 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가하고, 상기 선택된 소스라인에 상기 판독 전압과 반대 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가할 수 있다.According to an aspect, the control unit applies a voltage having the same polarity as the read voltage and half the read voltage value to the selected bit line, and the polarity opposite to the read voltage and the read voltage value to the selected source line. A voltage of half the value can be applied.

다른 일 측면에 따르면, 상기 제어부는, 상기 선택된 비트라인 및 상기 선택된 소스라인의 교차점에 배치된 선택된 메모리 셀에 상기 판독 전압이 인가되도록 하고, 상기 비선택된 비트라인들 및 상기 비선택된 소스라인들의 교차점들에 배치된 비선택된 메모리 셀들에 0의 값인 전압이 인가되도록 할 수 있다.According to another aspect, the control unit causes the read voltage to be applied to a selected memory cell disposed at an intersection of the selected bit line and the selected source line, and the intersection of the unselected bit lines and the unselected source lines. A voltage having a value of 0 may be applied to unselected memory cells disposed in the fields.

또 다른 일 측면에 따르면, 상기 제어부는, 상기 비선택된 비트라인들 및 상기 비선택된 소스라인들의 교차점에 배치된 비선택된 메모리 셀들에 흐르는 리키지 전류를 감소시킬 수 있다.According to another aspect, the control unit may reduce the leakage current flowing through unselected memory cells disposed at the intersection of the unselected bit lines and the unselected source lines.

또 다른 일 측면에 따르면, 상기 제어부는, 상기 선택된 비트라인 및 상기 비선택된 소스라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 상기 판독 전압 값의 3/4 값인 전압이 인가되도록 하고, 상기 선택된 소스라인 및 상기 비선택된 비트라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 상기 판독 전압 값의 1/4 값인 전압이 인가되도록 할 수 있다.According to another aspect, the control unit may apply a voltage that is 3/4 of the read voltage value to half-selected memory cells arranged at intersections of the selected bit line and the unselected source lines. In addition, a voltage equal to 1/4 of the read voltage value may be applied to half-selected memory cells arranged at intersections of the selected source line and the unselected bit lines.

또 다른 일 측면에 따르면, 상기 상변화 메모리 소자는, 상기 절반 선택된 메모리 셀들로 인한 리키지 전류를 감소시키기 위해, 상기 복수의 비트라인들의 개수보다 적은 개수의 상기 복수의 소스라인들을 포함할 수 있다.According to another aspect, the phase change memory element may include a plurality of source lines that are less than the number of the plurality of bit lines in order to reduce leakage current due to the half-selected memory cells. .

일 실시예에 따르면, 복수의 비트라인들, 상기 복수의 비트라인들과 교차하도록 배치되는 복수의 소스라인들, 각각의 상변화층을 포함하도록 구성된 채 상기 복수의 비트라인들 및 상기 복수의 소스라인들의 교차점들에 각각 배치되는 복수의 메모리 셀들을 포함하는 상변화 메모리 소자의 동작 방법은, 상기 복수의 비트라인들 중 선택된 비트라인에 판독 전압과 동일한 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가하고, 상기 복수의 소스라인들 중 선택된 소스라인에 상기 판독 전압과 반대 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가하는 단계; 및 상기 복수의 비트라인들 중 상기 선택된 비트라인을 제외한 비선택된 비트라인들 및 상기 복수의 소스라인들 중 상기 선택된 소스라인을 제외한 비선택된 소스라인들 각각에 상기 판독 전압과 반대 극성이며 상기 판독 전압 값의 1/4 값인 전압을 인가하는 단계를 포함한다.According to one embodiment, the plurality of bit lines, the plurality of source lines arranged to intersect the plurality of bit lines, and the plurality of bit lines and the plurality of sources configured to include each phase change layer A method of operating a phase-change memory device including a plurality of memory cells disposed at intersections of lines may include a selected bit line among the plurality of bit lines having the same polarity as a read voltage and a voltage equal to half of the read voltage value. Applying and applying a voltage having a polarity opposite to that of the read voltage and half of the read voltage value to a selected source line among the plurality of source lines; And non-selected bit lines excluding the selected bit line among the plurality of bit lines and non-selected source lines excluding the selected source line among the plurality of source lines, having opposite polarities to the read voltage and the read voltage. And applying a voltage that is 1/4 of the value.

일 측면에 따르면, 상기 판독 전압 값의 절반 값인 전압을 인가하는 단계는, 상기 선택된 비트라인 및 상기 선택된 소스라인의 교차점에 배치된 선택된 메모리 셀에 상기 판독 전압이 인가되도록 하는 단계이고, 상기 판독 전압 값의 1/4 값인 전압을 인가하는 단계는, 상기 비선택된 비트라인들 및 상기 비선택된 소스라인들의 교차점들에 배치된 비선택된 메모리 셀들에 0의 값인 전압이 인가되도록 하는 단계일 수 있다,According to an aspect, the step of applying a voltage that is half of the read voltage value is a step of causing the read voltage to be applied to a selected memory cell disposed at an intersection of the selected bit line and the selected source line, and the read voltage The step of applying a voltage that is 1/4 of the value may be a step of causing a voltage of 0 to be applied to unselected memory cells disposed at intersections of the unselected bit lines and the unselected source lines.

다른 일 측면에 따르면, 상기 0의 값인 전압이 인가되도록 하는 단계는, 상기 비선택된 비트라인들 및 상기 비선택된 소스라인들의 교차점에 배치된 비선택된 메모리 셀들에 흐르는 리키지 전류를 감소시키는 단계일 수 있다.According to another aspect, the step of causing the voltage, which is the value of 0, to be applied may be a step of reducing the leakage current flowing through unselected memory cells disposed at an intersection of the unselected bit lines and the unselected source lines. have.

또 다른 일 측면에 따르면, 상기 판독 전압 값의 절반 값인 전압을 인가하는 단계 및 상기 판독 전압 값의 1/4 값인 전압을 인가하는 단계는, 상기 선택된 비트라인 및 상기 비선택된 소스라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 상기 판독 전압 값의 3/4 값인 전압이 인가되도록 하는 단계; 및 상기 선택된 소스라인 및 상기 비선택된 비트라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 상기 판독 전압 값의 1/4 값인 전압이 인가되도록 하는 단계를 포함할 수 있다.According to another aspect, the step of applying a voltage that is half the value of the read voltage and the step of applying a voltage that is a value of 1/4 of the read voltage value are at intersections of the selected bit line and the unselected source lines. Causing a voltage that is 3/4 of the read voltage value to be applied to the half-selected memory cells arranged; And allowing a voltage that is 1/4 of the read voltage value to be applied to half-selected memory cells disposed at intersections of the selected source line and the unselected bit lines.

또 다른 일 측면에 따르면, 상기 상변화 메모리 소자는, 상기 절반 선택된 메모리 셀들로 인한 리키지 전류를 감소시키기 위해, 상기 복수의 비트라인들의 개수보다 적은 개수의 상기 복수의 소스라인들을 포함할 수 있다.According to another aspect, the phase change memory element may include a plurality of source lines that are less than the number of the plurality of bit lines in order to reduce leakage current due to the half-selected memory cells. .

일 실시예에 따르면, 복수의 비트라인들, 상기 복수의 비트라인들과 교차하도록 배치되는 복수의 소스라인들, 각각의 상변화층을 포함하도록 구성된 채 상기 복수의 비트라인들 및 상기 복수의 소스라인들의 교차점들에 각각 배치되는 복수의 메모리 셀들을 포함하는 상변화 메모리 소자에서 이용되는 비선택된 메모리 셀에서의 리키지(Leakage) 전류를 감소시키기 위한 제어부에 있어서, 상기 제어부는, 상기 복수의 비트라인들 중 선택된 비트라인에 판독 전압과 동일한 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가하고, 상기 복수의 소스라인들 중 선택된 소스라인에 상기 판독 전압과 반대 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가하며, 상기 복수의 비트라인들 중 상기 선택된 비트라인을 제외한 비선택된 비트라인들 및 상기 복수의 소스라인들 중 상기 선택된 소스라인을 제외한 비선택된 소스라인들 각각에 상기 판독 전압과 반대 극성이며 상기 판독 전압 값의 1/4 값인 전압을 인가하는 것을 특징으로 할 수 있다.According to one embodiment, the plurality of bit lines, the plurality of source lines arranged to intersect the plurality of bit lines, and the plurality of bit lines and the plurality of sources configured to include each phase change layer A control unit for reducing leakage current in an unselected memory cell used in a phase change memory element including a plurality of memory cells disposed at intersections of lines, the control unit comprising: the plurality of bits A voltage having the same polarity as the read voltage and half the read voltage value is applied to the selected bit line among the lines, and the selected source line among the plurality of source lines has the opposite polarity to the read voltage and has a half value of the read voltage value. A voltage is applied, and a polarity opposite to the read voltage is applied to unselected bit lines excluding the selected bit line among the plurality of bit lines and unselected source lines excluding the selected source line among the plurality of source lines. It may be characterized in that a voltage that is 1/4 of the read voltage value is applied.

일 실시예들은 복수의 비트라인들 및 복수의 소스라인들에 인가되는 전압을 조절함으로써, 비선택된 메모리 셀에서의 리키지 전류를 감소시키는 상변화 메모리 소자를 제안할 수 있다.One embodiment may propose a phase change memory device that reduces leakage current in an unselected memory cell by adjusting voltages applied to a plurality of bit lines and a plurality of source lines.

보다 상세하게, 일 실시예들은 복수의 비트라인들 중 선택된 비트라인을 제외한 비선택된 비트라인들 및 복수의 소스라인들 중 선택된 소스라인을 제외한 비선택된 소스라인들 각각에 판독 전압과 반대 극성이며 판독 전압 값의 1/4 값인 전압을 인가함으로써, 비선택된 메모리 셀에서의 리키지 전류를 감소시키는 상변화 메모리 소자를 제안할 수 있다.In more detail, one embodiment has a read polarity opposite to a read voltage for each of the unselected bit lines except the selected bit line among the plurality of bit lines and the unselected source lines except the selected source line among the plurality of bit lines. It is possible to propose a phase change memory device that reduces the leakage current in an unselected memory cell by applying a voltage that is 1/4 of the voltage value.

이 때, 일 실시예들은 비선택된 메모리 셀에서의 리키지 전류를 감소시키는 동시에, 선택된 비트라인 및 비선택된 소스라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들과 선택된 소스라인 및 비선택된 비트라인들의 교차점들에 배치된 절반 선택된 메모리 셀들로 인한 리키지 전류를 감소시키는 상변화 메모리 소자를 제안할 수 있다.At this time, in one embodiment, while reducing the leakage current in the unselected memory cell, half-selected memory cells and the selected source line and ratio are arranged at the intersections of the selected bit line and the unselected source lines. It is possible to propose a phase change memory device that reduces leakage current due to half selected memory cells disposed at intersections of selected bit lines.

도 1은 기존의 상변화 메모리 소자를 설명하기 위한 도면이다.
도 2는 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이다.
도 3은 일 실시예에 따른 상변화 메모리 소자에서 선택된 메모리 셀에 인가되는 전압을 설명하기 위한 도면이다.
도 4는 일 실시예에 따른 상변화 메모리 소자에서 비선택된 메모리 셀에 인가되는 전압을 설명하기 위한 도면이다.
도 5는 일 실시예에 따른 상변화 메모리 소자에서 선택된 비트라인 및 비선택된 소스라인들의 교차점들에 배치된 절반 선택된 메모리 셀들에 인가되는 전압을 설명하기 위한 도면이다.
도 6은 일 실시예에 따른 상변화 메모리 소자에서 선택된 소스라인 및 비선택된 비트라인들의 교차점들에 배치된 절반 선택된 메모리 셀들에 인가되는 전압을 설명하기 위한 도면이다.
도 7은 일 실시예에 따른 상변화 메모리 소자의 동작 방법을 나타낸 플로우 차트이다.1 is a view for explaining a conventional phase change memory device.
2 is a diagram illustrating a phase change memory device according to an embodiment.
3 is a diagram for describing a voltage applied to a memory cell selected from a phase change memory device according to an embodiment.
4 is a diagram for describing a voltage applied to a non-selected memory cell in a phase change memory device according to an embodiment.
5 is a diagram for explaining a voltage applied to half selected memory cells arranged at intersections of a selected bit line and an unselected source line in a phase change memory device according to an embodiment.
6 is a diagram for explaining a voltage applied to half selected memory cells arranged at intersections of a selected source line and an unselected bit line in a phase change memory device according to an embodiment.
7 is a flowchart illustrating a method of operating a phase change memory device according to an embodiment.

이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. However, the present invention is not limited or limited by the embodiments. In addition, the same reference numerals shown in each drawing denote the same members.

또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.In addition, terms used in the present specification (terminology) are terms used to properly represent a preferred embodiment of the present invention, which may vary according to a user, an operator's intention, or customs in the field to which the present invention pertains. Therefore, definitions of these terms should be made based on the contents throughout the specification.

도 2는 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이고, 도 3은 일 실시예에 따른 상변화 메모리 소자에서 선택된 메모리 셀에 인가되는 전압을 설명하기 위한 도면이며, 도 4는 일 실시예에 따른 상변화 메모리 소자에서 비선택된 메모리 셀에 인가되는 전압을 설명하기 위한 도면이고, 도 5는 일 실시예에 따른 상변화 메모리 소자에서 선택된 비트라인 및 비선택된 소스라인들의 교차점들에 배치된 절반 선택된 메모리 셀들에 인가되는 전압을 설명하기 위한 도면이며, 도 6은 일 실시예에 따른 상변화 메모리 소자에서 선택된 소스라인 및 비선택된 비트라인들의 교차점들에 배치된 절반 선택된 메모리 셀들에 인가되는 전압을 설명하기 위한 도면이다.FIG. 2 is a diagram illustrating a phase change memory device according to an embodiment, and FIG. 3 is a diagram illustrating a voltage applied to a memory cell selected from the phase change memory device according to an embodiment, and FIG. 4 is an embodiment FIG. 5 is a diagram for explaining a voltage applied to a non-selected memory cell in a phase-change memory device according to FIG. FIG. 6 is a diagram for explaining a voltage applied to selected memory cells, and FIG. 6 illustrates a voltage applied to half selected memory cells arranged at intersections of selected source lines and unselected bit lines in a phase change memory device according to an embodiment. It is a figure for illustration.

도 2를 참조하면, 일 실시예에 따른 상변화 메모리 소자(200)는, 복수의 비트라인들(210), 복수의 비트라인들과 교차하도록 배치되는 복수의 소스라인들(220), 각각의 상변화층을 포함하도록 구성된 채 복수의 비트라인들(210) 및 복수의 소스라인들(220)의 교차점들에 각각 배치되는 복수의 메모리 셀들(230) 및 제어부(도면에는 도시되지 않음)을 포함한다. 이하, 제어부는 상변화 메모리 소자(200)에서 메모리 셀들 각각을 구동시키는 주체로서, 상변화 메모리 소자(200)에 탑재되는 프로세서로 구현될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 상변화 메모리 소자(200)가 연결되는 별도의 장치에 탑재된 프로세서로 구현될 수도 있다.Referring to FIG. 2, the phase change memory device 200 according to an embodiment may include a plurality of bit lines 210, a plurality of source lines 220 disposed to intersect the plurality of bit lines, and each of the phase change memory elements 200. It includes a plurality of memory cells 230 and a control unit (not shown in the figure) disposed at intersections of the plurality of bit lines 210 and the plurality of source lines 220 while being configured to include a phase change layer. do. Hereinafter, the control unit is a subject that drives each of the memory cells in the phase change memory element 200, and may be implemented as a processor mounted in the phase change memory element 200. However, the present invention is not limited or limited thereto, and may be implemented as a processor mounted in a separate device to which the phase change memory element 200 is connected.

복수의 메모리 셀들(230) 각각은 메모리 셀의 데이터 저장 구성부인 상변화층을 포함할 수 있다. 상변화층은 복수의 비트라인들(210) 및 복수의 소스라인들(220) 사이에 인가되는 전압에 의해 결정 상태가 결정질(낮은 저항성을 갖는 셋 상태) 및 비정질(높은 저항성을 갖는 리셋 상태) 사이에서 변화되며 셋 상태 및 리셋 상태에 따라 이진값 [1] 및 [0]의 메모리 상태를 나타낼 수 있다. 이러한 상변화층은 종래의 상변화층과 동일하게 구성되므로 상세한 설명을 생략하기로 한다.Each of the plurality of memory cells 230 may include a phase change layer that is a data storage component of the memory cell. The phase change layer has a crystalline state (set state with low resistance) and amorphous (reset state with high resistance) by a voltage applied between the plurality of bit lines 210 and the plurality of source lines 220. It can vary between and represent the memory states of binary values [1] and [0] depending on the set state and reset state. Since the phase change layer is configured in the same way as the conventional phase change layer, a detailed description will be omitted.

또한, 복수의 메모리 셀들(230) 각각은 상변화층에 대한 스위칭 역할을 하는 구성부인 OTS(Ovonic Threshold Switch)를 더 포함할 수 있다. 이러한 OTS는 종래의 선택 소자인 OTS와 동일하게 구성되므로 상세한 설명을 생략하기로 한다.In addition, each of the plurality of memory cells 230 may further include an OTS (Ovonic Threshold Switch) that is a component that serves as a switching for the phase change layer. Since the OTS is configured in the same way as the conventional selection element OTS, detailed description will be omitted.

제어부는 복수의 비트라인들(210) 중 선택된 비트라인(211)에 판독 전압과 동일한 극성이며 판독 전압 값의 절반 값인 전압(

Figure pat00007
)을 인가하고, 복수의 소스라인들(220) 중 선택된 소스라인(221)에 판독 전압과 반대 극성이며 판독 전압 값의 절반 값인 전압(
Figure pat00008
)을 인가한다. 따라서, 선택된 비트라인(211) 및 선택된 소스라인(221)의 교차점에 배치된 선택된 메모리 셀(310)에는 도 3과 같이 판독 전압(
Figure pat00009
)이 인가될 수 있으며, 복수의 비트라인들(210) 중 선택된 비트라인(211)을 제외한 비선택된 비트라인들 및 복수의 소스라인들(220) 중 선택된 소스라인(221)을 제외한 비선택된 소스라인들의 교차점들에 배치된 비선택된 메모리 셀들(410)에는 도 4와 같이 0의 값인 전압이 인가될 수 있다.The control unit has a voltage that is the same polarity as the read voltage and is half the read voltage value in the selected bit line 211 among the plurality of bit lines 210.
Figure pat00007
) Is applied, and a voltage that is opposite to the read voltage and is half the read voltage value to the selected source line 221 among the plurality of source lines 220.
Figure pat00008
). Accordingly, the read voltage (see FIG. 3) is applied to the selected memory cell 310 disposed at the intersection of the selected bit line 211 and the selected source line 221.
Figure pat00009
) May be applied, unselected bit lines excluding the selected bit line 211 among the plurality of bit lines 210 and unselected source excluding the selected source line 221 among the plurality of source lines 220. A voltage having a value of 0 may be applied to the unselected memory cells 410 disposed at the intersections of the lines, as shown in FIG. 4.

또한, 제어부는 복수의 비트라인들(210) 중 선택된 비트라인(211)을 제외한 비선택된 비트라인들 및 복수의 소스라인들(220) 중 선택된 소스라인(221)을 제외한 비선택된 소스라인들 각각에 판독 전압과 반대 극성이며 판독 전압 값의 1/4 값인 전압(

Figure pat00010
)을 인가한다. 즉, 일 실시예에 따른 상변화 메모리 소자(200)는 도 1을 참조하여 상술된 상변화 메모리 소자(100)와 달리, 비선택된 소스라인들에 판독 전압과 반대 극성이며 판독 전압 값의 1/4 값인 전압(
Figure pat00011
)을 인가함으로써, 비선택된 비트라인들 및 비선택된 소스라인들의 교차점들에 배치된 비선택된 메모리 셀들에 0의 값인 전압이 인가되도록 할 수 있다. 이에, 비선택된 메모리 셀들에 흐르는 리키지 전류가 감소될 수 있다.Also, the control unit may respectively select unselected bit lines excluding the selected bit line 211 among the plurality of bit lines 210 and unselected source lines excluding the selected source line 221 among the plurality of source lines 220. The voltage that is opposite to the read voltage and is 1/4 of the read voltage value (
Figure pat00010
). That is, unlike the phase change memory element 100 described above with reference to FIG. 1, the phase change memory element 200 according to an embodiment has opposite polarity to the read voltage in unselected source lines and 1 / of the read voltage value. Voltage with 4 values (
Figure pat00011
By applying), a voltage of 0 may be applied to unselected memory cells arranged at intersections of unselected bit lines and unselected source lines. Accordingly, the leakage current flowing through the unselected memory cells can be reduced.

또한, 제어부는 전술된 바와 같이 복수의 비트라인들(210) 및 복수의 소스라인들(220) 각각에 선택 유무에 따라 전압을 달리 인가함으로써, 선택된 비트라인(211) 및 비선택된 소스라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 판독 전압 값의 3/4 값인 전압(

Figure pat00012
)이 인가되도록 하고, 선택된 소스라인(221) 및 비선택된 비트라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 판독 전압 값의 1/4 값인 전압(
Figure pat00013
)이 인가되도록 할 수 있다.In addition, the control unit, as described above, by applying a different voltage depending on whether or not the selection of each of the plurality of bit lines 210 and the plurality of source lines 220, the intersection of the selected bit line 211 and the unselected source lines A voltage that is 3/4 of the read voltage value in half-selected memory cells arranged in the field (
Figure pat00012
) To be applied, and a voltage equal to 1/4 of the read voltage value to half-selected memory cells arranged at the intersections of the selected source line 221 and the unselected bit lines.
Figure pat00013
) Can be applied.

예를 들어, 도 5에 도시된 바와 같이 선택된 비트라인(211) 및 비선택된 소스라인들의 교차점들에 배치된 절반 선택된 메모리 셀들(510)에는 판독 전압 값의 3/4 값인 전압(

Figure pat00014
)이 인가될 수 있으며, 도 6에 도시된 바와 같이 선택된 소스라인(221) 및 비선택된 비트라인들의 교차점들에 배치된 절반 선택된 메모리 셀들(610)에는 판독 전압 값의 1/4 값인 전압(
Figure pat00015
)이 인가될 수 있다.For example, as shown in FIG. 5, the voltage (3/4) of the read voltage value is applied to the half-selected memory cells 510 disposed at the intersections of the selected bit line 211 and the unselected source lines.
Figure pat00014
) May be applied, and as illustrated in FIG. 6, a voltage (1/4) of the read voltage value may be applied to half of the selected memory cells 610 disposed at intersections of the selected source line 221 and the unselected bit lines.
Figure pat00015
) Can be applied.

따라서, 일 실시예에 따른 상변화 메모리 소자(200)에서는 절반 선택된 메모리 셀들(510, 610) 각각에 인가된 전압으로 인한 리키지 전류가 발생될 수 있는 여지가 있다. 특히나, 선택된 비트라인(211) 및 비선택된 소스라인들의 교차점들에 배치된 절반 선택된 메모리 셀들(510)의 개수가 많을 경우, 기존의 상변화 메모리 소자에서 절반 선택된 메모리 셀들로 인한 리키지 전류보다 큰 리키지 전류가 발생될 수도 있다.Accordingly, in the phase-change memory device 200 according to an embodiment, there is room for a leakage current due to a voltage applied to each of the half-selected memory cells 510 and 610. In particular, when the number of half-selected memory cells 510 disposed at the intersections of the selected bit line 211 and the unselected source lines is large, it is greater than the leakage current due to the half-selected memory cells in the existing phase-change memory element. A leakage current may be generated.

이에, 일 실시예에 따른 상변화 메모리 소자(200)는 복수의 소스라인들(220)을 복수의 비트라인들(210)보다 적은 개수로 구비함으로써, 선택된 비트라인(211) 및 비선택된 소스라인들의 교차점들에 배치된 절반 선택된 메모리 셀들(510)의 개수를 줄이고 선택된 소스라인(221) 및 비선택된 비트라인들의 교차점들에 배치된 절반 선택된 메모리 셀들(610)의 개수를 늘릴 수 있다. 따라서, 일 실시예에 따른 상변화 메모리 소자(200)에서 절반 선택된 메모리 셀들로 인한 리키지 전류는 기존의 상변화 메모리 소자에서 절반 선택된 메모리 셀들로 인한 리키지 전류보다 현저히 감소된 값을 갖게 될 수 있다.Accordingly, the phase change memory device 200 according to an embodiment includes a plurality of source lines 220 in a smaller number than the plurality of bit lines 210, thereby selecting the selected bit line 211 and the unselected source line. It is possible to reduce the number of half-selected memory cells 510 disposed at the intersections of the cells and increase the number of half-selected memory cells 610 disposed at the intersections of the selected source lines 221 and unselected bit lines. Therefore, the leakage current due to the half-selected memory cells in the phase-change memory element 200 according to an embodiment may have a significantly reduced value than the leakage current due to the half-selected memory cells in the existing phase-change memory element 200. have.

이상, 도 2 내지 6을 참조하여 상술된 상변화 메모리 소자(200)는, 제어부에서 인가하는 전압의 값을 변경하고, 복수의 비트라인들(210) 및 복수의 소스라인들(220) 각각의 개수만을 조절한 채 구현되기 때문에, 별도의 구성부를 포함하지 않아 고집적의 3차원 아키텍처의 상변화 메모리에도 적용 가능하다.As described above, the phase change memory element 200 described above with reference to FIGS. 2 to 6 changes the value of the voltage applied by the controller, and each of the plurality of bit lines 210 and the plurality of source lines 220 Since it is implemented with only the number adjusted, it is applicable to the phase change memory of a highly integrated 3D architecture because it does not include a separate component.

도 7은 일 실시예에 따른 상변화 메모리 소자의 동작 방법을 나타낸 플로우 차트이다.7 is a flowchart illustrating a method of operating a phase change memory device according to an embodiment.

도 7을 참조하면, 일 실시예에 따른 동작 방법은, 도 2 내지 6을 참조하여 상술된 상변화 메모리 소자(200)에서 수행됨을 전제로 한다(특히, 그 주체는 상변화 메모리 소자(200)에 포함되는 제어부일 수 있다).Referring to FIG. 7, an operation method according to an embodiment is assumed to be performed in the phase change memory device 200 described above with reference to FIGS. 2 to 6 (in particular, the subject is a phase change memory device 200) It may be a control unit included in).

상변화 메모리 소자는 단계(S710)에서, 복수의 비트라인들 중 선택된 비트라인에 판독 전압과 동일한 극성이며 판독 전압 값의 절반 값인 전압을 인가하고, 복수의 소스라인들 중 선택된 소스라인에 판독 전압과 반대 극성이며 판독 전압 값의 절반 값인 전압을 인가한다.In step S710, the phase-change memory device applies a voltage having the same polarity as the read voltage and half of the read voltage value to the selected bit line among the plurality of bit lines, and reads voltage to the selected source line among the plurality of source lines. The voltage is opposite polarity and half of the read voltage value is applied.

단계(S710)로 인해, 상변화 메모리 소자는 선택된 비트라인 및 선택된 소스라인의 교차점에 배치된 선택된 메모리 셀에 판독 전압이 인가되도록 할 수 있다.Due to step S710, the phase change memory element may cause the read voltage to be applied to the selected memory cell disposed at the intersection of the selected bit line and the selected source line.

그 후, 상변화 메모리 소자는 단계(S720)에서, 복수의 비트라인들 중 선택된 비트라인을 제외한 비선택된 비트라인들 및 복수의 소스라인들 중 선택된 소스라인을 제외한 비선택된 소스라인들 각각에 판독 전압과 반대 극성이며 판독 전압 값의 1/4 값인 전압을 인가한다.Then, in step S720, the phase change memory element reads each of the unselected bit lines excluding the selected bit line among the plurality of bit lines and the unselected source lines excluding the selected source line among the plurality of source lines. A voltage that is opposite to the voltage and is 1/4 of the read voltage value is applied.

단계(S720)로 인해, 상변화 메모리 소자는 비선택된 비트라인들 및 비선택된 소스라인들의 교차점들에 배치된 비선택된 메모리 셀들에는 0의 값인 전압이 인가되도록 할 수 있다. 이에, 상변화 메모리 소자는, 비선택된 비트라인들 및 비선택된 소스라인들의 교차점에 배치된 비선택된 메모리 셀들에 흐르는 리키지 전류를 감소시킬 수 있다.Due to step S720, the phase change memory element may cause a voltage of 0 to be applied to unselected memory cells arranged at intersections of unselected bit lines and unselected source lines. Accordingly, the phase change memory element may reduce the leakage current flowing through unselected memory cells arranged at the intersection of unselected bit lines and unselected source lines.

또한, 단계들(S710 내지 S720)을 통해, 상변화 메모리 소자는 선택된 비트라인 및 비선택된 소스라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 판독 전압 값의 3/4 값인 전압이 인가되도록 할 수 있고, 선택된 소스라인 및 비선택된 비트라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 판독 전압 값의 1/4 값인 전압이 인가되도록 할 수 있다.Further, through steps S710 to S720, the phase change memory element is a voltage that is 3/4 of the read voltage value in half-selected memory cells arranged at intersections of the selected bit line and the unselected source lines. This may be applied, and a voltage that is 1/4 of the read voltage value may be applied to half-selected memory cells arranged at intersections of the selected source line and the unselected bit lines.

이 때, 상변화 메모리 소자는, 절반 선택된 메모리 셀들 각각에 인가된 전압으로 인한 리키지 전류를 감소시키기 위해, 복수의 비트라인들의 개수보다 적은 개수의 복수의 소스라인들을 포함하도록 구현될 수 있다.In this case, the phase-change memory device may be implemented to include a plurality of source lines that are less than the number of bit lines in order to reduce the leakage current due to the voltage applied to each of the half-selected memory cells.

이처럼, 일 실시예에 따른 상변화 메모리 소자는 단계들(S710 내지 S730)를 통해 비선택된 메모리 셀에서의 리키지 전류를 감소시키는 것은 물론, , 복수의 비트라인들의 개수보다 적은 개수의 복수의 소스라인들을 포함하도록 구현됨으로써, 절반 선택된 메모리 셀들에서의 리키지 전류 역시 감소시키는 효과를 도모할 수 있다.As described above, the phase-change memory device according to an exemplary embodiment reduces the leakage current in the unselected memory cell through steps S710 to S730, and, of course, has a plurality of sources that are less than the number of bitlines. By being implemented to include lines, the effect of reducing the leakage current in half selected memory cells can also be achieved.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described by a limited embodiment and drawings, those skilled in the art can make various modifications and variations from the above description. For example, the described techniques are performed in a different order than the described method, and / or the components of the described system, structure, device, circuit, etc. are combined or combined in a different form from the described method, or other components Alternatively, even if substituted or substituted by equivalents, appropriate results can be achieved.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.

Claims (12)

비선택된 메모리 셀에서의 리키지(Leakage) 전류를 감소시키는 상변화 메모리 소자에 있어서,
복수의 비트라인들;
상기 복수의 비트라인들과 교차하도록 배치되는 복수의 소스라인들;
각각의 상변화층을 포함하도록 구성된 채 상기 복수의 비트라인들 및 상기 복수의 소스라인들의 교차점들에 각각 배치되는 복수의 메모리 셀들; 및
상기 복수의 비트라인들 중 선택된 비트라인을 제외한 비선택된 비트라인들 및 상기 복수의 소스라인들 중 선택된 소스라인을 제외한 비선택된 소스라인들 각각에 판독 전압과 반대 극성이며 상기 판독 전압 값의 1/4 값인 전압을 인가하는 제어부
를 포함하는 상변화 메모리 소자.In the phase change memory device for reducing the leakage current in the unselected memory cell,
A plurality of bit lines;
A plurality of source lines arranged to intersect the plurality of bit lines;
A plurality of memory cells configured to include respective phase change layers and disposed at intersections of the plurality of bit lines and the plurality of source lines, respectively; And
The unselected bit lines excluding the selected bit line among the plurality of bit lines and the unselected source lines excluding the selected source line among the plurality of source lines have opposite polarities to a read voltage and 1 / of the read voltage value. Control unit that applies a voltage of 4
Phase change memory device comprising a. 제1항에 있어서,
상기 제어부는,
상기 선택된 비트라인에 상기 판독 전압과 동일한 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가하고, 상기 선택된 소스라인에 상기 판독 전압과 반대 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가하는, 상변화 메모리 소자.According to claim 1,
The control unit,
A phase change in which a voltage having the same polarity as the read voltage and half the read voltage value is applied to the selected bit line, and a voltage having a polarity opposite to the read voltage and half the read voltage value is applied to the selected source line. Memory device. 제2항에 있어서,
상기 제어부는,
상기 선택된 비트라인 및 상기 선택된 소스라인의 교차점에 배치된 선택된 메모리 셀에 상기 판독 전압이 인가되도록 하고, 상기 비선택된 비트라인들 및 상기 비선택된 소스라인들의 교차점들에 배치된 비선택된 메모리 셀들에 0의 값인 전압이 인가되도록 하는, 상변화 메모리 소자.According to claim 2,
The control unit,
The read voltage is applied to a selected memory cell disposed at an intersection of the selected bit line and the selected source line, and 0 to unselected memory cells disposed at intersections of the unselected bit lines and the unselected source lines. A phase change memory element that causes a voltage that is a value to be applied. 제3항에 있어서,
상기 제어부는,
상기 비선택된 비트라인들 및 상기 비선택된 소스라인들의 교차점에 배치된 비선택된 메모리 셀들에 흐르는 리키지 전류를 감소시키는, 상변화 메모리 소자.According to claim 3,
The control unit,
And reducing a leakage current flowing through unselected memory cells disposed at an intersection of the unselected bit lines and the unselected source lines. 제2항에 있어서,
상기 제어부는,
상기 선택된 비트라인 및 상기 비선택된 소스라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 상기 판독 전압 값의 3/4 값인 전압이 인가되도록 하고, 상기 선택된 소스라인 및 상기 비선택된 비트라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 상기 판독 전압 값의 1/4 값인 전압이 인가되도록 하는, 상변화 메모리 소자.According to claim 2,
The control unit,
A voltage that is 3/4 of the read voltage value is applied to half-selected memory cells arranged at intersections of the selected bit line and the unselected source lines, and the selected source line and the unselected bit are applied. A phase change memory element that causes a voltage that is 1/4 of the read voltage value to be applied to half-selected memory cells arranged at intersections of lines. 제5항에 있어서,
상기 상변화 메모리 소자는,
상기 절반 선택된 메모리 셀들로 인한 리키지 전류를 감소시키기 위해, 상기 복수의 비트라인들의 개수보다 적은 개수의 상기 복수의 소스라인들을 포함하는, 상변화 메모리 소자.The method of claim 5,
The phase change memory element,
A phase change memory device comprising a plurality of source lines less than the number of bit lines to reduce leakage current due to the half-selected memory cells. 복수의 비트라인들, 상기 복수의 비트라인들과 교차하도록 배치되는 복수의 소스라인들, 각각의 상변화층을 포함하도록 구성된 채 상기 복수의 비트라인들 및 상기 복수의 소스라인들의 교차점들에 각각 배치되는 복수의 메모리 셀들을 포함하는 상변화 메모리 소자의 동작 방법에 있어서,
상기 복수의 비트라인들 중 선택된 비트라인에 판독 전압과 동일한 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가하고, 상기 복수의 소스라인들 중 선택된 소스라인에 상기 판독 전압과 반대 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가하는 단계; 및
상기 복수의 비트라인들 중 상기 선택된 비트라인을 제외한 비선택된 비트라인들 및 상기 복수의 소스라인들 중 상기 선택된 소스라인을 제외한 비선택된 소스라인들 각각에 상기 판독 전압과 반대 극성이며 상기 판독 전압 값의 1/4 값인 전압을 인가하는 단계
를 포함하는 상변화 메모리 소자의 동작 방법.A plurality of bit lines, a plurality of source lines arranged to intersect the plurality of bit lines, and each of the plurality of bit lines and the plurality of source lines configured to include a phase change layer, respectively, at intersections of the plurality of source lines A method of operating a phase change memory device including a plurality of memory cells to be disposed,
A voltage having the same polarity as the read voltage and half the read voltage value is applied to the selected bit line among the plurality of bit lines, and the read voltage is opposite to the read voltage and applied to the selected source line among the plurality of source lines. Applying a voltage that is half the value; And
The read voltage value is opposite to the read voltage for each of the unselected bit lines excluding the selected bit line among the plurality of bit lines and the unselected source lines excluding the selected source line among the plurality of source lines. Applying a voltage that is 1/4 of the value
Method of operating a phase-change memory device comprising a. 제7항에 있어서,
상기 판독 전압 값의 절반 값인 전압을 인가하는 단계는,
상기 선택된 비트라인 및 상기 선택된 소스라인의 교차점에 배치된 선택된 메모리 셀에 상기 판독 전압이 인가되도록 하는 단계이고,
상기 판독 전압 값의 1/4 값인 전압을 인가하는 단계는,
상기 비선택된 비트라인들 및 상기 비선택된 소스라인들의 교차점들에 배치된 비선택된 메모리 셀들에 0의 값인 전압이 인가되도록 하는 단계인, 상변화 메모리 소자의 동작 방법.The method of claim 7,
The step of applying a voltage that is half of the read voltage value,
And allowing the read voltage to be applied to a selected memory cell disposed at an intersection of the selected bit line and the selected source line.
The step of applying a voltage that is 1/4 of the read voltage value,
The method of operating a phase change memory device, the method comprising: applying a voltage of 0 to unselected memory cells disposed at intersections of the unselected bit lines and the unselected source lines. 제8항에 있어서,
상기 0의 값인 전압이 인가되도록 하는 단계는,
상기 비선택된 비트라인들 및 상기 비선택된 소스라인들의 교차점에 배치된 비선택된 메모리 셀들에 흐르는 리키지 전류를 감소시키는 단계인, 상변화 메모리 소자의 동작 방법.The method of claim 8,
The step of allowing the voltage, which is a value of 0, is applied,
And reducing the leakage current flowing in unselected memory cells disposed at an intersection of the unselected bit lines and the unselected source lines. 제7항에 있어서,
상기 판독 전압 값의 절반 값인 전압을 인가하는 단계 및 상기 판독 전압 값의 1/4 값인 전압을 인가하는 단계는,
상기 선택된 비트라인 및 상기 비선택된 소스라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 상기 판독 전압 값의 3/4 값인 전압이 인가되도록 하는 단계; 및
상기 선택된 소스라인 및 상기 비선택된 비트라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 상기 판독 전압 값의 1/4 값인 전압이 인가되도록 하는 단계
를 포함하는 상변화 메모리 소자의 동작 방법.The method of claim 7,
The step of applying a voltage that is half of the read voltage value and the step of applying a voltage that is 1/4 of the read voltage value are:
Allowing a voltage that is 3/4 of the read voltage value to be applied to half-selected memory cells arranged at intersections of the selected bit line and the unselected source lines; And
Causing a voltage equal to 1/4 of the read voltage value to be applied to half-selected memory cells arranged at intersections of the selected source line and the unselected bit lines.
Method of operating a phase-change memory device comprising a. 제7항에 있어서,
상기 상변화 메모리 소자는,
상기 절반 선택된 메모리 셀들로 인한 리키지 전류를 감소시키기 위해, 상기 복수의 비트라인들의 개수보다 적은 개수의 상기 복수의 소스라인들을 포함하는, 상변화 메모리 소자의 동작 방법.The method of claim 7,
The phase change memory element,
In order to reduce the leakage current due to the half-selected memory cells, a method of operating a phase change memory device comprising a plurality of source lines that are less than the number of bit lines. 복수의 비트라인들, 상기 복수의 비트라인들과 교차하도록 배치되는 복수의 소스라인들, 각각의 상변화층을 포함하도록 구성된 채 상기 복수의 비트라인들 및 상기 복수의 소스라인들의 교차점들에 각각 배치되는 복수의 메모리 셀들을 포함하는 상변화 메모리 소자에서 이용되는 비선택된 메모리 셀에서의 리키지(Leakage) 전류를 감소시키기 위한 제어부에 있어서,
상기 제어부는,
상기 복수의 비트라인들 중 선택된 비트라인에 판독 전압과 동일한 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가하고, 상기 복수의 소스라인들 중 선택된 소스라인에 상기 판독 전압과 반대 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가하며, 상기 복수의 비트라인들 중 상기 선택된 비트라인을 제외한 비선택된 비트라인들 및 상기 복수의 소스라인들 중 상기 선택된 소스라인을 제외한 비선택된 소스라인들 각각에 상기 판독 전압과 반대 극성이며 상기 판독 전압 값의 1/4 값인 전압을 인가하는 것을 특징으로 하는, 제어부.A plurality of bit lines, a plurality of source lines arranged to intersect the plurality of bit lines, and each of the plurality of bit lines and the plurality of source lines configured to include a phase change layer, respectively, at intersections of the plurality of source lines In the control unit for reducing the leakage (Leakage) current in the unselected memory cell used in the phase-change memory element including a plurality of memory cells disposed,
The control unit,
A voltage having the same polarity as the read voltage and half the read voltage value is applied to the selected bit line among the plurality of bit lines, and the read voltage is opposite to the read voltage and applied to the selected source line among the plurality of source lines. A voltage equal to half the value is applied, and the readout is performed on each of the unselected bit lines excluding the selected bit line among the plurality of bit lines and the unselected source lines excluding the selected source line among the plurality of source lines. A control unit characterized in that a voltage having a polarity opposite to the voltage and a value of 1/4 of the read voltage value is applied.
KR1020180143253A 2018-11-20 2018-11-20 Phase change random access memory element reducing leakage currnet KR102144536B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180143253A KR102144536B1 (en) 2018-11-20 2018-11-20 Phase change random access memory element reducing leakage currnet

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180143253A KR102144536B1 (en) 2018-11-20 2018-11-20 Phase change random access memory element reducing leakage currnet

Publications (2)

Publication Number Publication Date
KR20200058747A true KR20200058747A (en) 2020-05-28
KR102144536B1 KR102144536B1 (en) 2020-08-12

Family

ID=70920237

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180143253A KR102144536B1 (en) 2018-11-20 2018-11-20 Phase change random access memory element reducing leakage currnet

Country Status (1)

Country Link
KR (1) KR102144536B1 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050074913A (en) * 2004-01-14 2005-07-19 산요덴키가부시키가이샤 Memory
US20180040370A1 (en) * 2016-08-08 2018-02-08 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050074913A (en) * 2004-01-14 2005-07-19 산요덴키가부시키가이샤 Memory
US20180040370A1 (en) * 2016-08-08 2018-02-08 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same

Also Published As

Publication number Publication date
KR102144536B1 (en) 2020-08-12

Similar Documents

Publication Publication Date Title
US11430511B2 (en) Comparing input data to stored data
US10460802B2 (en) Apparatuses and methods for efficient write in a cross-point array
JP6940703B2 (en) Memory cell behavior
CN100409363C (en) Method for spanning memory array, executing equipotential reading out and eliminating leakage current and its system
CN101908374B (en) Method for low-stress multilevel reading of phase change memory cells and multilevel phase change memory
US7995372B2 (en) Resistance change memory device with stabilizing circuit coupled in series with selected resistance change memory cell
US20120327708A1 (en) High-endurance phase change memory devices and methods for operating the same
KR20040049288A (en) Nonvolatile memory cell and nonvolatile semiconductor memory device
CN102956265A (en) Variable-resistance memory device and driving method thereof
TWI713030B (en) Non-volatile memory device and memory cell reading action method
KR20210048422A (en) Voltage Drivers with Reduced Power Consumption during Polarity Transition
JP2019102117A (en) Memory device and operation method thereof
KR101201858B1 (en) Semiconductor memory apparatus
US11605425B2 (en) Mux decoder with polarity transition capability
US20220415394A1 (en) Conditional Drift Cancellation Operations in Programming Memory Cells to Store Data
KR102144536B1 (en) Phase change random access memory element reducing leakage currnet
US10090029B2 (en) Electronic device for suppressing read disturbance and method of driving the same
US20190157347A1 (en) Test circuit block, variable resistance memory device including the same, and method of forming the variable resistance memory device
US11062770B2 (en) Memory device
US11475951B2 (en) Material implication operations in memory
US20240145001A1 (en) Memory device
KR20200053130A (en) Circuit element improving snap-back and phase change random access memory element comprising the same
KR20200053129A (en) Circuit element improving snap-back and phase change random access memory element comprising the same
KR100929313B1 (en) Semiconductor memory device
JP2008533634A (en) Control of memory matrix with resistive hysteresis elements

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant