KR20200057397A - 메모리를 공유하는 이종의 프로세서들을 포함하는 스토리지 장치 및 그것의 동작 방법 - Google Patents

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Abstract

스토리지 장치가 개시된다. 본 개시의 스토리지 장치는, 제 1 프로세서를 포함하는 가속기, 그리고 버퍼 메모리를 워킹 메모리로써 사용하되 상기 제 1 프로세서와 다른 이종의 제 2 프로세서를 포함하는 스토리지 컨트롤러를 포함한다. 상기 제 2 프로세서는, 상기 제 1 프로세서의 요청에 따라, 상기 제 1 프로세서와 상기 버퍼 메모리 사이의 제 1 통신 경로를 설정하고, 상기 제 1 프로세서는 상기 제 1 통신 경로를 통하여 상기 버퍼 메모리를 액세스할 수 있다.

Description

메모리를 공유하는 이종의 프로세서들을 포함하는 스토리지 장치 및 그것의 동작 방법{STORAGE DEVICE INCLUDING HETEROGENEOUS PROCESSORS WHICH SHARES MEMORY AND METHOD OF OPERATING THE SAME}
본 발명은 스토리지 장치에 관한 것으로, 좀 더 상세하게는, 서로 메모리를 공유하는 이종의 프로세서들을 포함하는 스토리지 장치의 동작 방법에 관한 것이다.
근래에 들어, 프로세서와 가속기를 결합하여 전자 장치의 처리 속도를 향상시키기 위한 많은 시도들이 있었다. 이러한 시도는 다양한 분야에 걸쳐 이루어졌으며, 특히, SSD (Solid State Drive)와 같은 대용량 스토리지 장치에 있어서도, 가속기 기반의 플랫폼을 갖는 스토리지 장치에 대한 많은 연구가 있었다.
그러나, 가속기를 포함하는 전자 장치에서, 컨트롤러에 의한 연산과 가속기 에 의한 가속 연산 사이의 데이터 교환은 필연적일 수 밖에 없다. 이에, 외부의 호스트 메모리를 통하여 컨트롤러와 가속기 사이의 데이터 교환이 이루어지는 방안이 이용되고 있으나, 이는 호스트 메모리와 가속기 사이, 혹은 호스트 메모리와 컨트롤러 사이의 병목 현상을 야기한다. 또한, 컨트롤러와 가속기 사이의 직접적인 통신을 구현한다 하더라도, 데이터의 교환에 따른 부하 증가, 성능 저하, 및 메모리 부족 문제 등은 여전히 중요한 이슈이다.
본 개시의 기술 사상은 서로 다른 이종의 프로세서들을 포함하는 스토리지 장치의 메모리 공유 방안을 제공한다.
본 개시의 예시적인 실시 예에 따른 스토리지 장치는, 제 1 프로세서를 포함하는 가속기, 그리고 버퍼 메모리를 워킹 메모리로써 사용하되 상기 제 1 프로세서와 다른 이종의 제 2 프로세서를 포함하는 스토리지 컨트롤러를 포함하되, 상기 제 2 프로세서는, 상기 제 1 프로세서의 요청에 따라, 상기 제 1 프로세서와 상기 버퍼 메모리 사이의 제 1 통신 경로를 설정하고, 상기 제 1 프로세서는 상기 제 1 통신 경로를 통하여 상기 버퍼 메모리를 액세스할 수 있다.
본 개시의 예시적인 실시 예에 따른 컨트롤러는, 제 1 프로세서, 버퍼 메모리를 워킹 메모리로써 사용하되 상기 제 1 프로세서와 다른 이종의 제 2 프로세서, 그리고 상기 제 1 프로세서와 상기 제 2 프로세서를 통신적으로 연결하는 버스를 포함하되, 상기 제 2 프로세서는, 상기 제 1 프로세서의 요청에 따라, 상기 제 1 프로세서와 상기 버퍼 메모리 사이의 제 1 통신 경로를 설정할 수 있다.
본 개시의 예시적인 실시 예에 따른, 제 1 프로세서, 상기 제 1 프로세서와는 다른 이종의 제 2 프로세서를 포함하는 스토리지 장치의 동작 방법은, 상기 제 1 프로세서에 의해, 상기 제 2 프로세서의 버퍼 메모리에 대한 액세스를 요청하는 단계, 상기 제 2 프로세서에 의해, 상기 버퍼 메모리의 물리 주소들에 대응하는 가상 주소들 중 적어도 일부를 상기 제 1 프로세서에 할당하는 단계, 그리고 상기 제 1 프로세서에 의해, 상기 할당된 논리 주소를 참조하여 상기 버퍼 메모리를 액세스하는 단계를 포함할 수 있다.
본 개시의 예시적인 실시 예들에 의하면, 프로세서는 다른 프로세서 전용의 버퍼 메모리를 액세스 할 수 있으므로, 연산 또는 가속 연산을 수행하기 위한 메모리 공간을 확보할 수 있다.
뿐만 아니라, 본 개시의 예시적인 실시 예들에 의하면, 프로세서는 연산 또는 가속 연산에 필요한 데이터를 획득하기 위해, 다른 프로세서 전용의 버퍼 메모리를 액세스할 수 있으므로, 불필요한 데이터의 복사를 방지할 수 있다.
도 1은 본 개시의 실시 예에 따른 전자 시스템의 예시적인 구성을 도시한다.
도 2는 도 1의 전자 시스템의 예시적인 구현을 도시한다.
도 3은 도 1의 스토리지 장치의 예시적인 구성을 도시한다.
도 4는 도 3의 스토리지 장치의 동작 방법을 도시하는 순서도이다.
도 5는 도 3의 스토리지 장치의 동작 방법을 도시하는 순서도이다.
도 6은 도 3의 스토리지 장치의 예시적인 구성을 도시한다.
도 7은 도 6의 제 2 프로세서에 의해 관리되는 가상 주소를 통하여 제 1 프로세서가 버퍼 메모리를 액세스하는 것을 개념적으로 도시한다.
도 8은 도 6의 스토리지 장치의 예시적인 구성을 도시한다.
도 9는 도 6의 스토리지 장치의 예시적인 구성을 도시한다.
도 10은 도 6의 스토리지 장치의 예시적인 구성을 도시한다.
도 11은 도 3의 스토리지 장치의 예시적인 구성을 도시한다.
도 12는 도 3의 스토리지 장치의 동작 방법을 도시하는 순서도이다.
도 13은 도 3의 스토리지 장치의 예시적인 구성을 도시한다.
도 14는 도 3의 스토리지 장치의 예시적인 구성을 도시한다.
도 15는 도 3의 스토리지 장치의 예시적인 구성을 도시한다.
도 16은 도 3의 스토리지 장치의 동작 방법을 도시하는 순서도이다.
도 17은 도 1의 스토리지 장치의 예시적인 구성을 도시한다.
도 18은 도 17의 스토리지 장치의 예시적인 구성을 도시한다.
도 19는 본 개시의 예시적인 실시 예에 따른 컴퓨팅 시스템의 구성을 도시한다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
상세한 설명에서 사용되는 부 또는 유닛(unit), 모듈(module), ~기(~er, ~or) 등의 용어들을 참조하여 설명되는 구성 요소들 및 도면에 도시된 기능 블록들은 소프트웨어, 또는 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다. 예시적으로, 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 및 애플리케이션 소프트웨어일 수 있다. 예를 들어, 하드웨어는 전기 회로, 전자 회로, 프로세서, 컴퓨터, 집적 회로, 집적 회로 코어들, 압력 센서, 관성 센서, 멤즈(microelectromechanical system; MEMS), 수동 소자, 또는 그것들의 조합을 포함할 수 있다.
도 1은 본 개시의 실시 예에 따른 전자 시스템(1000)의 예시적인 구성을 도시한다.
전자 시스템(1000)는 메인 프로세서(1100), 워킹 메모리(1200), 스토리지 장치(1300), 통신 모듈(1400), 유저 인터페이스(1500), 및 시스템 버스(1600)를 포함할 수 있다. 예를 들어, 전자 시스템(1000)는 데스크톱(Desktop) 컴퓨터, 랩톱(Laptop) 컴퓨터, 태블릿(Tablet), 스마트폰, 웨어러블(Wearable) 장치, 비디오 게임기(Video Game Console), 워크스테이션(Workstation), 서버(Server), 전기 자동차 등과 같은 전자 시스템들 중 하나일 수 있다.
메인 프로세서(1100)는 전자 시스템(1000)의 전반적인 동작들을 제어할 수 있다. 예를 들어, 메인 프로세서(1100)는 다양한 종류의 산술 및/또는 논리 연산들을 처리할 수 있다. 이를 위해, 메인 프로세서(1100)는 적어도 하나 또는 그 이상의 프로세서 코어들을 포함하는 범용 프로세서, 전용 프로세서, 또는 애플리케이션 프로세서로 구현될 수 있다.
워킹 메모리(1200)는 전자 시스템(1000)의 동작에 이용되는 데이터를 저장할 수 있다. 예를 들어, 워킹 메모리(1200)는 메인 프로세서(1100)에 의해 처리된 또는 처리될 데이터를 일시적으로 저장할 수 있다. 예를 들어, 워킹 메모리(1200)는 DRAM (Dynamic RAM), SDRAM (Synchronous RAM) 등과 같은 휘발성 메모리, 및/또는 PRAM (Phase-change RAM), MRAM (Magneto-resistive RAM), ReRAM (Resistive RAM), FRAM (Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
스토리지 장치(1300)는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 적어도 하나의 불휘발성 메모리 장치를 포함할 수 있다. 나아가, 스토리지 장치(1300)는, 불휘발성 메모리 장치에 저장될 혹은 저장된 데이터를 처리하는데 필요한 DRAM과 같은 적어도 하나의 휘발성 메모리 장치 (또는 버퍼 메모리)를 포함할 수 있다. 예를 들어, 스토리지 장치(1300)는 하나 또는 그 이상의 SSD (Solid State Drive)와 같은 저장 매체로 구현될 수 있다.
통신 모듈(1400)은 전자 시스템(1000)의 외부 장치/시스템과 통신하기 위해 다양한 무선/유선 통신 규약 중 적어도 하나를 지원할 수 있다. 유저 인터페이스(1500)는 사용자와 전자 시스템(1000) 사이의 통신을 중재하기 위해 다양한 입력/출력 인터페이스를 포함할 수 있다.
시스템 버스(1600)는 전자 시스템(1000)의 구성 요소들 사이에서 통신 경로를 제공할 수 있다. 전자 시스템(1000)의 구성 요소들은 시스템 버스(1600)의 버스 포맷에 따라 데이터를 교환할 수 있다. 예를 들어, 시스템 버스(1600)는 PCIe (Peripheral Component Interconnect Express), NVMe (Nonvolatile Memory Express), UFS (Universal Flash Storage), SATA (Serial Advanced Technology Attachment), SCSI (Small Computer System Interface), SAS (Serial Attached SCSI), Gen-Z (Generation-Z), CCIX (Cache Coherent Interconnect for Accelerators), OpenCAPI (Open Coherent Accelerator Processor Interface) 등의 다양한 인터페이스 규약 중 하나 이상을 지원할 수 있다.
도 2는 도 1의 전자 시스템(1000)의 예시적인 구현을 도시한다.
실시 예에서, 스토리지 장치(1300)는 PCB (Printed Circuit Board)(1301)를 포함할 수 있다. 스토리지 장치(1300)는 PCB(1301) 상에 실장 또는 장착되는 하나 이상의 칩 또는 패키지를 포함할 수 있다. 예를 들어, 스토리지 컨트롤러(1310), 가속기(1330), 버퍼 메모리들(1350a, 1350b), 및 불휘발성 메모리 장치들(1370)이 PCB(1301) 상에 실장 또는 장착될 수 있다.
가속기(1310)는 스토리지 컨트롤러(1330)가 수행하는 동작들의 처리 속도를 향상시키는 가속 연산을 수행할 수 있다. 이를 위해, 가속기(1310)는 가속 연산을 수행하도록 구성되는 하드웨어 가속 장치를 포함할 수 있다. 예를 들어, 가속기(1310)는 GPU (Graphics Processing Unit), NNPU (Neural Network Processing Unit), FPGA(Field Programmable Gate Array), ASIC(Application-Specific Integrated Circuit), DSP (digital signal processor) 등을 포함할 수 있다.
실시 예에 있어서, 가속기(1310)의 기능은 스토리지 컨트롤러에 임베디드(embedded)될 수 있다. 예를 들어, GPU, NNPU, FPGA 등이 스토리지 컨트롤러(1330) 내에 구현되는 경우, 스토리지 컨트롤러(1330)는 이종의(heterogeneous) 프로세서들을 포함하는 시스템-온-칩(system-on-chip)으로 구현될 수 있다. 특히, FPGA의 기능이 스토리지 컨트롤러(1330) 내에 구현되는 경우, FPGA는 임베디드 FPGA (embedded FPAG; eFPGA)로 칭해질 수 있다.
스토리지 컨트롤러(1330)는 스토리지 장치(1300)의 전반적인 동작들을 제어하고 관리할 수 있다. 이를 위해, 스토리지 컨트롤러(1330)는 의도된 동작들을 수행하도록 구성되는 하드웨어 회로(예컨대, 아날로그 회로, 논리 회로 등)를 포함할 수 있다. 추가적으로 또는 대안적으로, 스토리지 컨트롤러(1330)는 의도된 동작들을 수행하기 위한 프로그램 코드의 명령어 집합을 실행하도록 구성되는 하나 이상의 프로세서를 포함할 수 있다.
버퍼 메모리들(1350)은 가속기(1310)의 가속 연산 및/또는 스토리지 컨트롤러(1330)의 연산을 위한 워킹 메모리들로써 사용될 수 있다. 예를 들어, 버퍼 메모리들(1350)의 일부는 가속기(1310) 전용의 버퍼 메모리들일 수 있으며, 다른 일부는 스토리지 컨트롤러(1330) 전용의 버퍼 메모리들일 수 있다. 예를 들어, 버퍼 메모리들(1350)은 DRAM으로 구현될 수 있으나, 이에 한정되지 않는다. 한편, 본 개시의 예시적인 실시 예들에 의하면, 스토리지 컨트롤러(1330) 전용의 버퍼 메모리의 적어도 일부의 저장 공간은 가속기(1310)에 의해 공유될 수 있다. 혹은, 가속기(1310) 전용의 버퍼 메모리의 적어도 일부의 저장 공간은 스토리지 컨트롤러(1330)에 의해 공유될 수 있다. 이에 대해서는 상세하게 후술될 것이다.
불휘발성 메모리 장치들(1370)은 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등으로 구현될 수 있다. 특히, 불휘발성 메모리 장치들(1370)이 낸드 타입의 플래시 메모리(NAND-type Flash Memory)들을 포함하는 경우, 불휘발성 메모리 장치들(1370)은 기판에 수직 방향으로 형성되고, 복수의 워드 라인 및 복수의 비트 라인을 따라 형성되는 메모리 셀들의 어레이를 포함할 수 있다.
실시 예에 있어서, 스토리지 장치(1300)는 커넥터(1302)를 통하여 외부로부터 전원을 공급받을 수 있으며, 커넥터(1303)를 통하여 메인 프로세서(도 1, 1100)과 통신을 수행할 수 있다. 한편, 데이터가 교환되는 커넥터(1303)는 싱글-포트(Single-port)만을 나타내는 것으로 의도되지 않으며, 듀얼-포트(Dual-port)를 나타내는 경우도 포함하는 것으로 이해되어야 한다.
도 3은 도 1의 스토리지 장치(1300)의 예시적인 구성을 도시한다. 스토리지 장치(1300)는 가속기(1310), 스토리지 컨트롤러(1330), 버퍼 메모리들(1350a, 1350b), 및 불휘발성 메모리 장치들(1370)을 포함한다.
실시 예에 있어서, 가속기(1310)와 스토리지 컨트롤러(1330)는 피어-투-피어(peer-to-peer) 방식으로 서로 통신할 수 있다. 즉, 가속기(1310)는 메인 프로세서(1100)의 직접적인 개입 없이 스토리지 컨트롤러(1330)와 통신을 수행할 수 있다. 예를 들어, 가속기(1310)와 스토리지 컨트롤러(1330) 사이의 데이터 교환은 호스트 메모리(예컨대, 도 1의 워킹 메모리(1200))를 거치지 않고 이루어질 수 있다. 예를 들어, 가속기(1310)와 스토리지 컨트롤러(1330) 사이의 버스(1320)를 통하여 데이터가 교환될 수 있다.
가속기(1310)는 메인 프로세서(1100)로부터 할당 받은 작업에 대한 가속 연산을 수행할 수 있다. 또는, 가속기(1310)는 제 2 프로세서(1331)의 연산을 가속할 수 있다. 가속기(1310)는 제 2 프로세서(1331)와는 다른 이종의 제 1 프로세서(1311)를 포함할 수 있다. 실시 예에 있어서, 제 1 프로세서(1311)는 GPU, NNPU 등일 수 있다. 특히, 가속기(1310)가 FPGA로 구현되는 경우, 제 1 프로세서(1311)는 재구성 가능한(Reconfigurable) 로직 회로로써 구현될 수 있다. 다만, 전술된 제 1 프로세서(1311)는 단지 예시적인 것이며, 제 2 프로세서(1331)와는 다른 이종의 프로세서로 구현되는 경우도 본 발명의 범위에 포함될 것이다.
스토리지 컨트롤러(1330)는 시스템 버스(1600)를 통하여 메인 프로세서(1100)와 서로 통신할 수 있다. 스토리지 컨트롤러(1330)는 메인 프로세서(1100)로부터 작업(task)들을 할당 받고, 할당 받은 작업에 관한 연산을 수행할 수 있다. 여기서의 연산은 가속 연산이 아닌 일반적인 연산을 의미할 수 있다. 또는, 스토리지 컨트롤러(1330)는 메인 프로세서(1100)로부터의 요청에 따라 작업에 대한 연산을 수행할 수 있다. 스토리지 컨트롤러(1330)는 연산을 수행하기 위한 제 2 프로세서(1331)를 포함할 수 있다. 예를 들어, 제 2 프로세서(1331)는 CPU (Central Processing Unit)로 구현될 수 있다.
버퍼 메모리들(1350a, 1350b)은 각각 제 1 프로세서(1311)와 제 2 프로세서(1331) 전용의 버퍼 메모리들일 수 있다. 여기서, 제 1 프로세서(1311)에 전용(dedicated)이라 함은, 가속기(1310)의 다른 구성 요소들에 의한 버퍼 메모리(1350a)의 사용을 배제하기 위해 의도되지 않는다. 유사하게, 제 2 프로세서(1331)에 전용(dedicated)이라 함은, 스토리지 컨트롤러(1330)의 다른 구성 요소들에 의한 버퍼 메모리(1350b)의 사용을 배제하기 위해 의도되지 않는다.
불휘발성 메모리 장치들(1370)은 복수의 채널(CH)들을 통하여 스토리지 컨트롤러(1330)과 통신을 수행할 수 있다. 스토리지 컨트롤러(1330)의 제어 하에 데이터를 저장하거나 저장된 데이터를 출력할 수 있다. 예를 들어, 불휘발성 메모리 장치들(1370)에 저장된 데이터의 적어도 일부는 제 1 프로세서(1311)에 의한 가속 연산 또는 제 2 프로세서(1331)에 의한 연산에 사용될 수 있다.
한편, 본 개시의 예시적인 실시 예에 따른 스토리지 장치(1300)에 의하면, 제 1 프로세서(1311)는 제 2 프로세서(1331) 전용의 버퍼 메모리(1350b)를 액세스할 수 있다. 예를 들어, 제 1 프로세서(1311)는 가속 연산에 필요한 버퍼 메모리(1350a)의 용량이 부족한 경우 버퍼 메모리(1350b)를 액세스할 수 있다. 예를 들어, 메모리 공간 확보를 위한 액세스는 제 1 유형의 액세스로 칭해질 수 있다. 또는, 제 1 프로세서(1311)는 제 2 프로세서(1331)에 의해 처리된 혹은 처리중인 데이터를 획득하기 위해 버퍼 메모리(1350b)를 액세스할 수 있다. 예를 들어, 데이터 획득을 위한 액세스는 제 2 유형의 액세스로 칭해질 수 있다.
유사하게, 제 2 프로세서(1331)는 제 1 프로세서(1311) 전용의 버퍼 메모리(1350a)를 액세스할 수 있다. 예를 들어, 제 2 프로세서(1331)는 연산에 필요한 버퍼 메모리(1350b)의용량이 부족한 경우 버퍼 메모리(1350a)를 액세스할 수 있다. 또는, 제 2 프로세서(1331)는 제 1 프로세서(1311)에 의해 처리된 혹은 처리중인 데이터를 획득하기 위해 버퍼 메모리(1350a)를 액세스할 수 있다.
특히, 피어-투-피어 방식을 지원하지 않는 스토리지 장치의 경우, 제 1 프로세서(1311)가 버퍼 메모리(1350b)에 저장된 데이터를 획득하기 위해서는, 버퍼 메모리(1350b)에 저장된 데이터는 호스트 메모리(예컨대, 도 1의 워킹 메모리(1200)에 복사된 후 다시 버퍼 메모리(1350a)로 복사되어야 한다. 반대의 경우도 마찬가지이다. 이 경우, 메인 프로세서(1100)와 스토리지 장치(1300) 사이에 병목 현상이 발생할 수 있다.
뿐만 아니라, 피어-투-피어 방식을 지원하는 스토리지 장치라 하더라도, 제 1 프로세서(1311)가 버퍼 메모리(1350b)에 저장된 데이터를 이용하기 위해서는, 버퍼 메모리(1350b)에 저장된 데이터는 버퍼 메모리(1350a)로 복사되어야 함이 일반적이다.
그러나, 본 개시에 의하면, 제 1 프로세서(1311)는 가속 연산에 필요한 충분한 공간을 확보하기 위해 혹은 가속 연산에 필요한 데이터를 획득하기 위해 버퍼 메모리(1350b)를 액세스할 수 있다. 그리고, 제 2 프로세서(1331)는 연산에 필요한 충분한 공간을 확보하기 위해 혹은 연산에 필요한 데이터를 획득하기 위해 버퍼 메모리(1350a)를 액세스할 수 있다. 그러므로, 프로세서들(1311, 1331)의 연산 속도가 향상될 뿐만 아니라, 버퍼 메모리의 데이터가 다른 버퍼 메모리로 불필요하게 복사되는 것이 방지될 수 있다.
도 4는 도 3의 스토리지 장치의 동작 방법을 도시하는 순서도이다. 설명의 이해를 돕기 위해 도 3을 함께 참조한다.
S110 단계에서, 제 1 프로세서(1311)는 메인 프로세서(1100)로부터 할당 받은 작업에 대한 가속 연산 또는 메인 프로세서로부터의 요청에 따른 가속 연산을 수행할 수 있다. 또는, 제 1 프로세서(1311)는 제 2 프로세서(1331)의 연산을 가속할 수 있다. 예를 들어, 가속 연산은 불휘발성 메모리 장치(1370)에 저장된 데이터에 대해 수행될 수 있으나, 이에 한정되지 않는다.
S120 단계에서, 제 1 프로세서(1311) 전용의 버퍼 메모리(1350a)의 용량이 가속 연산을 수행하는데 충분한지 여부가 판단된다. 만일 버퍼 메모리(1350a)의 잔여 용량이 충분하다면(Yes), 제 1 프로세서(1311)에 의해 가속 연산이 계속 수행됨으로써, 절차는 종료할 것이다. 반면, 버퍼 메모리(1350a)의 잔여 용량이 불충분하다면(No), S130 단계가 실행될 것이다.
S130 단계에서, 제 1 프로세서(1311)는 할당된 버퍼 메모리(1350b)의 공간을 액세스 하여 가속 연산을 수행하기 위한 공간으로 활용할 수 있다. 실시 예에 있어서, 제 1 프로세서(1311)는 제 1 프로세서(1311)에 할당된 버퍼 메모리(1350b)의 공간에 대한 읽기 및 쓰기 동작들을 수행할 수 있다.
실시 예에 있어서, 제 1 프로세서(1311)에 의한 버퍼 메모리(1350b)로의 액세스는 제 2 프로세서(1331)에 의해 관리되는 버퍼 메모리(1350b)의 물리 주소에 대응하는 가상 주소(virtual address)에 기반할 수 있다. 예를 들어, 가상 주소는 제 2 프로세서(1331)의 내부 메모리(예컨대, 캐시 메모리) 또는 스토리지 컨트롤러(1330)의 내부 메모리 등에 저장될 수 있다. 예를 들어, 제 2 프로세서(1331)는 제 1 프로세서(1311)에 할당된 가상 주소에 관한 정보를 버스(1320) 또는 별도의 전용 버스(미도시)를 통하여 제 1 프로세서(1311)에 제공할 수 있다.
도 5는 도 3의 스토리지 장치의 동작 방법을 도시하는 순서도이다. 본 실시 예는 도 4와는 달리, 메모리 공간 확보 대신 데이터 획득을 위한 액세스를 개시한다. 설명의 이해를 돕기 위해 도 3을 함께 참조한다.
S210 단계에서, 제 1 프로세서(1311)는 메인 프로세서(1100)로부터의 요청에 따라 작업에 대한 가속 연산을 수행할 수 있다. 또는, 제 1 프로세서(1311)는 메인 프로세서(1100)로부터 할당 받은 작업에 대한 가속 연산을 수행할 수 있다.
S220 단계에서, 제 1 프로세서(1311)는 제 2 프로세서(1331) 전용의 버퍼 메모리(1350b)으로의 액세스 요청을 스토리지 컨트롤러(1330)로 전송한다. 실시 예에 있어서, 버퍼 메모리(1350b)로의 액세스 요청은, 제 1 프로세서(1311)에 의한 가속 연산의 수행과 직접적으로 또는 간접적으로 관련되는 데이터에 대한 읽기 요청일 수 있다.
S230 단계에서, 제 1 프로세서(1311)에 의한 버퍼 메모리(1350b)로의 액세스 요청이 허용되는지 여부가 판단될 수 있다. 실시 예에 있어서, 버퍼 메모리(1350b)에 의해 액세스 요청된 영역에 저장된 데이터에 대한 보안을 유지할 필요가 있는 경우, 및/또는 쓰기 요청과 관련된 경우(S230 단계의 No), 제 2 프로세서(1331)는 제 1 프로세서(1311)의 액세스 요청을 거부할 수 있으며, 절차는 종료할 수 있다.
반면, 제 1 프로세서(1311)에 의한 버퍼 메모리(1350b)로의 액세스 요청이 허용되는 경우(S230 단계의 Yes), 제 1 프로세서(1311)는 버퍼 메모리(1350b)를 직접 액세스할 수 있다(S240). 실시 예에 있어서, 제 1 프로세서(1311)는 제 2 프로세서(1331)에 의해 관리되는 버퍼 메모리(1350b)의 가상 주소에 기반하여 버퍼 메모리(1350b)를 액세스할 수 있다.
이 경우, 제 1 프로세서(1311)에 의해 액세스 요청된 영역은 제 1 프로세서(1311)에 의한 가속 연산과 직접적으로 또는 간접적으로 관련된 데이터가 저장되어 있으며, 제 1 프로세서(1311)는 가속 연산과 관련된 데이터를 읽어내므로, 버퍼 메모리(1350b)의 일부 영역은 제 1 프로세서(1311)와 제 2 프로세서(1331)에 의해 공유될 수 있다.
도 6은 도 3의 스토리지 장치의 예시적인 구성을 도시한다. 예시적으로, 본 실시 예에서, 가속기(1310)에 의해 사용되는 버퍼 메모리(1350a)의 용량이 부족한 경우 추가 메모리를 확보하는 방안이 설명될 것이다.
실시 예에 있어서, 가속기(1310)와 스토리지 컨트롤러(1330)는 피어-투-피어 방식으로 통신을 수행한다. 즉, 가속기(1310)와 스토리지 컨트롤러(1330) 사이에 통신을 수행함에 있어, 호스트 장치(예컨대, 도 1의 메인 프로세서(1100))의 개입은 필요하지 않을 수 있다. 예를 들어, 제 1 프로세서(1311)는 버스(1320)를 통하여 버퍼 메모리(1350b)로의 액세스를 제 2 프로세서(1331)에 요청할 수 있으며, 제 2 프로세서(1331)는 버스(1320)를 통하여 버퍼 메모리(1350a)로의 액세스를 제 1 프로세서(1311)에 요청할 수 있다.
가속기(1310)는 메인 프로세서(도 1, 1100)로부터 할당 받은 작업 또는 메인 프로세서의 요청에 따른 작업에 대한 가속 연산을 수행하는 제 1 프로세서(1311)를 포함할 수 있다. 스토리지 컨트롤러(1330)는 메인 프로세서(도 1, 1100)로부터 할당 받은 작업 또는 메인 프로세서의 요청에 따른 작업에 대한 연산을 수행하는 제 2 프로세서(1331)를 포함할 수 있다.
가속기(1310)와 스토리지 컨트롤러(1330)는 메모리 관리 유닛들(1313, 1333)을 각각 포함할 수 있다. 메모리 관리 유닛들(1313, 1333)은 버퍼 메모리들(1350a, 1350b)에 대한 데이터 입출력들을 각각 제어할 수 있다. 예를 들어, 메모리 관리 유닛들(1313, 1333)은 제 1 및 제 2 프로세서들(1311, 1331)에 의해 각각 관리되는 가상 주소들을 물리 주소들로 변환할 수 있다. 예를 들어, 변환된 물리 주소들은 버퍼 메모리들(1350a, 1350b)의 물리 주소를 나타낼 수 있다.
가속기(1310)와 스토리지 컨트롤러(1330)는 인터페이스 회로들(1315, 1335)을 각각 포함할 수 있다. 인터페이스 회로들(1315, 1335)은 가속기(1310)와 스토리지 컨트롤러(1330) 사이의 통신을 수행하는데 필요한 제반 환경을 제공한다. 실시 예에 있어서, 인터페이스 회로들(1315, 1335)은 버스(1320)를 통하여 연결될 수 있다. 예를 들어, 버스(1320)는 PCIe, NVMe, UFS, SATA, SAS, Gen-Z, CCIX, OpenCAPI 등의 다양한 인터페이스 규약 중 하나 이상을 지원할 수 있다.
실시 예에 있어서, 인터페이스 회로들(1315, 1335)의 각각은 가속기(1310)와 스토리지 컨트롤러(1330) 사이에 교환되는 다양한 형태의 신호, 패킷 등을 송수신하는데 필요한 계층(예컨대, PHY 계층)을 포함할 수 있다. 인터페이스 회로들(1315, 1335)의 각각은 가속기(1310)와 스토리지 컨트롤러(1330) 사이에 교환되는 다양한 신호, 패킷 등을 변환 및/또는 처리하는데 필요한 계층(예컨대, 링크 계층)을 포함할 수 있다. 나아가, 인터페이스 회로들(1315, 1335) 각각은 통신되는 신호, 패킷 등의 통신 경로를 관리하거나 오류를 검출/복구하는 다양한 형태의 계층들을 포함할 수 있다.
계속하여 도 6을 참조하면, 제 1 프로세서(1311)가 작업에 관한 가속 연산을 수행하는 경우, 버퍼 메모리(1350a)의 용량이 부족할 수 있다. 제 1 프로세서(1311)는 버퍼 메모리(1350b)에 대한 액세스 요청을 제 2 프로세서(1331)로 전송할 수 있으며, 제 2 프로세서(1331)는 미사용 중인 메모리 영역의 적어도 일부(AR1)를 제 1 프로세서(1311)를 위한 메모리 영역으로 할당할 수 있다.
실시 예에 있어서, 제 2 프로세서(1331)는 할당된 영역(AR1)의 물리 주소에 대응하는 가상 주소를 관리할 수 있으며 제 1 프로세서(1311)에 제공할 수 있다. 제 1 프로세서(1311)는 할당된 영역(AR1)의 가상 주소와 메모리 관리 유닛(1333)에 의해 생성된 제어 신호에 기반하여 버퍼 메모리(1350b)를 직접 액세스할 수 있다. 즉, 제 1 프로세서(1311), 인터페이스 회로(1315), 버스(1320), 인터페이스 회로(1335), 메모리 관리 유닛(1333), 및 버퍼 메모리(1350b)를 연결하는 통신 경로가 형성될 수 있다.
실시 예에 있어서, 미사용된 영역으로써 제 1 프로세서(1311)로 할당된 영역(AR1)에 대한 제 1 프로세서(1311)의 액세스는 제한되지 않을 수 있다. 그러므로, 제 1 프로세서(1311)는 할당된 영역(AR1)에 대한 쓰기 동작 및 읽기 동작을 수행할 수 있다. 그리고, 할당된 영역(AR1)에 대한 제 2 프로세서(1331)의 액세스는 일부 제한될 수 있다. 예를 들어, 충돌을 피하기 위해, 할당된 영역(AR1)에 대한 제 2 프로세서(1331)의 쓰기와 관련된 액세스는 제한될 수 있다.
실시 예에 있어서, 제 2 프로세서(1331)는 할당된 영역(AR1)을 해제 또는 회수할 수 있다. 제 2 프로세서(1331)는 연산을 수행하기 위한 저장 공간이 부족한 경우, 할당된 영역(AR1)을 해제 또는 회수할 수 있다. 할당된 영역(AR1)을 해제 또는 회수함으로써, 할당된 영역(AR1)에 대한 제 1 프로세서(1311)의 액세스는 제한될 수 있다. 예를 들어, 제 2 프로세서(1331)의 제어 하에, 메모리 관리 유닛(1333)은 제 2 프로세서(1331) 이외의 외부 프로세서의 버퍼 메모리(1350b)에 대한 액세스를 차단할 수 있다.
실시 예에 있어서, 할당된 영역(AR1)에 대한 해제 또는 회수가 실행되기에 앞서, 할당된 영역(AR1)에 저장된 제 1 프로세서(1311)의 가속 연산에 필요한 데이터는 버퍼 메모리(1350a)로 백업 될 수 있다. 이 경우, 제 2 프로세서(1331)에 의한 해제 또는 회수의 알림, 제 1 프로세서(1311)에 의한 백업 실행 완료의 알림과 같은 쉐이크핸드(shakehand)가 선행될 수 있다. 그러나, 할당된 영역(AR1)의 해제에 앞서 수행되는 백업 동작은 이에 한정되지 않으며, 버퍼 메모리(1350b)의 할당된 영역(AR1)에 저장된 데이터를 버퍼 메모리(1350a)로 안전하게 백업시키는 다양한 방법이 사용될 수 있다.
도 7은 도 6의 제 2 프로세서에 의해 관리되는 가상 주소를 통하여 제 1 프로세서가 버퍼 메모리(1350b)을 액세스하는 것을 개념적으로 도시한다. 설명의 이해를 돕기 위해 도 6을 함께 참조한다.
제 1 프로세서(1311)는 메인 프로세서(도 1, 1100)부터 분배 받은 작업에 대한 가속 연산 또는 메인 프로세서의 요청에 따른 가속 연산을 수행한다. 제 2 프로세서(1331)는, 제 1 프로세서(1311)에 의해 사용되는 전용 버퍼 메모리(1350a)의 용량이 부족하거나 또는 제 1 프로세서(1311)가 버퍼 메모리(1350b)를 액세스할 필요가 있는 경우, 버퍼 메모리(1350b)의 적어도 일부를 제 1 프로세서(1311)에 할당할 수 있다.
제 2 프로세서(1331)는 메인 프로세서(도 1, 1100)로부터 분배 받은 작업에 대한 연산 또는 메인 프로세서의 요청에 따른 연산을 수행한다. 예시적으로, 제 1 작업(Task1)과 제 2 작업(Task2)은 연산과 관련된 작업인 것으로 도시되었다.
제 2 프로세서(1331)는 버퍼 메모리(1350b)의 물리 주소에 대응하는 가상 주소들을 관리할 수 있다. 예를 들어, 제 2 프로세서(1331)에 의해 관리되는 가상 주소는 가상 페이지 넘버(virtual page number)와 페이지 오프셋(page offset)을 포함할 수 있다. 제 2 프로세서(1331)는 제 1 작업(Task1)에 대한 연산을 수행하기 위해 제 1 가상 주소(VA1)를 이용할 수 있으며, 제 2 작업(Task2)에 대한 연산을 수행하기 위해 제 2 가상 주소(VA2)를 이용할 수 있다. 제 2 프로세서(1331)는 작업들(Task1, Task2)과 관련하여 버퍼 메모리(1350b)를 액세스하기 위해 가상 주소들(VA1, VA2)을 메모리 관리 유닛(1333)으로 전송할 수 있다.
메모리 관리 유닛(1333)은 가상 주소에 대응하는 물리 주소를 관리할 수 있다. 예를 들어, 물리 주소는 물리적 프레임 넘버(physical frame number)와 프레임 오프셋(frame offset)을 포함할 수 있다. 메모리 관리 유닛(1333)은 물리 주소에 기반하여, 가상 주소와 제 2 프로세서(1331)가 실제로 액세스하고자 하는 영역인 버퍼 메모리(1350b)의 물리 주소를 맵핑 시킬 수 있다.
실시 예에 있어서, 버퍼 메모리(1350b)가 DRAM으로 구현되는 경우, 맵핑된 버퍼 메모리(1350b)의 물리 주소는 컬럼 어드레스(column address; CA), 로우 어드레스(row address; RA), 랭크(rank) 어드레스, 뱅크(bank) 어드레스 등을 포함할 수 있다. 나아가, 칩 선택 신호와 물리 주소는 버퍼 메모리(1350b)를 액세스하기 위한 제어 신호로 일컬어질 수 있다.
한편, 전술된 메모리 관리 유닛(1333)에 의한 맵핑은 예시적인 것이며, 본 발명의 기술 사상은 이에 한정되지 않는다. 즉, 프로세서에 의해 관리되는 가상 주소와 버퍼 메모리의 물리 주소를 맵핑시키는 다양한 스킴에도 본 발명이 적용될 수 있을 것이다.
계속하여 도 7을 참조하면, 제 1 프로세서(1311)는 제 2 프로세서(1331)에 의해 할당된 제 3 가상 주소(VA3)를 통하여 버퍼 메모리(1350b)의 물리 영역을 액세스할 수 있다. 예시적으로, 제 3 가상 주소(VA3)는 버퍼 메모리(1350b)의 물리 주소 '1'에 대응하는 것으로 도시되었다. 실시 예에 있어서, 버퍼 메모리(1350a)의 용량이 부족한 경우, 제 2 프로세서(1331)는 버퍼 메모리(1350b)의 미사용 영역에 대응하는 가상 주소를 제 1 프로세서(1311)에 할당할 수 있다. 실시 예에 있어서, 제 1 프로세서(1311)가 데이터의 획득을 위해 버퍼 메모리(1350b)를 액세스하고자 하는 경우, 제 2 프로세서(1331)는 버퍼 메모리(1350b)의 해당 데이터가 저장된 영역의 가상 주소를 제 1 프로세서(1311)에 할당할 수 있다.
실시 예에 있어서, 제 1 프로세서(1311)가 할당된 제 3 가상 주소(VA3)에 따라 버퍼 메모리(1350b)를 액세스하고자 하는 경우, 메모리 관리 유닛(1333)은 칩 선택 신호(chip selection signal; CS0)를 버퍼 메모리(1350b)로 전송하여 버퍼 메모리(1350b)를 선택한다. 그리고, 메모리 관리 유닛(1333)은 제 3 가상 주소(VA3)에 대응하는 주소들을 버퍼 메모리(1350b)으로 전송하고, 제 1 프로세서(1311)와 버퍼 메모리(1350b) 사이의 통신 경로가 설정된다.
한편, 버퍼 메모리(1350b)에 대한 제 1 프로세서(1311)의 액세스를 자유롭게 허용하는 경우, 보안 이슈, 데이터 소실, 충돌 등 다양한 문제가 발생할 수 있다. 이하, 도 8 내지 10을 통하여 이를 해결하기 위한 실시 예들이 설명된다.
도 8은 도 6의 스토리지 장치의 예시적인 구성을 도시한다.
제 1 프로세서(1311)는 메인 프로세서(도 1, 1100)로부터 할당 받은 작업에 대한 가속 연산 또는 메인 프로세서의 요청에 따른 가속 연산을 수행할 수 있다. 제 2 프로세서(1331)는 메인 프로세서로부터 할당 받은 작업에 대한 연산 또는 메인 프로세서의 요청에 따른 연산을 수행할 수 있다.
제 1 프로세서(1311)는 제 2 프로세서(1331)에 의해 처리된 연산의 중간 결과물 혹은 최종 결과물을 획득하기 위해 버퍼 메모리(1350b)에 대한 액세스 요청을 스토리지 컨트롤러(1330)에 전송할 수 있다. 예를 들어, 액세스 요청은 읽기 요청일 수 있다. 실시 예에 있어서, 액세스 요청은 버스(1320) 또는 제 1 프로세서(1311)와 제 2 프로세서(1331) 사이의 전용 버스(미도시)를 통하여 전송될 수 있다.
제 2 프로세서(1331)는, 외부의 프로세서에 의한 버퍼 메모리(1350b)로의 액세스 요청이 허용되는 경우, 버퍼 메모리(1350b)의 물리 주소들에 대응하는 가상 주소들을 제 1 프로세서(1311)에 할당한다. 제 1 프로세서(1311)는 할당된 가상 주소들을 참조하여 버퍼 메모리(1350b)를 액세스할 수 있다. 예를 들어, 버퍼 메모리(1350b)에 저장된 데이터 중 보안 유지를 필요로 하는 데이터가 없는 경우, 제 2 프로세서(1331)는 제 1 프로세서(1311)의 액세스 요청을 허용할 수 있다.
제 2 프로세서(1331)는, 외부의 프로세서(예컨대, 제 1 프로세서(1311), 도 1의 메인 프로세서(1100) 등)에 의한 버퍼 메모리(1350b)로의 액세스 요청이 허용되지 않는 경우, 외부의 프로세서로부터의 액세스 요청을 거부할 수 있다. 예를 들어 액세스 요청된 영역에 보안 유지가 필요한 데이터가 저장되어 있는 경우, 외부의 프로세서로부터의 액세스 요청은 차단될 것이다.
실시 예에 있어서, 제 2 프로세서(1331)는 보안 유지를 필요로 하는 데이터에 대응하는 가상 주소(들)을 별도로 관리할 수 있다. 예를 들어, 제 2 프로세서(1331)는 제 2 프로세서(1331) 내부의 메모리(예컨대, 캐시 메모리), 스토리지 컨트롤러(1330)의 내부 메모리(미도시) 등을 이용하여 보안 유지를 필요로 하는 데이터에 대응하는 가상 주소(들)을 별도로 관리할 수 있다. 별도로 관리되는 가상 주소(들)이 저장된 공간에 대한 외부의 프로세서(예컨대, 제 1 프로세서(1311), 메인 프로세서(도 1의 1100) 등)로의 액세스는 허용되지 않을 수 있다.
실시 예에 있어서, 외부의 프로세서에 의한 버퍼 메모리(1350b)로의 액세스 요청이 전부 허용되지 않는 경우, 제 2 프로세서(1331)의 제어에 따라 메모리 관리 유닛(1333)은 버퍼 메모리(1350b)를 선택하기 위한 칩 선택 신호(예컨대, 도 7의 CS0)를 생성하지 않을 수 있다. 또는, 제 2 프로세서(1331)에 의한 연산 수행으로 인하여 버퍼 메모리(1350b)가 이미 선택된 경우라 하더라도, 제 2 프로세서(1331)의 제어 하에 메모리 관리 유닛(1333)은 버퍼 메모리(1350b)의 물리 주소를 맵핑시키지 않을 수 있다.
제 2 프로세서(1331)는, 외부의 프로세서(예컨대, 제 1 프로세서(1311), 도 1의 메인 프로세서(1100) 등)에 의한 버퍼 메모리(1350b)로의 액세스 요청이 일부 허용되는 경우, 외부의 프로세서로부터의 액세스 요청을 제한적으로 허용할 수 있다. 예를 들어, 제 2 프로세서(1331)는 액세스가 허용되는 일부 영역(예컨대, AR1)의 가상 주소를 제 1 프로세서(1311)에 할당할 수 있으며, 그 외 액세스가 허용되지 않는 영역의 가상 주소를 별도로 관리할 수 있다. 별도로 관리되는 가상 주소에 대한 외부 프로세서의 액세스는 차단될 것이다.
전술된 바와 같이, 버퍼 메모리(1350b)에 대한 제 1 프로세서(1311)의 액세스 요청(즉, 읽기 액세스 요청)을 일부 혹은 전부 허용함으로써 버퍼 메모리(1350b)에 저장된 데이터를 버퍼 메모리(1350a)로 불필요하게 복사하는 것을 피할 수 있다. 결과적으로, 스토리지 컨트롤러(1310)에 의한 연산 속도가 향상될 수 있다.
도 9는 도 6의 스토리지 장치의 예시적인 구성을 도시한다.
도 9의 실시 예는 도 8의 실시 예와 대체로 유사하다. 다만, 스토리지 컨트롤러(1330)는 외부 프로세서(예컨대, 제 1 프로세서(1311), 도 1의 메인 프로세서(1100) 등)로부터의 액세스 요청을 처리하는 아비터(1336)를 더 포함할 수 있다.
아비터(1336)는 제 2 프로세서(1331)의 제어 하에 버퍼 메모리(1350b)에 대한 외부 프로세서로부터의 액세스 요청을 처리할 수 있다. 실시 예에 있어서, 아비터(1336)는 제 2 프로세서(1331)로부터 액세스가 허용되는 가상 주소(들) 또는 액세스가 허용되지 않는 가상 주소(들)을 제공받을 수 있다. 아비터(1336)는 제 2 프로세서(1331)로부터 제공 받은 가상 주소들에 기반하여 외부 프로세서로부터의 액세스를 (제한적으로) 허용하거나 금지할 수 있다.
실시 예에 있어서, 아비터(1336)는 외부의 프로세서로부터의 액세스 요청을 처리하기 위한 별도의 전용 회로로 구현될 수 있다. 예시적으로, 버스(1337)와 메모리 관리 유닛(1333) 사이에서 아비터(1336)가 액세스 요청을 처리하는 것으로 도시되었지만, 이에 한정되지 않는다. 예를 들어, 아비터(1336)가 수행하는 액세스 요청을 처리하는 기능은 버스(1337) 내에 구현될 수도 있다. 실시 예에 있어서, 아비터(1336)의 기능은 제 2 프로세서(1331)에 의해 구동되는 소프트웨어/펌웨어로써 구현될 수도 있다.
도 10은 도 6의 스토리지 장치의 예시적인 구성을 도시한다.
도 10의 실시 예는 도 9의 실시 예와 대체로 유사하다. 다만, 스토리지 컨트롤러(1310)는 제 1 프로세서(1311)로부터의 액세스 요청을 처리하는 아비터(1336)를 더 포함할 수 있다.
아비터(1316)는 버퍼 메모리(1350b)에 대한 제 1 프로세서(1311)의 액세스 요청을 처리할 수 있다. 실시 예에 있어서, 아비터(1316)는 제 2 프로세서(1331)로부터 액세스가 허용되는 가상 주소(들) 또는 액세스가 허용되지 않는 가상 주소(들)을 제공받을 수 있다. 아비터(1316)는 제 2 프로세서(1331)로부터 제공 받은 가상 주소들에 기반하여 제 1 프로세서(1311)로부터의 액세스를 (제한적으로) 허용하거나 금지할 수 있다. 도 9의 실시 예와 유사하게, 아비터(1316)는 제 1 프로세서(1311)로부터의 액세스 요청을 처리하기 위한 별도의 전용 회로로 구현되거나, 버스(1317) 내에 구현될 수 있다.
도 11은 도 3의 스토리지 장치의 예시적인 구성을 도시한다. 다만, 앞선 실시 예들과는 달리, 스토리지 장치(1300)는 제 1 프로세서(1311) 전용의 버퍼 메모리(1350a)와 버퍼 메모리(1350a)를 제어하는 메모리 관리 유닛(1313)을 포함하지 않을 수 있다.
실시 예에 있어서, 제 2 프로세서(1331)는 버퍼 메모리(1350b)의 제 1 영역(AR1)을 제 1 프로세서(1311)의 전용 영역으로 할당할 수 있다. 제 2 프로세서(1331)는 제 1 영역(AR1)에 대응하는 가상 주소들을 제 1 프로세서(1311)에게 제공할 수 있다. 또는, 제 2 프로세서(1331)는 제 1 영역(AR1)에 대응하는 가상 주소들을 내부 메모리(예컨대, 제 2 프로세서(1331) 내부의 캐시 메모리, 스토리지 컨트롤러(1330)의 내부 메모리 등)를 이용하여 별도로 관리할 수 있으며, 내부 메모리에 대한 제 1 프로세서(1311)의 액세스를 허용할 수 있다. 제 1 프로세서(1311)는 제 2 프로세서(1331)로부터 제공 받은 가상 주소들을 참조하여 제 1 영역(AR1)을 액세스할 수 있다.
실시 예에 있어서, 제 1 영역(AR1)에 대한 제 1 프로세서(1311)의 액세스는 쓰기 및 읽기와 관련될 수 있다. 즉, 제 1 영역(AR1)에 대한 제 1 프로세서(1311)의 액세스 제한은 없을 수 있다. 그리고, 제 1 영역(AR1)에 대한 제 2 프로세서(1331)의 액세스는, 읽기만 허용되는 등, 일부 제한될 수 있다.
실시 예에 있어서, 제 2 프로세서(1331)는 버퍼 메모리(1350b)의 제 2 영역(AR2)에 대한 제 1 프로세서(1311)의 액세스를 추가로 허용할 수 있다. 실시 예에 있어서, 제 1 프로세서(1311)가 가속 연산을 수행하기에 제 1 영역(AR1)만으로는 부족한 경우, 제 2 프로세서(1331)는 제 2 영역(AR2)을 제 1 프로세서(1311)에 추가로 할당할 수 있다. 이는 도 6의 실시 예에서 설명된, 제 1 프로세서(1311)에 의한 액세스 허용과 대체로 유사하다. 그러므로, 상세한 설명은 생략한다.
실시 예에 있어서, 제 2 프로세서(1331)에 의해 수행된 연산의 중간 결과물 혹은 최종 결과물을 획득하기 위해 제 1 프로세서(1311)가 버퍼 메모리(1350b)를 액세스하고자 하는 경우, 제 2 프로세서(1331)는 버퍼 메모리(1350b)에 대한 제 1 프로세서(1311)의 액세스를 허용할 수 있다. 다만, 보안 상의 이유 등으로, 버퍼 메모리(1350b)의 모든 영역에 대한 액세스가 허용되는 것은 아니며, 일부 영역(예컨대, 제 2 영역(AR2))에 대한 액세스만 허용될 수 있다. 이는 도 8의 실시 예에서 설명된, 제 1 프로세서(1311)에 의한 액세스 허용과 대체로 유사하다. 그러므로, 상세한 설명은 생략한다.
나아가, 도 9 및 10의 실시 예들과 유사하게, 가속기(1310) 혹은 스토리지 컨트롤러(1330)는 제 1 프로세서(1311)에 의한 버퍼 메모리(1350b)로의 액세스 요청을 처리하는 아비터(미도시)를 포함할 수 있다. 아비터는 버퍼 메모리(1350b)에 대한 외부 프로세서(예컨대, 제 1 프로세서(1311), 도 1의 메인 프로세서(1100) 등)의 액세스 요청을 처리할 수 있다. 아비터의 구성 및 동작은 도 9, 10에서 설명된 것과 대체로 유사하므로, 상세한 설명은 생략한다.
도 12는 도 3의 스토리지 장치의 동작 방법을 도시하는 순서도이다. 설명의 이해를 돕기 위해 도 3을 함께 참조한다.
S310 단계에서, 제 2 프로세서(1331)는 메인 프로세서(1100)로부터 분배 받은 작업에 대한 연산 또는 메인 프로세서로부터의 요청에 따른 연산을 수행할 수 있다.
S320 단계에서, 제 2 프로세서(1331) 전용의 버퍼 메모리(1350b)의 용량이 연산을 수행하는데 충분한지 판단된다. 버퍼 메모리(1350b)의 잔여 용량이 충분하다면(Yes), 제 2 프로세서(1331)에 의해 연산이 계속 수행될 것이며, 버퍼 메모리(1350b)의 잔여 용량이 불충분하다면(No), S330 단계가 실행될 것이다.
S330 단계에서, 제 2 프로세서(1331)는 제 2 프로세서(1331)에 할당된 버퍼 메모리(1350a)의 공간을 액세스 하여 연산을 수행하기 위한 공간으로 활용할 수 있다. 실시 예에 있어서, 제 1 프로세서(1311)는 할당된 버퍼 메모리(1350b)의 공간에 대한 읽기 및 쓰기 동작들을 수행할 수 있다.
도 13은 도 3의 스토리지 장치의 예시적인 구성을 도시한다. 예시적으로, 본 실시 예에서, 스토리지 컨트롤러(1330)에 의해 사용되는 버퍼 메모리(1350b)의 용량이 부족한 경우 추가 메모리를 확보하는 방안이 설명될 것이다.
제 2 프로세서(1331)는 메인 프로세서(예컨대, 도 3의 1100)로부터 할당 받은 작업 또는 메인 프로세서의 요청에 따른 작업에 대한 연산을 수행할 수 있다. 연산을 수행하는 도중 버퍼 메모리(1350b)의 용량이 부족한 경우, 제 2 프로세서(1331)는 버퍼 메모리(1350a)의 액세스를 제 1 프로세서(1311)에 요청할 수 있다. 제 1 프로세서(1311)는 버퍼 메모리(1350a)의 미사용 영역(AR1)을 제 2 프로세서(1331)에게 할당할 수 있다. 제 1 프로세서(1311)는 할당된 가상 주소를 참조하여 영역(AR1)을 액세스할 수 있다. 예를 들어, 제 2 프로세서(1331)는 영역(AR1)에 대한 읽기 및 쓰기 동작을 수행할 수 있으며, 영역(AR1)에 대한 제 1 프로세서(1311)의 액세스는 제한될 수 있다.
도 14는 도 3의 스토리지 장치의 예시적인 구성을 도시한다. 본 실시 예에서, 작업에 부가된 ID에 기반하여, 제 1 프로세서(1311)가 버퍼 메모리(1350b)를 액세스하는 방안이 설명될 것이다.
메인 프로세서(도1, 1100)는 특정 작업에 ID를 부가하고 ID가 부가된 작업을 스토리지 컨트롤러(1330)에 분배할 수 있다. ID는 특정 작업에 대한 외부 프로세서의 액세스가 허용되지 않거나 또는 허용됨을 나타낼 수 있다.
실시 예에 있어서, ID는, ID가 부착된 작업과 관련되는 중간 결과물 또는 최종 결과물에 대한 외부 프로세서의 액세스가 허용되지 않음을 나타낼 수 있다. 예를 들어, ID가 부착된 작업과 관련되는 중간 결과물 또는 최종 결과물이 버퍼 메모리(1350b)의 특정 영역(AR1)에 저장되는 경우, 영역(AR1)에 대한 외부 프로세서(예를 들어, 제 1 프로세서(1311), 메인 프로세서(도 1, 1100) 등)의 액세스는 허용되지 않을 수 있다.
반대로, 다른 실시 예에 있어서, ID는, ID가 부착된 작업과 관련되는 중간 결과물 또는 최종 결과물에 대한 외부 프로세서의 액세스가 허용됨을 나타낼 수 있다. 예를 들어, ID가 부착된 작업과 관련되는 중간 결과물 또는 최종 결과물이 버퍼 메모리(1350b)의 특정 영역(AR1)에 저장되는 경우, 영역(AR1)에 대한 외부 프로세서(예를 들어, 제 1 프로세서(1311), 메인 프로세서(도 1, 1100) 등)의 액세스는 허용될 수 있다.
스토리지 컨트롤러(1330)에 분배되는 작업에 ID를 부가하여 외부 프로세서에 의한 버퍼 메모리(1350b)로의 액세스를 제한적으로 허용함으로써, 버퍼 메모리(1350b)로부터 버퍼 메모리(1350a)로의 불필요한 복사를 방지할 수 있을 뿐 아니라, 보안이 필요한 데이터의 유출을 방지할 수 있다.
한편, 메인 프로세서(도1, 1100)가 특정 작업에 ID를 부가하고 ID가 부가된 작업을 가속기(1310)에 분배하는 경우에도 본 실시 예는 동일하게 적용된다. 이 경우, 가속기(1310)에 의한 가속 연산의 중간 결과물 또는 최종 결과물은 버퍼 메모리(1350a)에 저장될 것이며, ID의 유무에 따라 제 2 프로세서(1331)의 버퍼 메모리(1350a)로의 액세스는 제한적으로 허용될 것이다.
도 15는 도 3의 스토리지 장치의 예시적인 구성을 도시한다. 다만, 앞선 실시 예들과는 달리, 스토리지 장치(1300)는 제 2 프로세서(1331) 전용의 버퍼 메모리(1350b)와 버퍼 메모리(1350b)를 제어하는 메모리 관리 유닛(1333)을 포함하지 않을 수 있다.
실시 예에 있어서, 제 1 프로세서(1311)는 버퍼 메모리(1350a)의 제 1 영역(AR1)을 제 2 프로세서(1331)의 전용 영역으로 할당할 수 있다. 제 1 프로세서(1311)는 제 1 영역(AR1)에 대응하는 가상 주소들을 제 2 프로세서(1331)에게 제공할 수 있다. 또는, 제 1 프로세서(1311)는 제 1 영역(AR1)에 대응하는 가상 주소들을 내부 메모리(예컨대, 제 1 프로세서(1311) 내부의 캐시 메모리, 스토리지 컨트롤러(1330)의 내부 메모리 등)를 이용하여 별도로 관리할 수 있으며, 내부 메모리에 대한 제 2 프로세서(1331)의 액세스를 허용할 수 있다. 제 2 프로세서(1331)는 제 1 프로세서(1311)로부터 제공 받은 가상 주소들을 참조하여 제 1 영역(AR1)을 액세스할 수 있다.
실시 예에 있어서, 제 1 영역(AR1)에 대한 제 2 프로세서(1331)의 액세스는 쓰기 및 읽기와 관련될 수 있다. 그러므로, 제 1 영역(AR1)에 대한 제 1 프로세서(1311)의 액세스는, 읽기만 허용되는 등, 제한될 수 있다.
실시 예에 있어서, 제 1 프로세서(1311)는 버퍼 메모리(1350a)의 제 2 영역(AR2)에 대한 제 2 프로세서(1331)의 액세스를 추가로 허용할 수 있다. 실시 예에 있어서, 제 2 프로세서(1331)가 연산을 수행하기에 제 1 영역(AR1)만으로는 부족한 경우, 제 1 프로세서(1311)는 제 2 영역(AR2)을 제 2 프로세서(1331)에 추가로 할당할 수 있다. 이는 도 6의 실시 예에서 설명된, 제 1 프로세서(1311)에 의한 액세스 허용과 대체로 유사하다.
실시 예에 있어서, 제 1 프로세서(1311)에 의해 수행된 가속 연산의 중간 결과물 혹은 최종 결과물을 획득하기 위해 제 2 프로세서(1331)가 버퍼 메모리(1350a)를 액세스하고자 하는 경우, 제 1 프로세서(1311)는 버퍼 메모리(1350a)에 대한 제 2 프로세서(1331)의 액세스를 허용할 수 있다. 다만, 보안 상의 이유 등으로, 버퍼 메모리(1350a)의 모든 영역에 대한 액세스가 허용되는 것은 아니며, 일부 영역(예컨대, 제 2 영역(AR2))에 대한 액세스만 허용될 수 있다. 이는 도 8의 실시 예에서 설명된, 제 1 프로세서(1311)에 의한 액세스 허용과 대체로 유사하다.
나아가, 도 9 및 10의 실시 예들과 유사하게, 가속기(1310) 혹은 스토리지 컨트롤러(1330)는 제 2 프로세서(1331)에 의한 버퍼 메모리(1350a)로의 액세스 요청을 처리하는 아비터(미도시)를 포함할 수 있다. 아비터는 버퍼 메모리(1350a)에 대한 외부 프로세서(예컨대, 제 2 프로세서(1331), 도 1의 메인 프로세서(1100) 등)의 액세스 요청을 처리할 수 있다.
도 16은 도 3의 스토리지 장치의 동작 방법을 도시하는 순서도이다. 본 실시 예에서, 버퍼 메모리들(1350a, 1350b)의 여유 공간을 프로세서들(1311, 1331)에 할당하는 기법이 설명될 것이다. 설명의 이해를 돕기 위해 도 3을 함께 참조한다.
S410 단계에서, 제 1 프로세서(1311)에 의한 가속 연산 및 제 2 프로세서(1331)에 의한 연산 중 적어도 하나가 수행된다. 예를 들어, 제 1 프로세서(1311)는 메인 프로세서(예컨대, 도 1의 1100)의 요청에 따라 작업에 대한 가속 연산을 수행하거나 메인 프로세서로부터 할당 받은 작업에 대한 가속 연산을 수행할 수 있다. 제 2 프로세서(1331)는 메인 프로세서(1100)의 요청에 따라 작업에 대한 연산을 수행하거나 메인 프로세서(1100)로부터 할당 받은 작업에 대한 연산을 수행할 수 있다.
S420 단계에서, 제 1 프로세서(1311) 전용의 버퍼 메모리(1350a)의 용량이 가속 연산을 수행하는데 충분한지 여부가 판단된다. 만일 버퍼 메모리(1350a)의 잔여 용량이 충분하다면(Yes), S430 단계가 실행될 것이다. 반면, 버퍼 메모리(1350a)의 잔여 용량이 불충분하다면(No), S460 단계가 실행될 것이다.
S430 단계에서, 제 2 프로세서(1331) 전용의 버퍼 메모리(1350b)의 용량이 연산을 수행하는데 충분한지 여부가 판단된다. 만일 버퍼 메모리(1350b)의 잔여 용량이 충분하다면(Yes), 이는 제 1 프로세서(1311)와 제 2 프로세서(1331) 모두 가속 연산과 연산을 각각 수행하기에 충분한 메모리가 확보되었음을 의미한다. 그러므로, 절차는 종료한다.
반면, S430 단계에서, 버퍼 메모리(1350b)의 잔여 용량이 불충분하다면(No), S440 단계가 실행된다. 이 경우, 제 1 프로세서(1311)는 버퍼 메모리(1350a)의 여유 공간을 제 2 프로세서(1331)에 할당할 수 있고(S440), 제 2 프로세서(1331)는 전술된 액세스 기법들을 통하여 버퍼 메모리(1330a)를 액세스할 수 있다.
S460 단계에서, 제 2 프로세서(1331) 전용의 버퍼 메모리(1350b)의 용량이 연산을 수행하는데 충분한지 여부가 판단된다. 버퍼 메모리(1350b)의 잔여 용량이 불충분하다면(No), 이는 제 1 프로세서(1311)와 제 2 프로세서(1331) 모두 가속 연산과 연산을 각각 수행하기에 불충분한 메모리를 가지고 있음을 의미한다. 그러므로, 제 1 프로세서(1311)는 부족한 용량의 버퍼 메모리(1350a)를 이용하여 가속 연산을 수행하며, 제 2 프로세서(1331)는 부족한 용량의 버퍼 메모리(1350b)를 이용하여 연산을 수행한다.
반면, S460 단계에서, 버퍼 메모리(1350b)의 잔여 용량이 충분하다면(Yes), S470 단계가 실행된다. 이 경우, 제 2 프로세서(1331)는 버퍼 메모리(1350b)의 여유 공간을 제 1 프로세서(1311)에 할당할 수 있고(S470), 제 1 프로세서(1311)는 전술된 액세스 기법들을 통하여 버퍼 메모리(1350b)를 액세스할 수 있다.
한편, 본 실시 예에서, 버퍼 메모리(1350a)의 용량이 버퍼 메모리(1350b)의 용량보다 먼저 판단되는 것으로 설명되었으나, 이는 예시적인 것이다. 즉, 다른 실시 예에서, 버퍼 메모리(1350a)의 용량보다 버퍼 메모리(1350b)의 용량이 먼저 판단될 수도 있다.
도 17은 도 1의 스토리지 장치(1300)의 예시적인 구성을 도시한다.
스토리지 장치(2300)는 스토리지 컨트롤러(2310), 버퍼 메모리들(2350a, 2350b), 및 불휘발성 메모리 장치들(2370)을 포함한다. 버퍼 메모리들(2350a, 2350b) 및 불휘발성 메모리 장치들(2370)의 구성 및 동작은 도 3의 버퍼 메모리들(1350a, 1350b) 및 불휘발성 메모리 장치들(1370)과 실질적으로 동일하므로 상세한 설명은 생략한다.
스토리지 컨트롤러(2310)는 시스템 버스(2600)를 통하여 메인 프로세서(2100)와 서로 통신할 수 있다. 스토리지 컨트롤러(2310)는 메인 프로세서(2100)로부터 작업(task)들을 할당 받고, 할당 받은 작업에 관한 연산 및/또는 가속 연산을 수행할 수 있다. 또는, 스토리지 컨트롤러(2310)는 메인 프로세서(2100)로부터의 요청에 따라 작업에 대한 연산 및/또는 가속 연산을 수행할 수 있다.
스토리지 컨트롤러(2310)는 가속 연산을 수행하기 위한 제 1 프로세서(2311) 및 연산을 수행하기 위한 제 2 프로세서(2312)를 포함할 수 있다. 제 1 프로세서(2311)와 제 2 프로세서(2331)는 이종의 프로세서들일 수 있다. 예를 들어, 제 1 프로세서(2311)는 GPU, NNPU, FPGA, ASIC, DSP 등으로 구현될 수 있으며, 제 2 프로세서(2331)는 CPU로 구현될 수 있다. 예를 들어, 스토리지 컨트롤러(2310)는 제 1 프로세서(2311)와 제 2 프로세서(2331)가 하나의 칩에서 구현되는 시스템 온 칩(system on chip; SoC)일 수 있다. 예를 들어, 제 1 프로세서(2311)가 FPGA로 구현되는 경우, 제 1 프로세서(2311)는 임베디드 FPGA (eFPGA)일 수 있다.
제 1 프로세서(2311)와 제 2 프로세서(2312)는 버스(2315)를 통하여 서로 통신할 수 있다. 즉, 제 1 프로세서(2311)와 제 2 프로세서(2312)는 버스(2315)를 통하여 통신적으로 연결(communicatively connected) 연결된다. 예를 들어, 버스(2317)는 PCIe, NVMe, UFS, SATA, SAS, Gen-Z, CCIX, OpenCAPI 등의 다양한 인터페이스 규약 중 하나 이상을 지원할 수 있다.
도 18은 도 17의 스토리지 장치(2300)의 예시적인 구성을 도시한다.
스토리지 장치(2300)는 제 1 프로세서(2311)와 제 2 프로세서(2312) 외에도 메모리 관리 유닛들(2313a, 2313b)를 더 포함한다. 메모리 관리 유닛들(2313a, 2313b)은 버퍼 메모리들(2350a, 2350b)에 대한 데이터 입출력들을 각각 제어할 수 있다. 메모리 관리 유닛들(2313, 2333)은 제 1 및 제 2 프로세서들(2311, 2312)에 의해 각각 관리되는 가상 주소들을 물리 주소들로 변환할 수 있다. 변환된 물리 주소들은 버퍼 메모리들(2350a, 2350b)의 물리 주소를 나타낼 수 있다. 버퍼 메모리들(2350a, 2350b)은 각각 제 1 프로세서(2311)와 제 2 프로세서(2312)의 전용 메모리들일 수 있다.
제 1 프로세서(2311)는 메인 프로세서(도 17, 2100)로부터 분배 받은 작업 또는 메인 프로세서의 요청에 따른 작업에 대한 가속 연산을 수행하거나, 할 수 있다. 제 2 프로세서(2312)는 메인 프로세서의 요청에 다른 작업에 대한 연산을 수행하거나, 제 2 프로세서(2312)의 연산을 가속할 수 있다.
제 1 프로세서(2311)가 가속 연산을 수행하는 도중 버퍼 메모리(2350a)의 공간이 부족한 경우, 제 1 프로세서(2311)는 전술된 방법들에 기반하여 버퍼 메모리(2350b)의 제 1 영역(AR1)을 액세스할 수 있다. 예를 들어, 제 1 영역(AR1)에 대한 제 1 프로세서(2311)의 액세스는 쓰기 및 읽기를 위한 액세스를 포함할 수 있으며, 제 1 영역(AR1)에 대한 제 2 프로세서(2312)의 액세스는, 쓰기가 허용되지 않는 등, 일부 제한될 수 있다.
제 1 프로세서(2311)는 제 2 프로세서(2312)에 의해 처리된 중간 결과물 또는 최종 결과물을 획득하기 위해 버퍼 메모리(2350b)를 액세스할 수 있다. 이때, 제 2 프로세서(2312)는 전술된 방법들에 기반하여 버퍼 메모리(2350b)에 대한 제 1 프로세서(2311)의 액세스를 허용할 수 있다. 다만, 보안 상의 이유 등으로 인하여 버퍼 메모리(2350b)에 대한 제 1 프로세서(2311)의 액세스는 제한적일 수 있으며, 허용된 영역(AR1)에 대해서만 액세스가 허용될 수 있다.
한편, 제 2 프로세서(2312)가 연산을 수행하는 도중 버퍼 메모리(2350b)의 공간이 부족한 경우, 제 2 프로세서(2312)는 전술된 방법들에 기반하여 버퍼 메모리(2350a)의 제 2 영역(AR2)을 액세스할 수 있다. 예를 들어, 제 2 영역(AR2)에 대한 제 2 프로세서(2312)의 액세스는 쓰기 및 읽기를 위한 액세스를 포함할 수 있으며, 제 2 영역(AR2)에 대한 제 1 프로세서(2311)의 액세스는, 쓰기가 허용되지 않는 등, 일부 제한될 수 있다.
유사하게, 제 2 프로세서(2312)는 제 1 프로세서(2311)에 의해 처리된 중간 결과물 또는 최종 결과물을 획득하기 위해 버퍼 메모리(2350a)를 액세스할 수 있다. 이때, 제 1 프로세서(2311)는 전술된 방법들에 기반하여 버퍼 메모리(2350a)에 대한 제 2 프로세서(2312)의 액세스를 허용할 수 있다. 다만, 보안 상의 이유 등으로 인하여 버퍼 메모리(2350a)에 대한 제 2 프로세서(2312)의 액세스는 제한적일 수 있으며, 허용된 영역(AR2)에 대해서만 액세스가 허용될 수 있다.
이상 개시된 실시 예들에 의하면, 서로 다른 이종의 프로세서들이 피어-투-피어 방식으로 통신을 함으로써, 호스트 프로세서 또는 호스트 메모리의 개입 없이 스토리지 컨트롤러와 가속기 간의 데이터 교환이 이루어질 수 있다. 나아가, 프로세서는 다른 프로세서 전용의 버퍼 메모리를 직접 액세스할 수 있기 때문에 버퍼 메모리에 저장된 데이터의 불필요한 복사를 방지할 수 있다. 결국, 가속기 기반의 스토리지 장치의 성능을 향상시킬 수 있다.
도 19는 본 개시의 예시적인 실시 예에 따른 컴퓨팅 시스템의 구성을 도시한다.
컴퓨팅 시스템(3000)은 시스템 버스(3600)에 연결되는 메인 프로세서(3100), 워킹 메모리(3200), 스토리지 장치들(3301, 3302), 및 통신 모듈(3400)을 포함한다. 실시 예에 있어서, 컴퓨팅 시스템(3000)은 사용자에게 서비스를 제공하기 위한 서버일 수 있다.
메인 프로세서(3100)는 워킹 메모리(3200)에 상주하는 운영 체제(Operating System), 응용 프로그램(Application Program) 등을 구동하기 위한 제반 연산처리를 수행한다. 스토리지 장치들(3301, 3302)은 컴퓨팅 시스템(3000)에서 필요한 제반 데이터를 저장한다. 예를 들어, 스토리지 장치들(3301, 3302)은 컴퓨팅 시스템(3000)을 구동하기 위한 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module), 프로그램 데이터(Program data) 그리고 유저 데이터(User data) 등을 저장한다.
컴퓨팅 시스템(3000)의 부팅 혹은 동작 시, 워킹 메모리(3200)에는 스토리지 장치들(3301, 3302)로부터 읽혀진 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module)과 프로그램들의 구동에 소요되는 프로그램 데이터(Program data)가 로딩 된다. 통신 모듈(3400)은 컴퓨팅 시스템(3000)과 외부의 네트워크 간의 인터페이싱을 제공한다.
컴퓨팅 시스템(3000)은 사용자의 요청에 따른 서비스를 제공할 수 있다. 예를 들어, 컴퓨팅 시스템(3000)은 IaaS (Infra as a Service), PaaS (Platform as a Service), SaaS (Software as a Service)와 같은 클라우드 서비스, AI (Artificial Intelligence) 기반의 음성 인식 등과 같은 다양한 서비스를 제공할 수 있다. 특히, 스토리지 장치(3301, 3302)에 저장된 데이터를 이용하여 AI 기반의 서비스를 제공하는 것과 같이 복잡한 연산을 필요로 하는 서비스에 있어서, 서비스의 제공 속도를 향상시키기 위해 스토리지 장치들(3301, 3302)의 가속기들은 가속 연산을 수행할 수 있다. 이 경우, 본 개시의 실시 예들에 따라 가속기들은 스토리지 장치들(3301, 3302)의 CPU들의 전용 메모리들을 액세스 할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
1000: 전자 시스템
1100: 메인 프로세서:
1200: 워킹 메모리
1300: 스토리지 장치
1400: 통신 모듈
1500: 유저 인터페이스

Claims (20)

  1. 제 1 프로세서를 포함하는 가속기; 그리고
    버퍼 메모리를 워킹 메모리로써 사용하되 상기 제 1 프로세서와 다른 이종의 제 2 프로세서를 포함하는 스토리지 컨트롤러를 포함하되,
    상기 제 2 프로세서는, 상기 제 1 프로세서의 요청에 따라, 상기 제 1 프로세서와 상기 버퍼 메모리 사이의 제 1 통신 경로를 설정하고,
    상기 제 1 프로세서는 상기 제 1 통신 경로를 통하여 상기 버퍼 메모리를 액세스하는 스토리지 장치.
  2. 제 1 항에 있어서,
    상기 요청이 상기 버퍼 메모리의 미사용 영역에 대한 제 1 유형의 액세스 요청인 경우, 상기 제 2 프로세서는 상기 미사용 영역의 적어도 일부에 대응하는 가상 주소를 상기 제 1 프로세서에 할당하고,
    상기 제 1 프로세서는 상기 할당된 가상 주소를 참조하여 상기 버퍼 메모리의 상기 미사용 영역을 액세스하고,
    상기 미사용 영역에 대한 상기 제 2 프로세서의 액세스는 적어도 일부 제한되는 스토리지 장치.
  3. 제 1 항에 있어서,
    상기 요청이 상기 버퍼 메모리의 사용 영역에 대한 제 2 유형의 액세스 요청인 경우, 상기 제 2 프로세서는 상기 사용 영역의 적어도 일부에 대응하는 가상 주소를 상기 제 1 프로세서에 할당하고,
    상기 제 1 프로세서는 상기 할당된 가상 주소를 참조하여 상기 버퍼 메모리의 상기 사용 영역을 액세스하고,
    상기 사용 영역에 대한 상기 제 1 프로세서의 액세스는 적어도 일부 제한되는 스토리지 장치.
  4. 제 3 항에 있어서,
    상기 제 2 프로세서는 상기 버퍼 메모리의 가상 주소들 중 외부 프로세서에 의한 액세스가 금지되는 가상 주소들을 별도로 관리하는 스토리지 장치.
  5. 제 3 항에 있어서,
    상기 스토리지 컨트롤러는:
    상기 버퍼 메모리의 가상 주소들에 기반하여, 상기 버퍼 메모리에 대한 상기 제 1 프로세서의 액세스를 관리하는 아비터를 더 포함하는 스토리지 장치.
  6. 제 3 항에 있어서,
    상기 가속기는:
    상기 버퍼 메모리의 가상 주소들에 기반하여, 상기 버퍼 메모리에 대한 상기 제 1 프로세서의 액세스를 관리하는 아비터를 더 포함하는 스토리지 장치.
  7. 제 1 항에 있어서,
    상기 제 1 프로세서는 제 1 버퍼 메모리를 워킹 메모리로써 사용하고,
    상기 버퍼 메모리는 제 2 버퍼 메모리이고,
    상기 제 1 프로세서는, 상기 제 2 프로세서의 요청에 따라, 상기 제 2 프로세서와 상기 제 1 버퍼 메모리 사이의 제 2 통신 경로를 설정하는 스토리지 장치.
  8. 제 1 항에 있어서,
    상기 스토리지 컨트롤러는 상기 버퍼 메모리의 가상 주소들과 물리 주소들을 맵핑시키는 메모리 관리 유닛을 더 포함하고,
    상기 메모리 관리 유닛은, 상기 제 2 프로세서에 의해 관리되는 상기 버퍼 메모리의 가상 주소들에 기반하여, 상기 버퍼 메모리에 대한 상기 제 1 프로세서의 액세스를 관리하는 스토리지 장치.
  9. 제 8 항에 있어서,
    상기 가속기는 상기 스토리지 컨트롤러와 통신을 수행하기 위한 제 1 인터페이스 회로를 포함하고,
    상기 스토리지 컨트롤러는 상기 가속기와 통신을 수행하기 위한 제 2 인터페이스 회로를 포함하고,
    상기 가속기와 상기 스토리지 컨트롤러는 버스를 통하여 연결되는 스토리지 장치.
  10. 제 1 항에 있어서,
    상기 제 1 프로세서는 GPU (Graphics Processing Unit), NNPU (Neural Network Processing Unit), 재구성 가능한 로직 회로(Reconfigurable Logic Circuit) 중 적어도 하나로 구현되고,
    상기 2 프로세서는 CPU (Central Processing Unit)로 구현되는 스토리지 장치.
  11. 제 1 프로세서;
    버퍼 메모리를 워킹 메모리로써 사용하되 상기 제 1 프로세서와 다른 이종의 제 2 프로세서; 그리고
    상기 제 1 프로세서와 상기 제 2 프로세서를 통신적으로 연결하는 버스를 포함하되,
    상기 제 2 프로세서는, 상기 제 1 프로세서의 요청에 따라, 상기 제 1 프로세서와 상기 버퍼 메모리 사이의 제 1 통신 경로를 설정하는 컨트롤러.
  12. 제 11 항에 있어서,
    상기 요청이 상기 버퍼 메모리의 미사용 영역에 대한 제 1 유형의 액세스 요청인 경우, 상기 제 2 프로세서는 상기 미사용 영역의 적어도 일부에 대응하는 가상 주소를 상기 제 1 프로세서에 할당하고,
    상기 제 1 프로세서는 상기 할당된 가상 주소를 참조하여 상기 버퍼 메모리의 상기 미사용 영역을 액세스하고,
    상기 미사용 영역에 대한 상기 제 2 프로세서의 액세스는 적어도 일부 제한되는 컨트롤러.
  13. 제 11 항에 있어서,
    상기 요청이 상기 버퍼 메모리의 사용 영역에 대한 제 2 유형의 액세스 요청인 경우, 상기 제 2 프로세서는 상기 사용 영역의 적어도 일부에 대응하는 가상 주소를 상기 제 1 프로세서에 할당하고,
    상기 제 1 프로세서는 상기 할당된 가상 주소를 참조하여 상기 버퍼 메모리의 상기 사용 영역을 액세스하고,
    상기 사용 영역에 대한 상기 제 1 프로세서의 액세스는 적어도 일부 제한되는 컨트롤러.
  14. 제 11 항에 있어서,
    상기 버퍼 메모리의 가상 주소들과 물리 주소들을 맵핑시키는 메모리 관리 유닛을 더 포함하되,
    상기 메모리 관리 유닛은, 상기 제 2 프로세서에 의해 관리되는 상기 버퍼 메모리의 가상 주소들에 기반하여, 상기 버퍼 메모리에 대한 상기 제 1 프로세서의 액세스를 관리하는 컨트롤러.
  15. 제 11 항에 있어서,
    상기 제 1 프로세서는 GPU (Graphics Processing Unit), NNPU (Neural Network Processing Unit), 임베디드 FPGA (embedded FPAG) 중 적어도 하나로 구현되고,
    상기 2 프로세서는 CPU (Central Processing Unit)로 구현되는 컨트롤러.
  16. 제 1 프로세서 및 상기 제 1 프로세서와는 다른 이종의 제 2 프로세서를 포함하는 스토리지 장치의 동작 방법에 있어서:
    상기 제 1 프로세서에 의해, 상기 제 2 프로세서의 버퍼 메모리 에 대한 액세스를 요청하는 단계;
    상기 제 2 프로세서에 의해, 상기 버퍼 메모리의 물리 주소들에 대응하는 가상 주소들 중 적어도 일부를 상기 제 1 프로세서에 할당하는 단계; 그리고
    상기 제 1 프로세서에 의해, 상기 할당된 논리 주소를 참조하여 상기 버퍼 메모리를 액세스하는 단계를 포함하는 방법.
  17. 제 16 항에 있어서,
    상기 할당하는 단계는:
    상기 버퍼 메모리를 관리하는 메모리 관리 유닛에 의해, 상기 할당된 논리 주소를 수신하는 단계;
    상기 메모리 관리 유닛에 의해, 상기 제 1 프로세서로부터 상기 액세스 요청을 수신하는 단계; 그리고
    상기 메모리 관리 유닛에 의해, 상기 수신된 액세스 요청에 기반하여 상기 버퍼 메모리를 액세스 하기 위한 제어 신호들을 생성하는 단계를 포함하는 방법.
  18. 제 17 항에 있어서,
    상기 제어 신호는 상기 버퍼 메모리를 선택하기 위한 칩 선택 신호, 컬럼 어드레스, 로우 어드레스, 랭크 어드레스, 및 뱅크 어드레스를 포함하는 방법.
  19. 제 17 항에 있어서,
    상기 메모리 관리 유닛에 의해, 상기 제 2 프로세서 이외의 외부 프로세서의 버퍼 메모리에 대한 액세스를 차단하는 단계를 더 포함하는 방법.
  20. 제 16 항에 있어서,
    상기 스토리지 장치는 서로 통신적으로 연결되는 컨트롤러 및 가속기를 포함하되,
    상기 제 1 프로세서는 가속 연산을 수행하도록 구성되는 가속기에 구현되고,
    상기 제 2 프로세서는 연산을 수행하도록 구성되는 컨트롤러에 구현되는 방법.
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