KR20200055966A - Silicon-carbide Schottky diode and method of manufacturing the same - Google Patents

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Abstract

The present invention relates to a silicon-carbide Schottky diode with improved electrical characteristics. The silicon-carbide Schottky diode comprises: a first conductivity-type substrate made of silicon carbide including a first conductivity-type impurity; a first conductivity-type epitaxial layer epitaxially grown on an upper portion of the first conductivity-type substrate; a second conductivity-type joining region vertically extended inwards from the upper surface of the first conductivity-type epitaxial layer; a second conductivity-type surface joining layer formed on the upper surface of the first conductivity-type epitaxial layer and horizontally extended to come in contact with the second conductivity-type joining region; a forward current reinforcement layer coming in Ohmic contact with at least a portion of the second conductivity-type joining region, and having a lower turn-on voltage than the second conductivity-type surface joining layer; a Schottky metal layer formed on an upper portion of the forward current reinforcement layer, the second conductivity-type surface joining layer, and the second conductivity-type joining layer; an anode electrode formed on the upper surface of the Schottky metal layer; and a cathode electrode formed on the lower surface of the first conductivity-type substrate.

Description

실리콘카바이드 쇼트키 다이오드 및 그 제조방법{Silicon-carbide Schottky diode and method of manufacturing the same}Silicon-carbide Schottky diode and method of manufacturing the same}

본 발명은 실리콘카바이드 쇼트키 다이오드에 관한 것이다.The present invention relates to a silicon carbide Schottky diode.

쇼트키 메탈층에 접하게 형성되는 JBS(Junction barrier Schottky)는 쇼트키 다이오드의 항복전압 특성을 향상시키는 것으로 알려져 있다. 역방향 전압 인가시 에피층의 표면에서 내부를 향해 연장된 JBS는 에피층 상부에 공핍층을 두껍게 형성하여 항복 형성한다. 그러나 순방향 전압 인가시, JBS는 전류 흐름을 감소시키는 요인으로 작용한다. 따라서 항복전압 특성을 향상시키면서 동시에 순방향 전류 흐름에 영향을 주지 않기 위해서는, JBS가 액티브 영역에서 차지하는 비율을 적절하게 선택할 필요가 있다.It is known that the junction barrier Schottky (JBS) formed in contact with the Schottky metal layer improves the breakdown voltage characteristic of the Schottky diode. When reverse voltage is applied, JBS extending from the surface of the epi layer toward the inside forms a depletion layer thickly on the epi layer to yield. However, when forward voltage is applied, JBS acts as a factor to reduce current flow. Therefore, in order to improve the breakdown voltage characteristic and not affect the forward current flow at the same time, it is necessary to appropriately select the ratio that the JBS occupies in the active region.

미국 특허등록공보 제9608056호U.S. Patent Registration Publication No.9608056

본 발명은 전기적 특성이 향상된 실리콘카바이드 쇼트키 다이오드를 제공하고자 한다. The present invention is to provide a silicon carbide Schottky diode with improved electrical properties.

본 발명의 일측면에 따른 실시예는 실리콘카바이드 쇼트키 다이오드를 제공한다. 실리콘카바이드 쇼트키 다이오드는, 제1 도전형 불순물을 포함하는 실리콘카바이드로 형성된 제1 도전형 기판, 상기 제1 도전형 기판 상부에 에피택셜 성장된 제1 도전형 에피층, 상기 제1 도전형 에피층의 상면으로부터 내부를 향해 수직 방향으로 연장된 제2 도전형 접합 영역, 상기 제1 도전형 에피층 상면에 형성되며 수평 방향으로 연장되어 상기 제2 도전형 접합 영역에 접하는 제2 도전형 표면 접합층, 상기 제2 도전형 접합 영역 중 적어도 일부에 오믹 접촉하며 상기 제2 도전형 표면 접합층보다 낮은 턴온 전압을 가진 순방향 전류 보강층, 상기 제2 도전형 접합 영역, 상기 제2 도전형 표면 접합층 및 상기 순방향 전류 보강층의 상부에 형성된 쇼트키 메탈층, 상기 쇼트키 메탈층의 상면에 형성된 애노드 전극 및 상기 제1 도전형 기판의 하면에 형성된 캐소드 전극을 포함할 수 있다.An embodiment according to an aspect of the present invention provides a silicon carbide Schottky diode. The silicon carbide Schottky diode includes a first conductivity type substrate formed of silicon carbide containing a first conductivity type impurity, a first conductivity type epitaxial layer epitaxially grown on the first conductivity type substrate, and the first conductivity type epitaxial layer. A second conductivity type bonding region extending vertically from the top surface of the layer to the inside, a second conductivity type surface bonding formed on the first conductivity type epilayer and extending in a horizontal direction to contact the second conductivity type bonding region Layer, a forward current reinforcement layer having an ohmic contact with at least a portion of the second conductivity type bonding region and having a lower turn-on voltage than the second conductivity type surface bonding layer, the second conductivity type bonding region, and the second conductivity type surface bonding layer And a Schottky metal layer formed on the forward current reinforcement layer, an anode electrode formed on the Schottky metal layer, and a bottom surface of the first conductive type substrate. It may include a cathode electrode.

일 실시예로, 상기 순방향 전류 보강층은 니켈 실리사이드층 일 수 있다.In one embodiment, the forward current reinforcement layer may be a nickel silicide layer.

일 실시예로, 상기 제2 도전형 표면 접합층의 깊이는 상기 제2 도전형 접합 영역의 깊이보다 얕을 수 있다.In one embodiment, the depth of the second conductivity-type surface bonding layer may be shallower than the depth of the second conductivity-type bonding region.

일 실시예로, 상기 제2 도전형 표면 접합층은 상기 제2 도전형 접합 영역 의해 정의되는 영역에 형성될 수 있다.In one embodiment, the second conductivity type surface bonding layer may be formed in a region defined by the second conductivity type bonding region.

본 발명의 다른 측면에 따른 실시예는 실리콘카바이드 쇼트키 다이오드 제조 방법을 제공한다. 실리콘카바이드 쇼트키 다이오드 제조 방법은, 제1 도전형 에피층의 상면에 하드 마스크를 이온 투과 두께로 증착하는 단계, 상기 하드 마스크를 식각하여 제2 도전형 접합 영역에 대응하는 식각 영역 및 제2 도전형 표면 접합 영역에 대응하는 미식각 영역을 가진 패턴화된 하드 마스크를 형성하는 단계, 상기 패턴화된 하드 마스크를 이용해 제2 도전형 이온을 주입하여 상기 식각 영역의 하부에 상기 제2 도전형 접합 영역 및 상기 미식각 영역 하부에 상기 제2 도전형 표면 접합 영역을 형성하는 단계, 상기 제2 도전형 접합 영역 중 일부의 상부에 순방향 전류 보강층을 형성하는 단계 및 상기 제2 도전형 접합 영역, 상기 제2 도전형 표면 접합 영역 및 상기 전류 보강층 상부에 쇼트키 메탈층을 형성하는 단계를 포함할 수 있다.An embodiment according to another aspect of the present invention provides a method for manufacturing a silicon carbide Schottky diode. Silicon carbide Schottky diode manufacturing method comprises the steps of depositing a hard mask on the upper surface of the first conductivity type epitaxial layer with an ion permeable thickness, etching the hard mask and etching regions corresponding to the second conductivity type junction region and the second conductivity Forming a patterned hard mask having an angled angle region corresponding to a mold surface bonding region, implanting a second conductivity type ion using the patterned hard mask to bond the second conductivity type to the lower portion of the etching region Forming the second conductive-type surface bonding region below the region and the angle-of-angle region, forming a forward current reinforcement layer on a portion of the second conductive-type bonding region, and the second conductive-type bonding region, the And forming a Schottky metal layer on the second conductive type surface bonding region and the current reinforcement layer.

일 실시예로, 상기 제2 도전형 접합 영역 중 일부의 상부에 순방향 전류 보강층을 형성하는 단계는 상기 제2 도전형 접합 영역의 폭보다 작은 폭을 갖는 니켈 실리사이드층을 상기 제2 도전형 접합 영역의 상부에 형성하는 단계일 수 있다.In one embodiment, the step of forming a forward current reinforcement layer on a portion of the second conductivity type junction region may include a nickel silicide layer having a width smaller than the width of the second conductivity type junction region, and the second conductivity type junction region. It may be a step of forming on top of.

일 실시예로, 상기 실리콘카바이드 쇼트키 다이오드는 액티브 영역과 엣지 종단 영역을 포함하며, 상기 순방향 전류 보강층의 면적은 상기 액티브 영역 면적의 5 내지 10%일 수 있다.In one embodiment, the silicon carbide Schottky diode includes an active region and an edge termination region, and an area of the forward current reinforcement layer may be 5 to 10% of an area of the active region.

일 실시예로, 상기 제2 도전형 표면 접합 영역은 상기 제1 도전형 에피층의 표면으로부터 0.2 ㎛ 깊이 내에 형성될 수 있다.In one embodiment, the second conductivity type surface bonding region may be formed within a depth of 0.2 μm from the surface of the first conductivity type epi layer.

일 실시예로, 상기 이온 투과 두께는, 이온 주입 에너지가 400KeV일 때 0.2 내지 1.2 ㎛일 수 있다.In one embodiment, the ion permeation thickness may be 0.2 to 1.2 μm when the ion implantation energy is 400 KeV.

일 실시예로, 상기 이온 투과 두께는, 이온 주입 에너지가 400KeV일 때 0.6 내지 0.8 ㎛일 수 있다.In one embodiment, the ion permeation thickness may be 0.6 to 0.8 μm when the ion implantation energy is 400 KeV.

본 발명의 실시예에 따르면, JB가 순방향 전류 흐름에 미치는 영향이 최소화될 수 있다.According to an embodiment of the present invention, the effect of JB on the forward current flow can be minimized.

이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다. 특히, 첨부된 도면들은, 발명의 이해를 돕기 위해서, 일부 구성 요소를 다소 과장하여 표현하고 있다. 도면은 발명을 이해하기 위한 수단이므로, 도면에 표현된 구성 요소의 폭이나 두께 등은 실제 구현시 달라질 수 있음을 이해하여야 한다. 한편, 발명의 상세한 설명 전체에 걸쳐서 동일한 구성 요소는 동일한 도면 부호를 참조하여 설명된다.
도 1은 실리콘카바이드 쇼트키 다이오드의 구조를 예시적으로 도시한 단면도이다.
도 2는 도 1에 예시된 실리콘카바이드 쇼트키 다이오드의 순방향 및 역방향 전압 인가시 상태를 예시적으로 도시한 단면도이다.
도 3 및 도 4는 도 1에 도시된 실리콘카바이드 쇼트키 다이오드를 제조하는 과정을 예시적으로 도시한 단면도이다.
도 5는 하드 마스크의 이온 투과 두께에 따른 이온주입 프로파일을 예시적으로 도시한 그래프이다.
도 6은 실리콘카바이드 쇼트키 다이오드의 액티브 영역 구조를 예시적으로 도시한 평면도이다.Hereinafter, the present invention will be described with reference to embodiments shown in the accompanying drawings. For ease of understanding, the same reference numerals have been assigned to the same components throughout the attached drawings. The configuration shown in the accompanying drawings is merely an exemplary embodiment to illustrate the present invention, and is not intended to limit the scope of the present invention. In particular, the accompanying drawings, in order to help the understanding of the invention, some components are exaggerated somewhat. Since the drawing is a means for understanding the invention, it should be understood that the width or thickness of components expressed in the drawing may vary in actual implementation. On the other hand, throughout the detailed description of the invention, the same components will be described with reference to the same reference numerals.
1 is a cross-sectional view showing the structure of a silicon carbide Schottky diode by way of example.
2 is a cross-sectional view illustrating a state when the forward and reverse voltages of the silicon carbide Schottky diode illustrated in FIG. 1 are applied.
3 and 4 are cross-sectional views exemplarily showing a process of manufacturing the silicon carbide Schottky diode shown in FIG. 1.
5 is a graph exemplarily showing an ion implantation profile according to the ion permeation thickness of a hard mask.
6 is a plan view illustrating an active region structure of a silicon carbide Schottky diode by way of example.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.The present invention can be variously changed and can have various embodiments, and specific embodiments will be illustrated in the drawings and described in detail through detailed description. However, this is not intended to limit the present invention to specific embodiments, and should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from other components.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in the present application are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, terms such as “include” or “have” are intended to indicate that a feature, number, step, operation, component, part, or combination thereof described in the specification exists, one or more other features. It should be understood that the existence or addition possibilities of fields or numbers, steps, operations, components, parts or combinations thereof are not excluded in advance.

층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.If an element, such as a layer, region, or substrate, is described as being “on” or extending “onto” another element, the element can be directly above or directly above the other element Or, there may be intermediate intervention elements. On the other hand, if one element is said to be "directly on" or expanded "directly onto" another element, other intermediate elements are not present. Also, when one element is described as being “connected” or “coupled” to another element, the element may be directly connected to or directly coupled to the other element, or intermediate intervening elements may be present. have. On the other hand, if one element is described as being "directly connected" or "directly coupled" to the other element, there is no other intermediate element.

"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다."Below" or "above" or "upper" or "lower" or "horizontal" or "lateral" or "vertical Relative terms such as "vertical" can be used herein to describe a relationship of one element, layer or region to another element, layer or region, as shown in the figure. It should be understood that these terms are intended to cover different orientations of the device in addition to the orientation depicted in the figures.

이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다. 이해를 돕기 위해, 일반적인 구조의 전력 반도체 소자를 예를 들어 설명하지만, 본 발명은 전력 반도체 장치에 한정되지 않는다. Hereinafter, embodiments of the present invention will be described in detail with reference to related drawings. For ease of understanding, a power semiconductor device having a general structure is described as an example, but the present invention is not limited to the power semiconductor device.

도 1은 실리콘카바이드 쇼트키 다이오드의 구조를 예시적으로 도시한 단면도이다.1 is a cross-sectional view showing the structure of a silicon carbide Schottky diode by way of example.

도 1의 (a)를 참조하면, 실리콘카바이드 쇼트키 다이오드(10)는, JBS(Junction barrier Schottky) 다이오드일 수 있다. 실리콘카바이드 쇼트키 다이오드(10)는 액티브 영역(11) 및 액티브 영역을 적어도 둘러싸는 엣지 종단 영역(12)으로 구분된다. 액티브 영역(11)은 쇼트키 접합 및 PN 접합을 포함한다. 에지 종단 영역(12)은, 가드링(Guard ring), 베벨(Bevel), 접합 종단 연장(Junction Termination Extension) 등 다양한 구조를 가질 수 있다. Referring to FIG. 1A, the silicon carbide Schottky diode 10 may be a junction barrier schottky (JBS) diode. The silicon carbide Schottky diode 10 is divided into an active region 11 and an edge termination region 12 that at least surrounds the active region. The active region 11 includes a Schottky junction and a PN junction. The edge termination region 12 may have various structures such as a guard ring, a bevel, and a junction termination extension.

도 1의 (b)는 A-A'에 따른 단면도로, 순방향 전류 보강층(120)이 배치된 위치의 단면을 나타내며, 도 1의 (c)는 B-B'에 따른 단면도로, JB(Junction barrier)가 형성된 위치의 단면을 나타낸다. 실리콘카바이드 쇼트키 다이오드(10)는, 제1 도전형 기판(100), 제1 도전형 에피층(105), 제2 도전형 접합 영역(110), 제2 도전형 서지 영역(115), 제2 도전형 표면 접합층(117), 순방향 전류 보강층(120), 제2 도전형 버퍼 영역(130), 절연층(140), 쇼트키 메탈층(150), 애노드 전극(160), 오믹 접합층(170), 및 캐소드 전극(180)을 포함한다. 여기서, 제1 도전형은 n형 불순물에 의해 도핑되며, 제2 도전형은 p형 불순물에 의해 도핑된 영역 또는 층을 지칭하지만, 그 반대의 경우도 가능하다.FIG. 1 (b) is a cross-sectional view taken along A-A ', showing a cross-section at a position where the forward current reinforcement layer 120 is disposed, and FIG. 1 (c) is a cross-sectional view taken along B-B', JB (Junction) barrier). The silicon carbide Schottky diode 10 includes a first conductivity type substrate 100, a first conductivity type epi layer 105, a second conductivity type junction region 110, a second conductivity type surge region 115, and a first 2 conductive surface bonding layer 117, forward current reinforcement layer 120, second conductive buffer region 130, insulating layer 140, Schottky metal layer 150, anode electrode 160, ohmic bonding layer 170, and a cathode electrode 180. Here, the first conductivity type is doped by an n-type impurity, and the second conductivity type refers to a region or layer doped by a p-type impurity, but vice versa.

제1 도전형 기판(100)은, 4H-SiC 또는 6H-SiC 기판에 제1 도전형 불순물을 도핑하여 형성된다. 제1 도전형 에피층(105)은, 제1 도전형 기판(100)의 상부에 제1 도전형 불순물이 도핑된 실리콘카바이드를 에피택셜 성장시켜 형성된다. The first conductivity type substrate 100 is formed by doping a 4H-SiC or 6H-SiC substrate with a first conductivity type impurity. The first conductivity type epi layer 105 is formed by epitaxially growing silicon carbide doped with a first conductivity type impurity on the first conductivity type substrate 100.

액티브 영역에서, 제2 도전형 접합 영역(110; JB) 및 제2 도전형 서지 영역(115)은 제1 도전형 에피층(105)의 상면으로부터 제1 도전형 에피층(105)의 내부를 향해 실질적으로 수직한 방향으로 연장된다. 제2 도전형 접합 영역(110) 및 제2 도전형 서지 영역(115)은, 제2 도전형 불순물, 예를 들어, Al을 제1 도전형 에피층(105)에 이온 주입하여 형성될 수 있다. 실시예에 따라서, 제2 도전형 서지 영역(115)은 생략될 수 있다.In the active region, the second conductivity-type junction region 110 (JB) and the second conductivity-type surge region 115 are formed inside the first conductivity-type epilayer 105 from the top surface of the first conductivity-type epilayer 105. It extends in a direction substantially perpendicular to the direction. The second conductivity type junction region 110 and the second conductivity type surge region 115 may be formed by ion implantation of a second conductivity type impurity, for example, Al, into the first conductivity type epi layer 105. . Depending on the embodiment, the second conductivity type surge region 115 may be omitted.

제2 도전형 표면 접합층(117)은 제2 도전형 불순물을 제1 도전형 에피층(105)의 상면에 형성된다. 제2 도전형 표면 접합층(117)은 제2 도전형 접합 영역(110; JB) 및 제2 도전형 서지 영역(115)과 동시에 형성될 수 있다. 제2 도전형 표면 접합층(117)의 두께는 제2 도전형 접합 영역(110) 또는 제2 도전형 서지 영역(115)보다 상대적으로 얇게 형성된다. 제2 도전형 표면 접합층(117)의 형성 방법은 이하에서 도 3 및 4를 참조하여 설명한다.The second conductivity type surface bonding layer 117 is formed on the top surface of the first conductivity type epi layer 105 with a second conductivity type impurity. The second conductivity type surface bonding layer 117 may be simultaneously formed with the second conductivity type bonding region 110 (JB) and the second conductivity type surge region 115. The thickness of the second conductivity type surface bonding layer 117 is relatively thinner than the second conductivity type bonding region 110 or the second conductivity type surge region 115. The method of forming the second conductivity type surface bonding layer 117 will be described below with reference to FIGS. 3 and 4.

순방향 전류 보강층(120)은, 제2 도전형 접합 영역(110) 및 제2 도전형 서지 영역(115) 중 어느 하나에 대응하게 형성된다. 순방향 전류 보강층(120)은 제2 도전형 접합 영역(110) 또는 제2 도전형 서지 영역(115)와 오믹 접촉하는 니켈 또는 니켈 합금 실리사이드층일 수 있다. 순방향 전류 보강층(120)은 제2 도전형 접합 영역(110) 및 제2 도전형 서지 영역(115) 중 어느 하나의 상부에 수평 방향으로 연장되게 형성될 수 있다. 순방향 전류 보강층(120)은 제2 도전형 접합 영역(110) 또는 제2 도전형 서지 영역(115)의 폭과 실질적으로 동일하거나 이하일 수 있다The forward current reinforcement layer 120 is formed to correspond to any one of the second conductivity type junction region 110 and the second conductivity type surge region 115. The forward current reinforcement layer 120 may be a nickel or nickel alloy silicide layer in ohmic contact with the second conductivity type junction region 110 or the second conductivity type surge region 115. The forward current reinforcement layer 120 may be formed to extend in a horizontal direction on any one of the second conductivity type junction region 110 and the second conductivity type surge region 115. The forward current reinforcement layer 120 may be substantially equal to or less than the width of the second conductivity type junction region 110 or the second conductivity type surge region 115.

제2 도전형 버퍼 영역(130)은, 제1 도전형 에피층(105) 상면의 액티브 영역(11) 및 에지 종단 영역(12)에 걸쳐 형성되며, 액티브 영역(11)을 둘러싼다. 제2 도전형 버퍼 영역(130)은, 제2 도전형 불순물을 제1 도전형 에피층(105)에 이온 주입하여 형성될 수 있다. 제2 도전형 버퍼 영역(130)의 폭은, 제2 도전형 접합 영역(110)보다 크다. 제2 도전형 버퍼 영역(130)은, 일측이 쇼트키 메탈층(150)에 접촉하며, 수평 방향으로 에지 종단 영역(12)을 향해 연장된다.The second conductivity type buffer region 130 is formed over the active region 11 and the edge termination region 12 on the top surface of the first conductivity type epi layer 105, and surrounds the active region 11. The second conductivity type buffer region 130 may be formed by ion implanting a second conductivity type impurity into the first conductivity type epi layer 105. The width of the second conductivity type buffer region 130 is larger than that of the second conductivity type junction region 110. One side of the second conductivity type buffer region 130 contacts the Schottky metal layer 150 and extends toward the edge termination region 12 in the horizontal direction.

절연층(140)은 제2 도전형 버퍼 영역(130)의 일부 및 에지 종단 영역(12)의 제1 도전형 에피층(105) 상부에 형성된다. 절연층(140)은, 복수의 제2 도전형 접합 영역(110)을 둘러싸도록 형성되어 액티브 영역(11)을 정의한다. 절연층(140)은 제2 도전형 버퍼 영역(130)의 적어도 일부와 중첩되도록 형성된다. 절연층(140)은, 제2 도전형 버퍼 영역(130)의 좌측 일부는 노출되는 위치에서 제1 도전형 버퍼 영역(130)을 향해 수평 방향으로 연장되어 제2 도전형 버퍼 영역(130)의 나머지 부분을 덮는다. 절연층(140)은, 산화실리콘, PSG(Phosphosilicate glass), BSG(Borosilicate glass), BPSG(Borophosphosilicate glass) 등으로 형성될 수 있다.The insulating layer 140 is formed on a portion of the second conductivity type buffer region 130 and on the first conductivity type epi layer 105 of the edge termination region 12. The insulating layer 140 is formed to surround the plurality of second conductive type junction regions 110 to define the active region 11. The insulating layer 140 is formed to overlap with at least a portion of the second conductivity type buffer region 130. The insulating layer 140 extends in a horizontal direction toward the first conductive buffer region 130 from a position where the left part of the second conductive buffer region 130 is exposed, so that the second conductive buffer region 130 Cover the rest. The insulating layer 140 may be formed of silicon oxide, Phosphosilicate glass (PSG), Borosilicate glass (BSG), Borophosphosilicate glass (BPSG), or the like.

쇼트키 메탈층(150)은 제1 도전형 에피층(105) 및 순방향 전류 보강층(120)의 상부에 형성되어 제1 도전형 에피층(105)의 일부와 쇼트키 접합한다. 쇼트키 메탈층(150)은, 절연층(140)의 일부를 덮도록 수평 방향으로 연장될 수 있다.The Schottky metal layer 150 is formed on the first conductivity type epi layer 105 and the forward current reinforcement layer 120 to join Schottky with a portion of the first conductivity type epi layer 105. The Schottky metal layer 150 may extend in a horizontal direction to cover a portion of the insulating layer 140.

애노드 전극(160)은 쇼트키 메탈층(150)의 상부에 형성되며, 캐소드 전극(180)은 제1 도전형 기판(100)의 하부에 형성된다. 애노드 전극(160) 및 캐소드 전극(180)은 금속 또는 금속 합금으로 형성된다. 오믹 접촉을 위한 실리사이드층(170)는 제1 도전형 기판(100)과 캐소드 전극(180) 사이에 형성된다.The anode electrode 160 is formed on the Schottky metal layer 150, and the cathode electrode 180 is formed on the lower portion of the first conductivity type substrate 100. The anode electrode 160 and the cathode electrode 180 are formed of a metal or a metal alloy. The silicide layer 170 for ohmic contact is formed between the first conductive type substrate 100 and the cathode electrode 180.

도 2는 도 1에 예시된 실리콘카바이드 쇼트키 다이오드의 순방향 및 역방향 전압 인가시 상태를 예시적으로 도시한 단면도로서, (a)는 순방향 전압이 인가될 때 실리콘카바이드 쇼트키 다이오드(10)의 동작을 나타내며, (b)는 역방향 전압이 인가될 때 실리콘카바이드 쇼트키 다이오드(10)의 동작을 나타낸다. 2 is a cross-sectional view illustrating a state when the forward and reverse voltages of the silicon carbide Schottky diode illustrated in FIG. 1 are applied, and (a) is an operation of the silicon carbide Schottky diode 10 when the forward voltage is applied. And (b) shows the operation of the silicon carbide Schottky diode 10 when a reverse voltage is applied.

(a)를 참조하면, 순방향 전압 인가시 쇼트키 메탈층(150)부터 캐소드 전극(180)사이의 전류 I1 내지 I3가 도시되어 있다. 순방향 전압 Vf가 인가되기 시작하면, 순방향 전류 보강층(120)으로부터 전류 I1이 제1 도전형 에피층(105)을 향해 가장 먼저 흐르기 시작한다. 순방향 전류 보강층(120)은 제2 도전형 서지 영역(115)과 오믹 접촉하고 있으므로, 순방향 전류 보강층(120) 주변의 제2 도전형 서지 영역(115)의 턴온 전압 V1은, 제2 도전형 접합 영역(110)의 턴온 전압 V2 및 제2 도전형 표면 접합층(117)의 턴온 전압 V3에 비해 낮다. 특히, 순방향 전류 보강층(120)의 측면과 제1 도전형 에피층(105) 사이의 거리가 제2 도전형 접합 영역(110)의 깊이보다 작으므로, 순방향 전압 Vf가 인가될 때 가장 먼저 전류 I1이 흐르게 된다. Referring to (a), currents I 1 to I 3 between the Schottky metal layer 150 and the cathode electrode 180 when a forward voltage is applied are illustrated. When the forward voltage Vf starts to be applied, current I 1 from the forward current reinforcement layer 120 starts to flow first toward the first conductivity type epi layer 105. Since the forward current reinforcement layer 120 is in ohmic contact with the second conductivity type surge region 115, the turn-on voltage V 1 of the second conductivity type surge region 115 around the forward current reinforcement layer 120 is the second conductivity type. lower than the turn-on voltage V 3 of the turn-on of the junction region 110, the voltage V 2 and the second conductivity type surface bonding layer 117. In particular, since the distance between the side surface of the forward current reinforcement layer 120 and the first conductivity type epi layer 105 is smaller than the depth of the second conductivity type junction region 110, the current I is the first when the forward voltage Vf is applied. 1 flows.

제2 도전형 표면 접합층(117)은, 제2 도전형 접합 영역(110) 및 제2 도전형 서지 영역(115)보다 낮은 턴온 전압 V2(>V1)을 가진다. 즉, 제2 도전형 표면 접합층(117)과 제1 도전형 에피층(105)는 PiN 다이오드로 동작한다. 따라서 전류 I2는 턴온 전압 V2에서 흐르기 시작한다. 제2 도전형 접합 영역(110) 및/또는 제2 도전형 서지 영역(115)은 턴온 전압 V3(>V2)에서 전류 I3 및/또는 I4를 흘리기 시작한다.The second conductivity type surface bonding layer 117 has a lower turn-on voltage V 2 (> V 1 ) than the second conductivity type junction region 110 and the second conductivity type surge region 115. That is, the second conductivity type surface bonding layer 117 and the first conductivity type epilayer 105 operate as a PiN diode. Therefore, the current I 2 starts flowing at the turn-on voltage V 2 . The second conductivity type junction region 110 and / or the second conductivity type surge region 115 starts flowing currents I 3 and / or I 4 at the turn-on voltage V 3 (> V 2 ).

(b)를 참조하면, 역방향 전압 인가시, 제2 도전형 접합 영역(110) 및/또는 제2 도전형 서지 영역(115)은 제1 도전형 에피층(105)과의 PN 접합으로 인해 공핍층(107)을 형성한다. 제2 도전형 접합 영역(110) 및/또는 제2 도전형 서지 영역(115)을 따라 형성된 공핍층(107)은 수평방향으로 확장된다. 제2 도전형 접합 영역(110)의 주변을 따라 형성된 공핍층(107)은 누설전류가 흐를 수 있는 경로를 차단하기 때문에, 일반적인 쇼트키 다이오드에 비해 낮은 누설전류 값을 가진다. 특히, 제2 도전형 표면 접합층(117)은 쇼트키 메탈층(150)과 접하는 위치에 공핍층(107)을 형성함으로써, 일반적인 JBS보다 제2 도전형 접합 영역(110)의 배치에 관련된 제한, 예를 들어, JB의 깊이 및/또는 JB 사이 간격 등을 상당 부분 해소할 수 있다. 제2 도전형 접합 영역(110) 및/또는 제2 도전형 서지 영역(115)의 주변을 따라 형성된 공핍층은 쇼트키 메탈층(150)과 제1 도전형 에피층(105)이 접하는 영역에 집중되는 전계를 상대적으로 감소시킬 수 있다. 이로 인해, 일반적인 쇼트키 다이오드보다 상대적으로 높은 임계전압을 구현할 수 있다. Referring to (b), when the reverse voltage is applied, the second conductive type junction region 110 and / or the second conductive type surge region 115 is blank due to the PN junction with the first conductive type epi layer 105. The pip layer 107 is formed. The depletion layer 107 formed along the second conductivity type junction region 110 and / or the second conductivity type surge region 115 extends in the horizontal direction. Since the depletion layer 107 formed along the periphery of the second conductivity type junction region 110 blocks a path through which the leakage current can flow, it has a lower leakage current value than a typical Schottky diode. In particular, the second conductivity type surface bonding layer 117 forms a depletion layer 107 at a position in contact with the Schottky metal layer 150, thereby limiting the arrangement related to the placement of the second conductivity type bonding region 110 than the general JBS. , For example, the depth of the JB and / or the gap between the JBs and the like can be substantially eliminated. The depletion layer formed along the periphery of the second conductivity type junction region 110 and / or the second conductivity type surge region 115 is in contact with the region where the Schottky metal layer 150 and the first conductivity type epi layer 105 contact. The concentrated electric field can be relatively reduced. Due to this, it is possible to implement a relatively high threshold voltage than a typical Schottky diode.

도 3 및 도 4는 도 1에 도시된 실리콘카바이드 쇼트키 다이오드를 제조하는 과정을 예시적으로 도시한 단면도이다.3 and 4 are cross-sectional views exemplarily showing a process of manufacturing the silicon carbide Schottky diode shown in FIG. 1.

단계 (a)에서, 제1 도전형 기파(100)의 상부에 제1 도전형 에피층(105)이 에피택셜 성장으로 형성된다. 하드 마스크층(106)은 제1 도전형 에피층(105)의 상면에 형성된다. 하드 마스크층(106)는, PECVD 공정을 이용하여, 예를 들어, SiO2를 이온 투과 두께 thm으로 증착하여 형성될 수 있다. PECVD 공정에서, SiO2는, SiH4와 O2의 혼합 가스를 이용하여, 예를 들어, 약 400 ℃에서 1.0~1.3 ㎛/min의 증착율로 증착될 수 있다. 여기서, 하드 마스크층(106)의 이온 투과 두께 thm은, 제2 도전형 불순물 이온 주입시 제2 도전형 표면 접합층(117)을 형성하기에 적합하게 결정된다. 하드 마스크층(106)의 이온 투과 두께 thm은, 이하에서 도 5를 참조하여 설명한다.In step (a), an epitaxial growth of the first conductivity type epitaxial layer 105 is formed on the first conductivity type wave 100. The hard mask layer 106 is formed on the top surface of the first conductivity-type epi layer 105. The hard mask layer 106 may be formed by depositing SiO 2 with an ion permeation thickness th m , for example, using a PECVD process. In the PECVD process, SiO 2 may be deposited at a deposition rate of 1.0 to 1.3 μm / min at about 400 ° C., for example, using a mixed gas of SiH 4 and O 2 . Here, the ion permeation thickness th m of the hard mask layer 106 is appropriately determined to form the second conductivity type surface bonding layer 117 when implanting the second conductivity type impurity ion. The ion penetration thickness th m of the hard mask layer 106 will be described below with reference to FIG. 5.

단계 (b)에서, PR 패턴(107)이 하드 마스크층(106)의 상면에 형성된다. PR 패턴(107)은, 포토 레지스트를 하드 마스크층(106)의 상면에 도포하고, 제2 도전형 접합 영역(110) 및/또는 제2 도전형 서지 영역(115)을 형성할 위치의 포토 레지스트를 제거하여 형성될 수 있다. PR 패턴(107)은, 제2 도전형 접합 영역(110)의 폭 w1 및 제2 도전형 접합 영역(110)간 간격 w2를 결정할 수 있다. w1과 w2은, 예를 들어, 3:7일 수 있다.In step (b), a PR pattern 107 is formed on the top surface of the hard mask layer 106. The PR pattern 107 is a photoresist in a position to apply the photoresist to the upper surface of the hard mask layer 106 and form the second conductivity type junction region 110 and / or the second conductivity type surge region 115. It can be formed by removing. The PR pattern 107 may determine a width w 1 of the second conductivity-type junction region 110 and an interval w 2 between the second conductivity-type junction regions 110. w 1 and w 2 may be, for example, 3: 7.

단계 (c)에서, 패턴화된 하드 마스크(106')가 형성된다. 패턴화된 하드 마스크(106')는 CF4, CHF3, Ar, O2를 혼합한 에칭 가스를 이용하여, 예를 들어, 약 0.5㎛/min 이하의 식각율로 하드 마스크층(106)을 식각하여 형성될 수 있다.In step (c), a patterned hard mask 106 'is formed. The patterned hard mask 106 'uses an etching gas mixed with CF 4 , CHF 3 , Ar, and O 2 , for example, to form the hard mask layer 106 at an etch rate of about 0.5 μm / min or less. It can be formed by etching.

단계 (d)에서, 제2 도전형 접합 영역(110)(및/또는 제2 도전형 서지 영역) 및 제2 도전형 표면 접합층(117)이 형성된다. 상부에 남은 PR 패턴(107)을 제거한 후, 제2 도전형 불순물은 패턴화된 하드 마스크(106')를 이온 주입 패턴으로 이용하여 제1 도전형 에피층(105) 내부에 주입된다. 패턴화된 하드 마스크(106')의 식각 영역(106a)을 통과한 이온은 제1 도전형 에피층(105) 내부로 제1 깊이 d1로 주입되어 제2 도전형 접합 영역(110)이 형성된다. 패턴화된 하드 마스크(106')의 미식각 영역(106b)은, 이온의 주입 에너지를 상당 부분 흡수한다. 미식각 영역(106b)을 통과한 이온은 제1 도전형 에피층(105) 내부로 제2 깊이 d2로 주입되어 제2 도전형 표면 접합층(117)이 형성된다. 여기서 제2 깊이 d2는 약 0.0 내지 약 0.2 ㎛일 수 있다.In step (d), a second conductivity type junction region 110 (and / or a second conductivity type surge region) and a second conductivity type surface bonding layer 117 are formed. After the remaining PR pattern 107 is removed, the second conductivity type impurity is injected into the first conductivity type epi layer 105 using the patterned hard mask 106 'as an ion implantation pattern. The ions that have passed through the etching region 106a of the patterned hard mask 106 'are implanted into the first conductivity type epi layer 105 at a first depth d 1 to form the second conductivity type junction region 110. do. The high angle region 106b of the patterned hard mask 106 'absorbs a significant portion of the ion implantation energy. The ions passing through the angle-of-angle region 106b are implanted into the first conductivity-type epi layer 105 at a second depth d 2 to form the second conductivity-type surface bonding layer 117. Here, the second depth d 2 may be about 0.0 to about 0.2 μm.

단계 (e)에서, 순방향 전류 보강층(120)이 제2 도전형 접합 영역(110)(및/또는 제2 도전형 서지 영역)에 대응되게 형성된다. 순방향 전류 보강층(120)은, 예를 들어, Ni을 이용하여 형성된 실리사이드층이다. 순방향 전류 보강층(120)은, 제2 도전형 접합 영역(110)의 상부에 수평방향으로 연장되게 형성되되, 순방향 전류 보강층(120)의 폭 wf는 제2 도전형 접합 영역(110)의 폭 wp의 약 40% 내지 약 60%일 수 있다. 한편, 순방향 전류 보강층(120)의 두께 thf는 약 50 nm 내지 약 100nm일 수 있다. In step (e), the forward current reinforcement layer 120 is formed to correspond to the second conductivity type junction region 110 (and / or the second conductivity type surge region). The forward current reinforcement layer 120 is, for example, a silicide layer formed using Ni. The forward current reinforcement layer 120 is formed to extend in a horizontal direction on the second conductivity type junction region 110, and the width w f of the forward current reinforcement layer 120 is the width of the second conductivity type junction region 110. w p from about 40% to about 60%. Meanwhile, the thickness th f of the forward current reinforcement layer 120 may be about 50 nm to about 100 nm.

이후 단계 (f) 및 (g)에서, 절연층(140), 쇼트키 메탈층(150), 애노드 전극(160), 캐소드 전극(180)을 차례로 형성하여 실리콘카바이드 쇼트키 다이오드(10)를 완성한다.Subsequently, in steps (f) and (g), the insulating layer 140, the Schottky metal layer 150, the anode electrode 160, and the cathode electrode 180 are sequentially formed to complete the silicon carbide Schottky diode 10. do.

도 5는 하드 마스크의 이온 투과 두께에 따른 이온주입 프로파일을 예시적으로 도시한 그래프이다.5 is a graph exemplarily showing an ion implantation profile according to the ion permeation thickness of a hard mask.

도 5를 참조하면, 제1 내지 제6 그래프(200 내지 250)는 패턴화된 하드 마스크(106')의 미식각 영역(106b) 두께에 따른 제2 도전형 불순물 이온의 주입 깊이를 나타낸다. 예시된 그래프에서, 이온 주입 에너지는 약 400KeV이며, 이온 도즈는 약 4.6 x 1013cm-2이다. 미식각 영역(106b)의 두께는 약 0 내지 약 1.6 ㎛사이에서 조절되었다. 제1 그래프(200)는 미식각 영역(106b)의 두께가 약 1.4 ㎛ 일 때 이온 주입된 깊이를 나타내며, 제2 그래프(210)는 미식각 영역(106b)의 두께가 약 1.2 ㎛ 일 때 이온 주입된 깊이를 나타낸다. 도시된 바와 같이, 패턴화된 하드 마스크(106')의 미식각 영역(106b) 두께가 약 1.2 ㎛ 보다 크면, 주입된 이온은 하드 마스크를 통과하지 못한다. 따라서 이온 투과 두께는 약 1.2 ㎛이하이다. 한편, 제3 내지 제6 그래프(220 내지 250)는 미식각 영역(106b)의 두께가 약 0.8 ㎛, 약 0.4 ㎛, 약 0.2 ㎛, 및 약 0.0 ㎛ 일 때 이온 주입된 깊이를 각각 나타낸다. 미식각 영역(106b)의 두께가 약 0.8 ㎛일 때(220), 제2 도전형 표면 접합층(117)이 형성되는 깊이는 약 0.1 ㎛ 이하이다. 미식각 영역(106b)의 두께가 약 0.4 ㎛일 때(230), 제2 도전형 표면 접합층(117)이 형성되는 깊이는 약 0.2 내지 약 0.25 ㎛ 이다. 미식각 영역(106b)의 두께가 약 0.2 ㎛일 때(240), 제2 도전형 표면 접합층(117)이 형성되는 깊이는 약 0.3 내지 약 0.4 ㎛ 이다. 제6 그래프(250)는 패턴화된 하드 마스크(106')의 식각 영역(106a)를 통해 제1 도전형 에피층(105) 내부로 주입된 이온의 깊이를 나타내며, 이온 주입 깊이는 약 0.4 내지 약 0.5 ㎛ 이다.Referring to FIG. 5, the first to sixth graphs 200 to 250 indicate implantation depths of the second conductivity type impurity ions according to the thickness of the apex region 106b of the patterned hard mask 106 ′. In the illustrated graph, the ion implantation energy is about 400 KeV, and the ion dose is about 4.6 x 10 13 cm -2 . The thickness of the apex angle region 106b was adjusted between about 0 to about 1.6 μm. The first graph 200 represents the ion implanted depth when the thickness of the pan angle region 106b is about 1.4 μm, and the second graph 210 indicates the ion when the thickness of the pan angle region 106b is about 1.2 μm. It shows the injected depth. As shown, if the thickness of the apex region 106b of the patterned hard mask 106 'is greater than about 1.2 mu m, the implanted ions do not pass through the hard mask. Therefore, the ion permeation thickness is about 1.2 µm or less. On the other hand, the third to sixth graphs 220 to 250 show the ion implanted depths when the thickness of the angle-of-angle region 106b is about 0.8 μm, about 0.4 μm, about 0.2 μm, and about 0.0 μm, respectively. When the thickness of the angle-of-angle region 106b is about 0.8 μm (220), the depth at which the second conductivity type surface bonding layer 117 is formed is about 0.1 μm or less. When the thickness of the angle-of-angle region 106b is about 0.4 μm (230), the depth at which the second conductivity type surface bonding layer 117 is formed is about 0.2 to about 0.25 μm. When the thickness of the angle-of-angle region 106b is about 0.2 μm (240), the depth at which the second conductivity type surface bonding layer 117 is formed is about 0.3 to about 0.4 μm. The sixth graph 250 represents the depth of ions implanted into the first conductive epi layer 105 through the etching region 106a of the patterned hard mask 106 ', and the ion implantation depth is about 0.4 to About 0.5 μm.

패턴화된 하드 마스크(106')의 두께를 적절히 선택함으로써, 제2 도전형 접합 영역(110)과 제2 도전형 표면 접합층(117)이 동일한 공정에서 하나의 마스크를 이용하여 형성될 수 있다. 하드 마스크는 이온 주입 공정 중 식각되어 두께가 얇아진다. 하드 마스크 두께 대 이온 주입 깊이의 비는 약 2:1로 알려져 있다. 제2 도전형 표면 접합층(117)의 깊이 d2는 제2 도전형 접합 영역(110)의 깊이 d1보다 작다. 따라서 하드 마스크(106')의 두께 및 이온 주입 에너지는, 설계된 제2 도전형 표면 접합층(117)의 깊이 d2 및 제2 도전형 접합 영역(110)의 깊이 d1에 따라 적절히 결정될 수 있다.By appropriately selecting the thickness of the patterned hard mask 106 ', the second conductivity type bonding region 110 and the second conductivity type surface bonding layer 117 can be formed using one mask in the same process. . The hard mask is etched during the ion implantation process and becomes thinner. The ratio of hard mask thickness to ion implantation depth is known to be about 2: 1. The depth d 2 of the second conductivity-type surface bonding layer 117 is smaller than the depth d 1 of the second conductivity-type bonding region 110. Therefore, the thickness and the ion implantation energy of the hard mask 106 'is, as appropriate may be determined according to the depth d 1 of the designed second conductivity type surface bonding layer depth d 2 and the second conductivity type junction regions 110 of 117 .

도 6은 실리콘카바이드 쇼트키 다이오드의 액티브 영역 구조를 예시적으로 도시한 평면도이다.6 is a plan view illustrating an active region structure of a silicon carbide Schottky diode by way of example.

도시된 (a) 내지 (g)는 액티브 영역(11) 및 엣지 종단 영역(12)에 형성된 제2 도전형 접합 영역, 제2 도전형 표면 접합층 및 순방향 전류 보강층의 패턴을 예시적으로 도시하고 있다. (a) 내지 (g)는 상술한 도 2 내지 5를 통해 설명된 방식으로 형성될 수 있다. (a) 내지 (g)에서, 순방향 전류 보강층(120a 내지 120g)의 면적은 액티브 영역(11) 면적의 약 10%를 초과하지 않을 수 있다. 예를 들어, 순방향 전류 보강층(120a 내지 120g)의 면적은, 예를 들어, 액티브 영역(11) 면적의 약 5 내지 10%일 수 있다.The illustrated (a) to (g) exemplarily show patterns of the second conductivity type bonding region, the second conductivity type surface bonding layer, and the forward current reinforcement layer formed in the active region 11 and the edge termination region 12. have. (a) to (g) may be formed in the manner described through FIGS. 2 to 5 described above. In (a) to (g), the area of the forward current reinforcement layers 120a to 120g may not exceed about 10% of the area of the active region 11. For example, the area of the forward current reinforcement layers 120a to 120g may be, for example, about 5 to 10% of the area of the active region 11.

(a)에서, 제2 도전형 접합 영역(110a)이 격자 형태로 형성될 수 있다. 제2 도전형 접합 영역(110a)은 수직 방향 및 수평 방향으로 연장되도록 형성될 수 있다. 순방향 전류 보강층(120a)은, 수직 방향 및 수평 방향으로 배열된 제2 도전형 접합 영역(110a)이 교차하는 영역에 형성될 수 있다. 제2 도전형 표면 접합층(117a)은 제2 도전형 접합 영역(110a)에 둘러 싸이도록 형성될 수 있다. 제2 도전형 버퍼 영역(130a)은 제2 도전형 접합 영역(110a)을 둘러 쌓도록 형성될 수 있다.In (a), the second conductivity type junction region 110a may be formed in a lattice shape. The second conductivity-type bonding region 110a may be formed to extend in a vertical direction and a horizontal direction. The forward current reinforcement layer 120a may be formed in a region where the second conductivity type junction regions 110a arranged in the vertical direction and the horizontal direction intersect. The second conductivity type surface bonding layer 117a may be formed to be surrounded by the second conductivity type bonding region 110a. The second conductivity type buffer region 130a may be formed to surround the second conductivity type junction region 110a.

(b)에서, (a)에 도시된 구조와 유사하지만, 순방향 전류 보강층(120b)은, 수직 방향 및 수평 방향으로 배열된 제2 도전형 접합 영역(110b)이 교차하는 영역 중 일부에 형성될 수 있다. (b)에서, 순방향 전류 보강층(120b)은 대각선 방향으로 배치될 수 있다. In (b), although similar to the structure shown in (a), the forward current reinforcement layer 120b is to be formed in some of the areas where the second conductive junction regions 110b arranged in the vertical and horizontal directions intersect. Can be. In (b), the forward current reinforcement layer 120b may be arranged in a diagonal direction.

(c)에서, (a) 및 (b)에 도시된 구조와 유사하지만, 제2 도전형 서지 영역(115a)이 형성될 수 있다. 제2 도전형 접합 영역(110c)은 수직 및 수평 방향으로 배열되며, 순방향 전류 보강층(120c)은 제2 도전형 서지 영역(115a)에 대응되게 형성될 수 있다. 제2 도전형 서지 영역(115a)은 수직 방향 및 수평 방향으로 배열된 제2 도전형 접합 영역(110b)이 교차하는 영역에 형성될 수 있으며, 제2 도전형 서지 영역(115a) 및/또는 순방향 전류 보강층(120c)은 설계 사양에 따라 둘 이상이 형성될 수 있다. In (c), although similar to the structures shown in (a) and (b), the second conductivity type surge region 115a can be formed. The second conductivity type junction region 110c is arranged in the vertical and horizontal directions, and the forward current reinforcement layer 120c may be formed to correspond to the second conductivity type surge region 115a. The second conductivity type surge region 115a may be formed in an area where the second conductivity type junction regions 110b arranged in the vertical direction and the horizontal direction intersect, and the second conductivity type surge region 115a and / or the forward direction. Two or more current reinforcement layers 120c may be formed according to design specifications.

(d)에서, 제2 도전형 접합 영역(110d)은 수직 방향으로 연장되도록 형성될 수 있다. 순방향 전류 보강층(120d)은 액티브 영역(11)을 둘러싸도록 제2 도전형 버퍼 영역(130b)에 형성될 수 있다. 제2 도전형 표면 접합층(117b) 역시 수직 방향으로 형성될 수 있다.In (d), the second conductivity type junction region 110d may be formed to extend in a vertical direction. The forward current reinforcement layer 120d may be formed in the second conductivity type buffer region 130b to surround the active region 11. The second conductivity type surface bonding layer 117b may also be formed in a vertical direction.

(e)에서, (d)에 도시된 구조와 유사하지만, 수평 방향으로 연장된 제2 도전형 접합 영역이 더 형성될 수 있다. 순방향 전류 보강층(120e)은 수평 방향 및 수직 방향으로 형성된 제2 도전형 접합 영역(110e)이 교차하는 영역에 형성될 수 있다. 제2 도전형 표면 접합층(117c)는 수직 방향으로 연장되게 배열될 수 있다.In (e), a structure similar to that shown in (d), but a second conductive type junction region extending in the horizontal direction may be further formed. The forward current reinforcement layer 120e may be formed in a region where the second conductivity type junction regions 110e formed in horizontal and vertical directions intersect. The second conductivity type surface bonding layer 117c may be arranged to extend in a vertical direction.

(f)에서, (d)에 도시된 구조와 유사하지만, 제2 도전형 서지 영역(115a)이 형성될 수 있다. 제2 도전형 접합 영역(110d)은 수직 방향으로 배열되며, 순방향 전류 보강층(120c)은 제2 도전형 서지 영역(115a)에 대응되게 형성될 수 있다. 제2 도전형 서지 영역(115a)은 수직 방향 및 수평 방향으로 배열된 제2 도전형 접합 영역(110b)이 교차하는 영역에 형성될 수 있으며, 제2 도전형 서지 영역(115a) 및/또는 순방향 전류 보강층(120c)은 설계 사양에 따라 둘 이상이 형성될 수 있다.In (f), although similar to the structure shown in (d), the second conductivity type surge region 115a may be formed. The second conductivity type junction region 110d is arranged in a vertical direction, and the forward current reinforcement layer 120c may be formed to correspond to the second conductivity type surge region 115a. The second conductivity type surge region 115a may be formed in an area where the second conductivity type junction regions 110b arranged in the vertical direction and the horizontal direction intersect, and the second conductivity type surge region 115a and / or the forward direction. Two or more current reinforcement layers 120c may be formed according to design specifications.

(g)에서, (e)에 도시된 구조와 유사하지만, 순방향 전류 보강층(120f)이 수직 방향 및 수평 방향 제2 도전형 접합 영역(110d)을 따라 연장되게 형성될 수 있다.In (g), although similar to the structure shown in (e), the forward current reinforcement layer 120f may be formed to extend along the vertical and horizontal second conductivity type junction regions 110d.

전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. The above description of the present invention is for illustration only, and a person having ordinary knowledge in the technical field to which the present invention pertains can understand that it can be easily modified to other specific forms without changing the technical spirit or essential features of the present invention. will be. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is indicated by the following claims rather than the above detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalent concepts should be interpreted to be included in the scope of the present invention. .

Claims (10)

제1 도전형 불순물을 포함하는 실리콘카바이드로 형성된 제1 도전형 기판;
상기 제1 도전형 기판 상부에 에피택셜 성장된 제1 도전형 에피층;
상기 제1 도전형 에피층의 상면으로부터 내부를 향해 수직 방향으로 연장된 제2 도전형 접합 영역;
상기 제1 도전형 에피층 상면에 형성되며 수평 방향으로 연장되어 상기 제2 도전형 접합 영역에 접하는 제2 도전형 표면 접합층;
상기 제2 도전형 접합 영역 중 적어도 일부에 오믹 접촉하며 상기 제2 도전형 표면 접합층보다 낮은 턴온 전압을 가진 순방향 전류 보강층;
상기 제2 도전형 접합 영역, 상기 제2 도전형 표면 접합층 및 상기 순방향 전류 보강층의 상부에 형성된 쇼트키 메탈층;
상기 쇼트키 메탈층의 상면에 형성된 애노드 전극; 및
상기 제1 도전형 기판의 하면에 형성된 캐소드 전극을 포함하는 실리콘카바이드 쇼트키 다이오드.A first conductivity type substrate formed of silicon carbide containing a first conductivity type impurity;
A first conductivity type epitaxial layer epitaxially grown on the first conductivity type substrate;
A second conductive type junction region extending vertically from the top surface of the first conductive type epi layer toward the inside;
A second conductive type surface bonding layer formed on an upper surface of the first conductive type epi layer and extending in a horizontal direction to contact the second conductive type bonding region;
A forward current reinforcement layer having an ohmic contact with at least a portion of the second conductivity type junction region and having a lower turn-on voltage than the second conductivity type surface junction layer;
A Schottky metal layer formed on the second conductivity type bonding region, the second conductivity type surface bonding layer, and the forward current reinforcement layer;
An anode electrode formed on the top surface of the Schottky metal layer; And
A silicon carbide Schottky diode comprising a cathode electrode formed on a lower surface of the first conductive type substrate. 청구항 1에 있어서, 상기 순방향 전류 보강층은 니켈 실리사이드층인 실리콘카바이드 쇼트키 다이오드.The silicon carbide schottky diode of claim 1, wherein the forward current reinforcement layer is a nickel silicide layer. 청구항 1에 있어서, 상기 제2 도전형 표면 접합층의 깊이는 상기 제2 도전형 접합 영역의 깊이보다 얕은 실리콘카바이드 쇼트키 다이오드.The silicon carbide Schottky diode of claim 1, wherein a depth of the second conductivity-type surface bonding layer is shallower than a depth of the second conductivity-type bonding region. 청구항 1에 있어서, 상기 제2 도전형 표면 접합층은 상기 제2 도전형 접합 영역 의해 정의되는 영역에 형성되는 실리콘카바이드 쇼트키 다이오드.The silicon carbide Schottky diode of claim 1, wherein the second conductivity type surface bonding layer is formed in a region defined by the second conductivity type bonding region. 제1 도전형 에피층의 상면에 하드 마스크를 이온 투과 두께로 증착하는 단계;
상기 하드 마스크를 식각하여 제2 도전형 접합 영역에 대응하는 식각 영역 및 제2 도전형 표면 접합 영역에 대응하는 미식각 영역을 가진 패턴화된 하드 마스크를 형성하는 단계;
상기 패턴화된 하드 마스크를 이용해 제2 도전형 이온을 주입하여 상기 식각 영역의 하부에 상기 제2 도전형 접합 영역 및 상기 미식각 영역 하부에 상기 제2 도전형 표면 접합 영역을 형성하는 단계;
상기 제2 도전형 접합 영역 중 일부의 상부에 순방향 전류 보강층을 형성하는 단계; 및
상기 제2 도전형 접합 영역, 상기 제2 도전형 표면 접합 영역 및 상기 전류 보강층 상부에 쇼트키 메탈층을 형성하는 단계를 포함하는 실리콘카바이드 쇼트키 다이오드 제조 방법.Depositing a hard mask on the upper surface of the first conductivity type epi layer with an ion transmission thickness;
Etching the hard mask to form a patterned hard mask having an etch region corresponding to a second conductivity type junction region and an elevation angle region corresponding to a second conductivity type surface junction region;
Implanting a second conductivity type ion using the patterned hard mask to form the second conductivity type junction region below the etch region and the second conductivity type surface junction region below the etch angle region;
Forming a forward current reinforcement layer on a portion of the second conductive type junction region; And
And forming a Schottky metal layer on the second conductivity type junction region, the second conductivity type surface junction region, and the current reinforcement layer. 청구항 5에 있어서, 상기 제2 도전형 접합 영역 중 일부의 상부에 순방향 전류 보강층을 형성하는 단계는 상기 제2 도전형 접합 영역의 폭보다 작은 폭을 갖는 니켈 실리사이드층을 상기 제2 도전형 접합 영역의 상부에 형성하는 단계인 실리콘카바이드 쇼트키 다이오드 제조 방법.The method according to claim 5, wherein the step of forming a forward current reinforcement layer on a portion of the second conductive type junction region includes a nickel silicide layer having a width smaller than the width of the second conductive type junction region in the second conductive type junction region. Silicon carbide Schottky diode manufacturing method that is formed on the upper portion of the. 청구항 6에 있어서, 상기 실리콘카바이드 쇼트키 다이오드는 액티브 영역과 엣지 종단 영역을 포함하며, 상기 순방향 전류 보강층의 면적은 상기 액티브 영역 면적의 5 내지 10%인 실리콘카바이드 쇼트키 다이오드 제조 방법.The method of claim 6, wherein the silicon carbide Schottky diode includes an active region and an edge termination region, and an area of the forward current reinforcement layer is 5 to 10% of an area of the active region. 청구항 5에 있어서, 상기 제2 도전형 표면 접합 영역은 상기 제1 도전형 에피층의 표면으로부터 0.2 ㎛ 깊이 내에 형성되는 실리콘카바이드 쇼트키 다이오드 제조 방법.The method according to claim 5, wherein the second conductivity type surface bonding region is formed within a depth of 0.2 μm from the surface of the first conductivity type epi layer. 청구항 5에 있어서, 상기 이온 투과 두께는, 이온 주입 에너지가 400KeV일 때 0.2 내지 1.2 ㎛인 실리콘카바이드 쇼트키 다이오드 제조 방법.The method of claim 5, wherein the ion permeation thickness is 0.2 to 1.2 μm when the ion implantation energy is 400 KeV. 청구항 9에 있어서, 상기 이온 투과 두께는, 이온 주입 에너지가 400KeV일 때 0.6 내지 0.8 ㎛인 실리콘카바이드 쇼트키 다이오드 제조 방법.
The method according to claim 9, wherein the ion permeation thickness is 0.6 to 0.8 μm when the ion implantation energy is 400 KeV.
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