KR20200052262A - Thin film transistor substrate, display device having the same and method of manufacturing the same - Google Patents

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이민정
이성은
이일정
이정규
최광영
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Abstract

A thin film transistor substrate comprises: a semiconductor pattern disposed on a base substrate; a first insulating member disposed on the semiconductor pattern; a second insulating pattern disposed on the first insulating member and overlapping a first end of the semiconductor pattern; and a gate electrode disposed on the first insulating member and the second insulating pattern and overlapping each of the first insulating member and the second insulating pattern. Therefore, by forming a drain portion insulating pattern using a photoresist, manufacturing cost of a thin film transistor substrate according to an increase in the number of additional masks can be reduced.

Description

박막 트랜지스터 기판, 이를 갖는 표시장치 및 이의 제조방법{THIN FILM TRANSISTOR SUBSTRATE, DISPLAY DEVICE HAVING THE SAME AND METHOD OF MANUFACTURING THE SAME}Thin film transistor substrate, display device having same, and manufacturing method therefor {THIN FILM TRANSISTOR SUBSTRATE, DISPLAY DEVICE HAVING THE SAME AND METHOD OF MANUFACTURING THE SAME}

본 발명은 박막 트랜지스터 기판, 이를 갖는 표시장치 및 이의 제조방법에 관한 것으로, 보다 상세하게는 스위칭 소자의 신뢰성(reliability)을 향상시킬 수 있는 박막 트랜지스터 기판, 이를 갖는 표시장치 및 이의 제조방법에 관한 것이다. The present invention relates to a thin film transistor substrate, a display device having the same, and a manufacturing method thereof, and more particularly, to a thin film transistor substrate capable of improving reliability of a switching element, a display device having the same, and a manufacturing method thereof .

유기 발광 표시(organic light emitting display; OLED)소자는 양극(anode)으로부터 제공되는 정공들과 음극(cathode)으로부터 제공되는 전자들이 상기 양극 및 음극 사이의 발광층에서 결합하여 광을 출사한다. 상기 유기 발광 표시소자를 사용하면, 시야각이 넓고, 응답속도가 빠르며, 두께가 얇고, 전력소모가 낮은 표시장치를 구현할 수 있는 장점이 있다.In an organic light emitting display (OLED) device, holes provided from an anode and electrons provided from a cathode are combined in the light emitting layer between the anode and the cathode to emit light. When the organic light emitting display device is used, there is an advantage that a wide viewing angle, a fast response speed, a thin thickness, and a low power consumption display device can be implemented.

유기 발광 표시장치는 상기 유기 발광 표시소자의 구동을 제어하기 위한 스위칭 소자를 포함한다. 상기 스위칭 소자는 예를 들어, 박막 트랜지스터를 포함한다. 박막 트랜지스터는 게이트 전극, 소스/드레인 전극들 및 채널층을 포함한다.The organic light emitting display device includes a switching element for controlling driving of the organic light emitting display element. The switching element includes, for example, a thin film transistor. The thin film transistor includes a gate electrode, source / drain electrodes, and a channel layer.

최근에는 고해상도를 갖는 표시장치를 개발하기 위한 기술들이 개발되고 있다. 이처럼 높은 해상도를 구현하기 위해, 표시장치에는 작은 크기(size)의 스위칭 소자들이 사용된다.Recently, technologies for developing a display device having a high resolution have been developed. To achieve such a high resolution, small sized switching elements are used in the display device.

그러나, 박막 트랜지스터의 크기가 과도하게 작아질 경우, 상기 박막 트랜지스터의 채널 길이가 짧아짐에 따라, 박막 트랜지스터의 전기적 특성 산포(dispersion of electrical characteristics)가 증가하는 문제점이 있다.However, when the size of the thin film transistor is excessively small, as the channel length of the thin film transistor is shortened, there is a problem in that the dispersion of electrical characteristics of the thin film transistor increases.

또한, 짧은 채널 길이로 인해, 게이트 전압이 오프(off)된 상태에서 드레인 전압의 인가 만으로도 채널층을 통해 전자가 이동되는 핫 캐리어(hot carrier) 현상이 발생하는 문제점이 있다.In addition, due to the short channel length, there is a problem in that a hot carrier phenomenon in which electrons are moved through the channel layer only by applying a drain voltage while the gate voltage is off is generated.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 짧은 채널층을 갖는 박막 트랜지스터의 전기적 특성 산포를 개선하고, 핫 캐리어를 감소시키는 박막 트랜지스터 기판, 이를 갖는 표시장치 및 이의 제조방법을 제공하는 것이다.Accordingly, the technical problem of the present invention has been conceived in this regard, and the object of the present invention is to improve the electrical property distribution of a thin film transistor having a short channel layer and to reduce the hot carrier, a thin film transistor substrate, a display device having the same, and a manufacturing thereof Is to provide a way.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터 기판은, 베이스 기판 상에 배치되는 반도체 패턴; 상기 반도체 패턴 상에 배치되는 제1 절연 부재; 상기 제1 절연 부재 상에 배치되어, 상기 반도체 패턴의 제1 단부에 중첩하는 제2 절연 패턴; 및 상기 제1 절연 부재 및 제2 절연 패턴 상에 배치되어, 상기 제1 절연 부재 및 제2 절연 패턴에 각각 중첩하는 게이트 전극을 포함한다.A thin film transistor substrate according to an embodiment for realizing the above object of the present invention includes a semiconductor pattern disposed on a base substrate; A first insulating member disposed on the semiconductor pattern; A second insulating pattern disposed on the first insulating member and overlapping the first end of the semiconductor pattern; And gate electrodes disposed on the first insulating member and the second insulating pattern and overlapping the first insulating member and the second insulating pattern, respectively.

본 발명의 일 실시예에 있어서, 상기 제1 절연 부재는 유전상수가 10 이상인 재질을 포함할 수 있다.In one embodiment of the present invention, the first insulating member may include a material having a dielectric constant of 10 or more.

본 발명의 일 실시예에 있어서, 상기 제1 절연 부재는, 지르코늄 산화물, 하프늄 산화물, 티타늄 산화물 또는 알루미늄 산화물을 포함할 수 있다.In one embodiment of the present invention, the first insulating member may include zirconium oxide, hafnium oxide, titanium oxide or aluminum oxide.

본 발명의 일 실시예에 있어서, 상기 제1 절연 부재의 경계는, 상기 반도체 패턴의 경계와 일치할 수 있다.In one embodiment of the present invention, the boundary of the first insulating member may coincide with the boundary of the semiconductor pattern.

본 발명의 일 실시예에 있어서, 상기 제1 절연 부재는, 상기 반도체 패턴이 배치된 기판을 전체적으로 커버할 수 있다.In one embodiment of the present invention, the first insulating member may cover the substrate on which the semiconductor pattern is disposed.

본 발명의 일 실시예에 있어서, 상기 제2 절연 패턴의 제1 단부의 경계는 상기 반도체 패턴의 상기 제1 단부의 경계와 일치할 수 있다.In one embodiment of the present invention, the boundary of the first end of the second insulating pattern may coincide with the boundary of the first end of the semiconductor pattern.

본 발명의 일 실시예에 있어서, 상기 제2 절연 패턴은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.In one embodiment of the present invention, the second insulating pattern may include silicon oxide or silicon nitride.

본 발명의 일 실시예에 있어서, 상기 게이트 전극을 커버하는 무기 절연층; 상기 무기 절연층 상에 배치되고, 상기 박막 트랜지스터의 상기 제1 단부에 중첩하는 드레인 전극; 및 상기 무기 절연층 상에 배치되고, 상기 박막 트랜지스터의 제2 단부에 중첩하는 소스 전극을 더 포함할 수 있다.In one embodiment of the present invention, an inorganic insulating layer covering the gate electrode; A drain electrode disposed on the inorganic insulating layer and overlapping the first end of the thin film transistor; And a source electrode disposed on the inorganic insulating layer and overlapping the second end of the thin film transistor.

본 발명의 일 실시예에 있어서, 상기 드레인 전극은 상기 무기 절연층, 제2 절연 패턴 및 제1 절연 부재를 관통하는 제1 콘택홀을 통해 상기 박막 트랜지스터에 전기적으로 연결되고, 상기 소스 전극은 상기 무기 절연층 및 제1 절연 부재를 관통하는 제2 콘택홀을 통해 상기 박막 트랜지스터에 전기적으로 연결될 수 있다.In one embodiment of the present invention, the drain electrode is electrically connected to the thin film transistor through a first contact hole penetrating the inorganic insulating layer, the second insulating pattern, and the first insulating member, and the source electrode is the It may be electrically connected to the thin film transistor through a second contact hole penetrating the inorganic insulating layer and the first insulating member.

본 발명의 일 실시예에 있어서, 상기 제1 콘택홀의 두께는 상기 제2 콘택홀의 두께보다 클 수 있다.In one embodiment of the present invention, the thickness of the first contact hole may be greater than the thickness of the second contact hole.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시장치는, 박막 트랜지스터 기판; 및 상기 박막 트랜지스터 기판 상에 배치되는 유기 발광 구조물을 포함하고, 상기 박막 트랜지스터 기판은, 베이스 기판 상에 배치되는 반도체 패턴; 상기 반도체 패턴 상에 배치되는 제1 절연 부재; 상기 제1 절연 부재 상에 배치되어, 상기 반도체 패턴의 제1 단부에 중첩하는 제2 절연 패턴; 및 상기 제1 절연 부재 및 제2 절연 패턴 상에 배치되어, 상기 제1 절연 부재 및 제2 절연 패턴에 각각 중첩하는 게이트 전극을 포함하며, 상기 유기 발광 구조물은, 서로 대향하는 한 쌍의 전극들; 및 상기 전극들 사이에 배치되는 유기 발광층을 포함할 수 있다.A display device according to an exemplary embodiment for realizing the object of the present invention includes a thin film transistor substrate; And an organic light emitting structure disposed on the thin film transistor substrate, the thin film transistor substrate comprising: a semiconductor pattern disposed on a base substrate; A first insulating member disposed on the semiconductor pattern; A second insulating pattern disposed on the first insulating member and overlapping the first end of the semiconductor pattern; And a gate electrode disposed on the first insulating member and the second insulating pattern and overlapping the first insulating member and the second insulating pattern, respectively, and the organic light emitting structure includes a pair of electrodes facing each other. ; And an organic emission layer disposed between the electrodes.

본 발명의 일 실시예에 있어서, 상기 제1 절연 부재는 유전상수가 10 이상인 재질을 포함할 수 있다.In one embodiment of the present invention, the first insulating member may include a material having a dielectric constant of 10 or more.

본 발명의 일 실시예에 있어서, 상기 제1 절연 부재의 경계는, 상기 반도체 패턴의 경계와 일치할 수 있다.In one embodiment of the present invention, the boundary of the first insulating member may coincide with the boundary of the semiconductor pattern.

본 발명의 일 실시예에 있어서, 상기 제2 절연 패턴의 제1 단부의 경계는 상기 반도체 패턴의 상기 제1 단부의 경계와 일치할 수 있다.In one embodiment of the present invention, the boundary of the first end of the second insulating pattern may coincide with the boundary of the first end of the semiconductor pattern.

본 발명의 일 실시예에 있어서, 상기 박막 트랜지스터 기판은, 상기 게이트 전극을 커버하는 무기 절연층; 상기 무기 절연층 상에 배치되고, 상기 박막 트랜지스터의 상기 제1 단부에 중첩하는 드레인 전극; 및 상기 무기 절연층 상에 배치되고, 상기 박막 트랜지스터의 제2 단부에 중첩하는 소스 전극을 더 포함할 수 있다.In one embodiment of the present invention, the thin film transistor substrate, an inorganic insulating layer covering the gate electrode; A drain electrode disposed on the inorganic insulating layer and overlapping the first end of the thin film transistor; And a source electrode disposed on the inorganic insulating layer and overlapping the second end of the thin film transistor.

본 발명의 일 실시예에 있어서, 상기 드레인 전극은 상기 무기 절연층, 제2 절연 패턴 및 제1 절연 부재를 관통하는 제1 콘택홀을 통해 상기 박막 트랜지스터에 전기적으로 연결되고, 상기 소스 전극은 상기 무기 절연층 및 제1 절연 부재를 관통하는 제2 콘택홀을 통해 상기 박막 트랜지스터에 전기적으로 연결될 수 있다.In one embodiment of the present invention, the drain electrode is electrically connected to the thin film transistor through a first contact hole penetrating the inorganic insulating layer, the second insulating pattern, and the first insulating member, and the source electrode is the It may be electrically connected to the thin film transistor through a second contact hole penetrating the inorganic insulating layer and the first insulating member.

본 발명의 일 실시예에 있어서, 상기 제1 콘택홀의 두께는 상기 제2 콘택홀의 두께보다 클 수 있다.In one embodiment of the present invention, the thickness of the first contact hole may be greater than the thickness of the second contact hole.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터 기판의 제조방법은, 베이스 기판 상에 반도체층, 제1 절연층 및 제2 절연층을 순차적으로 형성한다. 상기 제2 절연층 상에, 제1 두께부 및 상기 제1 두께부의 두께보다 작은 두께를 갖는 제2 두께부를 포함하는 제1 포토레지스트 패턴을 형성한다. 상기 제1 포토레지스트 패턴을 마스크로 이용하여, 상기 제2 절연층, 제1 절연층 및 반도체층의 노출된 부분을 제거하여, 중간 절연 패턴, 제1 절연 패턴 및 반도체 패턴을 형성한다. 상기 제1 포토레지스트 패턴을 상기 제2 두께부의 두께만큼 전체적으로 제거하여, 제3 두께를 갖는 제2 포토레지스트 패턴을 형성한다. 상기 제2 포토레지스트 패턴을 마스크로 이용하여, 상기 중간 절연 패턴의 노출된 부분을 제거하여, 제2 절연 패턴을 형성한다. 상기 제1 절연 패턴 및 제2 절연 패턴에 각각 중첩하도록 상기 제1 절연 패턴 및 제2 절연 패턴 상에 게이트 전극을 형성한다.In the method of manufacturing a thin film transistor substrate according to an embodiment for realizing the above object of the present invention, a semiconductor layer, a first insulating layer and a second insulating layer are sequentially formed on a base substrate. On the second insulating layer, a first photoresist pattern including a first thickness portion and a second thickness portion having a thickness smaller than the thickness of the first thickness portion is formed. Using the first photoresist pattern as a mask, the exposed portions of the second insulating layer, the first insulating layer, and the semiconductor layer are removed to form an intermediate insulating pattern, a first insulating pattern, and a semiconductor pattern. The first photoresist pattern is entirely removed by the thickness of the second thickness portion to form a second photoresist pattern having a third thickness. The exposed portion of the intermediate insulating pattern is removed using the second photoresist pattern as a mask to form a second insulating pattern. Gate electrodes are formed on the first insulating pattern and the second insulating pattern so as to overlap the first insulating pattern and the second insulating pattern, respectively.

본 발명의 일 실시예에 있어서, 상기 제1 절연 패턴은 유전상수가 10 이상인 재질을 포함할 수 있다.In one embodiment of the present invention, the first insulating pattern may include a material having a dielectric constant of 10 or more.

본 발명의 일 실시예에 있어서, 상기 게이트 전극이 배치된 기판 상에 무기 절연층을 더 형성할 수 있다. 상기 무기 절연층, 제2 절연 패턴 및 제1 절연 패턴을 관통하여 상기 반도체 패턴의 제1 단부를 부분적으로 노출시키는 제1 콘택홀과, 상기 무기 절연층 및 제1 절연 패턴을 관통하여 상기 반도체 패턴의 제2 단부를 부분적으로 노출시키며 상기 제1 콘택홀의 두께보다 작은 두께를 갖는 제2 콘택홀을 더 형성할 수 있다. 상기 제1 콘택홀을 통해 상기 반도체 패턴의 제1 단부에 전기적으로 연결되는 드레인 전극, 및 상기 제2 콘택홀을 통해 상기 반도체 패턴의 제2 단부에 전기적으로 연결되는 소스 전극을 더 형성할 수 있다.In one embodiment of the present invention, an inorganic insulating layer may be further formed on the substrate on which the gate electrode is disposed. A first contact hole penetrating the inorganic insulating layer, the second insulating pattern and the first insulating pattern to partially expose the first end of the semiconductor pattern, and passing through the inorganic insulating layer and the first insulating pattern to the semiconductor pattern A second contact hole having a thickness smaller than the thickness of the first contact hole may be further formed while partially exposing the second end of the. A drain electrode electrically connected to the first end of the semiconductor pattern through the first contact hole, and a source electrode electrically connected to the second end of the semiconductor pattern through the second contact hole may be further formed. .

본 발명의 실시예들에 따른 박막 트랜지스터 기판, 이를 갖는 표시장치 및 이의 제조방법에 따르면, 박막 트랜지스터의 반도체 패턴과 게이트 전극 사이에 배치되는 게이트 절연층이 상대적으로 높은 유전상수를 가짐으로써, 박막 트랜지스터의 전기적 특성 산포를 개선할 수 있다.According to a thin film transistor substrate according to embodiments of the present invention, a display device having the same, and a method for manufacturing the thin film transistor, the gate insulating layer disposed between the semiconductor pattern and the gate electrode of the thin film transistor has a relatively high dielectric constant, It is possible to improve the distribution of electrical properties of.

또한, 게이트 절연층 및 게이트 전극 사이에 드레인부(drain region) 절연 패턴이 더 배치되어, 드레인 영역의 콘택홀을 소스 영역의 콘택홀보다 깊게 형성함으로써, 짧은 채널을 통해 발생할 수 있는 핫 캐리어를 감소시킬 수 있다.In addition, a drain region insulation pattern is further disposed between the gate insulating layer and the gate electrode, thereby forming a contact hole in the drain region deeper than a contact hole in the source region, thereby reducing hot carriers that may occur through a short channel. I can do it.

나아가, 하프톤 마스크를 이용한 포토레지스트를 이용하여 드레인부 절연 패턴을 형성함으로써, 부가적인 마스크 개수 증가에 따른 박막 트랜지스터 기판의 제조비용을 줄일 수 있다.Further, by forming a drain portion insulating pattern using a photoresist using a halftone mask, it is possible to reduce the manufacturing cost of the thin film transistor substrate due to the additional number of masks.

도 1은 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 2a 내지 도 2l는 도 1의 표시장치의 제조방법을 도시한 단면도들이다.
도 3은 본 발명의 다른 실시예에 따른 표시장치의 단면도이다.
도 4a 내지 도 4h는 도 3의 표시장치의 제조방법을 도시한 단면도들이다.1 is a cross-sectional view of a display device according to an exemplary embodiment of the present invention.
2A to 2L are cross-sectional views illustrating a method of manufacturing the display device of FIG. 1.
3 is a cross-sectional view of a display device according to another exemplary embodiment of the present invention.
4A to 4H are cross-sectional views illustrating a method of manufacturing the display device of FIG. 3.

이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the drawings.

도 1은 본 발명의 일 실시예에 따른 표시장치의 단면도이다.1 is a cross-sectional view of a display device according to an exemplary embodiment of the present invention.

도 1을 참조하면, 본 실시예에 따른 표시장치는 박막 트랜지스터 기판(200) 및 상기 박막 트랜지스터 기판(200) 상에 배치되는 유기 발광 구조물(190)을 포함한다.Referring to FIG. 1, the display device according to the present exemplary embodiment includes a thin film transistor substrate 200 and an organic light emitting structure 190 disposed on the thin film transistor substrate 200.

상기 박막 트랜지스터 기판(200)은 베이스 기판(100), 상기 베이스 기판(100) 상에 배치되는 박막 트랜지스터(170) 및 상기 박막 트랜지스터(170) 상에 배치되는 유기 절연층(175)을 포함한다. 상기 박막 트랜지스터(170)는 반도체 패턴(110), 제1 절연 패턴(120), 제2 절연 패턴(130), 게이트 전극(140), 무기 절연층(150), 소스 전극(161) 및 드레인 전극(163)을 포함한다.The thin film transistor substrate 200 includes a base substrate 100, a thin film transistor 170 disposed on the base substrate 100, and an organic insulating layer 175 disposed on the thin film transistor 170. The thin film transistor 170 includes a semiconductor pattern 110, a first insulating pattern 120, a second insulating pattern 130, a gate electrode 140, an inorganic insulating layer 150, a source electrode 161 and a drain electrode (163).

상기 베이스 기판(100)은 투명한 절연 물질을 포함한다. 예를 들어, 상기 베이스 기판(100)은 유리(glass), 석영(quartz), 플라스틱(plastic), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 수지, 폴리에틸린(polyethylene) 수지, 또는 폴리카보네이트(polycarbonate) 수지를 포함할 수 있다. 또한, 상기 베이스 기판(100)은 연성을 갖는(flexible) 기판으로 형성될 수 있다. The base substrate 100 includes a transparent insulating material. For example, the base substrate 100 is glass, quartz, plastic, polyethylene terephthalate resin, polyethylenic resin, or polycarbonate resin It may include. Also, the base substrate 100 may be formed of a flexible substrate.

상기 반도체 패턴(110)은 상기 베이스 기판(100) 상에 형성된다. 상기 반도체 패턴(110)은 실리콘 재질을 포함할 수 있다. 예를 들어, 상기 반도체 패턴(110)은 비정질(amorphous) 실리콘 또는 다결정(polycrystalline) 실리콘 등을 포함할 수 있다.The semiconductor pattern 110 is formed on the base substrate 100. The semiconductor pattern 110 may include a silicon material. For example, the semiconductor pattern 110 may include amorphous silicon or polycrystalline silicon.

상기 제1 절연 패턴(120)은 상기 반도체 패턴(110) 상에 배치된다. 상기 제1 절연 패턴(120)은 상기 반도체 패턴(110)에 전체적으로 중첩한다. 예를 들어, 상기 제1 절연 패턴(120)의 경계(boundary)는 상기 반도체 패턴(110)의 경계와 실질적으로 일치할 수 있다. 상기 제1 절연 패턴(120)은 유전상수(dielectric constant)가 높은 재질을 포함할 수 있다. 예를 들어, 상기 제1 절연 패턴(120)은 유전상수가 약 10 이상 100 이하인 재질을 포함할 수 있다. 예를 들어, 상기 제1 절연 패턴(120)은 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 알루미늄 산화물(Al2O3) 등을 포함할 수 있다. 실시예에 따라, 상기 제1 절연 패턴(120)은 단일막 또는 다층막의 구조를 가질 수 있다. 예를 들어, 상기 제1 절연 패턴(120)은 상기 높은 유전상수를 갖는 재질의 막을 적어도 하나 포함할 수 있다. 또는, 상기 제1 절연 패턴(120)은 상기 높은 유전상수를 갖는 막과, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함하는 막이 적층된 다층막 구조를 가질 수 있다.The first insulating pattern 120 is disposed on the semiconductor pattern 110. The first insulating pattern 120 overlaps the semiconductor pattern 110 as a whole. For example, the boundary of the first insulating pattern 120 may substantially coincide with the boundary of the semiconductor pattern 110. The first insulating pattern 120 may include a material having a high dielectric constant. For example, the first insulating pattern 120 may include a material having a dielectric constant of about 10 or more and 100 or less. For example, the first insulating pattern 120 may include zirconium oxide (ZrO2), hafnium oxide (HfO2), titanium oxide (TiO2), aluminum oxide (Al2O3), and the like. According to an embodiment, the first insulating pattern 120 may have a structure of a single film or a multi-layer film. For example, the first insulating pattern 120 may include at least one film made of a material having the high dielectric constant. Alternatively, the first insulating pattern 120 may have a multilayer structure in which a film having the high dielectric constant and a film including silicon oxide (SiOx) or silicon nitride (SiNx) are stacked.

이와 같이, 반도체 패턴(110) 상에 상대적으로 높은 유전상수를 갖는 재질을 포함하는 제1 절연 패턴(120)이 배치됨으로써, 상기 반도체 패턴(110)을 포함하는 박막 트랜지스터(170)의 전기적 특성 산포가 개선될 수 있다. 예를 들어, MOSFET(metal oxide silicon field effect transistor)의 문턱 전압(threshold voltage)은 [식 1]과 같은 관계를 갖는다.As described above, the first insulating pattern 120 including a material having a relatively high dielectric constant is disposed on the semiconductor pattern 110, thereby distributing the electrical properties of the thin film transistor 170 including the semiconductor pattern 110. Can be improved. For example, the threshold voltage of a metal oxide silicon field effect transistor (MOSFET) has a relationship as shown in [Equation 1].

[식 1][Equation 1]

Figure pat00001
Figure pat00001

이때, VT는 트랜지스터의 문턱 전압을, Cox는 채널층 및 게이트 전극 사이에 배치되는 절연층의 커패시턴스를 나타낸다. 커패시턴스는 유전상수에 비례하므로, 트랜지스터에 포함된 절연층이 높은 유전상수를 갖는 경우, 트랜지스터의 문턱 전압이 낮아지고, 그에 따라 트랜지스터의 전기적 특성 산포가 개선될 수 있다.At this time, VT represents the threshold voltage of the transistor, and Cox represents the capacitance of the insulating layer disposed between the channel layer and the gate electrode. Since the capacitance is proportional to the dielectric constant, when the insulating layer included in the transistor has a high dielectric constant, the threshold voltage of the transistor is lowered, and thus the distribution of electrical characteristics of the transistor can be improved.

상기 제2 절연 패턴(130)은 상기 제1 절연 패턴(120) 상에 배치된다. 상기 제2 절연 패턴(130)은 상기 제1 절연 패턴(120)의 제1 단부에 중첩한다. 상기 제2 절연 패턴의 제1 단부의 경계는 상기 제1 절연 패턴(120)의 제1 단부의 경계와 실질적으로 일치할 수 있다. 상기 제2 절연 패턴(130)은 무기 재질을 포함할 수 있다. 예를 들어, 상기 제2 절연 패턴(130)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 예를 들어, 상기 제2 절연 패턴(130)은 실리콘 산질화물(SiON)을 포함할 수 있다.The second insulating pattern 130 is disposed on the first insulating pattern 120. The second insulating pattern 130 overlaps the first end of the first insulating pattern 120. The boundary of the first end of the second insulating pattern may substantially coincide with the boundary of the first end of the first insulating pattern 120. The second insulating pattern 130 may include an inorganic material. For example, the second insulating pattern 130 may include silicon oxide (SiOx) or silicon nitride (SiNx). For example, the second insulating pattern 130 may include silicon oxynitride (SiON).

상기 게이트 전극(140)은 상기 제1 절연 패턴(120) 및 제2 절연 패턴(130) 상에 배치된다. 상기 게이트 전극(140)의 일부는 상기 제1 절연 패턴(120)에 중첩하고, 상기 게이트 전극(140)의 다른 일부는 상기 제1 절연 패턴(120) 및 제2 절연 패턴(130) 모두에 중첩한다. 상기 게이트 전극(140)은 게이트 라인(미도시)과 전기적으로 연결되어 게이트 온/오프 신호를 인가받는다. 예를 들어, 상기 게이트 전극(140)은 게이트 라인과 일체로 형성될 수 있다.The gate electrode 140 is disposed on the first insulating pattern 120 and the second insulating pattern 130. A portion of the gate electrode 140 overlaps the first insulating pattern 120, and another portion of the gate electrode 140 overlaps both the first insulating pattern 120 and the second insulating pattern 130. do. The gate electrode 140 is electrically connected to a gate line (not shown) to receive a gate on / off signal. For example, the gate electrode 140 may be formed integrally with the gate line.

상기 무기 절연층(150)은 게이트 전극(140)이 배치된 베이스 기판(100) 상에 배치된다. 상기 무기 절연층(150)은 상기 게이트 전극(140)을 커버한다. 상기 무기 절연층(150)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.The inorganic insulating layer 150 is disposed on the base substrate 100 on which the gate electrode 140 is disposed. The inorganic insulating layer 150 covers the gate electrode 140. The inorganic insulating layer 150 may include silicon oxide or silicon nitride.

상기 소스 전극(161)은 상기 무기 절연층(150) 및 제1 절연 패턴(120)을 관통하는 제2 콘택홀(CNT2)을 통해 상기 반도체 패턴(110)에 전기적으로 연결되며, 데이터 신호를 인가받는다. The source electrode 161 is electrically connected to the semiconductor pattern 110 through a second contact hole CNT2 penetrating the inorganic insulating layer 150 and the first insulating pattern 120 and applying a data signal. Receive.

상기 드레인 전극(163)은 상기 무기 절연층(150), 제2 절연 패턴(130) 및 제1 절연 패턴(120)을 관통하는 제1 콘택홀(CNT1)을 통해 상기 반도체 패턴(110)에 전기적으로 연결된다. 상기 드레인 전극(163)은 상기 소스 전극(161)과 실질적으로 동일한 재질을 포함할 수 있다. 본 실시예에서, 상기 제1 콘택홀(CNT1)의 두께는, 상기 제2 콘택홀(CNT2)의 두께보다 실질적으로 더 클 수 있다.The drain electrode 163 is electrically connected to the semiconductor pattern 110 through the first contact hole CNT1 penetrating the inorganic insulating layer 150, the second insulating pattern 130, and the first insulating pattern 120. Leads to The drain electrode 163 may include a material substantially the same as the source electrode 161. In this embodiment, the thickness of the first contact hole CNT1 may be substantially larger than the thickness of the second contact hole CNT2.

이와 같이, 상기 박막 트랜지스터(170)의 드레인 영역에 제2 절연 패턴(130)이 더 배치되어, 드레인 영역의 콘택홀(CNT1)을 소스 영역의 콘택홀(CNT2)보다 깊게 형성함으로써, 짧은 채널 길이를 갖는 반도체 패턴(110)에서 발생할 수 있는 핫 캐리어(hot carrier)가 감소할 수 있다. 그에 따라, 박막 트랜지스터(170)의 신뢰도(reliability)가 향상될 수 있다. As described above, a second insulating pattern 130 is further disposed in the drain region of the thin film transistor 170 to form the drain region contact hole CNT1 deeper than the source region contact hole CNT2, thereby short channel length. Hot carriers, which may occur in the semiconductor pattern 110 having, may be reduced. Accordingly, reliability of the thin film transistor 170 may be improved.

상기 유기 절연층(175)은 상기 소스 전극(161) 및 드레인 전극(163)이 형성된 베이스 기판(100) 상에 배치된다. 상기 유기 절연층(175)은 상기 소스 전극(161) 및 드레인 전극(163)을 커버하고, 실질적으로 평탄한 상면을 가질 수 있다.The organic insulating layer 175 is disposed on the base substrate 100 on which the source electrode 161 and the drain electrode 163 are formed. The organic insulating layer 175 may cover the source electrode 161 and the drain electrode 163 and may have a substantially flat top surface.

상기 유기 발광 구조물(190)은 제1 전극(181), 중간층(185) 및 제2 전극(187)을 포함한다. 상기 제1 전극(181)의 상에는 화소 정의막(183)이 더 배치될 수 있다.The organic light emitting structure 190 includes a first electrode 181, an intermediate layer 185 and a second electrode 187. A pixel defining layer 183 may be further disposed on the first electrode 181.

상기 제1 전극(181)은 상기 유기 절연층(175)이 배치된 베이스 기판(100) 상에 형성되고, 상기 유기 절연층(175)을 관통하는 제3 콘택홀을 통해 상기 드레인 전극(163)에 전기적으로 연결된다. 상기 제1 전극(181)은 투명 전극 또는 반투명 전극을 포함할 수 있다. 예를 들어, 상기 제1 전극(181)은 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 아연 산화물(ZnOx) 또는 주석 산화물(SnOx)을 포함할 수 있다. 본 실시예에 따른 표시장치에서, 상기 제1 전극(181)은 상기 유기 발광 구조물(190)에 정공들(positive holes)을 제공하는 양극(anode)으로 사용될 수 있다.The first electrode 181 is formed on the base substrate 100 on which the organic insulating layer 175 is disposed, and the drain electrode 163 through a third contact hole penetrating the organic insulating layer 175 Is electrically connected to. The first electrode 181 may include a transparent electrode or a translucent electrode. For example, the first electrode 181 may include indium zinc oxide (IZO), indium tin oxide (ITO), zinc oxide (ZnOx), or tin oxide (SnOx). In the display device according to the present exemplary embodiment, the first electrode 181 may be used as an anode that provides positive holes to the organic light emitting structure 190.

상기 화소 정의막(183)은 상기 제1 전극(181)이 배치된 유기 절연층(175) 상에 배치된다. 상기 화소 정의막(183)은 상기 제1 전극(181)의 양 단부에 부분적으로 중첩할 수 있다.The pixel defining layer 183 is disposed on the organic insulating layer 175 on which the first electrode 181 is disposed. The pixel defining layer 183 may partially overlap both ends of the first electrode 181.

상기 중간층(185)는 상기 제1 전극(181) 상에 배치된다. 상기 중간층(185)은 순차적으로, 정공 주입층(hole injection layer; HIL), 정공 수송층(hole transfer layer; HTL), 유기 발광층(emission layer; EML), 전자 수송층(electron transfer layer; ETL) 및 전자 주입층(electron injection layer; EIL)을 포함할 수 있다. 상기 정공 주입층(HIL) 및 정공 수송층(HTL)은 상기 제1 전극(181)으로부터 정공들을 제공받는다. 상기 전자 수송층(ETL) 및 전자 주입층(EIL)은 상기 제2 전극(187)으로부터 전자들을 제공받는다. 상기 제공된 각각의 정공들 및 전자들은 상기 유기 발광층(EML)에서 결합하여 소정의 파장을 갖는 광을 발생시킨다. 실시예에 따라, 상기 유기 발광 구조물(190)은 적색광, 녹색광, 또는 청색광을 생성하는 발광 물질들을 포함할 수 있다. 또는, 상기 표시소자는 서로 다른 파장을 갖는 광을 발생시키는 복수의 발광 물질들 또는 그들의 혼합 물질을 포함할 수 있다.The intermediate layer 185 is disposed on the first electrode 181. The intermediate layer 185 is sequentially, a hole injection layer (HIL), a hole transport layer (HTL), an organic emission layer (EML), an electron transport layer (ETL) and electrons It may include an injection layer (electron injection layer; EIL). The hole injection layer (HIL) and the hole transport layer (HTL) are provided with holes from the first electrode 181. The electron transport layer ETL and the electron injection layer EIL receive electrons from the second electrode 187. Each hole and electrons provided are combined in the organic light emitting layer (EML) to generate light having a predetermined wavelength. According to an embodiment, the organic light emitting structure 190 may include light emitting materials that generate red light, green light, or blue light. Alternatively, the display device may include a plurality of light-emitting materials that generate light having different wavelengths or a mixture of materials.

상기 제2 전극(187)은 상기 중간층(185) 상에 배치된다. 상기 제2 전극(187)은 상기 화소 정의막(183)과 중첩할 수 있다. 상기 제2 전극(187)은 상기 제1 전극(181)과 실질적으로 동일한 재질을 포함할 수 있다. 예를 들어, 상기 제2 전극(187)은 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 아연 산화물(ZnOx) 또는 주석 산화물(SnOx)을 포함할 수 있다. 본 실시예에 따른 표시장치에서, 상기 제2 전극(187)은 전자들(electrons)을 제공하는 음극(cathode)으로 사용될 수 있다.The second electrode 187 is disposed on the intermediate layer 185. The second electrode 187 may overlap the pixel defining layer 183. The second electrode 187 may include substantially the same material as the first electrode 181. For example, the second electrode 187 may include indium zinc oxide (IZO), indium tin oxide (ITO), zinc oxide (ZnOx), or tin oxide (SnOx). In the display device according to the present embodiment, the second electrode 187 may be used as a cathode that provides electrons.

도 2a 내지 도 2l는 도 1의 표시장치의 제조방법을 도시한 단면도들이다.2A to 2L are cross-sectional views illustrating a method of manufacturing the display device of FIG. 1.

도 2a 및 도 2b를 참조하면, 베이스 기판(100) 상에, 반도체층(105)을 형성하고, 상기 반도체층(105) 상에 제1 절연층(115) 및 제2 절연층(125)을 형성한다. 상기 반도체층(105)은 실리콘 재질을 포함할 수 있다. 예를 들어, 상기 반도체층(105)은 비정질(amorphous) 실리콘 또는 다결정(polycrystalline) 실리콘 등을 포함할 수 있다.2A and 2B, a semiconductor layer 105 is formed on the base substrate 100, and the first insulating layer 115 and the second insulating layer 125 are formed on the semiconductor layer 105. To form. The semiconductor layer 105 may include a silicon material. For example, the semiconductor layer 105 may include amorphous silicon, polycrystalline silicon, or the like.

상기 제1 절연층(115)은 유전상수(dielectric constant)가 높은 재질을 포함할 수 있다. 예를 들어, 상기 제1 절연층(115)은 유전상수가 약 10 이상인 재질을 포함할 수 있다. 예를 들어, 상기 제1 절연층(115)은 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 알루미늄 산화물(Al2O3) 등을 포함할 수 있다. 실시예에 따라, 상기 제1 절연층(115)은 단일막 또는 다층막의 구조를 가질 수 있다. 예를 들어, 상기 제1 절연층(115)은 상기 높은 유전상수를 갖는 재질의 막을 적어도 하나 포함할 수 있다. 또는, 상기 제1 절연층(115)은 상기 높은 유전상수를 갖는 막과, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함하는 막이 적층된 다층막 구조를 가질 수 있다.The first insulating layer 115 may include a material having a high dielectric constant. For example, the first insulating layer 115 may include a material having a dielectric constant of about 10 or more. For example, the first insulating layer 115 may include zirconium oxide (ZrO2), hafnium oxide (HfO2), titanium oxide (TiO2), aluminum oxide (Al2O3), and the like. According to an embodiment, the first insulating layer 115 may have a structure of a single film or a multi-layer film. For example, the first insulating layer 115 may include at least one film made of a material having a high dielectric constant. Alternatively, the first insulating layer 115 may have a multi-layer film structure in which a film having the high dielectric constant and a film including silicon oxide (SiOx) or silicon nitride (SiNx) are stacked.

상기 제2 절연층(125)은 무기 재질을 포함할 수 있다. 예를 들어, 상기 제2 절연층(125)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 예를 들어, 상기 제2 절연층(125)은 실리콘 산질화물(SiON)을 포함할 수 있다.The second insulating layer 125 may include an inorganic material. For example, the second insulating layer 125 may include silicon oxide (SiOx) or silicon nitride (SiNx). For example, the second insulating layer 125 may include silicon oxynitride (SiON).

도 2c를 참조하면, 상기 제2 절연층(125) 상에 제1 두께부(108) 및 제2 두께부(109)를 갖는 제1 포토레지스트 패턴(107)을 형성한다. 상기 제1 두께부(108)의 두께(T1)는 상기 제2 두께부(109)의 두께(T2)보다 실질적으로 더 클 수 있다. 상기 제1 포토레지스트 패턴(107)은 노광된 부분이 현상액에 의해 제거되고, 차광된 부분이 잔류하는 포지티브형 포토레지스트 조성물을 포함할 수 있다. 다른 실시예에서, 상기 제1 포토레지스트 패턴(107)은 차광된 부분이 현상액에 의해 제거되고, 노광된 부분이 잔류하는 네거티브형 포토레지스트 조성물을 포함할 수 있다.Referring to FIG. 2C, a first photoresist pattern 107 having a first thickness portion 108 and a second thickness portion 109 is formed on the second insulating layer 125. The thickness T1 of the first thickness portion 108 may be substantially larger than the thickness T2 of the second thickness portion 109. The first photoresist pattern 107 may include a positive photoresist composition in which the exposed portion is removed by the developer and the shaded portion remains. In another embodiment, the first photoresist pattern 107 may include a negative photoresist composition in which the shaded portion is removed by the developer and the exposed portion remains.

도 2d를 참조하면, 상기 제1 포토레지스트 패턴(107)을 마스크로 이용하여 상기 제2 절연층(125), 제1 절연층(115) 및 반도체층(105)의 노출된 부분들을 제거한다. 상기 제2 절연층(125)의 노출된 부분이 제거되어, 중간 절연 패턴(127)이 형성된다. 상기 제1 절연층(115)의 노출된 부분이 제거되어, 제1 절연 패턴(120)이 형성된다. 상기 반도체층(105)의 노출된 부분이 제거되어, 반도체 패턴(110)이 형성된다. 상기 제1 절연 패턴(120)의 경계는 상기 반도체 패턴(110)의 경계와 실질적으로 일치할 수 있다.Referring to FIG. 2D, exposed portions of the second insulating layer 125, the first insulating layer 115, and the semiconductor layer 105 are removed using the first photoresist pattern 107 as a mask. The exposed portion of the second insulating layer 125 is removed to form an intermediate insulating pattern 127. The exposed portion of the first insulating layer 115 is removed to form the first insulating pattern 120. The exposed portion of the semiconductor layer 105 is removed to form the semiconductor pattern 110. The boundary of the first insulating pattern 120 may substantially coincide with the boundary of the semiconductor pattern 110.

도 2e를 참조하면, 상기 제1 포토레지스트 패턴(107)을 전체적으로 상기 제2 두께부(109)의 두께(T2)만큼 제거한다. 그에 따라, 상기 중간 절연 패턴(127) 상에는 제3 두께(T3)를 갖는 제2 포토레지스트 패턴(117)이 형성된다.Referring to FIG. 2E, the first photoresist pattern 107 is entirely removed by the thickness T2 of the second thickness portion 109. Accordingly, a second photoresist pattern 117 having a third thickness T3 is formed on the intermediate insulating pattern 127.

도 2f를 참조하면, 상기 제2 포토레지스트 패턴(117)을 마스크로 이용하여 상기 중간 절연 패턴(127)의 노출된 부분을 제거한다. 상기 중간 절연 패턴(127)의 노출된 부분이 제거되어, 제2 절연 패턴(130)이 형성된다. 상기 제2 절연 패턴(130)의 제1 단부의 경계는, 상기 제1 절연 패턴(120)의 제1 단부의 경계와 실질적으로 일치할 수 있다. 또한, 상기 제2 절연 패턴(130)의 제1 단부의 경계는, 상기 반도체 패턴(110)의 제1 단부의 경계와 실질적으로 일치할 수 있다. Referring to FIG. 2F, the exposed portion of the intermediate insulating pattern 127 is removed using the second photoresist pattern 117 as a mask. The exposed portion of the intermediate insulating pattern 127 is removed to form a second insulating pattern 130. The boundary of the first end of the second insulating pattern 130 may substantially coincide with the boundary of the first end of the first insulating pattern 120. In addition, the boundary of the first end of the second insulating pattern 130 may substantially coincide with the boundary of the first end of the semiconductor pattern 110.

도 2g를 참조하면, 상기 제2 포토레지스트 패턴(117)을 제거하고, 상기 제1 절연 패턴(120) 및 제2 절연 패턴(130) 상에 게이트 전극(140)을 형성한다. 상기 게이트 전극(140)의 일부는 상기 제1 절연 패턴(120)에 중첩할 수 있다. 상기 게이트 전극(140)의 다른 일부는 상기 제1 절연 패턴(120) 및 제2 절연 패턴(130) 모두에 중첩할 수 있다.Referring to FIG. 2G, the second photoresist pattern 117 is removed, and a gate electrode 140 is formed on the first insulating pattern 120 and the second insulating pattern 130. A portion of the gate electrode 140 may overlap the first insulating pattern 120. Other portions of the gate electrode 140 may overlap the first insulating pattern 120 and the second insulating pattern 130.

도 2h를 참조하면, 상기 게이트 전극(140)이 배치된 베이스 기판(100) 상에 무기 절연층(150)을 형성한다. 상기 무기 절연층(150)은 상기 제1 절연 패턴(120), 제2 절연 패턴(130) 및 게이트 전극(140)을 전체적으로 커버할 수 있다. 상기 무기 절연층(150)은, 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다.Referring to FIG. 2H, an inorganic insulating layer 150 is formed on the base substrate 100 on which the gate electrode 140 is disposed. The inorganic insulating layer 150 may cover the first insulating pattern 120, the second insulating pattern 130, and the gate electrode 140 as a whole. The inorganic insulating layer 150 may include, for example, silicon oxide (SiOx) or silicon nitride (SiNx).

도 2i 및 도 2j를 참조하면, 상기 무기 절연층(150), 제1 절연 패턴(120) 또는 제2 절연 패턴(130)을 관통하는 제1 콘택홀(CNT1) 및 제2 콘택홀(CNT2)을 형성하고, 상기 제1 콘택홀(CNT1) 및 제2 콘택홀(CNT2)을 통해 반도체 패턴(110)에 전기적으로 연결되는 드레인 전극(163) 및 소스 전극(161)을 형성한다. 상기 소스 전극(161) 및 드레인 전극(163)이 형성된 베이스 기판(100) 상에는 유기 절연층(175)을 형성한다. 상기 드레인 전극(163)은 상기 무기 절연층(150), 제2 절연 패턴(130) 및 제1 절연 패턴(120)을 관통하는 제1 콘택홀(CNT1)을 통해 상기 반도체 패턴(110)의 제1 단부에 전기적으로 연결된다. 상기 소스 전극(161)은 상기 무기 절연층(150) 및 제1 절연 패턴(120)을 관통하는 제2 콘택홀(CNT2)을 통해 상기 반도체 패턴(110)의 제2 단부에 전기적으로 연결된다. 드레인 전극(163)이 형성되는 제1 콘택홀(CNT1)의 두께는 소스 전극(161)이 형성되는 제2 콘택홀(CNT2)의 두께보다 실질적으로 더 크다.2i and 2j, the first contact hole CNT1 and the second contact hole CNT2 penetrating the inorganic insulating layer 150, the first insulating pattern 120, or the second insulating pattern 130. And a drain electrode 163 and a source electrode 161 that are electrically connected to the semiconductor pattern 110 through the first contact hole CNT1 and the second contact hole CNT2. The organic insulating layer 175 is formed on the base substrate 100 on which the source electrode 161 and the drain electrode 163 are formed. The drain electrode 163 is formed of the semiconductor pattern 110 through the first contact hole CNT1 penetrating the inorganic insulating layer 150, the second insulating pattern 130, and the first insulating pattern 120. It is electrically connected to one end. The source electrode 161 is electrically connected to the second end of the semiconductor pattern 110 through a second contact hole CNT2 penetrating the inorganic insulating layer 150 and the first insulating pattern 120. The thickness of the first contact hole CNT1 in which the drain electrode 163 is formed is substantially larger than the thickness of the second contact hole CNT2 in which the source electrode 161 is formed.

도 2k를 참조하면, 상기 유기 절연층(175)에 상기 드레인 전극(163)을 부분적으로 노출시키는 제3 콘택홀을 형성하고, 상기 제3 콘택홀을 통해 상기 드레인 전극(163)에 전기적으로 연결되는 제1 전극(181)을 형성한다. 예를 들어, 상기 제1 전극(181)은 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 아연 산화물(ZnOx) 또는 주석 산화물(SnOx)을 포함할 수 있다.Referring to FIG. 2K, a third contact hole partially exposing the drain electrode 163 is formed on the organic insulating layer 175 and is electrically connected to the drain electrode 163 through the third contact hole. The first electrode 181 is formed. For example, the first electrode 181 may include indium zinc oxide (IZO), indium tin oxide (ITO), zinc oxide (ZnOx), or tin oxide (SnOx).

도 2l을 참조하면, 상기 제1 전극(181)이 배치된 베이스 기판(100) 상에 화소 정의막(183), 중간층(185) 및 제2 전극(187)을 형성한다. 상기 중간층(185)은 순차적으로, 정공 주입층(hole injection layer; HIL), 정공 수송층(hole transfer layer; HTL), 유기 발광층(emission layer; EML), 전자 수송층(electron transfer layer; ETL) 및 전자 주입층(electron injection layer; EIL)을 포함할 수 있다. 상기 제2 전극(187)은 상기 제1 전극(181)과 실질적으로 동일한 재질을 포함할 수 있다.Referring to FIG. 2L, a pixel defining layer 183, an intermediate layer 185 and a second electrode 187 are formed on the base substrate 100 on which the first electrode 181 is disposed. The intermediate layer 185 is sequentially, a hole injection layer (HIL), a hole transport layer (HTL), an organic emission layer (EML), an electron transport layer (ETL) and electrons It may include an injection layer (electron injection layer; EIL). The second electrode 187 may include substantially the same material as the first electrode 181.

이와 같이, 본 실시예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시장치 및 이의 제조방법에 따르면, 반도체 패턴(110) 상에 상대적으로 높은 유전상수를 갖는 재질을 포함하는 제1 절연 패턴(120)이 배치됨으로써, 상기 반도체 패턴(110)을 포함하는 박막 트랜지스터(170)의 전기적 특성 산포가 개선될 수 있다.As described above, according to the thin film transistor substrate according to the present embodiment, a display device including the same, and a manufacturing method thereof, the first insulating pattern 120 including a material having a relatively high dielectric constant on the semiconductor pattern 110 is By being arranged, the distribution of electrical characteristics of the thin film transistor 170 including the semiconductor pattern 110 may be improved.

또한, 상기 박막 트랜지스터(170)의 드레인 영역에 제2 절연 패턴(130)이 더 배치되어, 드레인 영역의 콘택홀(CNT1)을 소스 영역의 콘택홀(CNT2)보다 깊게 형성함으로써, 짧은 채널 길이를 갖는 반도체 패턴(110)에서 발생할 수 있는 핫 캐리어(hot carrier)가 감소할 수 있고, 그에 따라, 박막 트랜지스터(170)의 신뢰도(reliability)가 향상될 수 있다.In addition, a second insulating pattern 130 is further disposed in the drain region of the thin film transistor 170 to form the drain hole contact hole CNT1 deeper than the source region contact hole CNT2, thereby forming a short channel length. Hot carriers that may occur in the semiconductor pattern 110 may be reduced, and accordingly, reliability of the thin film transistor 170 may be improved.

나아가, 하프톤 마스크를 이용한 포토레지스트 패턴을 이용하여 제2 절연 패턴(130)을 형성함으로써, 부가적인 마스크 개수 증가에 따른 박막 트랜지스터 기판(200)의 제조비용을 줄일 수 있다.Furthermore, by forming the second insulating pattern 130 using a photoresist pattern using a halftone mask, the manufacturing cost of the thin film transistor substrate 200 according to the additional number of masks can be reduced.

도 3은 본 발명의 다른 실시예에 따른 표시장치의 단면도이다.3 is a cross-sectional view of a display device according to another exemplary embodiment of the present invention.

도 3을 참조하면, 본 실시예에 따른 표시장치는, 반도체 패턴(110)이 형성된 베이스 기판(100) 상에 제1 절연층(115)이 전체적으로 형성되고, 제2 절연 패턴(130)의 경계와 상기 반도체 패턴(110)의 경계가 일치하지 않는 것을 제외하면, 도 1에 도시된 표시장치와 동일하다. 이하, 도 1과 동일한 구성요소는 간략히 설명하도록 한다.Referring to FIG. 3, in the display device according to the present exemplary embodiment, the first insulating layer 115 is formed on the base substrate 100 on which the semiconductor pattern 110 is formed, and the boundary of the second insulating pattern 130 is formed. It is the same as the display device illustrated in FIG. 1 except that the boundary between the and the semiconductor pattern 110 does not coincide. Hereinafter, the same components as in FIG. 1 will be briefly described.

본 실시예에 따른 표시장치는 박막 트랜지스터 기판(200) 및 상기 박막 트랜지스터 기판(200) 상에 배치되는 유기 발광 구조물(190)을 포함한다.The display device according to the present exemplary embodiment includes a thin film transistor substrate 200 and an organic light emitting structure 190 disposed on the thin film transistor substrate 200.

상기 박막 트랜지스터 기판(200)은 베이스 기판(100), 상기 베이스 기판(100) 상에 배치되는 박막 트랜지스터(170), 상기 박막 트랜지스터(170) 상에 배치되는 유기 절연층(175)을 포함한다. 상기 박막 트랜지스터(170)는 반도체 패턴(110), 제1 절연층(115), 제2 절연 패턴(130), 게이트 전극(140), 무기 절연층(150), 소스 전극(161) 및 드레인 전극(163)을 포함한다.The thin film transistor substrate 200 includes a base substrate 100, a thin film transistor 170 disposed on the base substrate 100, and an organic insulating layer 175 disposed on the thin film transistor 170. The thin film transistor 170 includes a semiconductor pattern 110, a first insulating layer 115, a second insulating pattern 130, a gate electrode 140, an inorganic insulating layer 150, a source electrode 161 and a drain electrode (163).

상기 베이스 기판(100)은 투명한 절연 물질을 포함한다. 또한, 상기 베이스 기판(100)은 연성을 갖는(flexible) 기판으로 형성될 수 있다. The base substrate 100 includes a transparent insulating material. Also, the base substrate 100 may be formed of a flexible substrate.

상기 반도체 패턴(110)은 상기 베이스 기판(100) 상에 형성된다. 상기 반도체 패턴(110)은 예를 들어, 비정질(amorphous) 실리콘 또는 다결정(polycrystalline) 실리콘 등을 포함할 수 있다.The semiconductor pattern 110 is formed on the base substrate 100. The semiconductor pattern 110 may include, for example, amorphous silicon or polycrystalline silicon.

상기 제1 절연층(115)은 상기 반도체 패턴(110) 상에 배치된다. 상기 제1 절연층(115)은 상기 반도체 패턴(110)이 배치된 베이스 기판(100) 상에 전체적으로 형성된다. 상기 제1 절연층(115)은 유전상수(dielectric constant)가 높은 재질을 포함할 수 있다. 예를 들어, 상기 제1 절연층(115)은 유전상수가 약 10 이상인 재질을 포함할 수 있다. 예를 들어, 상기 제1 절연층(115)은 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 알루미늄 산화물(Al2O3) 등을 포함할 수 있다. 실시예에 따라, 상기 제1 절연층(115)은 단일막 또는 다층막의 구조를 가질 수 있다. 예를 들어, 상기 제1 절연층(115)은 상기 높은 유전상수를 갖는 재질의 막을 적어도 하나 포함할 수 있다. 또는, 상기 제1 절연층(115)은 상기 높은 유전상수를 갖는 막과, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함하는 막이 적층된 다층막 구조를 가질 수 있다.The first insulating layer 115 is disposed on the semiconductor pattern 110. The first insulating layer 115 is formed entirely on the base substrate 100 on which the semiconductor pattern 110 is disposed. The first insulating layer 115 may include a material having a high dielectric constant. For example, the first insulating layer 115 may include a material having a dielectric constant of about 10 or more. For example, the first insulating layer 115 may include zirconium oxide (ZrO2), hafnium oxide (HfO2), titanium oxide (TiO2), aluminum oxide (Al2O3), and the like. According to an embodiment, the first insulating layer 115 may have a structure of a single film or a multi-layer film. For example, the first insulating layer 115 may include at least one film made of a material having a high dielectric constant. Alternatively, the first insulating layer 115 may have a multi-layer film structure in which a film having the high dielectric constant and a film including silicon oxide (SiOx) or silicon nitride (SiNx) are stacked.

이와 같이, 반도체 패턴(110) 상에 상대적으로 높은 유전상수를 갖는 재질을포함하는 제1 절연층(115)이 배치됨으로써, 상기 반도체 패턴(110)을 포함하는 박막 트랜지스터(170)의 전기적 특성 산포가 개선될 수 있다.As described above, the first insulating layer 115 including a material having a relatively high dielectric constant is disposed on the semiconductor pattern 110, thereby distributing the electrical properties of the thin film transistor 170 including the semiconductor pattern 110. Can be improved.

상기 제2 절연 패턴(130)은 상기 제1 절연층(115) 상에 배치된다. 상기 제2 절연 패턴(130)은 상기 반도체 패턴(110)의 제1 단부에 중첩한다. 상기 제2 절연 패턴(130)은 무기 재질을 포함할 수 있다. 예를 들어, 상기 제2 절연 패턴(130)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다.The second insulating pattern 130 is disposed on the first insulating layer 115. The second insulating pattern 130 overlaps the first end of the semiconductor pattern 110. The second insulating pattern 130 may include an inorganic material. For example, the second insulating pattern 130 may include silicon oxide (SiOx) or silicon nitride (SiNx).

상기 게이트 전극(140)은 상기 제2 절연 패턴(130)이 형성된 제1 절연층(115) 상에 배치된다. 상기 게이트 전극(140)의 일부는 상기 제1 절연층(115)에 중첩하고, 상기 게이트 전극(140)의 다른 일부는 상기 제1 절연층(115) 및 제2 절연 패턴(130) 모두에 중첩한다.The gate electrode 140 is disposed on the first insulating layer 115 on which the second insulating pattern 130 is formed. A portion of the gate electrode 140 overlaps the first insulating layer 115, and another portion of the gate electrode 140 overlaps both the first insulating layer 115 and the second insulating pattern 130. do.

상기 무기 절연층(150)은 게이트 전극(140)이 형성된 베이스 기판(100) 상에 배치된다. 상기 무기 절연층(150)은 상기 게이트 전극(140)을 커버한다.The inorganic insulating layer 150 is disposed on the base substrate 100 on which the gate electrode 140 is formed. The inorganic insulating layer 150 covers the gate electrode 140.

상기 소스 전극(161)은 상기 무기 절연층(150) 및 제1 절연층(115)에 형성된 제2 콘택홀(CNT2)을 통해 상기 반도체 패턴(110)에 전기적으로 연결되며, 데이터 신호를 인가받는다. The source electrode 161 is electrically connected to the semiconductor pattern 110 through a second contact hole CNT2 formed in the inorganic insulating layer 150 and the first insulating layer 115 and receives a data signal. .

상기 드레인 전극(163)은 상기 무기 절연층(150), 제2 절연 패턴(130) 및 제1 절연층(115)에 형성된 제1 콘택홀(CNT1)을 통해 상기 반도체 패턴(110)에 전기적으로 연결된다. 상기 드레인 전극(163)은 상기 소스 전극(161)과 실질적으로 동일한 재질을 포함할 수 있다. 본 실시예에서, 상기 제1 콘택홀(CNT1)의 두께는, 상기 제2 콘택홀(CNT2)의 두께보다 실질적으로 더 클 수 있다.The drain electrode 163 is electrically connected to the semiconductor pattern 110 through the first contact hole CNT1 formed in the inorganic insulating layer 150, the second insulating pattern 130, and the first insulating layer 115. Connected. The drain electrode 163 may include a material substantially the same as the source electrode 161. In this embodiment, the thickness of the first contact hole CNT1 may be substantially larger than the thickness of the second contact hole CNT2.

이와 같이, 상기 박막 트랜지스터(170)의 드레인 영역에 제2 절연 패턴(130)이 더 배치되어, 드레인 영역의 콘택홀(CNT1)을 소스 영역의 콘택홀(CNT2)보다 깊게 형성함으로써, 짧은 채널 길이를 갖는 반도체 패턴(110)에서 발생할 수 있는 핫 캐리어(hot carrier)가 감소할 수 있다. 그에 따라, 박막 트랜지스터(170)의 신뢰도(reliability)가 향상될 수 있다. As described above, a second insulating pattern 130 is further disposed in the drain region of the thin film transistor 170 to form the drain region contact hole CNT1 deeper than the source region contact hole CNT2, thereby short channel length. Hot carriers, which may occur in the semiconductor pattern 110 having, may be reduced. Accordingly, reliability of the thin film transistor 170 may be improved.

상기 유기 절연층(175)은 상기 소스 전극(161) 및 드레인 전극(163)이 형성된 베이스 기판(100) 상에 배치된다. 상기 유기 절연층(175)은 상기 소스 전극(161) 및 드레인 전극(163)을 커버하고, 실질적으로 평탄한 상면을 가질 수 있다.The organic insulating layer 175 is disposed on the base substrate 100 on which the source electrode 161 and the drain electrode 163 are formed. The organic insulating layer 175 may cover the source electrode 161 and the drain electrode 163 and may have a substantially flat top surface.

상기 유기 발광 구조물(190)은 제1 전극(181), 중간층(185) 및 제2 전극(187)을 포함한다. 상기 제1 전극(181)이 형성된 유기 절연층(175) 상에는 화소 정의막(183)이 더 배치될 수 있다.The organic light emitting structure 190 includes a first electrode 181, an intermediate layer 185 and a second electrode 187. A pixel defining layer 183 may be further disposed on the organic insulating layer 175 on which the first electrode 181 is formed.

상기 제1 전극(181)은 상기 유기 절연층(175)이 배치된 베이스 기판(100) 상에 형성되고, 상기 드레인 전극(163)에 전기적으로 연결된다. 상기 제1 전극(181)은 투명 전극 또는 반투명 전극을 포함할 수 있다. 예를 들어, 상기 제1 전극(181)은 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 아연 산화물(ZnOx) 또는 주석 산화물(SnOx)을 포함할 수 있다.The first electrode 181 is formed on the base substrate 100 on which the organic insulating layer 175 is disposed, and is electrically connected to the drain electrode 163. The first electrode 181 may include a transparent electrode or a translucent electrode. For example, the first electrode 181 may include indium zinc oxide (IZO), indium tin oxide (ITO), zinc oxide (ZnOx), or tin oxide (SnOx).

상기 화소 정의막(183)은 상기 제1 전극(181)이 배치된 유기 절연층(175) 상에 배치된다. 상기 화소 정의막(183)은 상기 제1 전극(181)의 양 단부에 부분적으로 중첩할 수 있다.The pixel defining layer 183 is disposed on the organic insulating layer 175 on which the first electrode 181 is disposed. The pixel defining layer 183 may partially overlap both ends of the first electrode 181.

상기 중간층(185)는 상기 제1 전극(181) 상에 배치된다. 상기 중간층(185)은 순차적으로, 정공 주입층(hole injection layer; HIL), 정공 수송층(hole transfer layer; HTL), 유기 발광층(emission layer; EML), 전자 수송층(electron transfer layer; ETL) 및 전자 주입층(electron injection layer; EIL)을 포함할 수 있다. 상기 정공 주입층(HIL) 및 정공 수송층(HTL)은 상기 제1 전극(181)으로부터 정공들을 제공받는다. 상기 전자 수송층(ETL) 및 전자 주입층(EIL)은 상기 제2 전극(187)으로부터 전자들을 제공받는다. 상기 제공된 각각의 정공들 및 전자들은 상기 유기 발광층(EML)에서 결합하여 소정의 파장을 갖는 광을 발생시킨다.The intermediate layer 185 is disposed on the first electrode 181. The intermediate layer 185 is sequentially, a hole injection layer (HIL), a hole transport layer (HTL), an organic emission layer (EML), an electron transport layer (ETL) and electrons It may include an injection layer (electron injection layer; EIL). The hole injection layer (HIL) and the hole transport layer (HTL) are provided with holes from the first electrode 181. The electron transport layer ETL and the electron injection layer EIL receive electrons from the second electrode 187. Each of the holes and electrons provided are combined in the organic light emitting layer (EML) to generate light having a predetermined wavelength.

상기 제2 전극(187)은 상기 중간층(185) 상에 배치된다. 상기 제2 전극(187)은 상기 화소 정의막(183)과 중첩할 수 있다. 상기 제2 전극(187)은 상기 제1 전극(181)과 실질적으로 동일한 재질을 포함할 수 있다.The second electrode 187 is disposed on the intermediate layer 185. The second electrode 187 may overlap the pixel defining layer 183. The second electrode 187 may include substantially the same material as the first electrode 181.

도 4a 내지 도 4h는 도 3의 표시장치의 제조방법을 도시한 단면도들이다.4A to 4H are cross-sectional views illustrating a method of manufacturing the display device of FIG. 3.

도 4a를 참조하면, 베이스 기판(100) 상에 반도체 패턴(110)을 형성한다. 상기 반도체 패턴(110)은 예를 들어, 비정질 실리콘 또는 다결정 실리콘을 포함할 수 있다.Referring to FIG. 4A, a semiconductor pattern 110 is formed on the base substrate 100. The semiconductor pattern 110 may include, for example, amorphous silicon or polycrystalline silicon.

도 4b를 참조하면, 상기 반도체 패턴(110)이 형성된 베이스 기판(100) 상에 제1 절연층(115)을 형성하고, 상기 제1 절연층(115) 상에 제2 절연 패턴(130)을 형성한다. 상기 제2 절연 패턴(130)은 상기 반도체 패턴(110)의 제1 단부와 중첩할 수 있다.Referring to FIG. 4B, a first insulating layer 115 is formed on a base substrate 100 on which the semiconductor pattern 110 is formed, and a second insulating pattern 130 is formed on the first insulating layer 115. To form. The second insulating pattern 130 may overlap the first end of the semiconductor pattern 110.

상기 제1 절연층(115)은 유전상수(dielectric constant)가 높은 재질을 포함할 수 있다. 예를 들어, 상기 제1 절연층(115)은 유전상수가 약 10 이상인 재질을 포함할 수 있다. 예를 들어, 상기 제1 절연층(115)은 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 알루미늄 산화물(Al2O3) 등을 포함할 수 있다.The first insulating layer 115 may include a material having a high dielectric constant. For example, the first insulating layer 115 may include a material having a dielectric constant of about 10 or more. For example, the first insulating layer 115 may include zirconium oxide (ZrO2), hafnium oxide (HfO2), titanium oxide (TiO2), aluminum oxide (Al2O3), and the like.

상기 제2 절연 패턴(130)은 무기 재질을 포함할 수 있다. 예를 들어, 상기 제2 절연 패턴(130)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다.The second insulating pattern 130 may include an inorganic material. For example, the second insulating pattern 130 may include silicon oxide (SiOx) or silicon nitride (SiNx).

도 4c 및 도 4d를 참조하면, 상기 제2 절연 패턴(130)이 형성된 베이스 기판(100) 상에 게이트 전극(140)을 형성하고, 상기 게이트 전극(140)을 커버하는 무기 절연층(150)을 형성한다. 상기 게이트 전극(140)의 일부는 상기 제1 절연층(115)에 중첩할 수 있다. 상기 게이트 전극(140)의 다른 일부는 상기 제1 절연층(115) 및 제2 절연 패턴(130) 모두에 중첩할 수 있다. 상기 무기 절연층(150)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다.4C and 4D, an inorganic insulating layer 150 forming a gate electrode 140 on the base substrate 100 on which the second insulating pattern 130 is formed, and covering the gate electrode 140 To form. A portion of the gate electrode 140 may overlap the first insulating layer 115. Other portions of the gate electrode 140 may overlap the first insulating layer 115 and the second insulating pattern 130. The inorganic insulating layer 150 may include, for example, silicon oxide (SiOx) or silicon nitride (SiNx).

도 4e 및 도 4f를 참조하면, 상기 무기 절연층(150), 제1 절연층(115) 또는 제2 절연 패턴(130)을 관통하는 제1 콘택홀(CNT1) 및 제2 콘택홀(CNT2)을 형성하고, 상기 제1 콘택홀(CNT1) 및 제2 콘택홀(CNT2)을 통해 반도체 패턴(110)에 전기적으로 연결되는 드레인 전극(163) 및 소스 전극(161)을 형성한다. 상기 소스 전극(161) 및 드레인 전극(163)이 형성된 베이스 기판(100) 상에는 유기 절연층(175)을 형성한다. 상기 드레인 전극(163)은 상기 무기 절연층(150), 제2 절연 패턴(130) 및 제1 절연층(115)을 관통하는 제1 콘택홀(CNT1)을 통해 상기 반도체 패턴(110)의 제1 단부에 전기적으로 연결된다. 상기 소스 전극(161)은 상기 무기 절연층(150) 및 제1 절연층(115)을 관통하는 제2 콘택홀(CNT2)을 통해 상기 반도체 패턴(110)의 제2 단부에 전기적으로 연결된다. 드레인 전극(163)이 형성되는 제1 콘택홀(CNT1)의 두께는 소스 전극(161)이 형성되는 제2 콘택홀(CNT2)의 두께보다 실질적으로 더 크다.4E and 4F, a first contact hole CNT1 and a second contact hole CNT2 penetrating the inorganic insulating layer 150, the first insulating layer 115, or the second insulating pattern 130. And a drain electrode 163 and a source electrode 161 that are electrically connected to the semiconductor pattern 110 through the first contact hole CNT1 and the second contact hole CNT2. The organic insulating layer 175 is formed on the base substrate 100 on which the source electrode 161 and the drain electrode 163 are formed. The drain electrode 163 is formed of the semiconductor pattern 110 through the first contact hole CNT1 passing through the inorganic insulating layer 150, the second insulating pattern 130, and the first insulating layer 115. It is electrically connected to one end. The source electrode 161 is electrically connected to the second end of the semiconductor pattern 110 through a second contact hole CNT2 penetrating the inorganic insulating layer 150 and the first insulating layer 115. The thickness of the first contact hole CNT1 in which the drain electrode 163 is formed is substantially larger than the thickness of the second contact hole CNT2 in which the source electrode 161 is formed.

도 4g를 참조하면, 상기 유기 절연층(175)에 상기 드레인 전극(163)을 부분적으로 노출시키는 제3 콘택홀을 형성하고, 상기 제3 콘택홀을 통해 상기 드레인 전극(163)에 전기적으로 연결되는 제1 전극(181)을 형성한다. 예를 들어, 상기 제1 전극(181)은 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 아연 산화물(ZnOx) 또는 주석 산화물(SnOx)을 포함할 수 있다.Referring to FIG. 4G, a third contact hole partially exposing the drain electrode 163 is formed on the organic insulating layer 175 and is electrically connected to the drain electrode 163 through the third contact hole. The first electrode 181 is formed. For example, the first electrode 181 may include indium zinc oxide (IZO), indium tin oxide (ITO), zinc oxide (ZnOx), or tin oxide (SnOx).

도 4h을 참조하면, 상기 제1 전극(181)이 배치된 베이스 기판(100) 상에 화소 정의막(183), 중간층(185) 및 제2 전극(187)을 형성한다. 상기 중간층(185)은 순차적으로, 정공 주입층(hole injection layer; HIL), 정공 수송층(hole transfer layer; HTL), 유기 발광층(emission layer; EML), 전자 수송층(electron transfer layer; ETL) 및 전자 주입층(electron injection layer; EIL)을 포함할 수 있다. 상기 제2 전극(187)은 상기 제1 전극(181)과 실질적으로 동일한 재질을 포함할 수 있다.Referring to FIG. 4H, a pixel defining layer 183, an intermediate layer 185 and a second electrode 187 are formed on the base substrate 100 on which the first electrode 181 is disposed. The intermediate layer 185 is sequentially, a hole injection layer (HIL), a hole transport layer (HTL), an organic emission layer (EML), an electron transport layer (ETL) and electrons It may include an injection layer (electron injection layer; EIL). The second electrode 187 may include a material substantially the same as the first electrode 181.

이와 같이, 본 실시예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시장치 및 이의 제조방법에 따르면, 반도체 패턴(110) 상에 상대적으로 높은 유전상수를 갖는 재질을 포함하는 제1 절연층(115)이 배치됨으로써, 상기 반도체 패턴(110)을 포함하는 박막 트랜지스터(170)의 전기적 특성 산포가 개선될 수 있다.As described above, according to the thin film transistor substrate according to the present embodiment, a display device including the same, and a method of manufacturing the same, the first insulating layer 115 including a material having a relatively high dielectric constant on the semiconductor pattern 110 is By being disposed, the distribution of electrical characteristics of the thin film transistor 170 including the semiconductor pattern 110 may be improved.

또한, 상기 박막 트랜지스터(170)의 드레인 영역에 제2 절연 패턴(130)이 더 배치되어, 드레인 영역의 콘택홀(CNT1)을 소스 영역의 콘택홀(CNT2)보다 깊게 형성함으로써, 짧은 채널 길이를 갖는 반도체 패턴(110)에서 발생할 수 있는 핫 캐리어(hot carrier)가 감소할 수 있고, 그에 따라, 박막 트랜지스터(170)의 신뢰도(reliability)가 향상될 수 있다.In addition, a second insulating pattern 130 is further disposed in the drain region of the thin film transistor 170 to form the drain hole contact hole CNT1 deeper than the source region contact hole CNT2, thereby forming a short channel length. Hot carriers that may occur in the semiconductor pattern 110 may be reduced, and accordingly, reliability of the thin film transistor 170 may be improved.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described with reference to the above embodiments, those skilled in the art understand that various modifications and changes can be made to the present invention without departing from the spirit and scope of the present invention as set forth in the claims below. Will be able to.

100: 베이스 기판 105: 반도체층
107: 제1 포토레지스트 패턴 108: 제1 두께부
109: 제2 두께부 110: 반도체 패턴
115: 제1 절연층 117: 제2 포토레지스트 패턴
120: 제1 절연 패턴 125: 제2 절연층
127: 중간 절연 패턴 130: 제2 절연 패턴
140: 게이트 전극 150: 무기 절연층
161: 소스 전극 163: 드레인 전극
170: 박막 트랜지스터 175: 유기 절연층
181: 제1 전극 183: 화소 정의막
185: 중간층 187: 제2 전극
190: 유기 발광 구조물 200: 박막 트랜지스터 기판
CNT1: 제1 콘택홀 CNT2: 제2 콘택홀100: base substrate 105: semiconductor layer
107: first photoresist pattern 108: first thickness portion
109: second thickness portion 110: semiconductor pattern
115: first insulating layer 117: second photoresist pattern
120: first insulating pattern 125: second insulating layer
127: intermediate insulation pattern 130: second insulation pattern
140: gate electrode 150: inorganic insulating layer
161: source electrode 163: drain electrode
170: thin film transistor 175: organic insulating layer
181: first electrode 183: pixel defining layer
185: intermediate layer 187: second electrode
190: organic light emitting structure 200: thin film transistor substrate
CNT1: First contact hole CNT2: Second contact hole

Claims (2)

박막 트랜지스터 기판; 및
상기 박막 트랜지스터 기판 상에 배치되는 유기 발광 구조물을 포함하고,
상기 박막 트랜지스터 기판은,
베이스 기판 상에 배치되는 반도체 패턴;
상기 반도체 패턴 상에 배치되고, 유전상수가 10 이상인 제1 절연 패턴;
상기 제1 절연 패턴 상에 배치되어, 상기 반도체 패턴의 제1 단부에만 중첩하며, 유전상수가 10 미만인 제2 절연 패턴;
상기 제1 절연 패턴 및 상기 제2 절연 패턴 상에 배치되어, 상기 제1 절연 패턴 및 상기 제2 절연 패턴에 각각 중첩하며, 상기 제1 절연 패턴 및 상기 제2 절연 패턴에 각각 직접적으로 접촉하는 게이트 전극;
상기 게이트 전극을 커버하는 무기 절연층;
상기 무기 절연층 상에 배치되고, 상기 박막 트랜지스터의 상기 제1 단부에 중첩하는 드레인 전극; 및
상기 무기 절연층 상에 배치되고, 상기 박막 트랜지스터의 제2 단부에 중첩하는 소스 전극을 포함하고,
상기 유기 발광 구조물은,
서로 대향하는 한 쌍의 전극들; 및
상기 전극들 사이에 배치되는 유기 발광층을 포함하며,
상기 드레인 전극은 상기 무기 절연층, 상기 제2 절연 패턴 및 상기 제1 절연 패턴을 관통하는 제1 콘택홀을 통해 상기 박막 트랜지스터에 전기적으로 연결되고,
상기 소스 전극은 상기 무기 절연층 및 상기 제1 절연 패턴을 관통하는 제2 콘택홀을 통해 상기 박막 트랜지스터에 전기적으로 연결되며,
상기 제1 콘택홀의 두께는 상기 제2 콘택홀의 두께보다 크고,
상기 제1 절연 패턴의 경계가 상기 반도체 패턴의 경계와 일치하며, 상기 제2 절연 패턴의 제1 단부의 경계가 상기 반도체 패턴의 상기 제1 단부의 경계와 일치하는 것을 특징으로 하는 표시장치.A thin film transistor substrate; And
And an organic light emitting structure disposed on the thin film transistor substrate,
The thin film transistor substrate,
A semiconductor pattern disposed on the base substrate;
A first insulating pattern disposed on the semiconductor pattern and having a dielectric constant of 10 or more;
A second insulating pattern disposed on the first insulating pattern, overlapping only the first end of the semiconductor pattern, and having a dielectric constant less than 10;
Gates disposed on the first insulating pattern and the second insulating pattern, overlapping the first insulating pattern and the second insulating pattern, and respectively directly contacting the first insulating pattern and the second insulating pattern. electrode;
An inorganic insulating layer covering the gate electrode;
A drain electrode disposed on the inorganic insulating layer and overlapping the first end of the thin film transistor; And
A source electrode disposed on the inorganic insulating layer and overlapping a second end of the thin film transistor,
The organic light emitting structure,
A pair of electrodes facing each other; And
And an organic light emitting layer disposed between the electrodes,
The drain electrode is electrically connected to the thin film transistor through a first contact hole penetrating the inorganic insulating layer, the second insulating pattern, and the first insulating pattern,
The source electrode is electrically connected to the thin film transistor through a second contact hole penetrating the inorganic insulating layer and the first insulating pattern,
The thickness of the first contact hole is greater than the thickness of the second contact hole,
The display device according to claim 1, wherein a boundary of the first insulating pattern coincides with a boundary of the semiconductor pattern, and a boundary of a first end of the second insulating pattern coincides with a boundary of the first end of the semiconductor pattern. 박막 트랜지스터 기판; 및
상기 박막 트랜지스터 기판 상에 배치되는 유기 발광 구조물을 포함하고,
상기 박막 트랜지스터 기판은,
베이스 기판 상에 배치되는 반도체 패턴;
상기 반도체 패턴 상에 배치되고, 유전상수가 10 이상인 제1 절연 패턴;
상기 제1 절연 패턴 상에 배치되어, 상기 반도체 패턴의 제1 단부에만 중첩하며, 유전상수가 10 미만인 제2 절연 패턴;
상기 제1 절연 패턴 및 상기 제2 절연 패턴 상에 배치되어, 상기 제1 절연 패턴 및 상기 제2 절연 패턴에 각각 중첩하며, 상기 제1 절연 패턴 및 상기 제2 절연 패턴에 각각 직접적으로 접촉하는 게이트 전극;
상기 게이트 전극을 커버하는 무기 절연층;
상기 무기 절연층 상에 배치되고, 상기 박막 트랜지스터의 상기 제1 단부에 중첩하는 드레인 전극; 및
상기 무기 절연층 상에 배치되고, 상기 박막 트랜지스터의 제2 단부에 중첩하는 소스 전극을 포함하고,
상기 유기 발광 구조물은,
서로 대향하는 한 쌍의 전극들; 및
상기 전극들 사이에 배치되는 유기 발광층을 포함하며,
상기 드레인 전극은 상기 무기 절연층, 상기 제2 절연 패턴 및 상기 제1 절연 패턴을 관통하는 제1 콘택홀을 통해 상기 박막 트랜지스터에 전기적으로 연결되고,
상기 소스 전극은 상기 무기 절연층 및 상기 제1 절연 패턴을 관통하는 제2 콘택홀을 통해 상기 박막 트랜지스터에 전기적으로 연결되며,
상기 제1 콘택홀의 두께는 상기 제2 콘택홀의 두께보다 크고,
상기 제1 절연 패턴은 상기 반도체 패턴이 배치된 기판을 전체적으로 커버하는 것을 특징으로 하는 표시장치.A thin film transistor substrate; And
And an organic light emitting structure disposed on the thin film transistor substrate,
The thin film transistor substrate,
A semiconductor pattern disposed on the base substrate;
A first insulating pattern disposed on the semiconductor pattern and having a dielectric constant of 10 or more;
A second insulating pattern disposed on the first insulating pattern, overlapping only the first end of the semiconductor pattern, and having a dielectric constant less than 10;
Gates disposed on the first insulating pattern and the second insulating pattern, overlapping the first insulating pattern and the second insulating pattern, and respectively directly contacting the first insulating pattern and the second insulating pattern. electrode;
An inorganic insulating layer covering the gate electrode;
A drain electrode disposed on the inorganic insulating layer and overlapping the first end of the thin film transistor; And
A source electrode disposed on the inorganic insulating layer and overlapping a second end of the thin film transistor,
The organic light emitting structure,
A pair of electrodes facing each other; And
And an organic light emitting layer disposed between the electrodes,
The drain electrode is electrically connected to the thin film transistor through a first contact hole penetrating the inorganic insulating layer, the second insulating pattern, and the first insulating pattern,
The source electrode is electrically connected to the thin film transistor through a second contact hole penetrating the inorganic insulating layer and the first insulating pattern,
The thickness of the first contact hole is greater than the thickness of the second contact hole,
The first insulating pattern covers the substrate on which the semiconductor pattern is disposed.
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