KR20200048931A - Resistance memory device including two dimensional materials - Google Patents
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Abstract
Description
본원은 2 차원 소재를 포함하는 저항 메모리 소자에 관한 것이다.The present application relates to a resistive memory device including a two-dimensional material.
휘발성 메모리(volatile memories)는 고밀도 집적을 추구하고 있으나, 그 기술적 한계에 다다르고 있다. 이에, 기존의 휘발성 메모리를 대체하기 위한 새로운 메모리들의 연구가 활발히 진행되고 있다. 휘발성 메모리와 달리, 비휘발성 메모리는 정보 저장을 위해 전하(charge)의 저장을 기본 원리로 하지 않기 때문에, 학계나 업계 모두에게 큰 관심 대상이 되고 있다. Volatile memories are pursuing high-density integration, but they are reaching their technical limits. Accordingly, research into new memories to replace the existing volatile memory is actively being conducted. Unlike volatile memory, non-volatile memory is of great interest to both academia and the industry because it does not use charge as a basic principle for storing information.
차세대 메모리로 유력하게 대두되고 있는 비휘발성 메모리는 PRAM(phase change RAM), NFGM(nanofloating gate memory), RRAM(resistive RAM), PoRAM(polymer RAM), MRAM(magnetic RAM), 분자전자 소자 등이 있는데, 그 중 RRAM(저항 메모리)은 타 소자에 비해 쉬운 제작공정과 빠른 스위칭 속도, 뛰어난 내구성으로 인해 차세대 비휘발성 메모리로서 가장 많은 주목을 받고 있다.Non-volatile memory that has emerged as the next-generation memory is PRAM (phase change RAM), nanofloating gate memory (NFGM), resistive RAM (RRAM), polymer RAM (PoRAM), magnetic RAM (MRAM), and molecular electronic devices. , Among them, RRAM (resistive memory) has received the most attention as a next-generation non-volatile memory due to its easy manufacturing process, fast switching speed, and excellent durability compared to other devices.
RRAM은 2 개의 어세스 라인(access line) 만으로 소자를 구현할 수 있어, 소자의 집적도를 최대화할 수 있는 크로스바 구조 구현이 가능하다는 장점이 있다. 그러나, 상기 크로스바 구조에서는 하나의 어세스 라인에 여러 셀이 연결되고, 이로 인해 누설 전류가 발생하게 된다. 이러한 누설 전류를 해결하기 위해 트랜지스터를 연결할 경우, RRAM의 장점을 잃기 때문에, RRAM에서의 누설 전류를 해결하는 문제는 매우 중요하다.The RRAM has an advantage in that it is possible to implement a device with only two access lines, so that a crossbar structure capable of maximizing the integration of the device can be implemented. However, in the crossbar structure, several cells are connected to one access line, which causes leakage current. The problem of solving the leakage current in RRAM is very important because when connecting transistors to solve such leakage current, the advantage of RRAM is lost.
이러한 문제를 해결하기 위해서는, 전류점멸비(on/off ratio)가 큰 물질로 이루어진 소자가 필요하고, 이러한 역할을 수행하는 소자를 선택 소자라고 한다. 그러나, 종래의 선택 소자는 1010 에 이르는 집적소자 구동에 필요한 전류점멸비(on/off ratio)를 안정적으로 구현하는 것이 어려웠다. In order to solve this problem, a device made of a material having a large on / off ratio is required, and a device that performs this role is called a selection device. However, it has been difficult for a conventional selection device to stably implement an on / off ratio required for driving an integrated device up to 10 10 .
본원의 배경이 되는 기술인 한국 공개특허공보 제 10-2017-0014966 호는 2D 적층형 복합구조 쌍안정성 비휘발성 메모리 소자 및 그 제작 방법에 관한 것이다. 그러나 상기 특허에서 구현된 비휘발성 메모리 소자는 전류-전압 그래프는 본원에 따른 저항 메모리 소자와 달리 전압에 따른 전류 변화가 급격하여 누설 전류의 영향이 클 수 있다.Korean Patent Application Publication No. 10-2017-0014966, which is the background technology of the present application, relates to a 2D stacked composite structure bistable nonvolatile memory device and a method of manufacturing the same. However, in the non-volatile memory device implemented in the patent, the current-voltage graph may have a large change in current according to voltage, unlike the resistive memory device according to the present application, and thus the influence of leakage current may be large.
본원은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 2 차원 소재를 포함하는 저항 메모리 소자를 제공하는 것을 목적으로 한다.The present application is to solve the problems of the prior art described above, an object of the present invention to provide a resistance memory device including a two-dimensional material.
또한, 본원은 상기 저항 메모리 소자를 포함한 저항 메모리 집적 소자를 제공하는 것을 목적으로 한다.In addition, an object of the present invention is to provide a resistive memory integrated device including the resistive memory device.
다만, 본원의 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.However, the technical problems to be achieved by the embodiments of the present application are not limited to the technical problems as described above, and other technical problems may exist.
상기한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본원의 제 1 측면은, 제 1 전극, 상기 제 1 전극 상에 형성된 2 차원 절연층, 상기 2 차원 절연층 상에 형성된 그래핀층, 상기 그래핀층 상에 형성된 2 차원 반도체층, 및 상기 2 차원 반도체층 상에 형성된 제 2 전극을 포함하고, 상기 2 차원 절연층의 절연 내력(dielectric strength)은 5 MV/cm 이상인 것인, 저항 메모리 소자를 제공한다.As a technical means for achieving the above technical problem, the first aspect of the present application is a first electrode, a two-dimensional insulating layer formed on the first electrode, a graphene layer formed on the two-dimensional insulating layer, and on the graphene layer It provides a two-dimensional semiconductor layer formed on, and a second electrode formed on the two-dimensional semiconductor layer, the dielectric strength of the two-dimensional insulating layer (dielectric strength) is 5 MV / cm or more, provides a resistance memory device .
본원의 일 구현예에 따르면 상기 2 차원 절연층 및 상기 그래핀층은 선택 소자의 기능을 수행할 수 있으나, 이에 제한되는 것은 아니다.According to the exemplary embodiment of the present application, the 2D insulating layer and the graphene layer may function as a selection device, but are not limited thereto.
본원의 일 구현예에 따르면 상기 2 차원 절연층 및 상기 그래핀층은 전류점멸비(on/off ratio)가 1010 이상인 선택 소자의 기능을 수행하는 것이나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the two-dimensional insulating layer and the graphene layer perform a function of a selection device having an on / off ratio of 10 10 or more, but are not limited thereto.
본원의 일 구현예에 따르면 상기 2 차원 절연층의 두께는 5 nm 내지 30 nm 일 수 있으나, 이에 제한되는 것은 아니다.According to the exemplary embodiment of the present application, the thickness of the 2D insulating layer may be 5 nm to 30 nm, but is not limited thereto.
본원의 일 구현예에 따르면 상기 2 차원 절연층은 육방정 보론 나이트라이드(hBN), 전이금속 칼코겐 화합물, Ca(OH)2, Mg(OH)2, SiO2, HfO2, Al2O3 및 이들의 조합들로 이루어진 군에서 선택된 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the two-dimensional insulating layer is hexagonal boron nitride (hBN), a transition metal chalcogenide compound, Ca (OH) 2 , Mg (OH) 2 , SiO 2 , HfO 2 , Al 2 O 3 And combinations thereof, but is not limited thereto.
본원의 일 구현예에 따르면 상기 2 차원 절연층은 2 차원 hBN 물질이 적층되어 형성된 것일 수 있으나, 이에 제한되는 것은 아니다.According to the exemplary embodiment of the present application, the 2D insulating layer may be formed by stacking 2D hBN materials, but is not limited thereto.
본원의 일 구현예에 따르면 상기 전이금속 칼코겐화합물은, MoS2, MnO2, MoO3, MoSe2, MoTe2, WS2, WSe2 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the transition metal chalcogenide compound may include a material selected from the group consisting of MoS 2 , MnO 2 , MoO 3 , MoSe 2 , MoTe 2 , WS 2 , WSe 2 and combinations thereof. However, it is not limited thereto.
본원의 일 구현예에 따르면 상기 그래핀층 및 상기 2 차원 반도체층은 비휘발성 메모리 소자의 기능을 수행할 수 있으나, 이에 제한되는 것은 아니다.According to the exemplary embodiment of the present application, the graphene layer and the 2D semiconductor layer may perform a function of a nonvolatile memory device, but are not limited thereto.
본원의 일 구현예에 따르면 상기 저항 메모리 소자의 상기 2 차원 반도체층은 내부의 공공 결함 이동(vacancy defects migration)에 의해 비휘발성 메모리 소자 기능을 수행하는 것일 수 있으나, 이에 제한되는 것은 아니다.According to the exemplary embodiment of the present application, the 2D semiconductor layer of the resistive memory device may be a non-volatile memory device function by vacancy defect migration therein, but is not limited thereto.
본원의 일 구현예에 따르면 상기 2 차원 반도체층의 두께는 5 nm 이하일 수 있으나, 이에 제한되는 것은 아니다.According to the exemplary embodiment of the present application, the thickness of the 2D semiconductor layer may be 5 nm or less, but is not limited thereto.
본원의 일 구현예에 따르면 상기 2 차원 반도체층은 육방정 보론 나이트라이드(hBN), 전이금속 칼코겐 화합물, Ca(OH)2, Mg(OH)2, SiO2, HfO2, Al2O3 및 이들의 조합들로 이루어진 군에서 선택된 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the 2D semiconductor layer is hexagonal boron nitride (hBN), a transition metal chalcogenide compound, Ca (OH) 2 , Mg (OH) 2 , SiO 2 , HfO 2 , Al 2 O 3 And combinations thereof, but is not limited thereto.
본원의 일 구현예에 따르면 상기 2 차원 반도체층은 2 차원 육방정 보론 나이트라이드(hBN) 물질이 적층되어 형성된 것일 수 있으나, 이에 제한되는 것은 아니다.According to the exemplary embodiment of the present application, the 2D semiconductor layer may be formed by stacking 2D hexagonal boron nitride (hBN) materials, but is not limited thereto.
본원의 일 구현예에 따르면 상기 전이금속 칼코겐화합물은, MoS2, MnO2, MoO3, MoSe2, MoTe2, WS2, WSe2 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the transition metal chalcogenide compound may include a material selected from the group consisting of MoS 2 , MnO 2 , MoO 3 , MoSe 2 , MoTe 2 , WS 2 , WSe 2 and combinations thereof. However, it is not limited thereto.
본원의 일 구현예에 따르면 상기 그래핀층은 그래핀, 그래핀 옥사이드, 환원된 그래핀 옥사이드 및 이들의 조합들로 이루어진 군에서 선택된 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the graphene layer may be selected from the group consisting of graphene, graphene oxide, reduced graphene oxide, and combinations thereof, but is not limited thereto.
본원의 일 구현예에 따르면 상기 제 1 전극 및 상기 제 2 전극은 각각 독립적으로 금, 은, 백금, 티타늄, 니켈, 철, 코발트, 구리, 크롬, 알루미늄, 팔라듐 및 이들의 조합들로 이루어진 군에서 선택된 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the first electrode and the second electrode are each independently from the group consisting of gold, silver, platinum, titanium, nickel, iron, cobalt, copper, chromium, aluminum, palladium, and combinations thereof. It may be selected, but is not limited thereto.
본원의 제 2 측면은 본원의 제 1 측면에 따른 상기 저항 메모리 소자를 포함하는, 저항 메모리 집적 소자를 제공한다.A second aspect of the present application provides a resistive memory integrated device comprising the resistive memory device according to the first aspect of the present application.
상술한 과제 해결 수단은 단지 예시적인 것으로서, 본원을 제한하려는 의도로 해석되지 않아야 한다. 상술한 예시적인 실시예 외에도, 도면 및 발명의 상세한 설명에 추가적인 실시예가 존재할 수 있다.The above-described problem solving means are merely exemplary and should not be construed as limiting the present application. In addition to the exemplary embodiments described above, additional embodiments may exist in the drawings and detailed description of the invention.
전술한 본원의 과제 해결 수단에 의하면, 본원에 따른 저항 메모리 소자는 2 차원 절연층을 활용하여, 전류점멸비(on/off ratio)가 1010 이상의 특성을 가질 수 있다. According to the above-described problem solving means of the present application, the resistance memory device according to the present application utilizes a two-dimensional insulating layer, and the current blink ratio (on / off ratio) is 10 10 It can have the above characteristics.
또한, 본원에 따른 저항 메모리 소자는 선택 소자 및 메모리 소자를 한번에 구현하는 자기 선택 소자(self-selective cell type)의 특성을 가질 수 있다.In addition, the resistance memory device according to the present application may have characteristics of a selection device and a self-selective cell type that implements the memory device at one time.
본원에 따른 저항 메모리 소자는 전류점멸비가 커서 누설전류(leakage current)가 줄어들고, 이는 상기 저항 메모리 소자의 소비 전력 감소로 이어질 수 있다.The resistance memory device according to the present application has a large current blink ratio, thereby reducing a leakage current, which may lead to a reduction in power consumption of the resistance memory device.
더욱이, 본원에 따른 저항 메모리 소자는 인가하는 전압 변화에 따른 전류의 변화가 1010 에 이르기 때문에, 반응 속도가 빨라 차세대 저항 메모리 소자로 활용될 수 있다.Moreover, the resistance memory device according to the present application can be utilized as a next-generation resistance memory device because the change in current according to the voltage change applied reaches 10 10 , so the reaction speed is fast.
추가적으로, 본원에 따른 저항 메모리 소자는 2 차원 소재를 활용하여, 수직 적층 구조 등 다양한 방법의 고밀도 집적 방법이 허용된다. Additionally, the resistive memory device according to the present application utilizes a two-dimensional material, and a high-density integration method of various methods such as a vertical stacked structure is allowed.
또한, 본원에 따른 저항 메모리 소자는 10-14 A에 이르는 낮은 꺼짐 전류(off current)를 갖기 때문에, 1 테라비트(Terabit), 즉 1012 비트의 집적도를 가질 수 있다.In addition, since the resistive memory device according to the present application has a low off current of 10 -14 A, it can have an integration level of 1 terabit, that is, 10 12 bits.
다만, 본원에서 얻을 수 있는 효과는 상기된 바와 같은 효과들로 한정되지 않으며, 또 다른 효과들이 존재할 수 있다. However, the effects obtainable herein are not limited to the above-described effects, and other effects may exist.
도 1 은 본원의 일 구현예에 따른 저항 메모리 소자의 모식도이다.
도 2 는 본원의 일 구현예에 따른 저항 메모리 집적 소자의 모식도이다.
도 3 은 본원의 일 구현예에 따른 저항 메모리 집적 소자에서 전류가 흐르는 경로를 나타낸 것이다.
도 4 는 본원의 일 실시예에 따른 저항 메모리 소자의 전자투과현미경의 단면도이다.
도 5 는 본원의 일 실시예에 따른 저항 메모리 소자의 투시도 (top view)이다.
도 6 은 본원의 일 실시예에 따른 저항 메모리 소자의 hBN 의 라만 분광법 매핑(mapping) 분석 결과이다.
도 7 은 본원의 일 실시예에 따른 저항 메모리 소자의 그래핀층의 라만 분광법 매핑(mapping) 분석결과이다.
도 8 은 본원의 일 실시예에 따른 저항 메모리 소자의 전류-전압 그래프이다.
도 9 는 본원의 일 실시예에 따른 저항 메모리 소자의 시간에 따른 켜짐/꺼짐 상태(on/off state)의 안정성을 나타낸 그래프이다.
도 10 은 본원의 일 실시예에 따른 저항 메모리 소자의 온도에 따른 켜짐/꺼짐 상태(on/off state)의 안정성을 나타낸 그래프이다.
도 11 은 본원의 일 실시예에 따른 저항 메모리 소자를 활용하여 데이터를 입력하여 측정된 결과를 나타낸 것이다.
도 12 는 본원의 일 구현예에 따른 메모리 소자, 선택 소자 및 메모리 소자 및 선택 소자를 결합한 소자의 전류-전압 그래프이다.
도 13 는 본원의 일 실시예에 따른 저항 메모리 소자에 전압을 인가하기 전의 EDS 분석 결과이다.
도 14 는 본원의 일 실시예에 따른 저항 메모리 소자에 전압을 인가한 후 전압을 0 V로(off state) 설정했을 때의 EDS 분석 결과이다.
도 15 는 본원의 일 실시예에 따른 저항 메모리 집적 소자의 집적도를 나타낸 그래프이다.1 is a schematic diagram of a resistance memory device according to an embodiment of the present application.
2 is a schematic diagram of a resistive memory integrated device according to an embodiment of the present application.
3 illustrates a path through which current flows in a resistive memory integrated device according to an embodiment of the present application.
4 is a cross-sectional view of an electron transmission microscope of a resistance memory device according to an embodiment of the present application.
5 is a top view of a resistive memory device according to an embodiment of the present application.
6 is a Raman spectroscopy mapping analysis result of hBN of a resistance memory device according to an embodiment of the present application.
7 is a Raman spectroscopy mapping analysis result of a graphene layer of a resistance memory device according to an embodiment of the present application.
8 is a current-voltage graph of a resistive memory device according to an embodiment of the present application.
9 is a graph showing stability of an on / off state over time of a resistive memory device according to an embodiment of the present disclosure.
10 is a graph illustrating stability of an on / off state according to a temperature of a resistance memory device according to an embodiment of the present application.
11 shows a result measured by inputting data using a resistance memory device according to an embodiment of the present application.
12 is a current-voltage graph of a memory device, a selection device, and a device combining a memory device and a selection device according to an embodiment of the present application.
13 is a result of EDS analysis before applying a voltage to a resistance memory device according to an embodiment of the present application.
14 is a result of EDS analysis when a voltage is set to 0 V (off state) after a voltage is applied to a resistance memory device according to an embodiment of the present application.
15 is a graph illustrating the degree of integration of a resistive memory integrated device according to an embodiment of the present application.
아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. Hereinafter, embodiments of the present application will be described in detail with reference to the accompanying drawings so that those skilled in the art to which the present application pertains may easily practice.
그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.However, the present application may be implemented in various different forms and is not limited to the embodiments described herein. In addition, in order to clearly describe the present application in the drawings, parts irrelevant to the description are omitted, and like reference numerals are assigned to similar parts throughout the specification.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우 뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다 Throughout this specification, when a part is "connected" to another part, this includes not only "directly connected" but also "electrically connected" with another element in between. do
본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에", "상부에", "상단에", "하에", "하부에", "하단에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.Throughout the present specification, when a member is positioned on another member “on”, “on the top”, “top”, “bottom”, “bottom”, “bottom”, this means that one member is attached to another member. This includes cases where there is another member between the two members as well as when in contact.
본원 명세서 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.Throughout this specification, when a part “includes” a certain component, it means that the component may further include other components, not to exclude other components, unless otherwise stated.
본 명세서에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 또한, 본원 명세서 전체에서, "~ 하는 단계" 또는 "~의 단계"는 "~를 위한 단계"를 의미하지 않는다. As used herein, the terms “about”, “substantially”, and the like are used in or near the numerical values when manufacturing and material tolerances unique to the stated meanings are presented, to aid understanding of the present application Hazards are used to prevent unreasonable abuse by unscrupulous infringers of the disclosures that are either accurate or absolute. In addition, throughout the present specification, "step of" or "step of" does not mean "step for".
본원 명세서 전체에서, 마쿠시 형식의 표현에 포함된 "이들의 조합"의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.Throughout the present specification, the term “combination of these” included in the expression of the marki form means one or more mixtures or combinations selected from the group consisting of the components described in the expression of the marki form, the component. It means to include one or more selected from the group consisting of.
본원 명세서 전체에서, "A 및/또는 B" 의 기재는, "A 또는 B, 또는, A 및 B" 를 의미한다.Throughout this specification, the description of “A and / or B” means “A or B, or A and B”.
이하에서는 본원의 저항 메모리 소자에 대하여, 구현예 및 실시예와 도면을 참조하여 구체적으로 설명하도록 한다. 그러나 본원이 이러한 구현예 및 실시예와 도면에 제한되는 것은 아니다.Hereinafter, the resistance memory device of the present application will be described in detail with reference to embodiments and examples. However, the present application is not limited to these embodiments and examples and drawings.
도 1 은 본원의 일 구현예에 따른 저항 메모리 소자의 모식도이다.1 is a schematic diagram of a resistance memory device according to an embodiment of the present application.
상기한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본원의 제 1 측면은 제 1 전극(100), 상기 제 1 전극(100) 상에 형성된 2 차원 절연층(200), 상기 2 차원 절연층(200) 상에 형성된 그래핀층(300), 상기 그래핀층(300) 상에 형성된 2 차원 반도체층(400) 및 상기 2 차원 반도체층(400) 상에 형성된 제 2 전극(500)을 포함하고, 상기 2 차원 절연층(200)의 절연 내력(dielectric strength)은 5 MV/cm 이상인 것인, 저항 메모리 소자를 제공한다.As a technical means for achieving the above technical problem, the first aspect of the present application includes a
구체적으로, 본원에 따른 저항 메모리 소자는 상기 2 차원 절연층(200)의 절연 내력으로 인해 누설 전류(sneak current)를 획기적으로 줄일 수 있고, 이를 통해 상기 저항 메모리 소자가 집적된 저항 메모리 집적 소자는 높은 집적도를 가질 수 있다. Specifically, the resistance memory device according to the present application can significantly reduce a leakage current due to the dielectric strength of the
종래의 저항 메모리 소자는 제 1 금속 전극, 절연층, 제 2 금속 전극의 MIM 구조로 이루어진다. 이와 같은 구조의 저항 메모리 소자는 구조가 간단하고, 전기 저항의 변화가 큰 복수의 전기 저항값을 설정할 수 있기 때문에, 다수의 값을 기억할 수 있다. 저항 메모리 소자의 저항이 변화하는 물리적인 원리는 특정 공간에 전자를 저장하는 것이 아닌, 외부 환경에 따른 재료 내의 원자 또는 이온의 움직임을 이용하는 것이다. 따라서 기존의 메모리 소자와 달리 전자를 저장할 별도의 공간이 필요하지 않으므로 저항 메모리 소자는 상기 기존의 메모리 소자보다 더 미세하게 제조할 수 있다.The conventional resistive memory device is made of a MIM structure of a first metal electrode, an insulating layer, and a second metal electrode. Since the resistance memory element having such a structure is simple in structure and can set a plurality of electrical resistance values with large changes in electrical resistance, multiple values can be stored. The physical principle in which the resistance of a resistive memory device changes is not to store electrons in a specific space, but to utilize the movement of atoms or ions in the material according to the external environment. Therefore, unlike the conventional memory device, since a separate space for storing electrons is not required, the resistive memory device can be manufactured more finely than the conventional memory device.
저항 메모리 소자를 셋 또는 리셋하는 과정에서 인가되는 전압의 극성이 반대일 경우 바이폴라(bipolar) 동작이라 하며, 극성이 같을 경우 유니폴라(unipolar) 동작이라고 한다. 바이폴라 동작은 회로가 단순하고 바이어스 스트레스에 대한 간섭이 적으나, 유니폴라 동작에 비해 상대적으로 소비 전력이 높다.If the polarity of the voltage applied during the process of setting or resetting the resistive memory element is reversed, it is called bipolar operation, and if the polarity is the same, it is called unipolar operation. The bipolar operation has a simple circuit and less interference to bias stress, but the power consumption is relatively higher than the unipolar operation.
저항 메모리 소자의 저항 변화 원인은 금속 필라멘트 모델로 설명될 수 있다. 상기 제 1 금속 전극에 특정 전압 이상을 인가할 경우, 상기 제 1 금속 전극의 원자가 상기 절연층 내부로 확산하여 상기 제 2 금속 전극과 연결되는 필라멘트가 형성될 수 있다. 저항 메모리 소자에 인가되는 전압을 변경하여 꺼짐 상태(off state)로 만들면 상기 필라멘트는 사라질 수 있다.The cause of the resistance change of the resistive memory device can be explained by a metal filament model. When a specific voltage or more is applied to the first metal electrode, an atom of the first metal electrode may diffuse into the insulating layer to form a filament connected to the second metal electrode. When the voltage applied to the resistive memory element is changed to an off state, the filament may disappear.
본원에 따른 저항 메모리 소자는 제 1 전극(100), 2 차원 절연층(200), 그래핀층(300), 2 차원 반도체층(400) 및 제 2 전극(500)을 포함하는 구조를 가지며, 상기 저항 메모리 소자는 종래의 저항 메모리 소자와 그 구조는 유사할 수 있으나, 내부 작동 원리가 상이하다. The resistive memory device according to the present application has a structure including a
구체적으로, 제 1 전극, 절연층, 그래핀층, 반도체층 및 제 2 전극을 포함하는 구조를 가지는 종래의 저항 메모리 소자에 전압이 인가되면(on state), 상기 제 1 전극으로부터 발생한 필라멘트가 절연층 및/또는 반도체층 내부의 결함으로 침투하여, 종국에는 그래핀층에 접촉하게 된다. 따라서, 전압을 인가한 후 전압을 0 V 로 변경하더라도(off state) 상기 저항 메모리 소자 상에 소정의 전류가 흐를 수 있는 낮은 저항 상태가 유지 된다.Specifically, when a voltage is applied to a conventional resistive memory device having a structure including a first electrode, an insulating layer, a graphene layer, a semiconductor layer, and a second electrode (on state), the filament generated from the first electrode is an insulating layer. And / or penetrating into a defect inside the semiconductor layer, and eventually contacting the graphene layer. Therefore, even if the voltage is changed to 0 V after applying the voltage (off state), a low resistance state in which a predetermined current can flow on the resistance memory element is maintained.
반면, 본원에 따른 저항 메모리 소자의 경우, 상기 2 차원 절연층(200)의 절연 내력이 5 MV/cm 이상의 값을 가진다. 즉, 본원에 따른 상기 2 차원 절연층(200)은 결함 밀도가 매우 작다. 본원에 따른 저항 메모리 소자에 전압이 인가되더라도(on state), 상기 제 1 전극(100)으로부터 발생한 필라멘트가 낮은 전압(0 V)에서 불안정하게 되어, 제 1 전극(100) 및 그래핀층(300)은 필라멘트 연결을 유지할 수 없게 된다. 따라서, 전압을 인가한 후 전압을 0 V 로 변경하면(off state), 상기 저항 메모리 소자 상에 전류가 흐르지 않는다. 이는 종래의 선택소자와 유사하다. 그러나, 일반적인 RRAM에서는 2 차원 반도체층에 전압을 인가하면 데이터가 저장되며, 상기 데이터는 전압을 인가하지 않아도(off state) 필라멘트 연결이 유지되기 때문에, 본원에 따른 저항 메모리 소자와 달리 선택 소자 성능이 구현될 수 없다.On the other hand, in the case of the resistance memory device according to the present application, the dielectric strength of the
상기 절연 내력은 절연 내압이라고도 하고, 절연체가 절연 파괴를 일으키지 아니하고 사용할 수 있는 최고의 전압을 의미한다. 상기 절연 내력은 절연체에 일정한 전압을 가해서 몇 볼트 정도에서 절연이 파괴되어 전류가 흐르는지 확인함으로써 측정할 수 있다.The dielectric strength is also referred to as dielectric breakdown voltage, and means the highest voltage that the insulator can be used without causing dielectric breakdown. The dielectric strength can be measured by applying a constant voltage to the insulator and checking how many volts the insulation breaks and current flows.
본원의 일 구현예에 따르면 상기 2 차원 절연층(200) 및 상기 그래핀층(300)은 선택 소자의 기능을 수행하는 것일 수 있으나, 이에 제한되는 것은 아니다.According to the exemplary embodiment of the present application, the
상기 선택 소자는 특정 전압을 기준으로, 그 이상의 범위에서 저항값이 급격하게 변화되는 소자를 의미한다. 상기 저항 메모리 소자의 누설 전류를 감소시키기 위해서는 상기 2 차원 절연층(200) 및 상기 그래핀층(300)을 포함하는 선택 소자의 전류점멸비(on/off ratio)가 클수록 바람직하다.The selection element refers to an element whose resistance value rapidly changes in a range higher than that based on a specific voltage. In order to reduce the leakage current of the resistive memory device, it is preferable that the on / off ratio of the selection device including the two-dimensional
본원의 일 구현예에 따르면 상기 2 차원 절연층(200) 및 상기 그래핀층(300)은 전류점멸비(on/off ratio)가 1010 이상인 선택 소자의 기능을 수행하는 저항 메모리 소자일 수 있으나 이에 제한되는 것은 아니다. According to the exemplary embodiment of the present application, the two-dimensional
본원의 일 구현예에 있어서, 상기 2 차원 절연층(200)의 두께는 5 nm 내지 30 nm 일 수 있으나, 이에 제한되는 것은 아니다. 본원에 따른 상기 2 차원 절연층(200) 및 상기 그래핀층(300)을 포함하는 선택 소자는, 전압이 인가될 때 상기 제 1 전극(100)으로부터 발생하는 필라멘트가 상기 2 차원 절연층(200)을 관통할 수 없게 하는 것이 필요하다. 따라서, 상기 2 차원 절연층(200)의 두께가 두꺼운 것, 예를 들어, 5 nm 이상이 되는 것이 바람직하다. 그러나, 상기 2 차원 절연층(200)의 두께가 너무 두꺼워지면, 예를 들어, 30 nm 이상이 되면, 상기 제 1 전극(100)의 원자로 이루어진 상기 필라멘트가 쉽게 끊어질 수 있는 문제가 발생한다.In one embodiment of the present application, the thickness of the two-dimensional
상기 2 차원 절연층(200)의 두께는, 예를 들어, 5 nm 내지 30 nm, 6 nm 내지 30 nm, 7 nm 내지 30 nm, 8 nm 내지 30 nm, 9 nm 내지 30 nm, 10 nm 내지 30 nm, 11 nm 내지 30 nm, 12 nm 내지 30 nm, 13 nm 내지 30 nm, 14 nm 내지 30 nm, 15 nm 내지 30 nm, 16 nm 내지 30 nm, 17 nm 내지 30 nm, 18 nm 내지 30 nm, 19 nm 내지 30 nm, 20 nm 내지 30 nm, 21 nm 내지 30 nm, 22 nm 내지 30 nm, 23 nm 내지 30 nm, 24 nm 내지 30 nm, 25 nm 내지 30 nm, 26 nm 내지 30 nm, 27 nm 내지 30 nm, 28 nm 내지 30 nm, 또는 29 nm 내지 30 nm 이에 제한되는 것은 아니다.The thickness of the
본원의 일 구현예에 따르면 상기 2 차원 절연층(200)은, 육방정 보론 나이트라이드(hBN), 전이금속 칼코겐화합물, Ca(OH)2, Mg(OH)2, SiO2, HfO2, Al2O3 및 이들의 조합들로 이루어진 군에서 선택된 것일 수 있으나, 이에 제한되는 것은 아니다. According to one embodiment of the present application, the two-dimensional
바람직하게는, 상기 2 차원 절연층(200)은, 현재 결함 밀도가 가장 낮은 것으로 알려진 2 차원 육방정 보론 나이트라이드(hBN) 물질이 적층되어 형성된 것일 수 있으나, 이에 제한되는 것은 아니다.Preferably, the
상기 육방정 보론 나이트라이드(hBN)는 화학적 및 물리적 성질이 흑연과 비슷한 육방정계 구조를 갖고 있어 열전도성, 내열성, 내식성, 화학적 안정성, 고온 윤활성, 및 비접착성 등의 특성이 우수하다. 또한, 전기 절연성을 갖추어 절연층으로서 사용할 수 있으나 이에 제한되는 것은 아니다. 예를 들어, hBN은 전기절연재료, 전자재료, 전자부품용 소재에 사용되고 있다.The hexagonal boron nitride (hBN) has a hexagonal structure similar to graphite in chemical and physical properties, and thus has excellent properties such as thermal conductivity, heat resistance, corrosion resistance, chemical stability, high temperature lubricity, and non-adhesiveness. In addition, it can be used as an insulating layer having electrical insulation, but is not limited thereto. For example, hBN is used in materials for electrical insulating materials, electronic materials, and electronic parts.
본원의 일 구현예에 따르면 상기 전이금속 칼코겐 화합물은, MoS2, MnO2, MoO3, MoSe2, MoTe2, WS2, WSe2 및 이들의 조합들로 이루어진 군에서 선택된 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the transition metal chalcogenide compound may be selected from the group consisting of MoS 2 , MnO 2 , MoO 3 , MoSe 2 , MoTe 2 , WS 2 , WSe 2 and combinations thereof. It is not limited.
본원의 일 구현예에 따르면 상기 그래핀층(300) 및 상기 2 차원 반도체층(400)은 비휘발성 메모리 소자의 기능을 수행하는 것일 수 있으나, 이에 제한되는 것은 아니다.According to the exemplary embodiment of the present application, the
메모리 소자는 저장된 정보를 유지할 때 전력 공급의 필요한지 여부에 따라 휘발성 및 비휘발성으로 분류될 수 있다. 구체적으로, 휘발성 메모리 소자는 전력을 공급받아야만 저장된 정보를 유지할 수 있고, 비휘발성 메모리 소자는 전력을 공급받지 않아도 저장된 정보를 유지할 수 있다.Memory devices may be classified into volatile and nonvolatile depending on whether or not power supply is necessary when maintaining stored information. Specifically, a volatile memory device can maintain stored information only when it is supplied with power, and a nonvolatile memory device can maintain stored information without being supplied with power.
상기 비휘발성 메모리 소자는 장기간의 영구적 저장 장치에 이용되며, 상기 휘발성 메모리 소자는 단기간의 저장 장치에 이용된다. 그러나 상기 비휘발성 메모리 소자는 상기 휘발성 메모리 소자에 비해 읽기에 필요한 시간이 약 1,000 배 또는 그 이상이어서 빠르지 못하다는 단점이 존재한다.The nonvolatile memory device is used for a long-term permanent storage device, and the volatile memory device is used for a short-term storage device. However, the nonvolatile memory device has a disadvantage that it is not fast because the time required for reading is about 1,000 times or more compared to the volatile memory device.
그래핀은 2 차원 금속 중 표면이 물리적 및/또는 화학적으로 가장 안정적인 것으로 알려져 있다. 상기 그래핀의 성질을 이용한 상기 그래핀층(300)의 표면은 높은 전압에서만 상기 제 1 전극(100)과의 필라멘트 연결을 허용하므로, 낮은 전압에서 표면 장력에 의한 필라멘트 끊어짐 현상을 매우 쉽게 유도할 수 있다.Graphene is known to be the most physically and / or chemically stable two-dimensional metal. Since the surface of the
본원의 일 구현예에 따르면, 상기 2 차원 반도체층(400)은 내부의 공공 결함 이동에 의해 비휘발성 메모리 소자의 기능을 수행할 수 있으나, 이에 제한되는 것은 아니다.According to the exemplary embodiment of the present application, the
상기 공공 결함 이동(vacancy defects migration)은 물질 내부의 공공이 이동하는 것을 의미한다. 공공(vacancy)란 물질의 결정 내부의 격자점 일부에 원자가 존재하지 않는 결함을 의미한다. 그러므로, 내부의 공공이 존재하는 물질에 전압 또는 열을 가하면, 상기 공공 주변의 원자가 상기 공공으로 이동할 수 있고, 동일한 방식으로 공공이 이동하여 공공 필라멘트가 형성될 수 있다. 상기 공공 필라멘트는 일반적인 RRAM 소자에서 보이는 금속 필라멘트(metal filament)와 유사한 역할을 수행할 수 있다.The vacancy defects migration means that the vacancy inside the material moves. Vacancy refers to a defect in which atoms are not present in a part of the lattice points inside the crystal of the material. Therefore, when a voltage or heat is applied to a material in which the pores are present, atoms around the pores can move to the pores, and the pores can be moved in the same manner to form a hollow filament. The public filament may play a role similar to a metal filament seen in a general RRAM device.
본원의 일 구현예에 따르면, 상기 2 차원 반도체층(400)의 두께는 5 nm 이하일 수 있으나, 이에 제한되는 것은 아니다.According to the exemplary embodiment of the present application, the thickness of the
본원의 일 구현예에 따르면 상기 2 차원 반도체층(400)은 육방정 보론 나이트라이드(hBN), 전이금속 칼코겐 화합물, Ca(OH)2, Mg(OH)2, SiO2, HfO2, Al2O3 및 이들의 조합들로 이루어진 군에서 선택된 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the
본원의 일 구현예에 따르면 상기 2 차원 반도체층(400)은 2 차원 육방정 보론 나이트라이드(hBN) 물질이 적층되어 형성된 것일 수 있으나, 이에 제한되는 것은 아니다.According to the exemplary embodiment of the present application, the
본원의 일 구현예에 따르면 상기 전이금속 칼코겐화합물은, MoS2, MnO2, MoO3, MoSe2, MoTe2, WS2, WSe2 및 이들의 조합들로 이루어진 군에서 선택된 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the transition metal chalcogenide compound may include a material selected from the group consisting of MoS 2 , MnO 2 , MoO 3 , MoSe 2 , MoTe 2 , WS 2 , WSe 2 and combinations thereof. However, it is not limited thereto.
상기 내용을 종합하면, 본원의 일 구현예에 따른 저항 메모리 소자의 상기 그래핀층(300)은, 2 차원 절연층(200)과 결합하여 선택 소자로서의 기능을, 2 차원 반도체층(400)과 결합하여 비휘발성 메모리 소자의 기능을 수행할 수 있다. Summarizing the above, the
본원의 일 구현예에 따르면 상기 그래핀층(300)은 그래핀, 그래핀 옥사이드, 환원된 그래핀 옥사이드 및 이들의 조합들로 이루어진 군에서 선택된 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the
상기 그래핀(graphene)은 복수개의 탄소 원자들이 서로 공유 결합으로 연결되어 폴리시클릭 방향족 분자를 형성한 것을 의미하는 것으로서, 상기 공유 결합으로 연결된 탄소 원자들은 기본 반복 단위로서 6 원환을 형성하나, 5 원환 및/또는 7 원환을 더 포함하는 것도 가능하다. 따라서, 상기 그래핀이 형성하는 시트는 서로 공유 결합된 탄소 원자들의 단일층으로서 보일 수 있다. 상기 그래핀이 형성하는 시트는 다양한 구조를 가질 수 있으며, 이와 같은 구조는 그래핀 내에 포함될 수 있는 5 원환 및/또는 7 원환의 함량에 따라 달라질 수 있다. 또한, 상기 그래핀이 형성하는 시트가 단일층으로 이루어진 경우, 이들이 서로 적층되어 복수층을 형성할 수 있으며, 상기 그래핀 시트의 측면 말단부는 수소 원자로 포화될 수 있다.The graphene means that a plurality of carbon atoms are covalently linked to each other to form a polycyclic aromatic molecule, and the carbon atoms linked to the covalent bond form a 6-membered ring as a basic repeating unit, but a 5-membered ring And / or further comprising a 7-membered ring. Thus, the sheet formed by the graphene can be seen as a single layer of carbon atoms covalently bonded to each other. The sheet formed by the graphene may have various structures, and such a structure may vary depending on the content of the 5-membered ring and / or 7-membered ring that may be included in the graphene. In addition, when the sheet formed by the graphene is composed of a single layer, they may be stacked with each other to form a plurality of layers, and the side ends of the graphene sheet may be saturated with hydrogen atoms.
상기 그래핀 옥사이드는 그래핀 산화물 (graphene oxide)이라고도 불리우고, "GO"로 약칭될 수 있다. 단일층 그래핀 상에 카르복실기, 히드록시기, 에폭시기 및 산소를 함유하는 작용기가 결합된 구조를 포함할 수 있다. 그래핀 옥사이드는 뛰어난 수용성, 양친매성, 손쉬운 표면 기능화, 형광 소광 능력 등의 특성을 가지고 있어 생물학적 응용에 사용될 수 있다.The graphene oxide is also called graphene oxide, and may be abbreviated as "GO". A carboxyl group, a hydroxyl group, an epoxy group, and a functional group containing oxygen are combined on a single-layer graphene. Graphene oxide has excellent water solubility, amphiphilic properties, easy surface functionalization, and fluorescence quenching ability, so it can be used in biological applications.
상기 환원된 그래핀 옥사이드는 환원 과정을 거쳐 산소 비율이 줄어든 그래핀 옥사이드를 의미하는 것으로서, "rGO"로 약칭될 수 있다. 그래핀 옥사이드(GO)에 비해 우수한 형광 소광 능력을 갖고 있고 형광 신호 변환을 통한 바이오센서로 이용될 수 있다.The reduced graphene oxide refers to graphene oxide having a reduced oxygen ratio through a reduction process, and may be abbreviated as “rGO”. It has superior fluorescence quenching ability compared to graphene oxide (GO) and can be used as a biosensor through fluorescence signal conversion.
본원의 일 구현예에 따르면 상기 제 1 전극(100) 및 상기 제 2 전극(500)은 각각 독립적으로 은 금, 은, 백금, 티타늄, 니켈, 철, 코발트, 구리, 크롬, 알루미늄, 팔라듐 및 이들의 조합들로 이루어진 군에서 선택된 것일 수 있으나, 이에 제한되는 것은 아니다.According to one embodiment of the present application, the
바람직하게는, 상기 제 1 전극(100)은 은으로 형성된 것일 수 있으나, 이에 제한되는 것은 아니다.Preferably, the
구체적으로, 은 전극은 확산을 통해 필라멘트를 잘 형성할 수 있는 금속 전극이다. 은 원자는 산화물 층을 비롯한 절연층을 쉽게 통과하여 필라멘트를 만들 수 있다. 그러나 본원에 따른 저항 메모리 소자의 2 차원 절연층(200)과 같이, 절연 내력이 5 MV/cm 이상인, 결함 밀도가 매우 낮은 절연층에서는 필라멘트를 쉽게 형성하지 못한다. Specifically, the silver electrode is a metal electrode capable of forming a filament well through diffusion. Silver atoms can easily pass through insulating layers, including oxide layers, to form filaments. However, like the two-dimensional
이에 따라 본원에 따른 저항 메모리 소자의 2 차원 절연층(200)의 높은 결함 밀도로 인하여, 상기 제 1 전극(100)으로부터 형성되는 필라멘트가 상기 그래핀층(300) 상에 접촉되지 않을 수 있으나, 이에 제한되는 것은 아니다.Accordingly, due to the high defect density of the two-dimensional
바람직하게는, 상기 제 2 전극(500)은 금으로 형성된 것일 수 있으나, 이에 제한되는 것은 아니다.Preferably, the
구체적으로, 상기 제 2 전극(500)을 이루는 금속의 원자는 2 차원 반도체층(400) 내부로 확산되서는 안 된다. 은이 아닌 안정적인 금속, 예를 들어 금(Au)은 상기 제 2 전극(500)에 사용할 수 있다.Specifically, atoms of the metal constituting the
본원의 제 2 측면은, 본원의 제 1 측면에 따른 상기 저항 메모리 소자를 포함하는 저항 메모리 집적 소자에 관한 것이다. The second aspect of the present application relates to a resistive memory integrated device including the resistive memory device according to the first aspect of the present application.
저항 메모리 집적 소자는 전류 점멸비가 클수록, 전류가 누설되는 정도가 적어지기 때문에 반도체 소자로서 성능이 높아진다. 본원에 따른 저항 메모리 소자는 1010 에 달하는 높은 전류 점멸비(on/off ratio)로 인하여 누설 전류(sneak current)가 매우 낮은 것으로 나타난다.A resistive memory integrated device has a higher current blink ratio, so that the degree of leakage of current decreases, resulting in higher performance as a semiconductor device. The resistive memory device according to the present application shows that the leakage current is very low due to a high current on / off ratio of 10 10 .
도 2 는 본원의 일 구현예에 따른 저항 메모리 집적 소자의 모식도이다. 도 2 를 참조하면, 상기 저항 메모리 집적 소자는 본원의 제 1 측면에 따른 상기 저항 메모리 소자를 배치하고, 이들을 워드 라인(word line) 및 비트 라인(bit line)으로 연결한 것이다.2 is a schematic diagram of a resistive memory integrated device according to an embodiment of the present application. Referring to FIG. 2, the resistive memory integrated device is a device in which the resistive memory devices according to the first aspect of the present application are arranged, and these are connected by word lines and bit lines.
도 3 은 본원의 일 구현예에 따른 저항 메모리 집적 소자에서 전류가 흐르는 경로를 나타낸 것이다. 구체적으로, 상기 저항 메모리 집적 소자의 '1' 번 소자의 메모리 정보를 읽기 위해 파란색 경로의 전류 흐름이 필요하다. 상기 '1' 번 소자의 메모리 정보를 읽는 과정에서 상기 '1' 번 소자 주변의 '2' 번, '3' 번, 및 '4' 번 소자에도 일정 전압이 걸리고, 붉은색 경로로 표시된 전류가 흐르게 된다. 상기 붉은색 경로로 표시된 전류는 누설 전류(sneak current)로, 집적도를 높이기 위해서는 상기 누설 전류(sneak current)의 감소가 필수적이다.3 illustrates a path through which current flows in a resistive memory integrated device according to an embodiment of the present application. Specifically, the current flow in the blue path is required to read the memory information of the '1' device of the resistive memory integrated device. In the process of reading the memory information of the '1' device, a constant voltage is also applied to the '2', '3', and '4' devices around the '1' device, and the current indicated by the red path Will flow. The current indicated by the red path is a leakage current, and it is necessary to reduce the leakage current in order to increase integration.
상기 저항 메모리 집적 소자의 워드 라인에서 전류가 흐르면, 상기 저항 메모리 소자의 저항 변화에 따라 전류의 흐름이 결정된다. 이 때, 전류 점멸비가 낮은 경우 원하는 상기 저항 메모리 소자에서 전류가 흐르지 않아 오작동이 발생할 수 있다.When current flows in the word line of the resistive memory integrated device, current flow is determined according to the resistance change of the resistive memory device. At this time, when the current flashing ratio is low, a malfunction may occur because current does not flow in the desired resistance memory element.
이하 실시예를 통하여 본 발명을 더욱 상세하게 설명하고자 하나, 하기의 실시예는 단지 설명의 목적을 위한 것이며 본원의 범위를 한정하고자 하는 것은 아니다.The present invention will be described in more detail through the following examples, but the following examples are for illustrative purposes only and are not intended to limit the scope of the present application.
[실시예] [Example]
먼저, 실리콘 위에 실리콘 옥사이드를 300 nm 성장시켰다. 그 위에 은(Ag) 전극을 증착하였고, 그 위에 hBN을 전사하였고, 이후 그래핀과 hBN을 추가로 전사하였다. 이 후 이빔리소그래피 기법을 통해 금(Au) 전극을 패터닝하였다. First, silicon oxide was grown on silicon over 300 nm. A silver (Ag) electrode was deposited thereon, hBN was transferred thereon, and then graphene and hBN were additionally transferred. Thereafter, the gold (Au) electrode was patterned through an e-beam lithography technique.
도 4 는 본원의 일 실시예에 따른 저항 메모리 소자의 전자투과현미경의 단면도이다. 구체적으로 도 4 는 측면도이며, 도 4 의 110 은 은(Ag) 전극이고, 210 은 2 차원 절연층의 역할을 수행하는 hBN 이다. 또한 도 4 의 310 은 그래핀이고, 410 은 2 차원 반도체의 역할을 수행하는 hBN이며, 510은 금(Au) 전극을 나타낸다.4 is a cross-sectional view of an electron transmission microscope of a resistance memory device according to an embodiment of the present application. Specifically, FIG. 4 is a side view, 110 of FIG. 4 is a silver (Ag) electrode, and 210 is hBN serving as a two-dimensional insulating layer. In addition, 310 in FIG. 4 is graphene, 410 is hBN that serves as a 2D semiconductor, and 510 is a gold (Au) electrode.
[실험예 1][Experimental Example 1]
상기 저항 메모리 소자를 라만 분광법 매핑(mapping)으로 분석하였다. The resistive memory device was analyzed by Raman spectroscopy mapping.
도 5 는 본원의 일 실시예에 따른 저항 메모리 소자의 투시도 (top view)이다. 도 4 및 도 5 를 참조하면,도 5 의 BTM h-BN 은 앞선 도 4 의 hBN(210)을 나타내며, 도 5 의 G는 도 4 의 그래핀(310)을, 도 5 의 TOP h-BN은 도 4 의 hBN(410)을 나타낸다. 5 is a top view of a resistive memory device according to an embodiment of the present application. 4 and 5, BTM h-BN of FIG. 5 represents
도 6 은 본원의 일 실시예에 따른 저항 메모리 소자의 hBN의 라만 분광법 매핑(mapping) 분석 결과이다. 도 6 을 참조하면, 도 5 의 BTM h-BN 및 TOP h-BN 으로 표현된 hBN이 붉은 색으로 표시되어 있다.6 is a Raman spectroscopy mapping analysis result of hBN of a resistance memory device according to an embodiment of the present application. Referring to FIG. 6, hBNs represented by BTM h-BN and TOP h-BN of FIG. 5 are displayed in red.
도 7 은 본원의 일 실시예에 따른 저항 메모리 소자의 그래핀층의 라만 분광법 매핑(mapping) 분석결과이다. 도 7 을 참조하면, 도 5 의 G로 표현된 그래핀이 붉은색으로 표시되어 있다.7 is a Raman spectroscopy mapping analysis result of a graphene layer of a resistance memory device according to an embodiment of the present application. Referring to FIG. 7, graphene represented by G in FIG. 5 is marked in red.
[실험예 2][Experimental Example 2]
도 8 은 본원의 일 실시예에 따른 저항 메모리 소자의 전류-전압 그래프이다. 도 4 를 참조하여, 도 8 의 그래프의 의미를 해석할 수 있다.8 is a current-voltage graph of a resistive memory device according to an embodiment of the present application. Referring to FIG. 4, the meaning of the graph in FIG. 8 can be interpreted.
도 4 및 도 8 을 참조하면, 도 8 의 그래프의 1 의 경로에서 10-14 A 의 낮은 전류가 흐르며, 누설 전류(sneak current)를 최소화한다. 0 V 에서 양(positive) 전압을 가하기 시작하면, 인가 전압이 2 V 에 이를 때 까지는 흐르는 전류의 양이 매우 작음을 알 수 있다 (10-14 A 수준). 인가 전압이 2 V 에 이르면 2 의 경로를 따라 전류가 증가하기 시작하는데, 이는 hBN(210) 에 Ag 필라멘트가 형성된 것을 의미한다. 인가하는 전압이 4 V 에 이르게 되면 3 의 경로로 전류가 증가하게 되며 이는 hBN(410) 에 공공(vacancy)로 이루어진 필라멘트(filament)가 형성됨을 의미한다. 4 V 에서 인가하는 전압을 줄이기 시작하면, 4 및 5 의 경로를 거치게 되며, 이는 0 V 까지는 흐르는 전류가 유지되다가, 0 V 근방에서 전류가 0 A 로 내려가는 것이다. 4 and 8, a low current of 10 -14 A flows in the path of 1 in the graph of FIG. 8, and the leakage current is minimized. When applying a positive voltage at 0 V, it can be seen that the amount of current flowing until the applied voltage reaches 2 V is very small (level 10 -14 A). When the applied voltage reaches 2 V, the current starts to increase along the path of 2, which means that an Ag filament is formed in
이 후 6 의 경로를 따르며 음(negative) 전압을 가하기 시작하면, -2 V 근방에서 다시 전류가 흐르기 시작하고, 이는 hBN(210) 에 Ag 필라멘트가 형성됨을 의미한다. 양전압을 인가할 때와 달리, 7 및 8 의 경로에서는 전류는 10-4 A 수준으로 바로 높아지게 된다. 이는 상기 2 및 3 의 경로를 거치면서 이미 비휘발성 공공 필라멘트를 형성하였기 때문이다. 9 의 경로에서 보는 것처럼 -4 V 의 높은 음의 전압을 가하면 상기 비휘발성 공공 필라멘트가 깨지게 되고, 10 의 경로를 거쳐 리셋(reset)되게 된다.After that, when a negative voltage starts to be applied along the path of 6, current starts to flow again around -2 V, which means that an Ag filament is formed in
도 9 는 본원의 일 실시예에 따른 저항 메모리 소자의 시간에 따른 켜짐/꺼짐 상태(on/off state)의 안정성을 나타낸 그래프이다. 도 9 의 검은 데이터(LRS) 및 파란 데이터(off current)를 참조하면, 106 초까지 실험한 결과 본원의 일 실시예에 따른 상기 메모리 소자는 보통 RRAM과 달리 높은 전류 점멸비(on/off ratio) 및 높은 안정성을 보인다.9 is a graph showing stability of an on / off state over time of a resistive memory device according to an embodiment of the present disclosure. Referring to the black data (LRS) and the blue data (off current) of FIG. 9, as a result of experiments up to 10 6 seconds, the memory device according to an embodiment of the present disclosure has a high current on / off ratio unlike a normal RRAM. ) And high stability.
도 10 은 본원의 일 실시예에 따른 저항 메모리 소자의 온도에 따른 켜짐/꺼짐 상태(on/off state)의 안정성을 나타낸 그래프이다. 구체적으로, 상기 저항 메모리 소자의 1010 에 이르는 높은 전류 점멸비(on/off ratio)는 높은 온도에서도 유지됨을 알 수 있다.10 is a graph illustrating stability of an on / off state according to a temperature of a resistance memory device according to an embodiment of the present application. Specifically, it can be seen that the high current on / off ratio reaching 10 10 of the resistive memory element is maintained even at a high temperature.
도 11 은 본원의 일 실시예에 따른 저항 메모리 소자를 활용하여 데이터를 입력하여 측정된 결과를 나타낸 것이다. 구체적으로, 6 x 6 으로 36 개의 상기 저항 메모리 소자를 만들고 각각의 셀(cell)을 선택하여 SKKU 라는 정보를 입력하였다. 상기 저항 메모리 소자는 누설 전류(sneak current)가 매우 적으며, 24 시간 이후에 각 메모리 소자의 저항을 읽어도 도 11 과 같은 결과를 얻었다.11 shows a result measured by inputting data using a resistance memory device according to an embodiment of the present application. Specifically, 36 resistive memory elements were made of 6 x 6, and each cell was selected to input SKKU information. The resistance memory device has very low leakage current, and the results of FIG. 11 were obtained even after reading the resistance of each memory device after 24 hours.
도 12 는 본원의 일 구현예에 따른 메모리 소자, 선택 소자 및 메모리 소자 및 선택 소자를 결합한 소자의 전류-전압 그래프이다. 구체적으로, 일반적인 RRAM 의 전류-전압 그래프를 오렌지 색으로, 선택 소자(selector)의 전류-전압 그래프를 파란색으로, 이를 한 번에 구현한, 메모리 소자 및 선택 소자를 결합한 소자의 전류-전압 그래프는 초록색으로 표현하였다.12 is a current-voltage graph of a memory device, a selection device, and a device combining a memory device and a selection device according to an embodiment of the present application. Specifically, the current-voltage graph of a typical RRAM is orange, and the current-voltage graph of a selector is blue, and the current-voltage graph of a device that combines a memory element and a selection element is implemented at a time. Expressed in green.
[실험예 3][Experimental Example 3]
도 13 및 도 14 는 본원의 일 실시예에 따른 저항 메모리 소자에 전압을 인가하면서 EDS(energy dispersive spectroscopy) 분석한 것이다.13 and 14 are energy dispersive spectroscopy (EDS) analysis while applying a voltage to a resistance memory device according to an embodiment of the present application.
도 13 은 본원의 일 실시예에 따른 저항 메모리 소자에 전압을 인가하기 전의 EDS 분석 결과이다. 구체적으로, 전자탐침현미경의 물성 매핑(mapping) 을 위한 EDS 측정 결과 녹색으로 표시된 은(Ag) 전극(110)이 소자 공정 후 안정적으로 존재함을 볼 수 있다.13 is an EDS analysis result before applying a voltage to a resistance memory device according to an embodiment of the present application. Specifically, it can be seen that the silver (Ag)
도 14 는 본원의 일 실시예에 따른 저항 메모리 소자에 전압을 인가한 후 전압을 0 V로(off state) 설정했을 때의 EDS 분석 결과이다. 은(Ag) 전극(110)에 있던 은 입자가 hBN(210)을 넘어 그래핀(310) 및 hBN(210) 사이의 공간으로 이동한 것을 알 수 있다.14 is a result of EDS analysis when a voltage is set to 0 V (off state) after a voltage is applied to a resistance memory device according to an embodiment of the present application. It can be seen that the silver particles in the silver (Ag)
도 15 는 본원의 일 실시예에 따른 저항 메모리 집적 소자의 집적도를 나타낸 그래프이다. 구체적으로, 도 15 는 상기 저항 메모리 집적 소자를 전자 회로 시뮬레이션 (Simulation Program with Integrated Circuit Emphasis, SPICE)으로 분석하여, 10-14 A 수준의 누설 전류(sneak current)를 활용해 1 테라비트(terabit)의 소자 집적도를 구현할 수 있음을 보이는 리드아웃 마진(readout margin) 그래프이다. x 축은 상기 저항 메모리 집적 소자의 집적도를 의미하며, 각 저항 메모리 소자를 잇는 선 저항(wire resistance)이 0, 0.1, 및 10 ohm 에 이르러도 1012 개의 소자를 개별적으로 읽을 수 있다는 것을 확인할 수 있다. 15 is a graph illustrating the degree of integration of a resistive memory integrated device according to an embodiment of the present application. Specifically, FIG. 15 analyzes the resistive memory integrated device by an electronic circuit simulation (Simulation Program with Integrated Circuit Emphasis, SPICE), and utilizes a leakage current of 10 -14 A level to 1 terabit. It is a readout margin graph showing that the device density can be implemented. The x-axis represents the degree of integration of the resistive memory integrated device, and it can be confirmed that 10 12 devices can be individually read even when the wire resistance connecting each resistive memory device reaches 0, 0.1, and 10 ohm. .
100 : 제 1 전극
110 : 은 전극
200 : 2 차원 절연층
210 : hBN
300 : 그래핀층
310 : 그래핀
400 : 2 차원 반도체층
410 : hBN
500 : 제 2 전극
510 : 금 전극 100: first electrode
110: silver electrode
200: 2d insulating layer
210: hBN
300: graphene layer
310: graphene
400: 2D semiconductor layer
410: hBN
500: second electrode
510: gold electrode
Claims (15)
상기 제 1 전극 상에 형성된 2 차원 절연층;
상기 2 차원 절연층 상에 형성된 그래핀층;
상기 그래핀층 상에 형성된 2 차원 반도체층; 및
상기 2 차원 반도체층 상에 형성된 제 2 전극
을 포함하고,
상기 2 차원 절연층의 절연 내력(dielectric strength)은 5 MV/cm 이상인 것인, 저항 메모리 소자.
A first electrode;
A two-dimensional insulating layer formed on the first electrode;
A graphene layer formed on the two-dimensional insulating layer;
A two-dimensional semiconductor layer formed on the graphene layer; And
A second electrode formed on the two-dimensional semiconductor layer
Including,
The dielectric strength of the 2D insulating layer is 5 MV / cm or more, a resistive memory device.
상기 2 차원 절연층 및 상기 그래핀층은 선택 소자의 기능을 수행하는 것인, 저항 메모리 소자.
According to claim 1,
The 2D insulating layer and the graphene layer perform a function of a selection element, a resistive memory element.
상기 2 차원 절연층 및 상기 그래핀층은 전류점멸비(on/off ratio)가 1010 이상인 선택 소자의 기능을 수행하는 것인, 저항 메모리 소자.
According to claim 2,
The 2D insulating layer and the graphene layer perform a function of a selection device having an on / off ratio of 10 10 or more, a resistance memory device.
상기 2 차원 절연층의 두께는 5 nm 내지 30 nm 인, 저항 메모리 소자.
According to claim 1,
The thickness of the 2D insulating layer is 5 nm to 30 nm, a resistive memory device.
상기 2 차원 절연층은 육방정 보론 나이트라이드(hBN), 전이금속 칼코겐 화합물, Ca(OH)2, Mg(OH)2, SiO2, HfO2, Al2O3 및 이들의 조합들로 이루어진 군에서 선택된 것인, 저항 메모리 소자.
According to claim 1,
The two-dimensional insulating layer is made of hexagonal boron nitride (hBN), transition metal chalcogenide compound, Ca (OH) 2 , Mg (OH) 2 , SiO 2 , HfO 2 , Al 2 O 3 and combinations thereof A resistance memory device selected from the group.
상기 2 차원 절연층은 2 차원 육방정 보론 나이트라이드(hBN) 물질이 적층되어 형성된 것인, 저항 메모리 소자.
The method of claim 5,
The 2D insulating layer is formed by stacking 2D hexagonal boron nitride (hBN) materials.
상기 전이금속 칼코겐 화합물은, MoS2, MnO2, MoO3, MoSe2, MoTe2, WS2, WSe2 및 이들의 조합들로 이루어진 군에서 선택된 것인, 저항 메모리 소자.
The method of claim 5,
The transition metal chalcogenide compound, is selected from the group consisting of MoS 2 , MnO 2 , MoO 3 , MoSe 2 , MoTe 2 , WS 2 , WSe 2 and combinations thereof.
상기 그래핀층 및 상기 2 차원 반도체층은 비휘발성 메모리 소자의 기능을 수행하는 것인, 저항 메모리 소자.
According to claim 1,
The graphene layer and the two-dimensional semiconductor layer is to perform the function of a non-volatile memory device, a resistive memory device.
상기 2 차원 반도체층은 내부의 공공 결함 이동(vacancy defects migration)에 의해 비휘발성 메모리 소자의 기능을 수행하는 것인, 저항 메모리 소자.
The method of claim 8,
The 2D semiconductor layer performs a function of a nonvolatile memory device by vacancy defects migration therein, a resistive memory device.
상기 2 차원 반도체층은 육방정 보론 나이트라이드(hBN), 전이금속 칼코겐 화합물, Ca(OH)2, Mg(OH)2, SiO2, HfO2, Al2O3 및 이들의 조합들로 이루어진 군에서 선택된 것인, 저항 메모리 소자.
According to claim 1,
The 2D semiconductor layer is made of hexagonal boron nitride (hBN), a transition metal chalcogen compound, Ca (OH) 2 , Mg (OH) 2 , SiO 2 , HfO 2 , Al 2 O 3 and combinations thereof A resistance memory device selected from the group.
상기 2 차원 반도체층은 2 차원 육방정 보론 나이트라이드(hBN) 물질이 적층되어 형성된 것인, 저항 메모리 소자.
The method of claim 10,
The 2D semiconductor layer is formed by stacking a 2D hexagonal boron nitride (hBN) material.
상기 전이금속 칼코겐 화합물은, MoS2, MnO2, MoO3, MoSe2, MoTe2, WS2, WSe2 및 이들의 조합들로 이루어진 군에서 선택된 것인, 저항 메모리 소자.
The method of claim 10,
The transition metal chalcogenide compound, is selected from the group consisting of MoS 2 , MnO 2 , MoO 3 , MoSe 2 , MoTe 2 , WS 2 , WSe 2 and combinations thereof.
상기 그래핀층은 그래핀, 그래핀 옥사이드, 환원된 그래핀 옥사이드, 및 이들의 조합들로 이루어진 군에서 선택된 것인, 저항 메모리 소자.
According to claim 1,
The graphene layer is selected from the group consisting of graphene, graphene oxide, reduced graphene oxide, and combinations thereof, a resistance memory device.
상기 제 1 전극 및 상기 제 2 전극은 각각 독립적으로 금, 은, 백금, 티타늄, 니켈, 철, 코발트, 구리, 크롬, 알루미늄, 팔라듐 및 이들의 조합들로 이루어진 군으로부터 선택된 물질을 포함하는 것인, 저항 메모리 소자.
According to claim 1,
The first electrode and the second electrode each independently include a material selected from the group consisting of gold, silver, platinum, titanium, nickel, iron, cobalt, copper, chromium, aluminum, palladium, and combinations thereof. , Resistance memory element.
A resistive memory integrated device formed by integrating the resistive memory device according to any one of claims 1 to 14.
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|---|---|---|---|
| KR1020180131598A KR102128365B1 (en) | 2018-10-31 | 2018-10-31 | Resistance memory device including two dimensional materials |
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| KR1020180131598A KR102128365B1 (en) | 2018-10-31 | 2018-10-31 | Resistance memory device including two dimensional materials |
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| KR20200048931A true KR20200048931A (en) | 2020-05-08 |
| KR102128365B1 KR102128365B1 (en) | 2020-06-30 |
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ID=70678279
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| KR (1) | KR102128365B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USD952622S1 (en) * | 2020-10-08 | 2022-05-24 | Samsung Electronics Co., Ltd. | Router |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100084333A (en) * | 2009-01-16 | 2010-07-26 | 한국과학기술원 | Resistor random access memory |
| KR20140027958A (en) * | 2011-03-22 | 2014-03-07 | 더 유니버시티 오브 맨체스터 | Transistor device and materials for making |
| KR20170098587A (en) * | 2016-02-22 | 2017-08-30 | 삼성전자주식회사 | Memory device and method for fabricating the same |
| KR20170099214A (en) * | 2016-02-23 | 2017-08-31 | 삼성전자주식회사 | Variable resistance memory devices and methods of manufacturing the same |
-
2018
- 2018-10-31 KR KR1020180131598A patent/KR102128365B1/en active IP Right Grant
Patent Citations (4)
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|---|---|---|---|---|
| USD952622S1 (en) * | 2020-10-08 | 2022-05-24 | Samsung Electronics Co., Ltd. | Router |
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| Publication number | Publication date |
|---|---|
| KR102128365B1 (en) | 2020-06-30 |
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