KR20200028811A - Memory device including voltage generation circuit with background calibration - Google Patents

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Abstract

Disclosed is a memory apparatus including a voltage generation circuit performing background calibration. The voltage generation circuit performs a background calibration operation so that a target short-circuit current constantly flows to a driving unit outputting a bit line pre-charge voltage. The background calibration operation generates an offset code which adjusts a current level flowing through first and second replication transistors replicating each of a pull-up transistor and a pull-down transistor of the driving unit to be between a first reference current and a second reference current. The voltage generation circuit compares the reference voltage associated with an offset code with the bit line pre-charge voltage and outputs a bit line pre-charge voltage targeting a level of the reference voltage.

Description

백그라운드 캘리브레이션을 수행하는 전압 발생 회로를 포함하는 메모리 장치 {Memory device including voltage generation circuit with background calibration}A memory device including a voltage generation circuit that performs background calibration {Memory device including voltage generation circuit with background calibration}

본 발명은 반도체 장치에 관한 것으로서, 특히 메모리 셀들의 데이터를 센싱하는 기준 전압으로 이용되는 비트라인 프리차지 전압을 백그라운드 캘리브레이션을 이용하여 발생시키는 전압 발생 회로 및 이를 포함하는 메모리 장치에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a voltage generating circuit for generating a bit line pre-charge voltage used as a reference voltage for sensing data of memory cells using background calibration and a memory device including the same.

DRAM (Dynamic Random Access Memory)은 메모리 셀의 셀 커패시터에 저장된 전하에 의하여 데이터를 기록하는 방식으로 동작한다. 메모리 셀들은 비트라인과 상보 비트라인에 연결된다. DRAM에서, 읽기 동작 또는 리프레쉬 동작이 수행될 때, 비트라인 센스앰프는 비트라인과 상보 비트라인의 전압 차를 센싱하고 증폭한다. 비트라인으로 출력되는 데이터를 센싱하기 위하여, 비트라인은 비트라인 프리차지 전압으로 미리 프리차지된다. 그런데, 비트라인 프리차지 전압이 불안정하게 되면, 셀 커패시터에 저장된 데이터를 센싱할 때 센싱 마진이 줄어들 수 있다. 불안정한 비트라인 프리차지 전압 때문에 줄어든 센싱 마진으로 인하여, 비트라인 센스앰프의 센싱 오류가 발생하고 DRAM 성능이 저하될 수 있다.DRAM (Dynamic Random Access Memory) operates by recording data by the charge stored in the cell capacitor of the memory cell. Memory cells are connected to a bit line and a complementary bit line. In DRAM, when a read operation or a refresh operation is performed, the bit line sense amplifier senses and amplifies the voltage difference between the bit line and the complementary bit line. In order to sense data output to the bit line, the bit line is pre-charged with a bit line pre-charge voltage in advance. However, if the bit line pre-charge voltage becomes unstable, the sensing margin may be reduced when sensing data stored in the cell capacitor. Due to the reduced sensing margin due to the unstable bit line pre-charge voltage, a sensing error of the bit line sense amplifier may occur and DRAM performance may deteriorate.

본 발명의 목적은 비트라인 프리차지 전압을 출력하는 구동부의 목표 단락 전류를 모니터링하는 백그라운드 캘리브레이션을 수행하여 데드 존 없이 비트라인 프리차지 전압을 발생시키는 전압 발생 회로 및 이를 포함하는 메모리 장치를 제공하는 데 있다.An object of the present invention is to provide a voltage generating circuit for generating a bit line pre-charge voltage without a dead zone by performing a background calibration that monitors a target short-circuit current of a driver outputting a bit line pre-charge voltage, and a memory device including the same. have.

본 발명의 실시예들에 따른 비트라인 프리차지 전압을 발생하는 전압 발생 회로는, 기준 전압과 오프셋 코드를 수신하고 기준 전압에 오프셋 코드를 연계시키는 오프셋 보상부, 오프셋 코드에 연계된 기준 전압과 비트라인 프리차지 전압을 비교하여 제1 및 제2 구동 제어 신호들을 출력하는 비교부, 제1 및 제2 구동 제어 신호들에 응답하여 기준 전압의 레벨을 목표로 하는 비트라인 프리차지 전압을 출력하는 구동부, 그리고 제1 및 제2 구동 제어 신호들에 응답하여 비트라인 프리차지 전압이 출력되는 구동부의 출력 노드에 목표 단락 전류가 흐르도록 조정하는 오프셋 코드를 생성하는 백그라운드 캘리브레이션 회로를 포함한다.A voltage generating circuit for generating a bit line pre-charge voltage according to embodiments of the present invention includes: an offset compensator for receiving a reference voltage and an offset code and associating an offset code with the reference voltage, a reference voltage and a bit associated with the offset code A comparator for comparing the line pre-charge voltage and outputting the first and second drive control signals, and a driver for outputting a bit line pre-charge voltage targeting the level of the reference voltage in response to the first and second drive control signals And a background calibration circuit that generates an offset code that adjusts a target short-circuit current to flow to an output node of a driver outputting a bit line pre-charge voltage in response to the first and second drive control signals.

본 발명의 실시예들에 따른 메모리 장치는, 비트라인과 상보 비트라인을 비트라인 프리차지 전압으로 프리차지하고 비트라인과 상보 비트라인 사이의 전압 차를 증폭하는 비트라인 센스앰프와, 비트라인 프리차지 전압을 발생하는 전압 발생 회로를 포함한다. 전압 발생 회로는, 기준 전압과 오프셋 코드를 수신하고 기준 전압에 오프셋 코드를 연계시키는 오프셋 보상부, 오프셋 코드에 연계된 기준 전압과 비트라인 프리차지 전압을 비교하여 제1 및 제2 구동 제어 신호들을 출력하는 비교부, 제1 및 제2 구동 제어 신호들에 응답하여 기준 전압의 레벨을 목표로 하는 비트라인 프리차지 전압을 출력하는 구동부, 그리고 제1 및 제2 구동 제어 신호들에 응답하여 비트라인 프리차지 전압이 출력되는 구동부의 출력 노드에 목표 단락 전류가 흐르도록 조정하는 오프셋 코드를 생성하는 백그라운드 캘리브레이션 회로를 포함한다.A memory device according to embodiments of the present invention includes a bit line sense amplifier for precharging a bit line and a complementary bit line with a bit line precharge voltage and amplifying a voltage difference between the bit line and the complementary bit line, and a bit line precharge. It includes a voltage generating circuit for generating a voltage. The voltage generating circuit receives the reference voltage and the offset code and compares the reference voltage and the bit line pre-charge voltage associated with the offset code, the offset compensation unit for associating the offset code with the reference voltage, and outputs the first and second driving control signals. A comparator that outputs, a driver that outputs a bit line pre-charge voltage targeting a level of a reference voltage in response to the first and second drive control signals, and a bit line in response to the first and second drive control signals. And a background calibration circuit that generates an offset code that adjusts the target short-circuit current to flow to the output node of the driving unit from which the pre-charge voltage is output.

본 발명의 실시예들에 따른 메모리 장치의 비트라인과 상보 비트라인을 프리차지시키는데 사용되는 비트라인 프리차지 전압을 발생하는 방법은, 비트라인 프리차지 전압을 출력하는 구동부의 풀업 트랜지스터 및 풀다운 트랜지스터 각각을 복제한 제1 및 제2 복제 트랜지스터들에 흐르는 전류 레벨을 제1 기준 전류의 레벨과 비교하는 단계, 제1 및 제2 복제 트랜지스터들에 흐르는 전류 레벨들이 제1 기준 전류의 레벨보다 클 때까지 업-카운팅 동작을 수행하여 오프셋 코드를 증가시키고 상기 오프셋 코드를 고정시키는 단계, 제1 및 제2 복제 트랜지스터들에 흐르는 전류 레벨들을 제1 기준 전류보다 큰 제2 기준 전류의 레벨과 비교하는 단계, 제1 및 제2 복제 트랜지스터들에 흐르는 전류 레벨들이 제1 기준 전류의 레벨보다 크고 제2 기준 전류의 레벨보다 작은 경우 고정된 오프셋 코드를 유지하는 단계, 제1 및 제2 복제 트랜지스터들에 흐르는 전류 레벨들이 제2 기준 전류의 레벨보다 큰 경우 다운-카운팅 동작을 수행하여 오프셋 코드를 감소시키는 단계, 그리고 오프셋 코드에 연계된 기준 전압에 기초하여 비트라인 프리차지 전압을 발생하는 단계를 포함한다.A method of generating a bit line pre-charge voltage used to pre-charge a bit line and a complementary bit line of a memory device according to embodiments of the present invention includes pull-up transistors and pull-down transistors of a driver outputting a bit line pre-charge voltage, respectively. Comparing the current level flowing in the first and second replica transistors replicating with the level of the first reference current, until the current levels flowing in the first and second replica transistors are greater than the level of the first reference current Performing an up-counting operation to increase an offset code and fix the offset code, comparing current levels flowing in the first and second replica transistors to a level of a second reference current greater than the first reference current, The current levels flowing through the first and second replica transistors are greater than the level of the first reference current and the level of the second reference current is Maintaining a fixed offset code if small, reducing the offset code by performing a down-counting operation when the current levels flowing in the first and second replica transistors are greater than the level of the second reference current, and the offset code And generating a bit line pre-charge voltage based on the reference voltage associated with.

본 발명의 전압 발생 회로는 비트라인 프리차지 전압을 출력하는 구동부에 목표 단락 전류가 일정하게 흐르도록 백그라운드 캘리브레이션함으로써, 구동부의 동작 중에 비트라인 프리차지 전압이 메타스테이블(metastable) 상태에 있게 되는 데드 존을 없애고 비트라인 프리차지 전압의 산포를 최소화하여 메모리 셀 데이터의 센싱 마진을 확보할 수 있다.In the voltage generating circuit of the present invention, a background calibration is performed such that a target short-circuit current flows constantly to a driving unit that outputs a bit line pre-charge voltage, so that the bit line pre-charge voltage is in a metastable state during operation of the driving unit. The sensing margin of memory cell data can be secured by eliminating the zone and minimizing the distribution of the bit line pre-charge voltage.

도 1은 본 발명의 실시예들에 따른 메모리 장치를 설명하는 블락 다이어그램이다.
도 2a 내지 도 2c는 도 1의 메모리 장치 내 메모리 코어 영역의 구성을 설명하는 도면들이다.
도 3은 도 1의 전압 발생 회로를 설명하는 회로도이다.
도 4a 및 도 4b는 도 3의 전압 발생 회로에서 출력되는 비트라인 프리차지 전압의 특성을 설명하는 그래프들이다.
도 5a, 도 5b, 도 6a 및 도 6b는 도 3의 오프셋 보상부와 비교부를 설명하는 도면들이다.
도 7은 도 3의 백그라운드 캘리브레이션 회로를 설명하는 회로 다이어그램이다.
도 8은 도 7의 백그라운드 캘리브레이션 회로의 동작을 설명하는 도면이다.
도 9 및 도 10은 도 3의 전압 발생 회로의 동작을 설명하는 순서도와 타이밍 다이어그램이다.
도 11은 도 3의 전압 발생 회로의 동작 특성을 설명하는 그래프이다.1 is a block diagram illustrating a memory device according to embodiments of the present invention.
2A to 2C are diagrams illustrating a configuration of a memory core region in the memory device of FIG. 1.
3 is a circuit diagram illustrating the voltage generation circuit of FIG. 1.
4A and 4B are graphs illustrating characteristics of a bit line pre-charge voltage output from the voltage generator circuit of FIG. 3.
5A, 5B, 6A, and 6B are diagrams illustrating an offset compensator and a comparator of FIG. 3.
FIG. 7 is a circuit diagram illustrating the background calibration circuit of FIG. 3.
8 is a view for explaining the operation of the background calibration circuit of FIG. 7.
9 and 10 are flowcharts and timing diagrams illustrating the operation of the voltage generator circuit of FIG. 3.
11 is a graph for explaining the operating characteristics of the voltage generator circuit of FIG. 3.

도 1은 본 발명의 실시예들에 따른 메모리 장치를 설명하는 블락 다이어그램이다.1 is a block diagram illustrating a memory device according to embodiments of the present invention.

도 1을 참조하면, 메모리 장치(100)는, 예시적으로, DRAM, SDRAM (Synchronous DRAM), DDR SDRAM (Double Data Rate SDRAM), LPDDR SDRAM (Low Power Double Data Rate SDRAM), GDDR SDRAM (Graphics Double Data Rate SDRAM), 사이리스터 RAM (Thyristor RAM, TRAM) 등과 같은 휘발성 메모리일 수 있다. 실시예에 따라, 메모리 장치(100)는 PRAM(Phase change Random Access Memory), MRAM(Magnetic Random Access Memory), RRAM(Resistive Random Access Memory) 등의 비휘발성 메모리일 수 있다.Referring to FIG. 1, the memory device 100 is, for example, DRAM, SDRAM (Synchronous DRAM), DDR SDRAM (Double Data Rate SDRAM), LPDDR SDRAM (Low Power Double Data Rate SDRAM), GDDR SDRAM (Graphics Double) Data Rate SDRAM), Thyristor RAM (TRAM), and the like. According to an embodiment, the memory device 100 may be a nonvolatile memory such as a phase change random access memory (PRAM), a magnetic random access memory (MRAM), and a resistive random access memory (RRAM).

메모리 장치(100)는 외부 장치, 예를 들어, CPU(Central Processing Unit) 또는 메모리 콘트롤러로부터 커맨드(CMD), 어드레스(ADDR) 및/또는 제어 신호들을 수신하고, 데이터 패드들(DQ)을 통해 데이터를 입력 또는 출력할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 커맨드 디코더(112), 제어 로직(114), 어드레스 버퍼(116), 로우 디코더(117), 칼럼 디코더(118), 센스앰프 블락(120), 입출력 게이팅 회로(122), 데이터 입출력 회로(124), 그리고 전압 발생 회로(130)를 포함할 수 있다.The memory device 100 receives commands (CMD), addresses (ADDR) and / or control signals from an external device, for example, a central processing unit (CPU) or a memory controller, and receives data through data pads (DQ). Can be input or output. The memory device 100 includes a memory cell array 110, a command decoder 112, control logic 114, an address buffer 116, a row decoder 117, a column decoder 118, a sense amplifier block 120, Input / output gating circuit 122, data input / output circuit 124, and voltage generation circuit 130 may be included.

메모리 셀 어레이(110)는 로우들 및 칼럼들로 배열되는 매트릭스 형태로 제공되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(110)는 메모리 셀들과 연결되는 복수개의 워드라인들(WL)과 복수개의 비트라인들(BL, 도 2a)을 포함할 수 있다. 복수의 워드라인들(WL)은 메모리 셀들의 로우들과 연결되고, 복수의 비트라인들(BL)은 메모리 셀들의 칼럼들과 연결될 수 있다.The memory cell array 110 may include a plurality of memory cells provided in a matrix form arranged in rows and columns. The memory cell array 110 may include a plurality of word lines WL and a plurality of bit lines BL (FIG. 2A) connected to the memory cells. The plurality of word lines WL may be connected to rows of memory cells, and the plurality of bit lines BL may be connected to columns of memory cells.

커맨드 디코더(112)는 CPU 또는 메모리 콘트롤러로부터 수신되는 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS), 기입 인에이블 신호(/WE) 등을 디코딩하여 커맨드(CMD)에 상응하는 제어 신호들이 제어 로직(114)에서 생성되도록 할 수 있다. 커맨드(CMD)에는 액티브 커맨드, 독출 커맨드, 기입 커맨드, 프리차지 커맨드 등을 포함할 수 있다.The command decoder 112 decodes the row address strobe signal (/ RAS), the column address strobe signal (/ CAS), the chip select signal (/ CS), and the write enable signal (/ WE) received from the CPU or memory controller. By doing so, control signals corresponding to the command CMD may be generated in the control logic 114. The command CMD may include an active command, a read command, a write command, and a precharge command.

어드레스 버퍼(116)는 CPU 또는 메모리 콘트롤러로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스(ADDR)는 메모리 셀 어레이(110)의 로우를 어드레싱하는 로우 어드레스(RA)와 메모리 셀 어레이(110)의 칼럼을 어드레싱하는 칼럼 어드레스(CA)를 포함할 수 있다. 실시예에 따라, 커맨드(CMD)와 어드레스(ADDR)는 커맨드 어드레스(CA) 버스를 통해 메모리 장치(100)로 제공될 수 있다. 커맨드 어드레스(CA) 버스에는 시계열적으로 커맨드(CMD) 또는 어드레스(ADDR)가 전달될 수 있다. 어드레스 버퍼(116)는 로우 어드레스(RA)를 로우 디코더(117)로 전송하고, 칼럼 어드레스(CA)를 칼럼 디코더(118)로 전송할 수 있다.The address buffer 116 may receive an address ADDR from the CPU or memory controller. The address ADDR may include a row address RA addressing a row of the memory cell array 110 and a column address CA addressing a column of the memory cell array 110. According to an embodiment, the command CMD and the address ADDR may be provided to the memory device 100 through the command address CA bus. A command CMD or an address ADDR may be transferred to the command address CA bus in time. The address buffer 116 may transmit the row address RA to the row decoder 117 and the column address CA to the column decoder 118.

로우 디코더(117)는 메모리 셀 어레이(110)와 연결된 복수의 워드라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(117)는 어드레스 버퍼(116)로부터 수신된 로우 어드레스(RA)를 디코딩하여, 로우 어드레스(RA)에 대응하는 어느 하나의 워드라인(WL)을 선택하고, 선택된 워드라인(WL)을 활성화시킬 수 있다. 칼럼 디코더(118)는 메모리 셀 어레이(110)의 복수의 비트라인들(BL) 중 소정의 비트라인들(BL)을 선택할 수 있다. 칼럼 디코더(118)는 어드레스 버퍼(116)로부터 수신된 칼럼 어드레스(CA)를 디코딩하여 칼럼 선택 신호(CSL)를 발생하고, 입출력 게이팅 회로(122)를 통하여 칼럼 선택 신호(CSL)에 연결된 비트라인들(BL)을 선택할 수 있다.The row decoder 117 may select any one of a plurality of word lines WL connected to the memory cell array 110. The row decoder 117 decodes the row address RA received from the address buffer 116, selects one word line WL corresponding to the row address RA, and selects the selected word line WL. Can be activated. The column decoder 118 may select predetermined bit lines BL among a plurality of bit lines BL of the memory cell array 110. The column decoder 118 decodes the column address CA received from the address buffer 116 to generate a column select signal CSL, and a bit line connected to the column select signal CSL through the input / output gating circuit 122. Field BL can be selected.

센스앰프 블락(120)은 메모리 셀 어레이(110)의 비트라인들(BL)과 연결될 수 있다. 센스앰프 블락(120)은 비트라인들(BL)의 전압 변화를 감지하고, 이를 증폭하여 출력할 수 있다. 센스앰프 블락(120)에 의해 감지 증폭된 비트라인들(BL)은 입출력 게이팅 회로(122)에 의해 선택될 수 있다.The sense amplifier block 120 may be connected to the bit lines BL of the memory cell array 110. The sense amplifier block 120 may detect a voltage change of the bit lines BL, amplify it, and output it. The bit lines BL sensed and amplified by the sense amplifier block 120 may be selected by the input / output gating circuit 122.

입출력 게이팅 회로(122)는 칼럼 선택 신호(CSL)에 의해 선택된 비트라인들(BL)의 데이터를 저장하는 독출 데이터 래치들과, 메모리 셀 어레이(110)에 데이터를 기입하기 위한 기입 드라이버를 포함할 수 있다. 독출 데이터 래치들에 저장된 데이터는 데이터 입출력 회로(124)를 통하여 데이터 패드들(DQ)로 제공될 수 있다. 데이터 패드(DQ)를 통해 데이터 입출력 회로(124)로 제공된 기입 데이터는 기입 드라이버를 통하여 메모리 셀 어레이(110)에 기입될 수 있다.The input / output gating circuit 122 includes read data latches for storing data of the bit lines BL selected by the column select signal CSL, and a write driver for writing data to the memory cell array 110. You can. Data stored in the read data latches may be provided to the data pads DQ through the data input / output circuit 124. Write data provided to the data input / output circuit 124 through the data pad DQ may be written to the memory cell array 110 through the write driver.

제어 로직(114)은 커맨드 디코더(112)를 통해 수신되는 커맨드(CMD)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호들을 생성하여 센스앰프 블락(120) 및/또는 데이터 입출력 회로(124)로 제공할 수 있다.The control logic 114 generates various control signals for writing data to or reading data from the memory cell array 110 based on a command CMD received through the command decoder 112. Therefore, it can be provided to the sense amplifier block 120 and / or the data input / output circuit 124.

전압 발생 회로(130)는 센스앰프 블락(120)에서 비트라인들(BL)의 전압 변화를 감지하고 증폭하는 동작에 앞서서 비트라인들(BL)을 프리차지시키는 데 사용되는 비트라인 프리차지 전압(VBL)을 생성할 수 있다. 전압 발생 회로(130)는 비트라인 프리차지 전압(VBL)을 출력하는 구동부의 출력 노드에 목표 단락 전류가 일정하게 흐르도록 백그라운드 캘리브레이션 동작을 수행할 수 있다. 백그라운드 캘리브레이션 동작은, 구동부의 풀업 및 풀다운 트랜지스터들을 복제한 제1 및 제2 복제 트랜지스터들을 이용하여 제1 및 제2 복제 트랜지스터들에 흐르는 전류 레벨들과 제1 또는 제2 기준 전류의 레벨을 비교하는 동작, 비교 결과에 응답하여 오프셋 코드를 생성하는 동작, 오프셋 코드에 연계된 기준 전압에 기초하여 비트라인 프리차지 전압(VBL)을 출력하는 동작을 포함할 수 있다. 이에 따라, 전압 발생 회로(130)에서 출력되는 비트라인 프리차지 전압(VBL)은 데드 존 없이 최소화된 산포를 가질 수 있다.The voltage generating circuit 130 detects a voltage change of the bit lines BL in the sense amplifier block 120 and amplifies the bit line precharge voltage used to precharge the bit lines BL prior to the operation of amplifying the voltage. VBL). The voltage generator circuit 130 may perform a background calibration operation so that a target short-circuit current flows constantly to the output node of the driver outputting the bit line pre-charge voltage VBL. The background calibration operation compares current levels flowing in the first and second replication transistors with the levels of the first or second reference currents using the first and second replication transistors replicating the pull-up and pull-down transistors of the driver. The operation may include generating an offset code in response to a comparison result, and outputting a bit line pre-charge voltage VBL based on a reference voltage associated with the offset code. Accordingly, the bit line pre-charge voltage VBL output from the voltage generator circuit 130 may have a minimized dispersion without a dead zone.

도 2a 내지 도 2c는 도 1의 메모리 장치 내 메모리 코어 영역의 구성을 설명하는 도면들이다.2A to 2C are diagrams illustrating a configuration of a memory core region in the memory device of FIG. 1.

도 2a를 참조하면, 메모리 코어 영역(200)은 도 1의 메모리 장치(100)에서 메모리 셀 어레이(110), 제어 로직(114), 센스앰프 블락(120) 그리고 입출력 게이팅 회로(122)를 포함하는 영역으로 지칭될 수 있다. 메모리 코어 영역(200)는 비트라인(BL)에 연결되는 제1 메모리 셀(210), 상보 비트라인(BLB)에 연결되는 제2 메모리 셀(220), 비트라인 센스 앰프(230), 제1 등화기(240), 칼럼 선택 회로(250), 그리고 증폭 제어부(260)를 포함할 수 있다.Referring to FIG. 2A, the memory core region 200 includes a memory cell array 110, control logic 114, sense amplifier block 120, and input / output gating circuit 122 in the memory device 100 of FIG. 1. It may be referred to as an area. The memory core region 200 includes a first memory cell 210 connected to a bit line BL, a second memory cell 220 connected to a complementary bit line BLB, a bit line sense amplifier 230, and a first Equalizer 240, a column selection circuit 250, and may include an amplification control unit 260.

제1 메모리 셀(210)은 서로 직렬 연결되는 셀 트랜지스터(MN1)와 셀 커패시터(CC1)를 포함한다. 제2 메모리 셀(220)은 서로 직렬 연결되는 셀 트랜지스터(MN2)와 셀 커패시터(CC2)를 포함한다. 셀 커패시터들(CC1, CC2)의 일단에는 셀 플레이트 전압(VCP)이 인가된다. MN1 셀 트랜지스터의 드레인은 비트라인(BL)에 연결되고, 게이트는 워드라인(WLi)에 연결된다. MN2 셀 트랜지스터의 드레인은 상보 비트라인(BLB)에 연결되고, 게이트는 워드라인(WLj)에 연결된다.The first memory cell 210 includes a cell transistor MN1 and a cell capacitor CC1 connected in series with each other. The second memory cell 220 includes a cell transistor MN2 and a cell capacitor CC2 connected in series with each other. The cell plate voltage VCP is applied to one end of the cell capacitors CC1 and CC2. The drain of the MN1 cell transistor is connected to the bit line BL, and the gate is connected to the word line WLi. The drain of the MN2 cell transistor is connected to the complementary bit line BLB, and the gate is connected to the word line WLj.

제1 등화기(240)는 NMOS 트랜지스터들(MN5, MN6, MN7)을 포함한다. MN5 트랜지스터는 비트라인(BL)과 상보 비트라인(BLB) 사이에 연결되고, 게이트에는 등화 제어 신호(PEQi)가 연결된다. MN6 트랜지스터의 드레인은 비트라인(BL)에 연결되고, 소스는 비트라인 프리차지 전압(VBL)에 연결되고, 게이트는 등화 제어 신호(PEQi)에 연결된다. MN7 트랜지스터는 상보 비트라인(BLB)에 연결되고, 소스는 비트라인 프리차지 전압(VBL)에 연결되고, 게이트는 등화 제어 신호(PEQi)에 연결된다. 제1 등화기(240)는 등화 제어 신호(PEQi)에 응답하여 비트라인(BL)과 상보 비트라인(BLB)을 비트라인 프리차지 전압(VBL)으로 프리차지시킨다.The first equalizer 240 includes NMOS transistors MN5, MN6, and MN7. The MN5 transistor is connected between the bit line BL and the complementary bit line BLB, and an equalization control signal PEQi is connected to the gate. The drain of the MN6 transistor is connected to the bit line BL, the source is connected to the bit line pre-charge voltage VBL, and the gate is connected to the equalization control signal PEQi. The MN7 transistor is connected to the complementary bit line (BLB), the source is connected to the bit line precharge voltage (VBL), and the gate is connected to the equalization control signal (PEQi). The first equalizer 240 precharges the bit line BL and the complementary bit line BLB with the bit line precharge voltage VBL in response to the equalization control signal PEQi.

비트라인 센스 앰프(230)는 비트라인(BL)과 상보 비트라인(BLB) 사이에 직렬 연결되는 PMOS 트랜지스터들(MP1, MP2)과, 비트라인(BL)과 상보 비트라인(BLB) 사이에 직렬 연결되는 NMOS 트랜지스터들(MN3, MN4)을 포함한다. MP1, MP2 트랜지스터들은 증폭 제어부(260)에서 제1 전원 공급 라인(LA)으로 제공하는 전원 전압(VDD)을 이용하여 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압 차를 감지하고 증폭할 수 있다. MN3, MN4 트랜지스터들은 증폭 제어부(260)에서 제2 전원 공급 라인(LAB)으로 제공하는 접지 전압(VSS)을 이용하여 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압 차를 감지하고 증폭할 수 있다.The bit line sense amplifier 230 includes PMOS transistors MP1 and MP2 connected in series between the bit line BL and the complementary bit line BLB, and a series between the bit line BL and the complementary bit line BLB. It includes connected NMOS transistors MN3 and MN4. The MP1 and MP2 transistors sense and amplify the voltage difference between the bit line BL and the complementary bit line BLB by using the power supply voltage VDD provided by the amplification control unit 260 to the first power supply line LA. can do. The MN3 and MN4 transistors sense and amplify the voltage difference between the bit line BL and the complementary bit line BLB using the ground voltage VSS provided by the amplification control unit 260 to the second power supply line LAB. can do.

칼럼 선택 회로(250)는 NMOS 트랜지스터들(MN8, MN9)을 포함한다. MN8 트랜지스터는 칼럼 선택 신호(CSL)에 응답하여 비트라인(BL)을 로컬 입출력 라인(LIO)에 전기적으로 연결할 수 있다. MN9 트랜지스터는 칼럼 선택 신호(CSL)에 응답하여 상보 비트라인(BLB)을 상보 로컬 입출력 라인(LIOB)에 전기적으로 연결할 수 있다.The column selection circuit 250 includes NMOS transistors MN8 and MN9. The MN8 transistor may electrically connect the bit line BL to the local input / output line LIO in response to the column select signal CSL. The MN9 transistor may electrically connect the complementary bit line BLB to the complementary local input / output line LIOB in response to the column select signal CSL.

증폭 제어부(260)는 제2 등화기(261)와 PMOS 트랜지스터(MP3), 그리고 NMOS 트랜지스터(MN13)을 포함한다. 제2 등화기(261)는 NMOS 트랜지스터들(MN10, MN11, MN12)을 포함한다. MN10, MN11, MN12 트랜지스터들의 게이트에는 등화 제어 신호(PEQi)가 연결되고, MN11, MN12 트랜지스터들의 소스에는 비트라인 프리차지 전압(VBL)이 연결된다. 제2 등화기(261)는 제1 전원 공급 라인(LA)을 통하여 비트라인 센스 앰프(230)의 MP1, MP2 트랜지스터들의 소스와 연결되고, 제2 전원 공급 라인(LAB)을 통하여 비트라인 센스 앰프(230)의 MN3, MN4 트랜지스터들의 소스와 연결된다. 제2 등화기(261)는 등화 제어 신호(PEQi)에 응답하여 제1 전원 공급 라인(LA) 및 제2 전원 공급 라인(LAB)을 비트라인 프리차지 전압(VBL)으로 프리차지시킨다. MP3 트랜지스터는 제1 스위치 제어 신호(LAPG)에 응답하여 제1 전원 공급 라인(LA)을 통하여 전원 전압(VDD)을 비트라인 센스 앰프(230)로 제공한다. MN13 트랜지스터는 제2 스위치 제어 신호(LANG)에 응답하여 제2 전원 공급 라인(LAB)을 통하여 접지 전압(VSS)을 비트라인 센스 앰프(230)로 제공한다.The amplification control unit 260 includes a second equalizer 261, a PMOS transistor MP3, and an NMOS transistor MN13. The second equalizer 261 includes NMOS transistors MN10, MN11, and MN12. An equalization control signal PEQi is connected to the gates of the MN10, MN11, and MN12 transistors, and a bit line pre-charge voltage VBL is connected to the sources of the MN11 and MN12 transistors. The second equalizer 261 is connected to the source of the MP1 and MP2 transistors of the bit line sense amplifier 230 through the first power supply line LA and the bit line sense amplifier through the second power supply line LAB It is connected to the source of the MN3, MN4 transistors of (230). The second equalizer 261 precharges the first power supply line LA and the second power supply line LAB with a bit line precharge voltage VBL in response to the equalization control signal PEQi. The MP3 transistor provides the power voltage VDD to the bit line sense amplifier 230 through the first power supply line LA in response to the first switch control signal LAPG. The MN13 transistor provides the ground voltage VSS to the bit line sense amplifier 230 through the second power supply line LAB in response to the second switch control signal LANG.

제1 메모리 셀(210)의 셀 커패시터(CC1)에 저장된 데이터가 비트라인(BL)으로 출력될 때, 셀 커패시터(CC1)와 비트라인(BL)의 커패시터 사이에 차지 셰어링이 발생할 수 있다. 마찬가지로, 제2 메모리 셀(220)의 셀 커패시터(CC2)에 저장된 데이터가 상보 비트라인(BLB)으로 출력될 때, 셀 커패시터(CC2)와 상보 비트라인(BLB)의 커패시터 사이에 차지 셰어링이 발생할 수 있다. 메모리 셀들(210, 1520)에 저장된 데이터를 효율적으로 감지하기 위하여 비트라인(BL)과 상보 비트라인(BLB)은 비트라인 프리차지 전압(VBL)으로 미리 프리차지될 수 있다.When data stored in the cell capacitor CC1 of the first memory cell 210 is output to the bit line BL, charge sharing may occur between the cell capacitor CC1 and the capacitor of the bit line BL. Similarly, when data stored in the cell capacitor CC2 of the second memory cell 220 is output to the complementary bit line BLB, charge sharing is performed between the cell capacitor CC2 and the capacitor of the complementary bit line BLB. Can occur. In order to efficiently detect data stored in the memory cells 210 and 1520, the bit line BL and the complementary bit line BBL may be precharged with a bit line precharge voltage VBL in advance.

도 2b및 도 2c는 제1 메모리 셀(210)의 셀 커패시터(CC1)에 저장된 데이터 "1" 또는 "0"을 감지할 때의 비트라인(BL)과 상보 비트라인(BLB)의 전압 파형들을 보여준다. 도 2b에서, 비트라인 센스 앰프(230)가 데이터 "1"을 감지하는 경우, 비트라인(BL)과 상보 비트라인(BLB)은 비트라인 프리차지 전압(VBL)으로 프리차지된 후, 셀 커패시터(CC1)와 비트라인(BL)의 커패시터 사이의 차지 셰어링에 의해 비트라인(BL)의 전압 레벨이 dV1만큼 증가할 수 있다. 비트라인 센스 앰프(230)에 의해 증폭 동작이 완료되면, 비트라인(BL)의 전압은 전원 전압(VDD) 레벨이 되고, 상보 비트라인(BLB)은 접지 전압(VSS) 레벨이 될 수 있다.2B and 2C show voltage waveforms of the bit line BL and the complementary bit line BLB when sensing data “1” or “0” stored in the cell capacitor CC1 of the first memory cell 210. Show. In FIG. 2B, when the bit line sense amplifier 230 senses data “1”, the bit line BL and the complementary bit line BLB are precharged with the bit line precharge voltage VBL, and then the cell capacitor The voltage level of the bit line BL may be increased by dV1 by charge sharing between the capacitor of CC1 and the bit line BL. When the amplification operation is completed by the bit line sense amplifier 230, the voltage of the bit line BL may be a power supply voltage VDD level, and the complementary bit line BLB may be a ground voltage VSS level.

도 2c에서, 비트라인 센스 앰프(230)가 데이터 "0"을 감지하는 경우, 비트라인(BL)과 상보 비트라인(BLB)은 비트라인 프리차지 전압(VBL)으로 프리차지된 후, 셀 커패시터(CC1)와 비트라인(BL)의 커패시터 사이의 차지 셰어링에 의해 비트라인(BL)의 전압 레벨이 dV2 만큼 감소할 수 있다. 비트라인 센스 앰프(230)에 의해 증폭 동작이 완료되면, 비트라인(BL)의 전압은 접지 전압(VSS) 레벨이 되고, 상보 비트라인(BLB)은 전원 전압(VDD) 레벨이 될 수 있다.In FIG. 2C, when the bit line sense amplifier 230 senses data “0”, the bit line BL and the complementary bit line BLB are precharged with the bit line precharge voltage VBL, and then the cell capacitor The voltage level of the bit line BL may be reduced by dV2 by charge sharing between the capacitor of CC1 and the bit line BL. When the amplification operation is completed by the bit line sense amplifier 230, the voltage of the bit line BL becomes the ground voltage VSS level, and the complementary bit line BLB may become the power supply voltage VDD level.

도 2 b 및 도 2c의 감지 증폭 파형들에서, 비트라인 프리차지 전압(VBL)이 목표 레벨로 일정할 때 dV1 및 dV2 전압 차들이 거의 동일해질 수 있다. 이에 따라, 데이터 "1" 또는 데이터 "0"을 센싱하는데 있어서 양측의 차지 셰어링 양이 동일하게 되어 센싱 마진이 동일하게 확보될 것이다.In the sense amplification waveforms of FIGS. 2B and 2C, when the bit line pre-charge voltage VBL is constant at the target level, the dV1 and dV2 voltage differences may be substantially the same. Accordingly, in sensing the data “1” or the data “0”, the amount of charge sharing on both sides will be the same, and the sensing margin will be the same.

도 3은 도 1의 전압 발생 회로를 설명하는 회로도이다. 도 4a 및 도 4b는 도 3의 전압 발생 회로에서 출력되는 비트라인 프리차지 전압의 특성을 설명하는 그래프들이다.3 is a circuit diagram illustrating the voltage generation circuit of FIG. 1. 4A and 4B are graphs illustrating characteristics of a bit line pre-charge voltage output from the voltage generator circuit of FIG. 3.

도 3을 참조하면, 전압 발생 회로(130)는 기준 전압 발생부(310), 오프셋 보상부(320), 비교부(330), 구동부(340) 그리고 백그라운드 캘리브레이션 회로(350)를 포함한다. 기준 전압 발생부(310)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬로 연결되는 제1 및 제2 저항들(R1, R2)을 포함할 수 있다. 기준 전압 발생부(310)는 제1 및 제2 저항들(R1, R2) 사이의 제1 연결 노드(N1)에서 기준 전압(VREF)을 출력할 수 있다. 제1 저항(R1)의 저항 값과 제2 저항(R2)의 저항 값이 동일하게 설정되어 기준 전압(VREF)은 전원 전압(VDD) 레벨의 반(1/2)에 해당하는 전압 레벨(VDD/2)로 출력될 수 있다.Referring to FIG. 3, the voltage generator circuit 130 includes a reference voltage generator 310, an offset compensator 320, a comparator 330, a driver 340, and a background calibration circuit 350. The reference voltage generator 310 may include first and second resistors R1 and R2 connected in series between the power supply voltage VDD and the ground voltage VSS. The reference voltage generator 310 may output the reference voltage VREF at the first connection node N1 between the first and second resistors R1 and R2. The resistance value of the first resistor R1 and the resistance value of the second resistor R2 are set to be the same, so that the reference voltage VREF is a voltage level VDD corresponding to half (1/2) of the power supply voltage VDD level. / 2).

오프셋 보상부(320)는 기준 전압 발생부(310)에서 출력되는 기준 전압(VREF)과 백그라운드 캘리브레이션 회로(350)에서 출력되는 오프셋 코드(OFFSET<0:4>)를 수신할 수 있다. 오프셋 보상부(320)는 기준 전압(VREF)에 오프셋 코드(OFFSET<0:4>)를 연계시킬 수 있다(linked). 오프셋 보상부(320)는 제1 오프셋 보상기(321)와 제2 오프셋 보상기(322)를 포함할 수 있다. 제1 및 제2 오프셋 보상기들(321, 322)에 의해 오프셋 코드(OFFSET<0:4>)에 연계된 기준 전압(VREF)은 비교부(330)로 제공될 수 있다.The offset compensator 320 may receive a reference voltage VREF output from the reference voltage generator 310 and an offset code OFFSET <0: 4> output from the background calibration circuit 350. The offset compensator 320 may link the offset code OFFSET <0: 4> to the reference voltage VREF. The offset compensator 320 may include a first offset compensator 321 and a second offset compensator 322. The reference voltage VREF associated with the offset code OFFSET <0: 4> by the first and second offset compensators 321 and 322 may be provided to the comparator 330.

비교부(330)는 오프셋 코드(OFFSET<0:4>)에 연계된 기준 전압(VREF)과 비트라인 프리차지 전압(VBL)을 비교하여 제1 구동 제어 신호(DCS1) 및 제2 구동 제어 신호(DCS2)를 출력할 수 있다. 비교부(330)는 제1 비교기(331)와 제2 비교기(332)를 포함한다. 제1 비교기(331)는 제1 오프셋 보상기(321)와 결합하여 오프셋 코드(OFFSET<0:4>)에 연계된 기준 전압(VREF)과 비트라인 프리차지 전압(VBL)을 비교하고 제1 구동 제어 신호(DCS1)를 출력할 수 있다. 제2 비교기(332)는 제2 오프셋 보상기(322)와 결합하여 오프셋 코드(OFFSET<0:4>)에 연계된 기준 전압(VREF)과 비트라인 프리차지 전압(VBL)을 비교하여 제2 구동 제어 신호(DCS2)를 출력할 수 있다.The comparator 330 compares the reference voltage VREF and the bit line pre-charge voltage VBL associated with the offset code OFFSET <0: 4>, and thus the first driving control signal DCS1 and the second driving control signal. (DCS2) can be output. The comparator 330 includes a first comparator 331 and a second comparator 332. The first comparator 331 compares the reference voltage VREF and the bit line precharge voltage VBL associated with the offset code OFFSET <0: 4> by combining with the first offset compensator 321 and drives the first. The control signal DCS1 may be output. The second comparator 332 is coupled to the second offset compensator 322 to compare the reference voltage VREF associated with the offset code OFFSET <0: 4> and the bit line precharge voltage VBL to drive the second. The control signal DCS2 may be output.

구동부(340)는 제1 구동 제어 신호(DCS1) 및 제2 구동 제어 신호(DCS2)에 응답하여 비트라인 프리차지 전압(VBL)을 출력할 수 있다. 구동부(340)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 연결되는 제1 트랜지스터(PD)와 제2 트랜지스터(ND)를 포함한다. 구동부(340)는 제1 및 제2 트랜지스터들(PD, ND) 사이의 제2 연결 노드(N2)에서 비트라인 프리차지 전압(VBL)을 출력할 수 있다. 제1 트랜지스터(PD)는 피모스 트랜지스터로 구성되고, 제2 트랜지스터(ND)는 엔모스 트랜지스터로 구성될 수 있다. 제1 트랜지스터(PD)는 제1 구동 제어 신호(DCS1)에 응답하여 제2 연결 노드(N2)를 풀업 구동하고, 제2 트랜지스터(PN)는 제2 구동 제어 신호(DCS2)에 응답하여 제2 연결 노드(N2)를 풀다운 구동할 수 있다.The driver 340 may output the bit line pre-charge voltage VBL in response to the first driving control signal DCS1 and the second driving control signal DCS2. The driver 340 includes a first transistor PD and a second transistor ND connected between the power supply voltage VDD and the ground voltage VSS. The driver 340 may output a bit line pre-charge voltage VBL at the second connection node N2 between the first and second transistors PD and ND. The first transistor PD may be composed of a PMOS transistor, and the second transistor ND may be composed of an NMOS transistor. The first transistor PD pulls up the second connection node N2 in response to the first driving control signal DCS1, and the second transistor PN responds to the second driving control signal DCS2. The connection node N2 may be pulled down.

제1 비교기(331), 제2 비교기(332), 제1 트랜지스터(PD) 및 제2 트랜지스터(ND) 사이의 연결 관계로 인해, 비트라인 프리차지 전압(VBL)은 도 4a에 도시된 바와 같이 데드 존을 포함하는 산포를 가질 수 있다. 데드 존은 제1 및 제2 트랜지스터들(PD, ND)이 동시에 턴온되는 것을 방지할 수 있다. 데드 존에서의 제1 및 제2 트랜지스터들(PD, ND)의 단락 전류(Ishort)는 거의 제로(0)를 나타낸다(도 4b, A).Due to the connection relationship between the first comparator 331, the second comparator 332, the first transistor PD and the second transistor ND, the bit line pre-charge voltage VBL is as shown in FIG. 4A. It may have a dispersion that includes a dead zone. The dead zone can prevent the first and second transistors PD and ND from being turned on at the same time. The short-circuit current Ishort of the first and second transistors PD and ND in the dead zone shows almost zero (Fig. 4B, A).

그러나, 비트라인 프리차지 전압(VBL)이 데드 존 내에 위치하게 되면, 비트라인 프리차지 전압(VBL)이 메타스테이블 상태이므로 비트라인 프리차지 전압(VBL)은 도 4a와 같이 넓은 산포를 가질 수 있다. 넓은 산포를 가지는 비트라인 프리차지 전압(VBL)이 비트라인(BL) 및 상보 비트라인(BLB)에 인가되면, 도 2b 및 도 2c 에서 설명된 데이터 "1" 또는 데이터 "0"을 센싱하는 데 있어서 어느 한쪽의 차아지 셰어링 양이 감소하여 센싱 마진이 나빠질 수 있다. However, when the bit line pre-charge voltage VBL is located in the dead zone, the bit line pre-charge voltage VBL may have a wide scatter as shown in FIG. 4A because the bit line pre-charge voltage VBL is in a metastable state. have. When the bit line precharge voltage VBL having a wide scatter is applied to the bit line BL and the complementary bit line BLB, it is used to sense the data "1" or the data "0" described in FIGS. 2B and 2C. Therefore, the amount of sharing on one side of the charge may decrease, and the sensing margin may deteriorate.

구동부(340)에서 출력되는 비트라인 프리차지 전압(VBL)의 데드 존을 없애기 위하여, 백그라운드 캘리브레이션 회로(350)는 구동부(340)의 제1 및 제2 트랜지스터들(PD, ND)에 목표 단락 전류(Ishort _target)가 흐르도록 조정할 수 있다. 백그라운드 캘리브레이션 회로(350)는 구동부(340)에 연결되고, 구동부(340)에 목표 단락 전류(Ishort_target)가 흐르도록 오프셋 코드(OFFSET<0:4>)를 생성할 수 있다. 오프셋 코드(OFFSET<0:4>)는 오프셋 보상부(320)로 제공되고, 오프셋 보상부(320)와 결합된 비교부(330)는 오프셋 코드(OFFSET<0:4>)에 연계된 기준 전압(VREF)과 비트라인 프리차지 전압(VBL)을 비교하여 제1 및 제2 구동 제어 신호들(DCS1, DCS2)을 출력할 수 있다. 구동부(340)는 제1 및 제2 구동 제어 신호들(DCS1, DCS2)에 응답하여 제1 및 제2 트랜지스터들(PD, ND)에 목표 단락 전류(Ishort _target)가 흐르고 데드 존이 없는 비트라인 프리차지 전압(VBL)을 출력할 수 있다(도 4b, B). 예시적으로, 제1 및 제2 트랜지스터들(PD, ND)에 흐르는 목표 단락 전류(Ishort _target)는 10 내지 30 uA정도로 설정될 수 있다.In order to eliminate the dead zone of the bit line pre-charge voltage VBL output from the driver 340, the background calibration circuit 350 targets short-circuit currents to the first and second transistors PD and ND of the driver 340. It can be adjusted so that (I short _target ) flows. The background calibration circuit 350 is connected to the driving unit 340 and may generate an offset code (OFFSET <0: 4>) so that a target short-circuit current (I short_target ) flows through the driving unit 340. The offset code (OFFSET <0: 4>) is provided to the offset compensation unit 320, and the comparison unit 330 combined with the offset compensation unit 320 is a reference associated with the offset code (OFFSET <0: 4>) The first and second driving control signals DCS1 and DCS2 may be output by comparing the voltage VREF and the bit line pre-charge voltage VBL. The driver 340 has a target short-circuit current (I short _target ) flowing in the first and second transistors PD and ND in response to the first and second driving control signals DCS1 and DCS2, and a dead zone-free bit The line pre-charge voltage VBL can be output (FIGS. 4B and B). For example, the target short-circuit current I short _target flowing through the first and second transistors PD and ND may be set to about 10 to 30 uA.

도 5a, 도 5b, 도 6a 및 도 6b는 도 3의 오프셋 보상부와 비교부를 설명하는 도면들이다.5A, 5B, 6A, and 6B are diagrams illustrating an offset compensator and a comparator of FIG. 3.

도 5a를 참조하면, 오프셋 코드(OFFSET<0:4>)에 연계된 기준 전압(VREF)과 비트라인 프리차지 전압(VBL)을 비교하고 제1 구동 제어 신호(DCS1)를 출력하는 제1 오프셋 보상기(321)와 제1 비교기(331)를 보여준다. 제1 오프셋 보상기(321)와 제1 비교기(331)는 제1 및 제2 PMOS 트랜지스터들(501, 502), 제1 및 제2 입력부들(510, 520), 제1 및 제2 오프셋 제어부들(530, 540) 그리고 전류원(505)을 포함할 수 있다.Referring to FIG. 5A, a first offset comparing a reference voltage VREF associated with an offset code OFFSET <0: 4> and a bit line pre-charge voltage VBL and outputting a first driving control signal DCS1 The compensator 321 and the first comparator 331 are shown. The first offset compensator 321 and the first comparator 331 include first and second PMOS transistors 501 and 502, first and second input units 510 and 520, and first and second offset control units. (530, 540) and may include a current source (505).

제1 및 제2 PMOS 트랜지스터들(501, 502)은 전류 미러를 구성할 수 있다. 제1 및 제2 PMOS 트랜지스터들(501, 502)의 소스는 전원 전압(VDD)에 연결되고, 제1 PMOS 트랜지스터(501)의 게이트는 제2 PMOS 트랜지스터(502)의 게이트 및 드레인에 연결될 수 있다.The first and second PMOS transistors 501 and 502 may form a current mirror. The source of the first and second PMOS transistors 501 and 502 may be connected to the power supply voltage VDD, and the gate of the first PMOS transistor 501 may be connected to the gate and drain of the second PMOS transistor 502. .

제1 및 제2 입력부들(510, 520)은 차동 증폭기를 구성하고, 기준 전압(VREF)과 비트라인 프리차지 전압(VBL)을 입력하여 비교할 수 있다. 제1 입력부(510)는 병렬 연결되는 다수개의 NMOS 트랜지스터들(511, 512, 513, 514, 515, 516)을 포함할 수 있다. 511-516 NMOS 트랜지스터들의 게이트들은 기준 전압(VREF)에 연결되고, 소스는 전류원(505)을 통하여 접지 전압(VSS)에 전기적으로 연결될 수 있다. 511 NMOS 트랜지스터의 드레인은 제1 PMOS 트랜지스터(501)의 드레인과 연결되고, 제1 구동 제어 신호(DCS1)로서 출력될 수 있다. 511, 512, 513, 514, 515, 516 NMOS 트랜지스터 각각의 사이즈는 서로 다르게 설계될 수 있다. 예컨대, 511, 512, 513, 514, 515, 516 NMOS 트랜지스터 각각의 사이즈는 20:16:8:4:2:1 비율을 갖도록 설계될 수 있다.The first and second input units 510 and 520 constitute a differential amplifier and can be compared by inputting a reference voltage VREF and a bit line pre-charge voltage VBL. The first input unit 510 may include a plurality of NMOS transistors 511, 512, 513, 514, 515, 516 connected in parallel. The gates of the 511-516 NMOS transistors are connected to the reference voltage VREF, and the source can be electrically connected to the ground voltage VSS through the current source 505. The drain of the 511 NMOS transistor is connected to the drain of the first PMOS transistor 501, and may be output as the first driving control signal DCS1. The sizes of each of the 511, 512, 513, 514, 515, and 516 NMOS transistors may be designed differently. For example, the size of each of the 511, 512, 513, 514, 515, and 516 NMOS transistors can be designed to have a ratio of 20: 16: 8: 4: 2: 1.

제2 입력부(520)는 병렬 연결되는 다수개의 NMOS 트랜지스터들(521, 522, 523, 524, 525, 526)을 포함할 수 있다. 521-526 NMOS 트랜지스터들의 게이트들은 비트라인 프리차지 전압(VBL)에 연결되고, 소스들은 전류원(505)을 통하여 접지 전압(VSS)에 전기적으로 연결될 수 있다. 521 NMOS 트랜지스터의 드레인은 제2 PMOS 트랜지스터(502)의 게이트 및 드레인과 연결될 수 있다. 521, 522, 523, 524, 525, 526 NMOS 트랜지스터 각각은 제1 입력부(510)의 511, 512, 513, 514, 515, 516 NMOS 트랜지스터 각각에 대응적으로 연결되고, 그 사이즈는 예컨대 20:16:8:4:2:1 비율을 갖도록 설계될 수 있다.The second input unit 520 may include a plurality of NMOS transistors 521, 522, 523, 524, 525, and 526 connected in parallel. The gates of the 521-526 NMOS transistors are connected to the bit line pre-charge voltage (VBL), and the sources can be electrically connected to the ground voltage (VSS) through the current source (505). The drain of the 521 NMOS transistor may be connected to the gate and drain of the second PMOS transistor 502. Each of the 521, 522, 523, 524, 525, and 526 NMOS transistors is correspondingly connected to each of the 511, 512, 513, 514, 515, and 516 NMOS transistors of the first input unit 510, and the size is, for example, 20:16 It can be designed to have a ratio of: 8: 4: 2: 1.

제1 오프셋 제어부(530)는 병렬 연결되는 다수개의 NMOS 트랜지스터들(532, 533, 534, 535, 536)을 포함할 수 있다. 532-536 NMOS 트랜지스터들의 드레인은 제1 PMOS 트랜지스터(501)의 드레인이 연결된 제1 구동 제어 신호(DCS1)에 연결될 수 있다. 532, 533, 534, 535, 536 NMOS 트랜지스터 각각의 게이트는 오프셋 코드(OFFSET<0:4>)에 대응적으로 연결될 수 있다. 532, 533, 534, 535, 536 MOS 트랜지스터 각각의 소스는 제1 입력부(510)의 512, 513, 514, 515, 516 NMOS 트랜지스터들의 드레인에 대응적으로 연결될 수 있다. 532, 533, 534, 535, 536 NMOS 트랜지스터 각각은 대응적으로 연결되는 512, 513, 514, 515, 516 NMOS 트랜지스터의 사이즈와 동일하게 설계될 수 있다. 예컨대 532, 533, 534, 535, 536 NMOS 트랜지스터 각각은 16:8:4:2:1 사이즈 비율을 갖도록 설계될 수 있다.The first offset control unit 530 may include a plurality of NMOS transistors 532, 533, 534, 535, and 536 connected in parallel. The drain of the 532-536 NMOS transistors may be connected to the first driving control signal DCS1 to which the drain of the first PMOS transistor 501 is connected. The gates of each of the 532, 533, 534, 535, and 536 NMOS transistors may be correspondingly connected to an offset code (OFFSET <0: 4>). The source of each of the 532, 533, 534, 535, and 536 MOS transistors may be correspondingly connected to drains of 512, 513, 514, 515, and 516 NMOS transistors of the first input unit 510. Each of the 532, 533, 534, 535, and 536 NMOS transistors can be designed to be the same size as the correspondingly connected 512, 513, 514, 515, and 516 NMOS transistors. For example, each of the 532, 533, 534, 535, and 536 NMOS transistors can be designed to have a 16: 8: 4: 2: 1 size ratio.

제2 오프셋 제어부(540)는 병렬 연결되는 다수개의 NMOS 트랜지스터들(542, 543, 544, 545, 546)을 포함할 수 있다. 542-546 NMOS 트랜지스터들의 드레인은 제2 PMOS 트랜지스터(502)의 드레인 및 게이트에 연결될 수 있다. 542 NMOS 트랜지스터의 게이트는 전원 전압(VDD)에 연결되고, 543, 544, 545, 546 NMOS 트랜지스터들의 게이트들은 접지 전압(VSS)에 연결될 수 있다. 542, 543, 544, 545, 546 NMOS 트랜지스터 각각의 소스는 제2 입력부(520)의 522, 523, 524, 525, 526 NMOS 트랜지스터들의 드레인과 대응적으로 연결될 수 있다. 542, 543, 544, 545, 546 NMOS 트랜지스터 각각은 대응적으로 연결되는 522, 523, 524, 525, 526 NMOS 트랜지스터의 사이즈와 동일하게 설계될 수 있다. 예컨대 542, 543, 544, 545, 546 NMOS 트랜지스터 각각은 16:8:4:2:1 사이즈 비율을 갖도록 설계될 수 있다.The second offset control unit 540 may include a plurality of NMOS transistors 542, 543, 544, 545, and 546 connected in parallel. The drain of the 542-546 NMOS transistors may be connected to the drain and gate of the second PMOS transistor 502. The gate of the 542 NMOS transistor may be connected to the power supply voltage VDD, and the gates of the 543, 544, 545, and 546 NMOS transistors may be connected to the ground voltage VSS. The source of each of the 542, 543, 544, 545, and 546 NMOS transistors may be correspondingly connected to the drains of the 522, 523, 524, 525, and 526 NMOS transistors of the second input unit 520. Each of the 542, 543, 544, 545, and 546 NMOS transistors can be designed to be the same size as the correspondingly connected 522, 523, 524, 525, and 526 NMOS transistors. For example, each of the 542, 543, 544, 545, and 546 NMOS transistors can be designed to have a 16: 8: 4: 2: 1 size ratio.

제1 오프셋 보상기(321)와 제1 비교기(331)에서, 기준 전압(VREF)이 입력되는 측의 제1 입력부(510)와 제1 오프셋 제어부(530)의 구성과 비트라인 프리차지 전압(VBL)이 입력되는 측의 제2 입력부(520)와 제2 오프셋 제어부(540)의 구성은 서로 대칭적으로 이루어진다. 이는 기준 전압(VREF)과 비트라인 프리차지 전압(VBL)을 비교하는 데 있어서, 임피던스 부정합 영향을 방지하여 센싱 감도(sensitivity)를 좋게 할 수 있다.In the first offset compensator 321 and the first comparator 331, the configuration of the first input unit 510 and the first offset control unit 530 on the side to which the reference voltage VREF is input and the bit line pre-charge voltage VBL ), The configuration of the second input unit 520 and the second offset control unit 540 on the input side is symmetrical to each other. This is to compare the reference voltage (VREF) and the bit line pre-charge voltage (VBL), it is possible to improve the sensing sensitivity (sensitivity) by preventing the effect of impedance mismatch.

제1 오프셋 보상기(321)와 제1 비교기(331)는 오프셋 코드(OFFSET<0:4>)가 증가할수록 제1 구동 제어 신호(DCS1)의 전압 레벨이 하강할 수 있다. 이에 따라, 도 5b에 도시된 바와 같이, 오프셋 코드(OFFSET<0:4>)가 증가할수록 구동부(340)의 제1 트랜지스터(PD)의 풀업 강도가 세져서 비트라인 프리차지 전압(VBL) 레벨이 높아질 수 있다. 이와 반대로, 오프셋 코드(OFFSET<0:4>)가 감소할수록 구동부(340)의 제1 트랜지스터(ND)의 풀업 강도가 약해져서 비트라인 프리차지 전압(VBL) 레벨이 낮아질 수 있다.As the offset codes OFFSET <0: 4> increase, the voltage level of the first driving control signal DCS1 may decrease in the first offset compensator 321 and the first comparator 331. Accordingly, as illustrated in FIG. 5B, as the offset code (OFFSET <0: 4>) increases, the pull-up strength of the first transistor PD of the driver 340 increases, and thus the bit line pre-charge voltage (VBL) level This can be high. Conversely, as the offset code OFFSET <0: 4> decreases, the pull-up strength of the first transistor ND of the driving unit 340 becomes weak, so that the bit line pre-charge voltage VBL level may decrease.

도 6a를 참조하면, 오프셋 코드(OFFSET<0:4>)에 연계된 기준 전압(VREF)과 비트라인 프리차지 전압(VBL)을 비교하여 제2 구동 제어 신호(DCS2)를 출력하는 제2 오프셋 보상기(322)와 제2 비교기(332)를 보여준다. 제2 오프셋 보상기(322)와 제2 비교기(332)는 제1 및 제2 NMOS 트랜지스터들(601, 602), 제3 및 제4 입력부들(610, 620), 제3 및 제4 오프셋 제어부들(630, 640) 그리고 전류원(605)을 포함할 수 있다.Referring to FIG. 6A, a second offset that outputs the second driving control signal DCS2 by comparing the reference voltage VREF and the bit line pre-charge voltage VBL associated with the offset code OFFSET <0: 4> The compensator 322 and the second comparator 332 are shown. The second offset compensator 322 and the second comparator 332 include first and second NMOS transistors 601 and 602, third and fourth inputs 610 and 620, and third and fourth offset controls (630, 640) and may include a current source (605).

제1 및 제2 NMOS 트랜지스터들(601, 602)은 전류 미러를 구성할 수 있다. 제1 및 제2 NMOS 트랜지스터들(601, 602)의 소스는 접지 전압(VSS)에 연결되고, 제1 NMOS 트랜지스터(601)의 게이트는 제2 NMOS 트랜지스터(602)의 게이트 및 드레인과 연결될 수 있다.The first and second NMOS transistors 601 and 602 may form a current mirror. The source of the first and second NMOS transistors 601 and 602 may be connected to the ground voltage VSS, and the gate of the first NMOS transistor 601 may be connected to the gate and drain of the second NMOS transistor 602. .

제3 및 제4 입력부들(610, 620)은 차동 증폭기를 구성하고, 기준 전압(VREF)과 비트라인 프리차지 전압(VBL)을 입력하여 비교할 수 있다. 제3 입력부(610)는 병렬 연결되는 다수개의 PMOS 트랜지스터들(611, 612, 613, 614, 615, 616)을 포함할 수 있다. 611-616 PMOS 트랜지스터들의 게이트들은 기준 전압(VREF)에 연결되고, 소스는 전류원(605)을 통하여 전원 전압(VDD)에 전기적으로 연결될 수 있다. 611 PMOS 트랜지스터의 드레인은 제1 PMOS 트랜지스터(601)의 드레인과 연결되고, 제2 구동 제어 신호(DCS2)로서 출력될 수 있다. 611, 612, 613, 614, 615, 616 PMOS 트랜지스터 각각의 사이즈는 서로 다르게 설계될 수 있다. 예컨대, 611, 612, 613, 614, 615, 616 PMOS 트랜지스터 각각의 사이즈는 20:16:8:4:2:1 비율을 갖도록 설계될 수 있다.The third and fourth input units 610 and 620 may constitute a differential amplifier, and input and compare a reference voltage VREF and a bit line pre-charge voltage VBL. The third input unit 610 may include a plurality of PMOS transistors 611, 612, 613, 614, 615, and 616 connected in parallel. The gates of the 611-616 PMOS transistors are connected to the reference voltage VREF, and the source can be electrically connected to the power supply voltage VDD through the current source 605. The drain of the 611 PMOS transistor is connected to the drain of the first PMOS transistor 601, and may be output as the second driving control signal DCS2. Each size of the 611, 612, 613, 614, 615, and 616 PMOS transistors can be designed differently. For example, the size of each of the 611, 612, 613, 614, 615, and 616 PMOS transistors can be designed to have a ratio of 20: 16: 8: 4: 2: 1.

제4 입력부(620)는 병렬 연결되는 다수개의 PMOS 트랜지스터들(621, 622, 623, 624, 625, 626)을 포함할 수 있다. 621-626 PMOS 트랜지스터들의 게이트들은 비트라인 프리차지 전압(VBL)에 연결되고, 소스들은 전류원(605)을 통하여 전원 전압(VDD)에 전기적으로 연결될 수 있다. 621 PMOS 트랜지스터의 드레인은 제2 NMOS 트랜지스터(602)의 게이트 및 드레인과 연결될 수 있다. 621, 622, 623, 624, 625, 626 PMOS 트랜지스터 각각은 제3 입력부(610)의 611, 612, 613, 614, 615, 616 PMOS 트랜지스터 각각에 대응적으로 연결되고, 그 사이즈는 예컨대 20:16:8:4:2:1 비율을 갖도록 설계될 수 있다.The fourth input unit 620 may include a plurality of PMOS transistors 621, 622, 623, 624, 625, and 626 connected in parallel. The gates of the 621-626 PMOS transistors are connected to the bit line pre-charge voltage VBL, and the sources can be electrically connected to the power supply voltage VDD through the current source 605. The drain of the 621 PMOS transistor may be connected to the gate and drain of the second NMOS transistor 602. Each of the 621, 622, 623, 624, 625, and 626 PMOS transistors is correspondingly connected to each of the 611, 612, 613, 614, 615, and 616 PMOS transistors of the third input unit 610, and the size is, for example, 20:16 It can be designed to have a ratio of: 8: 4: 2: 1.

제3 오프셋 제어부(630)는 병렬 연결되는 다수개의 PMOS 트랜지스터들(632, 633, 634, 635, 636)을 포함할 수 있다. 632-636 PMOS 트랜지스터들의 드레인은 제1 NMOS 트랜지스터(601)의 드레인이 연결된 제2 구동 제어 신호(DCS2)에 연결될 수 있다. 632, 633, 634, 635, 636 PMOS 트랜지스터 각각의 게이트는 오프셋 코드(OFFSET<0:4>)에 대응적으로 연결될 수 있다. 632, 633, 634, 635, 636 PMOS 트랜지스터 각각의 소스는 제3 입력부(610)의 612, 613, 614, 615, 616 PMOS 트랜지스터들의 드레인과 대응적으로 연결될 수 있다. 632, 633, 634, 635, 636 PMOS 트랜지스터 각각은 대응적으로 연결되는 612, 613, 614, 615, 616 PMOS 트랜지스터의 사이즈와 동일하게 설계될 수 있다. 예컨대 632, 633, 634, 635, 636 PMOS 트랜지스터 각각은 16:8:4:2:1 비율을 갖도록 설계될 수 있다.The third offset control unit 630 may include a plurality of PMOS transistors 632, 633, 634, 635, and 636 connected in parallel. The drains of the 632-636 PMOS transistors may be connected to the second driving control signal DCS2 to which the drain of the first NMOS transistor 601 is connected. The gates of each of the 632, 633, 634, 635, and 636 PMOS transistors may be correspondingly connected to an offset code (OFFSET <0: 4>). The source of each of the 632, 633, 634, 635, and 636 PMOS transistors may be correspondingly connected to the drains of the 612, 613, 614, 615, and 616 PMOS transistors of the third input unit 610. Each of the 632, 633, 634, 635, and 636 PMOS transistors can be designed to be the same size as the correspondingly connected 612, 613, 614, 615, and 616 PMOS transistors. For example, each of the 632, 633, 634, 635, and 636 PMOS transistors can be designed to have a 16: 8: 4: 2: 1 ratio.

제4오프셋 제어부(640)는 병렬 연결되는 다수개의 PMOS 트랜지스터들(642, 643, 644, 645, 646)을 포함할 수 있다. 642-646 PMOS 트랜지스터들의 드레인은 제2 NMOS 트랜지스터(602)의 드레인 및 게이트에 연결될 수 있다. 642 PMOS 트랜지스터의 게이트는 접지 전압(VSS)에 연결되고, 643, 644, 645, 646 PMOS 트랜지스터들의 게이트들은 전원 전압(VDD)에 연결될 수 있다. 642, 643, 644, 645, 646 PMOS 트랜지스터 각각의 소스는 제4 입력부(620)의 622, 623, 624, 625, 626 PMOS 트랜지스터들의 드레인과 대응적으로 연결될 수 있다. 642, 643, 644, 645, 646 PMOS 트랜지스터 각각의 사이즈는 대응적으로 연결되는 622, 623, 624, 625, 626 PMOS 트랜지스터의 사이즈와 동일하도록 설계될 수 있다. 642, 643, 644, 645, 646 PMOS 트랜지스터 각각은 예컨대 16:8:4:2:1 비율을 갖도록 설계될 수 있다.The fourth offset control unit 640 may include a plurality of PMOS transistors 642, 643, 644, 645, and 646 connected in parallel. The drain of the 642-646 PMOS transistors may be connected to the drain and gate of the second NMOS transistor 602. The gate of the 642 PMOS transistor may be connected to the ground voltage (VSS), and the gates of the 643, 644, 645, and 646 PMOS transistors may be connected to the power supply voltage (VDD). The source of each of the 642, 643, 644, 645, and 646 PMOS transistors may be correspondingly connected to the drains of the 622, 623, 624, 625, and 626 PMOS transistors of the fourth input unit 620. The sizes of each of the 642, 643, 644, 645, and 646 PMOS transistors can be designed to be the same as the sizes of the correspondingly connected 622, 623, 624, 625, and 626 PMOS transistors. Each of the 642, 643, 644, 645, and 646 PMOS transistors can be designed to have a 16: 8: 4: 2: 1 ratio, for example.

제2 오프셋 보상기(322)와 제2 비교기(332)에서, 기준 전압(VREF)이 입력되는 측의 제3 입력부(610)와 제3 오프셋 제어부(630)의 구성과 비트라인 프리차지 전압(VBL)이 입력되는 측의 제4 입력부(620)와 제4 오프셋 제어부(640)의 구성은 서로 대칭적으로 이루어진다. 이는 기준 전압(VREF)과 비트라인 프리차지 전압(VBL)을 비교하는 데 있어서, 임피던스 부정합 영향을 방지하여 센싱 감도를 좋게 할 수 있다.In the second offset compensator 322 and the second comparator 332, the configuration of the third input unit 610 and the third offset control unit 630 on the side to which the reference voltage VREF is input and the bit line pre-charge voltage VBL ), The configuration of the fourth input unit 620 and the fourth offset control unit 640 on the input side is symmetrical to each other. This is to compare the reference voltage (VREF) and the bit line pre-charge voltage (VBL), it is possible to improve the sensing sensitivity by preventing the effect of impedance mismatch.

제2 오프셋 보상기(322)와 제2 비교기(332)는 오프셋 코드(OFFSET<0:4>)가 증가할수록 제2 구동 제어 신호(DCS2)의 전압 레벨이 하강할 수 있다. 이에 따라, 도 6b에 도시된 바와 같이, 오프셋 코드(OFFSET<0:4>)가 증가할수록 구동부(340)의 제2 트랜지스터(ND)의 풀다운 강도가 약해져서 비트라인 프리차지 전압(VBL) 레벨이 높아질 수 있다. 이와 반대로, 오프셋 코드(OFFSET<0:4>)가 감소할수록 구동부(340)의 제2 트랜지스터(ND)의 풀다운 강도가 세져서 비트라인 프리차지 전압(VBL) 레벨이 낮아질 수 있다.The voltage levels of the second driving control signal DCS2 may decrease as the offset codes OFFSET <0: 4> increase in the second offset compensator 322 and the second comparator 332. Accordingly, as illustrated in FIG. 6B, as the offset code (OFFSET <0: 4>) increases, the pull-down intensity of the second transistor ND of the driver 340 becomes weak, so that the bit line pre-charge voltage (VBL) level becomes Can be elevated. Conversely, as the offset code OFFSET <0: 4> decreases, the pull-down intensity of the second transistor ND of the driving unit 340 becomes stronger, so that the bit line pre-charge voltage VBL level may decrease.

도 5a 및 도 6a의 제1 및 제2 오프셋 보상기들(321, 322)과 제1 및 제2 비교기들(331, 332)은 오프셋 코드(OFFSET<0:4>)에 따라 기준 전압(VREF)과 비트라인 프리차지 전압(VBL)을 비교하여 제1 및 제2 구동 제어 신호들(DCS1, DCS2)을 발생할 수 있다. 제1 및 제2 구동 제어 신호들(DCS1, DCS2)을 수신하는 구동부(340)는 기준 전압(VREF)을 목표로 비트라인 프리차지 전압(VBL)을 출력할 수 있다. 오프셋 코드(OFFSET<0:4>)는 비트라인 프리차지 전압(VBL)이 출력되는 구동부(340)의 제2 연결 노드(N2)에 목표 단락 전류(Ishort _target)가 일정하게 흐르도록 조정하는 백그라운드 캘리브레이션 회로(350)에서 제공될 수 있다.The first and second offset compensators 321 and 322 and the first and second comparators 331 and 332 of FIGS. 5A and 6A are the reference voltage VREF according to the offset code OFFSET <0: 4>. The first and second driving control signals DCS1 and DCS2 may be generated by comparing and the bit line pre-charge voltage VBL. The driving unit 340 receiving the first and second driving control signals DCS1 and DCS2 may output the bit line pre-charge voltage VBL with reference to the reference voltage VREF. The offset code OFFSET <0: 4> adjusts the target short-circuit current Ishort _target to flow constantly to the second connection node N2 of the driving unit 340 through which the bit line pre-charge voltage VBL is output. It may be provided in the calibration circuit 350.

도 7은 도 3의 백그라운드 캘리브레이션 회로를 설명하는 회로 다이어그램이다. 도 8은 도 7의 백그라운드 캘리브레이션 회로의 동작을 설명하는 도면이다.FIG. 7 is a circuit diagram illustrating the background calibration circuit of FIG. 3. 8 is a view for explaining the operation of the background calibration circuit of FIG. 7.

도 7을 참조하면, 백그라운드 캘리브레이션 회로(350)는 비교부(320, 도 3)에서 출력되는 제1 및 제2 구동 제어 신호들(DCS1, DCS2)에 응답하여 구동부(340)의 제1 트랜지스터(PD)와 제2 트랜지스터(ND)에 목표 단락 전류(Ishort _target)가 흐르게 하는 제어 신호로서 작용하는 오프셋 코드(OFFSET<0:4>)를 생성할 수 있다. 백그라운드 캘리브레이션 회로(350)는 구동 레플리카부(710), 플립플롭부(740), 판정 로직(750), 업/다운 카운터(760) 그리고 클럭 지연부(770)를 포함할 수 있다.Referring to FIG. 7, the background calibration circuit 350 responds to the first and second driving control signals DCS1 and DCS2 output from the comparator 320 (FIG. 3), the first transistor of the driving unit 340 ( PD) and the second transistor ND may generate an offset code (OFFSET <0: 4>) that acts as a control signal through which the target short-circuit current (I short _target ) flows. The background calibration circuit 350 may include a driving replica unit 710, a flip-flop unit 740, a decision logic 750, an up / down counter 760, and a clock delay unit 770.

구동 레플리카부(710)는 제1 레플리카 회로(720)와 제2 레플리카 회로(730)를 포함할 수 있다. 제1 레플리카 회로(720)는 구동부(340)의 풀업 구동부인 제1 트랜지스터(PD)를 복제하고, 제2 레플리카 회로(730)는 구동부(340)의 풀다운 구동부인 제2 트랜지스터(ND)를 복제할 수 있다.The driving replica unit 710 may include a first replica circuit 720 and a second replica circuit 730. The first replica circuit 720 replicates the first transistor PD that is the pull-up driver of the driver 340, and the second replica circuit 730 duplicates the second transistor ND that is the pull-down driver of the driver 340. can do.

제1 레플리카 회로(720)는 제1 복제 트랜지스터(721), 제1 및 제2 풀업 전류원들(722, 723) 및 제1 스위치(724)를 포함할 수 있다. 제1 복제 트랜지스터(721)는 구동부(340)의 제1 트랜지스터(PD)처럼 복제될 수 있다. 이에 따라, 제1 트랜지스터(PD)에 흐르는 전류 레벨에 기초하여 제1 복제 트랜지스터(721)의 전류 레벨이 결정될 수 있다.The first replica circuit 720 may include a first replica transistor 721, first and second pull-up current sources 722 and 723 and a first switch 724. The first replication transistor 721 may be replicated like the first transistor PD of the driver 340. Accordingly, the current level of the first replication transistor 721 may be determined based on the current level flowing through the first transistor PD.

제1 트랜지스터(PD)와 제1 복제 트랜지스터(721)는 트랜지스터 사이즈 비율을 이용하여 제1 트랜지스터(PD)와 제1 복제 트랜지스터(721) 각각에 흐르는 전류 레벨을 결정할 수 있다. 실시예에 따라, 제1 복제 트랜지스터(721)의 사이즈는 제1 트랜지스터(PD) 사이즈의 반(1/2) 정도로 설계될 수 있다. 이 경우, 제1 트랜지스터(PD)에 흐르는 전류는 제1 복제 트랜지스터(721)에 흐르는 전류의 2배가 될 것이다. 예시적으로, 제1 복제 트랜지스터(721)에 흐르는 전류가 5uA 정도로 설정되면 제1 트랜지스터(PD)에 흐르는 전류는 10uA 정도가 될 것이고, 제1 복제 트랜지스터(721)에 흐르는 전류가 15uA 정도로 설정되면 제1 트랜지스터(PD)에 흐르는 전류는 30uA 정도가 될 것이다.The first transistor PD and the first replication transistor 721 may determine a current level flowing through each of the first transistor PD and the first replication transistor 721 using a transistor size ratio. According to an embodiment, the size of the first replication transistor 721 may be designed to be about half (1/2) of the size of the first transistor PD. In this case, the current flowing through the first transistor PD will be twice the current flowing through the first replica transistor 721. For example, if the current flowing through the first replication transistor 721 is set to about 5 uA, the current flowing through the first transistor PD will be about 10 uA, and if the current flowing through the first replication transistor 721 is set to about 15 uA. The current flowing through the first transistor PD will be about 30uA.

제1 복제 트랜지스터(721)는 전원 전압(VDD)과 제3 연결 노드(N3) 사이에 연결되고, 그 게이트에 제1 구동 제어 신호(DCS1)가 연결될 수 있다. 제1 풀업 전류원(722)는 제3 연결 노드(N3)와 접지 전압(VSS) 사이에 연결되고, 제3 연결 노드(N3)에 제1 전류 레벨을 디폴트로 싱크(sink)시킬 수 있다. 예시적으로, 제1 풀업 전류원(722)의 제1 전류 레벨은 5uA 정도로 설정될 수 있다. 제2 풀업 전류원(723)과 제1 스위치(724)는 제3 연결 노드(N3)와 접지 전압(VSS) 사이에 직렬 연결될 수 있다. 제1 스위치(724)가 온되면, 제2 풀업 전류원(723)은 제3 연결 노드(N3)에 제2 전류 레벨을 싱크(sink)시킬 수 있다. 예시적으로, 제2 풀업 전류원(723)의 제2 전류 레벨은 10uA 정도로 설정될 수 있다. 제1 스위치(724)는 판정 로직(750)에서 출력되는 스위칭 신호(SW)에 응답하여 온 또는 오프될 수 있다.The first replication transistor 721 may be connected between the power supply voltage VDD and the third connection node N3, and a first driving control signal DCS1 may be connected to the gate. The first pull-up current source 722 is connected between the third connection node N3 and the ground voltage VSS, and may sink the first current level to the third connection node N3 by default. For example, the first current level of the first pull-up current source 722 may be set to about 5 uA. The second pull-up current source 723 and the first switch 724 may be connected in series between the third connection node N3 and the ground voltage VSS. When the first switch 724 is turned on, the second pull-up current source 723 may sink the second current level to the third connection node N3. For example, the second current level of the second pull-up current source 723 may be set to about 10 uA. The first switch 724 may be turned on or off in response to the switching signal SW output from the determination logic 750.

제1 레플리카 회로(720)에서, 제1 복제 트랜지스터(721)에 흐르는 전류 레벨과 제1 및/또는 제2 풀업 전류원들(722, 723)의 전류 레벨에 의해 제3 노드(N3)의 전압 레벨이 결정될 수 있다. 제1 복제 트랜지스터(721)의 전류가 제1 및/또는 제2 풀업 전류원들(722, 723)의 전류 보다 작으면, 제3 노드(N3)의 전압 레벨은 접지 전압(VSS) 쪽으로 잡힐 수 있다. 제1 복제 트랜지스터(721)의 전류가 제1 및/또는 제2 풀업 전류원들(722, 723)의 전류 보다 크면, 제3 노드(N3)의 전압 레벨은 전원 전압(VDD) 쪽으로 잡힐 수 있다.In the first replica circuit 720, the voltage level of the third node N3 is determined by the current level flowing through the first replica transistor 721 and the current levels of the first and / or second pull-up current sources 722 and 723. This can be determined. If the current of the first replication transistor 721 is less than the current of the first and / or second pull-up current sources 722 and 723, the voltage level of the third node N3 may be held toward the ground voltage VSS. . When the current of the first replication transistor 721 is greater than the current of the first and / or second pull-up current sources 722 and 723, the voltage level of the third node N3 may be held toward the power supply voltage VDD.

제2 레플리카 회로(730)는 제2 복제 트랜지스터(731), 제1 및 제2 풀다운 전류원들(732, 733) 그리고 제2 스위치(734)를 포함할 수 있다. 제2 복제 트랜지스터(731)는 구동부(340)의 제2 트랜지스터(PN)처럼 복제될 수 있다. 이에 따라, 제2 트랜지스터(PN)에 흐르는 전류 레벨에 기초하여 제2 복제 트랜지스터(731)의 전류 레벨이 결정될 수 있다.The second replica circuit 730 may include a second replica transistor 731, first and second pull-down current sources 732 and 733, and a second switch 734. The second replication transistor 731 may be replicated like the second transistor PN of the driver 340. Accordingly, the current level of the second replication transistor 731 may be determined based on the current level flowing through the second transistor PN.

제2 트랜지스터(PN)와 제2 복제 트랜지스터(731)는 트랜지스터 사이즈 비율을 이용하여 제2 트랜지스터(PN)와 제2 복제 트랜지스터(731) 각각에 흐르는 전류 레벨을 결정할 수 있다. 실시예에 따라, 제2 복제 트랜지스터(731)의 사이즈는 제2 트랜지스터(PN) 사이즈의 반(1/2) 정도로 설계될 수 있다. 이 경우, 제2 트랜지스터(PN)에 흐르는 전류는 제2 복제 트랜지스터(731)에 흐르는 전류의 2배가 될 것이다. 예시적으로, 제2 복제 트랜지스터(731)에 흐르는 전류가 5uA 정도로 설정되면 제2 트랜지스터(PN)에 흐르는 전류는 10uA 정도가 될 것이고, 제2 복제 트랜지스터(731)에 흐르는 전류가 15uA 정도로 설정되면 제2 트랜지스터(PN)에 흐르는 전류는 30uA 정도가 될 것이다.The second transistor PN and the second replication transistor 731 may determine a current level flowing through each of the second transistor PN and the second replication transistor 731 using the transistor size ratio. According to an embodiment, the size of the second replication transistor 731 may be designed to be about half (1/2) of the size of the second transistor PN. In this case, the current flowing through the second transistor PN will be twice the current flowing through the second replica transistor 731. For example, when the current flowing through the second replication transistor 731 is set to about 5 uA, the current flowing through the second transistor PN will be about 10 uA, and if the current flowing through the second replication transistor 731 is set to about 15 uA. The current flowing through the second transistor PN will be about 30uA.

제2 복제 트랜지스터(731)는 제4연결 노드(N4)와 접지 전압(VSS) 사이에 연결되고, 그 게이트에 제2 구동 제어 신호(DCS2)가 연결될 수 있다. 제1 풀다운 전류원(732)는 전원 전압(VDD)과 제4 연결 노드(N4) 사이에 연결되고, 제4 연결 노드(N4)에 제1 전류 레벨을 디폴트로 공급할 수 있다. 예시적으로, 제1 풀다운 전류원(732)의 제1 전류 레벨은 5uA 정도로 설정될 수 있다. 제2 스위치(734)와 제2 풀다운 전류원(733)은 전원 전압(VDD)과 제4 연결 노드(N4) 사이에 직렬 연결될 수 있다. 제2 스위치(734)가 온되면, 제2 풀다운 전류원(733)은 제4 연결 노드(N4)에 제2 전류 레벨을 공급할 수 있다. 예시적으로, 제2 풀다운 전류원(733)의 제2 전류 레벨은 10uA 정도로 설정될 수 있다. 제2 스위치(734)는 판정 로직(750)에서 출력되는 스위칭 신호(SW)에 응답하여 온 또는 오프될 수 있다.The second replication transistor 731 is connected between the fourth connection node N4 and the ground voltage VSS, and a second driving control signal DCS2 is connected to the gate. The first pull-down current source 732 is connected between the power supply voltage VDD and the fourth connection node N4, and may supply the first current level to the fourth connection node N4 as a default. For example, the first current level of the first pull-down current source 732 may be set to about 5 uA. The second switch 734 and the second pull-down current source 733 may be connected in series between the power supply voltage VDD and the fourth connection node N4. When the second switch 734 is turned on, the second pull-down current source 733 may supply a second current level to the fourth connection node N4. For example, the second current level of the second pull-down current source 733 may be set to about 10 uA. The second switch 734 may be turned on or off in response to the switching signal SW output from the determination logic 750.

제2 레플리카 회로(730)에서, 제2 복제 트랜지스터(731)에 흐르는 전류 레벨과 제1 및/또는 제2 풀다운 전류원들(732, 733)의 전류 레벨에 의해 제4 노드(N4)의 전압 레벨이 결정될 수 있다. 제2 복제 트랜지스터(731)의 전류가 제1 및/또는 제2 풀다운 전류원들(732, 733)의 전류 보다 작으면, 제4 노드(N4)의 전압 레벨은 전원 전압(VDD) 쪽으로 잡힐 수 있다. 제2 복제 트랜지스터(731)의 전류가 제1 및/또는 제2 풀다운 전류원들(732, 733)의 전류 보다 크면, 제4 노드(N4)의 전압 레벨은 접지 전압(VSS) 쪽으로 잡힐 수 있다.In the second replica circuit 730, the voltage level of the fourth node N4 is determined by the current level flowing through the second replica transistor 731 and the current levels of the first and / or second pull-down current sources 732 and 733. This can be determined. If the current of the second replication transistor 731 is less than the current of the first and / or second pull-down current sources 732 and 733, the voltage level of the fourth node N4 may be held toward the power supply voltage VDD. . When the current of the second replication transistor 731 is greater than the current of the first and / or second pull-down current sources 732 and 733, the voltage level of the fourth node N4 may be held toward the ground voltage VSS.

플립플롭부(740)는 클럭 신호(CK)에 응답하여 제3 및 제 4 노드들(N3, N4) 각각의 전압 레벨을 래치하여 제1 및 제2 출력 신호들(OUT_PD, OUT_ND)을 출력할 수 있다. 플립플롭부(740)는 구동 레플리카부(710)에서 출력되는 전원 전압(VDD) 쪽 전압 레벨을 갖는 제3 및 제4 연결 노드들 각각에 대하여 로직 하이 레벨의 제1 및 제2 출력 신호들(OUT_PD, OUT_ND)을 출력하고, 접지 전압(VSS) 쪽 전압 레벨을 갖는 제3 및 제4 연결 노드들 각각에 대하여 로직 로우 레벨의 제1 및 제2 출력 신호들(OUT_PD, OUT_ND)로 출력할 수 있다. 제1 및 제2 출력 신호들(OUT_PD, OUT_ND)은 판정 로직(750)으로 제공될 수 있다.The flip-flop unit 740 latches the voltage level of each of the third and fourth nodes N3 and N4 in response to the clock signal CK to output the first and second output signals OUT_PD and OUT_ND. You can. The flip-flop unit 740 includes first and second output signals of a logic high level for each of the third and fourth connection nodes having the voltage level on the power supply voltage VDD output from the driving replica unit 710 ( OUT_PD, OUT_ND), and logic low-level first and second output signals OUT_PD and OUT_ND for each of the third and fourth connection nodes having the voltage level on the ground voltage VSS. have. The first and second output signals OUT_PD and OUT_ND may be provided to the determination logic 750.

판정 로직(750)은 플립플롭부(740)의 제1 및 제2 출력 신호들(OUT_PD, OUT_ND)의 로직 레벨에 응답하여 스위칭 신호(SW), 업 신호(UP) 및 다운 신호(DN)를 출력할 수 있다.The determination logic 750 responds to the logic levels of the first and second output signals OUT_PD and OUT_ND of the flip-flop unit 740 to determine the switching signal SW, the up signal UP, and the down signal DN. Can print

업/다운 카운터(760)는 판정 로직(750)의 업 신호(UP) 또는 다운 신호(DN)에 따라 업-카운팅 동작 또는 다운-카운팅 동작을 수행하여 오프셋 코드(OFFSET<0:4>)를 생성할 수 있다. 오프셋 코드(OFFSET<0:4>)는 클럭 지연부(770)를 통과한 클럭 신호(CK)의 하강 에지에 응답하여 생성될 수 있다. 클럭 지연부(770)는 메모리 장치(100)의 내부 또는 외부에 포함되는 온도 센서의 동작 주기에 해당하는 시간 정도로 클럭 신호(CK)를 지연시킬 수 있다. 업/다운 카운터(760)는 온도 센서의 동작 주기 마다 오프셋 코드(OFFSET<0:4>)를 생성하도록 설계될 수 있다. 업-카운팅 동작에 의해 오프셋 코드(OFFSET<0:4>)가 증가되고, 다운-카운팅 동작에 의해 오프셋 코드(OFFSET<0:4>)가 감소될 수 있다.The up / down counter 760 performs an up-counting operation or a down-counting operation according to the up signal UP or down signal DN of the determination logic 750 to generate an offset code (OFFSET <0: 4>). Can be created. The offset code (OFFSET <0: 4>) may be generated in response to the falling edge of the clock signal CK passing through the clock delay unit 770. The clock delay unit 770 may delay the clock signal CK to a time corresponding to an operation cycle of the temperature sensor included in the inside or outside of the memory device 100. The up / down counter 760 may be designed to generate an offset code (OFFSET <0: 4>) every operating cycle of the temperature sensor. The offset code (OFFSET <0: 4>) may be increased by the up-counting operation, and the offset code (OFFSET <0: 4>) may be decreased by the down-counting operation.

구동 레플리카부(710)의 제1 및 제2 레플리카 회로들(720, 730), 플립플롭부(740)의 제1 출력 신호(OUT_PD)와 제2 출력 신호(OUT_ND), 판정 로직(750)의 업 신호(UP) 및 다운 신호(DN) 그리고 업/다운 카운터(760)와의 상관 관계는 도 8을 참조하여 설명한다.The first and second replica circuits 720 and 730 of the driving replica unit 710, the first output signal OUT_PD and the second output signal OUT_ND of the flip-flop unit 740, and the determination logic 750 The correlation between the up signal UP and the down signal DN and the up / down counter 760 will be described with reference to FIG. 8.

도 7에서, 제1 복제 트랜지스터(721)와 제2 복제 트랜지스터(731) 각각은 구동부(340)의 제1 트랜지스터(PD)와 제2 트랜지스터(ND)의 상태에 개별적으로 영향을 받을 수 있다. 예를 들어, 제1 트랜지스터(PD)와 제2 트랜지스터(ND) 각각은 비트라인(BL) 또는 워드라인(WL)과의 마이크로 브릿지 현상에 의해 직접 또는 간접적으로 서로 다르게 영향을 받을 수 있다. 이에 따라, 도 8은 제1 복제 트랜지스터(721)와 제2 복제 트랜지스터(731) 각각의 전류 레벨에 따른 제1 내지 제8 케이스들로 나누어 설명된다.In FIG. 7, each of the first replication transistor 721 and the second replication transistor 731 may be individually affected by states of the first transistor PD and the second transistor ND of the driver 340. For example, each of the first transistor PD and the second transistor ND may be influenced differently, directly or indirectly, by a micro-bridge phenomenon between the bit line BL or the word line WL. Accordingly, FIG. 8 is described by dividing the first to eighth cases according to the current level of each of the first replication transistor 721 and the second replication transistor 731.

제1 내지 제4 케이스들은 제1 복제 트랜지스터(721) 및 제2 복제 트랜지스터(731)에 흐르는 전류 레벨들과 제1 풀업 전류원(722)과 제1 풀다운 전류원(732)에 의해 디폴트로 흐르는 5uA 정도의 기준 전류들(IREF-_PD, IREF_ND) 사이의 관계를 설명한다.In the first to fourth cases, current levels flowing through the first replication transistor 721 and the second replication transistor 731, and about 5 uA flowing by default by the first pull-up current source 722 and the first pull-down current source 732 The relationship between the reference currents of (IREF-_PD, IREF_ND) will be described.

제1 케이스로, 판정 로직(750)의 제1 및 제2 출력 신호들(OUT_PD, OUT_ND)의 로직 레벨 "00"인 경우를 설명한다. 제1 레플리카 회로(720)에서 제1 복제 트랜지스터(721)에 흐르는 전류 레벨이 제1 풀업 전류원(722)의 전류 레벨 5uA 보다 작은 경우, 플립플롭부(740)의 제1 출력 신호(OUT_PD)는 로직 로우 레벨로 출력될 수 있다. 제2 레플리카 회로(730)에서 제2 복제 트랜지스터(731)에 흐르는 전류 레벨이 제1 풀다운 전류원(732)의 전류 레벨 5uA 보다 큰 경우, 플립플롭부(740)의 제2 출력 신호(OUT_ND)는 로직 로우 레벨로 출력될 수 있다. 판정 로직(750)은 제1 복제 트랜지스터(721)와 제2 복제 트랜지스터(731)의 전류 레벨들 모두가 5uA 보다 크지 않다고 판정하고, 제1 및 제2 출력 신호들(OUT_PD, OUT_ND)의 로직 레벨 "00"에 응답하여 로직 하이 레벨의 업 신호(UP)와 로직 로우 레벨의 다운 신호(DN)를 출력할 수 있다. 업/다운 카운터(760)는 로직 하이 레벨의 업 신호(UP)에 응답하여 업-카운팅 동작을 수행하여 오프셋 코드(OFFSET<0:4>)를 증가시킬 수 있다.As a first case, a case where the logic level of the first and second output signals OUT_PD and OUT_ND of the determination logic 750 is "00" will be described. When the current level flowing from the first replica circuit 720 to the first replication transistor 721 is less than the current level 5uA of the first pull-up current source 722, the first output signal OUT_PD of the flip-flop unit 740 is It can be output at a logic low level. When the current level flowing from the second replica circuit 730 to the second replication transistor 731 is greater than the current level 5 uA of the first pull-down current source 732, the second output signal OUT_ND of the flip-flop unit 740 is It can be output at a logic low level. The determination logic 750 determines that both current levels of the first replication transistor 721 and the second replication transistor 731 are not greater than 5 uA, and the logic levels of the first and second output signals OUT_PD, OUT_ND The logic high level up signal UP and the logic low level down signal DN may be output in response to “00”. The up / down counter 760 may increase the offset code OFFSET <0: 4> by performing an up-counting operation in response to the logic high level up signal UP.

제2 케이스로, 판정 로직(750)의 제1 및 제2 출력 신호들(OUT_PD, OUT_ND)의 로직 레벨 "01"인 경우를 설명한다. 제1 레플리카 회로(720)에서 제1 복제 트랜지스터(721)에 흐르는 전류 레벨이 제1 풀업 전류원(722)의 전류 레벨 5uA 보다 작은 경우, 플립플롭부(740)의 제1 출력 신호(OUT_PD)는 로직 로우 레벨로 출력될 수 있다. 제2 레플리카 회로(730)에서 제2 복제 트랜지스터(731)에 흐르는 전류 레벨이 제1 풀다운 전류원(732)의 전류 레벨 5uA 보다 작은 경우, 플립플롭부(740)의 제2 출력 신호(OUT_ND)는 로직 하이 레벨로 출력될 수 있다. 판정 로직(750)은 제1 복제 트랜지스터(721)와 제2 복제 트랜지스터(731)의 전류 레벨들 모두가 5uA 보다 크지 않다고 판정하고, 제1 및 제2 출력 신호들(OUT_PD, OUT_ND)의 로직 레벨 "01"에 응답하여 로직 하이 레벨의 업 신호(UP)와 로직 로우 레벨의 다운 신호(DN)를 출력할 수 있다. 업/다운 카운터(760)는 로직 하이 레벨의 업 신호(UP)에 응답하여 업-카운팅 동작을 수행하여 오프셋 코드(OFFSET<0:4>)를 증가시킬 수 있다.As a second case, a case where the logic level "01" of the first and second output signals OUT_PD and OUT_ND of the decision logic 750 is described. When the current level flowing from the first replica circuit 720 to the first replication transistor 721 is less than the current level 5uA of the first pull-up current source 722, the first output signal OUT_PD of the flip-flop unit 740 is It can be output at a logic low level. When the current level flowing from the second replica circuit 730 to the second replication transistor 731 is less than the current level 5 uA of the first pull-down current source 732, the second output signal OUT_ND of the flip-flop unit 740 is It can be output at a logic high level. The determination logic 750 determines that both current levels of the first replication transistor 721 and the second replication transistor 731 are not greater than 5 uA, and the logic levels of the first and second output signals OUT_PD, OUT_ND The logic high level up signal UP and the logic low level down signal DN may be output in response to “01”. The up / down counter 760 may increase the offset code OFFSET <0: 4> by performing an up-counting operation in response to the logic high level up signal UP.

제3 케이스로, 판정 로직(750)의 제1 및 제2 출력 신호들(OUT_PD, OUT_ND)의 로직 레벨 "11"인 경우를 설명한다. 제1 레플리카 회로(720)에서 제1 복제 트랜지스터(721)에 흐르는 전류 레벨이 제1 풀업 전류원(722)의 전류 레벨 5uA 보다 큰 경우, 플립플롭부(740)의 제1 출력 신호(OUT_PD)는 로직 하이 레벨로 출력될 수 있다. 제2 레플리카 회로(730)에서 제2 복제 트랜지스터(731)에 흐르는 전류 레벨이 제1 풀다운 전류원(732)의 전류 레벨 5uA 보다 작은 경우, 플립플롭부(740)의 제2 출력 신호(OUT_ND)는 로직 하이 레벨로 출력될 수 있다. 판정 로직(750)은 제1 복제 트랜지스터(721)와 제2 복제 트랜지스터(731)의 전류 레벨들 모두가 5uA 보다 크지 않다고 판정하고, 제1 및 제2 출력 신호들(OUT_PD, OUT_ND)의 로직 레벨 "11"에 응답하여 로직 하이 레벨의 업 신호(UP)와 로직 로우 레벨의 다운 신호(DN)를 출력할 수 있다. 업/다운 카운터(760)는 로직 하이 레벨의 업 신호(UP)에 응답하여 업-카운팅 동작을 수행하여 오프셋 코드(OFFSET<0:4>)를 증가시킬 수 있다.In the third case, the case where the logic level "11" of the first and second output signals OUT_PD and OUT_ND of the decision logic 750 is described. When the current level flowing through the first replica transistor 721 in the first replica circuit 720 is greater than the current level 5uA of the first pull-up current source 722, the first output signal OUT_PD of the flip-flop unit 740 is It can be output at a logic high level. When the current level flowing from the second replica circuit 730 to the second replication transistor 731 is less than the current level 5 uA of the first pull-down current source 732, the second output signal OUT_ND of the flip-flop unit 740 is It can be output at a logic high level. The determination logic 750 determines that both current levels of the first replication transistor 721 and the second replication transistor 731 are not greater than 5 uA, and the logic levels of the first and second output signals OUT_PD, OUT_ND In response to "11", a logic high level up signal UP and a logic low level down signal DN may be output. The up / down counter 760 may increase the offset code OFFSET <0: 4> by performing an up-counting operation in response to the logic high level up signal UP.

제4 케이스로 판정 로직(750)의 제1 및 제2 출력 신호들(OUT_PD, OUT_ND)의 로직 레벨 "10"인 경우를 설명한다. 제1 레플리카 회로(720)에서 제1 복제 트랜지스터(721)에 흐르는 전류 레벨이 제1 풀업 전류원(722)의 전류 레벨 5uA 보다 큰 경우, 플립플롭부(740)의 제1 출력 신호(OUT_PD)는 로직 하이 레벨로 출력될 수 있다. 제2 레플리카 회로(730)에서 제2 복제 트랜지스터(731)에 흐르는 전류 레벨이 제1 풀다운 전류원(732)의 전류 레벨 5uA 보다 큰 경우, 플립플롭부(740)의 제2 출력 신호(OUT_ND)는 로직 로우 레벨로 출력될 수 있다. 판정 로직(750)은 제1 복제 트랜지스터(721)와 제2 복제 트랜지스터(731)의 전류 레벨들 모두가 5uA 보다 크다고 판정하고, 제1 및 제2 출력 신호들(OUT_PD, OUT_ND)의 로직 레벨 "10"에 응답하여 로직 로우 레벨의 업 신호(UP)와 로직 로우 레벨의 다운 신호(DN)를 출력하고, 로직 하이 레벨의 스위칭 신호(SW)를 출력할 수 있다. 업/다운 카운터(760)는 로직 로우 레벨의 업 신호(UP)에 응답하여 업-카운팅 동작을 중지하고 오프셋 코드(OFFSET<0:4>)를 고정시킬 수 있다. 레플리카부(710)는 로직 하이 레벨의 스위칭 신호(SW)에 응답하여 제1 스위치(724)와 제2 스위치(734)를 온 시켜 제3 연결 노드(N3)와 제4 연결 노드(N4) 각각에 제2 풀업 전류원(723)과 제2 풀다운 전류원(733)의 전류를 추가 공급할 수 있다. 이에 따라, 제3 연결 노드(N3)에는 제1 풀업 전류원(722)과 제2 풀업 전류원(723)에 의해 15uA 전류의 기준 전류(IREF_PD)가 싱크될 수 있다. 제4 연결 노드(N4)에는 제1 풀다운 전류원(732)과 제2 풀다운 전류원(733)에 의해 15uA 전류의 기준 전류(IREF_ND)가 공급될 수 있다.In the fourth case, the case where the logic level "10" of the first and second output signals OUT_PD and OUT_ND of the determination logic 750 is described. When the current level flowing through the first replica transistor 721 in the first replica circuit 720 is greater than the current level 5uA of the first pull-up current source 722, the first output signal OUT_PD of the flip-flop unit 740 is It can be output at a logic high level. When the current level flowing from the second replica circuit 730 to the second replication transistor 731 is greater than the current level 5 uA of the first pull-down current source 732, the second output signal OUT_ND of the flip-flop unit 740 is It can be output at a logic low level. The determination logic 750 determines that the current levels of both the first replication transistor 721 and the second replication transistor 731 are greater than 5 uA, and the logic level of the first and second output signals OUT_PD, OUT_ND " In response to 10 ", a logic low level up signal UP and a logic low level down signal DN may be output, and a logic high level switching signal SW may be output. The up / down counter 760 may stop the up-counting operation and fix the offset code OFFSET <0: 4> in response to the logic low level up signal UP. The replica unit 710 turns on the first switch 724 and the second switch 734 in response to the logic high level switching signal SW, respectively, to the third connection node N3 and the fourth connection node N4, respectively. The current of the second pull-up current source 723 and the second pull-down current source 733 may be additionally supplied to the. Accordingly, the reference current (IREF_PD) of 15uA current may be sinked to the third connection node N3 by the first pull-up current source 722 and the second pull-up current source 723. A reference current (IREF_ND) of 15uA current may be supplied to the fourth connection node N4 by the first pull-down current source 732 and the second pull-down current source 733.

제5 내지 제8 케이스들은 제1 복제 트랜지스터(721) 및 제2 복제 트랜지스터(731)에 흐르는 전류 레벨들과 제1 및 제2 풀업 전류원들(722, 723)과 제1 및 제2 풀다운 전류원들(732, 733)에 의해 흐르는 15uA 정도의 기준 전류들(IREF-_PD, IREF_ND) 사이의 관계를 설명한다.The fifth to eighth cases include current levels flowing through the first replication transistor 721 and the second replication transistor 731 and first and second pull-up current sources 722 and 723 and first and second pull-down current sources. The relationship between the reference currents (IREF-_PD, IREF_ND) of about 15uA flowing by (732, 733) will be described.

제5 케이스로, 판정 로직(750)의 제1 및 제2 출력 신호들(OUT_PD, OUT_ND)의 로직 레벨 "01"인 경우를 설명한다. 제1 레플리카 회로(720)에서 제1 복제 트랜지스터(721)에 흐르는 전류 레벨이 제1 및 제2 풀업 전류원들(722, 723)의 전류 레벨 15uA 보다 작은 경우, 플립플롭부(740)의 제1 출력 신호(OUT_PD)는 로직 로우 레벨로 출력될 수 있다. 제2 레플리카 회로(730)에서 제2 복제 트랜지스터(731)에 흐르는 전류 레벨이 제1 및 제2 풀다운 전류원들(723, 733)의 전류 레벨 15uA 보다 작은 경우, 플립플롭부(740)의 제2 출력 신호(OUT_ND)는 로직 하이 레벨로 출력될 수 있다. 판정 로직(750)은 제1 복제 트랜지스터(721)와 제2 복제 트랜지스터(731)의 전류 레벨들 모두가 15uA 보다 크지 않다고 판정하고, 업/다운 카운터(760)는 고정된 오프셋 코드(OFFSET<0:4>)를 유지할 수 있다.In the fifth case, the case where the logic level of the first and second output signals OUT_PD and OUT_ND of the decision logic 750 is "01" will be described. When the current level flowing from the first replica circuit 720 to the first replication transistor 721 is less than the current level 15uA of the first and second pull-up current sources 722 and 723, the first level of the flip-flop unit 740 The output signal OUT_PD may be output at a logic low level. When the current level flowing from the second replica circuit 730 to the second replica transistor 731 is less than the current level 15uA of the first and second pull-down current sources 723 and 733, the second level of the flip-flop unit 740 The output signal OUT_ND may be output at a logic high level. The determination logic 750 determines that both current levels of the first replication transistor 721 and the second replication transistor 731 are not greater than 15 uA, and the up / down counter 760 has a fixed offset code (OFFSET <0). : 4>).

제6 케이스로, 판정 로직(750)의 제1 및 제2 출력 신호들(OUT_PD, OUT_ND)의 로직 레벨 "00"인 경우를 설명한다. 제1 레플리카 회로(720)에서 제1 복제 트랜지스터(721)에 흐르는 전류 레벨이 제1 및 제2 풀업 전류원들(722, 723)의 전류 레벨 15uA 보다 작은 경우, 플립플롭부(740)의 제1 출력 신호(OUT_PD)는 로직 로우 레벨로 출력될 수 있다. 제2 레플리카 회로(730)에서 제2 복제 트랜지스터(731)에 흐르는 전류 레벨이 제1 및 제2 풀다운 전류원들(723, 733)의 전류 레벨 15uA 보다 큰 경우, 플립플롭부(740)의 제2 출력 신호(OUT_ND)는 로직 로우 레벨로 출력될 수 있다. 판정 로직(750)은 제1 복제 트랜지스터(721)와 제2 복제 트랜지스터(731)의 전류 레벨들 모두가 15uA 보다 크지 않다고 판정하고, 업/다운 카운터(760)는 고정된 오프셋 코드(OFFSET<0:4>)를 유지할 수 있다.In the sixth case, the case where the logic level of the first and second output signals OUT_PD and OUT_ND of the decision logic 750 is "00" will be described. When the current level flowing from the first replica circuit 720 to the first replication transistor 721 is less than the current level 15uA of the first and second pull-up current sources 722 and 723, the first level of the flip-flop unit 740 The output signal OUT_PD may be output at a logic low level. When the current level flowing from the second replica circuit 730 to the second replication transistor 731 is greater than the current level 15uA of the first and second pull-down current sources 723 and 733, the second level of the flip-flop unit 740 The output signal OUT_ND may be output at a logic low level. The determination logic 750 determines that both current levels of the first replication transistor 721 and the second replication transistor 731 are not greater than 15 uA, and the up / down counter 760 has a fixed offset code (OFFSET <0). : 4>).

제7 케이스로, 판정 로직(750)의 제1 및 제2 출력 신호들(OUT_PD, OUT_ND)의 로직 레벨 "11"인 경우를 설명한다. 제1 레플리카 회로(720)에서 제1 복제 트랜지스터(721)에 흐르는 전류 레벨이 제1 및 제2 풀업 전류원들(722, 723)의 전류 레벨 15uA 보다 큰 경우, 플립플롭부(740)의 제1 출력 신호(OUT_PD)는 로직 하이 레벨로 출력될 수 있다. 제2 레플리카 회로(730)에서 제2 복제 트랜지스터(731)에 흐르는 전류 레벨이 제1 및 제2 풀다운 전류원들(723, 733)의 전류 레벨 15uA 보다 작은 경우, 플립플롭부(740)의 제2 출력 신호(OUT_ND)는 로직 하이 레벨로 출력될 수 있다. 판정 로직(750)은 제1 복제 트랜지스터(721)와 제2 복제 트랜지스터(731)의 전류 레벨들 모두가 15uA 보다 크지 않다고 판정하고, 업/다운 카운터(760)는 고정된 오프셋 코드(OFFSET<0:4>)를 유지할 수 있다.In the seventh case, the case where the logic level "11" of the first and second output signals OUT_PD and OUT_ND of the decision logic 750 is described. When the current level flowing from the first replica circuit 720 to the first replication transistor 721 is greater than the current level 15uA of the first and second pull-up current sources 722 and 723, the first level of the flip-flop unit 740 The output signal OUT_PD may be output at a logic high level. When the current level flowing from the second replica circuit 730 to the second replica transistor 731 is less than the current level 15uA of the first and second pull-down current sources 723 and 733, the second level of the flip-flop unit 740 The output signal OUT_ND may be output at a logic high level. The determination logic 750 determines that both current levels of the first replication transistor 721 and the second replication transistor 731 are not greater than 15 uA, and the up / down counter 760 has a fixed offset code (OFFSET <0). : 4>).

제8 케이스로, 판정 로직(750)의 제1 및 제2 출력 신호들(OUT_PD, OUT_ND)의 로직 레벨 "10"인 경우를 설명한다. 제1 레플리카 회로(720)에서 제1 복제 트랜지스터(721)에 흐르는 전류 레벨이 제1 및 제2 풀업 전류원들(722, 723)의 전류 레벨 15uA 보다 큰 경우, 플립플롭부(740)의 제1 출력 신호(OUT_PD)는 로직 하이 레벨로 출력될 수 있다. 제2 레플리카 회로(730)에서 제2 복제 트랜지스터(731)에 흐르는 전류 레벨이 제1 및 제2 풀다운 전류원들(723, 733)의 전류 레벨 15uA 보다 큰 경우, 플립플롭부(740)의 제2 출력 신호(OUT_ND)는 로직 로우 레벨로 출력될 수 있다. 판정 로직(750)은 제1 복제 트랜지스터(721)와 제2 복제 트랜지스터(731)의 전류 레벨들 모두가 15uA 보다 크다고 판정하고, 제1 및 제2 출력 신호들(OUT_PD, OUT_ND)의 로직 레벨 "10"에 응답하여 로직 로우 레벨의 업 신호(UP)와 로직 하이 레벨의 다운 신호(DN)를 출력하고, 로직 로우 레벨의 스위칭 신호(SW)를 출력할 수 있다.In the eighth case, the case where the logic level "10" of the first and second output signals OUT_PD and OUT_ND of the decision logic 750 is described. When the current level flowing from the first replica circuit 720 to the first replication transistor 721 is greater than the current level 15uA of the first and second pull-up current sources 722 and 723, the first level of the flip-flop unit 740 The output signal OUT_PD may be output at a logic high level. When the current level flowing from the second replica circuit 730 to the second replication transistor 731 is greater than the current level 15uA of the first and second pull-down current sources 723 and 733, the second level of the flip-flop unit 740 The output signal OUT_ND may be output at a logic low level. The determination logic 750 determines that both current levels of the first replication transistor 721 and the second replication transistor 731 are greater than 15 uA, and the logic level of the first and second output signals OUT_PD, OUT_ND " In response to 10 ", a logic low level up signal UP and a logic high level down signal DN may be output, and a logic low level switching signal SW may be output.

업/다운 카운터(760)는 로직 하이 레벨의 다운 신호(DN)에 응답하여 다운-카운팅 동작을 수행하여 오프셋 코드(OFFSET<0:4>)를 감소시킬 수 있다. 레플리카부(710)는 로직 로우 레벨의 스위칭 신호(SW)에 응답하여 제1 스위치(724)와 제2 스위치(734)를 오프 시켜 제3 연결 노드(N3)와 제2 풀업 전류원(723)의 연결을 차단하고, 제4 연결 노드(N4)와 제2 풀다운 전류원(733)의 연결을 차단할 수 있다. 이에 따라, 제3 연결 노드(N3)에는 제1 풀업 전류원(722)에 의해 5uA 전류의 기준 전류(IREF_PD)가 싱크되고, 제4 연결 노드(N4)에는 제1 풀다운 전류원(732)에 의해 5uA 전류의 기준 전류(IREF_ND)가 공급될 수 있다.The up / down counter 760 may perform the down-counting operation in response to the logic high level down signal DN to reduce the offset code OFFSET <0: 4>. The replica unit 710 turns off the first switch 724 and the second switch 734 in response to the logic low level switching signal SW, and the third connection node N3 and the second pull-up current source 723 are turned off. The connection may be blocked, and the connection between the fourth connection node N4 and the second pull-down current source 733 may be blocked. Accordingly, the reference current (IREF_PD) of 5uA current is synchronized to the third connection node N3 by the first pull-up current source 722 and 5uA by the first pull-down current source 732 to the fourth connection node N4. A reference current (IREF_ND) of the current may be supplied.

상술한 제1 내지 제8 캐이스들의 동작에서, 제1 및 제2 레플리카 회로들(720, 730)의 제1 복제 트랜지스터(721)와 제2 복제 트랜지스터(731) 각각에 흐르는 전류는 구동부(340)의 제1 트랜지스터(PD)와 제2 트랜지스터(ND)에 흐르는 전류를 복제하기 때문에, 제1 및 제2 풀업 전류원들(722, 723)과 제1 및 제2 풀다운 전류원들(732, 733)에 의한 기준 전류들(IREF-_PD, IREF_ND)은 실제로는 구동부(340)의 단락 전류(Ishort)와 비교되는 것으로 이해될 수 있다.In the operation of the first to eighth casings described above, the current flowing through each of the first replication transistor 721 and the second replication transistor 731 of the first and second replica circuits 720 and 730 is a driving unit 340. Since the current flowing through the first transistor PD and the second transistor ND of D is replicated, the first and second pull-up current sources 722 and 723 and the first and second pull-down current sources 732 and 733 are It can be understood that the reference currents IREF-PD and IREF_ND are actually compared with the short circuit current Ishort of the driver 340.

도 9 및 도 10은 도 3의 전압 발생 회로의 동작을 설명하는 순서도와 타이밍 다이어그램이다. 도 11은 도 3의 전압 발생 회로의 동작 특성을 설명하는 그래프이다.9 and 10 are flowcharts and timing diagrams illustrating the operation of the voltage generator circuit of FIG. 3. 11 is a graph for explaining the operating characteristics of the voltage generator circuit of FIG. 3.

도 9 및 도 10을 참조하면, S910 단계에서 메모리 장치(100, 도 1)가 파워-업되면, 전압 발생 회로(130)가 동작될 수 있다(T0 시점).9 and 10, when the memory device 100 (FIG. 1) is powered up in step S910, the voltage generating circuit 130 may be operated (time T0).

S920 단계에서, 구동부(340)의 제1 트랜지스터(PD)와 제2 트랜지스터(ND)에 흐르는 단락 전류(Ishort)와 레플리카부(710)의 기준 전류(IREF_PD, IREF_ND)가 비교될 수 있다. 구동부(340)의 단락 전류(Ishort) 레벨과 제1 레플리카 회로(720)의 제1 풀업 전류원(722)의 5uA 기준 전류(IREF_PD) 레벨이 비교되고, 구동부(340)의 단락 전류(Ishort) 레벨과 제2 레플리카 회로(730)의 제1 풀다운 전류원(732)의 5uA 기준 전류(IREF_ND) 레벨이 비교될 수 있다. 비교 결과, 구동부(340)의 단락 전류(Ishort) 레벨이 제1 및 제2 레플리카 회로들(720, 730)의 제1 풀업 전류원들(722, 732)의 5uA 기준 전류(IREF_PD, IREF_ND) 레벨보다 낮으면 S930 단계로 이동할 수 있다. S930 단계에서, 플립플롭부(740)의 제1 출력 신호(OUT_PD)는 로직 로우 레벨로 출력되고, 플립플롭부(740)의 제2 출력 신호(OUT_ND)는 로직 하이 레벨로 출력될 수 있다(T1 시점).In operation S920, the short circuit current Ishort flowing through the first transistor PD and the second transistor ND of the driving unit 340 may be compared with the reference currents IREF_PD and IREF_ND of the replica unit 710. The short-circuit current (Ishort) level of the driver 340 is compared with the 5uA reference current (IREF_PD) level of the first pull-up current source 722 of the first replica circuit 720, and the short-circuit current (Ishort) level of the driver 340 And the 5uA reference current (IREF_ND) level of the first pull-down current source 732 of the second replica circuit 730 may be compared. As a result of comparison, the short-circuit current (Ishort) level of the driver 340 is higher than the 5uA reference current (IREF_PD, IREF_ND) level of the first pull-up current sources 722 and 732 of the first and second replica circuits 720 and 730. If it is low, it can move to step S930. In operation S930, the first output signal OUT_PD of the flip-flop unit 740 may be output at a logic low level, and the second output signal OUT_ND of the flip-flop unit 740 may be output at a logic high level ( T1 time).

로직 로우 레벨의 제1 출력 신호(OUT_PD) 및 로직 하이 레벨의 제2 출력 신호(OUT_ND)에 따라, 판정 로직(550)는 로직 하이 레벨의 업 신호(UP)를 출력하고, 업/다운 카운터(560)는 업-카운팅 동작을 수행할 수 있다. 업/다운 카운터(560)의 업-카운팅 동작에 의해 오프셋 코드(OFFSET<0:4>)가 증가될 수 있다.According to the first output signal OUT_PD of the logic low level and the second output signal OUT_ND of the logic high level, the decision logic 550 outputs the up signal UP of the logic high level, and the up / down counter ( 560) may perform an up-counting operation. The offset code (OFFSET <0: 4>) may be increased by the up-counting operation of the up / down counter 560.

증가된 오프셋 코드(OFFSET<0:4>)는 오프셋 보상부(320)로 제공될 수 있다. 증가된 오프셋 코드(OFFSET<0:4>)에 따라 오프셋 보상부(320)와 연계되는 비교부(330)의 동작에 의해 구동부(340)의 단락 전류(Ishort) 레벨이 증가할 수 있다. 이 때, 구동부(340)에서 출력되는 비트라인 프리차지 전압(VBL)의 데드 존 전압(VDEAD ZONE)이 줄어들 수 있다. 구동부(340)의 단락 전류(Ishort) 레벨이 제1 및 제2 레플리카 회로들(720, 730)의 제1 풀업 및 풀다운 전류원들(722, 732)의 5uA 기준 전류(IREF_PD, IREF_ND) 레벨 이상이 될 때까지 S920 단계 및 S930 단계를 반복 수행할 수 있다(T2 시점까지).The increased offset code (OFFSET <0: 4>) may be provided to the offset compensation unit 320. The short circuit current Ishort level of the driving unit 340 may be increased by the operation of the comparator 330 associated with the offset compensator 320 according to the increased offset code OFFSET <0: 4>. At this time, the dead zone voltage V DEAD ZONE of the bit line pre-charge voltage VBL output from the driver 340 may be reduced. The short circuit current (Ishort) level of the driver 340 is equal to or higher than the 5uA reference current (IREF_PD, IREF_ND) level of the first pull-up and pull-down current sources 722 and 732 of the first and second replica circuits 720 and 730. Steps S920 and S930 may be repeatedly performed until (T2 time).

S920 단계의 비교 결과, 구동부(340)의 단락 전류(Ishort) 레벨이 제1 및 제2 레플리카 회로들(720, 730)의 제1 풀업 전류원들(722, 732)의 5uA 기준 전류(IREF_PD, IREF_ND) 레벨보다 높으면 S940 단계로 이동할 수 있다.As a result of the comparison of step S920, the short circuit current (Ishort) level of the driver 340 is the 5uA reference current (IREF_PD, IREF_ND) of the first pull-up current sources 722 and 732 of the first and second replica circuits 720 and 730. ) If it is higher than the level, it may move to step S940.

S940 단계에서, 구동부(340)의 단락 전류(Ishort) 레벨이 제1 및 제2 레플리카 회로들(720, 730)의 제1 풀업 및 풀다운 전류원들(722, 732)의 5uA 기준 전류(IREF_PD, IREF_ND) 레벨 이상이 되면, 플립플롭부(740)의 제1 출력 신호(OUT_PD)는 로직 하이 레벨로 출력되고, 플립플롭부(740)의 제2 출력 신호(OUT_ND)는 로직 로우 레벨로 출력될 수 있다(T2 시점).In step S940, the short circuit current (Ishort) level of the driver 340 is the 5uA reference current (IREF_PD, IREF_ND) of the first pull-up and pull-down current sources (722, 732) of the first and second replica circuits (720, 730) ), The first output signal OUT_PD of the flip-flop unit 740 is output at a logic high level, and the second output signal OUT_ND of the flip-flop unit 740 can be output at a logic low level. Yes (at T2).

여기에서, 제1 및 제2 레플리카 회로들(720, 730)의 제1 및 제2 복제 트랜지스터들(721, 731)의 사이즈는 구동부(340)의 제1 및 제2 트랜지스터들(PD) 사이즈의 반(1/2) 정도로 설계될 수 있다. 이에 따라, 구동부(340)의 단락 전류(Ishort)는 제1 및 제2 레플리카 회로들의 5uA의 기준 전류(IREF_PD, IREF_ND)의 2배인 10uA 정도가 될 것이다.Here, the sizes of the first and second replica transistors 721 and 731 of the first and second replica circuits 720 and 730 are the sizes of the first and second transistors PD of the driver 340. It can be designed to be half (1/2). Accordingly, the short circuit current Ishort of the driving unit 340 will be about 10 uA, which is twice the reference currents IREF_PD and IREF_ND of 5 uA of the first and second replica circuits.

판정 로직(750)는 제1 및 제2 출력 신호들(OUT_PD, OUT_ND)의 로직 레벨 "10"에 응답하여 로직 로우 레벨의 업 신호(UP)와 로직 로우 레벨의 다운 신호(DN)를 출력할 수 있다. 업/다운 카운터(560)는 로직 로우 레벨의 업 신호(UP)에 응답하여 업-카운팅 동작을 중단하고, 오프셋 코드(OFFSET<0:4>)를 고정시킬 수 있다(T3 시점).The determination logic 750 outputs a logic low level up signal UP and a logic low level down signal DN in response to the logic level "10" of the first and second output signals OUT_PD and OUT_ND. You can. The up / down counter 560 may stop the up-counting operation in response to the logic low level up signal UP and fix the offset code (OFFSET <0: 4>) (time T3).

그리고, S940 단계에서, 제1 레플리카 회로(720)의 제1 스위치(724)를 온시켜 제2 풀업 전류원(723)의 10uA 전류 레벨을 제1 풀업 전류원(722)의 5uA 전류 레벨에 추가하여 기준 전류(IREF_PD) 레벨이 15uA가 되도록 셋팅하고, 제2 레플리카 회로(730)의 제2 스위치(734)를 온시켜 제2 풀다운 전류원(733)의 10uA 전류 레벨을 제1 풀다운 전류원(732)의 5uA 전류 레벨에 추가하여 기준 전류(IREF_ND) 레벨이 15uA가 되도록 셋팅할 수 있다.Then, in step S940, the first switch 724 of the first replica circuit 720 is turned on to add the 10 uA current level of the second pull-up current source 723 to the 5 uA current level of the first pull-up current source 722 to reference the Set the current (IREF_PD) level to be 15 uA, and turn on the second switch 734 of the second replica circuit 730 to set the 10 uA current level of the second pull-down current source 733 to 5 uA of the first pull-down current source 732. In addition to the current level, the reference current (IREF_ND) level may be set to be 15 uA.

S950 단계에서, 구동부(340)의 단락 전류(Ishort) 레벨과 제1 레플리카 회로(562)의 15uA 기준 전류(IREF_PD) 레벨을 비교하고, 구동부(340)의 단락 전류(Ishort) 레벨과 제2 레플리카 회로(564)의 15uA 기준 전류(IREF_ND) 레벨을 비교할 수 있다. 비교 결과, 구동부(340)의 단락 전류(Ishort) 레벨이 제1 및 제2 레플리카 회로들(720, 730)의 15uA 기준 전류(IREF_PD, IREF_ND) 레벨보다 낮으면 S960 단계로 이동할 수 있다. 이 때, 구동부(340)의 단락 전류(Ishort)는 15uA 기준 전류(IREF_PD, IREF_ND) 보다 적기 때문에, 제1 및 제2 레플리카 회로들의 15uA의 기준 전류(IREF_PD, IREF_ND)의 2배인 30uA 보다 적을 것이다.In step S950, the short circuit current (Ishort) level of the driving unit 340 is compared with the 15 uA reference current (IREF_PD) level of the first replica circuit 562, and the short circuit current (Ishort) level of the driving unit 340 and the second replica are compared. The 15uA reference current (IREF_ND) level of the circuit 564 may be compared. As a result of comparison, if the short circuit current (Ishort) level of the driver 340 is lower than the 15uA reference current (IREF_PD, IREF_ND) level of the first and second replica circuits 720 and 730, the operation may move to step S960. At this time, since the short circuit current Ishort of the driver 340 is less than 15uA reference currents (IREF_PD, IREF_ND), it will be less than 30uA, which is twice the reference currents (IREF_PD, IREF_ND) of 15uA of the first and second replica circuits. .

S960 단계에서, 제1 및 제2 레플리카 회로들(720, 730)의 기준 전류(IREF_PD, IREF_ND) 레벨이 5uA 전류 레벨이 되도록 셋팅할 수 있다. 이 후, S920 단계로 이동하여 구동부(340)의 단락 전류(Ishort) 레벨이 제1 및 제2 레플리카 회로들(720, 730)의 제1 풀업 및 풀다운 전류원들(722, 732)의 5uA 기준 전류(IREF_PD, IREF_ND) 레벨보다 높은지 비교할 수 있다. 비교 결과, 구동부(340)의 단락 전류(Ishort) 레벨이 5uA 기준 전류(IREF_PD, IREF_ND) 레벨보다 높은 경우 S940 단계로 이동하여 고정된 오프셋 코드(OFFSET<0:4>)를 유지하고, 제1 및 제2 레플리카 회로들(720, 730)의 기준 전류(IREF_PD, IREF_ND) 레벨이 15uA 전류 레벨이 되도록 셋팅할 수 있다. S950 단계에서 구동부(340)의 단락 전류(Ishort) 레벨이 제1 및 제2 레플리카 회로들(720, 730)의 제1 풀업 및 풀다운 전류원들(722, 732)의 15uA 기준 전류(IREF_PD, IREF_ND) 레벨보다 높은지 비교할 수 있다. 비교 결과, 구동부(340)의 단락 전류(Ishort) 레벨이 15uA 기준 전류(IREF_PD, IREF_ND) 레벨보다 낮은 경우 S960 단계로 이동할 수 있다.In operation S960, the reference currents (IREF_PD, IREF_ND) of the first and second replica circuits 720 and 730 may be set to be 5uA current level. Thereafter, moving to step S920, the short circuit current (Ishort) level of the driving unit 340 is a 5uA reference current of the first pull-up and pull-down current sources 722 and 732 of the first and second replica circuits 720 and 730. You can compare whether it is higher than (IREF_PD, IREF_ND) level. As a result of comparison, when the short circuit current Ishort level of the driving unit 340 is higher than the 5 uA reference current level (IREF_PD, IREF_ND), the process moves to step S940 to maintain a fixed offset code (OFFSET <0: 4>), and the first And the reference current levels (IREF_PD, IREF_ND) of the second replica circuits 720 and 730 to be 15uA current level. In step S950, the short circuit current (Ishort) level of the driver 340 is 15uA reference current (IREF_PD, IREF_ND) of the first pull-up and pull-down current sources 722 and 732 of the first and second replica circuits 720 and 730. You can compare whether it is higher than the level. As a result of comparison, when the short circuit current Ishort level of the driving unit 340 is lower than the 15 uA reference current levels (IREF_PD, IREF_ND), the process may move to step S960.

S920 단계에서 구동부(340)의 단락 전류(Ishort) 레벨이 5uA 기준 전류(IREF_PD, IREF_ND) 레벨보다 높다고 판단되고 S950 단계에서 구동부(340)의 단락 전류(Ishort) 레벨이 15uA 기준 전류(IREF_PD, IREF_ND) 레벨보다 낮다고 판단되는 구간인 T2 시점에서 T4 시점까지의 구간 동안, 구동부(340)의 단락 전류(Ishort)는 목표 단락 전류(Ishort _target)인 10uA 내지 30uA 정도가 될 것이다. 이 때, 구동부(340)의 단락 전류(Ishort) 레벨을 5uA 또는 15uA 기준 전류(IREF_PD, IREF_ND)로 변경하여 비교함에 따라, 구동부(340)의 목표 단락 전류(Ishort _target)를 처음부터 순차적으로 찾는 선형 탐색(linear search)에서 발생할 수 있는 뱅뱅 지터(bangbang jitter)를 방지할 수 있다.In step S920, it is determined that the short circuit current (Ishort) level of the driver 340 is higher than the 5uA reference current (IREF_PD, IREF_ND) level, and in step S950, the short circuit current (Ishort) level of the driver 340 is 15uA reference current (IREF_PD, IREF_ND) ) During the period from the time T2 to the time T4 that is determined to be lower than the level, the short circuit current Ishort of the driver 340 will be about 10uA to 30uA, which is the target short circuit current (I short _target ). At this time, the target short circuit current (I short _target ) of the driving unit 340 is sequentially sequentially changed from the beginning by changing the short circuit current (Ishort) level of the driving unit 340 to 5 uA or 15 uA reference currents (IREF_PD, IREF_ND) and comparing them. It is possible to prevent bangbang jitter that may occur in a linear search.

S950 단계의 비교 결과, 구동부(340)의 단락 전류(Ishort) 레벨이 제1 및 제2 레플리카 회로들(720, 730)의 15uA 기준 전류(IREF_PD, IREF_ND) 레벨 이상이면 S970 단계로 이동할 수 있다(T4 시점).As a result of the comparison of step S950, if the short circuit current (Ishort) level of the driver 340 is equal to or greater than the 15uA reference current (IREF_PD, IREF_ND) level of the first and second replica circuits 720 and 730, the process may move to step S970 ( T4 time).

S970 단계에서, 구동부(340)의 단락 전류(Ishort) 레벨이 제1 및 제2 레플리카 회로들(720, 730)의 15uA 기준 전류(IREF_PD, IREF_ND) 레벨 이상이 되면, 플립플롭부(740)의 제1 출력 신호(OUT_PD)는 로직 하이 레벨로 출력되고, 플립플롭부(740)의 제2 출력 신호(OUT_ND)는 로직 로우 레벨로 출력될 수 있다(T4 시점). 이 때, 구동부(340)의 단락 전류(Ishort) 레벨은 30uA 이상일 것이다.In step S970, when the short circuit current (Ishort) level of the driving unit 340 is equal to or higher than the 15uA reference current (IREF_PD, IREF_ND) level of the first and second replica circuits 720 and 730, the flip-flop unit 740 The first output signal OUT_PD may be output at a logic high level, and the second output signal OUT_ND of the flip-flop unit 740 may be output at a logic low level (time T4). At this time, the short circuit current (Ishort) level of the driving unit 340 will be 30uA or more.

판정 로직(750)는 제1 및 제2 출력 신호들(OUT_PD, OUT_ND)의 로직 레벨 "10"에 응답하여 로직 로우 레벨의 업 신호(UP)와 로직 하이 레벨의 다운 신호(DN)를 출력할 수 있다. 업/다운 카운터(760)는 로직 하이 레벨의 다운 신호(DN)에 응답하여 다운-카운팅 동작을 동작을 수행할 수 있다. 업/다운 카운터(760)의 다운-카운팅 동작에 의해 오프셋 코드(OFFSET<0:4>)가 감소될 수 있다(T5 시점).The determination logic 750 outputs a logic low level up signal UP and a logic high level down signal DN in response to the logic level "10" of the first and second output signals OUT_PD and OUT_ND. You can. The up / down counter 760 may perform a down-counting operation in response to a logic high level down signal DN. The offset code OFFSET <0: 4> may be reduced by the down-counting operation of the up / down counter 760 (time T5).

감소된 오프셋 코드(OFFSET<0:4>)는 오프셋 보상부(320)로 제공되고, 오프셋 보상부(320)와 연계되는 비교부(330) 및 구동부(340)의 동작에 의해 구동부(340)의 단락 전류(Ishort) 레벨이 감소할 수 있다. 구동부(340)의 단락 전류(Ishort) 레벨이 30uA 이하가 될 때까지 S950 단계 및 S970 단계를 반복 수행할 수 있다.The reduced offset code (OFFSET <0: 4>) is provided to the offset compensation unit 320, and the driving unit 340 by operation of the comparison unit 330 and the driving unit 340 associated with the offset compensation unit 320 The short circuit current (Ishort) level of may be reduced. Steps S950 and S970 may be repeatedly performed until the short circuit current (Ishort) level of the driver 340 becomes 30 uA or less.

도 9 및 도 10에서 설명되는 비트라인 프리차지 전압 발생 방법은 구동부(340)에 10uA 내지 30uA 정도의 목표 단락 전류(Ishort _target)가 일정하게 흐르도록 백 그라운드 캘리브레이션함으로써, 도 11에 도시된 바와 같이 데드 존 없이 비트라인 프리차지 전압(VBL)을 발생시킬 수 있다. 이에 따라, 비트라인 프리차지 전압(VBL)의 산포를 최소화하여 메모리 셀 데이터의 센싱 마진을 확보할 수 있다.The bit line pre-charge voltage generation method described in FIGS. 9 and 10 is calibrated in the background so that a target short-circuit current (I short _target ) of about 10 uA to 30 uA flows constantly to the driving unit 340, as shown in FIG. 11. Similarly, a bit line pre-charge voltage VBL can be generated without a dead zone. Accordingly, it is possible to secure a sensing margin of the memory cell data by minimizing the distribution of the bit line pre-charge voltage (VBL).

본 개시는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present disclosure has been described with reference to the embodiments shown in the drawings, these are merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present disclosure should be determined by the technical spirit of the appended claims.

Claims (10)

비트라인 프리차지 전압을 발생하는 전압 발생 회로에 있어서,
기준 전압과 오프셋 코드를 수신하고, 상기 기준 전압에 상기 오프셋 코드를 연계시키는 오프셋 보상부;
상기 오프셋 코드에 연계된 상기 기준 전압과 상기 비트라인 프리차지 전압을 비교하여 제1 및 제2 구동 제어 신호들을 출력하는 비교부;
상기 제1 및 제2 구동 제어 신호들에 응답하여 상기 기준 전압의 레벨을 목표로 하는 상기 비트라인 프리차지 전압을 출력하는 구동부; 및
상기 제1 및 제2 구동 제어 신호들에 응답하여 상기 비트라인 프리차지 전압이 출력되는 상기 구동부의 출력 노드에 목표 단락 전류가 흐르도록 조정하는 상기 오프셋 코드를 생성하는 백그라운드 캘리브레이션 회로를 포함하는 전압 발생 회로.In the voltage generation circuit for generating a bit line pre-charge voltage,
An offset compensation unit that receives a reference voltage and an offset code and associates the offset code with the reference voltage;
A comparison unit comparing the reference voltage associated with the offset code and the bit line pre-charge voltage to output first and second driving control signals;
A driver outputting the bit line pre-charge voltage targeting the level of the reference voltage in response to the first and second drive control signals; And
Voltage generation including a background calibration circuit for generating the offset code to adjust a target short-circuit current to flow to an output node of the driver in which the bit line pre-charge voltage is output in response to the first and second drive control signals Circuit. 제1항에 있어서, 상기 구동부는
전원 전압과 상기 출력 노드 사이에 연결되고, 상기 제1 구동 제어 신호에 응답하여 상기 출력 노드를 풀업 구동하는 제1 트랜지스터; 및
상기 출력 노드와 접지 전압 사이에 연결되고, 상기 제2 구동 제어 신호에 응답하여 상기 출력 노드를 풀다운 구동하는 제2 트랜지스터를 포함하는 것을 특징으로 하는 전압 발생 회로.The method of claim 1, wherein the driving unit
A first transistor connected between a power supply voltage and the output node, the pull-up driving of the output node in response to the first driving control signal; And
And a second transistor connected between the output node and a ground voltage, and pull-down the output node in response to the second drive control signal. 제2항에 있어서, 상기 백그라운드 캘리브레이션 회로는,
상기 제1 트랜지스터를 복제한 제1 복제 트랜지스터를 포함하고, 제1 전류원을 이용하여 제1 기준 전류 또는 상기 제1 기준 전류보다 큰 제2 기준 전류의 레벨을 조정하여 상기 제1 복제 트랜지스터와 상기 제1 전류원 사이의 제1 연결 노드에 상기 제1 또는 제2 기준 전류를 제공하는 제1 레플리카 회로;
상기 제2 트랜지스터를 복제한 제2 복제 트랜지스터를 포함하고, 제2 전류원을 이용하여 상기 제1 기준 전류 또는 상기 제2 기준 전류의 레벨을 조정하여 상기 제2 복제 트랜지스터와 상기 제2 전류원 사이의 제2 연결 노드에 상기 제1 또는 제2 기준 전류를 제공하는 제2 레플리카 회로; 및
상기 제1 연결 노드 및 상기 제2 연결 노드의 전압 레벨들에 기초하여 업-카운팅 동작 또는 다운-카운팅 동작을 수행하여 상기 오프셋 코드를 출력하는 업/다운 카운터를 포함하는 것을 특징으로 하는 전압 발생 회로.The method of claim 2, wherein the background calibration circuit,
And a first replication transistor replicating the first transistor, and adjusting the level of the first reference current or a second reference current greater than the first reference current by using a first current source. A first replica circuit providing the first or second reference current to a first connection node between one current source;
And a second replication transistor replicating the second transistor, and adjusting a level of the first reference current or the second reference current using a second current source to remove a second between the second replication transistor and the second current source. A second replica circuit that provides the first or second reference current to two connected nodes; And
And an up / down counter outputting the offset code by performing an up-counting operation or a down-counting operation based on voltage levels of the first connection node and the second connection node. . 제3항에 있어서, 상기 백그라운드 캘리브레이션 회로는,
상기 제1 및 제2 연결 노드들에 연결되고, 상기 제1 및 제2 복제 트랜지스터들에 흐르는 전류 레벨들과 상기 제1 또는 제2 기준 전류의 레벨을 비교하여 상기 업-카운팅 동작을 수행하는 업 신호 또는 상기 다운-카운팅 동작을 수행하는 다운 신호를 발생하여 상기 업/다운 카운터로 출력하는 판정 로직을 더 포함하는 것을 특징으로 하는 전압 발생 회로.The method of claim 3, wherein the background calibration circuit,
An up connected to the first and second connection nodes, and performing the up-counting operation by comparing current levels flowing in the first and second replication transistors and levels of the first or second reference currents. And a determination logic for generating a signal or a down signal for performing the down-counting operation and outputting it to the up / down counter. 제4항에 있어서, 상기 판정 로직은,
상기 제1 및 제2 복제 트랜지스터들에 흐르는 전류 레벨이 상기 제1 기준 전류의 레벨보다 클 때까지 상기 업 신호를 출력하는 것을 특징으로 하는 전압 발생 회로.The determination logic of claim 4,
And outputting the up signal until a current level flowing in the first and second replica transistors is greater than a level of the first reference current. 제5항에 있어서, 상기 판정 로직은,
상기 제1 및 제2 복제 트랜지스터들에 흐르는 전류 레벨이 상기 제1 기준 전류의 레벨보다 클 때 상기 업/다운 카운터의 동작을 중단시키고 상기 오프셋 코드를 고정시키는 것을 특징으로 하는 전압 발생 회로.The method of claim 5, wherein the determination logic,
And when the current level flowing in the first and second replica transistors is greater than the level of the first reference current, the operation of the up / down counter is stopped and the offset code is fixed. 제6항에 있어서, 상기 판정 로직은,
상기 제1 및 제2 복제 트랜지스터들에 흐르는 전류 레벨이 상기 제1 기준 전류의 레벨보다 크고 제2 기준 전류의 레벨보다 작은 경우 상기 고정된 오프셋 코드를 유지하는 것을 특징으로 하는 전압 발생 회로.The method of claim 6, wherein the determination logic,
And maintaining the fixed offset code when the current level flowing in the first and second replica transistors is greater than the level of the first reference current and less than the level of the second reference current. 제4항에 있어서, 상기 판정 로직은,
상기 제1 및 제2 복제 트랜지스터들에 흐르는 전류 레벨이 상기 제2 기준 전류의 레벨보다 큰 경우 상기 다운 신호를 출력하는 것을 특징으로 하는 전압 발생 회로.The determination logic of claim 4,
And when the current level flowing through the first and second replica transistors is greater than the level of the second reference current, outputting the down signal. 메모리 장치의 비트라인과 상보 비트라인을 프리차지시키는데 사용되는 비트라인 프리차지 전압을 발생하는 방법에 있어서,
상기 비트라인 프리차지 전압을 출력하는 구동부의 풀업 트랜지스터 및 풀다운 트랜지스터 각각을 복제한 제1 및 제2 복제 트랜지스터들에 흐르는 전류 레벨을 제1 기준 전류의 레벨과 비교하는 단계;
상기 제1 및 제2 복제 트랜지스터들에 흐르는 전류 레벨들이 상기 제1 기준 전류의 레벨보다 클 때까지 업-카운팅 동작을 수행하여 오프셋 코드를 증가시키고 상기 오프셋 코드를 고정시키는 단계;
상기 제1 및 제2 복제 트랜지스터들에 흐르는 전류 레벨들을 상기 제1 기준 전류보다 큰 제2 기준 전류의 레벨과 비교하는 단계;
상기 제1 및 제2 복제 트랜지스터들에 흐르는 전류 레벨들이 상기 제1 기준 전류의 레벨보다 크고 제2 기준 전류의 레벨보다 작은 경우, 상기 고정된 오프셋 코드를 유지하는 단계;
상기 제1 및 제2 복제 트랜지스터들에 흐르는 전류 레벨들이 상기 제2 기준 전류의 레벨보다 큰 경우, 다운-카운팅 동작을 수행하여 상기 오프셋 코드를 감소시키는 단계; 및
상기 오프셋 코드에 연계된 기준 전압에 기초하여 상기 비트라인 프리차지 전압을 발생하는 단계를 포함하는 방법.A method for generating a bit line pre-charge voltage used to pre-charge a bit line and a complementary bit line of a memory device,
Comparing a current level flowing through the first and second replica transistors replicating each of the pull-up transistor and the pull-down transistor of the driver outputting the bit line pre-charge voltage to a level of a first reference current;
Increasing an offset code and fixing the offset code by performing an up-counting operation until the current levels flowing in the first and second replica transistors are greater than the level of the first reference current;
Comparing current levels flowing in the first and second replica transistors to levels of a second reference current greater than the first reference current;
Maintaining the fixed offset code when the current levels flowing in the first and second replica transistors are greater than the level of the first reference current and less than the level of the second reference current;
If the current levels flowing through the first and second replica transistors are greater than the level of the second reference current, performing a down-counting operation to reduce the offset code; And
And generating the bitline precharge voltage based on a reference voltage associated with the offset code. 제9항에 있어서, 상기 방법은,
상기 풀업 및 풀다운 트랜지스터들과 상기 제1 및 제2 복제 트랜지스터들 사이의 사이즈 비율을 이용하여 상기 구동부의 상기 출력 노드에 흐르는 목표 단락 전류를 결정하는 것을 특징으로 하는 방법.The method of claim 9, wherein the method,
And determining a target short-circuit current flowing to the output node of the driver using a size ratio between the pull-up and pull-down transistors and the first and second replica transistors.
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