KR20200025973A - Multilayer capacitor - Google Patents

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KR20200025973A
KR20200025973A KR1020180123342A KR20180123342A KR20200025973A KR 20200025973 A KR20200025973 A KR 20200025973A KR 1020180123342 A KR1020180123342 A KR 1020180123342A KR 20180123342 A KR20180123342 A KR 20180123342A KR 20200025973 A KR20200025973 A KR 20200025973A
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Abstract

One embodiment of the present invention provides a multilayer capacitor comprising a body including a stacked structure of a plurality of dielectric layers and a plurality of internal electrodes stacked between the dielectric layers and comprising an external electrode formed outside the body and electrically connected to the internal electrode. The cover portion of the body is formed with a curved edge, where radius of curvature(R) of the edge of the curved edge and the thickness (T) of the body satisfy the condition of 10 um <= R <= T /4. Moreover, when a distance from the surface of the body to the closest internal electrode among the plurality of internal electrodes is defined as a margin, the margin (δ) of the edge formed in a curved shape in the cover portion is greater than or equal to the width direction margin (Wg) in the body.

Description

적층형 커패시터 {MULTILAYER CAPACITOR}Multilayer Capacitors {MULTILAYER CAPACITOR}

본 발명은 적층형 커패시터에 관한 것이다.
The present invention relates to a multilayer capacitor.

커패시터는 전기를 저장할 수 있는 소자로서, 기본적으로 2개의 전극을 대향시켜, 전압을 걸면 각 전극에 전기가 축적되는 것이다. 직류 전압을 인가한 경우에는 전기가 축전되면서 커패시터 내부에 전류가 흐르지만, 축적이 완료되면 전류가 흐르지 않게 된다. 한편, 교류 전압을 인가한 경우, 전극의 극성이 교변하면서 교류 전류가 흐르게 된다.A capacitor is a device capable of storing electricity. Basically, two electrodes are opposed to each other, and when a voltage is applied, electricity is accumulated on each electrode. When a DC voltage is applied, current flows inside the capacitor while electricity is stored, but when the accumulation is completed, no current flows. On the other hand, when an alternating current voltage is applied, alternating current flows while the polarity of the electrode is altered.

이러한 커패시터는 전극 간에 구비되는 절연체의 종류에 따라서, 알루미늄으로 전극을 구성하고 상기 알루미늄 전극 사이에 얇은 산화막을 구비하는 알루미늄 전해 커패시터, 전극 재료로 탄탈륨을 사용하는 탄탈륨 커패시터, 전극 사이에 티타늄 바륨과 같은 고유전율의 유전체를 사용하는 세라믹 커패시터, 전극 사이에 구비되는 유전체로 고유전율계 세라믹을 다층 구조로 사용하는 적층 세라믹 커패시터(Multi-Layer Ceramic Capacitor, MLCC), 전극 사이의 유전체로 폴리스티렌 필름을 사용하는 필름 커패시터 등 여러 종류로 구분될 수 있다.These capacitors are made of aluminum according to the type of insulator provided between the electrodes, an aluminum electrolytic capacitor comprising an electrode made of aluminum and having a thin oxide film between the aluminum electrodes, a tantalum capacitor using tantalum as an electrode material, and a titanium barium between the electrodes. Ceramic capacitors using high-k dielectrics, multi-layer ceramic capacitors (MLCC) using high-k dielectric ceramics as multilayer structures, and polystyrene films used as dielectrics between electrodes It can be divided into several types, such as a film capacitor.

이 중에서 적층 세라믹 커패시터는 온도 특성 및 주파수 특성이 우수하고 소형으로 구현 가능하다는 장점을 가지고 있어 최근 고주파 회로 등 다양한 분야에서 많이 응용되고 있다.Among them, multilayer ceramic capacitors have advantages of excellent temperature characteristics and frequency characteristics and can be implemented in a small size.

종래 기술에 따른 적층 세라믹 커패시터는 복수개의 유전체 시트가 적층되어 적층체를 형성하며, 상기 적층체 외부에 서로 다른 극성을 갖는 외부 전극이 형성되고, 상기 적층체의 내부에 교대로 적층된 내부 전극이 상기 각각의 외부 전극에 전기적으로 연결될 수 있다.In the multilayer ceramic capacitor according to the related art, a plurality of dielectric sheets are stacked to form a laminate, and external electrodes having different polarities are formed outside the laminate, and internal electrodes alternately stacked inside the laminate are formed. It may be electrically connected to each of the external electrodes.

최근 전자 제품의 소형화 및 고집적화에 따라 적층 세라믹 커패시터의 경우에도 소형화 고집적화를 위한 연구가 많이 이루어지고 있다. 특히 적층 세라믹 커패시터의 경우 고용량화 및 소형화를 위하여 유전체층을 박층화하여 고적층화하면서 내부 전극의 연결성을 향상시키고자 하는 다양한 시도가 이루어지고 있다.Recently, due to the miniaturization and high integration of electronic products, many studies have been made for miniaturization and high integration in the case of multilayer ceramic capacitors. In particular, in the case of multilayer ceramic capacitors, various attempts have been made to improve the connectivity of internal electrodes while thinning and increasing the thickness of a dielectric layer for high capacity and miniaturization.

특히, 초고용량의 적층 세라믹 개발에 있어서, 박막 유전체층 및 내부전극의 고적층 제품에 대한 신뢰성 확보가 더욱 중요해지고 있다. 적층 수가 증가함에 따라서, 내부전극과 유전체층의 두께 차이에 의한 단차가 증가한다. 이러한 단차는 바디를 압착하는 치밀화 공정에서 유전체층의 횡방향 연신으로 인해 전극 끝단부의 휨 현상이 발생하게 된다. In particular, in the development of ultra high-capacity multilayer ceramics, securing reliability of high-layer products of thin film dielectric layers and internal electrodes has become more important. As the number of stacked layers increases, the level difference due to the difference in thickness between the internal electrodes and the dielectric layers increases. This step is caused by the bending of the electrode end due to the lateral stretching of the dielectric layer in the densification process of pressing the body.

즉, 내부전극의 끝단은 단차를 채우기 위해 휘어지며, 마진부는 커버의 함몰과 마진폭의 감소에 의해 단차로 인한 빈 공간을 제거하게 된다. 단차로 인한 빈공간을 제거됨에 따라 감소하는 마진폭만큼 용량층도 연신하게 된다. 이와 같은 내부 전극의 구조적인 불규칙 연신에 의해 적층 세라믹 커패시터의 내전압 특성 등의 신뢰성이 감소하게 된다. That is, the ends of the internal electrodes are bent to fill the step, and the margin part removes the empty space due to the step by the depression of the cover and the decrease of the margin width. As the void caused by the step is removed, the capacitive layer is also stretched by the margin margin. Such structural irregular stretching of the internal electrodes reduces the reliability of the withstand voltage characteristics of the multilayer ceramic capacitor.

이러한 문제점을 해결하기 위하여, 바디의 길이 방향 양측면을 절단한 후, 측면 마진부를 부착하는 방안이 개발되었으나, 제조방법이 복잡해 생산성이 낮고, 측면 마진부를 얇게 형성하는 경우 코너 마진부 두께도 동시에 얇아져 내습신뢰성이 열위해지는 문제가 생길 수 있다.
In order to solve this problem, a method of attaching the side margins after cutting both sides of the body in the longitudinal direction has been developed, but the productivity is low due to the complicated manufacturing method. Problems inferior reliability may occur.

본 발명의 일 목적은 일 목적은 유효 부피를 최대화하면서도, 내습신뢰성을 확보할 수 있는 적층형 커패시터를 제공하는 것이다.
One object of the present invention is to provide a multilayer capacitor capable of securing moisture resistance while maximizing the effective volume.

상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 예를 통하여 적층형 커패시터의 신규한 구조를 제안하고자 하며, 구체적으로, 복수의 유전체층의 적층 구조와 상기 유전체층을 사이에 두고 적층된 복수의 내부 전극을 포함하는 바디 및 상기 바디 외부에 형성되어 상기 내부 전극과 전기적으로 연결된 외부 전극을 포함하며, 상기 바디는 상기 복수의 내부 전극이 배치되어 전기 용량을 형성하는 액티브부와 상기 복수의 유전체층의 적층 방향으로 상기 액티브부의 상부와 하부에 위치하는 커버부로 구분되며, 상기 바디는 상기 복수의 내부 전극이 노출되며 서로 대향하는 제1면 및 제2면, 상기 복수의 유전체층의 적층 방향으로 서로 대향하는 제3면 및 제4면, 그리고 상기 제1면 내지 제4면과 연결되고 서로 대향하는 제5면 및 제6면을 포함하며, 상기 바디에서 상기 커버부는 모서리가 곡면으로 형성되되 상기 곡면 모서리의 곡률 반경(R)과 상기 바디의 두께(T)는 10um≤R≤T/4의 조건을 만족하며, 상기 바디의 표면에서 상기 복수의 내부 전극 중 가장 가까운 것까지의 거리를 마진이라 할 때, 상기 커버부에서 곡면으로 형성된 모서리의 마진(δ)은 상기 제5면 및 제6면의 마진(Wg)보다 크거나 같은 형태이다.
As a method for solving the above problems, the present invention is to propose a novel structure of a multilayer capacitor through an example, and specifically, a plurality of internal electrodes stacked with a stack structure of a plurality of dielectric layers and the dielectric layer interposed therebetween. And a body including an external electrode formed on the outside of the body and electrically connected to the internal electrode, wherein the body includes an active part in which the plurality of internal electrodes are disposed to form capacitance, and a stacking direction of the plurality of dielectric layers. The body is divided into a cover part disposed above and below the active part, and the body includes a first surface and a second surface facing each other and facing each other in a stacking direction of the plurality of dielectric layers. A surface and a fourth surface, and fifth and sixth surfaces connected to and opposed to the first to fourth surfaces. In the body, the cover portion has a curved edge, but the radius of curvature (R) of the curved edge and the thickness (T) of the body satisfies a condition of 10um≤R≤T / 4, the plurality of the surface of the body When the distance to the nearest one of the internal electrodes is called a margin, the margin δ of the corner formed in the curved portion of the cover portion is larger than or equal to the margin Wg of the fifth and sixth surfaces.

일 실시 예에서, 상기 커버부에서 상기 제3면이 상기 제5면 및 제6면과 연결된 모서리들, 그리고 상기 제4면이 상기 제5면 및 제6면과 연결된 모서리들은 곡면으로 형성될 수 있다.In an embodiment, corners of the third surface connected to the fifth and sixth surfaces, and corners of the fourth surface connected to the fifth and sixth surfaces may be curved. have.

일 실시 예에서, 상기 δ 및 상기 Wg는 1≤δ/Wg≤1.2의 조건을 만족할 수 있다.In some embodiments, the δ and the Wg may satisfy a condition of 1 ≦ δ / Wg ≦ 1.2.

일 실시 예에서, 상기 Wg는 0.5um≤Wg≤T/12의 조건을 만족할 수 있다.In one embodiment, the Wg may satisfy the condition of 0.5um≤Wg≤T / 12.

일 실시 예에서, 상기 Wg는 0.5um≤Wg≤15um의 조건을 만족할 수 있다.In one embodiment, the Wg may satisfy the condition of 0.5um≤Wg≤15um.

일 실시 예에서, 상기 제3면 및 제4면의 마진(Tg)은 Wg < Tg의 조건을 만족할 수 있다.In an embodiment, the margin Tg of the third and fourth surfaces may satisfy a condition of Wg <Tg.

일 실시 예에서, 상기 곡률 반경(R)은 10um≤R≤60um의 조건을 만족할 수 있다.In one embodiment, the radius of curvature R may satisfy the condition of 10um≤R≤60um.

일 실시 예에서, 상기 커버부에서 곡면으로 형성된 모서리의 마진(δ)은 상기 곡률 반경(R)보다 작을 수 있다.In one embodiment, the margin (δ) of the corner formed in the cover portion may be smaller than the radius of curvature (R).

일 실시 예에서, 상기 복수의 내부 전극은 균일한 폭을 가질 수 있다.In an embodiment, the plurality of internal electrodes may have a uniform width.

일 실시 예에서, 상기 바디에서 상기 복수의 내부 전극을 감싸는 외곽 영역을 마진 영역이라 할 때 상기 유전체층의 치밀도는 상기 마진 영역이 나머지 영역보다 낮을 수 있다.
In an embodiment, when the outer region surrounding the plurality of inner electrodes of the body is a margin region, the density of the dielectric layer may be lower than that of the remaining regions.

한편, 본 발명의 다른 측면은,On the other hand, another aspect of the present invention,

복수의 유전체층의 적층 구조와 상기 유전체층을 사이에 두고 적층된 복수의 내부 전극을 포함하는 바디 및 상기 바디 외부에 형성되어 상기 내부 전극과 전기적으로 연결된 외부 전극을 포함하며, 상기 바디는 상기 복수의 내부 전극이 배치되어 전기 용량을 형성하는 액티브부와 상기 복수의 유전체층의 적층 방향으로 상기 액티브부의 상부와 하부에 위치하는 커버부로 구분되며, 상기 바디는 상기 복수의 내부 전극이 노출되며 서로 대향하는 제1면 및 제2면, 상기 복수의 유전체층의 적층 방향으로 서로 대향하는 제3면 및 제4면, 그리고 상기 제1면 내지 제4면과 연결되고 서로 대향하는 제5면 및 제6면을 포함하며, 상기 바디에서 상기 커버부는 모서리가 곡면으로 형성되며, 상기 바디의 표면에서 상기 복수의 내부 전극 중 가장 가까운 것까지의 거리를 마진이라 할 때, 상기 커버부에서 곡면으로 형성된 모서리의 마진(δ)은 상기 제5면 및 제6면의 마진(Wg)보다 크거나 같으며, 상기 바디에서 상기 복수의 내부 전극을 감싸는 외곽 영역을 마진 영역이라 할 때 상기 유전체층의 치밀도는 상기 마진 영역이 나머지 영역보다 낮은 적층형 적층형 커패시터를 제공한다.
A body including a stacked structure of a plurality of dielectric layers and a plurality of internal electrodes stacked with the dielectric layers interposed therebetween, and an external electrode formed outside the body and electrically connected to the internal electrodes, wherein the body includes the plurality of internal electrodes An active part in which an electrode is disposed to form a capacitance, and a cover part disposed in an upper part and a lower part of the active part in a stacking direction of the dielectric layers; A third surface and a fourth surface facing each other in a stacking direction of the plurality of dielectric layers, and fifth and sixth surfaces connected to and opposed to the first to fourth surfaces, respectively; The cover part of the body may have a curved edge, and may be disposed from the surface of the body to the nearest one of the plurality of internal electrodes. When margin is referred to as, the margin of the corner (δ) formed in the curved surface of the cover portion is greater than or equal to the margin (Wg) of the fifth and sixth surface, the outer wrap around the plurality of internal electrodes in the body When the region is called a margin region, the density of the dielectric layer provides a stacked multilayer capacitor in which the margin region is lower than the remaining regions.

일 실시 예에서, 상기 마진 영역은 상기 유전체층이 서로 다른 치밀도를 갖는 적어도 2개의 층을 포함하며, 상기 적어도 2개의 층 중 상기 복수의 내부 전극에 인접한 것에서 상기 유전체층의 치밀도가 더 높을 수 있다.In example embodiments, the margin region may include at least two layers having different densities of the dielectric layers, and the densities of the dielectric layers may be higher than those of the at least two layers adjacent to the plurality of internal electrodes. .

일 실시 예에서, 상기 마진 영역은 복수의 침상형 포어를 포함할 수 있다.In one embodiment, the margin area may include a plurality of needle-shaped pores.

일 실시 예에서, 상기 복수의 침상형 포어는 상기 바디의 외형에 대응하는 형상으로 정렬된 형태일 수 있다.In one embodiment, the plurality of needle-shaped pores may be aligned in a shape corresponding to the outer shape of the body.

일 실시 예에서, 상기 바디의 외형에 대응하는 형상으로 정렬된 것을 하나의 열이라 할 때 상기 복수의 침상형 포어는 상기 열을 복수 개 형성할 수 있다.
In one embodiment, the plurality of needle-shaped pores may form a plurality of rows when one row is arranged in a shape corresponding to the outer shape of the body.

본 발명의 일 예에 따른 적층형 커패시터의 경우, 소형화에 유리하면서도 높은 전기 용량을 확보할 수 있으며, 내습 특성이 우수하여 높은 신뢰성을 가질 수 있다.
In the case of the multilayer capacitor according to an exemplary embodiment of the present invention, it is possible to secure a high electric capacity while being advantageous for miniaturization, and have excellent reliability due to excellent moisture resistance.

도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터의 외관을 개략적으로 도시한 사시도이다.
도 2 및 도 4는 도 1의 적층형 커패시터에서 I-I` 단면도이며, 도 4에서는 내부 전극이 배치된 영역의 외곽을 점선으로 표시하였다.
도 3은 도 1의 적층형 커패시터에서 II-II` 단면도이다.
도 5 내지 13은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 제조하는 공정을 나타낸다.1 is a perspective view schematically showing the appearance of a multilayer capacitor according to an embodiment of the present invention.
2 and 4 are cross-sectional views taken along line II ′ of the multilayer capacitor of FIG. 1. In FIG. 4, the outline of the region where the internal electrodes are disposed is indicated by dotted lines.
3 is a cross-sectional view taken along line II-II ′ of the multilayer capacitor of FIG. 1.
5 to 13 show a process of manufacturing a multilayer capacitor according to one embodiment of the present invention.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
Hereinafter, embodiments of the present invention will be described with reference to specific embodiments and the accompanying drawings. However, embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Accordingly, the shape and size of elements in the drawings may be exaggerated for clarity, and the elements denoted by the same reference numerals in the drawings are the same elements.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and thicknesses are exaggerated for clarity of representation of various layers and regions. It demonstrates using a sign. Furthermore, throughout the specification, when a part is said to "include" a certain component, it means that it may further include other components, except to exclude other components unless specifically stated otherwise.

도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터의 외관을 개략적으로 도시한 사시도이다. 도 2 및 도 4는 도 1의 적층형 커패시터에서 I-I` 단면도이며, 도 4에서는 내부 전극이 배치된 영역의 외곽을 점선으로 표시하였다. 도 3은 도 1의 적층형 커패시터에서 II-II` 단면도이다.
1 is a perspective view schematically showing the appearance of a multilayer capacitor according to an embodiment of the present invention. 2 and 4 are cross-sectional views taken along line II ′ of the multilayer capacitor of FIG. 1. In FIG. 4, the outline of the region where the internal electrodes are disposed is indicated by dotted lines. 3 is a cross-sectional view taken along line II-II ′ of the multilayer capacitor of FIG. 1.

도 1 내지 4를 참조하면, 본 발명의 일 실시 형태에 따른 적층형 커패시터(100)는, 유전체층(111) 및 이를 사이에 두고 적층된 복수의 내부 전극(121, 122)을 포함하는 바디(110) 및 외부 전극(131, 132)을 포함하며, 바디(110)에서 커버부(A1, A2)의 모서리는 곡면으로 형성된다. 이 경우, 후술할 바와 같이, 바디(110)에서 커버부(A1, A2)의 상기 곡면 모서리는 곡률 반경(R)이 바디(110)의 두께(T)와 비교하여 10um≤R≤T/4의 조건을 만족한다.
1 to 4, a multilayer capacitor 100 according to an embodiment of the present invention includes a body 110 including a dielectric layer 111 and a plurality of internal electrodes 121 and 122 stacked therebetween. And external electrodes 131 and 132, and corners of the cover parts A1 and A2 in the body 110 are curved. In this case, as will be described later, the curved edges of the cover parts A1 and A2 of the body 110 have a radius of curvature R of 10 μ ≦ R ≦ T / 4 compared to the thickness T of the body 110. Satisfies the conditions.

바디(110)는 복수의 유전체층(111)이 적층된 형태이며, 예컨대 복수의 그린 시트를 적층한 후 소결하여 얻어질 수 있다. 이러한 소결 공정에 의하여 복수의 유전체층(111)은 일체화된 형태를 가질 수 있다. 바디(110)의 형상과 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니며, 예를 들어, 도 1에 도시된 형태와 같이, 바디(110)는 직육면체와 유사한 형상을 가질 수 있다. 바디(110)는 내부 전극(121, 122)이 각각 노출되는 제1면(S1) 및 제2면(S2), 복수의 유전체층(111)의 적층(Z) 방향으로 서로 대향하는 제3면(S3) 및 제4면(S4), 그리고 제1면 내지 제4면(S1, S2, S3, S4)과 연결되고 서로 대향하는 제5면(S5) 및 제6면(S6)을 포함할 수 있다.
The body 110 may be formed by stacking a plurality of dielectric layers 111. For example, the body 110 may be obtained by stacking and stacking a plurality of green sheets. By the sintering process, the plurality of dielectric layers 111 may have an integrated form. The shape and dimensions of the body 110 and the number of stacked layers of the dielectric layer 111 are not limited to those shown in the present embodiment. For example, as shown in FIG. 1, the body 110 has a shape similar to a rectangular parallelepiped. May have The body 110 may include a first surface S1 and a second surface S2 on which the internal electrodes 121 and 122 are exposed, and a third surface facing each other in a stacking Z direction of the dielectric layers 111. S3) and a fourth surface S4 and a fifth surface S5 and a sixth surface S6 connected to the first to fourth surfaces S1, S2, S3, and S4 and facing each other. have.

바디(110)에 포함된 유전체층(111)은 고유전률을 갖는 세라믹 재료를 포함할 수 있으며, 예를 들어 BT계, 즉, 티탄산바륨(BaTiO3)계 세라믹을 포함할 수 있지만, 충분한 정전 용량을 얻을 수 있는 한 당 기술 분야에서 알려진 다른 물질도 사용 가능할 것이다. 유전체층(111)에는 주성분인 이러한 세라믹 재료와 함께 필요한 경우, 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 포함될 수 있다. 여기서 첨가제의 경우, 금속 성분을 포함하며 이들은 제조 과정에서 금속 산화물 형태로 첨가될 수 있다. 이러한 금속 산화물 첨가제의 예로서, MnO2, Dy2O3, BaO, MgO, Al2O3, SiO2, Cr2O3 및 CaCO3 중 적어도 하나의 물질을 포함할 수 있다.
The dielectric layer 111 included in the body 110 may include a ceramic material having a high dielectric constant, and may include, for example, a BT-based ceramic, such as a barium titanate (BaTiO 3 ) -based ceramic, but may have sufficient capacitance. Other materials known in the art may be used as long as they can be obtained. The dielectric layer 111 may further include an additive, an organic solvent, a plasticizer, a binder, a dispersant, and the like, if necessary together with such a ceramic material as a main component. In the case of additives here they comprise metal components which can be added in the form of metal oxides during the production process. Examples of such metal oxide additives may include at least one of MnO 2 , Dy 2 O 3 , BaO, MgO, Al 2 O 3 , SiO 2 , Cr 2 O 3, and CaCO 3 .

복수의 내부 전극(121, 122)은 세라믹 그린 시트의 일면에 소정의 두께로 도전성 금속을 포함하는 페이스트를 인쇄한 후 이를 소결하여 얻어질 수 있다. 이 경우, 복수의 내부 전극(121, 122)은 도 3에 도시된 형태와 같이, 바디(110)의 서로 대향하는 제1면(S1) 및 제2면(S2)으로 노출된 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 이 경우, 제1 및 제2 내부 전극(121, 122)은 서로 다른 외부 전극(131, 132)과 연결되어 구동 시 서로 다른 극성을 가질 수 있으며, 이들 사이에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다. 도시된 형태와 같이, 복수의 내부 전극(121, 122)은 균일한 폭을 가질 수 있다. 다만, 외부 전극(131, 132)의 개수나 내부 전극(121, 122)과의 연결 방식은 실시 형태에 따라 달라질 수 있을 것이다. 내부 전극(121, 122)을 이루는 주요 구성 물질은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag) 등을 예로 들 수 있으며, 이들의 합금도 사용할 수 있을 것이다.
The plurality of internal electrodes 121 and 122 may be obtained by printing a paste containing a conductive metal on a surface of a ceramic green sheet to a predetermined thickness and then sintering the paste. In this case, the plurality of internal electrodes 121 and 122 are exposed to the first and second surfaces S1 and S2 of the body 110 that face each other, as shown in FIG. 3. 2 may include internal electrodes 121 and 122. In this case, the first and second internal electrodes 121 and 122 may be connected to different external electrodes 131 and 132 to have different polarities when driven, and may be formed by the dielectric layers 111 disposed therebetween. Can be electrically isolated. As illustrated, the plurality of internal electrodes 121 and 122 may have a uniform width. However, the number of external electrodes 131 and 132 or the connection method with the internal electrodes 121 and 122 may vary according to embodiments. The main constituent materials of the internal electrodes 121 and 122 may include nickel (Ni), copper (Cu), palladium (Pd), silver (Ag), and the like, and alloys thereof may also be used.

외부 전극(131, 132)은 바디(110)의 외부에 형성되며, 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다. 외부 전극(131, 132)은 도전성 금속을 포함하는 물질을 페이스트로 제조한 후 이를 바디(110)에 도포하는 방법 등으로 형성될 수 있으며, 도전성 금속의 예로서, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금을 들 수 있다. 또한, 적층형 커패시터(100)를 기판에 실장하기 위해 필요한 경우 외부 전극(131, 132)은 도금층을 추가로 포함할 수 있다.
The external electrodes 131 and 132 are formed outside the body 110 and may include first and second external electrodes 131 and 132 electrically connected to the first and second internal electrodes 121 and 122, respectively. Can be. The external electrodes 131 and 132 may be formed by a method of preparing a material including a conductive metal as a paste and then applying the same to the body 110. Examples of the conductive metal may include nickel (Ni) and copper (Cu). ), Palladium (Pd), gold (Au) or alloys thereof. In addition, when necessary to mount the multilayer capacitor 100 on the substrate, the external electrodes 131 and 132 may further include a plating layer.

본 실시 형태에서는 바디(110)의 모서리를 곡면으로 형성하여 칩핑(chipping) 불량을 억제하고자 하였다. 또한, 본 실시 형태의 바디(110)가 갖는 구조적 특성은 이와 다르게 표현될 수 있다. 구체적으로, 바디(110)의 표면에서 복수의 내부 전극(121, 122) 중 가장 가까운 것까지의 거리를 마진이라 할 때, 커버부(A1, A2)에서 곡면으로 형성된 모서리의 마진은 바디(110)의 폭 방향의 마진보다 크거나 같을 수 있으며, 이에 관해서는 후술한다.
In the present embodiment, the edge of the body 110 is formed to be curved to suppress chipping defects. In addition, the structural characteristics of the body 110 of the present embodiment may be expressed differently. Specifically, when the distance from the surface of the body 110 to the closest of the plurality of internal electrodes 121 and 122 is called a margin, the margin of the corner formed in the curved surface at the cover parts A1 and A2 is the body 110. ) May be greater than or equal to the margin in the width direction, which will be described later.

본 실시 형태에서는 성능 향상을 위하여 바디(110)에서 마진의 크기, 곡면의 곡률 반경, 두께, 길이 등을 최적화하였다. 이러한 구조에 의하여 적층형 커패시터(100)를 소형화하면서도 높은 수준의 용량을 확보할 수 있도록 하였으며, 나아가, 내습 신뢰성이 향상되도록 하였다. 이하, 이를 구체적으로 설명한다.
In the present embodiment, the size of the margin, the radius of curvature of the curved surface, the thickness, the length and the like are optimized in the body 110 to improve performance. By this structure, the multilayer capacitor 100 can be miniaturized while ensuring a high level of capacity, and further, the moisture resistance reliability is improved. This will be described in detail below.

바디(110)는 액티브부(A3)와 커버부(A1, A2)로 구분되며, 액티브부(A3)는 복수의 내부 전극(121, 122)이 배치되어 전기 용량을 형성하는 영역에 해당한다. 커버부(A1, A2)는 복수의 유전체층(111)의 적층 방향(도면을 기준으로 Z 방향)으로 액티브부(A3)의 상부와 하부에 위치한다.
The body 110 is divided into an active part A3 and a cover part A1 and A2, and the active part A3 corresponds to an area in which a plurality of internal electrodes 121 and 122 are disposed to form capacitance. The cover parts A1 and A2 are positioned above and below the active part A3 in the stacking direction of the plurality of dielectric layers 111 (Z direction with reference to the drawings).

상술한 바와 같이, 바디(110)의 커버부(A1, A2)에서, 모서리는 곡면으로 형성되며, 이는 적층형 커패시터(100)의 칩핑 불량을 저감하는 기능 등을 수행할 수 있다. 구체적으로, 커버부(A1, A2)에서 제3면(S3)이 제5면(S5) 및 제6면(S6)과 연결된 모서리들(도 2에서 상부의 곡면 모서리들), 그리고 제4면(S4)이 제5면(S5) 및 제6면(S6)과 연결된 모서리들(도 2에서 하부의 곡면 모서리들)은 곡면으로 형성될 수 있다.
As described above, in the cover parts A1 and A2 of the body 110, the corners are formed in a curved surface, which may perform a function of reducing chipping failure of the multilayer capacitor 100. Specifically, the edges (curved corners in the upper part of FIG. 2) connected to the fifth surface S5 and the sixth surface S6 in the cover parts A1 and A2, and the fourth surface. Corners S4 connected to the fifth surface S5 and the sixth surface S6 (the lower curved edges in FIG. 2) may be formed in a curved surface.

도 4를 참조하여, 바디(110)에서 마진의 크기, 곡면의 곡률 반경, 두께, 길이 등의 최적 조건을 설명한다. 도 4에서 내부 전극이 배치된 영역은 내부 전극 영역(120)으로 정의하여 점선으로 표시하였다. 이 경우, Z 방향을 바디(110)의 두께 방향으로, Y 방향을 바디(110)의 폭 방향으로 정의하여 각각을 두께(T)와 폭(W)으로 정의하였다.
Referring to FIG. 4, the optimum conditions such as the size of the margin, the radius of curvature of the curved surface, the thickness, and the length in the body 110 will be described. In FIG. 4, the region in which the internal electrode is disposed is defined as the internal electrode region 120 and is indicated by a dotted line. In this case, the Z direction is defined as the thickness direction of the body 110, and the Y direction is defined as the width direction of the body 110, respectively, to define the thickness (T) and the width (W).

우선, 바디(110)의 마진은 표면에서 상기 복수의 내부 전극 중 가장 가까운 것까지의 거리로 정의될 수 있다. 구체적으로, 커버부(A1, A2)에서 곡면으로 형성된 모서리의 마진은 δ이다. 그리고 제5면(S5) 및 제6면(S6)의 마진은 Wg이며, 이는 바디(110)의 폭 방향 마진에 해당한다. 본 실시 형태에서는 곡면 모서리의 마진(δ)이 폭 방향 마진(Wg)보다 크거나 같도록 하였다. 종래에는 내부 전극이 정렬되지 않아 폭 방향 마진을 만들기 어려웠으며, 이를 개선하고자 폭 방향 마진을 별도로 형성하는 공정을 이용하였다. 이러한 구조에서는 바디(110)의 곡면 모서리의 마진(δ)을 충분히 확보하기 어려우며 특히 바디(110)를 소형화하고 내부 전극의 적층 수를 늘리는 경우에 내습 신뢰성이 취약해지는 문제가 있다.
First, the margin of the body 110 may be defined as the distance from the surface to the nearest of the plurality of internal electrodes. Specifically, the margins of the corners formed in the curved portions of the cover parts A1 and A2 are δ. And the margin of the fifth surface (S5) and the sixth surface (S6) is Wg, which corresponds to the width direction margin of the body (110). In the present embodiment, the margin δ of the curved edge is larger than or equal to the width direction margin Wg. In the related art, internal electrodes are not aligned, and thus it is difficult to make a width margin. To improve this, a process of separately forming a width margin is used. In such a structure, it is difficult to sufficiently secure the margin δ of the curved edge of the body 110, and in particular, when the body 110 is miniaturized and the number of internal electrodes is increased, reliability of moisture resistance becomes weak.

본 실시 형태에서는 후술할 바와 같이 세라믹 페이스트의 분사 공정을 사용하여 바디(110)의 모서리, 보다 구체적으로는 커버부(A1, A2)의 모서리가 곡면으로 형성되도록 하였다. 이러한 형태에 의하여 곡면 모서리의 마진(δ)을 충분히 확보할 수 있으며, 폭 방향 마진(Wg)보다 크거나 같을 수 있다. 더욱 구체적으로, 곡면 모서리의 마진(δ) 및 폭 방향 마진(Wg)의 경우, 1≤δ/Wg≤1.2의 조건을 만족할 수 있다. 곡면 모서리의 마진(δ)이 폭 방향 마진(Wg)이 1.2배를 초과하는 경우, 커버부(A1, A2)에서 내부 전극(121, 122)의 폭이 큰 폭으로 줄어들어 전기 용량이 저감될 수 있다.
In the present embodiment, as described later, an edge of the body 110, more specifically, edges of the cover parts A1 and A2 are formed to have a curved surface by using a spraying process of ceramic paste. By such a shape, the margin δ of the curved edge may be sufficiently secured and may be greater than or equal to the width direction margin Wg. More specifically, in the case of the margin δ and the width direction Wg of the curved edge, a condition of 1 ≦ δ / Wg ≦ 1.2 may be satisfied. When the margin δ of the curved edge exceeds 1.2 times in the width direction Wg, the width of the internal electrodes 121 and 122 in the cover parts A1 and A2 is reduced to a large width, thereby reducing the electric capacity. have.

곡면 모서리의 마진(δ)이 커짐에 따라 소형화된 바디(110)에서도 내습 신뢰성이 향상되며 바디(110)는 다수의 내부 전극(121, 122)을 포함함으로써 향상된 전기 용량을 구현할 수 있다. 이는 동일한 바디(110) 부피 기준으로 산정하였을 때 전기 용량, 즉 유효 부피의 증가를 의미한다.
As the margin δ of the curved edge increases, the moisture resistance reliability is improved even in the miniaturized body 110, and the body 110 includes a plurality of internal electrodes 121 and 122 to implement improved capacitance. This means an increase in electric capacity, ie, effective volume, when calculated on the same body 110 volume basis.

한편, 본 실시 형태의 경우, 액티브부(A3)에 배치된 내부 전극(121, 122)의 경우, 폭이 균일할 수 있다. 이는 후술할 바와 같이 세라믹 적층체를 개별 칩 단위로 절단하는 공정에 의하여 얻어질 수 있다. 여기서 폭의 균일성은 내부 전극(121, 122)의 단부 위치를 기준으로 결정할 수 있으며, 예컨대 상기 폭 방향(Y 방향)을 기준으로 내부 전극(121, 122) 단부 위치의 편차는 0.1um보다 작거나 같을 수 있다.
On the other hand, in the embodiment, in the case of the internal electrodes 121 and 122 disposed in the active portion A3, the width may be uniform. This may be obtained by a process of cutting the ceramic laminate into individual chip units as will be described later. The uniformity of the width may be determined based on the end positions of the internal electrodes 121 and 122. For example, the deviation of the end positions of the internal electrodes 121 and 122 based on the width direction (Y direction) may be less than 0.1 μm. Can be the same.

또한, 바디(110)의 두께 방향의 마진, 즉, 제3면(S3) 및 제4면(S4)의 마진(Tg)과 폭 방향 마진(Wg)의 경우, Wg < Tg의 조건을 만족할 수 있다. 후술할 바와 같이, 두께 방향 마진(Tg) 영역과 폭 방향 마진(Wg)은 동일한 공정으로 형성될 수 있으며, 최상부 및 최하단의 내부 전극(121, 122)에 커버용 베이스층(이하의 설명에서 116, 117)에 해당하는 유전체층이 형성되어 있는 경우, 두께 방향 마진(Tg)이 폭 방향 마진(Wg)보다 다소 클 수 있다. 또한, 폭 방향 마진(Wg)은 0.5um≤Wg≤15um의 조건을 만족할 수 있으며, 바디(110)의 내습 신뢰성과 충분한 전기 용량을 확보하기 위한 측면에서 설계된 것이다. 마찬가지로 두께 방향 마진(Tg) 역시 0.5um≤Wg≤15um의 조건을 만족할 수 있다. 그리고 폭 방향 마진(Wg)은 바디(110)의 두께(T)를 고려하여 설정될 수 있으며, 구체적으로, 0.5um≤Wg≤T/12의 조건을 만족할 수 있다. 여기서, 바디(110)의 두께(T)는 예컨대 약 200~400um일 수 있다.
In addition, in the case of the margin in the thickness direction of the body 110, that is, the margin Tg and the width direction Wg of the third and fourth surfaces S3 and S4, the conditions Wg <Tg may be satisfied. have. As will be described later, the thickness margin area (Tg) and the width direction margin (Wg) may be formed in the same process, and the cover base layer (118 in the following description) may be formed on the uppermost and lowermost internal electrodes 121 and 122. , When the dielectric layer corresponding to 117 is formed, the thickness direction margin Tg may be slightly larger than the width direction margin Wg. In addition, the width direction margin (Wg) may satisfy the condition of 0.5um≤Wg≤15um, it is designed in terms of ensuring the moisture resistance reliability and sufficient electric capacity of the body (110). Similarly, the thickness direction margin Tg may also satisfy the condition of 0.5um ≦ Wg ≦ 15um. The width margin Wg may be set in consideration of the thickness T of the body 110. Specifically, the width margin Wg may satisfy a condition of 0.5um ≦ Wg ≦ T / 12. Here, the thickness T of the body 110 may be, for example, about 200 to 400 um.

또한, 커버부(A1, A2)에서 곡면으로 형성된 모서리의 곡률 반경(R)은 적층형 커패시터(100)의 중량과 공정 중 부하로 인한 칩핑에 견딜 수 있도록 설계될 수 있으며, 구체적으로, 10um≤R≤60um의 조건을 만족할 수 있다. 그리고 곡률 반경(R)은 바디(110)의 두께(T)를 고려하여 설정될 수 있으며, 구체적으로, 10um≤R≤T/4의 조건을 만족할 수 있다. 상술한 바와 같이, 바디(110)의 두께(T)는 예컨대 약 200~400um일 수 있다. 또한, 도 4에 도시된 형태와 같이 커버부(A1, A2)의 곡면 모서리의 경우, 마진(δ)은 곡률 반경(R)보다 작을 수 있다.
In addition, the radius of curvature R of the corners formed at the curved surfaces of the cover parts A1 and A2 may be designed to withstand chipping due to the weight of the multilayer capacitor 100 and an in-process load, and specifically, 10um ≦ R The condition of ≤ 60um can be satisfied. The radius of curvature R may be set in consideration of the thickness T of the body 110. Specifically, the radius of curvature R may satisfy a condition of 10 um ≤ R ≤ T / 4. As described above, the thickness T of the body 110 may be, for example, about 200 to 400 um. In addition, as shown in FIG. 4, in the case of curved edges of the cover parts A1 and A2, the margin δ may be smaller than the radius of curvature R. FIG.

한편, 바디(110)에서 복수의 내부 전극(121, 122)을 감싸는 외곽 영역, 즉, 도 4에서 내부 전극 영역(120)을 둘러싸는 영역을 마진 영역(112, 113)이라 할 때, 유전체층(111)의 치밀도는 마진 영역(112, 113)이 나머지 영역보다 낮을 수 있다. 후술할 바와 같이, 마진 영역(112, 113)은 세라믹 적층체를 제조한 후 이를 코팅하는 방식 등으로 얻어질 수 있는데 치밀도의 차이는 이러한 제조 방식의 차이에 기인한 것일 수 있다. 여기서 치밀도는 내부에 존재하는 포어의 밀도와 반비례하는 개념으로 이해될 수 있다.
Meanwhile, when the outer region surrounding the plurality of inner electrodes 121 and 122 in the body 110, that is, the region surrounding the inner electrode region 120 in FIG. 4 is referred to as the margin regions 112 and 113, the dielectric layer ( The densities of 111 may be lower in the margin areas 112 and 113 than in the remaining areas. As will be described later, the margin regions 112 and 113 may be obtained by manufacturing a ceramic laminate and coating the same, and the difference in the density may be due to the difference in the manufacturing method. Here, the density can be understood as a concept inversely proportional to the density of the pores present therein.

상술한 적층형 커패시터의 구조를 더욱 명확히 이해하기 위하여 도 5 내지 13을 참조하여 제조방법의 일 예를 설명한다.
An example of the manufacturing method will be described with reference to FIGS. 5 to 13 to more clearly understand the structure of the multilayer capacitor described above.

우선, 도 5에 도시된 형태와 같이, 유전체층(111)과 내부 전극(121, 122)을 적층하여 세라믹 적층체(115)를 마련한다. 여기서 유전체층(111)은 소성 전이므로 세라믹 그린시트 상태이다. 상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다. 상기 세라믹 그린시트는 이후 소결되어 유전체층(111)을 형성할 수 있다.
First, as shown in FIG. 5, the dielectric layer 111 and the internal electrodes 121 and 122 are stacked to prepare a ceramic laminate 115. Since the dielectric layer 111 is before firing, the dielectric layer 111 is in a ceramic green sheet state. The ceramic green sheet may be prepared by mixing a ceramic powder, a binder, a solvent, and the like to prepare a slurry, and the slurry may be manufactured in a sheet shape having a thickness of several μm by a doctor blade method. The ceramic green sheet may then be sintered to form the dielectric layer 111.

상기 세라믹 그린시트 상에는 내부 전극용 도전성 페이스트를 도포하여 내부전극 패턴을 형성할 수 있으며, 이 경우, 상기 내부 전극 패턴은 스크린 인쇄법 또는 그라비아 인쇄법에 의하여 형성될 수 있다. 상기 내부전극용 도전성 페이스트는 도전성 금속과 첨가제를 포함하며, 상기 첨가제는 비금속 및 금속 산화물 중 어느 하나 이상일 수 있다. 상기 도전성 금속은 니켈을 포함할 수 있다. 상기 첨가제는 금속 산화물로서 티탄산바륨 또는 티탄산스트론튬을 포함할 수 있다.
An internal electrode pattern may be formed on the ceramic green sheet by applying a conductive paste for internal electrodes, and in this case, the internal electrode pattern may be formed by screen printing or gravure printing. The conductive paste for the internal electrode may include a conductive metal and an additive, and the additive may be any one or more of nonmetals and metal oxides. The conductive metal may include nickel. The additive may include barium titanate or strontium titanate as the metal oxide.

내부 전극 패턴이 형성된 세라믹 그린시트를 다수 적층하고, 이를 가압하여 세라믹 적층체(115)를 구현할 수 있다. 이 경우, 세라믹 적층체(115)는 최상부와 최하부에 배치된 커버용 베이스층(116, 117)을 포함하여 내부 전극(121, 122)을 효과적으로 보호할 수 있다. 이 경우, 커버용 베이스층(116, 117)은 유전체층(111)과 동일한 물질로 이루어지거나 의도한 기능에 따라 이와 다른 물질로 이루어질 수 있으며, 유전체층(111)보다 두꺼울 수 있다. 이후, 필요하다면 개별 칩 단위로 세라믹 적층체(115)를 절단할 수 있으며, 이 경우, 외부 전극과의 연결을 위해 내부 전극(121, 122)이 노출되도록 할 수 있다. 절단 공정에 의하여 노출된 내부 전극(121, 122)은 균일한 폭을 가질 수 있다. 예컨대, 내부 전극(121, 122) 중 가장 폭이 큰 것과 작은 것의 차이는 0.1um 미만일 수 있다.
A plurality of ceramic green sheets having internal electrode patterns formed thereon may be stacked, and the ceramic laminate 115 may be implemented by pressing the ceramic green sheets. In this case, the ceramic laminate 115 may include the cover base layers 116 and 117 disposed at the top and the bottom thereof to effectively protect the internal electrodes 121 and 122. In this case, the cover base layers 116 and 117 may be made of the same material as the dielectric layer 111 or may be made of a different material according to the intended function, and may be thicker than the dielectric layer 111. Thereafter, if necessary, the ceramic laminate 115 may be cut in units of individual chips. In this case, the internal electrodes 121 and 122 may be exposed to be connected to the external electrodes. The internal electrodes 121 and 122 exposed by the cutting process may have a uniform width. For example, the difference between the largest and smallest of the internal electrodes 121 and 122 may be less than 0.1 μm.

이후, 세라믹 적층체(115)의 표면에 코팅층(도 10의 118)을 형성하며, 이를 위해 적절한 코팅 공정을 수행한다. 본 실시 형태에서는 도 6에 도시된 형태와 같이 스프레이 장치(201)를 사용하여 세라믹 슬러리(202)를 스프레이 코팅하는 방법을 사용하였다. 이 경우, 세라믹 페이스트(202)는 유전체층(111) 형성을 위한 그린시트와 동일한 성분이거나 상기 그린시트에 유동성 부여하기 위한 성분, 예컨대, 액상의 바인더 등을 더 포함할 수 있다. 본 코팅 공정의 예를 설명하면, 우선, 도 7 및 도 8에 도시된 형태와 같이 코팅 장치(301) 내에 세라믹 적층체(115)를 배치하고 하부에서 상부를 향하여 기류(도 7 및 도 8에서 화살표)를 발생시킨다. 이렇게 세라믹 적층체(115)가 부유시킨 후 하부(도 7) 또는 상부(도 8)에 배치된 스프레이 장치(201)의 노즐을 통해 세라믹 슬러리(202)를 분사한다. 도시된 형태와 달리 스프레이 장치(201)는 코팅 장치(301)의 측부에 배치될 수도 있을 것이다. 이러한 코팅 방식에 의하여 세라믹 적층체(115)의 표면에 균일한 두께의 코팅층(118)이 형성될 수 있다. 세라믹 적층체(115)를 제조한 후 별도로 코팅층(118)을 형성함으로써 바디의 마진 영역을 균일하면서도 얇게 형성할 수 있으며, 특히 내습에 취약한 바디의 모서리 영역에서 충분한 두께의 마진을 얻을 수 있다.
Thereafter, a coating layer (118 of FIG. 10) is formed on the surface of the ceramic laminate 115, for which an appropriate coating process is performed. In this embodiment, the method of spray coating the ceramic slurry 202 using the spray apparatus 201 as shown in FIG. 6 was used. In this case, the ceramic paste 202 may further include the same component as the green sheet for forming the dielectric layer 111 or a component for imparting fluidity to the green sheet, for example, a liquid binder. Referring to the example of the present coating process, first, the ceramic laminate 115 is disposed in the coating apparatus 301 as shown in FIGS. 7 and 8, and the airflow (from FIGS. 7 and 8) is directed from bottom to top. Arrow). After the ceramic laminate 115 is suspended, the ceramic slurry 202 is sprayed through the nozzle of the spray device 201 disposed at the bottom (FIG. 7) or the top (FIG. 8). Unlike the illustrated form, the spray device 201 may be disposed on the side of the coating device 301. By this coating method, a coating layer 118 having a uniform thickness may be formed on the surface of the ceramic laminate 115. After the ceramic laminate 115 is manufactured, the coating layer 118 may be separately formed to uniformly and thinly form the margin region of the body, and a margin of sufficient thickness may be obtained in the corner region of the body, which is vulnerable to moisture resistance.

또한, 다른 코팅 방식으로서, 도 9에 도시된 형태와 같이, 구형 용기 형태의 코팅 장치(302)를 사용할 수도 있다. 이 경우, 코팅 장치(302)의 내측에는 돌기(303)가 형성될 수 있다. 코팅 장치(302)가 회전하면서 세라믹 적층체(115)가 뒤집히고 이동하게 되는데 이 과정에서 세라믹 적층체(115)가 고르게 코팅될 수 있다.
In addition, as another coating method, a coating apparatus 302 in the form of a spherical container may be used, as shown in FIG. 9. In this case, the protrusion 303 may be formed inside the coating apparatus 302. As the coating apparatus 302 rotates, the ceramic laminate 115 is inverted and moved. In this process, the ceramic laminate 115 may be evenly coated.

도 10은 세라믹 적층체(115)의 표면 전체에 코팅층(118)이 형성된 상태를 나타내며, 도 11은 도 10에서 III-III`단면도이다. 도시된 형태와 같이, 상술한 코팅 공정을 거칠 경우, 코팅층(118)의 모서리는 곡면을 갖게 될 수 있다. 이후, 코팅층(118)이 적용된 상태에서 세라믹 적층체(115)를 소성한다. 이에 의해, 세라믹 적층체(115)에 포함된 그린 시트와 코팅층(118)은 일체의 바디가 될 수 있다.
FIG. 10 illustrates a state in which the coating layer 118 is formed on the entire surface of the ceramic laminate 115, and FIG. 11 is a sectional view taken along line III-III ′ in FIG. 10. As shown in the figure, when the above-described coating process, the edge of the coating layer 118 may have a curved surface. Thereafter, the ceramic laminate 115 is fired while the coating layer 118 is applied. As a result, the green sheet and the coating layer 118 included in the ceramic laminate 115 may be an integral body.

소성 공정 후에는 바디(110)의 일부를 제거하여 내부 전극(121, 122)을 노출시킨다. 여기서 내부 전극(121, 122)이 노출되는 면은 도 1에서 설명한 제1면(S1) 및 제2면(S2)에 해당하며, 다만, 필요에 따라 바디의 다른 면을 노출시킬 수도 있을 것이다. 바디(110)의 일부를 제거하는 면 연마 공정의 경우, 폴리싱, 그라인딩 등을 이용할 수 있다. 도 12는 소성 후 면 연마 공정을 거친 바디(110)와 이로부터 노출된 내부 전극(121, 122)을 나타낸다. 이후, 노출된 내부 전극(121, 122)과 연결되도록 외부 전극을 형성한다.
After the firing process, a portion of the body 110 is removed to expose the internal electrodes 121 and 122. Herein, surfaces on which the internal electrodes 121 and 122 are exposed correspond to the first surface S1 and the second surface S2 described with reference to FIG. 1, but may expose other surfaces of the body as necessary. In the case of the surface polishing process of removing a part of the body 110, polishing, grinding, or the like may be used. 12 illustrates the body 110 subjected to the surface polishing process after firing and the internal electrodes 121 and 122 exposed therefrom. Thereafter, the external electrodes are formed to be connected to the exposed internal electrodes 121 and 122.

한편, 상술한 공정의 경우, 유전체층(111)은 세라믹 그린 시트에 의하여 형성되고 마진 영역, 정확하게는 마진 영역 중 커버용 베이스층(116, 117)을 제외한 영역은 세라믹 슬러리의 분사에 의한 코팅 공정으로 형성되므로 소성 후의 내부 구조에도 차이가 있다. 다시 말해, 바디(110)는 내부 전극 영역(120)과 마진 영역(112, 113)에서 치밀도 등과 같은 특성이 다를 수 있다. 이를 도 13을 참조하여 설명한다. 도 13은 도 12에서 A 영역을 확대하여 평면도로 나타낸 것이다.
On the other hand, in the above-described process, the dielectric layer 111 is formed by the ceramic green sheet and the margin region, specifically, the region except the cover base layers 116 and 117 in the margin region is a coating process by spraying the ceramic slurry. Since it is formed, there is a difference in the internal structure after firing. In other words, the body 110 may have different characteristics, such as a density, in the internal electrode region 120 and the margin regions 112 and 113. This will be described with reference to FIG. 13. FIG. 13 is an enlarged plan view of a region A in FIG. 12.

바디(110)에서 마진 영역과 그 외 영역(즉, 내부 전극 영역)에서 유전체층(111)의 치밀도를 비교하면, 마진 영역(112, 113)에서 상대적으로 치밀도가 더 낮다. 또한, 마진 영역(112, 113)은 바디(110)의 외부에 가까운 영역보다 내부 전극(121, 122)에 가까운 영역이 상대적으로 치밀도가 더 높다. 다시 말해, 마진 영역(112, 113)의 경우, 유전체층(111)이 서로 다른 치밀도를 갖는 적어도 2개의 층을 포함하며, 상기 적어도 2개의 층 중 복수의 내부 전극(121, 122)에 인접한 것에서 유전체층(111)의 치밀도가 더 높다. 이 경우, 소성 전 커버용 베이스층(116, 117)에 해당하는 영역은 그린 시트의 적층으로 형성되기 때문에 마진 영역(112, 113) 중 나머지 영역보다 치밀도가 더 높을 것이다.
Comparing the density of the dielectric layer 111 in the margin region and the other region (ie, the inner electrode region) in the body 110, the density is relatively lower in the margin regions 112 and 113. In addition, the margin regions 112 and 113 have higher densities in regions closer to the inner electrodes 121 and 122 than regions closer to the outside of the body 110. In other words, in the case of the margin regions 112 and 113, the dielectric layer 111 includes at least two layers having different densities, wherein the dielectric layers 111 are adjacent to the plurality of internal electrodes 121 and 122. The density of the dielectric layer 111 is higher. In this case, since the area corresponding to the cover base layers 116 and 117 before firing is formed by lamination of the green sheets, the densities will be higher than the remaining areas of the margin areas 112 and 113.

마진 영역(112, 113)의 이러한 치밀도 특성은 상술한 코팅 공정에 따라 얻어질 수 있다. 세라믹 슬러리를 분사하는 경우 세라믹 적층체(115)의 표면에는 여러 겹의 얇은 코팅층이 형성되며 이들 사이에는 다수의 포어가 형성되며 이러한 포어는 소성 후에도 남아 있다. 도 13에서 볼 수 있듯이 바디(110)의 마진 영역(112, 113)에는 복수의 침상형 포어(P)가 남아 있다. 복수의 침상형 포어(P)는 여러 겹의 얇은 코팅층이 형성되는 과정에서 생기기 때문에 이들이 이루는 복수의 열(R1, R2, R3)은 바디(110)의 외형에 대응하는 형상으로 정렬된 형태일 수 있다. 침상형 포어(P)에 의한 복수의 열(R1, R2, R3)은 서로 포어 밀도가 다를 수 있으며, 바디(110)의 표면에 가까운 영역일수록 더 늦게 코팅되기 때문에 포어 밀도가 상대적으로 낮을 수 있다.
Such density characteristics of the margin areas 112 and 113 can be obtained according to the coating process described above. In the case of spraying the ceramic slurry, a plurality of thin coating layers are formed on the surface of the ceramic laminate 115, and a plurality of pores are formed therebetween, and these pores remain after firing. As shown in FIG. 13, a plurality of needle-shaped pores P remain in the margin regions 112 and 113 of the body 110. Since the plurality of needle-shaped pores P are formed in the process of forming a plurality of thin coating layers, the plurality of rows R1, R2, and R3 formed by the plurality of needle-shaped pores P may be arranged in a shape corresponding to the outer shape of the body 110. have. The plurality of rows R1, R2, and R3 by the needle-shaped pore P may have different pore densities, and the pore density may be relatively low because the area closer to the surface of the body 110 is coated later. .

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
The present invention is not limited by the above-described embodiment and the accompanying drawings, but by the appended claims. Accordingly, it will be apparent to one of ordinary skill in the art that various forms of substitution, modification, and alteration are possible without departing from the spirit of the invention as set forth in the claims, and also appended claims Will belong to the technical spirit described in.

100: 적층형 커패시터
110: 바디
111: 유전체층
112, 113: 마진 영역
115: 세라믹 적층체
116, 117: 커버용 베이스층
118: 코팅층
120: 내부 전극 영역
121, 122: 내부 전극
131, 132: 외부전극
201: 스프레이 장치
202: 세라믹 슬러리
301, 302: 코팅 장치
303: 돌기100: Stacked Capacitors
110: body
111: dielectric layer
112, 113: margin area
115: ceramic laminate
116, 117: base layer for cover
118: coating layer
120: internal electrode region
121, 122: internal electrode
131 and 132: external electrode
201: spray device
202: ceramic slurry
301, 302: coating apparatus
303: turning

Claims (15)

복수의 유전체층의 적층 구조와 상기 유전체층을 사이에 두고 적층된 복수의 내부 전극을 포함하는 바디; 및
상기 바디 외부에 형성되어 상기 내부 전극과 전기적으로 연결된 외부 전극;을 포함하며,
상기 바디는 상기 복수의 내부 전극이 배치되어 전기 용량을 형성하는 액티브부와 상기 복수의 유전체층의 적층 방향으로 상기 액티브부의 상부와 하부에 위치하는 커버부로 구분되며,
상기 바디는 상기 복수의 내부 전극이 노출되며 서로 대향하는 제1면 및 제2면, 상기 복수의 유전체층의 적층 방향으로 서로 대향하는 제3면 및 제4면, 그리고 상기 제1면 내지 제4면과 연결되고 서로 대향하는 제5면 및 제6면을 포함하며,
상기 바디에서 상기 커버부는 모서리가 곡면으로 형성되되 상기 곡면 모서리의 곡률 반경(R)과 상기 바디의 두께(T)는 10um≤R≤T/4의 조건을 만족하며,
상기 바디의 표면에서 상기 복수의 내부 전극 중 가장 가까운 것까지의 거리를 마진이라 할 때, 상기 커버부에서 곡면으로 형성된 모서리의 마진(δ)은 상기 제5면 및 제6면의 마진(Wg)보다 크거나 같은 적층형 커패시터.
A body including a stacked structure of a plurality of dielectric layers and a plurality of internal electrodes stacked with the dielectric layers interposed therebetween; And
An external electrode formed outside the body and electrically connected to the internal electrode;
The body is divided into an active part in which the plurality of internal electrodes are disposed to form a capacitance, and a cover part disposed above and below the active part in a stacking direction of the plurality of dielectric layers.
The body may include a first surface and a second surface facing the plurality of internal electrodes and facing each other, a third surface and a fourth surface facing each other in a stacking direction of the plurality of dielectric layers, and the first to fourth surfaces. And fifth and sixth surfaces connected to and opposed to each other,
In the body, the cover portion has a curved edge, but the radius of curvature (R) of the curved edge and the thickness (T) of the body satisfies the condition of 10um≤R≤T / 4,
When the distance from the surface of the body to the nearest one of the plurality of internal electrodes is called margin, the margin δ of the corner formed in the curved portion of the cover portion is the margin Wg of the fifth and sixth surfaces. Stacked capacitors greater than or equal to.
제1항에 있어서,
상기 커버부에서 상기 제3면이 상기 제5면 및 제6면과 연결된 모서리들, 그리고 상기 제4면이 상기 제5면 및 제6면과 연결된 모서리들은 곡면으로 형성된 적층형 커패시터.
The method of claim 1,
In the cover part of the stacked capacitor, the third surface and the corners connected to the fifth and sixth surface, and the fourth surface and the corners connected to the fifth and sixth surface is a stacked capacitor.
제1항에 있어서,
상기 δ 및 상기 Wg는 1≤δ/Wg≤1.2의 조건을 만족하는 적층형 커패시터.
The method of claim 1,
The δ and the Wg is a multilayer capacitor that satisfies the condition 1≤δ / Wg≤1.2.
제1항에 있어서,
상기 Wg는 0.5um≤Wg≤T/12의 조건을 만족하는 적층형 커패시터.
The method of claim 1,
The Wg is a multilayer capacitor that satisfies the condition of 0.5um≤Wg≤T / 12.
제1항에 있어서,
상기 Wg는 0.5um≤Wg≤15um의 조건을 만족하는 적층형 커패시터.
The method of claim 1,
Wherein Wg is a multilayer capacitor that satisfies the condition of 0.5um≤Wg≤15um.
제1항에 있어서,
상기 제3면 및 제4면의 마진(Tg)은 Wg < Tg의 조건을 만족하는 적층형 커패시터.
The method of claim 1,
And a margin Tg of the third and fourth surfaces satisfying a condition of Wg < Tg.
제1항에 있어서,
상기 곡률 반경(R)은 10um≤R≤60um의 조건을 만족하는 적층형 커패시터.
The method of claim 1,
The curvature radius (R) is a multilayer capacitor that satisfies the condition of 10um≤R≤60um.
제1항에 있어서,
상기 커버부에서 곡면으로 형성된 모서리의 마진(δ)은 상기 곡률 반경(R)보다 작은 적층형 커패시터.
The method of claim 1,
Stacked capacitor having a margin (δ) of the corner formed in the cover portion is smaller than the radius of curvature (R).
제1항에 있어서,
상기 복수의 내부 전극은 균일한 폭을 갖는 적층형 커패시터.
The method of claim 1,
The multilayer capacitor has a uniform width.
제1항에 있어서,
상기 바디에서 상기 복수의 내부 전극을 감싸는 외곽 영역을 마진 영역이라 할 때 상기 유전체층의 치밀도는 상기 마진 영역이 나머지 영역보다 낮은 적층형 커패시터.
The method of claim 1,
When the outer region surrounding the plurality of internal electrodes in the body is a margin region, the density of the dielectric layer is lower than the remaining region.
복수의 유전체층의 적층 구조와 상기 유전체층을 사이에 두고 적층된 복수의 내부 전극을 포함하는 바디; 및
상기 바디 외부에 형성되어 상기 내부 전극과 전기적으로 연결된 외부 전극;을 포함하며,
상기 바디는 상기 복수의 내부 전극이 배치되어 전기 용량을 형성하는 액티브부와 상기 복수의 유전체층의 적층 방향으로 상기 액티브부의 상부와 하부에 위치하는 커버부로 구분되며,
상기 바디는 상기 복수의 내부 전극이 노출되며 서로 대향하는 제1면 및 제2면, 상기 복수의 유전체층의 적층 방향으로 서로 대향하는 제3면 및 제4면, 그리고 상기 제1면 내지 제4면과 연결되고 서로 대향하는 제5면 및 제6면을 포함하며,
상기 바디에서 상기 커버부는 모서리가 곡면으로 형성되며,
상기 바디의 표면에서 상기 복수의 내부 전극 중 가장 가까운 것까지의 거리를 마진이라 할 때, 상기 커버부에서 곡면으로 형성된 모서리의 마진(δ)은 상기 제5면 및 제6면의 마진(Wg)보다 크거나 같으며,
상기 바디에서 상기 복수의 내부 전극을 감싸는 외곽 영역을 마진 영역이라 할 때 상기 유전체층의 치밀도는 상기 마진 영역이 나머지 영역보다 낮은 적층형 적층형 커패시터.
A body including a stacked structure of a plurality of dielectric layers and a plurality of internal electrodes stacked with the dielectric layers interposed therebetween; And
An external electrode formed outside the body and electrically connected to the internal electrode;
The body is divided into an active part in which the plurality of internal electrodes are disposed to form a capacitance, and a cover part disposed above and below the active part in a stacking direction of the plurality of dielectric layers.
The body may include a first surface and a second surface facing the plurality of internal electrodes and facing each other, a third surface and a fourth surface facing each other in a stacking direction of the plurality of dielectric layers, and the first to fourth surfaces. And fifth and sixth surfaces connected to and opposed to each other,
The cover portion of the body is formed with a curved surface,
When the distance from the surface of the body to the nearest one of the plurality of internal electrodes is called margin, the margin δ of the corner formed in the curved portion of the cover portion is the margin Wg of the fifth and sixth surfaces. Greater than or equal to
When the outer region surrounding the plurality of internal electrodes in the body is a margin region, the density of the dielectric layer is lower than the remaining region.
제11항에 있어서,
상기 마진 영역은 상기 유전체층이 서로 다른 치밀도를 갖는 적어도 2개의 층을 포함하며, 상기 적어도 2개의 층 중 상기 복수의 내부 전극에 인접한 것에서 상기 유전체층의 치밀도가 더 높은 적층형 커패시터.
The method of claim 11,
Wherein the margin region includes at least two layers of different dielectric densities, wherein the dielectric layer has a higher density of the dielectric layers in the vicinity of the plurality of internal electrodes of the at least two layers.
제11에 있어서,
상기 마진 영역은 복수의 침상형 포어를 포함하는 적층형 커패시터.
The method according to claim 11,
And the margin area includes a plurality of needle-shaped pores.
제13항에 있어서,
상기 복수의 침상형 포어는 상기 바디의 외형에 대응하는 형상으로 정렬된 형태인 적층형 커패시터.
The method of claim 13,
The plurality of needle-shaped pores are stacked capacitors arranged in a shape corresponding to the outer shape of the body.
제14항에 있어서,
상기 바디의 외형에 대응하는 형상으로 정렬된 것을 하나의 열이라 할 때 상기 복수의 침상형 포어는 상기 열을 복수 개 형성하는 적층형 커패시터.The method of claim 14,
And a plurality of needle-shaped pores which form a plurality of rows when one row is arranged in a shape corresponding to the outer shape of the body.
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