KR20200024027A - Display device - Google Patents
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Abstract
Description
본 발명은 표시장치에 관한 것이다. The present invention relates to a display device.
음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 표시장치(display device)들이 개발되고 있다. 이러한 표시장치는 액정 표시장치(Liquid Crystal Display, LCD), 전계 방출 표시장치(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP) 및 유기발광 표시장치(Organic Light Emitting Display device; OLED) 등으로 구현될 수 있다. Various display devices are being developed to reduce weight and volume, which are disadvantages of cathode ray tubes. Such displays include liquid crystal displays (LCDs), field emission displays (FEDs), plasma display panels (PDPs), and organic light emitting display devices (OLEDs); ) May be implemented.
이들 평판 표시장치 중에서 유기발광 표시장치는 유기 화합물을 여기시켜 발광하게 하는 자발광형 표시장치로, LCD에서 사용되는 백라이트가 필요하지 않아 경량 박형이 가능할 뿐만 아니라 공정을 단순화시킬 수 있는 이점이 있다. 또한, 유기발광 표시장치는 저온 제작이 가능하고, 응답속도가 1ms 이하로서 고속의 응답속도를 가질 뿐 아니라 낮은 소비 전력, 넓은 시야각 및 높은 콘트라스트(Contrast) 등의 특성을 갖는다는 점에서 널리 사용되고 있다.Among these flat panel displays, an organic light emitting display device is a self-luminous display device that excites an organic compound to emit light, and does not require a backlight used in an LCD. In addition, organic light emitting display devices are widely used in that they can be manufactured at low temperature, have a response speed of 1 ms or less, high speed response speed, and low power consumption, wide viewing angle, and high contrast. .
유기발광 표시장치는 전기 에너지를 빛 에너지로 전환하는 유기 발광 다이오드(Organic Light Emitting Diode)를 포함한다. 유기발광 다이오드는 애노드, 캐소드, 및 이들 사이에 배치되는 유기 발광층을 포함한다. 유기발광 다이오드 표시장치는, 애노드 및 캐소드로부터 각각 주입된 정공 및 전자가 발광층 내부에서 결합하여 여기자인 액시톤(exciton)을 형성하고, 형성된 액시톤이 여기상태(excited state)에서 기저상태(ground state)로 떨어지면서 발광하여 화상을 표시하게 된다. The organic light emitting display includes an organic light emitting diode that converts electrical energy into light energy. The organic light emitting diode includes an anode, a cathode, and an organic light emitting layer disposed therebetween. In the organic light emitting diode display, holes and electrons injected from the anode and the cathode, respectively, are combined within the light emitting layer to form an exciton, which is an exciton, and the formed exciton is a ground state in an excited state. It will fall to the light emitting to display an image.
최근, 박형의 유기발광 표시장치를 제공하기 위한 노력이 진행되고 있다. 이 경우, 라인들 간의 간격이 줄어들기 때문에, 서로 다른 신호가 인가되는 라인들이 적어도 하나의 절연층을 사이에 두고 배치됨에도 불구하고, 오버랩(overlap) 영역에서 쇼트(short) 불량 등이 발생할 수 있다. Recently, efforts have been made to provide a thin organic light emitting display device. In this case, since the spacing between the lines is reduced, a short failure may occur in an overlap region even though lines to which different signals are applied are arranged with at least one insulating layer interposed therebetween. .
본 발명의 목적은 표시장치의 전체 두께를 증가시키지 않으면서도, 서로 다른 신호가 인가되는 라인들 사이에 충분한 간격을 확보할 수 있는 표시장치를 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a display device capable of securing a sufficient distance between lines to which different signals are applied without increasing the overall thickness of the display device.
본 발명에 의한 표시장치는, 기판 상에 배치되며 기 설정된 신호를 각각 인가받는 세로 라인들, 상기 세로 라인들 상에 배치되는 버퍼층, 및 상기 버퍼층 상에 배치되는 트랜지스터들을 포함한다. 상기 트랜지스터들 각각은, 반도체층, 게이트 절연층, 게이트 전극, 소스 전극, 드레인 전극을 포함한다. 상기 반도체층은, 상기 버퍼층 상에 배치되며, 채널 영역, 소스 영역, 드레인 영역을 포함한다. 게이트 절연층은 상기 반도체층을 덮되, 상기 반도체층의 소스 영역 중 적어도 일부를 노출하는 소스 콘택홀 및 상기 반도체층의 드레인 영역 중 적어도 일부를 노출하는 드레인 콘택홀을 갖는다. 상기 게이트 전극은 상기 게이트 절연층을 사이에 두고, 상기 채널 영역과 중첩되어 배치된다. 상기 소스 전극은 상기 게이트 절연층 상에 배치되고, 상기 소스 콘택홀을 통해 상기 반도체층의 소스 영역과 접촉된다. 상기 드레인 전극은 상기 게이트 절연층 상에 배치되고, 상기 드레인 콘택홀을 통해 상기 반도체층의 드레인 영역과 접촉되며, 상기 소스 전극과 소정 간격 이격된다.The display device according to the present invention includes vertical lines disposed on a substrate and configured to receive a predetermined signal, buffer layers disposed on the vertical lines, and transistors disposed on the buffer layer. Each of the transistors includes a semiconductor layer, a gate insulating layer, a gate electrode, a source electrode, and a drain electrode. The semiconductor layer is disposed on the buffer layer and includes a channel region, a source region, and a drain region. The gate insulating layer covers the semiconductor layer and has a source contact hole exposing at least a portion of the source region of the semiconductor layer and a drain contact hole exposing at least a portion of the drain region of the semiconductor layer. The gate electrode is disposed to overlap the channel region with the gate insulating layer interposed therebetween. The source electrode is disposed on the gate insulating layer and contacts the source region of the semiconductor layer through the source contact hole. The drain electrode is disposed on the gate insulating layer, and contacts the drain region of the semiconductor layer through the drain contact hole, and is spaced apart from the source electrode by a predetermined distance.
본 발명은 표시장치의 전체 두께를 증가시키지 않으면서도, 서로 다른 신호가 인가되는 라인들 사이에 충분한 간격을 확보할 수 있다. 이에 따라, 본 발명은 라인들 간 쇼트 불량을 방지할 수 있어, 신뢰성을 확보할 수 있는 이점을 갖는다.The present invention can secure sufficient spacing between lines to which different signals are applied without increasing the overall thickness of the display device. Accordingly, the present invention can prevent short defects between lines, which has the advantage of ensuring reliability.
본 발명은 픽셀 불량 시, 이를 리페어 하기 위한 별도의 보상 구조가 요구되지 않는다. 이에 따라, 본 발명은, 표시 영역 내에 별도의 리페어 영역을 할당할 필요가 없기 때문에, 고 해상도 표시장치에 용이하게 적용될 수 있는 이점을 갖는다.The present invention does not require a separate compensation structure for repairing pixel defects. Accordingly, the present invention has an advantage that it can be easily applied to a high resolution display device because it is not necessary to allocate a separate repair area in the display area.
도 1은 유기발광 표시장치의 개략적인 블록도이다.
도 2는 서브픽셀의 개략적인 회로 구성도이다.
도 3은 서브픽셀의 상세 회로 구성 예시도이다.
도 4는 표시 패널의 단면 예시도이다.
도 5는 비교예에 따른 서브픽셀들의 평면 레이아웃을 개략적으로 나타낸 도면이다.
도 6a는 도 5의 제1 영역을 확대 도시한 평면도이다.
도 6b는 도 5의 제2 영역을 확대 도시한 평면도이다.
도 6c는 도 5의 제3 영역을 확대 도시한 평면도이다.
도 7은 도 5를 Ⅰ-Ⅰ'로 절취한 단면도이다.
도 8은 도 6a 내지 도 6c를 각각 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'로 절취한 단면도이다.
도 9는 본 발명의 실시예에 따른 서브픽셀들의 평면 레이아웃을 개략적으로 나타낸 도면이다.
도 10a는 도 9의 제1 영역을 확대 도시한 평면도이다.
도 10b는 도 9의 제2 영역을 확대 도시한 평면도이다.
도 10c는 도 9의 제3 영역을 확대 도시한 평면도이다.
도 11은 도 9를 Ⅴ-Ⅴ'로 절취한 단면도이다.
도 12는 도 10a 내지 도 10c를 각각 Ⅵ-Ⅵ', Ⅶ-Ⅶ', Ⅷ-Ⅷ'로 절취한 단면도이다.1 is a schematic block diagram of an organic light emitting display device.
2 is a schematic circuit diagram of a subpixel.
3 is an exemplary circuit configuration of a subpixel.
4 illustrates a cross-sectional view of a display panel.
5 is a diagram schematically illustrating a planar layout of subpixels according to a comparative example.
6A is an enlarged plan view of the first region of FIG. 5.
FIG. 6B is an enlarged plan view of the second region of FIG. 5.
6C is an enlarged plan view of the third region of FIG. 5.
FIG. 7 is a cross-sectional view taken along line II ′ of FIG. 5.
8 is a cross-sectional view taken along the line II-II ', III-III', and IV-IV 'of FIGS. 6A to 6C, respectively.
9 is a diagram schematically illustrating a planar layout of subpixels according to an exemplary embodiment of the present invention.
FIG. 10A is an enlarged plan view of the first region of FIG. 9.
FIG. 10B is an enlarged plan view of the second region of FIG. 9.
FIG. 10C is an enlarged plan view of the third region of FIG. 9.
FIG. 11 is a cross-sectional view taken along line VV ′ of FIG. 9.
FIG. 12 is a cross-sectional view of FIGS. 10A to 10C taken along line VI-VI ', VIII-VIII and VIII-VIII, respectively.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 비교예 및 실시예를 설명함에 있어서, 동일한 구성요소에 대하여는 서두에서 대표적으로 설명하고 이하 다른 부분에서는 생략될 수 있다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. Like reference numerals refer to substantially identical components throughout the specification. In the following description, when it is determined that the detailed description of the known technology or configuration related to the present invention may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. In the description of the comparative example and the embodiment, the same components are representatively described at the beginning and may be omitted in other parts below.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms including ordinal numbers such as first and second may be used to describe various components, but the components are not limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
본 발명에 따른 표시장치는 기판 상에 표시소자가 형성된 표시장치이다. 표시장치는, 유기발광 표시장치, 액정표시장치, 전기영동표시장치 등으로 구현될 수 있으나, 이하에서는, 설명의 편의를 위해 유기발광 표시장치를 예로 들어 설명한다. The display device according to the present invention is a display device in which a display element is formed on a substrate. The display device may be implemented as an organic light emitting display device, a liquid crystal display device, an electrophoretic display device, or the like. Hereinafter, the organic light emitting display device is described as an example for convenience of description.
도 1은 유기발광 표시장치의 개략적인 블록도이다. 도 2는 서브픽셀의 개략적인 회로 구성도이다. 도 3은 서브픽셀의 상세 회로 구성 예시도이다. 도 4는 표시 패널의 단면 예시도이다.1 is a schematic block diagram of an organic light emitting display device. 2 is a schematic circuit diagram of a subpixel. 3 is an exemplary circuit configuration of a subpixel. 4 illustrates a cross-sectional view of a display panel.
도 1에 도시된 바와 같이, 유기발광 표시장치에는 영상 처리부(110), 타이밍 제어부(120), 데이터 구동부(130), 스캔 구동부(140) 및 표시 패널(150)이 포함된다.As shown in FIG. 1, the OLED display includes an
영상 처리부(110)는 외부로부터 공급된 데이터 신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.The
타이밍 제어부(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터 신호(DATA)를 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 스캔 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.The
데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(120)로부터 공급되는 데이터 신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(130)는 데이터 라인들(DL1 ~ DLn)을 통해 데이터 신호(DATA)를 출력한다. 데이터 구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있다.The
스캔 구동부(140)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔 신호를 출력한다. 스캔 구동부(140)는 게이트 라인들(GL1 ~ GLm)을 통해 스캔 신호를 출력한다. 스캔 구동부(140)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다.The
표시 패널(150)은 데이터 구동부(130) 및 스캔 구동부(140)로부터 공급된 데이터 신호(DATA) 및 스캔 신호에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브픽셀들(SP)을 포함한다.The
서브픽셀들(SP)은 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함하거나 백색 서브픽셀, 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함한다. 서브픽셀들(SP)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.The subpixels SP include red subpixels, green subpixels, and blue subpixels or include white subpixels, red subpixels, green subpixels, and blue subpixels. The subpixels SP may have one or more different emission areas according to emission characteristics.
도 2에 도시된 바와 같이, 하나의 서브픽셀에는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 보상회로(CC) 및 유기 발광다이오드(OLED)가 포함된다.As illustrated in FIG. 2, one subpixel includes a switching transistor SW, a driving transistor DR, a capacitor Cst, a compensation circuit CC, and an organic light emitting diode OLED.
스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)을 통해 공급된 스캔신호에 응답하여 제1 데이터 라인(DL1)을 통해 공급되는 데이터 신호가 커패시터(Cst)에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터 전압에 따라 전원 라인(EVDD)(고전위전압)과 캐소드 전원 라인(EVSS)(저전위전압) 사이로 구동 전류가 흐르도록 동작한다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.The switching transistor SW performs a switching operation such that a data signal supplied through the first data line DL1 is stored as a data voltage in the capacitor Cst in response to a scan signal supplied through the first gate line GL1. The driving transistor DR operates so that a driving current flows between the power supply line EVDD (high potential voltage) and the cathode power supply line EVSS (low potential voltage) according to the data voltage stored in the capacitor Cst. The organic light emitting diode OLED operates to emit light according to the driving current formed by the driving transistor DR.
보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위해 서브픽셀 내에 추가된 회로이다. 보상회로(CC)는 하나 이상의 트랜지스터로 구성된다. 보상회로(CC)의 구성은 외부 보상 방법에 따라 매우 다양한바 이에 대한 예시를 설명하면 다음과 같다. The compensation circuit CC is a circuit added in the subpixel to compensate for the threshold voltage of the driving transistor DR. The compensation circuit CC is composed of one or more transistors. The configuration of the compensation circuit CC is very diverse according to an external compensation method.
도 3에 도시된 바와 같이, 보상회로(CC)에는 센싱 트랜지스터(ST)와 센싱 라인(VREF)(또는 레퍼런스라인)이 포함된다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DR)의 소스 전극과 유기발광다이오드(OLED)의 애노드 전극 사이(이하 센싱노드)에 접속된다. 센싱 트랜지스터(ST)는 센싱 라인(VREF)을 통해 전달되는 초기화전압(또는 센싱전압)을 구동 트랜지스터(DR)의 센싱 노드에 공급하거나 구동 트랜지스터(DR)의 센싱 노드 또는 센싱 라인(VREF)의 전압 또는 전류를 센싱할 수 있도록 동작한다.As illustrated in FIG. 3, the compensation circuit CC includes a sensing transistor ST and a sensing line VREF (or a reference line). The sensing transistor ST is connected between a source electrode of the driving transistor DR and an anode electrode of the organic light emitting diode OLED (hereinafter referred to as sensing node). The sensing transistor ST supplies an initialization voltage (or a sensing voltage) transferred through the sensing line VREF to the sensing node of the driving transistor DR or the voltage of the sensing node or the sensing line VREF of the driving transistor DR. Or it operates to sense current.
스위칭 트랜지스터(SW)는 제1 데이터 라인(DL1)에 제1전극이 연결되고, 구동 트랜지스터(DR)의 게이트 전극에 제2 전극이 연결된다. 구동 트랜지스터(DR)는 전원 라인(EVDD)에 제1전극이 연결되고 유기발광다이오드(OLED)의 애노드 전극에 제2 전극이 연결된다. 커패시터(Cst)는 구동 트랜지스터(DR)의 게이트 전극에 제1 전극이 연결되고 유기발광다이오드(OLED)의 애노드 전극에 제2 전극이 연결된다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)의 제2 전극에 애노드 전극이 연결되고 제2 전원 라인(EVSS)에 캐소드 전극이 연결된다. 센싱 트랜지스터(ST)는 센싱 라인(VREF)에 제1 전극이 연결되고 센싱 노드인 유기발광다이오드(OLED)의 애노드 전극 및 구동 트랜지스터(DR)의 제2 전극에 제2 전극이 연결된다.In the switching transistor SW, a first electrode is connected to the first data line DL1 and a second electrode is connected to the gate electrode of the driving transistor DR. In the driving transistor DR, a first electrode is connected to the power line EVDD, and a second electrode is connected to the anode electrode of the organic light emitting diode OLED. The capacitor Cst has a first electrode connected to the gate electrode of the driving transistor DR and a second electrode connected to the anode electrode of the organic light emitting diode OLED. In the organic light emitting diode OLED, an anode electrode is connected to the second electrode of the driving transistor DR, and a cathode electrode is connected to the second power line EVSS. In the sensing transistor ST, a first electrode is connected to the sensing line VREF, and a second electrode is connected to an anode electrode of the organic light emitting diode OLED, which is a sensing node, and a second electrode of the driving transistor DR.
센싱 트랜지스터(ST)의 동작 시간은 외부 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 트랜지스터(SW)와 유사/동일하거나 다를 수 있다. 일례로, 스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)에 게이트 전극이 연결되고, 센싱 트랜지스터(ST)는 제2 게이트 라인(GL2)에 게이트 전극이 연결될 수 있다. 이 경우, 제1 게이트 라인(GL1)에는 스캔 신호(Scan)가 전달되고 제2 게이트 라인(GL2)에는 센싱 신호(Sense)가 전달된다. 다른 예로, 스위칭 트랜지스터(SW)의 게이트 전극에 연결된 제1 게이트 라인(GL1)과 센싱 트랜지스터(ST)의 게이트 전극에 연결된 제2 게이트 라인(GL2)은 공통으로 공유하도록 연결될 수 있다.The operating time of the sensing transistor ST may be similar / same or different from the switching transistor SW according to an external compensation algorithm (or a configuration of a compensation circuit). For example, the switching transistor SW may have a gate electrode connected to the first gate line GL1, and the sensing transistor ST may have a gate electrode connected to the second gate line GL2. In this case, the scan signal Scan is transmitted to the first gate line GL1 and the sensing signal Sense is transmitted to the second gate line GL2. As another example, the first gate line GL1 connected to the gate electrode of the switching transistor SW and the second gate line GL2 connected to the gate electrode of the sensing transistor ST may be connected in common.
센싱 라인(VREF)은 데이터 구동부에 연결될 수 있다. 이 경우, 데이터 구동부는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 서브픽셀의 센싱 노드를 센싱하고 센싱결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터(SW)와 센싱 트랜지스터(ST)는 동일한 시간에 턴온될 수 있다. 이 경우, 데이터 구동부의 시분할 방식에 의거 센싱 라인(VREF)을 통한 센싱 동작과 데이터 신호를 출력하는 데이터 출력 동작은 상호 분리(구분) 된다.The sensing line VREF may be connected to the data driver. In this case, the data driver may sense the sensing node of the subpixel during the real time, the non-display period of the image, or the N frame (N is an integer of 1 or more) and generate the sensing result. The switching transistor SW and the sensing transistor ST may be turned on at the same time. In this case, the sensing operation through the sensing line VREF and the data output operation for outputting the data signal are separated (divided) based on the time division method of the data driver.
이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터신호 또는 감마 등이 될 수 있다. 그리고 센싱결과를 기반으로 보상신호(또는 보상전압) 등을 생성하는 보상 회로는 데이터 구동부의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.In addition, the compensation target according to the sensing result may be a digital data signal, an analog data signal, or a gamma. The compensation circuit for generating a compensation signal (or compensation voltage) based on the sensing result may be implemented in the data driver, the timing controller, or a separate circuit.
광차단층(LS)은 구동 트랜지스터(DR)의 채널영역 하부에만 배치되거나 구동 트랜지스터(DR)의 채널영역 하부뿐만 아니라 스위칭 트랜지스터(SW) 및 센싱 트랜지스터(ST)의 채널영역 하부에도 배치될 수 있다. 광차단층(LS)은 단순히 외광을 차단할 목적으로 사용하거나, 광차단층(LS)을 다른 전극이나 라인과의 연결을 도모하고, 커패시터 등을 구성하는 전극으로 활용할 수 있다. 그러므로 광차단층(LS)은 차광 특성을 갖도록 복층(이종 금속의 복층)의 금속층으로 선택된다.The light blocking layer LS may be disposed only under the channel region of the driving transistor DR or under the channel region of the switching transistor SW and the sensing transistor ST as well as under the channel region of the driving transistor DR. The light blocking layer LS may be simply used to block external light, or the light blocking layer LS may be connected to another electrode or line and used as an electrode constituting a capacitor. Therefore, the light blocking layer LS is selected as a metal layer of a multilayer layer (multilayer of dissimilar metals) so as to have light shielding characteristics.
기타, 도 3에서는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 유기발광다이오드(OLED), 센싱 트랜지스터(ST)를 포함하는 3T(Transistor)1C(Capacitor) 구조의 서브픽셀을 일례로 설명하였지만, 보상회로(CC)가 추가된 경우 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수도 있다. 이하에서는, 설명의 편의를 위해, 도 3에 도시된 예시를 바탕으로 설명하기로 한다.In addition, in FIG. 3, a subpixel having a 3T (Capacitor) structure including a switching transistor SW, a driving transistor DR, a capacitor Cst, an organic light emitting diode OLED, and a sensing transistor ST is illustrated. Although described as an example, when the compensation circuit (CC) is added, it may be composed of 3T2C, 4T2C, 5T1C, 6T2C and the like. Hereinafter, for convenience of description, it will be described based on the example shown in FIG. 3.
도 4에 도시된 바와 같이, 기판(또는 박막 트랜지스터 기판)(SUB1)의 표시영역(AA) 상에는 도 3에서 설명된 회로를 기반으로 서브픽셀들이 형성된다. 표시영역(AA) 상에 형성된 서브픽셀들은 보호필름(또는 보호기판)(SUB2)에 의해 밀봉된다. 기타 미설명된 NA는 비표시영역을 의미한다. 기판(SUB1)은 유리나 연성을 갖는 재료로 선택될 수 있다.As illustrated in FIG. 4, subpixels are formed on the display area AA of the substrate (or thin film transistor substrate) SUB1 based on the circuit described in FIG. 3. The subpixels formed on the display area AA are sealed by the protective film (or protective substrate) SUB2. Other non-described NA means non-display area. The substrate SUB1 may be selected from glass or a material having ductility.
서브픽셀들은 표시영역(AA) 상에서 적색(R), 백색(W), 청색(B) 및 녹색(G)의 순으로 수평 또는 수직하게 배치된다. 그리고 서브픽셀들은 적색(R), 백색(W), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 된다. 그러나 서브픽셀들의 배치 순서는 발광재료, 발광면적, 보상회로의 구성(또는 구조) 등에 따라 다양하게 변경될 수 있다. 또한, 서브픽셀들은 적색(R), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 될 수 있다.The subpixels are arranged horizontally or vertically in the order of red (R), white (W), blue (B), and green (G) on the display area AA. In the subpixels, red (R), white (W), blue (B), and green (G) become one pixel (P). However, the arrangement order of the subpixels may be variously changed according to the light emitting material, the light emitting area, and the configuration (or structure) of the compensation circuit. In addition, the subpixels may be one pixel P such as red (R), blue (B), and green (G).
도 5는 비교예에 따른 서브픽셀들의 평면 레이아웃을 개략적으로 나타낸 도면이다. 도 6a는 도 5의 제1 영역을 확대 도시한 평면도이다. 도 6b는 도 5의 제2 영역을 확대 도시한 평면도이다. 도 6c는 도 5의 제3 영역을 확대 도시한 평면도이다. 도 7은 도 5를 Ⅰ-Ⅰ'로 절취한 단면도이다. 도 8은 도 6a 내지 도 6c를 각각 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'로 절취한 단면도이다. 5 is a diagram schematically illustrating a planar layout of subpixels according to a comparative example. 6A is an enlarged plan view of the first region of FIG. 5. FIG. 6B is an enlarged plan view of the second region of FIG. 5. 6C is an enlarged plan view of the third region of FIG. 5. FIG. 7 is a cross-sectional view taken along line II ′ of FIG. 5. FIG. 8 is a cross-sectional view of FIGS. 6A to 6C taken along II-II ', III-III' and IV-IV ', respectively.
도 3과 함께 도 5를 참조하면, 기판(SUB1)의 표시영역(AA) 상에는 발광영역(EMA)과 회로영역(DRA)을 갖는 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)이 형성된다. 발광영역(EMA)에는 유기발광 다이오드(발광소자)가 형성되고, 회로영역(DRA)에는 유기발광다이오드를 구동하는 스위칭, 센싱 및 구동 트랜지스터 등을 포함하는 회로가 형성된다. 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)은 회로영역(DRA)에 위치하는 스위칭 및 구동 트랜지스터 등의 동작에 대응하여 발광영역(EMA)에 위치하는 유기발광다이오드가 빛을 발광하게 된다. 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4) 사이에 위치하는 "WA"는 라인영역으로서, 전원 라인(EVDD), 센싱 라인(VREF), 제1 내지 제4 데이터 라인들(DL1 ~ DL4)과 같은 세로 라인들이 배치된다. 세로 라인은, 제1 방향(예를 들어, X축 방향)으로 이웃하는 서브픽셀들 사이를 가로지르며 연장되는 라인들을 지칭할 수 있다. 제1 및 제2 게이트 라인들(GL1, GL2)과 같은 가로 라인들은 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)과 교차 배치된다. 가로 라인은, 제1 방향과 교차하는 제2 방향(예를 들어, Y축 방향)으로 연장되는 라인들을 지칭할 수 있다.3 and 5, the first subpixel SPn1 to the fourth subpixel SPn4 having the emission area EMA and the circuit area DRA are disposed on the display area AA of the substrate SUB1. Is formed. An organic light emitting diode (light emitting device) is formed in the light emitting region EMA, and a circuit including switching, sensing and driving transistors for driving the organic light emitting diode is formed in the circuit region DRA. The first subpixel SPn1 to the fourth subpixel SPn4 allow the organic light emitting diode positioned in the light emitting region EMA to emit light in response to an operation of a switching and driving transistor in the circuit region DRA. do. “WA” positioned between the first subpixel SPn1 and the fourth subpixel SPn4 is a line region, and includes a power line EVDD, a sensing line VREF, and first to fourth data lines DL1 ˜. Vertical lines such as DL4) are arranged. The vertical lines may refer to lines extending across neighboring subpixels in a first direction (eg, X-axis direction). Horizontal lines such as the first and second gate lines GL1 and GL2 are intersected with the first subpixel SPn1 to the fourth subpixel SPn4. The horizontal line may refer to lines extending in a second direction (eg, Y-axis direction) that intersects with the first direction.
전원 라인(EVDD), 센싱 라인(VREF), 제1 내지 제4 데이터 라인들(DL1 ~ DL4)과 같은 라인들은 물론 박막 트랜지스터를 구성하는 전극들은, 서로 다른 층에 배치되더라도, 필요에 따라서, 그들 사이에 배치된 절연층을 관통하는 콘택홀(비어홀)을 통해 전기적으로 연결될 수 있다. 센싱 라인(VREF)은 센싱 연결라인(또는, 센싱 점핑라인)(VREFC)을 통해 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 센싱 트랜지스터에 연결될 수 있다. 전원 라인(EVDD)은 전원 연결라인(또는, 전원 점핑라인) (EVDDC)을 통해 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 구동 트랜지스터에 연결될 수 있다. 제1 및 제2 게이트 라인들(GL1, GL2)은 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 센싱 및 스위칭 트랜지스터에 연결된다. 제1 내지 제4 데이터 라인들(DL1 ~ DL4)은 대응하는 서브픽셀(SPn1, SPn2, SPn3, SPn4)의 스위칭 트랜지스터에 연결될 수 있다. Lines such as the power supply line EVDD, the sensing line VREF, and the first to fourth data lines DL1 to DL4 as well as the electrodes constituting the thin film transistors may be disposed on different layers, as necessary. It may be electrically connected through a contact hole (via hole) passing through the insulating layer disposed therebetween. The sensing line VREF may be connected to each sensing transistor of the first to fourth subpixels SPn1 to SPn4 through a sensing connection line (or a sensing jumping line) VREFC. The power line EVDD may be connected to each driving transistor of the first to fourth subpixels SPn1 to SPn4 through a power connection line (or a power jumping line) EVDDC. The first and second gate lines GL1 and GL2 are connected to respective sensing and switching transistors of the first to fourth subpixels SPn1 to SPn4. The first to fourth data lines DL1 to DL4 may be connected to the switching transistors of the corresponding subpixels SPn1, SPn2, SPn3, and SPn4.
도 6 내지 도 8을 참조하면, 본 발명에 의한 표시장치는 트랜지스터들, 및 트랜지스터들에 의해 구동되는 유기발광 다이오드가 형성된 기판(SUB1)을 포함한다. 트랜지스터들은, 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 센싱 트랜지스터(ST)를 포함할 수 있다. 6 to 8, the display device according to the present invention includes transistors and a substrate SUB1 on which an organic light emitting diode driven by the transistors is formed. The transistors may include a switching transistor SW, a driving transistor DR, and a sensing transistor ST.
기판(SUB1) 상에는, 광차단층(LS)이 배치될 수 있다. 광차단층(LS)은 트랜지스터의 하부에서, 적어도 채널 영역과 중첩되어 배치될 수 있다. 도면에서는, 광차단층(LS)이 구동 트랜지스터(DR)의 하부에만 배치된 경우를 예로 들어 도시하였으나, 이에 한정되는 것은 아니다. 전술한 전원 연결라인(EVDDC)과 센싱 연결라인(VREFC)은 광차단층(LS)과 동일층에, 동일 물질(LM)로 형성된다. The light blocking layer LS may be disposed on the substrate SUB1. The light blocking layer LS may be disposed under the transistor to overlap at least the channel region. In the drawing, the case where the light blocking layer LS is disposed only under the driving transistor DR is illustrated as an example, but is not limited thereto. The power connection line EVDDC and the sensing connection line VREFC are formed on the same layer as the light blocking layer LS and made of the same material LM.
광차단층(LS) 상에는 버퍼층(BUF)이 형성된다. 버퍼층(BUF)은 제1 기판(SUB1)으로부터 확산되는 이온이나 불순물을 차단하고, 외부의 수분 침투를 차단하는 역할을 할 수 있다.The buffer layer BUF is formed on the light blocking layer LS. The buffer layer BUF may block ions or impurities diffused from the first substrate SUB1 and may block external moisture penetration.
버퍼층(BUF) 상에는, 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 센싱 트랜지스터(ST)가 형성된다. 센싱 트랜지스터(ST)가 형성된 영역은, 제1 영역(AR1)으로 정의될 수 있다. 구동 트랜지스터(DR)가 형성된 영역은, 제2 영역(AR2)으로 정의될 수 있다. 스위칭 트랜지스터(SW)가 형성된 영역은, 제3 영역(AR3)으로 정의될 수 있다.The switching transistor SW, the driving transistor DR, and the sensing transistor ST are formed on the buffer layer BUF. The region in which the sensing transistor ST is formed may be defined as the first region AR1. The region in which the driving transistor DR is formed may be defined as the second region AR2. The region in which the switching transistor SW is formed may be defined as a third region AR3.
스위칭 트랜지스터(SW)는, 스위칭 반도체층(SWSE), 스위칭 게이트 전극(SWG), 스위칭 소스 전극(SWS), 스위칭 드레인 전극(SWD)을 포함한다. The switching transistor SW includes a switching semiconductor layer SWSE, a switching gate electrode SWG, a switching source electrode SWS, and a switching drain electrode SWD.
스위칭 반도체층(SWSE)은 버퍼층(BUF) 상에 배치된다. 스위칭 반도체층(SWSE)은 채널 영역, 채널 영역의 일측에 마련된 소스 영역, 채널 영역의 타측에 마련된 드레인 영역으로 구분될 수 있다. The switching semiconductor layer SWSE is disposed on the buffer layer BUF. The switching semiconductor layer SWSE may be divided into a channel region, a source region provided at one side of the channel region, and a drain region provided at the other side of the channel region.
스위칭 게이트 전극(SWG)은 게이트 절연층(GI)을 사이에 두고, 스위칭 반도체층(SWSE)의 채널 영역 상에 배치된다. 스위칭 게이트 전극(SWG)은 제1 게이트 라인(GL1)과 제1 게이트 라인(GL1)의 일부이거나, 제1 게이트 라인(GL1)으로부터 분기된 부분일 수 있다. 즉, 스위칭 게이트 전극(SWG)과 제1 게이트 라인(GL1)은 동일 층에, 동일 물질(GM)로 형성된다. The switching gate electrode SWG is disposed on the channel region of the switching semiconductor layer SWSE with the gate insulating layer GI interposed therebetween. The switching gate electrode SWG may be part of the first gate line GL1 and the first gate line GL1, or may be a branch branched from the first gate line GL1. That is, the switching gate electrode SWG and the first gate line GL1 are formed of the same material GM in the same layer.
스위칭 게이트 전극(SWG) 상에는 중간 절연층(ILD)이 배치된다. 게이트 절연층(GI) 및 중간 절연층(ILD)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.The intermediate insulating layer ILD is disposed on the switching gate electrode SWG. The gate insulating layer GI and the intermediate insulating layer ILD may be formed of a silicon oxide film SiOx or a silicon nitride film SiNx, but are not limited thereto.
스위칭 소스 전극(SWS) 및 스위칭 드레인 전극(SWD)은 중간 절연층(ILD) 상에서, 서로 이격되어 배치된다. 스위칭 소스 전극(SWS)은 중간 절연층(ILD)을 관통하는 스위칭 소스 콘택홀(SWSH)을 통해 스위칭 반도체층(SWSE)의 소스 영역에 연결된다. 스위칭 드레인 전극(SWD)은 중간 절연층(ILD)을 관통하는 스위칭 드레인 콘택홀(SWDH)을 통해 스위칭 반도체층(SWSE)의 드레인 영역에 연결된다. The switching source electrode SWS and the switching drain electrode SWD are disposed on the intermediate insulating layer ILD and spaced apart from each other. The switching source electrode SWS is connected to the source region of the switching semiconductor layer SWSE through the switching source contact hole SWSH passing through the intermediate insulating layer ILD. The switching drain electrode SWD is connected to the drain region of the switching semiconductor layer SWSE through the switching drain contact hole SWDH passing through the intermediate insulating layer ILD.
데이터 라인(DL)은, 트랜지스터들의 소스 전극 및 드레인 전극과 동일층에 동일 물질(SM)로 형성될 수 있다. 스위칭 드레인 전극(SWD)은 데이터 라인(DL)의 일부이거나, 데이터 라인(DL)으로부터 분기된 부분일 수 있다.The data line DL may be formed of the same material SM on the same layer as the source electrode and the drain electrode of the transistors. The switching drain electrode SWD may be part of the data line DL or may be a part branched from the data line DL.
구동 트랜지스터(DR)는, 구동 반도체층(DRSE), 구동 게이트 전극(DRG), 구동 소스 전극(DRS), 구동 드레인 전극(DRD)을 포함한다. The driving transistor DR includes a driving semiconductor layer DRSE, a driving gate electrode DRG, a driving source electrode DRS, and a driving drain electrode DRD.
구동 반도체층(DRSE)은 버퍼층(BUF) 상에 배치된다. 구동 반도체층(DRSE)은 채널 영역, 채널 영역의 일측에 마련된 소스 영역, 채널 영역의 타측에 마련된 드레인 영역으로 구분될 수 있다. The driving semiconductor layer DRSE is disposed on the buffer layer BUF. The driving semiconductor layer DRSE may be divided into a channel region, a source region provided at one side of the channel region, and a drain region provided at the other side of the channel region.
구동 게이트 전극(DRG)은 게이트 절연층(GI)을 사이에 두고, 구동 반도체층(DRSE)의 채널 영역 상에 배치된다. 구동 게이트 전극(DRG)은 스위칭 트랜지스터(SW)의 스위칭 소스 전극(SWS)과 전기적으로 연결되어 신호를 공급받는다. 구동 게이트 전극(DRG) 상에는 중간 절연층(ILD)이 배치된다. The driving gate electrode DRG is disposed on the channel region of the driving semiconductor layer DRSE with the gate insulating layer GI interposed therebetween. The driving gate electrode DRG is electrically connected to the switching source electrode SWS of the switching transistor SW to receive a signal. The intermediate insulating layer ILD is disposed on the driving gate electrode DRG.
구동 소스 전극(DRS) 및 구동 드레인 전극(DRD)은 중간 절연층(ILD) 상에서, 서로 이격되어 배치된다. 구동 소스 전극(DRS)은 중간 절연층(ILD)을 관통하는 구동 소스 콘택홀(DRSH)을 통해 구동 반도체층(DRSE)의 소스 영역에 연결된다. 구동 드레인 전극(DRD)은 중간 절연층(ILD)을 관통하는 구동 드레인 콘택홀(DRDH)을 통해 구동 반도체층(DRSE)의 드레인 영역에 연결된다. 구동 소스 전극(DRS)은 중간 절연층(ILD), 버퍼층(BUF)을 관통하는 콘택홀(LH)을 통해 광차단층(LS)에 연결될 수 있다. The driving source electrode DRS and the driving drain electrode DRD are spaced apart from each other on the intermediate insulating layer ILD. The driving source electrode DRS is connected to the source region of the driving semiconductor layer DRSE through the driving source contact hole DRSH passing through the intermediate insulating layer ILD. The driving drain electrode DRD is connected to the drain region of the driving semiconductor layer DRSE through the driving drain contact hole DRDH that penetrates the intermediate insulating layer ILD. The driving source electrode DRS may be connected to the light blocking layer LS through a contact hole LH passing through the intermediate insulating layer ILD and the buffer layer BUF.
전원라인(EVDD)은, 트랜지스터들의 소스 전극 및 드레인 전극과 동일층에 동일 물질(SM)로 형성될 수 있다. 구동 드레인 전극(DRD)은 전원라인(EVDD)에 전기적으로 연결된다. 구동 드레인 전극(DRD)은 전원 연결라인(EVDDC)을 통해 전원라인(EVDD)에 연결될 수 있다. 전원 연결라인(EVDDC)의 일단 및 타단은, 버퍼층(BUF)과 중간 절연층(ILD)를 관통하는 콘택홀들(도 5의 C1, C2)을 통해, 구동 드레인 전극(DRD) 및 전원라인(EVDD)에 각각 연결될 수 있다.The power line EVDD may be formed of the same material SM on the same layer as the source electrode and the drain electrode of the transistors. The driving drain electrode DRD is electrically connected to the power line EVDD. The driving drain electrode DRD may be connected to the power line EVDD through the power connection line EVDDC. One end and the other end of the power connection line EVDDC are connected to the driving drain electrode DRD and the power line through contact holes (C1 and C2 of FIG. 5) passing through the buffer layer BUF and the intermediate insulating layer ILD. EVDD), respectively.
센싱 트랜지스터(ST)는, 센싱 반도체층(STSE), 센싱 게이트 전극(STG), 센싱 소스 전극(STS), 센싱 드레인 전극(STD)을 포함한다. The sensing transistor ST includes a sensing semiconductor layer STSE, a sensing gate electrode STG, a sensing source electrode STS, and a sensing drain electrode STD.
센싱 반도체층(STSE)은 버퍼층(BUF) 상에 배치된다. 센싱 반도체층(STSE)은 채널 영역, 채널 영역의 일측에 마련된 소스 영역, 채널 영역의 타측에 마련된 드레인 영역으로 구분될 수 있다. The sensing semiconductor layer STSE is disposed on the buffer layer BUF. The sensing semiconductor layer STSE may be divided into a channel region, a source region provided at one side of the channel region, and a drain region provided at the other side of the channel region.
센싱 게이트 전극(STG)은 게이트 절연층(GI)을 사이에 두고, 센싱 반도체층(STSE)의 채널 영역 상에 배치된다. 센싱 게이트 전극(STG)은 제2 게이트 라인(GL2)의 일부이거나, 제2 게이트 라인(GL2)으로부터 분기된 부분일 수 있다. 즉, 센싱 게이트 전극(STG)과 제2 게이트 라인(GL2)은 동일 층에, 동일 물질(GM)로 형성된다. 센싱 게이트 전극(STG) 상에는 중간 절연층(ILD)이 배치된다. The sensing gate electrode STG is disposed on the channel region of the sensing semiconductor layer STSE with the gate insulating layer GI interposed therebetween. The sensing gate electrode STG may be a portion of the second gate line GL2 or a portion branched from the second gate line GL2. That is, the sensing gate electrode STG and the second gate line GL2 are formed of the same material GM in the same layer. The intermediate insulating layer ILD is disposed on the sensing gate electrode STG.
센싱 소스 전극(STS) 및 센싱 드레인 전극(STD)은 중간 절연층(ILD) 상에서, 서로 이격되어 배치된다. 센싱 소스 전극(STS)은 중간 절연층(ILD)을 관통하는 센싱 소스 콘택홀(STSH)을 통해 센싱 반도체층(STSE)의 소스 영역에 연결된다. 센싱 드레인 전극(STD)은 중간 절연층(ILD)을 관통하는 센싱 드레인 콘택홀(STDH)을 통해 센싱 반도체층(STSE)의 드레인 영역에 연결된다.The sensing source electrode STS and the sensing drain electrode STD are spaced apart from each other on the intermediate insulating layer ILD. The sensing source electrode STS is connected to the source region of the sensing semiconductor layer STSE through the sensing source contact hole STSH passing through the intermediate insulating layer ILD. The sensing drain electrode STD is connected to the drain region of the sensing semiconductor layer STSE through the sensing drain contact hole STDH that penetrates the intermediate insulating layer ILD.
센싱라인(VREF)은, 트랜지스터들의 소스 전극 및 드레인 전극과 동일층에 동일 물질(SM)로 형성될 수 있다. 센싱 드레인 전극(STD)은 센싱라인(VREF)에 전기적으로 연결된다. 센싱 드레인 전극(STD)은 센싱 연결라인(VREFC)을 통해 센싱라인(VREF)에 연결될 수 있다. 센싱 연결라인(VREFC)의 일단 및 타단은, 버퍼층(BUF)과 중간 절연층(ILD)를 관통하는 콘택홀들(도 5의 C3, C4)을 통해, 센싱 드레인 전극(STD) 및 센싱라인(VREF)에 각각 연결될 수 있다.The sensing line VREF may be formed of the same material SM on the same layer as the source and drain electrodes of the transistors. The sensing drain electrode STD is electrically connected to the sensing line VREF. The sensing drain electrode STD may be connected to the sensing line VREF through the sensing connection line VREFC. One end and the other end of the sensing connection line VREFC are connected to the sensing drain electrode STD and the sensing line through contact holes (C3 and C4 of FIG. 5) passing through the buffer layer BUF and the intermediate insulating layer ILD. VREF), respectively.
스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 센싱 트랜지스터(ST)가 형성된 기판 상에는, 보호층(PAS)이 배치된다. 보호층(PAS)은 하부의 소자를 보호하는 절연막으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 보호층(PAS) 상에 오버코트층(OC)이 배치된다. 오버코트층(OC)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 필요에 따라서, 패시베이션막(PAS)과 평탄화막(OC) 중 어느 하나는 생략될 수 있다.The protective layer PAS is disposed on the substrate on which the switching transistor SW, the driving transistor DR, and the sensing transistor ST are formed. The protective layer PAS is an insulating layer protecting the lower device, and may be a silicon oxide film SiOx, a silicon nitride film SiNx, or a multilayer thereof. The overcoat layer OC is disposed on the protective layer PAS. The overcoat layer OC may be a planarization film for alleviating the step of the lower structure, and may be made of organic material such as polyimide, benzocyclobutene series resin, and acrylate. If necessary, one of the passivation film PAS and the planarization film OC may be omitted.
오버 코트층(OC) 상에는 유기발광 다이오드가 배치된다. 유기발광 다이오드는 서로 대향하는 제1 전극(E1), 유기 화합물층(OL), 제2 전극(E2)을 포함한다. An organic light emitting diode is disposed on the overcoat layer OC. The organic light emitting diode includes a first electrode E1, an organic compound layer OL, and a second electrode E2 facing each other.
제1 전극(E1)은 애노드일 수 있다. 제1 전극(E1)은 오버 코트층 및 보호층(PAS)을 관통하는 픽셀 콘택홀(PH)을 통해, 구동 트랜지스터(DR)의 구동 소스 전극(DRS)에 연결된다. 제1 전극(E1)은, 채택된 발광 방식에 대응하여, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어져 투과 전극으로 기능할 수 있고, 반사층을 포함하여 반사 전극으로 기능할 수 있다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있으며, 바람직하게는 APC(은/팔라듐/구리 합금)으로 이루어질 수 있다.The first electrode E1 may be an anode. The first electrode E1 is connected to the driving source electrode DRS of the driving transistor DR through the pixel contact hole PH passing through the overcoat layer and the protective layer PAS. The first electrode E1 may be made of a transparent conductive material such as indium tin oxide (ITO), indium zinc oxide (IZO), or zinc oxide (ZnO) in response to the adopted light emission method, and may function as a transmission electrode. It may include a reflective layer to function as a reflective electrode. The reflective layer may be made of aluminum (Al), copper (Cu), silver (Ag), nickel (Ni), or an alloy thereof, preferably made of APC (silver / palladium / copper alloy).
제1 전극(E1)이 형성된 기판(SUB1) 상에 뱅크층(BN)이 배치된다. 뱅크층(BN)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어질 수 있다. The bank layer BN is disposed on the substrate SUB1 on which the first electrode E1 is formed. The bank layer BN may be formed of an organic material, such as polyimide, benzocyclobutene series resin, and acrylate.
뱅크층(BN)은 제1 전극(E1)의 대부분을 노출하는 개구부를 포함한다. 뱅크층(BN)은 제1 전극(E1)의 중심부를 노출하되 제1 전극(E1)의 측단을 덮도록 배치될 수 있다. 뱅크층(BN)의 개구부에 의해 노출된 제1 전극(E1)의 중심부는 발광 영역으로 정의될 수 있다.The bank layer BN includes an opening that exposes most of the first electrode E1. The bank layer BN may be disposed to expose the central portion of the first electrode E1 and to cover the side end of the first electrode E1. A central portion of the first electrode E1 exposed by the opening of the bank layer BN may be defined as a light emitting area.
뱅크층(BN)이 형성된 기판(SUB1) 상에 유기 화합물층(OL)이 배치된다. 유기 화합물층(OL)은 전자와 정공이 결합하여 발광하는 층으로, 발광층(Emission layer, EML)을 포함하고, 정공주입층(Hole injection layer, HIL), 정공수송층(Hole transport layer, HTL), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron injection layer, EIL) 중 어느 하나 이상을 더 포함할 수 있다.The organic compound layer OL is disposed on the substrate SUB1 on which the bank layer BN is formed. The organic compound layer (OL) is a layer in which electrons and holes combine to emit light. The organic compound layer (OL) includes an emission layer (EML), a hole injection layer (HIL), a hole transport layer (HTL), and an electron. It may further include any one or more of a transport layer (ETL) and an electron injection layer (EIL).
제2 전극(E2)은 유기 화합물층(OL) 상에 배치된다. 제2 전극(E2)은 기판(SUB1)의 전면에 넓게 형성될 수 있다. 제2 전극(E2)은, 채택된 발광 방식에 대응하여, 투과 전극 또는 반사 전극으로 기능할 수 있다. 제2 전극(E2)이 투과 전극인 경우, 제2 전극(E2)은, ITO(Indium Tin Oxide) IZO(Indium Zinc Oxide)와 같은 투명 도전물질로 형성될 수 있고, 광이 투과될 수 있을 정도로 얇은 두께를 갖는 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. The second electrode E2 is disposed on the organic compound layer OL. The second electrode E2 may be formed on the entire surface of the substrate SUB1. The second electrode E2 can function as a transmissive electrode or a reflective electrode, corresponding to the adopted light emission method. When the second electrode E2 is a transmissive electrode, the second electrode E2 may be formed of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO), and the light may be transmitted therethrough. It may be made of magnesium (Mg), calcium (Ca), aluminum (Al), silver (Ag) or an alloy thereof having a thin thickness.
이와 같은 유기발광 표시장치가 다양한 전자 기기에 용이하게 적용되기 위해서는, 박형화되어 제공될 필요가 있다. 박형의 유기발광 표시장치의 경우, 라인들 간의 간격이 줄어들기 때문에, 서로 다른 신호가 인가되는 라인들이 적어도 하나의 절연층을 사이에 두고 배치됨에도 불구하고, 쇼트(short) 불량 등이 발생할 수 있다.In order for such an organic light emitting display device to be easily applied to various electronic devices, the organic light emitting display device needs to be thinned. In the case of a thin organic light emitting display device, since spacing between lines is reduced, short defects may occur even though lines to which different signals are applied are arranged with at least one insulating layer interposed therebetween. .
일 예로, 전원라인(EVDD), 센싱라인(VREF), 데이터 라인들(DL)과 같은 세로 라인과, 제1 및 제2 게이트 라인들(GL1, GL2)과 같은 가로 라인은, 기 설정된 영역에서 서로 교차한다. 교차 영역은 오버랩 영역(OA)으로 지칭될 수 있다. 상기 세로 라인과 상기 가로 라인은 중간 절연층(ILD)을 사이에 두고 서로 이격 되어 배치되기는 하나, 박형화를 위해서는 충분한 두께(또는, 이격 간격) 확보가 어렵다. 즉, 중간 절연층(ILD)은, 기 설정된 표시장치의 전체 두께를 유지하기 위해, 대략 5000~5500Å의 두께로 설정될 수 있는데, 이 두께로 쇼트 불량을 방지하기에는 한계가 있다. 따라서, 상기 세로 라인과 상기 가로 라인의 간 쇼트 발생 시, 이를 리페어 할 수 있는 보상 구조가 요구된다. For example, vertical lines such as the power line EVDD, sensing line VREF, and data lines DL, and horizontal lines such as the first and second gate lines GL1 and GL2 may be formed in a predetermined region. Cross each other. The intersection area may be referred to as the overlap area OA. Although the vertical line and the horizontal line are spaced apart from each other with an intermediate insulating layer ILD interposed therebetween, it is difficult to secure a sufficient thickness (or spaced interval) for thinning. That is, the intermediate insulating layer ILD may be set to a thickness of approximately 5000 to 5500 mV in order to maintain the overall thickness of the preset display device. However, the intermediate insulating layer ILD has a limit in preventing short defects. Therefore, when a short occurs between the vertical line and the horizontal line, a compensation structure capable of repairing the short is required.
보상 구조는, 가로 라인 중 적어도 어느 하나가 오버랩 영역(OA)에서 복수 개로 분기된 형태를 가질 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 제1 및 제2 게이트 라인들(GL1, GL2)은 오버랩 영역(OA)에서, 각각 제1 분기 라인(AL1) 및 제2 분기 라인(AL2)을 가질 수 있다. 이 경우, 제1 분기 라인(AL1)이 세로 라인과 쇼트 불량이 발생하더라도, 제2 분기 라인(AL2)을 통해 기 설정된 신호가 이웃하는 픽셀들에 전달될 수 있다. 이때, 제1 분기 라인(AL1)은 컷팅 공정을 통해 절단될 수 있고, 이에 따라 원치 않은 신호 전달이 방지될 수 있다. The compensation structure may have a form in which at least one of the horizontal lines is divided into a plurality of branches in the overlap area OA. For example, as shown in FIG. 5, the first and second gate lines GL1 and GL2 respectively form the first branch line AL1 and the second branch line AL2 in the overlap region OA. Can have. In this case, even if the first branch line AL1 has a short line defect with the vertical line, a preset signal may be transmitted to neighboring pixels through the second branch line AL2. In this case, the first branch line AL1 may be cut through a cutting process, thereby preventing unwanted signal transmission.
다만, 이러한 구조에서는, 표시장치의 표시 영역 내에 보상 구조를 형성하기 위한 리페어 영역을 별도로 할당할 필요가 있기 때문에, 개구율 저하는 필연적이다. 따라서, 단일 픽셀 크기가 상대적으로 작은 고 해상도 표시장치에 적용되기 어려운 문제점이 있다.However, in such a structure, since the repair area for forming the compensation structure needs to be separately allocated in the display area of the display device, the opening ratio is inevitable. Therefore, there is a problem in that a single pixel size is difficult to be applied to a relatively high resolution display device.
<실시예><Example>
도 9는 본 발명의 실시예에 따른 서브픽셀들의 평면 레이아웃을 개략적으로 나타낸 도면이다. 도 10a는 도 9의 제1 영역을 확대 도시한 평면도이다. 도 10b는 도 9의 제2 영역을 확대 도시한 평면도이다. 도 10c는 도 9의 제3 영역을 확대 도시한 평면도이다. 도 11은 도 9를 Ⅴ-Ⅴ'로 절취한 단면도이다. 도 12는 도 10a 내지 도 10c를 각각 Ⅵ-Ⅵ', Ⅶ-Ⅶ', Ⅷ-Ⅷ'로 절취한 단면도이다. 9 is a diagram schematically illustrating a planar layout of subpixels according to an exemplary embodiment of the present invention. FIG. 10A is an enlarged plan view of the first region of FIG. 9. FIG. 10B is an enlarged plan view of the second region of FIG. 9. FIG. 10C is an enlarged plan view of the third region of FIG. 9. FIG. 11 is a cross-sectional view taken along line VV ′ of FIG. 9. FIG. 12 is a cross-sectional view of FIGS. 10A to 10C taken as VI-VI ', VIII-VIII, and VIX-VIII, respectively.
도 3과 함께 도 9를 참조하면, 기판(SUB1)의 표시영역(AA) 상에는 발광영역(EMA)과 회로영역(DRA)을 갖는 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)이 형성된다. 발광영역(EMA)에는 유기발광 다이오드(발광소자)가 형성되고, 회로영역(DRA)에는 유기발광다이오드를 구동하는 스위칭, 센싱 및 구동 트랜지스터 등을 포함하는 회로가 형성된다. 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)은 회로영역(DRA)에 위치하는 스위칭 및 구동 트랜지스터 등의 동작에 대응하여 발광영역(EMA)에 위치하는 유기발광다이오드가 빛을 발광하게 된다. 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4) 사이에 위치하는 "WA"는 라인영역으로서, 전원 라인(EVDD), 센싱 라인(VREF), 제1 내지 제4 데이터 라인들(DL1 ~ DL4)과 같은 세로 라인들이 배치된다. 세로 라인은, 제1 방향으로 이웃하는 서브픽셀들 사이를 가로지르며 연장되는 라인들을 지칭할 수 있다. 제1 및 제2 게이트 라인들(GL1, GL2)과 같은 가로 라인들은 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)과 교차 배치된다. 가로 라인은, 제1 방향과 교차하는 제2 방향으로 연장되는 라인들을 지칭할 수 있다.Referring to FIG. 3 along with FIG. 3, on the display area AA of the substrate SUB1, the first subpixel SPn1 to the fourth subpixel SPn4 having the emission area EMA and the circuit area DRA may be formed. Is formed. An organic light emitting diode (light emitting device) is formed in the light emitting region EMA, and a circuit including switching, sensing and driving transistors for driving the organic light emitting diode is formed in the circuit region DRA. The first subpixel SPn1 to the fourth subpixel SPn4 allow the organic light emitting diode positioned in the light emitting region EMA to emit light in response to an operation of a switching and driving transistor in the circuit region DRA. do. “WA” positioned between the first subpixel SPn1 and the fourth subpixel SPn4 is a line region, and includes a power line EVDD, a sensing line VREF, and first to fourth data lines DL1 ˜. Vertical lines such as DL4) are arranged. The vertical lines may refer to lines extending across neighboring subpixels in the first direction. Horizontal lines such as the first and second gate lines GL1 and GL2 are intersected with the first subpixel SPn1 to the fourth subpixel SPn4. The horizontal line may refer to lines extending in a second direction crossing the first direction.
전원 라인(EVDD), 센싱 라인(VREF), 제1 내지 제4 데이터 라인들(DL1 ~ DL4)과 같은 라인들은 물론 박막 트랜지스터를 구성하는 전극들은, 서로 다른 층에 배치되더라도, 필요에 따라서, 그들 사이에 배치된 절연층을 관통하는 콘택홀(비어홀)을 통해 전기적으로 연결될 수 있다. 센싱 라인(VREF)은 센싱 연결라인(또는, 센싱 점핑라인)(VREFC)을 통해 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 센싱 트랜지스터에 연결될 수 있다. 전원 라인(EVDD)은 전원 연결라인(또는, 전원 점핑라인) (EVDDC)을 통해 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 구동 트랜지스터에 연결될 수 있다. 제1 및 제2 게이트 라인들(GL1, GL2)은 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 센싱 및 스위칭 트랜지스터에 연결된다. 제1 내지 제4 데이터 라인들(DL1 ~ DL4)은 대응하는 서브픽셀(SPn1, SPn2, SPn3, SPn4)의 스위칭 트랜지스터에 연결될 수 있다. Lines such as the power supply line EVDD, the sensing line VREF, and the first to fourth data lines DL1 to DL4 as well as the electrodes constituting the thin film transistors may be disposed on different layers, as necessary. It may be electrically connected through a contact hole (via hole) passing through the insulating layer disposed therebetween. The sensing line VREF may be connected to each sensing transistor of the first to fourth subpixels SPn1 to SPn4 through a sensing connection line (or a sensing jumping line) VREFC. The power line EVDD may be connected to each driving transistor of the first to fourth subpixels SPn1 to SPn4 through a power connection line (or a power jumping line) EVDDC. The first and second gate lines GL1 and GL2 are connected to respective sensing and switching transistors of the first to fourth subpixels SPn1 to SPn4. The first to fourth data lines DL1 to DL4 may be connected to the switching transistors of the corresponding subpixels SPn1, SPn2, SPn3, and SPn4.
도 10 내지 도 12를 참조하면, 본 발명에 의한 표시장치는 트랜지스터들, 및 트랜지스터들에 의해 구동되는 유기발광 다이오드가 형성된 기판을 포함한다. 트랜지스터들은, 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 센싱 트랜지스터(ST)를 포함할 수 있다. 10 to 12, a display device according to the present invention includes transistors and a substrate on which an organic light emitting diode driven by the transistors is formed. The transistors may include a switching transistor SW, a driving transistor DR, and a sensing transistor ST.
기판(SUB1) 상에는, 광차단층(LS)이 배치될 수 있다. 광차단층(LS)은 트랜지스터의 하부에서, 적어도 채널 영역과 중첩되어 배치될 수 있다. 도면에서는, 광차단층(LS)이 구동 트랜지스터(DR)의 하부에 배치된 경우를 예로 들어 도시하였으나, 이에 한정되는 것은 아니다. The light blocking layer LS may be disposed on the substrate SUB1. The light blocking layer LS may be disposed under the transistor to overlap at least the channel region. In the drawing, the case where the light blocking layer LS is disposed below the driving transistor DR is illustrated as an example, but is not limited thereto.
비교예와 달리, 본원 발명의 전원 라인(EVDD), 센싱 라인(VREF), 제1 내지 제4 데이터 라인들(DL1 ~ DL4)과 같은 세로 라인들은 광차단층(LS)과 동일 층에 형성된다. 본원 발명의 전원 라인(EVDD), 센싱 라인(VREF), 데이터 라인(DL)과 같은 세로 라인들은 광차단층(LS)과 동일 물질(LM)로 형성될 수 있다. Unlike the comparative example, the vertical lines such as the power line EVDD, the sensing line VREF, and the first to fourth data lines DL1 to DL4 of the present invention are formed on the same layer as the light blocking layer LS. The vertical lines such as the power line EVDD, the sensing line VREF, and the data line DL of the present invention may be formed of the same material LM as the light blocking layer LS.
광차단층(LS) 상에는 버퍼층(BUF)이 형성된다. 버퍼층(BUF)은 제1 기판(SUB1)으로부터 확산되는 이온이나 불순물을 차단하고, 외부의 수분 침투를 차단하는 역할을 할 수 있다.The buffer layer BUF is formed on the light blocking layer LS. The buffer layer BUF may block ions or impurities diffused from the first substrate SUB1 and may block external moisture penetration.
버퍼층(BUF) 상에는, 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 센싱 트랜지스터(ST)가 형성된다. 센싱 트랜지스터(ST)가 형성된 영역은, 제1 영역(AR1)으로 정의될 수 있다. 구동 트랜지스터(DR)가 형성된 영역은, 제2 영역(AR2)으로 정의될 수 있다. 스위칭 트랜지스터(SW)가 형성된 영역은, 제3 영역(AR3)으로 정의될 수 있다.The switching transistor SW, the driving transistor DR, and the sensing transistor ST are formed on the buffer layer BUF. The region in which the sensing transistor ST is formed may be defined as the first region AR1. The region in which the driving transistor DR is formed may be defined as the second region AR2. The region in which the switching transistor SW is formed may be defined as a third region AR3.
스위칭 트랜지스터(SW)는, 스위칭 반도체층(SWSE), 스위칭 게이트 전극(SWG), 스위칭 소스 전극(SWS), 스위칭 드레인 전극(SWD)을 포함한다. The switching transistor SW includes a switching semiconductor layer SWSE, a switching gate electrode SWG, a switching source electrode SWS, and a switching drain electrode SWD.
스위칭 반도체층(SWSE)은 버퍼층(BUF) 상에 배치된다. 스위칭 반도체층(SWSE)은 채널 영역, 채널 영역의 일측에 마련된 소스 영역, 채널 영역의 타측에 마련된 드레인 영역으로 구분될 수 있다. The switching semiconductor layer SWSE is disposed on the buffer layer BUF. The switching semiconductor layer SWSE may be divided into a channel region, a source region provided at one side of the channel region, and a drain region provided at the other side of the channel region.
스위칭 반도체층(SWSE) 상에는 게이트 절연층(GI)이 배치된다. 게이트 절연층(GI)은, 스위칭 반도체층(SWSE)의 소스 영역을 노출하는 스위칭 소스 콘택홀(SWSH), 및 스위칭 반도체층(SWSE)의 드레인 영역을 노출하는 스위칭 드레인 콘택홀(SWDH)을 포함한다.The gate insulating layer GI is disposed on the switching semiconductor layer SWSE. The gate insulating layer GI includes a switching source contact hole SWSH exposing a source region of the switching semiconductor layer SWSE, and a switching drain contact hole SWDH exposing a drain region of the switching semiconductor layer SWSE. do.
스위칭 게이트 전극(SWG), 스위칭 소스 전극(SWS), 스위칭 드레인 전극(SWD)은, 게이트 절연층(GI) 상에서 상호 이격되어 배치된다. 스위칭 게이트 전극(SWG), 스위칭 소스 전극(SWS), 스위칭 드레인 전극(SWD)은, 동일층에 형성된다. 스위칭 게이트 전극(SWG), 스위칭 소스 전극(SWS), 스위칭 드레인 전극(SWD)은, 동일 물질(GM)로 형성될 수 있다. The switching gate electrode SWG, the switching source electrode SWS, and the switching drain electrode SWD are disposed to be spaced apart from each other on the gate insulating layer GI. The switching gate electrode SWG, the switching source electrode SWS, and the switching drain electrode SWD are formed on the same layer. The switching gate electrode SWG, the switching source electrode SWS, and the switching drain electrode SWD may be formed of the same material GM.
스위칭 게이트 전극(SWG)은 게이트 절연층(GI)을 사이에 두고, 스위칭 반도체층(SWSE)의 채널 영역 상에 배치된다. 스위칭 게이트 전극(SWG)은 제1 게이트 라인(GL1)과 제1 게이트 라인(GL1)의 일부이거나, 제1 게이트 라인(GL1)으로부터 분기된 부분일 수 있다. The switching gate electrode SWG is disposed on the channel region of the switching semiconductor layer SWSE with the gate insulating layer GI interposed therebetween. The switching gate electrode SWG may be part of the first gate line GL1 and the first gate line GL1, or may be a branch branched from the first gate line GL1.
스위칭 소스 전극(SWS)의 일단은 게이트 절연층(GI)을 관통하는 스위칭 소스 콘택홀(SWSH)을 통해 스위칭 반도체층(SWSE)의 소스 영역에 연결된다. 스위칭 드레인 전극(SWD)의 일단은 게이트 절연층(GI)을 관통하는 스위칭 드레인 콘택홀(SWDH)을 통해 스위칭 반도체층(SWSE)의 드레인 영역에 연결된다. One end of the switching source electrode SWS is connected to the source region of the switching semiconductor layer SWSE through the switching source contact hole SWSH passing through the gate insulating layer GI. One end of the switching drain electrode SWD is connected to the drain region of the switching semiconductor layer SWSE through the switching drain contact hole SWDH passing through the gate insulating layer GI.
스위칭 드레인 전극(SWD)은 데이터 라인(DL)과 전기적으로 연결된다. 스위칭 드레인 전극(SWD)은 점핑 라인(JL)을 통해 데이터 라인(DL)에 연결된다. 점핑 라인(JL)은 스위칭 드레인 전극(SWD)으로부터 연장된 부분일 수 있다. 점핑 라인(JL)의 일단은 게이트 절연층(GI)과 버퍼층(BUF)을 관통하는 데이터 콘택홀(DH)을 통해, 데이터 라인(DL)에 연결될 수 있다. The switching drain electrode SWD is electrically connected to the data line DL. The switching drain electrode SWD is connected to the data line DL through the jumping line JL. The jumping line JL may be a portion extending from the switching drain electrode SWD. One end of the jumping line JL may be connected to the data line DL through the data contact hole DH passing through the gate insulating layer GI and the buffer layer BUF.
구동 트랜지스터(DR)는, 구동 반도체층(DRSE), 구동 게이트 전극(DRG), 구동 소스 전극(DRS), 구동 드레인 전극(DRD)을 포함한다. The driving transistor DR includes a driving semiconductor layer DRSE, a driving gate electrode DRG, a driving source electrode DRS, and a driving drain electrode DRD.
구동 반도체층(DRSE)은 버퍼층(BUF) 상에 배치된다. 구동 반도체층(DRSE)은 채널 영역, 채널 영역의 일측에 마련된 소스 영역, 채널 영역의 타측에 마련된 드레인 영역으로 구분될 수 있다. The driving semiconductor layer DRSE is disposed on the buffer layer BUF. The driving semiconductor layer DRSE may be divided into a channel region, a source region provided at one side of the channel region, and a drain region provided at the other side of the channel region.
구동 반도체층(DRSE) 상에는 게이트 절연층(GI)이 배치된다. 게이트 절연층(GI)은, 구동 반도체층(DRSE)의 소스 영역을 노출하는 구동 소스 콘택홀(DRSH), 및 구동 반도체층(DRSE)의 드레인 영역을 노출하는 구동 드레인 콘택홀(DRDH)을 포함한다.The gate insulating layer GI is disposed on the driving semiconductor layer DRSE. The gate insulating layer GI includes a driving source contact hole DRSH exposing a source region of the driving semiconductor layer DRSE, and a driving drain contact hole DRDH exposing a drain region of the driving semiconductor layer DRSE. do.
구동 게이트 전극(DRG), 구동 소스 전극(DRS), 구동 드레인 전극(DRD)은, 게이트 절연층(GI) 상에서 상호 이격되어 배치된다. 구동 게이트 전극(DRG), 구동 소스 전극(DRS), 구동 드레인 전극(DRD)은, 동일층에 형성된다. 구동 게이트 전극(DRG), 구동 소스 전극(DRS), 구동 드레인 전극(DRD), 스위칭 게이트 전극(SWG), 스위칭 소스 전극(SWS), 스위칭 드레인 전극(SWD)은, 동일 물질(GM)로 형성될 수 있다.The driving gate electrode DRG, the driving source electrode DRS, and the driving drain electrode DRD are spaced apart from each other on the gate insulating layer GI. The driving gate electrode DRG, the driving source electrode DRS, and the driving drain electrode DRD are formed on the same layer. The driving gate electrode DRG, the driving source electrode DRS, the driving drain electrode DRD, the switching gate electrode SWG, the switching source electrode SWS, and the switching drain electrode SWD are formed of the same material GM. Can be.
구동 게이트 전극(DRG)은 게이트 절연층(GI)을 사이에 두고, 구동 반도체층(DRSE)의 채널 영역 상에 배치된다. 구동 게이트 전극(DRG)은 스위칭 트랜지스터(SW)의 스위칭 소스 전극(SWS)과 전기적으로 연결되어 신호를 공급받는다. The driving gate electrode DRG is disposed on the channel region of the driving semiconductor layer DRSE with the gate insulating layer GI interposed therebetween. The driving gate electrode DRG is electrically connected to the switching source electrode SWS of the switching transistor SW to receive a signal.
구동 소스 전극(DRS)의 일단은 게이트 절연층(GI)을 관통하는 구동 소스 콘택홀(DRSH)을 통해 구동 반도체층(DRSE)의 소스 영역에 연결된다. 구동 드레인 전극(DRD)의 일단은 게이트 절연층(GI)을 관통하는 구동 드레인 콘택홀(DRDH)을 통해 구동 반도체층(DRSE)의 드레인 영역에 연결된다. 구동 소스 전극(DRS)은 게이트 절연층(GI), 버퍼층(BUF)을 관통하는 콘택홀(LH)을 통해 광차단층(LS)에 연결될 수 있다.One end of the driving source electrode DRS is connected to the source region of the driving semiconductor layer DRSE through the driving source contact hole DRSH passing through the gate insulating layer GI. One end of the driving drain electrode DRD is connected to the drain region of the driving semiconductor layer DRSE through the driving drain contact hole DRDH penetrating through the gate insulating layer GI. The driving source electrode DRS may be connected to the light blocking layer LS through a contact hole LH passing through the gate insulating layer GI and the buffer layer BUF.
구동 드레인 전극(DRD)은 전원라인(EVDD)과 전기적으로 연결된다. 구동 드레인 전극(DRD)은 전원 연결라인(EVDDC)을 통해 전원라인(EVDD)에 연결된다. 전원 연결라인(EVDDC)은 구동 드레인 전극(DRD)으로부터 연장된 부분일 수 있다. 전원 연결라인(EVDDC)의 일단은 게이트 절연층(GI)과 버퍼층(BUF)을 관통하는 전원 콘택홀(EH)을 통해, 전원라인(EVDD)에 연결될 수 있다. The driving drain electrode DRD is electrically connected to the power line EVDD. The driving drain electrode DRD is connected to the power line EVDD through the power connection line EVDDC. The power connection line EVDDC may be a portion extending from the driving drain electrode DRD. One end of the power connection line EVDDC may be connected to the power line EVDD through a power contact hole EH passing through the gate insulating layer GI and the buffer layer BUF.
센싱 트랜지스터(ST)는, 센싱 반도체층(STSE), 센싱 게이트 전극(STG), 센싱 소스 전극(STS), 센싱 드레인 전극(STD)을 포함한다. The sensing transistor ST includes a sensing semiconductor layer STSE, a sensing gate electrode STG, a sensing source electrode STS, and a sensing drain electrode STD.
센싱 반도체층(STSE)은 버퍼층(BUF) 상에 배치된다. 센싱 반도체층(STSE)은 채널 영역, 채널 영역의 일측에 마련된 소스 영역, 채널 영역의 타측에 마련된 드레인 영역으로 구분될 수 있다. The sensing semiconductor layer STSE is disposed on the buffer layer BUF. The sensing semiconductor layer STSE may be divided into a channel region, a source region provided at one side of the channel region, and a drain region provided at the other side of the channel region.
센싱 반도체층(STSE) 상에는 게이트 절연층(GI)이 배치된다. 게이트 절연층(GI)은, 센싱 반도체층(STSE)의 소스 영역을 노출하는 센싱 소스 콘택홀(STSH), 및 센싱 반도체층(STSE)의 드레인 영역을 노출하는 센싱 드레인 콘택홀(STDH)을 포함한다.The gate insulating layer GI is disposed on the sensing semiconductor layer STSE. The gate insulating layer GI includes a sensing source contact hole STSH exposing a source region of the sensing semiconductor layer STSE, and a sensing drain contact hole STDH exposing a drain region of the sensing semiconductor layer STSE. do.
센싱 게이트 전극(STG), 센싱 소스 전극(STS), 센싱 드레인 전극(STD)은, 게이트 절연층(GI) 상에서 상호 이격되어 배치된다. 센싱 게이트 전극(STG), 센싱 소스 전극(STS), 센싱 드레인 전극(STD)은, 동일층에 형성된다. 센싱 게이트 전극(STG), 센싱 소스 전극(STS), 센싱 드레인 전극(STD), 구동 게이트 전극(DRG), 구동 소스 전극(DRS), 구동 드레인 전극(DRD), 스위칭 게이트 전극(SWG), 스위칭 소스 전극(SWS), 스위칭 드레인 전극(SWD)은, 동일 물질(GM)로 형성될 수 있다.The sensing gate electrode STG, the sensing source electrode STS, and the sensing drain electrode STD are disposed to be spaced apart from each other on the gate insulating layer GI. The sensing gate electrode STG, the sensing source electrode STS, and the sensing drain electrode STD are formed in the same layer. Sensing gate electrode STG, sensing source electrode STS, sensing drain electrode STD, driving gate electrode DRG, driving source electrode DRS, driving drain electrode DRD, switching gate electrode SWG, switching The source electrode SWS and the switching drain electrode SWD may be formed of the same material GM.
센싱 게이트 전극(STG)은 게이트 절연층(GI)을 사이에 두고, 센싱 반도체층(STSE)의 채널 영역 상에 배치된다. 센싱 게이트 전극(STG)은 제2 게이트 라인(GL2)의 일부이거나, 제2 게이트 라인(GL2)으로부터 분기된 부분일 수 있다. The sensing gate electrode STG is disposed on the channel region of the sensing semiconductor layer STSE with the gate insulating layer GI interposed therebetween. The sensing gate electrode STG may be a portion of the second gate line GL2 or a portion branched from the second gate line GL2.
센싱 소스 전극(STS)의 일단은 게이트 절연층(GI)을 관통하는 센싱 소스 콘택홀(STSH)을 통해 센싱 반도체층(STSE)의 소스 영역에 연결된다. 센싱 드레인 전극(STD)의 일단은 게이트 절연층(GI)을 관통하는 센싱 드레인 콘택홀(STDH)을 통해 센싱 반도체층(STSE)의 드레인 영역에 연결된다.One end of the sensing source electrode STS is connected to the source region of the sensing semiconductor layer STSE through the sensing source contact hole STSH passing through the gate insulating layer GI. One end of the sensing drain electrode STD is connected to the drain region of the sensing semiconductor layer STSE through the sensing drain contact hole STDH penetrating through the gate insulating layer GI.
센싱 드레인 전극(STD)은 센싱라인(VREF)과 전기적으로 연결된다. 센싱 드레인 전극(STD)은 센싱 연결라인(VREFC)을 통해 센싱라인(VREF)에 연결된다. 센싱 연결라인(VREFC)은 센싱 드레인 전극(STD)으로부터 연장된 부분일 수 있다. 센싱 연결라인(VREFC)의 일단은 게이트 절연층(GI)과 버퍼층(BUF)을 관통하는 센싱 콘택홀(도 9의 SH)을 통해, 센싱라인(VREF)에 연결될 수 있다.The sensing drain electrode STD is electrically connected to the sensing line VREF. The sensing drain electrode STD is connected to the sensing line VREF through the sensing connection line VREFC. The sensing connection line VREFC may be a portion extending from the sensing drain electrode STD. One end of the sensing connection line VREFC may be connected to the sensing line VREF through a sensing contact hole (SH of FIG. 9) passing through the gate insulating layer GI and the buffer layer BUF.
스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 센싱 트랜지스터(ST)가 형성된 기판 상에는, 보호층(PAS)이 배치된다. 보호층(PAS)은 하부의 소자를 보호하는 절연막으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 보호층(PAS) 상에 오버코트층(OC)이 배치된다. 오버코트층(OC)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 필요에 따라서, 패시베이션막(PAS)과 평탄화막(OC) 중 어느 하나는 생략될 수 있다.The protective layer PAS is disposed on the substrate on which the switching transistor SW, the driving transistor DR, and the sensing transistor ST are formed. The protective layer PAS is an insulating layer protecting the lower device, and may be a silicon oxide film SiOx, a silicon nitride film SiNx, or a multilayer thereof. The overcoat layer OC is disposed on the protective layer PAS. The overcoat layer OC may be a planarization film for alleviating the step of the lower structure, and may be made of organic material such as polyimide, benzocyclobutene series resin, and acrylate. If necessary, one of the passivation film PAS and the planarization film OC may be omitted.
오버 코트층(OC) 상에는 유기발광 다이오드가 배치된다. 유기발광 다이오드는 서로 대향하는 제1 전극(E1), 유기 화합물층(OL), 제2 전극(E2)을 포함한다. An organic light emitting diode is disposed on the overcoat layer OC. The organic light emitting diode includes a first electrode E1, an organic compound layer OL, and a second electrode E2 facing each other.
제1 전극(E1)은 애노드일 수 있다. 제1 전극(E1)은 오버 코트층(OC) 및 보호층(PAS)을 관통하는 픽셀 콘택홀(PH)을 통해, 구동 트랜지스터(DR)의 구동 소스 전극(DRS)에 연결된다. 제1 전극(E1)은, 채택된 발광 방식에 대응하여, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어져 투과 전극으로 기능할 수 있고, 반사층을 포함하여 반사 전극으로 기능할 수 있다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있으며, 바람직하게는 APC(은/팔라듐/구리 합금)으로 이루어질 수 있다.The first electrode E1 may be an anode. The first electrode E1 is connected to the driving source electrode DRS of the driving transistor DR through the pixel contact hole PH passing through the overcoat layer OC and the protective layer PAS. The first electrode E1 may be made of a transparent conductive material such as indium tin oxide (ITO), indium zinc oxide (IZO), or zinc oxide (ZnO) in response to the adopted light emission method, and may function as a transmission electrode. It may include a reflective layer to function as a reflective electrode. The reflective layer may be made of aluminum (Al), copper (Cu), silver (Ag), nickel (Ni), or an alloy thereof, preferably made of APC (silver / palladium / copper alloy).
제1 전극(E1)이 형성된 기판(SUB1) 상에 뱅크층(BN)이 배치된다. 뱅크층(BN)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어질 수 있다. The bank layer BN is disposed on the substrate SUB1 on which the first electrode E1 is formed. The bank layer BN may be formed of an organic material, such as polyimide, benzocyclobutene series resin, and acrylate.
뱅크층(BN)은 제1 전극(E1)의 대부분을 노출하는 개구부를 포함한다. 뱅크층(BN)은 제1 전극(E1)의 중심부를 노출하되 제1 전극(E1)의 측단을 덮도록 배치될 수 있다. 뱅크층(BN)의 개구부에 의해 노출된 제1 전극(E1)의 중심부는 발광 영역으로 정의될 수 있다.The bank layer BN includes an opening that exposes most of the first electrode E1. The bank layer BN may be disposed to expose the central portion of the first electrode E1 and to cover the side end of the first electrode E1. A central portion of the first electrode E1 exposed by the opening of the bank layer BN may be defined as a light emitting area.
뱅크층(BN)이 형성된 기판(SUB1) 상에 유기 화합물층(OL)이 배치된다. 유기 화합물층(OL)은 전자와 정공이 결합하여 발광하는 층으로, 발광층(Emission layer, EML)을 포함하고, 정공주입층(Hole injection layer, HIL), 정공수송층(Hole transport layer, HTL), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron injection layer, EIL) 중 어느 하나 이상을 더 포함할 수 있다.The organic compound layer OL is disposed on the substrate SUB1 on which the bank layer BN is formed. The organic compound layer (OL) is a layer in which electrons and holes combine to emit light. The organic compound layer (OL) includes an emission layer (EML), a hole injection layer (HIL), a hole transport layer (HTL), and an electron. It may further include any one or more of a transport layer (ETL) and an electron injection layer (EIL).
제2 전극(E2)은 유기 화합물층(OL) 상에 배치된다. 제2 전극(E2)은 기판(SUB1)의 전면에 넓게 형성될 수 있다. 제2 전극(E2)은, 채택된 발광 방식에 대응하여, 투과 전극 또는 반사 전극으로 기능할 수 있다. 제2 전극(E2)이 투과 전극인 경우, 제2 전극(E2)은, ITO(Indium Tin Oxide) IZO(Indium Zinc Oxide)와 같은 투명 도전물질로 형성될 수 있고, 광이 투과될 수 있을 정도로 얇은 두께를 갖는 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다.The second electrode E2 is disposed on the organic compound layer OL. The second electrode E2 may be formed on the entire surface of the substrate SUB1. The second electrode E2 can function as a transmissive electrode or a reflective electrode, corresponding to the adopted light emission method. When the second electrode E2 is a transmissive electrode, the second electrode E2 may be formed of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO), and the light may be transmitted therethrough. It may be made of magnesium (Mg), calcium (Ca), aluminum (Al), silver (Ag) or an alloy thereof having a thin thickness.
본 발명의 바람직한 실시예에서는, 오버랩 영역(OA)에서, 전원라인(EVDD), 센싱라인(VREF), 데이터 라인들(DL)과 같은 세로 라인과, 제1 및 제2 게이트 라인들(GL1, GL2) 사이에, 게이트 절연층(GI), 버퍼층(BUF)이 개재된다. 본 발명의 실시예의 경우, 비교예와 달리, 중간 절연층(ILD, 도 6)이 삭제된 구조를 갖기 때문에, 표시 장치의 전체 두께를 증가시키지 않고, 버퍼층(BUF)을 두께를 충분히 확보할 수 있다. 즉, 비교예의 경우, 버퍼층(BUF) 및 중간 절연층(ILD)이 본연의 기능을 수행하면서도 박형화를 기하기 위해, 각각 3000~4500Å정도의 두께를 갖도록 설정될 필요가 있었으나, 본 발명의 실시예에서는 중간 절연층(ILD, 도 6)이 삭제됨에 따라, 표시장치의 전체 두께를 증가시키지 않으면서 버퍼층(BUF) 두께를 8000~10000Å까지 확보할 수 있다. 따라서, 본 발명의 바람직한 실시예는 가로 라인과 세로 라인 사이의 간격을 충분히 확보할 수 있기 때문에, 오버랩 영역(OA)에서 가로 라인과 세로 라인 간의 쇼트 불량을 방지할 수 있는 이점이 있다. In the preferred embodiment of the present invention, in the overlap region OA, vertical lines such as the power line EVDD, the sensing line VREF, and the data lines DL, and the first and second gate lines GL1, The gate insulating layer GI and the buffer layer BUF are interposed between the GL2s. In the exemplary embodiment of the present invention, unlike the comparative example, since the intermediate insulating layer ILD (FIG. 6) has a structure in which the intermediate insulating layer ILD is removed, the buffer layer BUF can be sufficiently secured without increasing the overall thickness of the display device. have. That is, in the comparative example, the buffer layer BUF and the intermediate insulation layer ILD need to be set to have a thickness of about 3000-4500 μs in order to reduce the thickness while performing the original functions. In FIG. 6, as the intermediate insulating layer ILD is removed, the buffer layer BUF may have a thickness of 8000 to 10,000 μm without increasing the overall thickness of the display device. Therefore, since the preferred embodiment of the present invention can sufficiently secure the distance between the horizontal line and the vertical line, there is an advantage that a short defect between the horizontal line and the vertical line in the overlap area OA can be prevented.
나아가, 본 발명의 바람직한 실시예에 따른 표시장치는 쇼트 불량을 현저히 개선할 수 있기 때문에, 비교예와 같이 리페어를 위한 별도의 보상 구조를 구비할 필요가 없다. 따라서, 비교예 대비, 개구율을 현저히 개선할 수 있기 때문에, 단일 픽셀 크기가 상대적으로 작은 고 해상도 표시장치에 용이하게 적용될 수 있는 이점을 갖는다.Furthermore, since the display device according to the preferred embodiment of the present invention can significantly improve short defects, it is not necessary to provide a separate compensation structure for repairing as in the comparative example. Therefore, since the aperture ratio can be remarkably improved compared with the comparative example, there is an advantage that a single pixel size can be easily applied to a relatively high resolution display device.
도시하지는 않았으나, 버퍼층(BUF)은 2개 이상의 복수 막으로 형성될 수 있다. 예를 들어, 버퍼층(BUF)은 실리콘 산화막(SiOx) 및 실리콘 질화막(SiNx)이 교번하여 배치된 복수 층으로 마련될 수 있다. 본 발명의 바람직한 실시예에서는, 종래와 달리 버퍼층(BUF)을 두꺼운 두께로 형성할 필요가 있는데, 하나의 공정을 통해 단일막의 버퍼층(BUF)을 형성하기에는 공정 상 어려움이 있을 수 있다. 따라서, 본 발명의 바람직한 실시예는, 타겟이 되는 버퍼층(BUF)의 두께를 만족할 수 있도록, 버퍼층(BUF)을 복수 공정을 통해 복수 막으로 형성함으로써, 공정 불량을 줄일 수 있는 이점을 갖는다. Although not shown, the buffer layer BUF may be formed of two or more layers. For example, the buffer layer BUF may be provided as a plurality of layers in which a silicon oxide film SiOx and a silicon nitride film SiNx are alternately arranged. In a preferred embodiment of the present invention, unlike the prior art, it is necessary to form a buffer layer (BUF) to a thick thickness, there may be a process difficulty in forming a buffer layer (BUF) of a single film through one process. Therefore, the preferred embodiment of the present invention has the advantage of reducing process defects by forming the buffer layer BUF into a plurality of films through a plurality of processes so as to satisfy the thickness of the target buffer layer BUF.
또한, 본 발명의 바람직한 실시예와 같이, 버퍼층(BUF)을 복수 막으로 구현하는 경우, 막 형성 공정 마다 세정 공정을 진행할 수 있기 때문에, 막들 간 이물이 잔류하는 것을 방지할 수 있다. 따라서, 오버랩 영역(OA)에서 이물에 의한 쇼트 불량을 개선할 수 있다. In addition, as in the preferred embodiment of the present invention, when the buffer layer BUF is implemented as a plurality of films, the cleaning process may be performed for each film forming process, and thus foreign substances between the films may be prevented from remaining. Accordingly, short defects due to foreign matter in the overlap region OA can be improved.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양하게 변경 및 수정할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해져야만 할 것이다.It will be apparent to those skilled in the art that various changes and modifications can be made without departing from the spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
SUB1 : 기판
BUF : 버퍼층
SW : 스위칭 트랜지스터
DR : 구동 트랜지스터
ST : 센싱 트랜지스터
GL1 : 제1 게이트 라인
GL2 : 제2 게이트 라인
DL : 데이터 라인
EVDD : 전원라인
EVDDC : 전원 연결라인
VREF : 센싱라인
VREFC : 센싱 연결라인SUB1: Substrate BUF: Buffer Layer
SW: switching transistor DR: driving transistor
ST: sensing transistor GL1: first gate line
GL2: second gate line DL: data line
EVDD: Power Line EVDDC: Power Connection Line
VREF: Sensing Line VREFC: Sensing Connection Line
Claims (13)
상기 세로 라인들 상에 배치되는 버퍼층; 및
상기 버퍼층 상에 배치되는 트랜지스터들을 포함하고,
상기 트랜지스터들 각각은,
상기 버퍼층 상에 배치되며, 채널 영역, 소스 영역, 드레인 영역이 정의된 반도체층;
상기 반도체층을 덮되, 상기 반도체층의 소스 영역 중 적어도 일부를 노출하는 소스 콘택홀 및 상기 반도체층의 드레인 영역 중 적어도 일부를 노출하는 드레인 콘택홀을 갖는 게이트 절연층;
상기 게이트 절연층을 사이에 두고, 상기 채널 영역과 중첩되어 배치되는 게이트 전극;
상기 게이트 절연층 상에 배치되고, 상기 소스 콘택홀을 통해 상기 반도체층의 소스 영역과 접촉되는 소스 전극; 및
상기 게이트 절연층 상에 배치되고, 상기 드레인 콘택홀을 통해 상기 반도체층의 드레인 영역과 접촉되며, 상기 소스 전극과 소정 간격 이격된 드레인 전극을 포함하는, 표시장치.
Vertical lines disposed on the substrate and configured to receive predetermined signals, respectively;
A buffer layer disposed on the vertical lines; And
Transistors disposed on the buffer layer,
Each of the transistors,
A semiconductor layer disposed on the buffer layer and defining a channel region, a source region, and a drain region;
A gate insulating layer covering the semiconductor layer, the gate insulating layer having a source contact hole exposing at least a portion of the source region of the semiconductor layer and a drain contact hole exposing at least a portion of the drain region of the semiconductor layer;
A gate electrode disposed to overlap the channel region with the gate insulating layer interposed therebetween;
A source electrode disposed on the gate insulating layer and in contact with the source region of the semiconductor layer through the source contact hole; And
And a drain electrode disposed on the gate insulating layer and in contact with the drain region of the semiconductor layer through the drain contact hole and spaced apart from the source electrode by a predetermined distance.
상기 게이트 전극, 상기 소스 전극, 및 상기 드레인 전극은,
동일층 상에 배치되며, 상호 소정 간격 이격되는, 표시장치.
The method of claim 1,
The gate electrode, the source electrode, and the drain electrode,
A display device disposed on the same layer and spaced apart from each other by a predetermined interval.
상기 세로 라인과 상기 트랜지스터를 연결하는 점핑 라인을 더 포함하고,
상기 점핑 라인은,
상기 게이트 절연층 상에서, 상기 게이트 전극과 동일층에 배치되는, 표시장치.
The method of claim 1,
And a jumping line connecting the vertical line and the transistor.
The jumping line is,
A display device on the gate insulating layer, the same layer as the gate electrode.
기 설정된 신호를 인가 받으며, 상기 세로 라인과 교차하는 가로 라인을 포함하고,
상기 가로 라인은,
상기 버퍼층과 상기 게이트 절연층을 사이에 두고, 서로 이격되는, 표시장치.
The method of claim 1,
Receiving a preset signal and including a horizontal line crossing the vertical line,
The horizontal line is,
And a gap between the buffer layer and the gate insulating layer.
상기 기판 상에서, 상기 세로 라인과 동일층에 배치되는 광차단층을 더 포함하고,
상기 광차단층은,
상기 트랜지스터의 적어도 일부와 중첩되는, 표시장치.
The method of claim 1,
On the substrate, further comprising a light blocking layer disposed on the same layer as the vertical line,
The light blocking layer,
And at least a portion of the transistor.
상기 트랜지스터들은,
상기 광차단층과 연결되는 구동 트랜지스터를 포함하는, 표시장치.
The method of claim 5, wherein
The transistors,
And a driving transistor connected to the light blocking layer.
상기 트랜지스터들을 덮는 절연층; 및
상기 절연층 상에 배치되는 유기발광 다이오드를 더 포함하고,
상기 트랜지스터들은,
상기 유기발광 다이오드와 연결되는 구동 트랜지스터를 포함하는, 표시장치.
The method of claim 1,
An insulating layer covering the transistors; And
Further comprising an organic light emitting diode disposed on the insulating layer,
The transistors,
And a driving transistor connected to the organic light emitting diode.
상기 세로 라인은,
전원 라인, 및 데이터 라인을 포함하고,
상기 트랜지스터들은,
상기 데이터 라인에 연결된 스위칭 트랜지스터; 및
상기 전원 라인에 연결된 구동 트랜지스터를 포함하는, 표시장치.
The method of claim 1,
The vertical line is,
A power line, and a data line,
The transistors,
A switching transistor coupled to the data line; And
And a driving transistor connected to the power line.
상기 트랜지스터들을 덮는 절연층; 및
상기 절연층 상에 배치되는 유기발광 다이오드를 더 포함하고,
상기 스위칭 트랜지스터의 드레인 전극은 상기 데이터 라인에 연결되고,
상기 스위칭 트랜지스터의 소스 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되며,
상기 구동 트랜지스터의 드레인 전극은 상기 전원 라인에 연결되고,
상기 구동 트랜지스터의 소스 전극은 상기 유기발광 다이오드의 제1 전극에 연결되는, 표시장치.
The method of claim 8,
An insulating layer covering the transistors; And
Further comprising an organic light emitting diode disposed on the insulating layer,
A drain electrode of the switching transistor is connected to the data line,
A source electrode of the switching transistor is connected to a gate electrode of the driving transistor,
The drain electrode of the driving transistor is connected to the power line,
And a source electrode of the driving transistor is connected to the first electrode of the organic light emitting diode.
상기 세로 라인은,
센싱 라인을 포함하고,
상기 트랜지스터들은,
상기 센싱 라인에 연결된 센싱 트랜지스터를 포함하는, 표시장치.
The method of claim 9,
The vertical line is,
Including sensing line,
The transistors,
And a sensing transistor connected to the sensing line.
상기 센싱 트랜지스터는,
상기 구동 트랜지스터의 소스 전극과 상기 유기발광 다이오드의 제1 전극 사이에 접속되는, 표시장치.
The method of claim 10,
The sensing transistor,
And a display device connected between the source electrode of the driving transistor and the first electrode of the organic light emitting diode.
상기 버퍼층의 두께는,
8000~10000Å 범위로 설정되는, 표시장치.
The method of claim 1,
The thickness of the buffer layer,
Display set in the range of 8000 to 10000 Hz.
상기 버퍼층은,
실리콘 산화막(SiOx)이 실리콘 질화막(SiNx) 교번하여 배치된 복수 층으로 마련되는, 표시장치.The method of claim 12,
The buffer layer,
A display device comprising a plurality of layers in which a silicon oxide film (SiOx) is alternately arranged with a silicon nitride film (SiNx).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020180100648A KR20200024027A (en) | 2018-08-27 | 2018-08-27 | Display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020180100648A KR20200024027A (en) | 2018-08-27 | 2018-08-27 | Display device |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20200024027A true KR20200024027A (en) | 2020-03-06 |
Family
ID=69802481
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020180100648A KR20200024027A (en) | 2018-08-27 | 2018-08-27 | Display device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20200024027A (en) |
-
2018
- 2018-08-27 KR KR1020180100648A patent/KR20200024027A/en not_active Application Discontinuation
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