KR20200019553A - Semiconductor devices - Google Patents

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문효식
강상열
김은선
박영림
정규호
조규호
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삼성전자주식회사
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Abstract

A semiconductor device comprises: a lower electrode disposed on a substrate; a dielectric layer structure disposed on the lower electrode and comprising a hafnium oxide having a tetragonal crystal phase; a template layer disposed on the dielectric layer structure and comprising niobium oxide (NbO_x, 0.5 <= x <= 2.5); and an upper electrode structure comprising a first upper electrode and a second upper electrode sequentially disposed on the template layer. According to the present invention, the semiconductor device may have relatively high capacitance and excellent electric properties.

Description

반도체 장치{Semiconductor devices}Semiconductor devices

본 발명의 기술적 사상은 반도체 장치에 관한 것으로, 더욱 상세하게는, 커패시터 구조물을 포함하는 반도체 장치에 관한 것이다. The technical idea of the present invention relates to a semiconductor device, and more particularly, to a semiconductor device including a capacitor structure.

반도체 장치의 다운스케일링에 따라 DRAM 장치의 커패시터 구조물의 크기 또한 축소되고 있다. 그러나 커패시터 구조물의 크기가 감소하더라도 DRAM 장치의 단위 셀에 요구되는 커패시턴스는 동일한 값을 갖는다. 이에 따라, 높은 유전상수를 갖는 고유전 물질(high-k dielectric material)과, 금속 전극을 사용한 금속-절연막-금속(metal-insulator-metal, MIM) 커패시터가 제안되었다. With downscaling of semiconductor devices, the size of capacitor structures in DRAM devices is also decreasing. However, even if the size of the capacitor structure is reduced, the capacitance required for the unit cell of the DRAM device has the same value. Accordingly, a high-k dielectric material and a metal-insulator-metal (MIM) capacitor using a metal electrode have been proposed.

본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 높은 커패시턴스를 갖는 커패시터 구조물을 포함하는 반도체 장치를 제공하는 것이다. An object of the present invention is to provide a semiconductor device including a capacitor structure having a high capacitance.

상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 배치되는 하부 전극; 상기 하부 전극 상에 배치되며, 테트라고날 결정상을 갖는 하프늄 산화물을 포함하는 유전층 구조물; 상기 유전층 구조물 상에 배치되며, 니오븀 산화물(NbOx, 0.5 ≤ x ≤ 2.5)을 포함하는 템플릿층; 및 상기 템플릿층 상에 순차적으로 배치되는 제1 상부 전극과 제2 상부 전극을 포함하는 상부 전극 구조물을 포함한다.In accordance with an aspect of the present invention, a semiconductor device includes: a lower electrode disposed on a substrate; A dielectric layer structure disposed on the lower electrode and including hafnium oxide having a tetragonal crystal phase; A template layer disposed on the dielectric layer structure and including niobium oxide (NbO x , 0.5 ≦ x ≦ 2.5); And an upper electrode structure including a first upper electrode and a second upper electrode sequentially disposed on the template layer.

상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 배치되며, 제1 하부 전극과 제2 하부 전극을 포함하는 하부 전극 구조물; 상기 하부 전극 구조물 상에 배치되며, 니오븀 산화물(NbOx, 0.5 ≤ x ≤ 2.5)을 포함하는 템플릿층; 상기 템플릿층 상에 배치되며, 테트라고날 결정상을 갖는 하프늄 산화물을 포함하는 유전층 구조물; 및 상기 유전층 구조물 상에 배치되는 상부 전극 구조물을 포함한다.According to at least some example embodiments of the inventive concepts, a semiconductor device may include a lower electrode structure disposed on a substrate and including a first lower electrode and a second lower electrode; A template layer disposed on the lower electrode structure and including niobium oxide (NbO x , 0.5 ≦ x ≦ 2.5); A dielectric layer structure disposed on the template layer and including hafnium oxide having a tetragonal crystal phase; And an upper electrode structure disposed on the dielectric layer structure.

상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 배치되는 콘택 구조물; 및 상기 콘택 구조물 상에 배치되는 커패시터 구조물을 포함하고, 상기 커패시터 구조물은, 상기 콘택 구조물과 전기적으로 연결되는 하부 전극; 상기 하부 전극 상에 배치되며, 테트라고날 결정상을 갖는 하프늄 산화물을 포함하는 유전층 구조물; 상기 유전층 구조물 상에 배치되며, 니오븀 산화물(NbOx, 0.5 ≤ x ≤ 2.5)을 포함하는 템플릿층; 및 상기 템플릿층 상에 순차적으로 배치되는 제1 상부 전극과 제2 상부 전극을 포함하는 상부 전극 구조물을 포함한다.In accordance with an aspect of the present invention, a semiconductor device includes: a contact structure disposed on a substrate; And a capacitor structure disposed on the contact structure, wherein the capacitor structure comprises: a lower electrode electrically connected to the contact structure; A dielectric layer structure disposed on the lower electrode and including hafnium oxide having a tetragonal crystal phase; A template layer disposed on the dielectric layer structure and including niobium oxide (NbO x , 0.5 ≦ x ≦ 2.5); And an upper electrode structure including a first upper electrode and a second upper electrode sequentially disposed on the template layer.

본 발명의 기술적 사상에 따르면, 하프늄 산화물을 포함하는 유전층 구조물 상에 니오븀 산화물을 포함하는 템플릿층이 배치되며, 상기 템플릿층은 열처리 공정 동안에 하프늄 산화물이 테트라고날 결정상을 갖도록 결정화시키는 결정화 유도층으로 작용할 수 있다. 또한 상기 템플릿층은 상부 전극의 형성 공정에서 상기 유전층 구조물이 손상되거나 상기 유전층 구조물 내부로 반응 물질이 침투하는 것을 방지하는 보호층으로 작용할 수 있다. 따라서 상기 반도체 장치는 상대적으로 높은 커패시턴스 및 우수한 전기적 특성을 가질 수 있다.According to the technical concept of the present invention, a template layer including niobium oxide is disposed on a dielectric layer structure including hafnium oxide, and the template layer may serve as a crystallization inducing layer to crystallize hafnium oxide to have a tetragonal crystal phase during a heat treatment process. Can be. In addition, the template layer may serve as a protective layer that prevents the dielectric layer structure from being damaged or penetrates the reaction material into the dielectric layer structure in a process of forming an upper electrode. Therefore, the semiconductor device may have a relatively high capacitance and excellent electrical characteristics.

도 1은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 나타내는 레이아웃도이다.
도 9는 도 8의 B-B ' 선에 따른 단면도이다.
도 10은 도 9의 CX1 부분의 확대도이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 13은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 플로우차트이다.
도 14는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 플로우차트이다.
도 15 내지 도 24는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 도시한 단면도들이다.
도 25a 내지 도 25c는 예시적인 실시예들에 따른 반도체 장치 내에 함유된 원소 함량을 개략적으로 나타내는 그래프이다.
도 26은 실험예들과 비교예에 따른 반도체 장치의 X선 회절 분석 그래프들이다.1 is a cross-sectional view illustrating a semiconductor device in accordance with example embodiments.
2 is a cross-sectional view illustrating a semiconductor device in accordance with example embodiments.
3 is a cross-sectional view illustrating a semiconductor device in accordance with example embodiments.
4 is a cross-sectional view illustrating a semiconductor device in accordance with example embodiments.
5 is a cross-sectional view illustrating a semiconductor device in accordance with example embodiments.
6 is a cross-sectional view illustrating a semiconductor device in accordance with example embodiments.
7 is a cross-sectional view illustrating a semiconductor device in accordance with example embodiments.
8 is a layout diagram illustrating a semiconductor device in accordance with example embodiments.
FIG. 9 is a cross-sectional view taken along line BB ′ of FIG. 8.
FIG. 10 is an enlarged view of a portion of CX1 of FIG. 9.
11 is a cross-sectional view illustrating a semiconductor device in accordance with example embodiments.
12 is a cross-sectional view illustrating a semiconductor device in accordance with example embodiments.
13 is a flowchart schematically illustrating a method of manufacturing a semiconductor device in accordance with example embodiments.
14 is a flowchart schematically illustrating a method of manufacturing a semiconductor device in accordance with example embodiments.
15 to 24 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with exemplary embodiments in a process sequence.
25A to 25C are graphs schematically illustrating an element content contained in a semiconductor device according to example embodiments.
26 are X-ray diffraction analysis graphs of semiconductor devices according to Experimental and Comparative Examples.

이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 예시적인 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the inventive concept will be described in detail with reference to the accompanying drawings.

도 1은 예시적인 실시예들에 따른 반도체 장치(100)를 나타내는 단면도이다. 1 is a cross-sectional view illustrating a semiconductor device 100 in accordance with some example embodiments.

도 1을 참조하면, 반도체 장치(100)는 기판(110), 층간 절연막(120), 하부 전극(130), 유전층 구조물(140), 템플릿층(150), 및 상부 전극 구조물(160)을 포함할 수 있다.Referring to FIG. 1, the semiconductor device 100 includes a substrate 110, an interlayer insulating layer 120, a lower electrode 130, a dielectric layer structure 140, a template layer 150, and an upper electrode structure 160. can do.

기판(110)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 갈륨 비소(GaAs), 인듐 비소(InAs), 인듐포스파이드(InP) 등과 같은 반도체 물질을 포함할 수 있다.The substrate 110 may be formed of a semiconductor material such as silicon (Si), germanium (Ge), silicon germanium (SiGe), silicon carbide (SiC), gallium arsenide (GaAs), indium arsenide (InAs), indium phosphide (InP), or the like. It may include.

기판(110) 상에 층간 절연막(120)이 배치될 수 있다. 층간 절연막(120)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 기판(110) 상에는 복수의 도전층 및 절연층들을 포함하는 배선 구조, 또는 복수의 도전층 및 절연층들을 포함하는 게이트 구조물이 더 배치될 수 있고, 층간 절연막(120)이 상기 배선 구조 또는 상기 게이트 구조물을 커버하도록 배치될 수 있다.An interlayer insulating layer 120 may be disposed on the substrate 110. The interlayer insulating layer 120 may include silicon oxide, silicon nitride, silicon oxynitride, or the like. A wiring structure including a plurality of conductive layers and insulating layers or a gate structure including a plurality of conductive layers and insulating layers may be further disposed on the substrate 110, and the interlayer insulating layer 120 may include the wiring structure or the gate. It may be arranged to cover the structure.

층간 절연막(120) 상에 하부 전극(130)이 배치될 수 있다. 하부 전극(130)은 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W) 등의 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니오븀 질화물(NbN), 몰리브덴 질화물(MoN), 텅스텐 질화물(WN) 등의 도전성 금속 질화물, 및 산화 이리듐 등의 도전성 금속 산화물 등에서 선택된 적어도 하나를 포함할 수 있다. The lower electrode 130 may be disposed on the interlayer insulating layer 120. The lower electrode 130 may include metals such as ruthenium (Ru), titanium (Ti), tantalum (Ta), niobium (Nb), iridium (Ir), molybdenum (Mo), tungsten (W), titanium nitride (TiN), And at least one selected from conductive metal nitrides such as tantalum nitride (TaN), niobium nitride (NbN), molybdenum nitride (MoN), tungsten nitride (WN), and conductive metal oxides such as iridium oxide.

예시적인 실시예들에서, 하부 전극(130)은 단일 물질층 또는 복수의 물질층들의 적층 구조로 형성될 수 있다. 일 예시에서, 하부 전극(130)은 티타늄 질화물(TiN)의 단일층, 또는 니오븀 질화물(NbN)의 단일층으로 형성될 수 있다. 다른 예시에서, 하부 전극(130)은 티타늄 질화물(TiN)을 포함하는 제1 하부 전극층과 니오븀 질화물(NbN)을 포함하는 제2 하부 전극층으로 이루어지는 적층 구조로 형성될 수 있다.In example embodiments, the lower electrode 130 may be formed of a single material layer or a stacked structure of a plurality of material layers. In one example, the lower electrode 130 may be formed of a single layer of titanium nitride (TiN) or a single layer of niobium nitride (NbN). In another example, the lower electrode 130 may be formed as a stacked structure including a first lower electrode layer including titanium nitride (TiN) and a second lower electrode layer including niobium nitride (NbN).

하부 전극(130) 상에 유전층 구조물(140)이 배치될 수 있다. 유전층 구조물(140)은 하부 전극(130) 상에 순차적으로 배치된 제1 유전층(142)과 제2 유전층(144)을 포함할 수 있다.The dielectric layer structure 140 may be disposed on the lower electrode 130. The dielectric layer structure 140 may include a first dielectric layer 142 and a second dielectric layer 144 sequentially disposed on the lower electrode 130.

제1 유전층(142)은 제1 유전 물질을 포함할 수 있다. 상기 제1 유전 물질은 실리콘 산화물보다 높은 유전 상수를 갖는 고유전상수(high-k) 물질을 포함할 수 있다. 예를 들어, 상기 제1 유전 물질은 지르코늄 산화물, 알루미늄 산화물, 알루미늄 실리콘 산화물, 티타늄 산화물, 이트륨 산화물, 스칸듐 산화물, 및 란탄족 산화물 중 적어도 하나를 포함할 수 있다.The first dielectric layer 142 may include a first dielectric material. The first dielectric material may include a high-k material having a higher dielectric constant than silicon oxide. For example, the first dielectric material may include at least one of zirconium oxide, aluminum oxide, aluminum silicon oxide, titanium oxide, yttrium oxide, scandium oxide, and lanthanide oxide.

제2 유전층(144)은 제1 유전 물질과 다른 제2 유전 물질을 포함할 수 있고, 상기 제2 유전 물질은 제1 유전 물질보다 더 높은 유전 상수를 갖는 금속 산화물을 포함할 수 있다. 예를 들어, 상기 제2 유전 물질은 테트라고날 결정상(tetragonal crystalline phase)을 갖는 하프늄 산화물을 포함할 수 있다. 예를 들어, 유전층 구조물(140)은 X선 회절 분석에서 제2 유전층(144)의 테트라고날 결정 구조의 {101} 면에 의한 30.48˚ ± 0.2˚의 피크를 나타낼 수 있다(도 26 참조). 테트라고날 결정상을 갖는 하프늄 산화물은 모노클리닉 결정상(monoclinic crystalline phase)을 갖는 하프늄 산화물에 비하여 대략 30%만큼 더 높은 유전상수를 나타낼 수 있다. 제2 유전층(144)이 테트라고날 결정상을 갖는 하프늄 산화물을 포함함에 따라 유전층 구조물(140)의 총 유전 상수가 상대적으로 높을 수 있다.The second dielectric layer 144 may include a second dielectric material different from the first dielectric material, and the second dielectric material may include a metal oxide having a higher dielectric constant than the first dielectric material. For example, the second dielectric material may include hafnium oxide having a tetragonal crystalline phase. For example, the dielectric layer structure 140 may exhibit a peak of 30.48 ° ± 0.2 ° due to the {101} plane of the tetragonal crystal structure of the second dielectric layer 144 in X-ray diffraction analysis (see FIG. 26). Hafnium oxide with tetragonal crystal phases can exhibit dielectric constants that are approximately 30% higher than hafnium oxide with monoclinic crystalline phases. As the second dielectric layer 144 includes hafnium oxide having a tetragonal crystal phase, the total dielectric constant of the dielectric layer structure 140 may be relatively high.

유전층 구조물(140) 상에는 템플릿층(150)이 배치될 수 있다. 템플릿층(150)은 제2 유전층(144)의 전체 표면 상에서 제2 유전층(144)과 접촉하도록 배치될 수 있다. 템플릿층(150)은 템플릿층(150)과 접촉하는 물질층(예를 들어 유전층 구조물(140)의 제2 유전층(144))이 특정한 결정 구조를 갖는 결정상으로 우선적으로 배향되도록 도와주는 역할을 할 수 있다. 예를 들어, 템플릿층(150)은 후속의 열처리 공정 동안 제2 유전층(144)이 테트라고날 결정상을 갖는 하프늄 산화물로 결정화되도록 돕는 결정화 유도층으로 작용할 수 있다. 또한 템플릿층(150)은 상부 전극 구조물(160)의 형성 공정에서 유전층 구조물(140)이 손상되거나 유전층 구조물(140) 내부로 질소를 포함하는 반응물과 같은 물질이 침투하는 것을 방지하는 보호층으로 작용할 수 있다. The template layer 150 may be disposed on the dielectric layer structure 140. Template layer 150 may be disposed in contact with second dielectric layer 144 on the entire surface of second dielectric layer 144. The template layer 150 may serve to help the material layer in contact with the template layer 150 (eg, the second dielectric layer 144 of the dielectric layer structure 140) to be preferentially oriented into a crystal phase having a specific crystal structure. Can be. For example, the template layer 150 may serve as a crystallization inducing layer to help the second dielectric layer 144 crystallize into hafnium oxide having a tetragonal crystal phase during subsequent heat treatment processes. In addition, the template layer 150 may serve as a protective layer to prevent damage to the dielectric layer structure 140 or penetration of a material such as a reactant including nitrogen into the dielectric layer structure 140 in the process of forming the upper electrode structure 160. Can be.

예시적인 실시예들에서, 템플릿층(150)은 제1 금속의 산화물을 포함할 수 있다. 예를 들어, 템플릿층(150)은 니오븀 산화물(NbOx, 0.5 ≤ x ≤ 2.5)을 포함할 수 있다. 다른 예시적인 실시예들에서, 템플릿층(150)은 질소가 소정의 농도로 도핑된 니오븀 산화물을 포함할 수 있다. 예시적인 실시예들에서, 템플릿층(150)의 제1 두께(t1)는 약 1 내지 10 옹스트롬(Å)일 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 템플릿층(150)은 전도성을 가질 수 있으나, 이에 한정되는 것은 아니다.In example embodiments, the template layer 150 may include an oxide of the first metal. For example, the template layer 150 may include niobium oxide (NbO x , 0.5 ≦ x ≦ 2.5). In other exemplary embodiments, template layer 150 may comprise niobium oxide doped with nitrogen at a predetermined concentration. In example embodiments, the first thickness t1 of the template layer 150 may be about 1 to 10 angstroms, but is not limited thereto. In example embodiments, the template layer 150 may be conductive, but is not limited thereto.

상부 전극 구조물(160)은 템플릿층(150) 상에 배치될 수 있다. 상부 전극 구조물(160)은 제1 상부 전극(162) 및 제2 상부 전극(164)의 적층 구조를 가질 수 있다. The upper electrode structure 160 may be disposed on the template layer 150. The upper electrode structure 160 may have a stacked structure of the first upper electrode 162 and the second upper electrode 164.

제1 상부 전극(162)은 템플릿층(150)의 직접 상부에 형성될 수 있고, 상기 제1 금속 또는 상기 제1 금속의 질화물을 포함할 수 있다. 예시적인 실시예들에서, 제1 상부 전극(162)은 니오븀 질화물(NbNy, 0.5 ≤ x ≤ 1.0)을 포함할 수 있다. The first upper electrode 162 may be formed directly on the template layer 150, and may include the first metal or nitride of the first metal. In example embodiments, the first upper electrode 162 may include niobium nitride (NbN y , 0.5 ≦ x ≦ 1.0).

예시적인 제조 공정에서, 유전층 구조물(140) 상에 니오븀 질화물을 사용하여 제1 상부 전극(162)을 형성할 수 있고, 이 때 유전층 구조물(140)과 접촉하는 제1 상부 전극(162) 일부분이 산화되어 템플릿층(150)이 형성될 수 있다. 이러한 경우에, 예를 들어 템플릿층(150)의 제1 두께(t1)는 약 5 Å 이하일 수 있다. In an exemplary fabrication process, niobium nitride may be used to form the first upper electrode 162 on the dielectric layer structure 140, wherein a portion of the first upper electrode 162 in contact with the dielectric layer structure 140 may be formed. The template layer 150 may be formed by being oxidized. In this case, for example, the first thickness t1 of the template layer 150 may be about 5 GPa or less.

다른 예시적인 제조 공정에서, 유전층 구조물(140) 상에 니오븀 산화물을 사용하여 템플릿층(150)을 우선 형성한 후, 템플릿층(150) 상에 니오븀 질화물을 사용하여 제1 상부 전극(162)을 형성할 수 있다.In another exemplary fabrication process, first forming the template layer 150 using niobium oxide on the dielectric layer structure 140, and then using the niobium nitride on the template layer 150 to form the first upper electrode 162. Can be formed.

제2 상부 전극(164)은 도핑된 실리콘, 도핑된 실리콘게르마늄, 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W) 등의 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니오븀 질화물(NbN), 몰리브덴 질화물(MoN), 텅스텐 질화물(WN) 등의 도전성 금속 질화물, 및 산화 이리듐 등의 도전성 금속 산화물 중에서 선택된 적어도 하나를 포함할 수 있다.The second upper electrode 164 is doped silicon, doped silicon germanium, ruthenium (Ru), titanium (Ti), tantalum (Ta), niobium (Nb), iridium (Ir), molybdenum (Mo), tungsten (W) Metal, such as titanium nitride (TiN), tantalum nitride (TaN), niobium nitride (NbN), molybdenum nitride (MoN), tungsten nitride (WN), and a conductive metal oxide such as iridium oxide. It may include at least one.

전술한 반도체 장치(100)에 따르면, 템플릿층(150)이 유전층 구조물(140)과 상부 전극 구조물(160) 사이에 배치될 수 있고, 특히 템플릿층(150)이 제1 상부 전극(162)과 제2 유전층(144) 사이에서 얇은 제1 두께(t1)로 형성될 수 있다. 템플릿층(150)에 의해 제2 유전층(144)이 테트라고날 결정상을 갖도록 형성될 수 있고, 이에 따라 유전층 구조물(140)은 상대적으로 높은 총 유전 상수를 가질 수 있다. 또한 템플릿층(150)은 상부 전극 구조물(160)의 형성 공정에서 유전층 구조물(140)이 손상되거나 유전층 구조물(140) 내부로 질소를 포함하는 반응물과 같은 물질이 침투하는 것을 방지하는 보호층으로 작용할 수 있다. 따라서, 반도체 장치(100)는 높은 커패시턴스 및 우수한 전기적 특성을 가질 수 있다.According to the semiconductor device 100 described above, the template layer 150 may be disposed between the dielectric layer structure 140 and the upper electrode structure 160, and in particular, the template layer 150 may be disposed with the first upper electrode 162. A thin first thickness t1 may be formed between the second dielectric layers 144. The second dielectric layer 144 may be formed by the template layer 150 to have tetragonal crystal phases, and thus the dielectric layer structure 140 may have a relatively high total dielectric constant. In addition, the template layer 150 may serve as a protective layer to prevent damage to the dielectric layer structure 140 or penetration of a material such as a reactant including nitrogen into the dielectric layer structure 140 in the process of forming the upper electrode structure 160. Can be. Thus, the semiconductor device 100 may have high capacitance and excellent electrical characteristics.

도 2는 예시적인 실시예들에 따른 반도체 장치(100A)를 나타내는 단면도이다. 도 2에서 도 1에서와 동일한 참조부호는 동일한 구성요소를 의미한다. 반도체 장치(100A)는 유전층 구조물(140A)의 구성을 제외하면 도 1을 참조로 설명한 반도체 장치(100)와 동일하므로 전술한 차이점을 위주로 설명한다.2 is a cross-sectional view illustrating a semiconductor device 100A according to example embodiments. In FIG. 2, the same reference numerals as used in FIG. 1 mean the same elements. Since the semiconductor device 100A is the same as the semiconductor device 100 described with reference to FIG. 1 except for the structure of the dielectric layer structure 140A, the above-described differences will be mainly described.

도 2를 참조하면, 유전층 구조물(140A)은 제1 유전층(142), 제2 유전층(144), 및 제3 유전층(146)을 포함할 수 있다. 제1 유전층(142)은 하부 전극(130) 상에 배치되고, 제2 유전층(144)은 템플릿층(150)과 접촉하도록 배치되며, 제3 유전층(146)은 제1 유전층(142)과 제2 유전층(144) 사이에 개재될 수 있다. Referring to FIG. 2, the dielectric layer structure 140A may include a first dielectric layer 142, a second dielectric layer 144, and a third dielectric layer 146. The first dielectric layer 142 is disposed on the lower electrode 130, the second dielectric layer 144 is disposed to contact the template layer 150, and the third dielectric layer 146 is formed of the first dielectric layer 142 and the first dielectric layer 142. It may be interposed between two dielectric layers 144.

제3 유전층(146)은 제3 유전 물질을 포함할 수 있고, 상기 제3 유전 물질은 제1 유전층(142)에 포함된 제1 유전 물질, 및 제2 유전층(144)에 포함된 제2 유전 물질과 다를 수 있다. 예시적인 실시예들에서, 상기 제3 유전 물질은 실리콘 산화물보다 높은 유전 상수를 갖는 고유전상수 물질을 포함할 수 있다. 예를 들어, 상기 제3 유전 물질은 지르코늄 산화물, 알루미늄 산화물, 알루미늄 실리콘 산화물, 티타늄 산화물, 이트륨 산화물, 스칸듐 산화물, 및 란탄족 산화물 중 적어도 하나를 포함할 수 있다. The third dielectric layer 146 may comprise a third dielectric material, wherein the third dielectric material is a first dielectric material included in the first dielectric layer 142, and a second dielectric material included in the second dielectric layer 144. It may be different from the substance. In example embodiments, the third dielectric material may include a high dielectric constant material having a higher dielectric constant than silicon oxide. For example, the third dielectric material may include at least one of zirconium oxide, aluminum oxide, aluminum silicon oxide, titanium oxide, yttrium oxide, scandium oxide, and lanthanide oxide.

예시적인 실시예들에서, 제3 유전층(146)은 제1 유전층(142)과 제2 유전층(144) 사이에 개재되어 제1 유전층(142)의 표면 거칠기를 감소시키거나, 제1 유전층(142)을 통한 누설 전류를 감소시키는 역할을 할 수 있으나, 전술한 설명에 한정되는 것은 아니다. 일 예시에서, 제1 유전층(142)이 지르코늄 산화물(ZrOx)을 포함하고, 제3 유전층(146)이 알루미늄 산화물(AlOx) 또는 알루미늄 지르코늄 산화물(AlxZryOz)을 포함할 수 있으나 이에 한정되는 것은 아니다. In example embodiments, the third dielectric layer 146 is interposed between the first dielectric layer 142 and the second dielectric layer 144 to reduce the surface roughness of the first dielectric layer 142, or the first dielectric layer 142. It may serve to reduce the leakage current through), but is not limited to the above description. In one example, the first dielectric layer 142 may include zirconium oxide (ZrO x ), and the third dielectric layer 146 may include aluminum oxide (AlO x ) or aluminum zirconium oxide (Al x Zr y O z ). However, it is not limited thereto.

전술한 반도체 장치(100A)에 따르면, 템플릿층(150)에 의해 제2 유전층(144)이 테트라고날 결정상을 갖는 하프늄 산화물로 형성될 수 있고, 이에 따라 유전층 구조물(140A)은 상대적으로 높은 총 유전 상수를 가질 수 있다. According to the semiconductor device 100A described above, the second dielectric layer 144 may be formed of the hafnium oxide having a tetragonal crystal phase by the template layer 150, so that the dielectric layer structure 140A has a relatively high total dielectric strength. It can have a constant.

도 3은 예시적인 실시예들에 따른 반도체 장치(100B)를 나타내는 단면도이다. 도 3에서 도 1 및 도 2에서와 동일한 참조부호는 동일한 구성요소를 의미한다. 반도체 장치(100B)는 유전층 구조물(140B)의 구성을 제외하면 도 1을 참조로 설명한 반도체 장치(100)와 동일하므로 전술한 차이점을 위주로 설명한다.3 is a cross-sectional view illustrating a semiconductor device 100B according to example embodiments. In FIG. 3, the same reference numerals as used in FIGS. 1 and 2 mean the same components. Since the semiconductor device 100B is the same as the semiconductor device 100 described with reference to FIG. 1 except for the structure of the dielectric layer structure 140B, the above-described differences will be mainly described.

도 3을 참조하면, 유전층 구조물(140B)은 제1 유전층(142), 제2 유전층(144), 제3 유전층(146), 및 제4 유전층(148)을 포함할 수 있다. 제1 유전층(142)은 하부 전극(130) 상에 배치되고, 제2 유전층(144)은 템플릿층(150)과 접촉하도록 배치될 수 있고, 제1 유전층(142)과 제2 유전층(144) 사이에 제3 유전층(146)과 제4 유전층(148)이 배치될 수 있다. 도 3에 도시된 바와 같이, 유전층 구조물(140B)은 하부 전극(130) 상에 제1 유전층(142), 제3 유전층(146), 제4 유전층(148), 및 제2 유전층(144)이 순차적으로 적층된 구조를 가질 수 있다. Referring to FIG. 3, the dielectric layer structure 140B may include a first dielectric layer 142, a second dielectric layer 144, a third dielectric layer 146, and a fourth dielectric layer 148. The first dielectric layer 142 may be disposed on the lower electrode 130, the second dielectric layer 144 may be disposed to contact the template layer 150, and the first dielectric layer 142 and the second dielectric layer 144 may be disposed on the lower electrode 130. The third dielectric layer 146 and the fourth dielectric layer 148 may be disposed therebetween. As shown in FIG. 3, the dielectric layer structure 140B includes a first dielectric layer 142, a third dielectric layer 146, a fourth dielectric layer 148, and a second dielectric layer 144 on the lower electrode 130. It may have a stacked structure sequentially.

제4 유전층(148)은 제4 유전 물질을 포함할 수 있고, 상기 제4 유전 물질은 제1 유전층(142)에 포함된 제1 유전 물질과 실질적으로 동일할 수 있다. 예시적인 실시예들에서, 상기 제4 유전 물질은 지르코늄 산화물, 알루미늄 산화물, 알루미늄 실리콘 산화물, 티타늄 산화물, 이트륨 산화물, 스칸듐 산화물, 및 란탄족 산화물 중 적어도 하나를 포함할 수 있다.The fourth dielectric layer 148 may include a fourth dielectric material, and the fourth dielectric material may be substantially the same as the first dielectric material included in the first dielectric layer 142. In example embodiments, the fourth dielectric material may include at least one of zirconium oxide, aluminum oxide, aluminum silicon oxide, titanium oxide, yttrium oxide, scandium oxide, and lanthanide oxide.

예시적인 실시예들에서, 제3 유전층(146)은 제1 유전층(142)과 제4 유전층(148) 사이에 개재되어 제1 유전층(142)의 표면 거칠기를 감소시키거나, 제1 유전층(142) 및 제4 유전층(148)과의 사이에서 계면 특성을 향상시키거나, 제1 유전층(142) 및 제4 유전층(148)을 통한 누설 전류를 감소시키는 역할을 할 수 있다. 일 예시에서, 제1 유전층(142)이 지르코늄 산화물(ZrOx)을 포함하고, 제3 유전층(146)이 알루미늄 산화물(AlOx) 또는 알루미늄 지르코늄 산화물(AlxZryOz)을 포함하며, 제4 유전층(148)이 지르코늄 산화물(ZrOx)을 포함할 수 있으나 이에 한정되는 것은 아니다. In example embodiments, the third dielectric layer 146 is interposed between the first dielectric layer 142 and the fourth dielectric layer 148 to reduce the surface roughness of the first dielectric layer 142, or the first dielectric layer 142. ) And the fourth dielectric layer 148 to improve interfacial characteristics or to reduce leakage current through the first dielectric layer 142 and the fourth dielectric layer 148. In one example, the first dielectric layer 142 includes zirconium oxide (ZrO x ), the third dielectric layer 146 includes aluminum oxide (AlO x ) or aluminum zirconium oxide (Al x Zr y O z ), The fourth dielectric layer 148 may include zirconium oxide (ZrO x ), but is not limited thereto.

전술한 반도체 장치(100B)에 따르면, 템플릿층(150)에 의해 제2 유전층(144)이 테트라고날 결정상을 갖는 하프늄 산화물로 형성될 수 있고, 이에 따라 유전층 구조물(140B)은 상대적으로 높은 총 유전 상수를 가질 수 있다. According to the semiconductor device 100B described above, the second dielectric layer 144 may be formed of the hafnium oxide having a tetragonal crystal phase by the template layer 150, so that the dielectric layer structure 140B has a relatively high total dielectric strength. It can have a constant.

도 4는 예시적인 실시예들에 따른 반도체 장치(100C)를 나타내는 단면도이다. 도 4에서 도 1 내지 도 3에서와 동일한 참조부호는 동일한 구성요소를 의미한다. 반도체 장치(100C)는 유전층 구조물(140C)의 구성을 제외하면 도 1을 참조로 설명한 반도체 장치(100)와 동일하므로 전술한 차이점을 위주로 설명한다.4 is a cross-sectional view illustrating a semiconductor device 100C according to example embodiments. In FIG. 4, the same reference numerals as used in FIGS. 1 to 3 mean the same components. Since the semiconductor device 100C is the same as the semiconductor device 100 described with reference to FIG. 1 except for the structure of the dielectric layer structure 140C, the above-described differences will be mainly described.

도 4를 참조하면, 유전층 구조물(140C)은 제1 유전층(142), 제2 유전층(144), 제3 유전층(146C), 및 제4 유전층(148)을 포함할 수 있다. 제1 유전층(142)은 하부 전극(130) 상에 배치되고, 제2 유전층(144)은 템플릿층(150)과 접촉하도록 배치될 수 있고, 제1 유전층(142)과 제2 유전층(144) 사이에 제3 유전층(146C)과 제4 유전층(148)이 배치될 수 있다.Referring to FIG. 4, the dielectric layer structure 140C may include a first dielectric layer 142, a second dielectric layer 144, a third dielectric layer 146C, and a fourth dielectric layer 148. The first dielectric layer 142 may be disposed on the lower electrode 130, the second dielectric layer 144 may be disposed to contact the template layer 150, and the first dielectric layer 142 and the second dielectric layer 144 may be disposed on the lower electrode 130. The third dielectric layer 146C and the fourth dielectric layer 148 may be disposed therebetween.

예시적인 실시예들에서, 제3 유전층(146C)은 하프늄 산화물을 포함할 수 있다. 일 예시에서, 유전층 구조물(140C)은 하부 전극(130) 상에 지르코늄 산화물을 포함하는 제1 유전층(142), 하프늄 산화물을 포함하는 제3 유전층(146C), 지르코늄 산화물을 포함하는 제4 유전층(148), 및 하프늄 산화물을 포함하는 제2 유전층(144)이 순차적으로 배치되는 구조를 가질 수 있으나, 이에 한정되는 것은 아니다. In example embodiments, the third dielectric layer 146C may include hafnium oxide. In one example, the dielectric layer structure 140C includes a first dielectric layer 142 including zirconium oxide, a third dielectric layer 146C including hafnium oxide, and a fourth dielectric layer including zirconium oxide on the lower electrode 130. 148 and the second dielectric layer 144 including hafnium oxide may be sequentially disposed, but embodiments are not limited thereto.

제2 유전층(144) 및 제3 유전층(146C)은 테트라고날 결정상을 갖는 하프늄산화물을 포함할 수 있다. 예를 들어, 유전층 구조물(140C)은 X선 회절 분석에서 제2 유전층(144) 및 제3 유전층(146C)의 테트라고날 결정 구조의 {101} 면에 의한 30.48˚ ± 0.2˚의 피크를 나타낼 수 있다. 제2 유전층(144) 및 제3 유전층(146C)은 열처리 공정 동안 템플릿층(150)에 의해 테트라고날 결정상을 갖도록 우선적으로 배향될 수 있다.The second dielectric layer 144 and the third dielectric layer 146C may include hafnium oxide having a tetragonal crystal phase. For example, the dielectric layer structure 140C may exhibit a peak of 30.48 ° ± 0.2 ° due to the {101} plane of the tetragonal crystal structure of the second dielectric layer 144 and the third dielectric layer 146C in the X-ray diffraction analysis. have. The second dielectric layer 144 and the third dielectric layer 146C may be preferentially oriented to have tetragonal crystal phases by the template layer 150 during the heat treatment process.

전술한 반도체 장치(100C)에 따르면, 템플릿층(150)에 의해 제2 유전층(144) 및 제3 유전층(146C)이 테트라고날 결정상을 갖는 하프늄 산화물로 형성될 수 있고, 이에 따라 유전층 구조물(140C)은 상대적으로 높은 총 유전 상수를 가질 수 있다. According to the semiconductor device 100C described above, the second dielectric layer 144 and the third dielectric layer 146C may be formed of hafnium oxide having a tetragonal crystal phase by the template layer 150, and thus the dielectric layer structure 140C. ) May have a relatively high total dielectric constant.

도 5는 예시적인 실시예들에 따른 반도체 장치(100D)를 나타내는 단면도이다. 도 5에서 도 1 내지 도 4에서와 동일한 참조부호는 동일한 구성요소를 의미한다. 반도체 장치(100D)는 유전층 구조물(140D)의 구성을 제외하면 도 1을 참조로 설명한 반도체 장치(100)와 동일하므로 전술한 차이점을 위주로 설명한다.5 is a cross-sectional view illustrating a semiconductor device 100D according to example embodiments. In FIG. 5, the same reference numerals as used in FIGS. 1 to 4 denote the same components. Since the semiconductor device 100D is the same as the semiconductor device 100 described with reference to FIG. 1 except for the structure of the dielectric layer structure 140D, the above-described differences will be mainly described.

도 5를 참조하면, 유전층 구조물(140D)은 제2 유전층(144)의 단일층으로 형성될 수 있다. 제2 유전층(144)은 하부 전극(130)과 템플릿층(150) 사이에 배치될 수 있고, 하부 전극(130)과 템플릿층(150) 모두와 접촉할 수 있다. Referring to FIG. 5, the dielectric layer structure 140D may be formed as a single layer of the second dielectric layer 144. The second dielectric layer 144 may be disposed between the lower electrode 130 and the template layer 150 and may contact both the lower electrode 130 and the template layer 150.

예시적인 실시예들에서, 제2 유전층(144)은 테트라고날 결정상을 갖는 하프늄 산화물을 포함할 수 있고, 제2 유전층(144)은 약 30 Å 내지 약 100 Å의 제2 두께(t2)를 가질 수 있다. 일반적으로 유전층이 하프늄 산화물을 포함하는 경우 상대적으로 유전율이 작은 모노클리닉 결정상을 갖도록 형성되기 쉽고, 상기 유전층의 두께가 두꺼울수록 상대적으로 유전율이 작은 모노클리닉 결정상으로 결정화되기 쉽다. 그러나, 템플릿층(150)에 의해 제2 유전층(144)이 상대적으로 큰 제2 두께(t2)에서도 테트라고날 결정상을 갖도록 형성될 수 있으며, 이에 따라 유전층 구조물(140D)은 상대적으로 높은 총 유전상수를 가질 수 있다. In example embodiments, the second dielectric layer 144 may include hafnium oxide having a tetragonal crystal phase, and the second dielectric layer 144 may have a second thickness t2 of about 30 GPa to about 100 GPa. Can be. In general, when the dielectric layer contains hafnium oxide, it is easy to form a monoclinic crystal phase having a relatively low dielectric constant, and the thicker the dielectric layer is, the more likely it is to crystallize into a monoclinic crystal phase having a relatively low dielectric constant. However, by the template layer 150, the second dielectric layer 144 may be formed to have tetragonal crystal phase even at a relatively large second thickness t2, so that the dielectric layer structure 140D has a relatively high total dielectric constant. It can have

도 6은 예시적인 실시예들에 따른 반도체 장치(100E)를 나타내는 단면도이다. 도 6에서 도 1 내지 도 5에서와 동일한 참조부호는 동일한 구성요소를 의미한다. 반도체 장치(100E)는 상부 전극 구조물(160E)의 구성을 제외하면 도 1을 참조로 설명한 반도체 장치(100)와 동일하므로 전술한 차이점을 위주로 설명한다.6 is a cross-sectional view illustrating a semiconductor device 100E in accordance with example embodiments. In FIG. 6, the same reference numerals as used in FIGS. 1 to 5 denote the same components. Since the semiconductor device 100E is the same as the semiconductor device 100 described with reference to FIG. 1 except for the configuration of the upper electrode structure 160E, the above-described differences will be mainly described.

도 6을 참조하면, 상부 전극 구조물(160E)은 제2 상부 전극(164)만을 포함할 수 있고, 제2 상부 전극(164)은 템플릿층(150E) 직접 상부에 배치될 수 있다. 템플릿층(150E)은 니오븀 산화물(NbOx, 0.5 ≤ x ≤ 2.5)을 포함할 수 있고, 약 1 내지 10 옹스트롬(Å)의 제1 두께(t1e)를 가질 수 있으나, 이에 한정되는 것은 아니다. Referring to FIG. 6, the upper electrode structure 160E may include only the second upper electrode 164, and the second upper electrode 164 may be disposed directly on the template layer 150E. The template layer 150E may include niobium oxide (NbO x , 0.5 ≦ x ≦ 2.5), and may have a first thickness t1e of about 1 to 10 angstroms, but is not limited thereto.

예시적인 제조 공정에서, 유전층 구조물(140) 상에 원자층 증착(ALD) 공정 또는 화학 기상 증착(CVD) 공정 등에 의해 니오븀 산화물을 포함하는 템플릿층(150E)을 형성하고, 템플릿층(150E) 상에 ALD 공정 또는 CVD 공정 등에 의해 제2 상부 전극(164)을 형성할 수 있다. In an exemplary manufacturing process, a template layer 150E including niobium oxide is formed on the dielectric layer structure 140 by an atomic layer deposition (ALD) process or a chemical vapor deposition (CVD) process, and the like on the template layer 150E. The second upper electrode 164 may be formed in the ALD process or the CVD process.

도 7은 예시적인 실시예들에 따른 반도체 장치(100F)를 나타내는 단면도이다. 도 7에서 도 1 내지 도 6에서와 동일한 참조부호는 동일한 구성요소를 의미한다. 반도체 장치(100F)는 템플릿층(150F)이 유전층 구조물(140F) 및 하부 전극 구조물(130F) 사이에 배치되는 것을 제외하면 도 5를 참조로 설명한 반도체 장치(100E)와 동일하므로 전술한 차이점을 위주로 설명한다.7 is a cross-sectional view illustrating a semiconductor device 100F according to example embodiments. In FIG. 7, the same reference numerals as used in FIGS. 1 to 6 denote the same components. The semiconductor device 100F is the same as the semiconductor device 100E described with reference to FIG. 5 except that the template layer 150F is disposed between the dielectric layer structure 140F and the lower electrode structure 130F. Explain.

도 7을 참조하면, 하부 전극 구조물(130F)은 층간 절연막(120) 상에 순차적으로 적층된 제1 하부 전극(132F) 및 제2 하부 전극(134F)을 포함할 수 있다. 제2 하부 전극(134F) 상에는 템플릿층(150F)이 배치될 수 있고, 템플릿층(150F) 상에 유전층 구조물(140F)이 배치될 수 있고, 유전층 구조물(140F)은 템플릿층(150F) 상에 순차적으로 적층된 제2 유전층(144F) 및 제1 유전층(142F)을 포함할 수 있다. 상부 전극 구조물(160F)은 제2 상부 전극(164)만을 포함할 수 있고, 상부 전극 구조물(160F)이 제1 유전층(142F) 상에 배치될 수 있다. Referring to FIG. 7, the lower electrode structure 130F may include a first lower electrode 132F and a second lower electrode 134F sequentially stacked on the interlayer insulating layer 120. The template layer 150F may be disposed on the second lower electrode 134F, the dielectric layer structure 140F may be disposed on the template layer 150F, and the dielectric layer structure 140F may be disposed on the template layer 150F. The second dielectric layer 144F and the first dielectric layer 142F may be sequentially stacked. The upper electrode structure 160F may include only the second upper electrode 164, and the upper electrode structure 160F may be disposed on the first dielectric layer 142F.

예시적인 실시예들에서, 제1 하부 전극(132F)은 도핑된 실리콘, 도핑된 실리콘게르마늄, 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W) 등의 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니오븀 질화물(NbN), 몰리브덴 질화물(MoN), 텅스텐 질화물(WN) 등의 도전성 금속 질화물, 및 산화 이리듐 등의 도전성 금속 산화물 중에서 선택된 적어도 하나를 포함할 수 있다. 제2 하부 전극(134F)은 니오븀 질화물(NbNy, 0.5 ≤ x ≤ 1.0)을 포함할 수 있다.In exemplary embodiments, the first lower electrode 132F may be doped silicon, doped silicon germanium, ruthenium (Ru), titanium (Ti), tantalum (Ta), niobium (Nb), iridium (Ir), molybdenum Metals such as (Mo), tungsten (W), conductive metal nitrides such as titanium nitride (TiN), tantalum nitride (TaN), niobium nitride (NbN), molybdenum nitride (MoN), tungsten nitride (WN), and iridium oxide It may include at least one selected from conductive metal oxides, such as. The second lower electrode 134F may include niobium nitride (NbN y , 0.5 ≦ x ≦ 1.0).

예시적인 실시예들에서, 제1 유전층(142F)은 제1 유전 물질을 포함할 수 있고, 상기 제1 유전 물질은 실리콘 산화물보다 높은 유전 상수를 갖는 고유전상수(high-k) 물질을 포함할 수 있다. 예를 들어, 상기 제1 유전 물질은 지르코늄 산화물, 알루미늄 산화물, 알루미늄 실리콘 산화물, 티타늄 산화물, 이트륨 산화물, 스칸듐 산화물, 및 란탄족 산화물 중 적어도 하나를 포함할 수 있다. 제2 유전층(144F)은 테트라고날 결정상을 갖는 하프늄 산화물을 포함할 수 있다. In example embodiments, the first dielectric layer 142F may include a first dielectric material, and the first dielectric material may include a high-k material having a higher dielectric constant than silicon oxide. have. For example, the first dielectric material may include at least one of zirconium oxide, aluminum oxide, aluminum silicon oxide, titanium oxide, yttrium oxide, scandium oxide, and lanthanide oxide. The second dielectric layer 144F may include hafnium oxide having a tetragonal crystal phase.

도 7에 도시된 바와 같이, 제2 하부 전극(134F)과 제2 유전층(144F) 사이에 이들과 접촉하도록 템플릿층(150F)이 개재될 수 있다. 예시적인 제조 공정에서, 니오븀 질화물을 포함하는 제2 하부 전극(134F)을 형성하고, 제2 하부 전극(134F) 상에 제2 유전층(144F)을 형성하기 위한 공정에서 공정 분위기에 노출되는 제2 하부 전극(134F) 상면으로부터의 제2 하부 전극(134F)의 일부분이 산화되어 니오븀 산화물을 포함하는 템플릿층(150F)이 형성될 수 있다. 다른 예시적인 제조 공정에서, 니오븀 질화물을 포함하는 제2 하부 전극(134F)을 형성하고, 이후 ALD 공정 또는 CVD 공정에 의해 니오븀 산화물을 포함하는 템플릿층(150F)을 형성할 수도 있다. 후속의 열처리 공정 동안 템플릿층(150F)에 의해 제2 유전층(144F)이 테트라고날 결정상을 갖도록 결정화될 수 있다.As shown in FIG. 7, the template layer 150F may be interposed between the second lower electrode 134F and the second dielectric layer 144F to contact them. In an exemplary manufacturing process, a second lower electrode 134F including niobium nitride is formed, and a second exposed to the process atmosphere in a process for forming a second dielectric layer 144F on the second lower electrode 134F. A portion of the second lower electrode 134F from the upper surface of the lower electrode 134F may be oxidized to form a template layer 150F including niobium oxide. In another exemplary manufacturing process, the second lower electrode 134F including niobium nitride may be formed, and then the template layer 150F including niobium oxide may be formed by an ALD process or a CVD process. During the subsequent heat treatment process, the second dielectric layer 144F may be crystallized to have a tetragonal crystal phase by the template layer 150F.

이하에서는 도 25a 내지 도 25c, 및 도 26을 참조하여 예시적인 실시예들에 따른 반도체 장치 내에 포함된 원소의 함량과, 실험예 및 비교예에 따른 반도체 장치의 X선 회절 분석 그래프에 대하여 설명하도록 한다.Hereinafter, with reference to FIGS. 25A to 25C and 26, the content of elements included in semiconductor devices according to exemplary embodiments and X-ray diffraction analysis graphs of semiconductor devices according to experimental and comparative examples will be described. do.

도 25a 내지 도 25c는 예시적인 실시예들에 따른 반도체 장치의 EDX(energy-dispersive X-ray spectroscopy) 분석 그래프를 나타낸다. 도 25a 내지 도 25c에는 각각 비교예에 따른 반도체 장치(CO21), 제1 실험예에 따른 반도체 장치(EX21) 및 제2 실험예에 따른 반도체 장치(EX22)에 대하여, 하부 전극(130) 내의 제1 스캔 지점(SP1)(도 1 참조)으로부터 제2 상부 전극(164) 내의 제2 스캔 지점(SP2)(도 1 참조) 사이에서 스캔 라인(SL)을 따라 반도체 장치 내에 포함되는 원소의 함량을 도시하였다. 25A-25C illustrate graphs of an energy-dispersive X-ray spectroscopy (EDX) analysis of a semiconductor device in accordance with example embodiments. 25A to 25C, the semiconductor device CO21 according to the comparative example, the semiconductor device EX21 according to the first experiment example, and the semiconductor device EX22 according to the second experiment example, respectively, are formed in the lower electrode 130. The content of an element included in the semiconductor device along the scan line SL between the first scan point SP1 (see FIG. 1) and the second scan point SP2 (see FIG. 1) in the second upper electrode 164 is determined. Shown.

도 25a에 도시된 비교예에 따른 반도체 장치(CO21)를 형성하기 위하여, 티타늄 질화물을 포함하는 하부 베이스 전극(LE) 상에 하프늄 산화물을 포함하는 제1 유전층(DL1)을 형성하고, 제1 유전층(DL1) 상에 지르코늄 산화물을 포함하는 제2 유전층(DL2)을 형성하고, 제2 유전층(DL2) 상에 백금을 포함하는 상부 베이스 전극(UE)을 형성하였다.In order to form the semiconductor device CO21 according to the comparative example illustrated in FIG. 25A, the first dielectric layer DL1 including hafnium oxide is formed on the lower base electrode LE including titanium nitride, and the first dielectric layer is formed. A second dielectric layer DL2 including zirconium oxide was formed on the DL1, and an upper base electrode UE including platinum was formed on the second dielectric layer DL2.

도 25b에 도시된 실험예 1에 따른 반도체 장치(EX21)는 도 1을 참조로 설명된 반도체 장치(100)와 유사한 구조로 형성되었다. 예를 들어, 실험예 1에 따른 반도체 장치(EX21)는 티타늄 질화물을 포함하는 하부 전극(130), 지르코늄 산화물을 포함하는 제1 유전층(142), 하프늄 산화물을 포함하는 제2 유전층(144), 니오븀 산화물을 포함하는 템플릿층(150), 및 백금을 포함하는 상부 베이스 전극(UE)을 포함하는 구조로 형성되었다. The semiconductor device EX21 according to Experimental Example 1 illustrated in FIG. 25B has a structure similar to that of the semiconductor device 100 described with reference to FIG. 1. For example, the semiconductor device EX21 according to Experimental Example 1 may include a lower electrode 130 including titanium nitride, a first dielectric layer 142 including zirconium oxide, a second dielectric layer 144 including hafnium oxide, A template layer 150 including niobium oxide and an upper base electrode UE including platinum are formed.

도 25c에 도시된 실험예 2에 따른 반도체 장치(EX22)는 도 7을 참조로 설명된 반도체 장치(100F)와 유사한 구조로 형성되었다. 예를 들어, 실험예 2에 따른 반도체 장치(EX22)는 티타늄 질화물을 포함하는 제1 하부 전극(132F), 니오븀 질화물을 포함하는 제2 하부 전극(134F), 니오븀 산화물을 포함하는 템플릿층(150F), 하프늄 산화물을 포함하는 제2 유전층(144F), 지르코늄 산화물을 포함하는 제1 유전층(142F), 및 백금을 포함하는 상부 베이스 전극(UE)을 포함하는 구조로 형성되었다. The semiconductor device EX22 according to Experimental Example 2 illustrated in FIG. 25C has a structure similar to that of the semiconductor device 100F described with reference to FIG. 7. For example, the semiconductor device EX22 according to Experimental Example 2 may include a first lower electrode 132F including titanium nitride, a second lower electrode 134F including niobium nitride, and a template layer 150F including niobium oxide. ), A second dielectric layer 144F including hafnium oxide, a first dielectric layer 142F including zirconium oxide, and an upper base electrode UE including platinum.

도 25a 내지 도 25c를 참조하면, 실험예 1에 따른 반도체 장치(EX21)에서 제2 유전층(144) 상에 배치되는 템플릿층(150)이 니오븀 산화물의 조성을 가짐을 확인할 수 있고, 또한, 도시되지는 않았지만, 템플릿층(150)은 제2 유전층(144)의 전체 면적에 걸쳐 균일한 두께로(예를 들어 10 Å 이하의 균일한 두께로) 형성되었음을 확인하였다. 실험예 2에 따른 반도체 장치(EX22)에서 제2 상부 전극(134F) 상에 배치되는 템플릿층(150F)이 니오븀 산화물의 조성을 가지며, 템플릿층(150F) 상에 배치되는 제2 유전층(144F)은 하프늄 산화물의 조성을 가짐을 확인할 수 있고, 또한, 도시되지는 않았지만, 템플릿층(150F)은 제2 상부 전극(134F)의 전체 면적에 걸쳐 균일한 두께로(예를 들어 10 Å 이하의 균일한 두께로) 형성되었음을 확인하였다. 비교예에 따른 반도체 장치(CO21)에서 하부 베이스 전극(LE) 상에 배치되는 제1 유전층(DL1)이 하프늄 산화물의 조성을 가짐을 확인할 수 있다.25A to 25C, it can be seen that the template layer 150 disposed on the second dielectric layer 144 has a composition of niobium oxide in the semiconductor device EX21 according to Experimental Example 1 and is not shown. However, it was confirmed that the template layer 150 was formed to have a uniform thickness (for example, a uniform thickness of 10 GPa or less) over the entire area of the second dielectric layer 144. In the semiconductor device EX22 according to Experimental Example 2, the template layer 150F disposed on the second upper electrode 134F has a composition of niobium oxide, and the second dielectric layer 144F disposed on the template layer 150F is It can be confirmed that the hafnium oxide has a composition, and although not shown, the template layer 150F has a uniform thickness (for example, 10 kPa or less) over the entire area of the second upper electrode 134F. To form). In the semiconductor device CO21 according to the comparative example, it can be seen that the first dielectric layer DL1 disposed on the lower base electrode LE has a composition of hafnium oxide.

도 26은 비교예와 실험예들에 따른 반도체 장치의 X선 회절 분석 그래프를 나타낸다. 26 shows an X-ray diffraction analysis graph of a semiconductor device according to Comparative Example and Experimental Example.

도 26을 참조하면, 비교예에 따른 반도체 장치(CO21)에서는 약 28.30˚에서의 모노클리닉 결정상의 (-111) 면에 의한 제1 피크(▲)가 상대적으로 큰 강도로 관찰되는 반면 약 30.48˚에서의 테트라고날 결정상의 (101) 면에 의한 제2 피크(●)는 상대적으로 작은 강도로 관찰된다. 반면, 실험예 1에 따른 반도체 장치(EX21)에서는 약 28.30˚에서의 모노클리닉 결정상의 (-111) 면에 의한 제1 피크(▲)가 상대적으로 작은 강도로 관찰되는 반면 약 30.48˚에서의 테트라고날 결정상의 (101) 면에 의한 제2 피크(●)는 상대적으로 큰 강도로 관찰된다. 또한 실험예 2에 따른 반도체 장치(EX21)에서도 약 28.30˚에서의 모노클리닉 결정상의 (-111) 면에 의한 제1 피크(▲)가 거의 관찰되지 않거나 미미한 강도로 관찰되는 반면 약 30.48˚에서의 테트라고날 결정상의 (101) 면에 의한 제2 피크(●)는 상대적으로 큰 강도로 관찰된다. 즉, 비교예에 따른 반도체 장치(CO21)에서와 같이 티타늄 질화물 상에서의 하프늄 산화물은 모노클리닉 결정상을 갖도록 우선적으로 배향되는 반면, 실험예 1 및 2에 따른 반도체 장치(EX21, EX22)에서와 같이 니오븀 산화물을 포함하는 템플릿층과 접촉하는 하프늄 산화물은 테트라고날 결정상을 갖도록 우선적으로 배향됨을 확인할 수 있다. 이는 제1 피크(▲)와 제2 피크(●) 사이의 강도 비율을 측정한 아래의 표 1을 참조로 할 때 더욱 명확히 확인할 수 있다.Referring to FIG. 26, in the semiconductor device CO21 according to the comparative example, the first peak ▲ due to the (-111) plane of the monoclinic crystal phase at about 28.30 ° is observed with a relatively large intensity, while about 30.48 ° The second peak (•) due to the (101) plane of the tetragonal crystal phase in is observed at a relatively small intensity. On the other hand, in the semiconductor device EX21 according to Experimental Example 1, the first peak (▲) due to the (-111) plane of the monoclinic crystal phase at about 28.30 ° is observed with a relatively small intensity, whereas tetra at about 30.48 ° The second peak (●) due to the (101) plane of the high crystalline phase is observed with relatively large intensity. In addition, in the semiconductor device EX21 according to Experimental Example 2, the first peak (▲) due to the (-111) plane of the monoclinic crystal phase at about 28.30 ° was hardly observed or was observed with a slight intensity, while at about 30.48 ° The second peak (●) due to the (101) plane of the tetragonal crystal phase is observed with relatively large intensity. That is, hafnium oxide on titanium nitride as in the semiconductor device CO21 according to the comparative example is preferentially oriented to have a monoclinic crystal phase, while niobium as in the semiconductor devices EX21 and EX22 according to Experimental Examples 1 and 2 It can be seen that the hafnium oxide in contact with the template layer including the oxide is preferentially oriented to have a tetragonal crystal phase. This can be more clearly confirmed with reference to Table 1 below in which the intensity ratio between the first peak ▲ and the second peak (is measured.

종류Kinds 제1 피크/제2 피크(m-상/t-상)(arb. unit)First peak / second peak (m-phase / t-phase) (arb. Unit) 비교예(CO21)Comparative Example (CO21) 0.6900.690 제1 실험예(EX21)Experimental Example 1 (EX21) 0.2300.230 제2 실험예(EX22)Experimental Example 2 (EX22) 0.1140.114

표 1을 참조하면, 비교예에 따른 반도체 장치(CO21)에서는 테트라고날 결정상(t-상)의 제2 피크(●)의 강도에 대한 모노클리닉 결정상(m-상)의 제1 피크(▲)의 강도의 비율이 0.690인 반면, 실험예 1에 따른 반도체 장치(EX21)에서는 테트라고날 결정상(t-상)의 제2 피크(●)의 강도에 대한 모노클리닉 결정상(m-상)의 제1 피크(▲)의 강도의 비율이 0.230이었다. 즉, 실험예 1에 따른 반도체 장치(EX21)에서 테트라고날 결정상(t-상)의 제2 피크(●)의 강도가 비교예에 따른 반도체 장치(CO21)에서의 테트라고날 결정상(t-상)의 제2 피크(●)의 강도보다 현저히 큰 값임을 확인할 수 있다. 또한 실험예 2에 따른 반도체 장치(EX22)에서는 테트라고날 결정상(t-상)의 제2 피크(●)의 강도에 대한 모노클리닉 결정상(m-상)의 제1 피크(▲)의 강도의 비율이 0.114이었다. 즉, 실험예 2에 따른 반도체 장치(EX22)에서 테트라고날 결정상(t-상)의 제2 피크(●)의 강도가 비교예에 따른 반도체 장치(CO21)에서의 테트라고날 결정상(t-상)의 제2 피크(●)의 강도보다 현저히 큰 값이며, 실험예 1에 따른 반도체 장치(EX21)에서 테트라고날 결정상(t-상)의 제2 피크(●)의 강도보다도 더 큰 값을 나타냄을 확인할 수 있다. Referring to Table 1, in the semiconductor device CO21 according to the comparative example, the first peak (▲) of the monoclinic crystal phase (m-phase) with respect to the intensity of the second peak (●) of the tetragonal crystal phase (t-phase) While the ratio of the intensity of is 0.690, in the semiconductor device EX21 according to Experimental Example 1, the first of the monoclinic crystal phase (m-phase) with respect to the intensity of the second peak (●) of the tetragonal crystal phase (t-phase) The ratio of the intensity of the peak (▲) was 0.230. That is, the intensity of the second peak (●) of the tetragonal crystal phase (t-phase) in the semiconductor device EX21 according to Experimental Example 1 is the tetragonal crystal phase (t-phase) in the semiconductor device CO21 according to the comparative example. It can be seen that the value is significantly larger than the intensity of the second peak (●). In the semiconductor device EX22 according to Experimental Example 2, the ratio of the intensity of the first peak (▲) of the monoclinic crystal phase (m-phase) to the intensity of the second peak (●) of the tetragonal crystal phase (t-phase) This was 0.114. That is, the intensity of the second peak (실험) of the tetragonal crystal phase (t-phase) in the semiconductor device EX22 according to Experimental Example 2 is the tetragonal crystal phase (t-phase) in the semiconductor device CO21 according to the comparative example. It is a value which is significantly larger than the intensity of the second peak () of, and shows a value larger than the intensity of the second peak () of the tetragonal crystal phase (t-phase) in the semiconductor device EX21 according to Experimental Example 1. You can check it.

이는 니오븀 산화물 표면과 모노클리닉 구조의 하프늄 산화물 표면 사이의 계면 에너지에 비하여 니오븀 산화물 표면과 테트라고날 구조의 하프늄 산화물 표면 사이의 계면 에너지가 더 작기 때문에, 니오븀 산화물 표면 상에서 하프늄 산화물은 테트라고날 결정상으로 우선적으로 배향하도록 결정화되는 것으로 추측할 수 있다. Since the interfacial energy between the niobium oxide surface and the tetragonal hafnium oxide surface is smaller than the interfacial energy between the niobium oxide surface and the hafnium oxide surface of the monoclinic structure, the hafnium oxide on the niobium oxide surface is preferential to the tetragonal crystal phase. It can be inferred to crystallize to orientate.

도 8은 예시적인 실시예들에 따른 반도체 장치(200)를 나타내는 레이아웃도이다. 도 9는 도 8의 B-B ' 선에 따른 단면도이고, 도 10은 도 9의 CX1 부분의 확대도이다. 도 8 내지 도 10에서, 도 1 내지 도 7에서와 동일한 참조부호는 동일한 구성요소를 의미한다.8 is a layout diagram illustrating a semiconductor device 200 according to example embodiments. FIG. 9 is a cross-sectional view taken along line BB ′ of FIG. 8, and FIG. 10 is an enlarged view of a portion CX1 of FIG. 9. 8 to 10, the same reference numerals as used in FIGS. 1 to 7 denote the same components.

도 8 내지 도 10을 참조하면, 기판(210)은 소자 분리막(212)에 의해 정의되는 활성 영역(AC)을 구비할 수 있다. 예시적인 실시예들에서, 기판(210)은 Si, Ge, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 반도체 물질을 포함할 수 있다. 예시적인 실시예들에서, 기판(210)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.8 to 10, the substrate 210 may include an active region AC defined by the device isolation layer 212. In example embodiments, the substrate 210 may include a semiconductor material such as Si, Ge, or SiGe, SiC, GaAs, InAs, or InP. In example embodiments, the substrate 210 may include a conductive region, for example, a well doped with impurities or a structure doped with impurities.

소자 분리막(212)은 STI (shallow trench isolation) 구조를 가질 수 있다. 예를 들어 소자 분리막(212)은 기판(210) 내에 형성된 소자 분리 트렌치(212T)를 채우는 절연 물질을 포함할 수 있다. 상기 절연 물질은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ (tonen silazene)을 포함할 수 있으나, 이에 한정되는 것은 아니다. The device isolation layer 212 may have a shallow trench isolation (STI) structure. For example, the device isolation layer 212 may include an insulating material filling the device isolation trench 212T formed in the substrate 210. The insulating material is fluoride silicate glass (FSG), undoped silicate glass (USG), boro-phospho-silicate glass (BPSG), phosphoro-silicate glass (PSG), flowable oxide (FOX), plasma enhanced tetra- (PE-TEOS) ethyl-ortho-silicate, or TOSZ (tonen silazene), but is not limited thereto.

활성 영역(AC)은 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 도 8에 예시적으로 도시된 것과 같이, 활성 영역(AC)의 장축은 기판(110)의 상면에 평행한 D3 방향을 따라 배열될 수 있다. 예시적인 실시예들에 있어서, 활성 영역(AC)에 P형 또는 N형 불순물들이 도핑될 수 있다.The active region AC may have a relatively long island shape having a short axis and a long axis, respectively. As exemplarily illustrated in FIG. 8, the long axis of the active region AC may be arranged along a direction D3 parallel to the top surface of the substrate 110. In example embodiments, P-type or N-type impurities may be doped into the active region AC.

기판(210)은 기판(210) 상면에 평행한 X 방향을 따라 연장되는 게이트 라인 트렌치(220T)를 더 구비할 수 있다. 게이트 라인 트렌치(220T)는 활성 영역(AC)과 교차하며, 기판(210) 상면으로부터 소정의 깊이로 형성될 수 있다. 게이트 라인 트렌치(220T)의 일부분은 소자 분리막(212) 내부로 연장될 수 있고, 소자 분리막(212) 내에 형성되는 게이트 라인 트렌치(220T)의 일부분은 활성 영역(AC) 내에 형성되는 게이트 라인 트렌치(220T)의 일부분보다 낮은 레벨에 위치하는 바닥면을 구비할 수 있다.The substrate 210 may further include a gate line trench 220T extending in an X direction parallel to the upper surface of the substrate 210. The gate line trench 220T may cross the active region AC and may be formed to a predetermined depth from an upper surface of the substrate 210. A portion of the gate line trench 220T may extend into the device isolation layer 212, and a portion of the gate line trench 220T formed in the device isolation layer 212 may be formed in the active region AC. A bottom surface located at a level lower than a portion of 220T).

게이트 라인 트렌치(220T) 양측에 위치하는 활성 영역(AC) 상부(upper portion)에는 제1 소스/드레인 영역(216A) 및 제2 소스/드레인 영역(216B)이 배치될 수 있다. 제1 소스/드레인 영역(216A)과 제2 소스/드레인 영역(216B)은 활성 영역(AC)에 도핑된 불순물과는 다른 도전형을 갖는 불순물이 도핑된 불순물 영역일 수 있다. 제1 소스/드레인 영역(216A)과 제2 소스/드레인 영역(216B)에는 N형 또는 P형 불순물들이 도핑될 수 있다.A first source / drain region 216A and a second source / drain region 216B may be disposed in an upper portion of the active region AC positioned at both sides of the gate line trench 220T. The first source / drain region 216A and the second source / drain region 216B may be impurity regions doped with impurities having a conductivity type different from that of the impurities doped in the active region AC. N-type or P-type impurities may be doped into the first source / drain region 216A and the second source / drain region 216B.

게이트 라인 트렌치(220T)의 내부에는 게이트 구조물(220)이 형성될 수 있다. 게이트 구조물(220)은 게이트 라인 트렌치(220T)의 내벽 상에 순차적으로 형성된 게이트 절연층(222), 게이트 전극(224) 및 게이트 캡핑층(226)을 포함할 수 있다.The gate structure 220 may be formed in the gate line trench 220T. The gate structure 220 may include a gate insulating layer 222, a gate electrode 224, and a gate capping layer 226 sequentially formed on an inner wall of the gate line trench 220T.

게이트 절연층(222)은 소정의 두께로 게이트 라인 트렌치(220T)의 내벽 상에 콘포말하게 형성될 수 있다. 게이트 절연층(222)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, ONO (oxide/nitride/oxide), 또는 실리콘 산화물보다 높은 유전 상수를 가지는 고유전물질 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 게이트 절연층(222)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예들에서, 게이트 절연층(222)은 HfO2, ZrO2, Al2O3, HfAlO3, Ta2O3, TiO2, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되지 않는다. The gate insulating layer 222 may be conformally formed on the inner wall of the gate line trench 220T with a predetermined thickness. The gate insulating layer 222 may be formed of at least one selected from silicon oxide, silicon nitride, silicon oxynitride, ONO (oxide / nitride / oxide), or a high dielectric material having a dielectric constant higher than that of silicon oxide. For example, the gate insulating layer 222 may have a dielectric constant of about 10 to 25. In some embodiments, the gate insulating layer 222 may be formed of HfO 2 , ZrO 2 , Al 2 O 3 , HfAlO 3 , Ta 2 O 3 , TiO 2 , or a combination thereof, but is not limited thereto. Do not.

게이트 전극(224)은 게이트 절연층(222) 상에서 게이트 라인 트렌치(220T)의 바닥부로부터 소정의 높이까지 게이트 라인 트렌치(220T)를 채우도록 형성될 수 있다. 게이트 전극(224)은 게이트 절연층(222) 상에 배치되는 일함수 조절층(도시 생략)과 상기 일함수 조절층 상에서 게이트 라인 트렌치(220T)의 바닥부를 채우는 매립 금속층(도시 생략)을 포함할 수 있다. 예를 들어, 상기 일함수 조절층은 Ti, TiN, TiAlN, TiAlC, TiAlCN, TiSiCN, Ta, TaN, TaAlN, TaAlCN, TaSiCN 등과 같은 금속, 금속 질화물 또는 금속 탄화물을 포함할 수 있고, 상기 매립 금속층은 W, WN, TiN, TaN 중 적어도 하나를 포함할 수 있다.The gate electrode 224 may be formed to fill the gate line trench 220T from the bottom of the gate line trench 220T to a predetermined height on the gate insulating layer 222. The gate electrode 224 may include a work function control layer (not shown) disposed on the gate insulating layer 222 and a buried metal layer (not shown) filling the bottom portion of the gate line trench 220T on the work function control layer. Can be. For example, the work function control layer may include a metal, a metal nitride or a metal carbide such as Ti, TiN, TiAlN, TiAlC, TiAlCN, TiSiCN, Ta, TaN, TaAlN, TaAlCN, TaSiCN, and the like. It may include at least one of W, WN, TiN, TaN.

게이트 캡핑층(226)은 게이트 전극(224) 상에서 게이트 라인 트렌치(220T)의 잔류 부분을 채울 수 있다. 예를 들어, 게이트 캡핑층(226)은 실리콘 산화물, 실리콘 산질화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.The gate capping layer 226 may fill the remaining portion of the gate line trench 220T on the gate electrode 224. For example, the gate capping layer 226 may include at least one of silicon oxide, silicon oxynitride, and silicon nitride.

제1 소스/드레인 영역(216A) 상에는 기판(210)의 상면에 평행하고 X 방향에 수직한 Y 방향을 따라 연장되는 비트 라인 구조물(230)이 형성될 수 있다. 비트 라인 구조물(230)은 기판(210) 상에 순차적으로 적층된 비트 라인 콘택(232), 비트 라인(234) 및 비트 라인 캡핑층(236)을 포함할 수 있다. 예를 들어, 비트 라인 콘택(232)은 폴리실리콘을 포함할 수 있고, 비트 라인(234)은 금속 물질을 포함할 수 있다. 비트 라인 캡핑층(236)은 실리콘 질화물 또는 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 도 9에는 비트 라인 콘택(232)이 기판(210) 상면과 동일한 레벨의 바닥면을 갖도록 형성된 것이 예시적으로 도시되었으나, 이와는 달리 기판(210)의 상면으로부터 소정의 깊이로 리세스(도시 생략)가 형성되고 비트 라인 콘택(232)이 상기 리세스 내부까지 연장되어, 비트 라인 콘택(232)의 바닥면이 기판(210) 상면보다 낮은 레벨에 형성될 수도 있다.The bit line structure 230 may be formed on the first source / drain region 216A and extend in the Y direction parallel to the top surface of the substrate 210 and perpendicular to the X direction. The bit line structure 230 may include a bit line contact 232, a bit line 234, and a bit line capping layer 236 sequentially stacked on the substrate 210. For example, the bit line contact 232 may comprise polysilicon and the bit line 234 may comprise a metallic material. The bit line capping layer 236 may include an insulating material such as silicon nitride or silicon oxynitride. In FIG. 9, the bit line contact 232 is formed to have a bottom surface having the same level as the top surface of the substrate 210, but alternatively, a recess (not shown) has a predetermined depth from the top surface of the substrate 210. May be formed and the bit line contact 232 may extend into the recess, so that the bottom surface of the bit line contact 232 may be formed at a level lower than the top surface of the substrate 210.

선택적으로, 비트 라인 콘택(232)과 비트 라인(234) 사이에 비트 라인 중간층(도시 생략)이 개재될 수 있다. 상기 비트 라인 중간층은 텅스텐 실리사이드와 같은 금속 실리사이드, 또는 텅스텐 질화물과 같은 금속 질화물을 포함할 수 있다. 비트 라인 구조물(230) 측벽 상에는 비트 라인 스페이서(도시 생략)가 더 형성될 수 있다. 상기 비트 라인 스페이서는 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물과 같은 절연 물질로 구성된 단일층 구조 또는 다중층 구조를 가질 수 있다. 또한, 상기 비트 라인 스페이서는 에어 스페이스(도시 생략)를 더 포함할 수도 있다. Optionally, a bit line intermediate layer (not shown) may be interposed between the bit line contact 232 and the bit line 234. The bit line intermediate layer may include a metal silicide such as tungsten silicide, or a metal nitride such as tungsten nitride. Bit line spacers (not shown) may be further formed on sidewalls of the bit line structure 230. The bit line spacer may have a single layer structure or a multilayer structure composed of an insulating material such as silicon oxide, silicon oxynitride, or silicon nitride. In addition, the bit line spacer may further include an air space (not shown).

기판(210) 상에는 제1 층간 절연막(242)이 형성될 수 있고, 비트 라인 콘택(232)이 제1 층간 절연막(242)을 관통하여 제1 소스/드레인 영역(216A)과 연결될 수 있다. 제1 층간 절연막(242) 상에는 비트 라인(234) 및 비트 라인 캡핑층(236)이 배치될 수 있다. 제2 층간 절연막(244)은 제1 층간 절연막(242) 상에서 비트 라인(234) 및 비트 라인 캡핑층(236) 측면 및 상면을 커버하도록 배치될 수 있다. The first interlayer insulating layer 242 may be formed on the substrate 210, and the bit line contact 232 may be connected to the first source / drain region 216A through the first interlayer insulating layer 242. The bit line 234 and the bit line capping layer 236 may be disposed on the first interlayer insulating layer 242. The second interlayer insulating layer 244 may be disposed on the first interlayer insulating layer 242 to cover the bit line 234 and the bit line capping layer 236.

콘택 구조물(250)은 제2 소스/드레인 영역(216B) 상에 배치될 수 있다. 콘택 구조물(250)의 측벽을 제1 및 제2 층간 절연막(242, 244)이 둘러쌀 수 있다. 예시적인 실시예들에 있어서, 콘택 구조물(250)은 기판(210) 상에 순차적으로 적층된 하부 콘택 패턴(도시 생략), 금속 실리사이드층(도시 생략), 및 상부 콘택 패턴(도시 생략)과, 상기 상부 콘택 패턴의 측면과 바닥면을 둘러싸는 배리어층(도시 생략)을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 하부 콘택 패턴은 폴리실리콘을 포함하고, 상기 상부 콘택 패턴은 금속 물질을 포함할 수 있다. 상기 배리어층은 도전성을 갖는 금속 질화물을 포함할 수 있다.Contact structure 250 may be disposed on second source / drain region 216B. First and second interlayer insulating layers 242 and 244 may surround sidewalls of the contact structure 250. In example embodiments, the contact structure 250 may include a lower contact pattern (not shown), a metal silicide layer (not shown), and an upper contact pattern (not shown) sequentially stacked on the substrate 210. It may include a barrier layer (not shown) surrounding the side surface and the bottom surface of the upper contact pattern. In example embodiments, the lower contact pattern may include polysilicon, and the upper contact pattern may include a metal material. The barrier layer may include a metal nitride having conductivity.

제2 층간 절연막(244) 상에는 커패시터 구조물(CS)이 배치될 수 있다. 커패시터 구조물(CS)은 콘택 구조물(250)과 전기적으로 연결되는 하부 전극(130), 하부 전극(130)을 콘포말하게 커버하는 유전층 구조물(140), 및 유전층 구조물(140) 상의 템플릿층(150), 및 템플릿층(150) 상의 상부 전극 구조물(160)을 포함할 수 있다. 한편, 제2 층간 절연막(244) 상에는 개구부(260T)를 구비하는 식각 정지층(260)이 형성될 수 있고, 식각 정지층(260)의 개구부(260T) 내에 하부 전극(130)의 바닥부가 배치될 수 있다. The capacitor structure CS may be disposed on the second interlayer insulating layer 244. The capacitor structure CS includes a lower electrode 130 electrically connected to the contact structure 250, a dielectric layer structure 140 conformally covering the lower electrode 130, and a template layer 150 on the dielectric layer structure 140. And the upper electrode structure 160 on the template layer 150. Meanwhile, an etch stop layer 260 having an opening 260T may be formed on the second interlayer insulating layer 244, and a bottom portion of the lower electrode 130 is disposed in the opening 260T of the etch stop layer 260. Can be.

도 8에는 X 방향 및 Y 방향을 따라 반복적으로 배열되는 콘택 구조물(250) 상에서 커패시터 구조물(CS)이 X 방향 및 Y 방향을 따라 반복적으로 배열된 것이 예시적으로 도시된다. 그러나, 도 8에 도시된 것과는 달리, X 방향 및 Y 방향을 따라 반복적으로 배열되는 콘택 구조물(250) 상에서 커패시터 구조물(CS)은 예를 들어 허니콤 구조와 같은 육각형 형상으로 배열할 수도 있고, 이러한 경우에 콘택 구조물(250)과 커패시터 구조물(CS) 사이에 랜딩 패드(도시 생략)가 더 형성될 수 있다.8 exemplarily illustrates that the capacitor structures CS are repeatedly arranged along the X and Y directions on the contact structures 250 that are repeatedly arranged along the X and Y directions. However, unlike shown in FIG. 8, the capacitor structures CS may be arranged in a hexagonal shape, for example, a honeycomb structure, on the contact structures 250 repeatedly arranged along the X and Y directions. In some cases, a landing pad (not shown) may be further formed between the contact structure 250 and the capacitor structure CS.

하부 전극(130)은 콘택 구조물(250) 상에서 아래가 막힌 실린더 형상 또는 컵 형상으로 형성될 수 있다. 하부 전극(130)에 대한 설명은 앞서 도 1을 참조로 설명한 내용을 참조할 수 있다.The lower electrode 130 may be formed in a cylindrical shape or a cup shape with the bottom blocked on the contact structure 250. The description of the lower electrode 130 may refer to the contents described above with reference to FIG. 1.

하부 전극(130) 및 식각 정지층(260) 상에 유전층 구조물(140)이 배치될 수 있다. 유전층 구조물(140)은 제1 유전층(142)과 제2 유전층(144)의 적층 구조를 가질 수 있다. 유전층 구조물(140)은 하부 전극(130) 및 식각 정지층(260) 상에 콘포말하게 배치되는 제1 유전층(142)과, 제1 유전층(142) 상에 배치되는 제2 유전층(144)을 포함할 수 있고, 제2 유전층(144)은 테트라고날 결정상을 갖는 하프늄 산화물을 포함할 수 있다. 유전층 구조물(140)에 대한 설명은 앞서 도 1을 참조로 설명한 내용을 참조할 수 있다. The dielectric layer structure 140 may be disposed on the lower electrode 130 and the etch stop layer 260. The dielectric layer structure 140 may have a stacked structure of the first dielectric layer 142 and the second dielectric layer 144. The dielectric layer structure 140 may include a first dielectric layer 142 conformally disposed on the lower electrode 130 and the etch stop layer 260, and a second dielectric layer 144 disposed on the first dielectric layer 142. The second dielectric layer 144 may include hafnium oxide having a tetragonal crystal phase. The description of the dielectric layer structure 140 may refer to the contents described above with reference to FIG. 1.

도 8 내지 도 10에서는 유전층 구조물(140)이 제1 유전층(142)과 제2 유전층(144)의 적층 구조를 갖는 것을 예시적으로 도시하였으나 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 유전층 구조물(140) 대신 도 2 내지 도 5를 참조로 설명한 유전층 구조물(140A, 140B, 140C, 140D)이 하부 전극(130) 상에 배치될 수도 있다. 8 to 10 exemplarily illustrate that the dielectric layer structure 140 has a stacked structure of the first dielectric layer 142 and the second dielectric layer 144, but the technical spirit of the present invention is not limited thereto. Instead of 140, the dielectric layer structures 140A, 140B, 140C, and 140D described with reference to FIGS. 2 through 5 may be disposed on the lower electrode 130.

유전층 구조물(140) 상에는 템플릿층(150)이 배치될 수 있다. 템플릿층(150)은 유전층 구조물(140) 상에 콘포말하게 배치될 수 있고, 유전층 구조물(140)을 사이에 두고 하부 전극(130)을 커버할 수 있다. 예시적인 실시예들에서, 템플릿층(150)은 제2 유전층(144)의 전체 상면과 접촉하도록 배치될 수 있다. 예를 들어, 제2 유전층(144)의 전체 상면은 하부 전극(130)의 외측벽을 둘러싸는 제2 유전층(144) 부분의 전체 표면과, 하부 전극(130)의 내측벽을 둘러싸는 제2 유전층(144)부분의 전체 표면과, 하부 전극(130)의 최상면 상에 배치되는 제2 유전층(144) 부분의 전체 표면과, 하부 전극(130)의 바닥부 상에 배치되는 제2 유전층(144) 부분의 전체 표면을 지칭할 수 있다. 템플릿층(150)은 니오븀 산화물을 포함할 수 있고, 제2 유전층(144)이 테트라고날 결정상을 갖도록 우선적으로 배향시킬 수 있는 결정화 유도층으로 작용할 수 있다. 또한 템플릿층(150)은 상부 전극 구조물(160)의 형성 공정(또는 제2 상부 전극(164)의 형성 공정)에서 유전층 구조물(140)이 손상되거나 유전층 구조물(140) 내부로 반응 물질이 침투하는 것을 방지하는 보호층으로 작용할 수 있다. 템플릿층(150)에 대한 설명은 앞서 도 1을 참조로 설명한 내용을 참조할 수 있다.The template layer 150 may be disposed on the dielectric layer structure 140. The template layer 150 may be conformally disposed on the dielectric layer structure 140 and may cover the lower electrode 130 with the dielectric layer structure 140 interposed therebetween. In example embodiments, the template layer 150 may be disposed to contact the entire top surface of the second dielectric layer 144. For example, the entire upper surface of the second dielectric layer 144 may include the entire surface of the portion of the second dielectric layer 144 surrounding the outer wall of the lower electrode 130, and the second dielectric layer surrounding the inner wall of the lower electrode 130. The entire surface of the portion 144, the entire surface of the portion of the second dielectric layer 144 disposed on the top surface of the lower electrode 130, and the second dielectric layer 144 disposed on the bottom portion of the lower electrode 130. It may refer to the entire surface of the part. The template layer 150 may include niobium oxide and may serve as a crystallization inducing layer that may preferentially orient the second dielectric layer 144 to have a tetragonal crystal phase. In addition, the template layer 150 may be damaged during the formation of the upper electrode structure 160 (or the formation of the second upper electrode 164), or the reaction material may penetrate into the dielectric layer structure 140. It can act as a protective layer to prevent it. The description of the template layer 150 may refer to the contents described above with reference to FIG. 1.

템플릿층(150) 상에는 상부 전극 구조물(160)이 배치될 수 있다. 상부 전극 구조물(160)은 템플릿층(150)의 전체 상면과 접촉하는 제1 상부 전극(162)과, 제1 상부 전극(162) 상의 제2 상부 전극(164)을 포함할 수 있다. 제1 상부 전극(162)은 니오븀 질화물을 포함할 수 있다. 상부 전극 구조물(160)에 대한 설명은 앞서 도 1을 참조로 설명한 내용을 참조할 수 있다.The upper electrode structure 160 may be disposed on the template layer 150. The upper electrode structure 160 may include a first upper electrode 162 in contact with the entire upper surface of the template layer 150, and a second upper electrode 164 on the first upper electrode 162. The first upper electrode 162 may include niobium nitride. The description of the upper electrode structure 160 may refer to the contents described above with reference to FIG. 1.

전술한 반도체 장치(200)에 따르면, 템플릿층(150)에 의해 제2 유전층(144)이 테트라고날 결정상을 갖는 하프늄 산화물로 형성될 수 있고, 이에 따라 유전층 구조물(140)은 상대적으로 높은 총 유전 상수를 가질 수 있다. 따라서, 반도체 장치(200)는 높은 커패시턴스 및 우수한 전기적 특성을 가질 수 있다.According to the semiconductor device 200 described above, the second dielectric layer 144 may be formed of the hafnium oxide having a tetragonal crystal phase by the template layer 150, so that the dielectric layer structure 140 has a relatively high total dielectric constant. It can have a constant. Therefore, the semiconductor device 200 may have high capacitance and excellent electrical characteristics.

도 11은 예시적인 실시예들에 따른 반도체 장치(200A)를 나타내는 단면도이다. 도 11은 도 8의 B-B' 선에 따른 단면에 대응하는 단면도이다. 도 11에서, 도 1 내지 도 10에서와 동일한 참조부호는 동일한 구성요소를 의미한다.11 is a cross-sectional view illustrating a semiconductor device 200A according to example embodiments. FIG. 11 is a cross-sectional view taken along line BB ′ of FIG. 8. In FIG. 11, the same reference numerals as used in FIGS. 1 to 10 denote the same components.

도 11을 참조하면, 커패시터 구조물(CSA)는 하부 전극(130)과 이에 인접한 하부 전극(130) 사이에 배치되는 지지부(270)를 더 포함할 수 있다. 지지부(270)는 몰드층(280)(도 18 참조)의 제거 공정 및/또는 유전층 구조물(140)의 형성 공정에서 하부 전극(130)이 쓰러지거나 기울어지는 것을 방지할 수 있다.Referring to FIG. 11, the capacitor structure CSA may further include a support 270 disposed between the lower electrode 130 and the lower electrode 130 adjacent thereto. The support part 270 may prevent the lower electrode 130 from falling or tilting in the process of removing the mold layer 280 (see FIG. 18) and / or the process of forming the dielectric layer structure 140.

도 11에 예시적으로 도시된 것과 같이, 지지부(270)는 하부 전극(130)의 최상면과 동일한 평면에 위치하는 상면을 가질 수 있으나, 이에 한정되는 것은 아니다. 도 11에 도시된 것과는 달리, 하부 전극(130)의 측벽 상에 서로 다른 수직 레벨에 위치하는 복수 개의 지지부(270)가 배치될 수도 있다. 지지부(270)는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 또는 금속 산화물 등을 포함할 수 있다. As exemplarily illustrated in FIG. 11, the support part 270 may have an upper surface located on the same plane as the uppermost surface of the lower electrode 130, but is not limited thereto. Unlike FIG. 11, a plurality of supports 270 positioned at different vertical levels may be disposed on sidewalls of the lower electrode 130. The support part 270 may include silicon nitride, silicon oxide, silicon oxynitride, metal oxide, or the like.

도 12는 예시적인 실시예들에 따른 반도체 장치(200B)를 나타내는 단면도이다. 도 12는 도 8의 B-B' 선에 따른 단면에 대응하는 단면도이다. 도 12에서, 도 1 내지 도 11에서와 동일한 참조부호는 동일한 구성요소를 의미한다.12 is a cross-sectional view illustrating a semiconductor device 200B according to example embodiments. 12 is a cross-sectional view corresponding to a cross section taken along the line BB ′ of FIG. 8. In FIG. 12, the same reference numerals as used in FIGS. 1 to 11 denote the same elements.

도 12를 참조하면, 커패시터 구조물(CSB)은 필라 타입의 하부 전극(130B)을 포함할 수 있다. 하부 전극(130B)의 바닥부는 식각 정지층(260)의 개구부(260T) 내에 배치되고, 하부 전극(130B)은 수직 방향(Z 방향)을 따라 연장하는 원기둥, 사각 기둥, 또는 다각형 기둥의 형상을 가질 수 있다. 유전층 구조물(140)은 하부 전극(130B)과 식각 정지층(260) 상에 콘포말하게 배치될 수 있다. 도시되지는 않았지만, 하부 전극(130B)의 측벽 상에 지지부(도시 생략)가 더 형성되어 하부 전극(130B)의 기울어짐 또는 쓰러짐을 방지할 수 있다.Referring to FIG. 12, the capacitor structure CSB may include a pillar type lower electrode 130B. The bottom of the lower electrode 130B is disposed in the opening 260T of the etch stop layer 260, and the lower electrode 130B has a shape of a cylinder, a square column, or a polygonal column extending along the vertical direction (Z direction). Can have. The dielectric layer structure 140 may be conformally disposed on the lower electrode 130B and the etch stop layer 260. Although not shown, a support portion (not shown) may be further formed on the sidewall of the lower electrode 130B to prevent the lower electrode 130B from tilting or falling down.

도 13은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 플로우차트이다. 도 13은 도 1 내지 도 6을 참조로 설명한 반도체 장치(100, 100A, 100B, 100C, 100D, 100E)의 제조 방법일 수 있다. 13 is a flowchart schematically illustrating a method of manufacturing a semiconductor device in accordance with example embodiments. FIG. 13 may be a method of manufacturing the semiconductor devices 100, 100A, 100B, 100C, 100D, and 100E described with reference to FIGS. 1 to 6.

도 13을 참조하면, 기판 상에 하부 전극을 형성할 수 있다(S210 단계). Referring to FIG. 13, a lower electrode may be formed on a substrate (S210).

상기 하부 전극을 형성하기 전에 상기 기판 상에 층간 절연막 또는 다른 하부 구조물을 더 형성할 수 있다. 상기 하부 전극은 화학 기상 증착(chemical vapor deposition, CVD) 공정, 금속 유기 CVD (MOCVD) 공정, 원자층 증착(atomic layer deposition, ALD) 공정, 또는 금속 유기 ALD (MOALD) 공정에 의해 형성될 수 있다.Before forming the lower electrode, an interlayer insulating film or another lower structure may be further formed on the substrate. The lower electrode may be formed by a chemical vapor deposition (CVD) process, a metal organic CVD (MOCVD) process, an atomic layer deposition (ALLD) process, or a metal organic ALD (MOALD) process. .

이후, 하부 전극 상에 유전층 구조물을 형성할 수 있다(S220 단계).Thereafter, a dielectric layer structure may be formed on the lower electrode (S220).

상기 유전층 구조물은 제1 유전층과 제2 유전층을 포함하는 적층 구조로 형성될 수 있다. 예를 들어, 상기 제1 유전층은 CVD 공정, MOCVD 공정, ALD 공정, MOALD 공정 등에 의해 제1 유전 물질을 사용하여 형성될 수 있고, 상기 제2 유전층은 CVD 공정, MOCVD 공정, ALD 공정, MOALD 공정 등에 의해 제1 유전 물질과 다른 제2 유전 물질을 사용하여 형성될 수 있다. 상기 제2 유전 물질은 하프늄 산화물을 포함할 수 있다.The dielectric layer structure may be formed as a stacked structure including a first dielectric layer and a second dielectric layer. For example, the first dielectric layer may be formed using a first dielectric material by a CVD process, a MOCVD process, an ALD process, a MOALD process, and the like, and the second dielectric layer may be a CVD process, a MOCVD process, an ALD process, or a MOALD process. Or the like and using a second dielectric material different from the first dielectric material. The second dielectric material may include hafnium oxide.

이후, 유전층 구조물 상에 니오븀 산화물을 포함하는 템플릿층과 니오븀 질화물을 포함하는 상부 전극을 형성할 수 있다(S230 단계). Thereafter, a template layer including niobium oxide and an upper electrode including niobium nitride may be formed on the dielectric layer structure (S230).

상기 유전층 구조물 상에 CVD 공정, MOCVD 공정, ALD 공정, MOALD 공정 등에 의해 니오븀 질화물을 사용하여 상부 전극을 형성할 수 있다. 예를 들어, 상기 상부 전극을 형성하기 위하여 ALD 공정 또는 MOALD 공정을 수행하는 경우, 상기 유전층 구조물 상에 니오븀(Nb)을 포함하는 전구체와 질소(N)를 포함하는 반응물이 교대로 및 반복적으로 공급될 수 있다. An upper electrode may be formed on the dielectric layer structure by using niobium nitride by a CVD process, a MOCVD process, an ALD process, or a MOALD process. For example, when an ALD process or a MOALD process is performed to form the upper electrode, a precursor including niobium (Nb) and a reactant including nitrogen (N) are alternately and repeatedly supplied to the dielectric layer structure. Can be.

상기 상부 전극을 형성하기 위한 공정에서 니오븀을 포함하는 전구체가 산화되어 상대적으로 얇은 제1 두께(t1)(도 1 참조)를 갖는 템플릿층이 형성될 수 있다. In the process of forming the upper electrode, a precursor including niobium may be oxidized to form a template layer having a relatively thin first thickness t1 (see FIG. 1).

또는 상기 유전층 구조물과 접촉하거나 이에 인접하게 배치되는 상부 전극의 일부분이 산화될 수 있고, 이러한 경우에 니오븀 산화물을 포함하는 상기 템플릿층이 상기 상부 전극과 상기 유전층 구조물의 계면에 상대적으로 얇은 제1 두께(t1)로 형성될 수 있다.Or a portion of the upper electrode disposed in contact with or adjacent to the dielectric layer structure, in which case the first thickness of the template layer comprising niobium oxide is relatively thin at the interface between the upper electrode and the dielectric layer structure It may be formed as (t1).

이후, 기판을 열처리할 수 있다(S240 단계). Thereafter, the substrate may be heat treated (step S240).

상기 기판을 열처리하는 단계는 약 200℃ 내지 500℃의 온도에서 수 분 내지 수 시간 동안 수행될 수 있다. 상기 열처리하는 단계에서 상기 제2 유전층의 전체 상면 상에 배치되는 상기 템플릿층이 상기 제2 유전층의 우선적 배향을 위한 결정화 유도층으로 작용할 수 있고, 상기 제2 유전층은 테트라고날 결정상을 갖도록 결정화될 수 있다.Heat treating the substrate may be performed at a temperature of about 200 ° C. to 500 ° C. for several minutes to several hours. The template layer disposed on the entire top surface of the second dielectric layer may act as a crystallization inducing layer for preferential orientation of the second dielectric layer in the heat treatment step, and the second dielectric layer may be crystallized to have a tetragonal crystal phase. have.

도 14는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 플로우차트이다. 도 14는 도 1 내지 도 6을 참조로 설명한 반도체 장치(100, 100A, 100B, 100C, 100D, 100E)의 제조 방법일 수 있다. 14 is a flowchart schematically illustrating a method of manufacturing a semiconductor device in accordance with example embodiments. 14 may be a method of manufacturing the semiconductor devices 100, 100A, 100B, 100C, 100D, and 100E described with reference to FIGS. 1 through 6.

도 14를 참조하면, 기판 상에 하부 전극을 형성할 수 있다(S210 단계).Referring to FIG. 14, a lower electrode may be formed on a substrate (S210).

이후, 하부 전극 상에 유전층 구조물을 형성할 수 있다(S220 단계).Thereafter, a dielectric layer structure may be formed on the lower electrode (S220).

이후, 유전층 구조물 상에 니오븀 산화물을 포함하는 템플릿층을 형성할 수 있다(S230A 단계).Thereafter, a template layer including niobium oxide may be formed on the dielectric layer structure (step S230A).

상기 유전층 구조물 상에 CVD 공정, MOCVD 공정, ALD 공정, MOALD 공정 등에 의해 니오븀 산화물을 사용하여 템플릿층을 형성할 수 있다. 예를 들어, 상기 템플릿층을 형성하기 위하여 ALD 공정 또는 MOALD 공정을 수행하는 경우, 상기 유전층 구조물 상에 니오븀(Nb)을 포함하는 전구체와 산소(O)를 포함하는 반응물이 교대로 및 반복적으로 공급될 수 있다. The template layer may be formed on the dielectric layer structure by using niobium oxide by a CVD process, a MOCVD process, an ALD process, or a MOALD process. For example, when an ALD process or a MOALD process is performed to form the template layer, the precursor including niobium (Nb) and the reactant including oxygen (O) are alternately and repeatedly supplied to the dielectric layer structure. Can be.

이후, 상기 템플릿층 상에 상부 전극을 형성할 수 있다(S230B 단계).Thereafter, an upper electrode may be formed on the template layer (step S230B).

예시적인 실시예들에서, 상기 상부 전극은 니오븀 질화물을 포함할 수 있다. 상기 상부 전극을 형성하기 위하여 ALD 공정 또는 MOALD 공정을 수행하는 경우, 상기 유전층 구조물 상에 니오븀(Nb)을 포함하는 전구체와 질소(N)를 포함하는 반응물이 교대로 및 반복적으로 공급될 수 있다.In example embodiments, the upper electrode may include niobium nitride. When the ALD process or the MOALD process is performed to form the upper electrode, precursors including niobium (Nb) and reactants including nitrogen (N) may be alternately and repeatedly supplied to the dielectric layer structure.

다른 실시예들에서, 상기 상부 전극은 도핑된 실리콘, 도핑된 실리콘게르마늄, 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W) 등의 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니오븀 질화물(NbN), 몰리브덴 질화물(MoN), 텅스텐 질화물(WN) 등의 도전성 금속 질화물, 및 산화 이리듐 등의 도전성 금속 산화물 중에서 선택된 적어도 하나를 포함할 수 있다.In other embodiments, the upper electrode may be doped silicon, doped silicon germanium, ruthenium (Ru), titanium (Ti), tantalum (Ta), niobium (Nb), iridium (Ir), molybdenum (Mo), tungsten Metals such as (W), conductive metal nitrides such as titanium nitride (TiN), tantalum nitride (TaN), niobium nitride (NbN), molybdenum nitride (MoN), tungsten nitride (WN), and conductive metal oxides such as iridium oxide It may include at least one selected from.

이후, 기판을 열처리할 수 있다(S240 단계). Thereafter, the substrate may be heat treated (step S240).

상기 열처리하는 단계에서 상기 제2 유전층의 전체 상면 상에 배치되는 상기 템플릿층이 상기 제2 유전층의 우선적 배향을 위한 결정화 유도층으로 작용할 수 있고, 상기 제2 유전층은 테트라고날 결정상을 갖도록 결정화될 수 있다.The template layer disposed on the entire top surface of the second dielectric layer may act as a crystallization inducing layer for preferential orientation of the second dielectric layer in the heat treatment step, and the second dielectric layer may be crystallized to have a tetragonal crystal phase. have.

도 15 내지 도 24는 예시적인 실시예들에 따른 반도체 장치(200)의 제조 방법을 공정 순서에 따라 도시한 단면도들이다.15 to 24 are cross-sectional views illustrating a method of manufacturing the semiconductor device 200 in accordance with exemplary embodiments in a process sequence.

도 15를 참조하면, 기판(210)에 소자 분리 트렌치(212T)를 형성하고, 소자 분리 트렌치(212T) 내에 소자 분리막(212)을 형성할 수 있다. 소자 분리막(212)에 의해 기판(210)에 활성 영역(AC)이 정의될 수 있다. Referring to FIG. 15, the device isolation trench 212T may be formed in the substrate 210, and the device isolation layer 212 may be formed in the device isolation trench 212T. The active region AC may be defined in the substrate 210 by the device isolation layer 212.

이후, 기판(210)에 제1 마스크(도시 생략)를 형성하고, 상기 제1 마스크를 식각 마스크로 사용하여 기판(210)에 게이트 라인 트렌치(220T)를 형성할 수 있다. 게이트 라인 트렌치(220T)는 상호 평행하게 연장되며, 활성 영역(AC)을 가로지르는 라인 형상을 가질 수 있다. Thereafter, a first mask (not shown) may be formed on the substrate 210, and the gate line trench 220T may be formed on the substrate 210 using the first mask as an etching mask. The gate line trench 220T may extend in parallel to each other and have a line shape crossing the active region AC.

이후, 게이트 라인 트렌치(220T)의 내벽 상에 게이트 절연층(222)을 형성할 수 있다. 게이트 절연층(222) 상에 게이트 라인 트렌치(220T) 내부를 채우는 게이트 도전층(도시 생략)을 형성한 후 에치백 공정에 의해 상기 게이트 도전층 상측을 소정의 높이만큼 제거하여 게이트 전극(224)을 형성할 수 있다. Thereafter, the gate insulating layer 222 may be formed on the inner wall of the gate line trench 220T. After forming a gate conductive layer (not shown) filling the gate line trench 220T on the gate insulating layer 222, an upper portion of the gate conductive layer is removed by a predetermined height by an etch back process to remove the gate electrode 224. Can be formed.

이후, 게이트 라인 트렌치(220T)의 잔류 부분을 채우도록 절연 물질을 형성하고, 기판(210) 상면이 노출될 때까지 상기 절연 물질을 평탄화함에 의해 게이트 라인 트렌치(220T)의 내벽 상에 게이트 캡핑층(226)을 형성할 수 있다. 이후 상기 제1 마스크는 제거될 수 있다.Thereafter, an insulating material is formed to fill the remaining portion of the gate line trench 220T, and the gate capping layer is formed on the inner wall of the gate line trench 220T by planarizing the insulating material until the top surface of the substrate 210 is exposed. 226 can be formed. The first mask may then be removed.

이후, 게이트 구조물(220) 양측의 기판(210)에 불순물 이온을 주입하여 제1 및 제2 소스/드레인 영역(216A, 216B)을 형성할 수도 있다. 이와는 달리, 소자 분리막(212)을 형성한 후에, 기판(210)에 불순물 이온을 주입하여 활성 영역(AC)의 상측에 제1 및 제2 소스/드레인 영역(216A, 216B)을 형성할 수도 있다. Thereafter, impurity ions may be implanted into the substrate 210 on both sides of the gate structure 220 to form first and second source / drain regions 216A and 216B. Alternatively, after the device isolation layer 212 is formed, impurity ions may be implanted into the substrate 210 to form first and second source / drain regions 216A and 216B above the active region AC. .

도 16을 참조하면, 기판(210) 상에 제1 층간 절연막(242)을 형성하고, 제1 층간 절연막(242)에 제1 소스/드레인 영역(216A)의 상면을 노출하는 개구부(도시 생략)를 형성할 수 있다. 제1 층간 절연막(242) 상에 상기 개구부를 채우는 도전층(도시 생략)을 형성하고, 상기 도전층 상측을 평탄화하여 상기 개구부 내에 제1 소스/드레인 영역(216A)과 전기적으로 연결되는 비트 라인 콘택(232)을 형성할 수 있다.Referring to FIG. 16, an opening (not shown) forming a first interlayer insulating layer 242 on a substrate 210 and exposing an upper surface of the first source / drain region 216A to the first interlayer insulating layer 242. Can be formed. A bit line contact is formed on the first interlayer insulating layer 242 to fill the opening, and the planarized upper side of the conductive layer is electrically connected to the first source / drain region 216A in the opening. 232 can be formed.

이후, 제1 층간 절연막(242) 상에 도전층(도시 생략) 및 절연층(도시 생략)을 순차적으로 형성하고, 상기 절연층과 상기 도전층을 패터닝하여 기판(210)의 상면에 평행한 Y 방향(도 8 참조)으로 연장되는 비트 라인 캡핑층(236)과 비트 라인(234)을 형성할 수 있다. 도시하지는 않았지만, 비트 라인(234) 및 비트 라인 캡핑층(236)의 측벽 상에 비트 라인 스페이서(도시 생략)를 더 형성할 수도 있다. Subsequently, a conductive layer (not shown) and an insulating layer (not shown) are sequentially formed on the first interlayer insulating layer 242, and the insulating layer and the conductive layer are patterned to be Y parallel to the upper surface of the substrate 210. Bit line capping layer 236 and bit line 234 extending in the direction (see FIG. 8) may be formed. Although not shown, bit line spacers (not shown) may be further formed on sidewalls of the bit line 234 and the bit line capping layer 236.

이후, 제1 층간 절연막(242) 상에 비트 라인(234) 및 비트 라인 캡핑층(236)를 커버하는 제2 층간 절연막(244)을 형성할 수 있다. Thereafter, a second interlayer insulating layer 244 covering the bit line 234 and the bit line capping layer 236 may be formed on the first interlayer insulating layer 242.

이후, 제1 및 제2 층간 절연막(242, 244)에 제2 소스/드레인 영역(216B)의 상면을 노출하는 개구부(도시 생략)를 형성하고, 상기 개구부 내에 콘택 구조물(250)을 형성할 수 있다. 예시적인 실시예들에서, 상기 개구부 내부에 하부 콘택 패턴(도시 생략), 금속 실리사이드층(도시 생략), 배리어층(도시 생략) 및 상부 콘택 패턴(도시 생략)을 순차적으로 형성함에 의해 콘택 구조물(250)이 형성될 수 있다.Afterwards, openings (not shown) exposing top surfaces of the second source / drain regions 216B may be formed in the first and second interlayer insulating layers 242 and 244, and contact structures 250 may be formed in the openings. have. In example embodiments, the contact structure may be formed by sequentially forming a lower contact pattern (not shown), a metal silicide layer (not shown), a barrier layer (not shown), and an upper contact pattern (not shown) inside the opening. 250) can be formed.

도 17을 참조하면, 제2 층간 절연막(244) 및 콘택 구조물(250) 상에 식각 정지층(260), 몰드층(280), 및 희생층(290)을 순차적으로 형성할 수 있다. Referring to FIG. 17, an etch stop layer 260, a mold layer 280, and a sacrificial layer 290 may be sequentially formed on the second interlayer insulating layer 244 and the contact structure 250.

예시적인 실시예들에 있어서, 몰드층(280)과 식각 정지층(260)은 서로에 대하여 식각 선택비를 갖는 물질들을 포함할 수 있다. 예를 들어 몰드층(280)이 실리콘 산화물을 포함하는 경우, 식각 정지층(260)은 실리콘 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 몰드층(280)은 서로 식각율이 다른 물질을 사용하여 복수층으로 형성될 수도 있다. 또한 몰드층(280)과 희생층(290)은 서로에 대하여 식각 선택비를 갖는 물질들을 포함할 수 있다.In example embodiments, the mold layer 280 and the etch stop layer 260 may include materials having an etch selectivity with respect to each other. For example, when the mold layer 280 includes silicon oxide, the etch stop layer 260 may include silicon nitride. In example embodiments, the mold layer 280 may be formed in a plurality of layers using materials having different etching rates. In addition, the mold layer 280 and the sacrificial layer 290 may include materials having an etch selectivity with respect to each other.

이후 희생층(290) 상에 마스크 패턴(292)을 형성할 수 있다.Thereafter, a mask pattern 292 may be formed on the sacrificial layer 290.

도 18을 참조하면, 마스크 패턴(292)을 사용하여 희생층(290) 및 몰드층(280)을 순차적으로 식각하여 개구부(280T)를 형성할 수 있다. Referring to FIG. 18, an opening 280T may be formed by sequentially etching the sacrificial layer 290 and the mold layer 280 using the mask pattern 292.

이후, 개구부(280T) 바닥에 노출된 식각 정지층(260) 부분을 제거하여 개구부(260T)를 형성할 수 있다. 개구부(280T) 및 개구부(260T)에 의해 콘택 구조물(250)의 상면이 노출될 수 있다.Thereafter, a portion of the etch stop layer 260 exposed at the bottom of the opening 280T may be removed to form the opening 260T. An upper surface of the contact structure 250 may be exposed by the opening 280T and the opening 260T.

도 19를 참조하면, 마스크 패턴(292)을 제거할 수 있다. Referring to FIG. 19, the mask pattern 292 may be removed.

이후, 식각 정지층(260), 몰드층(280), 및 희생층(290) 상에 개구부(150T, 210H)의 내벽을 콘포말하게 덮도록 예비 하부 전극층(130L)을 형성할 수 있다. Thereafter, the preliminary lower electrode layer 130L may be formed on the etch stop layer 260, the mold layer 280, and the sacrificial layer 290 so as to conformally cover the inner walls of the openings 150T and 210H.

예를 들어, 예비 하부 전극층(130L)의 형성 공정은 CVD 공정, MOCVD 공정, ALD 공정, 또는 MOALD 공정일 수 있다.For example, the process of forming the preliminary lower electrode layer 130L may be a CVD process, a MOCVD process, an ALD process, or a MOALD process.

도 20을 참조하면, 에치백 공정에 의해 몰드층(280)의 상면 상에 위치하는 예비 하부 전극층(130L)(도 19 참조) 및 희생층(290)을 제거하여 하부 전극(130)을 형성할 수 있다. Referring to FIG. 20, the lower electrode 130 may be formed by removing the preliminary lower electrode layer 130L (see FIG. 19) and the sacrificial layer 290 positioned on the upper surface of the mold layer 280 by an etch back process. Can be.

도 21을 참조하면, 몰드층(280)(도 20 참조)을 제거할 수 있다. 몰드층(280)의 제거 공정에서, 식각 정지층(260)은 제거되지 않고 잔류할 수 있다. 하부 전극(130)은 콘택 구조물(250) 상에 배치되며 바닥부가 막힌 실린더 형상으로 형성될 수 있다. Referring to FIG. 21, the mold layer 280 (see FIG. 20) may be removed. In the process of removing the mold layer 280, the etch stop layer 260 may remain without being removed. The lower electrode 130 may be disposed on the contact structure 250 and may have a cylindrical shape with a bottom portion blocked.

이후, 하부 전극(130) 및 식각 정지층(260) 상에 제1 유전층(142)(도 10 참조) 및 제2 유전층(144)(도 10 참조)을 순차적으로 형성함에 의해 유전층 구조물(140)을 형성할 수 있다. 제1 유전층(142)은 제1 유전 물질을 사용하여 CVD 공정, MOCVD 공정, ALD 공정, MOALD 공정 등에 의해 형성될 수 있다. 제2 유전층(144)은 제2 유전 물질을 사용하여 CVD 공정, MOCVD 공정, ALD 공정, MOALD 공정 등에 의해 형성될 수 있고, 상기 제2 유전 물질은 하프늄 산화물을 포함할 수 있다. The dielectric layer structure 140 is then formed by sequentially forming a first dielectric layer 142 (see FIG. 10) and a second dielectric layer 144 (see FIG. 10) on the lower electrode 130 and the etch stop layer 260. Can be formed. The first dielectric layer 142 may be formed by a CVD process, a MOCVD process, an ALD process, a MOALD process, or the like using the first dielectric material. The second dielectric layer 144 may be formed by a CVD process, a MOCVD process, an ALD process, a MOALD process, etc. using a second dielectric material, and the second dielectric material may include hafnium oxide.

다른 실시예들에서, 제2 유전층(144)을 형성하기 전에 제3 유전층(146)를 형성하거나, 또는 제3 유전층(146) 및 제4 유전층(148)을 순차적으로 형성할 수도 있다. 이러한 경우에, 도 2 내지 도 4를 참조로 설명한 유전층 구조물(140A, 140B, 140C)을 포함하는 반도체 장치(100A, 100B, 100C)가 형성될 수 있다.In other embodiments, the third dielectric layer 146 may be formed before the second dielectric layer 144 is formed, or the third dielectric layer 146 and the fourth dielectric layer 148 may be sequentially formed. In this case, the semiconductor devices 100A, 100B, and 100C including the dielectric layer structures 140A, 140B, and 140C described with reference to FIGS. 2 through 4 may be formed.

도 22를 참조하면, 유전층 구조물(140) 상에 템플릿층(150) 및 제1 상부 전극(162)을 형성할 수 있다. Referring to FIG. 22, a template layer 150 and a first upper electrode 162 may be formed on the dielectric layer structure 140.

예시적인 실시예들에서, 도 13을 참조로 설명한 것과 같이, 제2 유전층(144) 상에 CVD 공정, MOCVD 공정, ALD 공정, MOALD 공정 등에 의해 니오븀 질화물을 포함하는 제1 상부 전극(162)이 형성될 수 있다. 예를 들어, 제1 상부 전극(162)을 형성하기 위한 공정에서 니오븀을 포함하는 전구체가 산화되거나, 또는 제2 유전층(144)에 인접하게 배치되는 제1 상부 전극(162)의 일부분이 산화될 수 있고, 이러한 경우에 니오븀 산화물을 포함하는 템플릿층(150)이 제1 상부 전극(162)과 제2 유전층(144)의 계면에 상대적으로 얇은 제1 두께(t1)(도 10 참조)로 형성될 수 있다. 예를 들어 제1 두께(t1)는 약 1 내지 10 Å일 수 있으나 이에 한정되는 것은 아니다. 제1 두께(t1)는 제1 상부 전극(162)의 형성 공정에서 사용하는 전구체의 종류, 제1 상부 전극(162) 형성 공정 분위기, 제2 유전층(144)의 물질 조성 등에 따라 달라질 수 있다.In example embodiments, as described with reference to FIG. 13, the first upper electrode 162 including niobium nitride is formed on the second dielectric layer 144 by a CVD process, a MOCVD process, an ALD process, a MOALD process, or the like. Can be formed. For example, in a process for forming the first upper electrode 162, a precursor including niobium may be oxidized, or a portion of the first upper electrode 162 disposed adjacent to the second dielectric layer 144 may be oxidized. In this case, the template layer 150 including niobium oxide is formed to have a relatively thin first thickness t1 (see FIG. 10) at an interface between the first upper electrode 162 and the second dielectric layer 144. Can be. For example, the first thickness t1 may be about 1 to about 10 mm, but is not limited thereto. The first thickness t1 may vary depending on the type of precursor used in the process of forming the first upper electrode 162, the atmosphere of the process of forming the first upper electrode 162, and the material composition of the second dielectric layer 144.

다른 실시예들에서, 도 14를 참조로 설명한 것과 같이, 제2 유전층(144) 상에 CVD 공정, MOCVD 공정, ALD 공정, MOALD 공정 등에 의해 니오븀 산화물을 포함하는 템플릿층(150)이 우선 형성될 수 있다. 예를 들어, 니오븀 산화물을 포함하는 템플릿층(150)이 약 1 내지 10 Å의 제1 두께(t1)로 형성될 때까지 니오븀(Nb)을 포함하는 전구체와 산소(O)를 포함하는 반응물이 교대로 및 반복적으로 공급될 수 있다. 이후, 템플릿층(150) 상에 CVD 공정, MOCVD 공정, ALD 공정, MOALD 공정 등에 의해 니오븀 질화물을 포함하는 제1 상부 전극(162)이 형성될 수 있다. 예를 들어, 니오븀(Nb)을 포함하는 전구체와 질소(N)를 포함하는 반응물이 교대로 및 반복적으로 공급되어 제1 상부 전극(162)이 형성될 수 있다.In other embodiments, as described with reference to FIG. 14, a template layer 150 including niobium oxide is first formed on the second dielectric layer 144 by a CVD process, a MOCVD process, an ALD process, a MOALD process, or the like. Can be. For example, a reactant including niobium (Nb) and a reactant including oxygen (O) until the template layer 150 including niobium oxide is formed to a first thickness t1 of about 1 to 10 kPa. It can be supplied alternately and repeatedly. Thereafter, the first upper electrode 162 including niobium nitride may be formed on the template layer 150 by a CVD process, a MOCVD process, an ALD process, or a MOALD process. For example, a precursor including niobium (Nb) and a reactant including nitrogen (N) may be alternately and repeatedly supplied to form the first upper electrode 162.

도 23을 참조하면, 제1 상부 전극(162) 상에 제2 상부 전극(164)을 형성할 수 있다. 제2 상부 전극(164)은 제1 상부 전극(162) 상에서 하부 전극(130)의 내벽에 의해 정의되는 공간을 완전히 채울 수 있다.Referring to FIG. 23, a second upper electrode 164 may be formed on the first upper electrode 162. The second upper electrode 164 may completely fill the space defined by the inner wall of the lower electrode 130 on the first upper electrode 162.

도 24를 참조하면, 제2 상부 전극(164)이 형성된 기판(210)에 열처리 공정(S240)이 수행될 수 있다. Referring to FIG. 24, a heat treatment process S240 may be performed on the substrate 210 on which the second upper electrode 164 is formed.

예시적인 실시예들에서, 열처리 공정(S240)은 약 200℃ 내지 500℃의 온도에서 수 분 내지 수 시간 동안 수행될 수 있으나 이에 한정되는 것은 아니다. 일부 예시들에서, 열처리 공정(S240)을 수행하는 과정에서 제2 유전층(164)은 테트라고날 결정상을 갖도록 결정화될 수 있고, 이 때 제2 유전층(164)의 전체 상면 상에 배치되는 템플릿층(150)이 제2 유전층(164)의 우선적 배향을 위한 결정화 유도층으로 작용할 수 있다.In exemplary embodiments, the heat treatment process S240 may be performed at a temperature of about 200 ° C. to 500 ° C. for several minutes to several hours, but is not limited thereto. In some examples, during the heat treatment process S240, the second dielectric layer 164 may be crystallized to have a tetragonal crystal phase, and at this time, the template layer disposed on the entire upper surface of the second dielectric layer 164 ( 150 may serve as a crystallization inducing layer for preferential orientation of the second dielectric layer 164.

다른 실시예들에서, 열처리 공정(S240)을 수행하는 과정에서 제1 상부 전극(162)의 일부 두께가 산화되어 템플릿층(150)의 두께(t1)(도 10 참조)가 더 증가될 수도 있다.In other embodiments, a portion of the thickness of the first upper electrode 162 may be oxidized in the process of performing the heat treatment process S240 to further increase the thickness t1 (see FIG. 10) of the template layer 150. .

전술한 공정을 수행하여 반도체 장치(200)가 완성될 수 있다.The semiconductor device 200 may be completed by performing the above-described process.

전술한 반도체 장치(200)의 제조 방법에 따르면, 열처리 공정(S240) 동안에 니오븀 산화물을 포함하는 템플릿층(150)이 하프늄 산화물이 테트라고날 결정상을 갖도록 결정화시키는 결정화 유도층으로 작용할 수 있다. 또한 템플릿층(150)은 유전층 구조물(140)이 손상되거나 유전층 구조물(140) 내부로 질소를 포함하는 반응물과 같은 물질이 침투하는 것을 방지하는 보호층으로 작용할 수 있다. 반도체 장치(200)는 상대적으로 높은 커패시턴스 및 우수한 전기적 특성을 가질 수 있다.According to the method of manufacturing the semiconductor device 200 described above, the template layer 150 including niobium oxide may serve as a crystallization inducing layer to crystallize the hafnium oxide to have a tetragonal crystal phase during the heat treatment process (S240). In addition, the template layer 150 may serve as a protective layer to prevent the dielectric layer structure 140 from being damaged or the penetration of a material such as a reactant including nitrogen into the dielectric layer structure 140. The semiconductor device 200 may have a relatively high capacitance and excellent electrical characteristics.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, exemplary embodiments have been disclosed in the drawings and the specification. Although embodiments have been described using specific terms in this specification, they are used only for the purpose of describing the technical spirit of the present disclosure and are not used to limit the scope of the disclosure as defined in the meaning or claims. . Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present disclosure will be defined by the technical spirit of the appended claims.

130: 하부 전극 142: 제1 유전층
144: 제2 유전층 150: 템플릿층
162: 제1 상부 전극 164: 제2 상부 전극130: lower electrode 142: first dielectric layer
144: second dielectric layer 150: template layer
162: first upper electrode 164: second upper electrode

Claims (10)

기판 상에 배치되는 하부 전극;
상기 하부 전극 상에 배치되며, 테트라고날 결정상을 갖는 하프늄 산화물을 포함하는 유전층 구조물;
상기 유전층 구조물 상에 배치되며, 니오븀 산화물(NbOx, 0.5 ≤ x ≤ 2.5)을 포함하는 템플릿층; 및
상기 템플릿층 상에 순차적으로 배치되는 제1 상부 전극과 제2 상부 전극을 포함하는 상부 전극 구조물을 포함하는 반도체 장치.A lower electrode disposed on the substrate;
A dielectric layer structure disposed on the lower electrode and including hafnium oxide having a tetragonal crystal phase;
A template layer disposed on the dielectric layer structure and including niobium oxide (NbO x , 0.5 ≦ x ≦ 2.5); And
And an upper electrode structure including a first upper electrode and a second upper electrode sequentially disposed on the template layer. 제1항에 있어서,
상기 유전층 구조물은,
상기 하부 전극 상에 배치되며, 제1 유전 물질을 포함하는 제1 유전층, 및
상기 제1 유전층 상에 배치되며, 제2 유전 물질을 포함하는 제2 유전층을 포함하고,
상기 제2 유전 물질은 테트라고날 결정상을 갖는 하프늄 산화물을 포함하는 것을 특징으로 하는 반도체 장치.The method of claim 1,
The dielectric layer structure,
A first dielectric layer disposed on the lower electrode, the first dielectric layer comprising a first dielectric material, and
A second dielectric layer disposed on the first dielectric layer, the second dielectric layer comprising a second dielectric material;
And the second dielectric material comprises hafnium oxide having a tetragonal crystal phase. 제2항에 있어서,
상기 제2 유전층의 상면 전체가 상기 템플릿층과 접촉하는 것을 특징으로 하는 반도체 장치.The method of claim 2,
The entire upper surface of the second dielectric layer is in contact with the template layer. 제2항에 있어서,
상기 유전층 구조물은 X선 회절 분석에서 상기 제2 유전층의 테트라고날 결정 구조의 {101} 면에 의한 30.48˚ ± 0.2˚의 피크를 나타내는 것을 특징으로 하는 반도체 장치.The method of claim 2,
Wherein the dielectric layer structure exhibits a peak of 30.48 ° ± 0.2 ° by the {101} plane of the tetragonal crystal structure of the second dielectric layer in X-ray diffraction analysis. 제1항에 있어서,
상기 템플릿층은 1 내지 10 옹스트롬(Å)의 두께를 갖는 것을 특징으로 하는 반도체 장치.The method of claim 1,
The template layer has a thickness of 1 to 10 angstroms. 제1항에 있어서,
상기 제1 상부 전극은 니오븀 질화물(NbNy, 0.5 ≤ x ≤ 1.0)을 포함하는 것을 특징으로 하는 반도체 장치.The method of claim 1,
And the first upper electrode comprises niobium nitride (NbN y , 0.5 ≦ x ≦ 1.0). 제1항에 있어서,
상기 템플릿층의 상면 전체가 상기 제1 상부 전극과 접촉하는 것을 특징으로 하는 반도체 장치.The method of claim 1,
The entire upper surface of the template layer is in contact with the first upper electrode. 기판 상에 배치되며, 제1 하부 전극과 제2 하부 전극을 포함하는 하부 전극 구조물;
상기 하부 전극 구조물 상에 배치되며, 니오븀 산화물(NbOx, 0.5 ≤ x ≤ 2.5)을 포함하는 템플릿층;
상기 템플릿층 상에 배치되며, 테트라고날 결정상을 갖는 하프늄 산화물을 포함하는 유전층 구조물; 및
상기 유전층 구조물 상에 배치되는 상부 전극 구조물을 포함하는 반도체 장치.A lower electrode structure disposed on the substrate, the lower electrode structure including a first lower electrode and a second lower electrode;
A template layer disposed on the lower electrode structure and including niobium oxide (NbO x , 0.5 ≦ x ≦ 2.5);
A dielectric layer structure disposed on the template layer and comprising hafnium oxide having a tetragonal crystal phase; And
And an upper electrode structure disposed on the dielectric layer structure. 기판 상에 배치되는 콘택 구조물; 및
상기 콘택 구조물 상에 배치되는 커패시터 구조물을 포함하고,
상기 커패시터 구조물은,
상기 콘택 구조물과 전기적으로 연결되는 하부 전극;
상기 하부 전극 상에 배치되며, 테트라고날 결정상을 갖는 하프늄 산화물을 포함하는 유전층 구조물;
상기 유전층 구조물 상에 배치되며, 니오븀 산화물(NbOx, 0.5 ≤ x ≤ 2.5)을 포함하는 템플릿층; 및
상기 템플릿층 상에 순차적으로 배치되는 제1 상부 전극과 제2 상부 전극을 포함하는 상부 전극 구조물을 포함하는 것을 특징으로 하는 반도체 장치. A contact structure disposed on the substrate; And
A capacitor structure disposed on the contact structure,
The capacitor structure,
A lower electrode electrically connected to the contact structure;
A dielectric layer structure disposed on the lower electrode and including hafnium oxide having a tetragonal crystal phase;
A template layer disposed on the dielectric layer structure and including niobium oxide (NbO x , 0.5 ≦ x ≦ 2.5); And
And an upper electrode structure including a first upper electrode and a second upper electrode sequentially disposed on the template layer. 제9항에 있어서,
상기 유전층 구조물은,
상기 하부 전극 상에 배치되며, 제1 유전 물질을 포함하는 제1 유전층, 및
상기 제1 유전층 상에 배치되며, 제2 유전 물질을 포함하는 제2 유전층을 포함하고,
상기 제2 유전 물질은 테트라고날 결정상을 갖는 하프늄 산화물을 포함하고,
상기 제2 유전층의 상면 전체가 상기 템플릿층과 접촉하는 것을 특징으로 하는 반도체 장치.The method of claim 9,
The dielectric layer structure,
A first dielectric layer disposed on the lower electrode, the first dielectric layer comprising a first dielectric material, and
A second dielectric layer disposed on the first dielectric layer, the second dielectric layer comprising a second dielectric material;
The second dielectric material comprises a hafnium oxide having a tetragonal crystal phase,
The entire upper surface of the second dielectric layer is in contact with the template layer.
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