KR20200010531A - Multilayered capacitor - Google Patents

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Abstract

Provided is a multilayered capacitor with increased reliability in moisture resistance. According to the present invention, the multilayered capacitor comprises: a capacitor body including a plurality of dielectric layers, an active region including a plurality of first and second internal electrodes alternately disposed with the dielectric layers interposed therebetween, upper and lower covers disposed on the upper and lower surfaces of the active region, respectively, faced first and second surfaces, faced third and fourth surfaces connected to the first and second surfaces, and faced fifth and sixth surfaces connected to the first and second surfaces and connected to the third and fourth surfaces, wherein one end of the first and second internal electrodes is exposed through the third and fourth surfaces, respectively; first and second external electrodes including first and second connection parts disposed on the third and fourth surfaces of the capacitor body, respectively, to be connected to the first and second internal electrodes, respectively, and first and second band parts extended from the first and second connection parts to a part of the first, second, fifth, and sixth surfaces of the capacitor body; and a plurality of dummy electrodes disposed on the upper and lower covers with the dielectric layers interposed therebetween and exposed through a corner of the capacitor body, wherein a part of the dummy electrode is disposed between the upper and lower surfaces of the capacitor body and the first and second band parts.

Description

적층형 커패시터{MULTILAYERED CAPACITOR}Multilayer Capacitors {MULTILAYERED CAPACITOR}

본 발명은 적층형 커패시터에 관한 것이다.The present invention relates to a multilayer capacitor.

적층형 커패시터는 소형이고 고용량이 보장되며 실장이 용이한 특징을 가지고 있어서, 액정 표시 장치(LCD: Liquid Crystal Display)와 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트 폰 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.Multilayer capacitors are compact, have high capacity, and are easy to mount, and are suitable for imaging devices, such as liquid crystal displays (LCDs) and plasma display panels (PDPs), computers, smart phones, It is mounted on circuit boards of various electronic products such as mobile phones to charge or discharge electricity.

이러한 적층형 커패시터는 커패시터 바디의 양 단부에 도전성 물질을 도포하여 외부 전극을 형성한다.Such a multilayer capacitor forms an external electrode by applying a conductive material to both ends of the capacitor body.

이때, 상기 외부 전극은 상기 커패시터 바디의 코너 부분에 형성된 두께가 적층체의 중앙부에 형성된 두께에 비해 얇게 형성될 수 있다.In this case, the external electrode may have a thickness formed at a corner portion of the capacitor body thinner than a thickness formed at a central portion of the laminate.

따라서, 상기 커패시터 바디의 코너 부분을 통해 습기, 이온 및 도전성 이물질 등이 내부 전극의 노출되는 면으로 침투하여 적층형 커패시터의 절연 저항 열화 및 신뢰성 저하 등의 문제를 야기할 수 있다.Therefore, moisture, ions, conductive foreign matters, etc. may penetrate into the exposed surface of the internal electrode through the corner portion of the capacitor body, causing problems such as deterioration of insulation resistance and reliability of the multilayer capacitor.

국내공개특허 제2017-0135664호Korean Patent Publication No. 2017-0135664 일본공개특허 제2016-21437호Japanese Laid-Open Patent No. 2016-21437

본 발명의 목적은 내습 신뢰성을 향상시킨 적층형 커패시터를 제공하는데 있다.An object of the present invention is to provide a multilayer capacitor with improved moisture resistance.

본 발명의 일 측면은, 복수의 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 액티브 영역과 상기 액티브 영역의 상하 면에 배치되는 상하 커버를 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면의 일부까지 각각 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 및 상기 상하 커버에 유전체층을 사이에 두고 배치되고, 상기 커패시터 바디의 코너를 통해 노출되는 복수의 더미 전극; 을 포함하고, 상기 더미 전극 중 일부는 상기 커패시터 바디의 상하 면과 상기 제1 및 제2 밴드부 사이에 배치되는 적층형 커패시터를 제공한다.An aspect of the present invention includes an active region including a plurality of dielectric layers and a plurality of first and second internal electrodes disposed alternately with the dielectric layer interposed therebetween, and a top and bottom covers disposed on upper and lower surfaces of the active region, Connected to the first and second faces, the first and the second faces facing each other, connected to the third and fourth faces, the first and the second faces facing each other, connected to and facing the third and the fourth faces. A capacitor body including fifth and sixth surfaces, wherein one end of the first and second internal electrodes is exposed through third and fourth surfaces, respectively; First and second connections disposed on third and fourth surfaces of the capacitor body, respectively, and connected to the first and second internal electrodes, respectively; first and second connections of the capacitor body at the first and second connections. First and second external electrodes comprising first and second band portions respectively extending to portions of the second, fifth and sixth surfaces; A plurality of dummy electrodes disposed on the upper and lower covers with a dielectric layer interposed therebetween and exposed through corners of the capacitor body; And a portion of the dummy electrode is provided between the upper and lower surfaces of the capacitor body and the first and second band portions.

본 발명의 일 실시 예에서, 하나의 유전체층에 배치된 복수의 더미 전극은 서로 이격될 수 있다.In one embodiment of the present invention, the plurality of dummy electrodes disposed in one dielectric layer may be spaced apart from each other.

본 발명의 일 실시 예에서, 상기 더미 전극은 상기 커패시터 바디의 제3 또는 제4 면을 통해 노출될 수 있다.In one embodiment of the present invention, the dummy electrode may be exposed through the third or fourth surface of the capacitor body.

본 발명의 일 실시 예에서, 상기 더미 전극은 상기 커패시터 바디의 제5 또는 제6 면을 통해 노출될 수 있다.In one embodiment of the present invention, the dummy electrode may be exposed through the fifth or sixth surface of the capacitor body.

본 발명의 일 실시 예에서, 상기 더미 전극은 상기 커패시터 바디의 각 코너를 통해 노출되고, 서로 이격되게 배치될 수 있다.In one embodiment of the present invention, the dummy electrode is exposed through each corner of the capacitor body, it may be disposed spaced apart from each other.

본 발명의 일 실시 예에서, 상기 더미 전극은 하나의 유전체층의 4개의 코너에 각 하나씩 배치될 수 있다.In one embodiment of the present invention, the dummy electrode may be disposed at each of four corners of one dielectric layer.

본 발명의 일 실시 예에서, 상기 더미 전극은 상기 유전체층의 제3 면 전체 또는 제4 면 전체를 통해 노출될 수 있다.In one embodiment of the present invention, the dummy electrode may be exposed through the entire third surface or the entire fourth surface of the dielectric layer.

본 발명의 일 실시 예에서, 상기 적층형 커패시터는 상기 커패시터 바디의 제5 및 제6 면에 배치되는 절연층을 더 포함할 수 있다.In an embodiment of the present disclosure, the multilayer capacitor may further include an insulating layer disposed on fifth and sixth surfaces of the capacitor body.

본 발명의 일 실시 형태에 따르면, 커패시터 바디의 코너 부분에 복수의 더미 전극이 유전체층의 적층 방향을 따라 배치됨으로써, 커패시터 바디에서 내습성이 취약한 코너 부분으로 침투하는 습기를 차단하여 적층형 커패시터의 내습 신뢰성을 향상시킬 수 있다.According to one embodiment of the present invention, a plurality of dummy electrodes are arranged along the stacking direction of the dielectric layer at the corner portion of the capacitor body, thereby preventing moisture from penetrating into the corner portion having poor moisture resistance in the capacitor body, thereby ensuring moisture resistance reliability of the multilayer capacitor. Can improve.

도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터의 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3(a) 내지도 3(d)는 도 1의 커패시터 바디에 포함되는 제1 및 제2 내부 전극과 더미 전극을 각각 나타낸 평면도이다.
도 4는 도 1에서 외부 전극을 제거하고 나타낸 사시도이다.
도 5는 본 발명의 다른 실시 형태에 따른 적층형 커패시터에서 외부 전극을 제거하고 나타낸 사시도이다.
도 6(a) 및 도 6(b)는 도 5의 커패시터 바디에 포함되는 더미 전극을 나타낸 평면도이다.1 is a perspective view of a multilayer capacitor according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line II ′ of FIG. 1.
3A to 3D are plan views illustrating first and second internal electrodes and dummy electrodes included in the capacitor body of FIG. 1, respectively.
4 is a perspective view illustrating the external electrode removed from FIG. 1.
5 is a perspective view illustrating an external electrode removed from a stacked capacitor according to another exemplary embodiment of the present invention.
6A and 6B are plan views illustrating dummy electrodes included in the capacitor body of FIG. 5.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Moreover, embodiment of this invention is provided in order to demonstrate this invention more completely to those with average knowledge in the technical field.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.Shapes and sizes of elements in the drawings may be exaggerated for clarity.

또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.In addition, the component with the same function within the range of the same idea shown by the figure of each embodiment is demonstrated using the same reference numeral.

덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.In addition, "including" a certain component throughout the specification means that it may further include other components, except to exclude other components unless specifically stated otherwise.

이하, 본 발명의 실시 형태를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 또한, 본 실시 형태에서, Z 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.Hereinafter, when the direction of the capacitor body 110 is defined in order to clearly describe the embodiments of the present invention, X, Y, and Z shown in the drawings indicate the length direction, the width direction, and the thickness direction of the capacitor body 110, respectively. . In addition, in this embodiment, the Z direction can be used in the same concept as the lamination direction in which the dielectric layers are laminated.

도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터의 사시도이고, 도 2는 도 1의 I-I'선 단면도이고, 도 3(a) 내지도 3(d)는 도 1의 커패시터 바디에 포함되는 제1 및 제2 내부 전극과 더미 전극을 각각 나타낸 평면도이고, 도 4는 도 1에서 외부 전극을 제거하고 나타낸 사시도이다.1 is a perspective view of a multilayer capacitor according to an embodiment of the present invention, FIG. 2 is a cross-sectional view taken along line II ′ of FIG. 1, and FIGS. 3A to 3D are included in the capacitor body of FIG. 1. FIG. 4 is a plan view illustrating the first and second internal electrodes and the dummy electrode, respectively, and FIG. 4 is a perspective view showing the external electrode removed from FIG. 1.

도 1 내지 도 4를 참조하면, 본 실시 형태에 따른 적층형 커패시터(100)는 커패시터 바디(110), 제1 및 제2 외부 전극(131, 132) 및 복수의 더미 전극(123a, 123b, 124a, 124b, 125a, 125b, 126a, 126b)을 포함한다.1 to 4, the stacked capacitor 100 according to the present exemplary embodiment may include a capacitor body 110, first and second external electrodes 131 and 132, and a plurality of dummy electrodes 123a, 123b, 124a, 124b, 125a, 125b, 126a, 126b).

커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 이때 커패시터 바디(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서 서로 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.The capacitor body 110 is obtained by stacking a plurality of dielectric layers 111 in the Z-direction and then firing, wherein the plurality of dielectric layers 111 forming the capacitor body 110 are in a sintered state and are adjacent to each other. The boundaries between them can be integrated to such an extent that they are difficult to identify without using a scanning electron microscope (SEM).

이때, 커패시터 바디(110)는 대체로 육면체 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태의 도면에 도시된 것으로 한정되는 것은 아니다.At this time, the capacitor body 110 may have a generally hexahedral shape, but the present invention is not limited thereto. In addition, the shape, the dimensions of the capacitor body 110, and the number of stacked layers of the dielectric layer 111 are not limited to those shown in the drawings of this embodiment.

본 실시 형태에서는 설명의 편의를 위해, 커패시터 바디(110)의 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 서로 대향하는 X방향의 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면과 연결되고 서로 대향하는 Y방향의 양면을 제5 및 제6 면(5, 6)으로 정의한다. 또한, 본 실시 형태에서, 제1 면(1)은 실장 방향의 면이 될 수 있다.In the present embodiment, for convenience of description, both surfaces facing each other in the Z direction of the capacitor body 110 are connected to the first and second surfaces 1 and 2 and the first and second surfaces 1 and 2. And both sides of the X direction facing each other to the third and fourth surfaces 3 and 4, and both sides of the Y direction facing the first and second surfaces and opposite to each other to the fifth and sixth surfaces 5 and 6. It is defined as In addition, in this embodiment, the 1st surface 1 may be a surface of a mounting direction.

유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.The dielectric layer 111 may include a high dielectric constant ceramic material, and may include, for example, barium titanate (BaTiO 3 ) -based or strontium titanate (SrTiO 3 ) -based ceramic powder, but may have sufficient capacitance. The present invention is not limited thereto.

또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.In addition, a ceramic additive, an organic solvent, a plasticizer, a binder, a dispersant, and the like may be further added to the dielectric layer 111.

상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.As the ceramic additive, for example, transition metal oxide or transition metal carbide, rare earth element, magnesium (Mg), aluminum (Al), or the like may be used.

이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 상기 액티브 영역의 상하부에 각각 형성되는 상부 및 하부 커버(112, 113)로 구성될 수 있다.The capacitor body 110 may be composed of an active region serving as a contributor to the capacitance formation of the capacitor, and upper and lower covers 112 and 113 formed at upper and lower portions of the active region as upper and lower margins, respectively.

상기 액티브 영역은 유전체층(111)을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함하고, 제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 일단이 각각 노출될 수 있다.The active region includes a plurality of first and second internal electrodes 121 and 122 that are alternately disposed with the dielectric layer 111 interposed therebetween, and the first and second internal electrodes 121 and 122 may include a capacitor body 110. One end may be exposed through the third and fourth surfaces 3 and 4 of the slit, respectively.

상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.The upper and lower covers 112 and 113 may have the same material and configuration as those of the dielectric layer 111 except for not including internal electrodes.

또한, 상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브 영역의 상하 면에 각각 Z방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.In addition, the upper and lower covers 112 and 113 may be formed by stacking a single dielectric layer or two or more dielectric layers on the upper and lower surfaces of the active region in the Z direction, respectively. 2 may prevent damage to the internal electrodes 121 and 122.

제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성하고, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.The first and second internal electrodes 121 and 122 are electrodes having different polarities, and are formed by printing a conductive paste containing a conductive metal at a predetermined thickness on the dielectric layer 111, and the dielectric layer 111 interposed therebetween. Can be electrically insulated from each other.

상기 도전성 금속은 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.For example, the conductive metal may be formed of one of silver (Ag), palladium (Pd), platinum (Pt), nickel (Ni), copper (Cu), or an alloy thereof, and the like, and the present invention is limited thereto. It doesn't happen.

또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.In addition, the printing method of the conductive paste may be used a screen printing method or a gravure printing method, the present invention is not limited thereto.

또한, 제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.In addition, the first and second internal electrodes 121 and 122 may be alternately exposed through the third and fourth surfaces 3 and 4 of the capacitor body 110. 132 may be electrically connected to each other.

따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.Therefore, when voltage is applied to the first and second external electrodes 131 and 132, charges are accumulated between the first and second internal electrodes 121 and 122.

이때, 적층형 커패시터(100)의 정전 용량은 액티브 영역에서 Z방향을 따라 서로 오버랩 되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.At this time, the capacitance of the multilayer capacitor 100 is proportional to the overlapped areas of the first and second internal electrodes 121 and 122 overlapping each other in the Z direction in the active region.

제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.The first and second external electrodes 131 and 132 may be provided with voltages having different polarities, and may be electrically connected to the exposed portions of the first and second internal electrodes 121 and 122, respectively.

이러한 제1 및 제2 외부 전극(131, 132)의 표면에는 필요시 도금층이 형성될 수 있다.Plating layers may be formed on the surfaces of the first and second external electrodes 131 and 132 as necessary.

예컨대, 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 도전층과, 상기 제1 및 제2 도전층 상에 형성되는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 도금층 상에 형성되는 제1 및 제2 주석(Sn) 도금층을 각각 포함할 수 있다.For example, the first and second external electrodes 131 and 132 may include first and second conductive layers, first and second nickel (Ni) plating layers formed on the first and second conductive layers, and the first and second conductive layers. The first and second tin (Sn) plating layers formed on the first and second plating layers may be included, respectively.

제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.The first external electrode 131 may include a first connection part 131a and a first band part 131b.

제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 형성되어 제1 내부 전극(121)과 접속되는 부분이고, 제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되는 부분이다.The first connecting portion 131a is a portion formed on the third surface 3 of the capacitor body 110 to be connected to the first internal electrode 121, and the first band portion 131b is a capacitor at the first connecting portion 131a. The portion extends to a part of the first, second, fifth and sixth surfaces 1, 2, 5, and 6 of the body 110.

제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.The second external electrode 132 may include a second connection portion 132a and a second band portion 132b.

제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 형성되어 제2 내부 전극(122)과 접속되는 부분이고, 제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되는 부분이다.The second connecting portion 132a is a portion formed on the fourth surface 4 of the capacitor body 110 and connected to the second internal electrode 122, and the second band portion 132b is a capacitor at the second connecting portion 132a. The portion extends to a part of the first, second, fifth and sixth surfaces 1, 2, 5, and 6 of the body 110.

상측의 더미 전극(123a, 123b, 124a, 124b)은 상부 커버(112)에 유전체층을 사이에 두고 Z방향으로 복수 개가 배치되고, 하나의 유전체층에서 커패시터 바디(110)의 4개의 코너를 통해 노출된다.A plurality of upper dummy electrodes 123a, 123b, 124a, and 124b are disposed in the Z direction with a dielectric layer interposed between the upper cover 112 and exposed through four corners of the capacitor body 110 in one dielectric layer. .

이에 커패시터 바디(110)의 상측 코너 부분으로 침투하는 습기를 차단하여 적층형 커패시터(100)의 내습 신뢰성을 향상시킬 수 있다.Accordingly, moisture permeation into the upper corner portion of the capacitor body 110 may be blocked to improve the moisture resistance reliability of the multilayer capacitor 100.

즉, 상측의 더미 전극(123a, 123b, 124a, 124b)이 커패시터 바디(110)의 제3 또는 제4 면(3, 4)과 제5 또는 제6 면(5, 6)을 통해 노출되고, 이에 상측의 더미 전극(123a, 123b, 124a, 124b)은 제1 및 제2 밴드부(131a, 132a)의 상단 부분과 접촉된다.That is, the upper dummy electrodes 123a, 123b, 124a, and 124b are exposed through the third or fourth surfaces 3 and 4 and the fifth or sixth surfaces 5 and 6 of the capacitor body 110. Accordingly, the upper dummy electrodes 123a, 123b, 124a, and 124b contact upper ends of the first and second band parts 131a and 132a.

본 실시 형태에서는, 4개의 상측 더미 전극(123a, 124b, 124a, 124b)이 하나의 유전체층의 4개의 코너에 각 하나씩 배치되고, 각각의 상측 더미 전극(123a, 124b, 124a, 124b)은 X방향과 Y방향으로 서로 이격되는 형태가 된다.In the present embodiment, four upper dummy electrodes 123a, 124b, 124a, and 124b are disposed at four corners of one dielectric layer, and each of the upper dummy electrodes 123a, 124b, 124a, and 124b is in the X direction. And spaced apart from each other in the Y direction.

또한, 상부 커버(113) 중에서 최상단에 형성되는 유전체층에도 그 상면에 더미 전극(123a, 123b, 124a, 124b)이 배치된다.In addition, dummy electrodes 123a, 123b, 124a, and 124b are also disposed on an upper surface of the dielectric layer formed at the top of the upper cover 113.

따라서, 최상단에 배치된 상측 더미 전극(123a, 123b, 124a, 124b)은 커패시터 바디(110)의 제2 면(2)과 상측의 제1 및 제2 밴드부(131b, 132b)의 저면 사이에 위치한다.Therefore, the upper dummy electrodes 123a, 123b, 124a, and 124b disposed at the top thereof are positioned between the second surface 2 of the capacitor body 110 and the bottom surfaces of the first and second band portions 131b and 132b of the upper side. do.

이러한 상측 더미 전극(123a, 124b, 124a, 124b)은 커패시터 바디(110)의 제3 또는 제4 면(3, 4)을 통해 각각 노출되어 제1 또는 제2 접속부(131a, 132a)의 상단 부분과 접속된다.The upper dummy electrodes 123a, 124b, 124a, and 124b are exposed through the third or fourth surfaces 3 and 4 of the capacitor body 110, respectively, so that upper portions of the first or second connectors 131a and 132a are exposed. Connected with.

따라서, 커패시터 바디(110)의 상단 모서리가 위치한 Z방향의 상측 부분에서 제1 및 제2 외부 전극(131, 132)의 고착 강도를 향상시킬 수 있다.Therefore, the adhesion strength of the first and second external electrodes 131 and 132 may be improved in the upper portion of the Z direction where the upper edge of the capacitor body 110 is located.

하측의 더미 전극(125a, 125b, 126a, 126b)은 하부 커버(113)에 유전체층을 사이에 두고 Z방향으로 복수 개가 배치되고, 하나의 유전체층에서 커패시터 바디(110)의 4개의 코너를 통해 노출된다.A plurality of lower dummy electrodes 125a, 125b, 126a, and 126b are disposed in the Z direction with a dielectric layer interposed between the lower covers 113 and are exposed through four corners of the capacitor body 110 in one dielectric layer. .

이에 커패시터 바디(110)의 하측 코너 부분으로 침투하는 습기를 차단하여 적층형 커패시터(100)의 내습 신뢰성을 향상시킬 수 있다.Accordingly, moisture permeation of the multilayer capacitor 100 may be improved by blocking moisture penetrating into the lower corner portion of the capacitor body 110.

즉, 하측의 더미 전극(125a, 125b, 126a, 126b)이 커패시터 바디(110)의 제3 또는 제4 면(3, 4)과 제5 또는 제6 면(5, 6)을 통해 노출되고, 이에 하측의 더미 전극(125a, 125b, 126a, 126b)은 제1 및 제2 밴드부(131a, 132a)의 상단 부분과 접촉된다.That is, the lower dummy electrodes 125a, 125b, 126a, and 126b are exposed through the third or fourth surfaces 3 and 4 and the fifth or sixth surfaces 5 and 6 of the capacitor body 110. Accordingly, the lower dummy electrodes 125a, 125b, 126a, and 126b contact upper ends of the first and second band parts 131a and 132a.

본 실시 형태에서, 4개의 하측 더미 전극(125a, 125b, 126a, 126b)이 하나의 유전체층의 4개의 코너에 각 하나씩 배치되고, 각각의 하측 더미 전극(125a, 125b, 126a, 126b)은 X방향과 Y방향으로 서로 이격되는 형태가 된다.In the present embodiment, four lower dummy electrodes 125a, 125b, 126a, and 126b are disposed at each of four corners of one dielectric layer, and each lower dummy electrode 125a, 125b, 126a, and 126b is in the X direction. And spaced apart from each other in the Y direction.

또한, 하부 커버(113) 중에서 최하단에 형성되는 유전체층은 그 저면에도 하측 더미 전극(125a, 125b, 126a, 126b)이 배치된다.In addition, lower dummy electrodes 125a, 125b, 126a, and 126b are disposed on the bottom surface of the dielectric layer formed at the lowermost end of the lower cover 113.

따라서, 최하단에 배치된 하측 더미 전극(125a, 125b, 126a, 126b)은 커패시터 바디(110)의 제1 면(2)과 하측의 제1 및 제2 밴드부(131b, 132b)의 상면 사이에 위치한다.Accordingly, the lower dummy electrodes 125a, 125b, 126a, and 126b disposed at the lowermost end are positioned between the first surface 2 of the capacitor body 110 and the upper surfaces of the lower first and second band portions 131b and 132b. do.

이러한 하측 더미 전극(125a, 125b, 126a, 126b)은 커패시터 바디(110)의 제3 또는 제4 면(3, 4)을 통해 각각 노출되어 제1 또는 제2 접속부(131a, 132a)의 하단 부분과 접속된다.The lower dummy electrodes 125a, 125b, 126a, and 126b are exposed through the third or fourth surfaces 3 and 4 of the capacitor body 110, respectively, to lower portions of the first or second connectors 131a and 132a. Connected with.

따라서, 커패시터 바디(110)의 하단 모서리가 위치한 Z방향의 하측 부분에서 제1 및 제2 외부 전극(131, 132)의 고착 강도를 향상시킬 수 있다.Therefore, the bonding strength of the first and second external electrodes 131 and 132 may be improved in the lower portion of the Z direction in which the lower edge of the capacitor body 110 is located.

그리고, 커패시터 바디(110)의 제5 및 제6 면(5, 6)에는 절연층(141, 142)이 각각 배치될 수 있다.The insulating layers 141 and 142 may be disposed on the fifth and sixth surfaces 5 and 6 of the capacitor body 110, respectively.

이러한 절연층(141, 142)은 복수의 더미 전극(123a, 123b, 124a, 124b, 125a, 125b, 126a, 126b)에서 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 통해 노출되는 부분을 커버할 수 있다.The insulating layers 141 and 142 are formed through the fifth and sixth surfaces 5 and 6 of the capacitor body 110 at the plurality of dummy electrodes 123a, 123b, 124a, 124b, 125a, 125b, 126a and 126b. It can cover the exposed part.

이에, 커패시터 바디(110)에서 Y방향의 마진부를 더 확보하여 적층형 커패시터(100)의 내습 신뢰성을 더 향상시킬 수 있다.Therefore, the margin of the Y direction in the capacitor body 110 may be further secured to further improve the moisture resistance reliability of the multilayer capacitor 100.

종래의 적층형 커패시터에서 커패시터 바디의 엣지(Edge)는 습기, 이온 및 도전성 이물질 등의 침투가 용이한 부분으로 내습 신뢰성이 취약하다.In the conventional multilayer capacitor, the edge of the capacitor body is a part that easily penetrates moisture, ions, conductive foreign matters, and the like, and has poor moisture resistance reliability.

이러한 문제를 방지하기 위해, 내부 전극은 유전체층의 둘레를 따라 소정의 마진부가 구비된 구조로 인쇄되며, 이에 상기 마진부와 내부 전극이 형성된 영역 간의 단차가 발생할 수 있다.In order to prevent this problem, the internal electrode is printed with a structure having a predetermined margin along the periphery of the dielectric layer, which may cause a step between the margin and the region where the internal electrode is formed.

커패시터 바디는 내부 전극이 인쇄된 복수의 시트를 적층한 후 압착하여 마련하게 되는데, 단차가 있는 마진부를 수축하는데 한계가 있고, 이에 상기 단차에 의해 적층된 유전체층 중에서 일부가 서로 박리되는 디라미네이션(delamination)이 발생할 수 있다.The capacitor body is prepared by stacking a plurality of sheets printed with internal electrodes and then compressing them, and there is a limit in shrinking a margin part having a step, whereby some of the laminated dielectric layers are separated from each other by the step. ) May occur.

따라서, 이러한 디라미네이션을 통해 앞서 설명한 습기, 이온 및 도전성 이물질 등이 내부 전극의 노출되는 면으로 침투하는 현상이 심화될 수 있고, 이러한 현상은 특히 시트의 적층 수가 많은 초고용량의 제품에서 더욱 심화될 수 있다.Therefore, through the delamination, the phenomenon of penetration of moisture, ions, conductive foreign matters, and the like described above into the exposed surface of the internal electrode may be intensified, and this phenomenon may be particularly exacerbated in an ultra high capacity product having a large number of sheets stacked. Can be.

그러나, 본 실시 형태의 적층형 커패시터는, 복수의 더미 전극이 커패시터 바디(110)의 상하 커버에 유전체층의 적층 방향을 따라 적층되며, 복수의 더미 전극은 유전체층의 코너 부분에 배치되어 있기 때문에, 커패시터 바디(110)의 코너 부분으로 침투하는 습기를 차단하여 내습 신뢰성을 향상시키면서, 커패시터 바디 마련시 단차 발생을 억제하여 디라미네이션의 발생을 저감시킬 수 있고 이에 적층형 커패시터의 내습 신뢰성을 더 향상시킬 수 있다.However, in the stacked capacitor of the present embodiment, the plurality of dummy electrodes are stacked on the upper and lower covers of the capacitor body 110 along the stacking direction of the dielectric layers, and the plurality of dummy electrodes are arranged at the corner portions of the dielectric layer, so that the capacitor body While preventing moisture penetrating into the corner portion of the 110 to improve the moisture resistance reliability, it is possible to reduce the occurrence of delamination by suppressing the generation of steps when preparing the capacitor body, thereby further improving the moisture resistance reliability of the multilayer capacitor.

절연층(141, 142)은 커패시터 바디(110)의 제5 및 제6 면(5, 6)에 각각 배치되어 적층형 커패시터(100)를 기판에 실장할 때 솔더 필렛의 형성 높이를 억제하여 어쿠스틱 노이즈를 개선하는 역할을 할 수 있다.The insulating layers 141 and 142 are disposed on the fifth and sixth surfaces 5 and 6 of the capacitor body 110, respectively, to suppress the formation height of the solder fillet when mounting the multilayer capacitor 100 on the substrate, thereby reducing acoustic noise. Can play a role in improving

이러한 절연층(141, 142)은 에폭시 또는 세라믹 등을 커패시터 바디(110)의 제5 및 제6 면(5, 6)에 각각 도포하여 형성할 수 있다.The insulating layers 141 and 142 may be formed by applying epoxy or ceramic to the fifth and sixth surfaces 5 and 6 of the capacitor body 110, respectively.

도 5는 본 발명의 다른 실시 형태에 따른 적층형 커패시터에서 외부 전극을 제거하고 나타낸 사시도이고, 도 6(a) 및 도 6(b)는 도 5의 커패시터 바디에 포함되는 더미 전극을 나타낸 평면도이다. 여기서, 내부 전극과 외부 전극의 구조는 앞서 설명한 일 실시 형태와 동일하므로 이에 대한 상세한 설명은 중복을 피하기 위하여 생략한다.5 is a perspective view illustrating an external electrode removed from a stacked capacitor according to another exemplary embodiment of the present invention, and FIGS. 6A and 6B are plan views illustrating dummy electrodes included in the capacitor body of FIG. 5. Here, since the structure of the internal electrode and the external electrode is the same as the embodiment described above, a detailed description thereof will be omitted to avoid duplication.

도 5 및 도 6을 참조하면, 더미 전극(127, 128, 129, 130)이 유전체층의 제3 면 전체 또는 제4 면 전체를 통해 노출될 수 있다.5 and 6, dummy electrodes 127, 128, 129, and 130 may be exposed through the entire third surface or the entire fourth surface of the dielectric layer.

이에 커패시터 바디(110)의 상하 측의 양 단면을 통해 침투하는 습기를 더 효과적으로 차단하여 적층형 커패시터(100)의 내습 신뢰성을 더 향상시킬 수 있다.Accordingly, moisture permeation through the upper and lower end surfaces of the capacitor body 110 may be more effectively blocked, thereby further improving the moisture resistance reliability of the multilayer capacitor 100.

또한, 더미 전극과 제1 및 제2 외부 전극(131, 132) 간의 접촉 면적을 확장하여 커패시터 바디(110)의 상하단 부분에서 제1 및 제2 외부 전극(131, 132)의 고착 강도를 향상시킬 수 있다.In addition, the contact area between the dummy electrode and the first and second external electrodes 131 and 132 may be extended to improve adhesion strength of the first and second external electrodes 131 and 132 at upper and lower portions of the capacitor body 110. Can be.

이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and variations can be made without departing from the technical matters of the present invention described in the claims. It will be apparent to those of ordinary skill in the art.

100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
123a, 123b, 124a, 124b, 125a, 125b, 126a, 126b, 127, 128, 129, 130: 더미 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
141, 142: 절연층100: Stacked Capacitors
110: capacitor body
111: dielectric layer
121, 122: first and second internal electrodes
123a, 123b, 124a, 124b, 125a, 125b, 126a, 126b, 127, 128, 129, 130: dummy electrode
131 and 132: first and second external electrodes
131a and 132a: first and second connections
131b and 132b: first and second band portions
141, 142: insulation layer

Claims (4)

복수의 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 액티브 영역과 상기 액티브 영역의 상하 면에 배치되는 상하 커버를 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디;
상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면의 일부까지 각각 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 및
상기 상하 커버에 유전체층을 사이에 두고 배치되고, 상기 커패시터 바디의 코너를 통해 노출되는 복수의 더미 전극; 을 포함하고,
상기 더미 전극 중 일부는 상기 커패시터 바디의 상하 면과 상기 제1 및 제2 밴드부 사이에 배치되고,
하나의 유전체층에 유전체층의 4개의 코너를 통해 각각 노출되도록 4개의 더미 전극이 배치되고, 4개의 더미 전극은 서로 이격되고 상기 제1 및 제2 내부 전극과도 이격되는 적층형 커패시터.
An active region including a plurality of dielectric layers and a plurality of first and second internal electrodes alternately disposed with the dielectric layer interposed therebetween, and upper and lower covers disposed on upper and lower surfaces of the active region, and opposed to each other; Third and fourth faces connected to the second face, the first and the second face, and facing each other, and fifth and sixth faces connected to the third and the fourth face and facing each other, A capacitor body including one end of the first and second internal electrodes exposed through third and fourth surfaces, respectively;
First and second connections disposed on third and fourth surfaces of the capacitor body, respectively, and connected to the first and second internal electrodes, respectively; first and second connections of the capacitor body at the first and second connections. First and second external electrodes comprising first and second band portions respectively extending to portions of the second, fifth and sixth surfaces; And
A plurality of dummy electrodes disposed on the upper and lower covers with dielectric layers interposed therebetween and exposed through corners of the capacitor body; Including,
Some of the dummy electrodes are disposed between upper and lower surfaces of the capacitor body and the first and second band portions,
Four dummy electrodes are disposed in one dielectric layer so as to be exposed through four corners of the dielectric layer, and the four dummy electrodes are spaced apart from each other and also spaced apart from the first and second internal electrodes.
제1항에 있어서,
상기 더미 전극이 상기 커패시터 바디의 제3 또는 제4 면을 통해 노출되는 적층형 커패시터.
The method of claim 1,
Stacked capacitor exposed through the third or fourth side of the capacitor body.
제1항에 있어서,
상기 더미 전극이 상기 커패시터 바디의 제5 또는 제6 면을 통해 노출되는 적층형 커패시터.
The method of claim 1,
Stacked capacitor exposed through the fifth or sixth surface of the capacitor body.
제1항에 있어서,
상기 커패시터 바디의 제5 및 제6 면에 배치되는 절연층을 더 포함하는 적층형 커패시터.The method of claim 1,
The multilayer capacitor further comprises an insulating layer disposed on the fifth and sixth surfaces of the capacitor body.
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