KR20190143752A - Chip on film and display device including the same - Google Patents

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KR20190143752A
KR20190143752A KR1020180071666A KR20180071666A KR20190143752A KR 20190143752 A KR20190143752 A KR 20190143752A KR 1020180071666 A KR1020180071666 A KR 1020180071666A KR 20180071666 A KR20180071666 A KR 20180071666A KR 20190143752 A KR20190143752 A KR 20190143752A
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최영민
최판석
전민호
진승훈
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주식회사 실리콘웍스
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Abstract

The present specification relates to a chip on film and a display device including the same which can prevent cost increase due to an additional process of attaching protective tape by eliminating the process of attaching the protective tape, thereby, and also can prevent the occurrence of a defect in the protective tape. A chip on film according to an embodiment of the present disclosure includes a base film; ground wiring patterns and input signal wiring patterns disposed on one surface of the base film; a metal pattern layer disposed on the other surface corresponding to the opposite surface of the one surface of the base film; and a first via penetrating the base film. The ground wiring patterns are connected to the metal pattern layer through the first via.

Description

칩 온 필름과 그를 포함한 표시장치{CHIP ON FILM AND DISPLAY DEVICE INCLUDING THE SAME}CHIP ON FILM AND DISPLAY DEVICE INCLUDING THE SAME}

본 명세서는 칩 온 필름과 그를 포함한 표시장치에 관한 것이다.The present specification relates to a chip on film and a display device including the same.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치로는 액정표시장치(LCD: Liquid Crystal Display), 발광 표시장치(LED: Light Emitting Display)와 같은 여러가지 표시장치가 활용되고 있다. 이들 중에서 발광 표시장치는 발광소자(light emitting element)로서 유기발광 다이오드(organic light emitting diode)를 이용하는 유기발광 표시장치, 발광소자로서 마이크로 발광 다이오드(micro light emitting diode)를 이용하는 발광 다이오드 표시장치 등으로 구분될 수 있다.As the information society develops, the demand for a display device for displaying an image is increasing in various forms. As a display device, various display devices such as a liquid crystal display (LCD) and a light emitting display (LED) are used. Among them, a light emitting display device is an organic light emitting display device using an organic light emitting diode as a light emitting element, a light emitting diode display device using a micro light emitting diode as a light emitting element, or the like. Can be distinguished.

표시장치는 데이터라인들, 스캔 라인들, 및 데이터 라인들과 스캔 라인들에 접속된 복수의 화소들을 포함하는 표시패널, 스캔 라인들에 스캔 신호들을 공급하는 스캔 구동회로, 및 데이터 라인들에 데이터 전압들을 공급하는 데이터 구동회로를 구비한다. 이로 인해, 복수의 화소들 각각은 스캔 라인이 인가될 때 데이터 라인의 데이터 전압을 인가받으며, 인가된 데이터 전압에 따라 소정의 휘도로 발광한다.The display device includes a display panel including data lines, scan lines, and a plurality of pixels connected to the data lines and the scan lines, a scan driving circuit supplying scan signals to the scan lines, and data to the data lines. And a data driving circuit for supplying voltages. As a result, each of the plurality of pixels receives the data voltage of the data line when the scan line is applied, and emits light at a predetermined luminance according to the applied data voltage.

스캔 구동회로와 데이터 구동회로는 구동 집적회로(drive integrated circuit, 이하 "구동 IC"라 칭함)로 형성될 수 있다. 이 경우, 스캔 구동회로와 데이터 구동회로는 유연한 칩 온 필름(chip on film, 연성 필름(flexible film)이라고도 칭함) 상에 부착될 수 있다.The scan driving circuit and the data driving circuit may be formed as a drive integrated circuit (hereinafter referred to as a "drive IC"). In this case, the scan driving circuit and the data driving circuit may be attached on a flexible chip on film (also called a flexible film).

종래에는 스캔 구동회로와 데이터 구동회로와 같은 구동 IC가 부착된 칩 온 필름의 터치 노이즈를 개선하고, 칩 온 필름으로부터 외부로 방사되는 EMI(Electro Magnetic Interference) 차폐를 위해, 칩 온 필름의 구동 IC 상부에 보호 테이프를 부착한다. 하지만, 이 경우 공정 추가로 인해 비용이 증가할 수 있을 뿐만 아니라, 보호 테이프의 부착이 수작업으로 이루어지므로 부착 불량의 빈도가 높다.Conventionally, in order to improve touch noise of a chip on film with a driving IC such as a scan driving circuit and a data driving circuit, and to shield EMI (Electro Magnetic Interference) radiated from the chip on film to the outside, the driving IC of the chip on film Attach a protective tape on top. However, in this case, not only can the cost increase due to the addition of the process, but also the frequency of the defective attachment is high because the protection tape is manually attached.

본 명세서는 보호 테이프의 부착 공정을 삭제함으로써, 보호 테이프 부착 공정 추가로 인한 비용 증가를 줄일 수 있을 뿐만 아니라, 보호 테이프 부착 불량이 발생하는 것을 방지할 수 있는 칩 온 필름 및 그를 포함한 표시장치를 제공하기 위한 것이다.The present specification provides a chip-on film and a display device including the same, which can reduce the cost increase due to the addition of the protective tape attaching process by eliminating the attaching process of the protective tape, and can also prevent the occurrence of the defective protective tape attaching. It is to.

본 명세서의 실시예들에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.Problems according to embodiments of the present disclosure are not limited to the above-mentioned problems, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

본 명세서의 일 실시예에 따른 칩 온 필름은 베이스 필름; 상기 베이스 필름의 일면 상에 배치된 그라운드 배선 패턴 및 입력 신호 배선 패턴들; 상기 베이스 필름의 상기 일면의 반대면에 해당하는 타면 상에 배치된 금속 패턴층; 및 상기 베이스 필름을 관통하는 제1 비아를 포함하고, 상기 그라운드 배선 패턴은 상기 제1 비아를 통해 상기 금속 패턴층과 접속되는 것을 특징으로 한다.Chip on film according to an embodiment of the present disclosure is a base film; Ground wiring patterns and input signal wiring patterns disposed on one surface of the base film; A metal pattern layer disposed on the other surface corresponding to an opposite surface of the one surface of the base film; And a first via penetrating the base film, wherein the ground wiring pattern is connected to the metal pattern layer through the first via.

본 명세서의 일 실시예에 따른 표시장치는 복수의 화소들을 포함하는 표시패널; 상기 칩 온 필름; 및 인쇄 회로 보드를 구비하고, 상기 칩 온 필름은 상기 표시패널과 상기 인쇄 회로 보드에 부착된 것을 특징으로 한다.A display device according to an exemplary embodiment of the present specification includes a display panel including a plurality of pixels; The chip on film; And a printed circuit board, wherein the chip on film is attached to the display panel and the printed circuit board.

본 명세서의 실시예들은 베이스 필름의 일면에 형성된 제2 그라운드 배선 패턴들을 베이스 필름을 관통하는 제1 비아들을 통해 베이스 필름의 타면에 형성된 더미 배선 패턴들 중 일부에 연결한다. 또한, 본 명세서의 일 실시예는 제1 및 제2 단락 배선 패턴들을 이용하여 더미 배선 패턴들을 연결한다. 그 결과, 본 명세서의 일 실시예는 베이스 필름의 타면의 더미 배선 패턴들에 그라운드를 공급할 수 있으므로, 칩 온 필름으로부터 외부로 방사되는 EMI(Electro Magnetic Interference) 차폐할 수 있다. 따라서, 본 명세서의 일 실시예는 EMI 차폐를 위해 칩 온 필름에 별도로 부착되는 보호 테이프를 삭제할 수 있으므로, 보호 테이프 부착 공정 추가로 인한 비용 증가를 줄일 수 있을 뿐만 아니라, 보호 테이프 부착 불량이 발생하는 것을 방지할 수 있다.Embodiments of the present specification connect the second ground wiring patterns formed on one surface of the base film to some of the dummy wiring patterns formed on the other surface of the base film through first vias passing through the base film. In addition, one embodiment of the present specification connects the dummy wiring patterns using the first and second short wiring patterns. As a result, one embodiment of the present specification can supply ground to the dummy wiring patterns on the other surface of the base film, thereby shielding EMI (Electro Magnetic Interference) radiated to the outside from the chip-on film. Therefore, one embodiment of the present disclosure can delete the protective tape separately attached to the chip-on film for EMI shielding, not only can reduce the cost increase due to the additional protective tape attaching process, but also causes a bad protective tape attachment. Can be prevented.

나아가, 본 명세서의 일 실시예는 베이스 필름의 일면에 형성된 제1 최외곽 더미 패턴들을 베이스 필름을 관통하는 제2 비아들을 통해 베이스 필름의 타면에 형성된 제2 최외곽 더미 패턴들에 연결한다. 또한, 본 명세서의 일 실시예는 제1 및 제2 단락 배선 패턴들을 이용하여 더미 배선 패턴들과 제2 최외곽 더미 패턴을 연결한다. 그 결과, 본 명세서의 일 실시예는 베이스 필름의 타면의 제2 최외곽 더미 패턴들에 그라운드를 공급할 수 있으므로, 칩 온 필름으로부터 외부로 방사되는 EMI 차폐할 수 있다. 따라서, 본 명세서의 일 실시예는 보호 테이프 부착 공정 추가로 인한 비용 증가를 줄일 수 있을 뿐만 아니라, 보호 테이프 부착 불량이 발생하는 것을 방지할 수 있다.Furthermore, one embodiment of the present specification connects the first outermost dummy patterns formed on one surface of the base film to the second outermost dummy patterns formed on the other surface of the base film through second vias passing through the base film. In addition, one embodiment of the present specification connects the dummy wiring patterns and the second outermost dummy pattern by using the first and second short wiring patterns. As a result, one embodiment of the present specification can supply ground to the second outermost dummy patterns of the other surface of the base film, thereby shielding the EMI radiated to the outside from the chip-on film. Thus, one embodiment of the present specification can not only reduce the increase in cost due to the addition of the protective tape attaching process, but also prevent the occurrence of the protective tape attaching defect.

나아가, 본 명세서의 일 실시예는 베이스 필름의 일면에 형성된 제1 중앙 더미 패턴들을 베이스 필름을 관통하는 제3 비아들을 통해 베이스 필름의 타면에 형성된 제2 중앙 더미 패턴들에 연결한다. 그 결과, 본 명세서의 일 실시예는 베이스 필름의 타면의 제2 중앙 더미 패턴들에 그라운드를 공급할 수 있으므로, 칩 온 필름으로부터 외부로 방사되는 EMI 차폐할 수 있다. 따라서, 본 명세서의 일 실시예는 보호 테이프 부착 공정 추가로 인한 비용 증가를 줄일 수 있을 뿐만 아니라, 보호 테이프 부착 불량이 발생하는 것을 방지할 수 있다.Furthermore, one embodiment of the present specification connects the first center dummy patterns formed on one surface of the base film to the second center dummy patterns formed on the other surface of the base film through third vias passing through the base film. As a result, one embodiment of the present specification can supply ground to the second center dummy patterns of the other surface of the base film, thereby shielding the EMI radiated to the outside from the chip-on film. Thus, one embodiment of the present disclosure can not only reduce the cost increase due to the addition of the protective tape attaching process, but also prevent the occurrence of the protective tape attaching defect.

도 1은 본 명세서의 일 실시예에 따른 칩 온 필름을 보여주는 평면도이다.
도 2는 본 명세서의 일 실시예에 따른 칩 온 필름을 보여주는 저면도이다.
도 3은 도 1 및 도 2의 Ⅰ-Ⅰ'의 일 예를 보여주는 단면도이다.
도 4는 도 1 및 도 2의 Ⅱ-Ⅱ'의 일 예를 보여주는 단면도이다.
도 5는 본 명세서의 또 다른 실시예에 따른 칩 온 필름을 보여주는 저면도이다.
도 6은 도 5의 Ⅰ-Ⅰ'의 일 예를 보여주는 단면도이다.
도 7은 본 명세서의 또 다른 실시예에 따른 칩 온 필름을 보여주는 저면도이다.
도 8은 도 7의 Ⅰ-Ⅰ'의 일 예를 보여주는 단면도이다.
도 9는 명세서의 일 실시예에 따른 표시장치를 보여주는 사시도이다.1 is a plan view illustrating a chip on film according to an exemplary embodiment of the present specification.
2 is a bottom view illustrating a chip on film according to one embodiment of the present specification.
3 is a cross-sectional view illustrating an example of II ′ of FIGS. 1 and 2.
4 is a cross-sectional view illustrating an example of II-II ′ of FIGS. 1 and 2.
5 is a bottom view illustrating a chip on film according to another embodiment of the present specification.
6 is a cross-sectional view illustrating an example of II ′ of FIG. 5.
7 is a bottom view illustrating a chip on film according to another embodiment of the present specification.
8 is a cross-sectional view illustrating an example of II ′ of FIG. 7.
9 is a perspective view illustrating a display device according to an exemplary embodiment of the specification.

명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.Like numbers refer to like elements throughout. In the following description, when it is determined that a detailed description of known functions or configurations related to the present invention may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. In addition, the component names used in the following description may be selected in consideration of the ease of preparation of the specification, and may be different from the actual component names.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.Shapes, sizes, ratios, angles, numbers, and the like disclosed in the drawings for describing the embodiments of the present invention are exemplary, and the present invention is not limited to the illustrated items. Like reference numerals refer to like elements throughout. In addition, in describing the present invention, if it is determined that the detailed description of the related known technology may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting a component, it is interpreted to include an error range even if there is no separate description.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.The features of each of the various embodiments of the invention may be combined or combined with one another, in whole or in part, and various interlocking and driving technically may be possible, and each of the embodiments may be independently implemented with respect to each other or may be implemented in association with each other. It may be.

이하 첨부된 도면을 참조하여 본 명세서의 바람직한 실시예들을 상세히 설명한다.Hereinafter, exemplary embodiments of the present disclosure will be described in detail with reference to the accompanying drawings.

도 1은 본 명세서의 일 실시예에 따른 칩 온 필름을 보여주는 평면도이다. 도 2는 본 명세서의 일 실시예에 따른 칩 온 필름을 보여주는 저면도이다. 도 3은 도 1의 Ⅰ-Ⅰ'의 일 예를 보여주는 단면도이다. 도 4는 도 1의 Ⅱ-Ⅱ'의 일 예를 보여주는 단면도이다.1 is a plan view illustrating a chip on film according to an exemplary embodiment of the present specification. 2 is a bottom view illustrating a chip on film according to one embodiment of the present specification; 3 is a cross-sectional view illustrating an example of II ′ of FIG. 1. 4 is a cross-sectional view illustrating an example of II-II ′ of FIG. 1.

도 1 내지 도 4를 참조하면, 본 명세서의 일 실시예에 따른 칩 온 필름(10)은 베이스 필름(100), 베이스 필름(100)의 제1 면 상에 배치되는 제1 금속 패턴층(210, 220, 230, 240, 250, 260), 제1 금속 패턴층(210, 220, 230, 240, 250, 260) 상에 배치된 구동 집적회로(drive integrated circuit(IC), 300)와 제1 솔더 레지스트층(410), 베이스 필름(100)의 제1 면의 반대면인 제2 면 상에 배치되는 제2 금속 패턴층(510, 520, 530, 540, 550), 및 제2 금속 패턴층(510, 520, 530, 540, 550) 상에 배치된 제2 솔더 레지스트층(420)을 구비한다.1 to 4, the chip on film 10 according to the exemplary embodiment of the present specification may include a base film 100 and a first metal pattern layer 210 disposed on a first surface of the base film 100. Drive integrated circuit (IC) 300 and first disposed on the first metal pattern layers 210, 220, 230, 240, 250, and 260. The second metal pattern layer 510, 520, 530, 540, 550, and the second metal pattern layer disposed on the second surface of the solder resist layer 410 opposite to the first surface of the base film 100. And a second solder resist layer 420 disposed on the 510, 520, 530, 540, and 550.

베이스 필름(100)은 플라스틱 필름(plastic film)으로 형성될 수 있다. 예를 들어, 베이스 필름(100)은 TAC(triacetyl cellulose) 또는 DAC(diacetyl cellulose) 등과 같은 셀룰로오스 수지(Cellulose resin), 노르보르넨 유도체(Norbornene derivatives) 등의 COP(cyclo olefin polymer) 또는 COC(cyclo olefin copolymer), PMMA(poly(methylmethacrylate) 등의 아크릴 수지(acrylic resin), PC(polycarbonate), PE(polyethylene) 또는 PP(polypropylene) 등의 폴리올레핀(polyolefin), PVA(polyvinyl alcohol), PES(poly ether sulfone), PEEK(polyetheretherketone), PEI(polyetherimide), PEN(polyethylenenaphthalate), PET(polyethyleneterephthalate), PI(polyimide), PSF(polysulfone), 또는 불소 수지(fluoride resin) 등을 포함하는 시트 또는 필름일 수 있으나, 이에 한정되지 않는다.The base film 100 may be formed of a plastic film. For example, the base film 100 may be a cellulose resin (Cellulose resin) such as triacetyl cellulose (TAC) or diacetyl cellulose (DAC), a cyclo olefin polymer (COP) or a cyclo olefin polymer (COR) such as norbornene derivatives. polyolefins such as olefin copolymers, acrylic resins such as poly (methylmethacrylate), polycarbonate (PC), polyethylene (PE) or polypropylene (PP), polyvinyl alcohol (PVA), and polyether (PES) It may be a sheet or film containing sulfone, polyetheretherketone (PEEK), polyetherimide (PEI), polyethylenenaphthalate (PEN), polyethyleneterephthalate (PET), polyimide (PI), polysulfone (PSF), or fluoride resin It is not limited to this.

한편, 도 1에서는 베이스 필름(100)의 좌우폭(X축 방향의 폭)이 표시패널 접착 영역(DBA)에서보다 회로 보드 접착 영역(PBA)에서 더 넓게 형성된 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다.Meanwhile, in FIG. 1, the left and right widths (width in the X-axis direction) of the base film 100 are illustrated to be wider in the circuit board bonding area PBA than in the display panel bonding area DBA. It is not limited to this.

제1 금속 패턴층(210, 220, 230, 240, 250, 260)은 베이스 필름(100)의 제1 면 상에 배치되는 제1 그라운드 배선 패턴(210)들, 제2 그라운드 배선 패턴(220)들, 입력 신호 배선 패턴(230)들, 출력 신호 배선 패턴(240)들, 제1 최외곽 더미 패턴(250)들, 및 제1 중앙 더미 패턴(260)을 포함한다. 제1 금속 패턴층(210, 220, 230, 240, 250, 260)의 패턴들은 구리(Cu) 등의 금속 물질로 형성될 수 있다.The first metal pattern layers 210, 220, 230, 240, 250, and 260 may include first ground wiring patterns 210 and second ground wiring patterns 220 disposed on the first surface of the base film 100. For example, the input signal wiring patterns 230, the output signal wiring patterns 240, the first outermost dummy patterns 250, and the first center dummy pattern 260 may be included. The patterns of the first metal pattern layers 210, 220, 230, 240, 250, and 260 may be formed of a metal material such as copper (Cu).

제1 그라운드 배선 패턴(210)들은 베이스 필름(100)의 제1 측 끝단에 배치된 회로 보드 접착 영역(PBA)으로부터 제1 측의 반대 측인 제2 측 끝단에 배치된 표시패널 접착 영역(DBA)까지 형성될 수 있다. 제1 그라운드 배선 패턴(210)들 각각의 일 측 끝단은 회로 보드 접착 영역(PBA)에서 인쇄 회로 보드의 패드들과 접속되고, 타 측 끝단은 표시패널 접착 영역(DBA)에서 표시패널의 패드들과 접속될 수 있다. 제1 그라운드 배선 패턴(210)들은 입력 신호 배선 패턴(230)들의 좌우측 바깥쪽에 배치될 수 있다.The first ground wiring patterns 210 may be disposed on the display panel adhesive area DBA disposed at the second side end opposite to the first side from the circuit board adhesive area PBA disposed at the end of the first side of the base film 100. It can be formed up to. One end of each of the first ground wiring patterns 210 is connected to the pads of the printed circuit board in the circuit board adhesive region PBA, and the other end thereof is the pads of the display panel in the display panel adhesive region DBA. It can be connected with. The first ground wiring patterns 210 may be disposed outside the left and right sides of the input signal wiring patterns 230.

제2 그라운드 배선 패턴(220)들과 입력 신호 배선 패턴(230)들은 회로 보드 접착 영역(PBA)으로부터 구동 집적회로(300)까지 형성될 수 있다. 제2 그라운드 배선 패턴(220)들과 입력 신호 배선 패턴(230)들 각각의 일 측 끝단은 회로 보드 접착 영역(PBA)에서 인쇄 회로 보드의 패드들과 접속되고, 타 측 끝단은 구동 집적회로(300)의 입력 범프들에 접속될 수 있다. 제2 그라운드 배선 패턴(220)들 각각은 입력 신호 배선 패턴(230)들 사이에 배치될 수 있다.The second ground wiring patterns 220 and the input signal wiring patterns 230 may be formed from the circuit board adhesive region PBA to the driving integrated circuit 300. One end of each of the second ground wiring patterns 220 and the input signal wiring patterns 230 is connected to the pads of the printed circuit board in the circuit board bonding area PBA, and the other end thereof is the driving integrated circuit ( 300 may be connected to input bumps. Each of the second ground line patterns 220 may be disposed between the input signal line patterns 230.

제1 및 제2 그라운드 배선 패턴들(210, 220)에는 회로 보드 접착 영역(PBA)에 부착되는 인쇄 회로 보드로부터 그라운드 전압이 인가된다. 입력 신호 배선 패턴(230)들에는 회로 보드 접착 영역(PBA)에 부착되는 인쇄 회로 보드로부터 구동 집적회로(300)를 구동하기 위한 입력 신호들이 인가된다.Ground voltages are applied to the first and second ground wiring patterns 210 and 220 from a printed circuit board attached to the circuit board adhesion region PBA. Input signals for driving the driving integrated circuit 300 are applied to the input signal wiring patterns 230 from a printed circuit board attached to the circuit board adhesion area PBA.

제1 및 제2 그라운드 배선 패턴(210, 220)들 각각의 폭은 상기 입력 신호 배선 패턴(230)들과 상기 출력 신호 배선 패턴(240)들 각각의 폭보다 두껍게 형성될 수 있으며, 그에 따라 그라운드 전압을 보다 안정적으로 공급할 수 있다. The width of each of the first and second ground line patterns 210 and 220 may be formed to be thicker than the width of each of the input signal line patterns 230 and the output signal line pattern 240. The voltage can be supplied more stably.

출력 신호 배선 패턴(240)들은 베이스 필름(100)의 표시패널 접착 영역(DBA)으로부터 구동 집적회로(300)까지 형성될 수 있다. 출력 신호 배선 패턴(240)들 각각의 일 측 끝단은 표시패널 접착 영역(DBA)에서 표시패널의 패드들과 접속되고, 타 측 끝단은 구동 집적회로(300)의 출력 범프들에 접속될 수 있다. 출력 신호 배선 패턴(240)들에는 구동 집적회로(300)로부터 데이터 신호들이 인가된다.The output signal wiring patterns 240 may be formed from the display panel adhesive region DBA of the base film 100 to the driving integrated circuit 300. One end of each of the output signal wiring patterns 240 may be connected to pads of the display panel in the display panel adhesive region DBA, and the other end thereof may be connected to output bumps of the driving integrated circuit 300. . Data signals are applied from the driving integrated circuit 300 to the output signal wiring patterns 240.

제1 최외곽 더미 패턴(250)들은 제1 그라운드 배선 패턴(210)들의 좌우측 바깥쪽에 배치될 수 있다. 제1 최외곽 더미 패턴(250)들은 회로 보드 접착 영역(PBA)과 표시패널 접착 영역(DBA)을 제외한 영역에 배치될 수 있다. 제1 최외곽 더미 패턴(250)들은 제1 그라운드 배선 패턴(210)들과 나란하게 형성될 수 있다. 제1 최외곽 더미 패턴(250)들 각각의 폭은 상기 입력 신호 배선 패턴(230)들과 상기 출력 신호 배선 패턴(240)들 각각의 폭보다 두껍게 형성될 수 있다. The first outermost dummy patterns 250 may be disposed at left and right outer sides of the first ground wiring patterns 210. The first outermost dummy patterns 250 may be disposed in regions other than the circuit board adhesive region PBA and the display panel adhesive region DBA. The first outermost dummy patterns 250 may be formed to be parallel to the first ground wiring patterns 210. The width of each of the first outermost dummy patterns 250 may be thicker than the width of each of the input signal wiring patterns 230 and the output signal wiring patterns 240.

제1 중앙 더미 패턴(260)은 베이스 필름(100)의 중앙 영역에 형성될 수 있다. 제1 중앙 더미 패턴(260)은 구동 집적회로(300)의 출력 범프들에 인접하게 배치될 수 있다. 제1 중앙 더미 패턴(260)은 출력 신호 배선 패턴(230)들 사이에 배치될 수 있다. 제1 중앙 더미 패턴(260)과 구동 집적회로(300)의 출력 범프들 사이에는 출력 신호 배선 패턴(240)들이 형성되지 않을 수 있다.The first center dummy pattern 260 may be formed in the center area of the base film 100. The first center dummy pattern 260 may be disposed adjacent to the output bumps of the driving integrated circuit 300. The first center dummy pattern 260 may be disposed between the output signal line patterns 230. The output signal line patterns 240 may not be formed between the first center dummy pattern 260 and the output bumps of the driving integrated circuit 300.

구동 집적회로(300)는 제2 그라운드 배선 패턴(220)들과 입력 신호 배선 패턴(230)들에 접속되는 입력 범프들과 출력 신호 배선 패턴(240)들에 접속되는 출력 범프들을 포함한다. 구동 집적회로(300)는 제2 그라운드 배선 패턴(220)들을 통해 회로 보드 접착 영역(PBA)에 부착되는 인쇄 회로 보드로부터 그라운드 전압을 인가받는다. 구동 집적회로(300)는 입력 신호 배선 패턴(230)들을 통해 회로 보드 접착 영역(PBA)에 부착되는 인쇄 회로 보드로부터 구동 집적회로(300)를 구동하기 위한 입력 신호들을 인가받는다. 구동 집적회로(300)는 입력 신호들에 따라 데이터 전압들을 생성하여 출력 신호 배선 패턴(240)들을 통해 출력한다.The driving integrated circuit 300 includes input bumps connected to the second ground wiring patterns 220 and the input signal wiring patterns 230 and output bumps connected to the output signal wiring patterns 240. The driving integrated circuit 300 receives a ground voltage from a printed circuit board attached to the circuit board adhesion area PBA through the second ground wiring patterns 220. The driving integrated circuit 300 receives input signals for driving the driving integrated circuit 300 from a printed circuit board attached to the circuit board adhesion area PBA through the input signal wiring patterns 230. The driving integrated circuit 300 generates data voltages according to input signals and outputs them through the output signal wiring patterns 240.

제1 솔더 레지스트층(410)은 회로 보드 접착 영역(PBA), 표시패널 접착 영역(DBA), 및 구동 집적회로(300) 부착 영역을 제외한 영역에서 제1 금속 패턴층(210, 220, 230, 240, 250, 260)을 덮도록 형성된다. 즉, 제1 솔더 레지스트층(410)은 회로 보드 접착 영역(PBA), 표시패널 접착 영역(DBA), 및 구동 집적회로(300) 부착 영역을 제외한 영역에서 제1 그라운드 배선 패턴(210)들, 제2 그라운드 배선 패턴(220)들, 입력 신호 배선 패턴(230)들, 출력 신호 배선 패턴(240)들, 제1 최외곽 더미 패턴(250)들, 및 제1 중앙 더미 패턴(260)을 덮도록 형성될 수 있다. 제1 솔더 레지스트층(400)은 솔더 레지스트(solder-resist)로 형성된 층일 수 있다.The first solder resist layer 410 may include the first metal pattern layers 210, 220, 230, excluding the circuit board adhesion region PBA, the display panel adhesion region DBA, and the driving integrated circuit 300. 240, 250, 260 to cover. That is, the first solder resist layer 410 may include the first ground wiring patterns 210 in regions except for the circuit board adhesion region PBA, the display panel adhesion region DBA, and the driving integrated circuit 300 attachment region. Covers the second ground wiring patterns 220, the input signal wiring patterns 230, the output signal wiring patterns 240, the first outermost dummy patterns 250, and the first center dummy pattern 260. It can be formed to be. The first solder resist layer 400 may be a layer formed of solder-resist.

제2 금속 패턴층(510, 520, 530, 540, 550)은 베이스 필름(100)의 제2 면 상에 배치되는 더미 배선 패턴(510)들, 제1 단락 배선 패턴(520), 제2 단락 배선 패턴(530), 제2 최외곽 더미 패턴(540)들, 및 제2 중앙 더미 패턴(550)을 포함한다. 제2 금속 패턴층(500)의 패턴들은 구리(Cu) 등의 금속 물질로 형성될 수 있다.The second metal pattern layers 510, 520, 530, 540, and 550 may include dummy wiring patterns 510, a first short circuit pattern 520, and a second short circuit disposed on the second surface of the base film 100. The wiring pattern 530 includes a second outermost dummy pattern 540 and a second center dummy pattern 550. The patterns of the second metal pattern layer 500 may be formed of a metal material such as copper (Cu).

더미 배선 패턴(510)들은 제1 그라운드 배선 패턴(210)들, 제2 그라운드 배선 패턴(220)들, 입력 신호 배선 패턴(230)들, 및 출력 신호 배선 패턴(240)들과 대응되도록 배치될 수 있다. 보다 구체적으로, 더미 배선 패턴(510)들은 회로 보드 접착 영역(PBA)과 표시패널 접착 영역(DBA)을 제외한 영역에서 베이스 필름(100)의 제1 면 상에 배치된 제1 그라운드 배선 패턴(210)들, 제2 그라운드 배선 패턴(220)들, 입력 신호 배선 패턴(230)들, 및 출력 신호 배선 패턴(240)들과 동일하게 겹쳐지도록 베이스 필름(100)의 제2 면 상에 형성될 수 있다.The dummy wiring patterns 510 may be disposed to correspond to the first ground wiring patterns 210, the second ground wiring patterns 220, the input signal wiring patterns 230, and the output signal wiring patterns 240. Can be. More specifically, the dummy wiring patterns 510 are disposed on the first surface of the base film 100 in a region other than the circuit board adhesive region PBA and the display panel adhesive region DBA. ), The second ground wiring patterns 220, the input signal wiring patterns 230, and the output signal wiring patterns 240 may be formed on the second surface of the base film 100 so as to overlap the same. have.

제2 최외곽 더미 패턴(540)들은 제1 최외곽 더미 패턴(140)들과 대응되도록 배치될 수 있다. 보다 구체적으로, 제2 최외곽 더미 패턴(540)들은 회로 보드 접착 영역(PBA)과 표시패널 접착 영역(DBA)을 제외한 영역에서 베이스 필름(100)의 제1 면 상에 배치된 제1 최외곽 더미 패턴(140)들과 동일하게 겹쳐지도록 베이스 필름(100)의 제2 면 상에 형성될 수 있다. 제2 최외곽 더미 패턴(540)들은 더미 배선 패턴(510)들의 좌우측 바깥쪽에 배치될 수 있다. 제2 최외곽 더미 패턴(540)들 각각은 더미 배선 패턴(510)들 중 이웃하는 더미 배선 패턴과 나란하게 형성될 수 있다.The second outermost dummy patterns 540 may be disposed to correspond to the first outermost dummy patterns 140. More specifically, the second outermost dummy patterns 540 are disposed on the first surface of the base film 100 in regions other than the circuit board adhesive region PBA and the display panel adhesive region DBA. It may be formed on the second surface of the base film 100 so as to overlap with the dummy pattern 140. The second outermost dummy patterns 540 may be disposed outside the left and right sides of the dummy wiring patterns 510. Each of the second outermost dummy patterns 540 may be formed in parallel with a neighboring dummy wiring pattern among the dummy wiring patterns 510.

제2 중앙 더미 패턴(550)은 제1 중앙 더미 패턴(150)과 대응되도록 배치될 수 있다. 즉, 제2 중앙 더미 패턴(550)은 회로 보드 접착 영역(PBA)과 표시패널 접착 영역(DBA)을 제외한 영역에서 베이스 필름(100)의 제1 면 상에 배치된 제1 중앙 더미 패턴(150)과 동일하게 겹쳐지도록 베이스 필름(100)의 제2 면 상에 형성될 수 있다. 제2 중앙 더미 패턴(550)은 더미 배선 패턴(510)들 사이에 배치될 수 있다. 제2 중앙 더미 패턴(550)은 더미 배선 패턴(510)들 중 이웃하는 더미 배선 패턴(510)에 연결될 수 있다.The second center dummy pattern 550 may be disposed to correspond to the first center dummy pattern 150. That is, the second center dummy pattern 550 is disposed on the first surface of the base film 100 in regions other than the circuit board adhesion region PBA and the display panel adhesion region DBA. It may be formed on the second surface of the base film 100 so as to overlap the same. The second center dummy pattern 550 may be disposed between the dummy wiring patterns 510. The second center dummy pattern 550 may be connected to a neighboring dummy wiring pattern 510 among the dummy wiring patterns 510.

제1 단락 배선 패턴(520)은 회로 보드 접착 영역(PBA)에서 더미 배선 패턴(510)들과 제2 최외곽 더미 패턴(540)에 연결된다. 제1 단락 배선 패턴(520)에 의해 더미 배선 패턴(510)들과 제2 최외곽 더미 패턴(540)은 모두 연결될 수 있다.The first short wiring pattern 520 is connected to the dummy wiring patterns 510 and the second outermost dummy pattern 540 in the circuit board adhesive region PBA. Both the dummy wiring patterns 510 and the second outermost dummy pattern 540 may be connected by the first short wiring pattern 520.

제2 단락 배선 패턴(530)은 표시패널 접착 영역(DBA)에서 더미 배선 패턴(510)들과 제2 최외곽 더미 패턴(540)에 연결된다. 제2 단락 배선 패턴(530)에 의해 더미 배선 패턴(510)들과 제2 최외곽 더미 패턴(540)은 모두 연결될 수 있다.The second short wiring pattern 530 is connected to the dummy wiring patterns 510 and the second outermost dummy pattern 540 in the display panel adhesive region DBA. Both the dummy wiring patterns 510 and the second outermost dummy pattern 540 may be connected by the second short wiring pattern 530.

제1 단락 배선 패턴(520)과 제2 단락 배선 패턴(530) 중 어느 하나는 생략될 수 있다.Any one of the first short circuit pattern 520 and the second short circuit pattern 530 may be omitted.

베이스 필름(100)에서 제2 그라운드 배선 패턴(220)들이 형성되는 영역에는 베이스 필름(100)을 관통하는 제1 비아(610)들이 형성되고, 제1 최외곽 더미 패턴(250)들이 형성되는 영역에는 베이스 필름(100)을 관통하는 제2 비아(620)들이 형성되며, 제1 중앙 더미 패턴(250)이 형성되는 영역에는 베이스 필름(100)을 관통하는 제3 비아(630)들이 형성될 수 있다.In the region where the second ground wiring patterns 220 are formed in the base film 100, the first vias 610 penetrating the base film 100 are formed, and the region where the first outermost dummy patterns 250 are formed. Second vias 620 penetrating the base film 100 may be formed, and third vias 630 penetrating the base film 100 may be formed in a region where the first center dummy pattern 250 is formed. have.

더미 배선 패턴(510)들은 제1 그라운드 배선 패턴(210)들, 제2 그라운드 배선 패턴(220)들, 입력 신호 배선 패턴(230)들, 및 출력 신호 배선 패턴(240)들과 대응되도록 배치므로, 제2 그라운드 배선 패턴(220)들은 제1 비아(610)들을 통해 더미 배선 패턴(510)들 중 일부와 연결될 수 있으며, 제1 최외곽 배선 패턴(240)들은 제2 비아(620)들을 통해 더미 배선 패턴(510)들 중 다른 일부와 연결될 수 있다.The dummy wiring patterns 510 are disposed to correspond to the first ground wiring patterns 210, the second ground wiring patterns 220, the input signal wiring patterns 230, and the output signal wiring patterns 240. The second ground wiring patterns 220 may be connected to some of the dummy wiring patterns 510 through the first vias 610, and the first outermost wiring patterns 240 may be connected to the second vias 620. The dummy wiring pattern 510 may be connected to another part of the dummy wiring pattern 510.

제2 중앙 더미 패턴(550)은 제1 중앙 더미 패턴(250)과 대응되도록 배치되므로, 제1 중앙 더미 패턴(250)은 제3 비아(630)들을 통해 제2 중앙 더미 패턴(550)과 연결될 수 있다.Since the second center dummy pattern 550 is disposed to correspond to the first center dummy pattern 250, the first center dummy pattern 250 may be connected to the second center dummy pattern 550 through the third vias 630. Can be.

제2 솔더 레지스트층(420)은 회로 보드 접착 영역(PBA), 및 표시패널 접착 영역(DBA)을 제외한 영역에서 제2 금속 패턴층(510, 520, 530, 540, 550)을 덮도록 형성된다. 즉, 제2 솔더 레지스트층(420)은 회로 보드 접착 영역(PBA), 표시패널 접착 영역(DBA), 및 구동 집적회로(300) 부착 영역을 제외한 영역에서 더미 배선 패턴(510)들, 제1 단락 배선 패턴(520), 제2 단락 배선 패턴(530), 제2 최외곽 더미 패턴(540), 및 제2 중앙 더미 패턴(550)을 덮도록 형성될 수 있다. 제2 솔더 레지스트층(420)은 솔더 레지스트(solder-resist)로 형성된 층일 수 있다.The second solder resist layer 420 is formed to cover the second metal pattern layers 510, 520, 530, 540, and 550 in regions other than the circuit board adhesive region PBA and the display panel adhesive region DBA. . That is, the second solder resist layer 420 may include the dummy wiring patterns 510 and the first regions in regions except for the circuit board adhesion region PBA, the display panel adhesion region DBA, and the driving integrated circuit 300. The short circuit pattern 520, the second short circuit pattern 530, the second outermost dummy pattern 540, and the second center dummy pattern 550 may be covered. The second solder resist layer 420 may be a layer formed of solder resist.

이상에서 살펴본 바와 같이, 본 명세서의 일 실시예는 베이스 필름(100)의 일면에 형성된 제2 그라운드 배선 패턴(220)들을 베이스 필름(100)을 관통하는 제1 비아(610)들을 통해 베이스 필름(100)의 타면에 형성된 더미 배선 패턴(510)들 중 일부에 연결한다. 또한, 본 명세서의 일 실시예는 제1 및 제2 단락 배선 패턴들(520, 530)을 이용하여 더미 배선 패턴(510)들을 연결한다. 그 결과, 본 명세서의 일 실시예는 베이스 필름(100)의 타면의 더미 배선 패턴(510)들에 그라운드를 공급할 수 있으므로, 칩 온 필름으로부터 외부로 방사되는 EMI(Electro Magnetic Interference) 차폐할 수 있다. 따라서, 본 명세서의 일 실시예는 EMI 차폐를 위해 칩 온 필름에 별도로 부착되는 보호 테이프를 삭제할 수 있으므로, 보호 테이프 부착 공정 추가로 인한 비용 증가를 줄일 수 있을 뿐만 아니라, 보호 테이프 부착 불량이 발생하는 것을 방지할 수 있다.As described above, in an exemplary embodiment of the present specification, the second ground wiring patterns 220 formed on one surface of the base film 100 may be formed through the first vias 610 that pass through the base film 100. Some of the dummy wiring patterns 510 formed on the other surface of the substrate 100 are connected to each other. In addition, the exemplary embodiment of the present specification connects the dummy wiring patterns 510 using the first and second short wiring patterns 520 and 530. As a result, one embodiment of the present specification can supply ground to the dummy wiring patterns 510 on the other surface of the base film 100, and thus can shield EMI (Electro Magnetic Interference) radiated to the outside from the chip-on film. . Therefore, one embodiment of the present disclosure can delete the protective tape separately attached to the chip-on film for EMI shielding, not only can reduce the cost increase due to the additional protective tape attaching process, but also causes a bad protective tape attachment. Can be prevented.

나아가, 본 명세서의 일 실시예는 베이스 필름(100)의 일면에 형성된 제1 최외곽 더미 패턴(250)들을 베이스 필름(100)을 관통하는 제2 비아(620)들을 통해 베이스 필름(100)의 타면에 형성된 제2 최외곽 더미 패턴(540)들에 연결한다. 또한, 본 명세서의 일 실시예는 제1 및 제2 단락 배선 패턴들(520, 530)을 이용하여 더미 배선 패턴(510)들과 제2 최외곽 더미 패턴(540)을 연결한다. 그 결과, 본 명세서의 일 실시예는 베이스 필름(100)의 타면의 제2 최외곽 더미 패턴(540)들에 그라운드를 공급할 수 있으므로, 칩 온 필름으로부터 외부로 방사되는 EMI(Electro Magnetic Interference) 차폐할 수 있다. 따라서, 본 명세서의 일 실시예는 보호 테이프 부착 공정 추가로 인한 비용 증가를 줄일 수 있을 뿐만 아니라, 보호 테이프 부착 불량이 발생하는 것을 방지할 수 있다.Furthermore, one embodiment of the present specification provides the first outermost dummy patterns 250 formed on one surface of the base film 100 through the second vias 620 passing through the base film 100. It is connected to the second outermost dummy patterns 540 formed on the other surface. In addition, the exemplary embodiment of the present specification connects the dummy wiring patterns 510 and the second outermost dummy pattern 540 by using the first and second short wiring patterns 520 and 530. As a result, one embodiment of the present specification can supply ground to the second outermost dummy patterns 540 on the other surface of the base film 100, thereby shielding the electromagnetic magnetic interference (EMI) emitted from the chip-on film to the outside. can do. Thus, one embodiment of the present specification can not only reduce the increase in cost due to the addition of the protective tape attaching process, but also prevent the occurrence of the protective tape attaching defect.

나아가, 본 명세서의 일 실시예는 베이스 필름(100)의 일면에 형성된 제1 중앙 더미 패턴(260)들을 베이스 필름(100)을 관통하는 제3 비아(630)들을 통해 베이스 필름(100)의 타면에 형성된 제2 중앙 더미 패턴(550)들에 연결한다. 그 결과, 본 명세서의 일 실시예는 베이스 필름(100)의 타면의 제2 중앙 더미 패턴(550)들에 그라운드를 공급할 수 있으므로, 칩 온 필름으로부터 외부로 방사되는 EMI(Electro Magnetic Interference) 차폐할 수 있다. 따라서, 본 명세서의 일 실시예는 보호 테이프 부착 공정 추가로 인한 비용 증가를 줄일 수 있을 뿐만 아니라, 보호 테이프 부착 불량이 발생하는 것을 방지할 수 있다.Furthermore, an embodiment of the present specification provides the first center dummy pattern 260 formed on one surface of the base film 100 to the other surface of the base film 100 through third vias 630 passing through the base film 100. The second center dummy patterns 550 are formed on the second center dummy patterns 550. As a result, one embodiment of the present specification may supply ground to the second center dummy patterns 550 on the other surface of the base film 100, thereby shielding EMI (Electro Magnetic Interference) radiated from the chip-on film to the outside. Can be. Thus, one embodiment of the present disclosure can not only reduce the cost increase due to the addition of the protective tape attaching process, but also prevent the occurrence of the protective tape attaching defect.

나아가, 본 명세서의 일 실시예는 표시패널에 그라운드를 안정적으로 공급하기 위해 구동 집적회로(300)를 경유하지 않고 회로 보드 접착 영역(PBA)으로부터 표시패널 접착 영역(DBA)까지 형성된 제1 그라운드 배선 패턴(210)들에는 비아를 형성하지 않는다.Furthermore, an exemplary embodiment of the present specification provides a first ground wiring formed from the circuit board adhesion region PBA to the display panel adhesion region DBA without passing through the driving integrated circuit 300 to stably supply ground to the display panel. Patterns 210 do not form vias.

도 5는 본 명세서의 또 다른 실시예에 따른 칩 온 필름을 보여주는 저면도이다. 도 6은 도 5의 Ⅰ-Ⅰ'의 일 예를 보여주는 단면도이다.5 is a bottom view illustrating a chip on film according to another embodiment of the present specification. 6 is a cross-sectional view illustrating an example of II ′ of FIG. 5.

한편, 도 5 및 도 6에 도시된 본 명세서의 또 다른 실시예에 따른 칩 온 필름의 평면도는 도 1과 실질적으로 동일하므로, 도 1과 중복된 설명은 생략한다.Meanwhile, the plan view of the chip on film according to another embodiment of the present specification shown in FIGS. 5 and 6 is substantially the same as that of FIG. 1, and thus descriptions overlapping with those of FIG. 1 will be omitted.

도 5 및 도 6을 참조하면, 베이스 필름(100)의 제1 면의 반대면인 제2 면 상에는 제2 금속 패턴층(700)이 배치되고, 제2 금속 패턴층(700) 상에는 제2 솔더 레지스트층(420)이 배치된다.5 and 6, a second metal pattern layer 700 is disposed on a second surface opposite to the first surface of the base film 100, and a second solder is disposed on the second metal pattern layer 700. The resist layer 420 is disposed.

제2 금속 패턴층(700)은 제2 면의 전면(全面) 상에 형성될 수 있다. 제2 금속 패턴층(700)에는 제1 방향으로 길게 형성된 제1 개구 슬릿(710)들이 매트릭스 구조로 형성될 수 있다. 제1 방향은 입력 신호 배선 패턴(230)들의 길이 방향과 교차하는 방향, 예를 들어 X축 방향으로 정의될 수 있다.The second metal pattern layer 700 may be formed on the entire surface of the second surface. The first opening slits 710 elongated in the first direction may be formed in the second metal pattern layer 700 in a matrix structure. The first direction may be defined as a direction crossing the length direction of the input signal line patterns 230, for example, the X-axis direction.

베이스 필름(100)에서 제2 그라운드 배선 패턴(220)들이 형성되는 영역에는 베이스 필름(100)을 관통하는 제1 비아(610)들이 형성되고, 제1 최외곽 더미 패턴(250)들이 형성되는 영역에는 베이스 필름(100)을 관통하는 제2 비아(620)들이 형성되며, 제1 중앙 더미 패턴(260)이 형성되는 영역에는 베이스 필름(100)을 관통하는 제3 비아(630)들이 형성될 수 있다. 따라서, 제2 그라운드 배선 패턴(220)들은 제1 비아(610)들을 통해 제2 금속 패턴층(700)에 연결되고, 제1 최외곽 더미 패턴(250)들은 제2 비아(620)들을 통해 제2 금속 패턴층(700)에 연결되며, 제1 중앙 더미 패턴(250)은 제3 비아(630)들을 통해 제2 금속 패턴층(700)에 연결될 수 있다.In the region where the second ground wiring patterns 220 are formed in the base film 100, the first vias 610 penetrating the base film 100 are formed, and the region where the first outermost dummy patterns 250 are formed. Second vias 620 may be formed through the base film 100, and third vias 630 may be formed through the base film 100 in a region where the first center dummy pattern 260 is formed. have. Accordingly, the second ground wiring patterns 220 are connected to the second metal pattern layer 700 through the first vias 610, and the first outermost dummy patterns 250 may be formed through the second vias 620. The first central dummy pattern 250 may be connected to the second metal pattern layer 700 through the third vias 630.

제2 솔더 레지스트층(420)은 회로 보드 접착 영역(PBA), 및 표시패널 접착 영역(DBA)을 제외한 영역에서 제2 금속 패턴층(700)을 덮도록 형성된다. 제2 솔더 레지스트층(420)은 솔더 레지스트(solder-resist)로 형성된 층일 수 있다.The second solder resist layer 420 is formed to cover the second metal pattern layer 700 in regions other than the circuit board adhesive region PBA and the display panel adhesive region DBA. The second solder resist layer 420 may be a layer formed of solder resist.

이상에서 살펴본 바와 같이, 본 명세서의 일 실시예는 베이스 필름(100)의 일면에 형성된 제2 그라운드 배선 패턴(220)들, 제1 최외곽 더미 패턴(250)들, 및 제1 중앙 더미 패턴(260)을 베이스 필름(100)을 관통하는 비아들(610, 620, 630)을 통해 베이스 필름(100)의 타면에 형성된 제2 금속 패턴층(700)에 연결한다. 그 결과, 본 명세서의 일 실시예는 베이스 필름(100)의 타면의 제2 금속 패턴층(700)에 그라운드를 공급할 수 있으므로, 칩 온 필름으로부터 외부로 방사되는 EMI(Electro Magnetic Interference) 차폐할 수 있다. 따라서, 본 명세서의 일 실시예는 EMI 차폐를 위해 칩 온 필름에 별도로 부착되는 보호 테이프를 삭제할 수 있으므로, 보호 테이프 부착 공정 추가로 인한 비용 증가를 줄일 수 있을 뿐만 아니라, 보호 테이프 부착 불량이 발생하는 것을 방지할 수 있다.As described above, in an exemplary embodiment of the present specification, the second ground wiring patterns 220, the first outermost dummy patterns 250, and the first center dummy pattern formed on one surface of the base film 100 ( The 260 is connected to the second metal pattern layer 700 formed on the other surface of the base film 100 through the vias 610, 620, and 630 passing through the base film 100. As a result, one embodiment of the present specification can supply the ground to the second metal pattern layer 700 on the other surface of the base film 100, thereby shielding EMI (Electro Magnetic Interference) radiated to the outside from the chip-on film. have. Therefore, one embodiment of the present disclosure can delete the protective tape separately attached to the chip-on film for EMI shielding, not only can reduce the cost increase due to the additional protective tape attaching process, but also causes a bad protective tape attachment. Can be prevented.

도 7은 본 명세서의 또 다른 실시예에 따른 칩 온 필름을 보여주는 저면도이다. 도 8은 도 7의 Ⅰ-Ⅰ'의 일 예를 보여주는 단면도이다.7 is a bottom view illustrating a chip on film according to another embodiment of the present specification. 8 is a cross-sectional view illustrating an example of II ′ of FIG. 7.

한편, 도 7 및 도 8에 도시된 본 명세서의 또 다른 실시예에 따른 칩 온 필름의 평면도는 도 1과 실질적으로 동일하므로, 도 1과 중복된 설명은 생략한다.On the other hand, the plan view of the chip-on film according to another embodiment of the present specification shown in Figures 7 and 8 is substantially the same as Figure 1, the description overlapping with Figure 1 will be omitted.

도 7 및 도 8을 참조하면, 베이스 필름(100)의 제1 면의 반대면인 제2 면 상에는 제2 금속 패턴층(800)이 배치되고, 제2 금속 패턴층(800) 상에는 제2 솔더 레지스트층(420)이 배치된다.7 and 8, a second metal pattern layer 800 is disposed on a second surface opposite to the first surface of the base film 100, and a second solder is disposed on the second metal pattern layer 800. The resist layer 420 is disposed.

제2 금속 패턴층(800)은 제2 면의 전면(全面) 상에 형성될 수 있다. 제2 금속 패턴층(800)에는 제2 방향으로 길게 형성된 제1 개구 슬릿(810)들이 매트릭스 구조로 형성될 수 있다. 제2 방향은 입력 신호 배선 패턴(230)들의 길이 방향, 예를 들어 Y축 방향으로 정의될 수 있다.The second metal pattern layer 800 may be formed on the entire surface of the second surface. The first opening slits 810 long in the second direction may be formed in the second metal pattern layer 800 in a matrix structure. The second direction may be defined as a length direction of the input signal line patterns 230, for example, a Y-axis direction.

베이스 필름(100)에서 제2 그라운드 배선 패턴(220)들이 형성되는 영역에는 베이스 필름(100)을 관통하는 제1 비아(610)들이 형성되고, 제1 최외곽 더미 패턴(250)들이 형성되는 영역에는 베이스 필름(100)을 관통하는 제2 비아(620)들이 형성되며, 제1 중앙 더미 패턴(260)이 형성되는 영역에는 베이스 필름(100)을 관통하는 제3 비아(630)들이 형성될 수 있다. 따라서, 제2 그라운드 배선 패턴(220)들은 제1 비아(610)들을 통해 제2 금속 패턴층(800)에 연결되고, 제1 최외곽 더미 패턴(250)들은 제2 비아(620)들을 통해 제2 금속 패턴층(800)에 연결되며, 제1 중앙 더미 패턴(250)은 제3 비아(630)들을 통해 제2 금속 패턴층(800)에 연결될 수 있다.In the region where the second ground wiring patterns 220 are formed in the base film 100, the first vias 610 penetrating the base film 100 are formed, and the region where the first outermost dummy patterns 250 are formed. Second vias 620 may be formed through the base film 100, and third vias 630 may be formed through the base film 100 in a region where the first center dummy pattern 260 is formed. have. Accordingly, the second ground wiring patterns 220 are connected to the second metal pattern layer 800 through the first vias 610, and the first outermost dummy patterns 250 may be formed through the second vias 620. 2 may be connected to the metal pattern layer 800, and the first center dummy pattern 250 may be connected to the second metal pattern layer 800 through third vias 630.

제2 솔더 레지스트층(420)은 회로 보드 접착 영역(PBA), 및 표시패널 접착 영역(DBA)을 제외한 영역에서 제2 금속 패턴층(800)을 덮도록 형성된다. 제2 솔더 레지스트층(420)은 솔더 레지스트(solder-resist)로 형성된 층일 수 있다.The second solder resist layer 420 is formed to cover the second metal pattern layer 800 in regions other than the circuit board adhesive region PBA and the display panel adhesive region DBA. The second solder resist layer 420 may be a layer formed of solder resist.

이상에서 살펴본 바와 같이, 본 명세서의 일 실시예는 베이스 필름(100)의 일면에 형성된 제2 그라운드 배선 패턴(220)들, 제1 최외곽 더미 패턴(250)들, 및 제1 중앙 더미 패턴(260)을 베이스 필름(100)을 관통하는 비아들(610, 620, 630)을 통해 베이스 필름(100)의 타면에 형성된 제2 금속 패턴층(800)에 연결한다. 그 결과, 본 명세서의 일 실시예는 베이스 필름(100)의 타면의 제2 금속 패턴층(800)에 그라운드를 공급할 수 있으므로, 칩 온 필름으로부터 외부로 방사되는 EMI(Electro Magnetic Interference) 차폐할 수 있다. 따라서, 본 명세서의 일 실시예는 EMI 차폐를 위해 칩 온 필름에 별도로 부착되는 보호 테이프를 삭제할 수 있으므로, 보호 테이프 부착 공정 추가로 인한 비용 증가를 줄일 수 있을 뿐만 아니라, 보호 테이프 부착 불량이 발생하는 것을 방지할 수 있다.As described above, in an exemplary embodiment of the present specification, the second ground wiring patterns 220, the first outermost dummy patterns 250, and the first center dummy pattern formed on one surface of the base film 100 ( The 260 is connected to the second metal pattern layer 800 formed on the other surface of the base film 100 through the vias 610, 620, and 630 passing through the base film 100. As a result, one embodiment of the present specification can supply the ground to the second metal pattern layer 800 on the other surface of the base film 100, thereby shielding EMI (Electro Magnetic Interference) radiated from the chip-on film to the outside. have. Therefore, one embodiment of the present disclosure can delete the protective tape separately attached to the chip-on film for EMI shielding, not only can reduce the cost increase due to the additional protective tape attaching process, but also causes a bad protective tape attachment. Can be prevented.

도 9는 명세서의 일 실시예에 따른 표시장치를 보여주는 사시도이다.9 is a perspective view illustrating a display device according to an exemplary embodiment of the specification.

도 9를 참조하면, 본 명세서의 일 실시예에 따른 표시장치(1000)는 표시패널(1100), 구동 집적회로(300)들, 칩 온 필름(10)들, 소스 회로보드(1400), 연성 케이블(1500), 제어 회로보드(1600), 타이밍 제어부(1700), 및 전압 공급부(1800)를 포함한다.Referring to FIG. 9, a display device 1000 according to an exemplary embodiment of the present specification includes a display panel 1100, driving integrated circuits 300, chip on films 10, a source circuit board 1400, and a flexible display panel. The cable 1500 includes a control circuit board 1600, a timing controller 1700, and a voltage supply unit 1800.

표시패널(1100)은 하부 기판(1110)과 상부 기판(1120)을 포함할 수 있다. 하부 기판(1110)은 유리 기판 또는 플라스틱 필름으로 형성될 수 있으며, 상부 기판(1120)은 유리 기판, 플라스틱 필름, 봉지 필름, 또는 배리어 필름으로 형성될 수 있다.The display panel 1100 may include a lower substrate 1110 and an upper substrate 1120. The lower substrate 1110 may be formed of a glass substrate or a plastic film, and the upper substrate 1120 may be formed of a glass substrate, a plastic film, an encapsulation film, or a barrier film.

표시패널(1100)은 표시영역과 표시영역의 주변에 마련된 비표시영역을 포함한다. 표시영역은 화소들이 형성되어 화상을 표시하는 영역이다. 표시패널(1100)에는 서로 교차되는 데이터 라인들과 스캔 라인들이 마련되며, 화소들 각각은 데이터 라인들 중 어느 하나, 및 스캔 라인들 중 어느 하나에 접속될 수 있다. 표시패널(1100)은 액정표시패널 또는 유기발광 표시패널로 구현될 수 있다.The display panel 1100 includes a display area and a non-display area provided around the display area. The display area is an area in which pixels are formed to display an image. The display panel 1100 may include data lines and scan lines that cross each other, and each of the pixels may be connected to any one of the data lines and one of the scan lines. The display panel 1100 may be implemented as a liquid crystal display panel or an organic light emitting display panel.

구동 집적회로(300)들은 칩 온 필름(10)들 각각에 부착될 수 있다. 각 칩 온 필름(10)에 대하여는 도 1 내지 도 8을 결부하여 상세히 설명하였다. 각 칩 온 필름(10)은 하부기판(1110)과 소스 회로보드(1400)에 부착될 수 있다. 각 칩 온 필름(10)은 이방성 도전 필름(anisotropic conductive film)을 이용하여 TAB(tape automated bonding) 방식으로 하부 기판(1110)상에 부착될 수 있으며, 이로 인해 각 구동 집적회로(300)는 표시패널(1100)의 데이터 라인들에 연결될 수 있다.The driving integrated circuits 300 may be attached to each of the chip on films 10. Each chip on film 10 has been described in detail with reference to FIGS. 1 to 8. Each chip on film 10 may be attached to the lower substrate 1110 and the source circuit board 1400. Each chip-on film 10 may be attached onto the lower substrate 1110 using a tape automated bonding (TAB) method using an anisotropic conductive film, and thus, each driving integrated circuit 300 may be marked. The data lines of the panel 1100 may be connected to each other.

각 구동 집적회로(300)는 데이터 라인들에 데이터 전압들을 공급한다. 각 구동 집적회로(300)는 타이밍 제어부(1700)로부터 디지털 비디오 데이터와 데이터 타이밍 제어신호를 입력받는다. 각 구동 집적회로(300)는 데이터 타이밍 제어신호에 따라 디지털 비디오 데이터를 데이터 전압들로 변환하여 데이터 라인들에 인가한다.Each driving integrated circuit 300 supplies data voltages to data lines. Each driving integrated circuit 300 receives digital video data and a data timing control signal from the timing controller 1700. Each driving integrated circuit 300 converts digital video data into data voltages according to a data timing control signal and applies the data voltages to data lines.

표시패널(1100)은 스캔 라인들에 접속되어 스캔신호들을 인가하는 스캔 구동부를 포함할 수 있다. 스캔 구동부는 타이밍 제어부(1700)로부터 입력되는 스캔 타이밍 제어신호에 따라 스캔신호들을 생성하여 스캔 라인들에 인가한다. 이 경우, 스캔 구동부는 다수의 트랜지스터들을 포함하여 GIP(Gate driver In Panel) 방식으로 표시패널(1100)의 비표시영역에 형성될 수 있다. 또는, 스캔 구동부(1300)는 구동 집적회로 형태로 형성되어 표시패널(1100)의 하부 기판(1110)에 부착되는 게이트 연성필름 상에 실장될 수 있다.The display panel 1100 may include a scan driver connected to scan lines to apply scan signals. The scan driver generates scan signals according to scan timing control signals input from the timing controller 1700 and applies them to the scan lines. In this case, the scan driver may be formed in the non-display area of the display panel 1100 by using a gate driver in panel (GIP) method including a plurality of transistors. Alternatively, the scan driver 1300 may be formed in the form of a driving integrated circuit and mounted on the gate flexible film attached to the lower substrate 1110 of the display panel 1100.

소스 회로보드(1400)는 제1 연성 케이블(1500)들에 연결되기 위한 제1 커넥터(1510)들을 포함할 수 있다. 소스 회로보드(1400)는 제1 커넥터(1510)들을 통해 제1 연성 케이블(1500)들에 연결될 수 있다. 소스 회로보드(1400)는 연성 인쇄회로보드(flexible printed circuit board) 또는 인쇄회로보드(printed circuit board)일 수 있다.The source circuit board 1400 may include first connectors 1510 to be connected to the first flexible cables 1500. The source circuit board 1400 may be connected to the first flexible cables 1500 through the first connectors 1510. The source circuit board 1400 may be a flexible printed circuit board or a printed circuit board.

제어 회로보드(1600)는 제1 연성 케이블(1500)들에 연결되기 위한 제2 커넥터(1520)들을 포함할 수 있다. 제어 회로보드(1600)는 제2 커넥터(1520)들을 통해 제1 연성 케이블(1500)들에 연결될 수 있다. 도 9에서는 소스 회로보드(1400)와 제어 회로보드(1600)가 복수의 제1 커넥터(1510)들과 복수의 제2 커넥터(1520)들을 통해 복수의 제1 연성 케이블(1500)들에 연결된 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 즉, 소스 회로보드(1400)와 제어 회로보드(1600) 각각은 하나의 제1 커넥터(1510)와 하나의 제2 커넥터(1520)를 통해 하나의 제1 연성 케이블(1500)에 연결될 수 있다.The control circuit board 1600 may include second connectors 1520 to be connected to the first flexible cables 1500. The control circuit board 1600 may be connected to the first flexible cables 1500 through the second connectors 1520. In FIG. 9, the source circuit board 1400 and the control circuit board 1600 are connected to the plurality of first flexible cables 1500 through the plurality of first connectors 1510 and the plurality of second connectors 1520. Although illustrated, embodiments of the present specification are not limited thereto. That is, each of the source circuit board 1400 and the control circuit board 1600 may be connected to one first flexible cable 1500 through one first connector 1510 and one second connector 1520.

타이밍 제어부(1700)는 외부의 시스템 온 칩으로부터 디지털 비디오 데이터와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal), 및 도트 클럭(dot clock)을 포함할 수 있다.The timing controller 1700 receives digital video data and timing signals from an external system on chip. The timing signals may include a vertical sync signal, a horizontal sync signal, a data enable signal, and a dot clock.

타이밍 제어부(1700)는 구동 집적회로(300)들과 스캔 구동부의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 구동 집적회로(300)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호 및 스캔 구동부의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호를 포함한다. 타이밍 제어부(1700)는 데이터 타이밍 제어신호와 디지털 비디오 데이터를 국동 집적회로(300)들에 공급하고, 스캔 타이밍 제어신호를 스캔 구동부에 공급한다.The timing controller 1700 generates control signals for controlling operation timings of the driving integrated circuits 300 and the scan driver. The control signals include a data timing control signal for controlling the operation timing of the driving integrated circuit 300 and a scan timing control signal for controlling the operation timing of the scan driver. The timing controller 1700 supplies the data timing control signal and the digital video data to the ICs 300, and supplies the scan timing control signal to the scan driver.

전압 공급부(1800)는 외부로부터 인가되는 메인 전원으로부터 여러 구동전압들을 생성하여 표시패널(1100), 스캔 구동부, 및 구동 집적회로(300)들에 공급한다.The voltage supply unit 1800 generates various driving voltages from a main power source applied from the outside and supplies the driving voltages to the display panel 1100, the scan driver, and the driving integrated circuits 300.

타이밍 제어부(1700)와 전압 공급부(1800)는 제어 회로보드(1600) 상에 실장될 수 있다. 이 경우, 타이밍 제어부(1700)와 전압 공급부(1800)는 구동 집적회로 형태로 형성될 수 있다. 제어 회로보드(1600)는 연성 인쇄회로보드 또는 인쇄회로보드일 수 있다.The timing controller 1700 and the voltage supply unit 1800 may be mounted on the control circuit board 1600. In this case, the timing controller 1700 and the voltage supply unit 1800 may be formed in the form of a driving integrated circuit. The control circuit board 1600 may be a flexible printed circuit board or a printed circuit board.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.Although the embodiments of the present invention have been described in more detail with reference to the accompanying drawings, the present invention is not necessarily limited to these embodiments, and various modifications can be made without departing from the spirit of the present invention. . Therefore, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention but to describe the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive. The protection scope of the present invention should be interpreted by the claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present invention.

10: 칩 온 필름 100: 베이스 필름
200: 제1 금속 패턴층 210: 제1 그라운드 배선 패턴
220: 제2 그라운드 배선 패턴 230: 입력 신호 배선 패턴
240: 출력 신호 배선 패턴 250: 제1 최외곽 더미 패턴
260: 제1 중앙 더미 패턴 300: 구동 집적회로
410: 제1 솔더 레지스트층 420: 제2 솔더 레지스트층
500: 제2 금속 패턴층 510: 더미 배선 패턴
520: 제1 단락 배선 패턴 530: 제2 단락 배선 패턴
540: 제2 최외곽 더미 패턴 550: 제2 중앙 더미 패턴
700: 제2 금속 패턴층 710: 제1 개구 슬릿
800: 제2 금속 패턴층 810: 제2 개구 슬릿
1000: 표시장치 1100: 표시패널
1400: 소스 회로보드 1500: 연성 케이블
1600: 제어 회로보드 1700: 타이밍 제어부
1800: 전압 공급부10: chip on film 100: base film
200: first metal pattern layer 210: first ground wiring pattern
220: second ground wiring pattern 230: input signal wiring pattern
240: output signal wiring pattern 250: first outermost dummy pattern
260: first central dummy pattern 300: driving integrated circuit
410: first solder resist layer 420: second solder resist layer
500: second metal pattern layer 510: dummy wiring pattern
520: first short circuit pattern 530: second short circuit pattern
540: second outermost dummy pattern 550: second central dummy pattern
700: second metal pattern layer 710: first opening slit
800: second metal pattern layer 810: second opening slit
1000: display device 1100: display panel
1400: source circuit board 1500: flexible cable
1600: control circuit board 1700: timing control unit
1800: voltage supply

Claims (15)

베이스 필름;
상기 베이스 필름의 일면 상에 배치된 그라운드 배선 패턴 및 입력 신호 배선 패턴들;
상기 베이스 필름의 상기 일면의 반대면에 해당하는 타면 상에 배치된 금속 패턴층; 및
상기 베이스 필름을 관통하는 제1 비아를 포함하고,
상기 그라운드 배선 패턴은 상기 제1 비아를 통해 상기 금속 패턴층과 접속되는 것을 특징으로 하는 칩 온 필름.Base film;
Ground wiring patterns and input signal wiring patterns disposed on one surface of the base film;
A metal pattern layer disposed on the other surface corresponding to the opposite surface of the one surface of the base film; And
A first via penetrating the base film;
And the ground wiring pattern is connected to the metal pattern layer through the first via. 제 1 항에 있어서,
상기 금속 패턴층은,
상기 그라운드 배선 패턴 및 상기 입력 신호 배선 패턴과 대응되게 패터닝된 더미 배선 패턴들; 및
상기 더미 배선 패턴들에 연결된 단락 배선 패턴을 포함하는 것을 특징으로 하는 칩 온 필름.The method of claim 1,
The metal pattern layer,
Dummy wiring patterns patterned to correspond to the ground wiring pattern and the input signal wiring pattern; And
And a short wiring pattern connected to the dummy wiring patterns. 제 2 항에 있어서,
상기 더미 배선 패턴들은 상기 제1 비아를 통해 상기 그라운드 배선 패턴과 접속되는 것을 특징으로 하는 칩 온 필름.The method of claim 2,
The dummy wiring patterns are connected to the ground wiring pattern through the first via. 제 2 항에 있어서,
상기 단락 배선 패턴은 상기 베이스 필름의 제1 측 끝단에 마련된 패널 접착 영역 및 상기 베이스 필름의 상기 제1 측 끝단에 반대되는 제2 측 끝단에 마련된 회로 기판 접착 영역 중 적어도 하나의 영역에 배치된 것을 특징으로 하는 칩 온 필름.The method of claim 2,
The short-circuit wiring pattern may be disposed in at least one of a panel adhesive region provided at a first side end of the base film and a circuit board adhesive region provided at a second side end opposite to the first side end of the base film. Chip-on film characterized by. 제 2 항에 있어서,
상기 베이스 필름의 상기 일면 상에 배치되는 제1 최외곽 더미 패턴, 제1 중앙 더미 패턴, 출력 신호 배선 패턴들;
상기 베이스 필름을 관통하는 제2 비아와 제3 비아; 및
상기 그라운드 배선 패턴과 상기 입력 신호 배선 패턴들과 접속되는 입력 범프들과 상기 출력 신호 배선 패턴들에 접속되는 출력 범프들을 포함하는 구동 집적회로를 더 포함하는 칩 온 필름.The method of claim 2,
A first outermost dummy pattern, a first center dummy pattern, and output signal wiring patterns disposed on the one surface of the base film;
Second and third vias penetrating the base film; And
And a driving integrated circuit including input bumps connected to the ground wiring pattern, the input signal wiring patterns, and output bumps connected to the output signal wiring patterns. 제 5 항에 있어서,
상기 그라운드 배선 패턴은 상기 입력 신호 배선 패턴들 사이에 배치되고,
상기 제1 최외곽 더미 패턴은 상기 입력 신호 배선 패턴들의 바깥쪽에 배치되며,
상기 제1 중앙 더미 패턴은 상기 출력 범프들에 인접하게 배치되는 것을 특징으로 하는 칩 온 필름.The method of claim 5,
The ground wiring pattern is disposed between the input signal wiring patterns,
The first outermost dummy pattern is disposed outside the input signal wiring patterns.
And the first center dummy pattern is disposed adjacent to the output bumps. 제 6 항에 있어서,
상기 그라운드 배선 패턴의 폭은 상기 입력 신호 배선들과 상기 출력 신호 배선들 각각의 폭보다 두껍고,
상기 제1 최외곽 더미 패턴의 폭은 상기 입력 신호 배선들과 상기 출력 신호 배선들 각각의 폭보다 두꺼운 것을 특징으로 하는 칩 온 필름.The method of claim 6,
The width of the ground wiring pattern is thicker than the width of each of the input signal lines and the output signal lines,
The width of the first outermost dummy pattern is thicker than the width of each of the input signal wires and the output signal wires. 제 5 항에 있어서,
상기 금속 패턴층은,
상기 더미 배선 패턴들의 바깥쪽에 배치되며, 상기 제1 최외곽 더미 패턴과 대응되게 패터닝된 제2 최외곽 더미 패턴; 및
상기 제1 중앙 더미 패턴과 대응되게 패터닝된 제2 중앙 더미 패턴을 더 포함하는 것을 특징으로 하는 칩 온 필름.The method of claim 5,
The metal pattern layer,
A second outermost dummy pattern disposed outside the dummy wiring patterns and patterned to correspond to the first outermost dummy pattern; And
And a second center dummy pattern patterned to correspond to the first center dummy pattern. 제 8 항에 있어서,
상기 제2 최외곽 더미 패턴은 상기 단락 배선 패턴에 연결되고,
상기 제2 중앙 더미 패턴은 상기 더미 배선 패턴들 중 인접한 더미 배선 패턴에 연결된 것을 특징으로 하는 칩 온 필름.The method of claim 8,
The second outermost dummy pattern is connected to the short wiring pattern,
The second center dummy pattern is connected to an adjacent dummy wiring pattern of the dummy wiring patterns. 제 8 항에 있어서,
상기 제1 최외곽 더미 패턴은 상기 제2 비아를 통해 상기 제2 최외곽 더미 패턴과 접속되고,
상기 제1 중앙 더미 패턴은 상기 제3 비아를 통해 상기 제3 최외곽 더미 패턴과 접속되는 것을 특징으로 하는 칩 온 필름.The method of claim 8,
The first outermost dummy pattern is connected to the second outermost dummy pattern through the second via,
The first center dummy pattern is connected to the third outermost dummy pattern through the third via. 제 5 항에 있어서,
상기 구동 집적회로의 일부 출력 범프들과 상기 제1 중앙 더미 패턴 사이에는 출력 신호 배선 패턴이 형성되지 않은 것을 특징으로 하는 칩 온 필름.The method of claim 5,
And an output signal wiring pattern is not formed between some output bumps of the driving integrated circuit and the first center dummy pattern. 제 1 항에 있어서,
상기 그라운드 배선 패턴과 상기 입력 신호 배선 패턴들을 덮는 솔더 레지스트층을 더 포함하는 칩 온 필름.The method of claim 1,
And a solder resist layer covering the ground wiring pattern and the input signal wiring patterns. 제 1 항에 있어서,
상기 금속 패턴층은 상기 입력 신호 배선 패턴들의 길이 방향과 교차되는 제1 방향으로 길게 형성된 제1 개구 슬릿들을 포함하는 것을 특징으로 하는 칩 온 필름.The method of claim 1,
And the metal pattern layer includes first opening slits elongated in a first direction crossing the length direction of the input signal line patterns. 제 1 항에 있어서,
상기 금속 패턴층은 상기 입력 신호 배선 패턴들의 길이 방향으로 길게 형성된 제2 개구 슬릿들을 포함하는 것을 특징으로 하는 칩 온 필름.The method of claim 1,
And the metal pattern layer includes second opening slits formed long in the length direction of the input signal line patterns. 복수의 화소들을 포함하는 표시패널;
상기 제 1 항 내지 제 14 항 중 어느 한 항에 따른 칩 온 필름; 및
인쇄 회로 보드를 구비하고,
상기 칩 온 필름은 상기 표시패널과 상기 인쇄 회로 보드에 부착된 것을 특징으로 하는 표시장치.A display panel including a plurality of pixels;
A chip on film according to any one of claims 1 to 14; And
With a printed circuit board,
And the chip-on film is attached to the display panel and the printed circuit board.
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