KR20190143330A - Vertically Integrated 3-Dimensional Flash Memory for High Reliable Flash Memory and Fabrication Method Thereof - Google Patents

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Abstract

Disclosed are a vertically integrated three-dimensional flash memory for increasing cell reliability and a method for manufacturing the same. According to one embodiment of the present invention, the vertically integrated three-dimensional flash memory is manufactured by: a step of forming a plurality of insulation layers by successively stacking a first insulation layer and a second insulation layer on a substrate; a step of etching a partial area of the plurality of insulation layers to expose a partial area of the substrate; a step of forming a channel layer on an upper part of lateral sides of the etched plurality of insulation layers and an upper part of the substrate; forming a first macaroni layer on an upper part of the channel layer; and a step of forming a second macaroni layer on an upper part of the first macaroni layer such that lateral sides and a lower side thereof are surrounded by the first macaroni layer.

Description

셀 신뢰성 향상을 위한 수직 집적형 삼차원 플래시메모리 및 그 제조 방법{Vertically Integrated 3-Dimensional Flash Memory for High Reliable Flash Memory and Fabrication Method Thereof}Vertically Integrated 3-Dimensional Flash Memory for High Reliable Flash Memory and Fabrication Method Thereof}

본 발명은 수직 집적형 삼차원 플래시메모리에 관한 것으로, 보다 상세하게는 고 열전도율을 지닌 마카로니층을 이용하여 수직 집적형 삼차원 플래시메모리의 셀 신뢰성을 향상시킬 수 있는 삼차원 플래시메모리 및 그 제조 방법에 관한 것이다.The present invention relates to a vertically integrated three-dimensional flash memory, and more particularly to a three-dimensional flash memory and a method of manufacturing the same, which can improve the cell reliability of the vertically integrated three-dimensional flash memory using a macaroni layer having a high thermal conductivity. .

사진, 영상, 음성과 같은 디지털 데이터의 용량이 기하급수적으로 증가함에 따라, 비휘발성(non-volatile) 저장매체에 대한 수요가 급증하고 있다. 플래시메모리는 현재 상용화 및 양산중인 대표적인 비휘발성 메모리로써, 하드디스크를 빠른 속도로 대체하고 있다. As the capacity of digital data such as photographs, video and audio increases exponentially, the demand for non-volatile storage media is increasing rapidly. Flash memory is a representative non-volatile memory currently being commercialized and mass produced, and is rapidly replacing hard disks.

플래시메모리는 비휘발성 메모리의 동작을 위해 게이트 절연층 사이에 부유게이트(floating gate) 또는 ONO(Oxide-Nitride-Oxide) 구조를 이루는 질화물과 같은 전하 저장층을 지니고 있다. 그리고 게이트와 소스/드레인에 인가하는 전압에 따라 발생하는 Fowler-Nordheim Tunneling 현상 또는 핫 캐리어 주입(Hot-Carrier Injection) 현상을 통하여 전하 저장층으로 주입되는 전자를 저장하는 원리를 기반으로 비휘발성 메모리 동작을 수행한다.The flash memory has a charge storage layer such as a nitride having a floating gate or an oxide-nitride-oxide (ONO) structure between the gate insulating layers for the operation of the nonvolatile memory. Non-volatile memory operation based on the principle of storing electrons injected into the charge storage layer through the Fowler-Nordheim Tunneling phenomenon or the Hot-Carrier Injection phenomenon generated according to the voltage applied to the gate and the source / drain. Do this.

스마트기기의 보급으로 인하여, 데이터 저장량에 대한 요구가 증가함에 따라 동일 면적의 플래시메모리 칩(chip) 내에 저장되는 메모리의 집적도가 증가하기 시작하였다. 그리고 이러한 집적도를 향상시키기 위해서는 칩 내에 최대한 많은 수의 셀(cell)을 집적 하여야 한다. 이 때, 한 개의 셀은 1 비트, 2 비트(MLC), 3비트(TLC) 등의 데이터를 저장할 수 있으며, 최근에는 4 비트(QLC) 기술도 개발 중에 있다.With the spread of smart devices, as the demand for data storage increases, the density of memory stored in flash memory chips of the same area has started to increase. In order to improve the integration degree, as many cells as possible should be integrated in the chip. At this time, one cell can store data such as 1 bit, 2 bits (MLC), 3 bits (TLC), etc. Recently, 4 bits (QLC) technology is also under development.

지금까지는 플래시메모리 셀의 제작을 이차원(2D) 평면에서 미세 공정을 통하여 제작함으로써, 칩의 집적도를 향상시켜 왔으나, 셀의 크기(또는 게이트 길이)가 작아지면서, 셀 소자(cell transistor)의 단 채널 효과(short-channel effect)의 심화, 서로 다른 워드 라인(word line) 간의 전기적 간섭 현상(cell disturbance) 심화, 지나친 최소 선폭 공정으로 인한 제조비용의 증가와 기술적인 한계로 인한 문제들이 발생 하였다. 위와 같은 문제들로 인하여, 플래시메모리의 집적도 향상과 구동 신뢰성의 개선은 한계에 근접하였으며, 이를 해결하기 위하여 수직 집적형 삼차원 구조의 플래시메모리(3D V-NAND) 셀 제조 기술이 새로이 등장하였다.Up to now, the fabrication of flash memory cells has been improved through the micro process in the two-dimensional (2D) plane, but the chip density has been improved. However, as the size (or gate length) of the cell is reduced, a short channel of a cell transistor is used. Problems have arisen due to increased short-channel effects, increased cell disturbances between different word lines, increased manufacturing costs due to excessive minimum line width processes, and technical limitations. Due to the above problems, the improvement of the integration density of the flash memory and the improvement of the driving reliability are near the limit, and in order to solve this problem, a new technology for manufacturing a flash memory (3D V-NAND) cell having a vertically integrated three-dimensional structure has emerged.

본 발명은 수직 집적형 삼차원 구조의 플래시메모리에서 플래시메모리 구동 중 발생하는 열을 기판으로 효과적으로 방열할 수 있는 방안을 제안한다.The present invention proposes a method for effectively dissipating heat generated during flash memory driving to a substrate in a flash memory having a vertically integrated three-dimensional structure.

본 발명의 실시예들은, 높은 열전도율을 지닌 마카로니층을 이용하여 수직 집적형 삼차원 플래시메모리의 셀 신뢰성을 향상시킬 수 있는 삼차원 플래시메모리 및 그 제조 방법을 제공한다.Embodiments of the present invention provide a three-dimensional flash memory and a method of manufacturing the same, which can improve cell reliability of a vertically integrated three-dimensional flash memory using a macaroni layer having a high thermal conductivity.

구체적으로, 본 발명의 실시예들은, 마카로니층 내부에 높은 열전도율의 재료를 삽입하여 수직 집적형 삼차원 플래시메모리의 셀에서 발생하는 발열현상에 대한 방열 기능을 향상시킴으로써, 삼차원 플래시메모리의 셀 신뢰성을 향상시킬 수 있는 삼차원 플래시메모리 및 그 제조 방법을 제공한다.Specifically, embodiments of the present invention improve the cell reliability of a three-dimensional flash memory by inserting a high thermal conductivity material into the macaroni layer to improve heat dissipation of heat generated in the cells of the vertically integrated three-dimensional flash memory. Provided are a three-dimensional flash memory and a method of manufacturing the same.

본 발명의 일 실시예에 따른 삼차원 플래시메모리 제조 방법은 기판 상에 제1 절연층과 제2 절연층을 순차적으로 적층하여 복수의 절연층들을 형성하는 단계; 상기 기판의 일부 영역이 노출되도록 상기 복수의 절연층들의 일부 영역을 식각하는 단계; 상기 식각된 상기 복수의 절연층들의 측면 상부와 상기 기판 상부에 채널층을 형성하는 단계; 상기 채널층 상부에 제1 마카로니층을 형성하는 단계; 및 측면과 하부면이 상기 제1 마카로니층에 둘러싸이도록 상기 제1 마카로니층 상부에 제2 마카로니층을 형성하는 단계를 포함한다.According to one or more exemplary embodiments, a method of manufacturing a 3D flash memory includes: sequentially stacking a first insulating layer and a second insulating layer on a substrate to form a plurality of insulating layers; Etching a portion of the plurality of insulating layers to expose a portion of the substrate; Forming a channel layer on an upper side surface of the plurality of etched insulating layers and on the substrate; Forming a first macaroni layer on the channel layer; And forming a second macaroni layer on the first macaroni layer so that side and bottom surfaces are surrounded by the first macaroni layer.

나아가, 본 발명의 일 실시예에 따른 삼차원 플래시메모리 제조 방법은 상기 제2 마카로니층의 전 영역을 둘러싸도록 상기 제1 마카로니층을 추가 형성하는 단계를 더 포함할 수 있다.Furthermore, the method of manufacturing a 3D flash memory according to an embodiment of the present invention may further include forming the first macaroni layer to surround the entire area of the second macaroni layer.

더 나아가, 본 발명의 일 실시예에 따른 삼차원 플래시메모리 제조 방법은 상기 제1 마카로니층의 전 영역을 둘러싸도록 상기 채널 층을 추가 형성하는 단계를 더 포함할 수 있다.Furthermore, the method of manufacturing a 3D flash memory according to an embodiment of the present invention may further include forming the channel layer to surround the entire area of the first macaroni layer.

상기 제2 마카로니층을 형성하는 단계는 텅스텐(W), 타이타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 알루미늄(Al)과 구리(Cu)를 포함하는 금속과 탄소나노튜브(CNT; carbon nano tube), 그래핀(Graphene), C60, 다이아몬드를 포함하는 탄소계열 재료 중 적어도 하나를 이용하여 상기 제2 마카로니층을 형성할 수 있다.The forming of the second macaroni layer may include a metal and carbon nanotube (CNT) including tungsten (W), titanium nitride (TiN), tantalum nitride (TaN), aluminum (Al) and copper (Cu). The second macaroni layer may be formed using at least one of a carbon-based material including a nano tube), graphene, C 60 , and diamond.

상기 제2 마카로니층을 형성하는 단계는 미리 설정된 값 이상의 열전도율을 가지는 재료를 이용하여 상기 제2 마카로니층을 형성할 수 있다.In the forming of the second macaroni layer, the second macaroni layer may be formed using a material having a thermal conductivity of a predetermined value or more.

상기 채널층을 형성하는 단계는 상기 식각된 상기 복수의 절연층들의 측면 상부에 희생 절연층, 전하 저장층 및 터널링 절연층을 순차적으로 형성하고, 상기 형성된 터널링 절연층의 측면 상부와 상기 기판 상부에 채널층을 형성할 수 있다.In the forming of the channel layer, a sacrificial insulating layer, a charge storage layer, and a tunneling insulating layer are sequentially formed on the side surfaces of the etched plurality of insulating layers, and the upper side surfaces of the formed tunneling insulating layer and the upper substrate. The channel layer can be formed.

상기 제1 마카로니층은 상기 제2 마카로니층보다 전기적 절연 특성이 높고, 상기 제2 마카로니층보다 열전도율이 낮을 수 있다.The first macaroni layer may have a higher electrical insulating property than the second macaroni layer, and may have a lower thermal conductivity than the second macaroni layer.

본 발명의 다른 일 실시예에 따른 삼차원 플래시메모리 제조 방법은 채널층 상부에 제1 마카로니층을 형성하는 단계; 및 측면이 상기 제1 마카로니층에 둘러싸이고 하부면이 기판과 직접 연결되도록 제2 마카로니층을 형성하는 단계를 포함하고, 상기 제2 마카로니층은 상기 제1 마카로니층보다 열전도율이 높은 것을 특징으로 한다.In accordance with another aspect of the present invention, there is provided a method of manufacturing a 3D flash memory, the method including: forming a first macaroni layer on the channel layer; And forming a second macaroni layer such that a side surface is surrounded by the first macaroni layer and a lower surface is directly connected to the substrate, wherein the second macaroni layer has a higher thermal conductivity than the first macaroni layer. .

나아가, 본 발명의 다른 일 실시예에 따른 삼차원 플래시메모리 제조 방법은 상기 기판 상에 제1 절연층과 제2 절연층을 순차적으로 적층하여 복수의 절연층들을 형성하는 단계; 상기 기판의 일부 영역이 노출되도록 상기 복수의 절연층들의 일부 영역을 식각하는 단계; 및 상기 식각된 상기 복수의 절연층들의 측면 상부와 상기 기판 상부에 상기 채널층을 형성하는 단계를 더 포함할 수 있다.Furthermore, a method of manufacturing a 3D flash memory according to another embodiment of the present invention may include forming a plurality of insulating layers by sequentially stacking a first insulating layer and a second insulating layer on the substrate; Etching a portion of the plurality of insulating layers to expose a portion of the substrate; And forming the channel layer on an upper side of the etched insulating layers and on the substrate.

상기 채널층을 형성하는 단계는 상기 식각된 상기 복수의 절연층들의 측면 상부에 희생 절연층, 전하 저장층 및 터널링 절연층을 순차적으로 형성하고, 상기 형성된 터널링 절연층의 측면 상부와 상기 기판 상부에 채널층을 형성할 수 있다.In the forming of the channel layer, a sacrificial insulating layer, a charge storage layer, and a tunneling insulating layer are sequentially formed on the side surfaces of the etched plurality of insulating layers, and the upper side surfaces of the formed tunneling insulating layer and the upper substrate. The channel layer can be formed.

더 나아가, 본 발명의 다른 일 실시예에 따른 삼차원 플래시메모리 제조 방법은 상기 제2 마카로니층의 상부 영역을 둘러싸도록 상기 제1 마카로니층을 추가 형성하는 단계를 더 포함할 수 있다.Furthermore, the method of manufacturing a 3D flash memory according to another embodiment of the present invention may further include forming the first macaroni layer to surround the upper region of the second macaroni layer.

상기 제2 마카로니층을 형성하는 단계는 텅스텐(W), 타이타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 알루미늄(Al)과 구리(Cu)를 포함하는 금속과 탄소나노튜브(CNT; carbon nano tube), 그래핀(Graphene), C60, 다이아몬드를 포함하는 탄소계열 재료 중 적어도 하나를 이용하여 상기 제2 마카로니층을 형성할 수 있다.The forming of the second macaroni layer may include a metal and carbon nanotube (CNT) including tungsten (W), titanium nitride (TiN), tantalum nitride (TaN), aluminum (Al) and copper (Cu). The second macaroni layer may be formed using at least one of a carbon-based material including a nano tube), graphene, C 60 , and diamond.

본 발명의 일 실시예에 따른 삼차원 플래시메모리는 기판 상에 삼차원으로 형성되는 채널층; 상기 채널층 상부에 형성되는 제1 마카로니층; 및 측면과 하부면이 상기 제1 마카로니층에 둘러싸이도록 상기 제1 마카로니층 상부에 형성되는 제2 마카로니층을 포함한다.Three-dimensional flash memory according to an embodiment of the present invention is a channel layer formed in three dimensions on a substrate; A first macaroni layer formed on the channel layer; And a second macaroni layer formed on the first macaroni layer so that side and bottom surfaces are surrounded by the first macaroni layer.

상기 제2 마카로니층은 상기 제1 마카로니층보다 열전도율이 높을 수 있다.The second macaroni layer may have a higher thermal conductivity than the first macaroni layer.

상기 제1 마카로니층은 상기 제2 마카로니층의 전 영역을 둘러싸도록 형성될 수 있고, 상기 채널층은 상기 제1 마카로니층의 전 영역을 둘러싸도록 형성될 수 있다.The first macaroni layer may be formed to surround the entire region of the second macaroni layer, and the channel layer may be formed to surround the entire region of the first macaroni layer.

상기 제2 마카로니층은 텅스텐(W), 타이타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 알루미늄(Al)과 구리(Cu)를 포함하는 금속과 탄소나노튜브(CNT; carbon nano tube), 그래핀(Graphene), C60, 다이아몬드를 포함하는 탄소계열 재료 중 적어도 하나를 이용하여 형성될 수 있다.The second macaroni layer is a metal and carbon nanotube (CNT) including tungsten (W), titanium nitride (TiN), tantalum nitride (TaN), aluminum (Al) and copper (Cu), It may be formed using at least one of carbon-based materials including graphene, C 60 , diamond.

본 발명의 또 다른 일 실시예에 따른 삼차원 플래시메모리 제조 방법은 채널층 상부에 제1 마카로니층을 형성하는 단계; 상기 제1 마카로니층 상부에 제2 마카로니층을 형성하는 단계; 및 상기 제2 마카로니층의 전 영역을 둘러싸도록 상기 제1 마카로니층을 추가 형성하는 단계를 포함한다.In accordance with another aspect of the present invention, there is provided a method of manufacturing a 3D flash memory, including: forming a first macaroni layer on an upper portion of a channel layer; Forming a second macaroni layer on the first macaroni layer; And forming the first macaroni layer to surround the entire region of the second macaroni layer.

본 발명의 다른 일 실시예에 따른 삼차원 플래시메모리는 기판 상에 삼차원으로 형성되는 채널층; 상기 채널층 상부에 형성되는 제1 마카로니층; 및 측면과 상부면이 상기 제1 마카로니층에 둘러싸이고 하부면이 기판과 직접 연결되도록, 상기 제1 마카로니층 내부에 형성되는 제2 마카로니층을 포함한다.Three-dimensional flash memory according to another embodiment of the present invention is a channel layer formed on the substrate in three dimensions; A first macaroni layer formed on the channel layer; And a second macaroni layer formed inside the first macaroni layer such that side and top surfaces are surrounded by the first macaroni layer and the bottom surface is directly connected to the substrate.

본 발명의 실시예들에 따르면, 마카로니층 내부에 높은 열전도율의 재료를 삽입하여 수직 집적형 삼차원 플래시메모리의 셀에서 발생하는 발열현상에 대한 방열 기능을 향상시킴으로써, 삼차원 플래시메모리의 셀 신뢰성을 향상시킬 수 있다.According to embodiments of the present invention, by inserting a high thermal conductivity material into the macaroni layer to improve the heat dissipation of heat generated in the cells of the vertically integrated three-dimensional flash memory, to improve the cell reliability of the three-dimensional flash memory Can be.

즉, 본 발명의 실시예들에 따르면, 수직 집적형 삼차원 플래시메모리가 구동 중 발생하는 열이 기판으로 효과적으로 방열될 수 있으므로, 셀 데이터의 신뢰성(retention), 셀의 수명 및 내구성(endurance)이 개선될 수 있으며, 집적도가 높아짐에 따라 심화되는 셀과 셀 간의 문턱 전압의 왜곡현상 및 데이터의 왜곡현상 또한 줄일 수 있다. That is, according to the embodiments of the present invention, heat generated during the operation of the vertically integrated three-dimensional flash memory can be effectively dissipated to the substrate, thereby improving the reliability of the cell data, the lifespan and the endurance of the cell. As the degree of integration increases, distortion of threshold voltages between cells and cells and data distortion may also be reduced.

따라서, 본 발명에 따른 기술은 고 집적된 삼차원 플래시메모리에 적용되기에 적합하다. Thus, the technique according to the invention is suitable for application to highly integrated three-dimensional flash memories.

도 1은 본 발명의 일 실시예에 따른 수직 집적형 삼차원 플래시메모리의 구조에 대한 단면도를 나타낸 것이다.
도 2는 도 1에 도시된 수직 집적형 삼차원 플래시메모리를 제조하는 과정을 설명하기 위한 예시도들을 나타낸 것이다.
도 3은 기존 수직 집적형 삼차원 플래시메모리와 도 1의 구조에 대한 단면도와 평면도를 나타낸 것이다.
도 4는 기존 수직 집적형 삼차원 플래시메모리와 도 1의 구조에서 발생하는 방열 경로에 대한 열 시뮬레이션 결과에 대한 예시도를 나타낸 것이다.
도 5는 기존 수직 집적형 삼차원 플래시메모리와 도 1의 구조에서 추출된 온도 분포에 대한 일 예시도를 나타낸 것이다.
도 6은 본 발명의 다른 일 실시예에 따른 수직 집적형 삼차원 플래시메모리의 구조에 대한 단면도를 나타낸 것이다.
도 7은 도 6에 도시된 수직 집적형 삼차원 플래시메모리를 제조하는 과정을 설명하기 위한 예시도들을 나타낸 것이다.
도 8은 기존 수직 집적형 삼차원 플래시메모리와 도 6의 구조에 대한 단면도와 평면도를 나타낸 것이다.
도 9는 기존 수직 집적형 삼차원 플래시메모리와 도 6의 구조에서 발생하는 방열 경로에 대한 열 시뮬레이션 결과에 대한 예시도를 나타낸 것이다.
도 10은 기존 수직 집적형 삼차원 플래시메모리와 도 6의 구조에서 추출된 온도 분포에 대한 일 예시도를 나타낸 것이다.1 is a cross-sectional view of a structure of a vertically integrated three-dimensional flash memory according to an embodiment of the present invention.
FIG. 2 illustrates exemplary diagrams for describing a process of manufacturing the vertically integrated three-dimensional flash memory shown in FIG. 1.
3 is a cross-sectional view and a plan view of a conventional vertically integrated three-dimensional flash memory and the structure of FIG.
FIG. 4 illustrates an example of a thermal simulation result of a heat dissipation path generated in the conventional vertically integrated three-dimensional flash memory and the structure of FIG. 1.
FIG. 5 shows an exemplary diagram of a temperature distribution extracted from a conventional vertically integrated three-dimensional flash memory and the structure of FIG. 1.
6 is a cross-sectional view of a structure of a vertically integrated three-dimensional flash memory according to another embodiment of the present invention.
FIG. 7 illustrates exemplary diagrams for describing a process of manufacturing the vertically integrated three-dimensional flash memory shown in FIG. 6.
8 is a cross-sectional view and a plan view of a conventional vertically integrated three-dimensional flash memory and the structure of FIG.
FIG. 9 illustrates an exemplary diagram of a thermal simulation result of a heat dissipation path generated in the conventional vertically integrated three-dimensional flash memory and the structure of FIG. 6.
FIG. 10 shows an exemplary diagram of a temperature distribution extracted from a conventional vertically integrated three-dimensional flash memory and the structure of FIG. 6.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형 태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, only these embodiments are intended to make the disclosure of the present invention complete, and common knowledge in the art to which the present invention pertains. It is provided to fully inform the person having the scope of the invention, which is defined only by the scope of the claims.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상 의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. In this specification, the singular also includes the plural unless specifically stated otherwise in the phrase. As used herein, “comprises” and / or “comprising” refers to a component, step, operation and / or element that is one or more of the other components, steps, operations and / or elements. It does not exclude existence or addition.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또한, 일반적으로 사용되는 사 전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless otherwise defined, all terms (including technical and scientific terms) used in the present specification may be used in a sense that can be commonly understood by those skilled in the art. In addition, terms that are defined beforehand that are generally used are not to be interpreted ideally or excessively unless they are clearly specifically defined.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numerals are used for the same components in the drawings, and duplicate descriptions of the same components are omitted.

3D V-NAND 플래시메모리 셀이 제조됨에 따라, 셀의 크기는 이차원 평면에서 제조되던 기존의 셀에 비해, 커지게 되었고, 그로 인해 워드 라인 간에 발생하는 전기적 간섭 현상이 감소하였다. 이와 더불어, 이차원 평면에서 제조되던 셀이 planar 구조를 지닌 반면, 3D V-NAND 플래시메모리 셀은 gate-all-around(GAA) 구조를 채택하고 있기에, 단 채널 효과 또한 효과적으로 감소시킬 수 있었다. 무엇보다도, 수직 집적형 삼차원 구조를 채택함으로 인하여 동일한 칩의 면적 내에 집적되는 메모리의 용량은 대폭 향상될 수 있었다. As a 3D V-NAND flash memory cell is manufactured, the size of the cell becomes larger than that of a conventional cell manufactured in a two-dimensional plane, thereby reducing electrical interference between word lines. In addition, while the cell manufactured in the two-dimensional plane has a planar structure, the 3D V-NAND flash memory cell adopts a gate-all-around (GAA) structure, thereby effectively reducing the channel effect. First of all, by adopting the vertically integrated three-dimensional structure, the capacity of the memory integrated in the area of the same chip can be greatly improved.

하지만, 기존의 이차원 평면에서 제조되던 planar 구조의 플래시메모리 셀과는 달리, 3D V-NAND 플래시메모리 셀의 제조에 있어서는, 수직 구조의 고유한 특성으로 인하여, 높은 종횡비(aspect ratio) 를 가지는 deep hole 의 식각 공정(etching) 과 채널의 증착 공정(deposition)을 반드시 필요로 하였다.However, unlike the planar structured flash memory cell manufactured in the conventional two-dimensional plane, in the manufacture of 3D V-NAND flash memory cell, due to the inherent characteristics of the vertical structure, deep hole having a high aspect ratio (aspect ratio) Etching and deposition of the channel were necessary.

이로 인해, 기존의 이차원 평면에서 제조되던 planar 구조의 플래시메모리 셀의 채널 재료가 단결정 실리콘(single-crystalline silicon)인 것과는 달리, 3D V-NAND 플래시메모리 셀의 채널 재료는 다결정 실리콘(poly-crystalline silicon)으로 제작된다.As a result, the channel material of a 3D V-NAND flash memory cell is made of poly-crystalline silicon, whereas the channel material of a planar structured flash memory cell is made of single-crystalline silicon. )

하지만, 기존의 채널로 사용되어 온 단결정 실리콘의 열전도율(thermal conductivity)(130 W/mK)이 발열 현상을 무시할 수 있을 만큼 충분히 높은 것과는 달리, 다결정 실리콘은 낮은 열전도율(31 W/mK)을 지니는 것을 특징으로 하고 있다. 더불어, 이차원 플래시메모리 셀이 지닌 planar 구조에서는 기판이 히트 싱크(heat sink) 역할을 충분히 수행하므로, 3D V-NAND 플래시메모리 셀의 구조인 GAA에 견주어, 방열 효율이 훨씬 우수하다. However, polycrystalline silicon has a low thermal conductivity (31 W / mK), whereas the thermal conductivity (130 W / mK) of single crystal silicon, which has been used as a conventional channel, is high enough to neglect exothermic phenomena. It features. In addition, in the planar structure of the 2D flash memory cell, since the substrate sufficiently serves as a heat sink, the heat dissipation efficiency is much superior to that of the GAA structure of the 3D V-NAND flash memory cell.

이와 같은 우려는 3D V-NAND 플래시메모리 셀에 적용되는 마카로니(macaroni) 절연층에 의해 더 심화되고 있다. 마카로니층이란, 다결정 실리콘만이 지닌 고유의 그레인(grain)으로 인해 야기되는 문턱전압(VTH)의 산포를 최소화하기 위한 기술로서, 2007년 도시바(Toshiba)에 의해 처음 개발되었다. 채널의 제작을 비정질(amorphous) 실리콘의 증착 및 어닐링(annealing) 기술을 통해 다결정 실리콘을 형성하는 3D V-NAND 플래시메모리 셀의 제조 기술의 특성상, 어닐링 과정에서 다결정 실리콘의 그레인 크기가 랜덤(random) 산포를 지니고 있음은 불가피하다. 하지만, 이러한 기술을 통하여, 문턱전압의 산포가 효과적으로 개선되었다. 현재 대부분의 플래시메모리 제조사에서 이와 같은 기술을 양산에 적용하고 있다.This concern is further exacerbated by the macaroni insulating layer applied to 3D V-NAND flash memory cells. The macaroni layer was first developed by Toshiba in 2007 as a technique for minimizing the dispersion of the threshold voltage (V TH ) caused by the inherent grains of polycrystalline silicon. The grain size of polycrystalline silicon in the annealing process is random due to the characteristics of a 3D V-NAND flash memory cell which forms polycrystalline silicon through deposition and annealing of amorphous silicon. It is inevitable that they have scatter. However, through this technique, the distribution of the threshold voltage is effectively improved. Currently, most flash memory manufacturers apply this technology to mass production.

하지만, 이러한 마카로니층은 열전도율(1 W/mK)이 낮은 대표적인 재료이다. 따라서, 이러한 재료의 사용 증가는 채널에서 발생하는 열의 방열을 저해하고, 열을 채널에 머물게 함으로써, 메모리의 성능저하를 야기 할 수 있다. However, this macaroni layer is a representative material having a low thermal conductivity (1 W / mK). Thus, the increased use of these materials may inhibit the heat dissipation of heat generated in the channel and may cause the heat to stay in the channel, thereby causing performance degradation of the memory.

셀의 집적되는 층수가 증가함에 따라 비례하여 증가하는 다결정 실리콘과 마카로니층의 부피의 증가는 열 용량(thermal capacitance)의 증가를 야기한다. 그리고 이는 메모리가 구동 중 발생하는 열을 냉각시키기 위한 더 많은 시간을 필요로 하게 될 것을 의미하며, 요구되는 냉각 시간의 증가는 플래시메모리의 program/erase(P/E) 성능을 저해시키는 요인으로 작용할 수 있다. 특히 집적된 플래시메모리 셀 중에서 가운데층에 형성된 셀의 방열효율이 가장 나쁠 것으로 여겨진다. Increasing the volume of the polycrystalline silicon and macaroni layers which increases proportionally as the number of layers of cells integrated increases causes an increase in thermal capacitance. And this means that the memory will need more time to cool down the heat generated during operation, and the increase in the required cooling time will act as a factor that hinders the program / erase (P / E) performance of the flash memory. Can be. In particular, the heat dissipation efficiency of the cells formed in the middle layer among the integrated flash memory cells is considered to be the worst.

결론적으로, 3D V-NAND 플래시메모리 셀의 채널에서 발생하는 열의 방열 효율은 기존의 이차원 플래시메모리 셀에 비해 좋지 못하며, 이러한 현상은 캐리어의 이동도(carrier mobility) 감소 및 sensing margin 의 감소, 고온으로 인한 셀 데이터의 신뢰성(예를 들어, retention 특성) 저하, BTI(bias temperature instability)와 같은 메커니즘으로 인한 셀 데이터의 내구성(예를 들어, endurance cycling 특성) 저하, 문턱 전압의 산포 왜곡과 같은 문제를 일으키는 치명적인 원인으로 작용할 수 있다.In conclusion, the heat dissipation efficiency of the heat generated in the channel of the 3D V-NAND flash memory cell is not as good as that of the conventional two-dimensional flash memory cell. This phenomenon is caused by the reduction of carrier mobility, the reduction of the sensing margin, and the high temperature. Problems such as poor reliability (e.g. retention characteristics) of cell data, poor durability (e.g. endurance cycling characteristics) of cell data due to mechanisms such as bias temperature instability (BTI), and distortion distortion of threshold voltages. It can act as a fatal cause.

현재 양산중인 3D V-NAND 플래시메모리 셀의 집적 층수가 64 층에 머물러 있지만, 앞으로 적층되는 층수가 증가함에 따라 위와 같은 우려는 더 심화될 것으로 추정된다. 특히, 식각 공정과 정지 마찰(stiction) 현상으로 인하여, 3D V-NAND 플래시메모리 셀의 집적 가능한 층수는 기술적인 한계에 도달하게 될 개연성이 크다. 따라서 궁극적으로 3D V-NAND 플래시메모리 셀은 현재 사용 중인, multi-level cells(MLC, 00,01,10,11)과 triple-level cells(TLC, 000, 001, 010, 011, 100,101,110,111)의 문턱 전압의 분포를 넘어서, 단위 셀 당 4 비트 혹은 5 비트 데이터의 저장이 가능한 quad-level cells(QLC) 또는 pentad-level cells(PLC)로서 적용될 수 있다. 셀에 저장 가능한 비트수가 QLC와 같이 증가하게 될 경우, 하나의 상태 당 문턱 전압의 분포는 1 V 에서 수백 mV 수준으로 수 배 감소하게 되며, 이와 더불어 상태를 구분하는 문턱 전압간의 margin이 적어지게 된다. 따라서 발열현상에 의한 플래시메모리의 성능과 신뢰성 저하에 대한 우려는 간과하기 어려울 것으로 예상된다.Although the number of integrated 3D V-NAND flash memory cells in mass production is currently only 64, the above concerns are expected to intensify as the number of stacked layers increases. In particular, due to the etching process and the static friction phenomenon, the number of stackable layers of 3D V-NAND flash memory cells is likely to reach technical limits. Ultimately, 3D V-NAND flash memory cells are the threshold for multi-level cells (MLC, 00,01,10,11) and triple-level cells (TLC, 000, 001, 010, 011, 100,101,110,111) in use today. Beyond the voltage distribution, it can be applied as quad-level cells (QLC) or pentad-level cells (PLC) capable of storing 4-bit or 5-bit data per unit cell. When the number of bits that can be stored in a cell increases as QLC, the distribution of threshold voltages per state decreases several times from 1 V to several hundred mV, and the margin between threshold voltages that distinguishes states is reduced. . Therefore, it is difficult to overlook concerns about deterioration of flash memory performance and reliability due to heat generation.

본 발명은 이러한 수직 집적형 삼차원 구조의 플래시메모리에서 플래시메모리 구동 중 발생하는 열을 기판으로 효과적으로 방열함으로써, 플래시메모리의 셀 신뢰성을 향상시킬 수 있는 플래시메모리 및 이에 대한 제조 방법을 제공하는 것을 그 요지로 한다.SUMMARY OF THE INVENTION The present invention provides a flash memory and a method of manufacturing the same, which can improve cell reliability of a flash memory by effectively dissipating heat generated during flash memory driving to a substrate in a flash memory having a vertically integrated three-dimensional structure. Shall be.

여기서, 본 발명은 서로 다른 재료를 사용하는 두 개의 마카로니층을 이용하여 플래시메모리 구동 중 발생하는 열을 기판으로 효과적으로 방열할 수 있다. 구체적으로, 열전도율이 높은 재료에 의해 형성되는 마카로니층을 다른 마카로니층으로 둘러싸도록 형성함으로써, 플래시메모리 구동 중 발생하는 열을 기판으로 효과적으로 방열할 수 있다.Here, the present invention can effectively dissipate heat generated during flash memory driving to a substrate by using two macaroni layers using different materials. Specifically, by forming a macaroni layer formed of a material having high thermal conductivity to surround other macaroni layers, heat generated during flash memory driving can be effectively radiated to the substrate.

마카로니층은 다공성(porous)의 절연재료로서 액체상태로 도포된 이후, 경화되어 제작된다. 이 때, 마카로니층은 경화되는 온도에 따라 다공성의 비율이 결정되며, 다공성의 비율이 높을수록 낮은 열전도율을 지니고 있다. 하지만, 마카로니층으로 널리 쓰이고 있는, PSZ(porous partially stabilized zirconia) 같은 경우, 실리콘 산화막(SiO2)과 유사한 열전도율(1 W/mK)을 지니고 있기에, 플래시메모리의 구동과정 중 발생하는 열이 외부로 방출되기가 용이하지 않다.The macaroni layer is a porous insulating material which is applied in a liquid state and then cured. At this time, the percentage of porosity is determined by the temperature at which the macaroni layer is cured, and the higher the percentage of porosity, the lower the thermal conductivity. However, in the case of porous partially stabilized zirconia (PSZ), which is widely used as a macaroni layer, it has a thermal conductivity (1 W / mK) similar to that of a silicon oxide film (SiO 2 ). It is not easy to be released.

따라서, 본 발명은 제1 마카로니층 내부에 형성되는 제2 마카로니층을 열전도율이 높은 탄소계열 소재와 금속 중 적어도 하나를 이용하여 형성함으로써, 플래시메모리에서 발생하는 열을 히트 싱크인 기판으로 효과적으로 방출할 수 있다.Accordingly, the present invention forms the second macaroni layer formed inside the first macaroni layer using at least one of a carbon-based material and a metal having high thermal conductivity, thereby effectively dissipating heat generated in the flash memory to the heat sink substrate. Can be.

이러한 본 발명에 대해 도 1 내지 도 10을 참조하여 상세히 설명한다.This invention will be described in detail with reference to FIGS. 1 to 10.

도 1은 본 발명의 일 실시예에 따른 수직 집적형 삼차원 플래시메모리의 구조에 대한 단면도를 나타낸 것이다.1 is a cross-sectional view of a structure of a vertically integrated three-dimensional flash memory according to an embodiment of the present invention.

도 1을 참조하면, 본 발명에 따른 수직 집적형 삼차원 플래시메모리는 기판(100), 복수의 절연층들(101), 전하 저장층(107), 터널링 절연층(106), 채널층(103), 제1 마카로니층(104), 제2 마카로니층(105), 고유전율 절연층(108), 게이트 전극(109), 층간 절연층(110) 및 비트 라인 배선(120)을 포함한다.Referring to FIG. 1, a vertically integrated three-dimensional flash memory according to the present invention includes a substrate 100, a plurality of insulating layers 101, a charge storage layer 107, a tunneling insulating layer 106, and a channel layer 103. And a first macaroni layer 104, a second macaroni layer 105, a high dielectric constant insulating layer 108, a gate electrode 109, an interlayer insulating layer 110, and a bit line wiring 120.

기판(100)은 실리콘 기판으로, p 타입의 실리콘 기판과 n 타입의 실리콘 기판 중 어느 하나의 기판일 수 있다.The substrate 100 may be a silicon substrate, and may be any one of a p-type silicon substrate and an n-type silicon substrate.

여기서, 기판(100)은 소자의 특성에 따라 도핑농도를 상이하게 형성할 수 있다.Here, the substrate 100 may have different doping concentrations according to the characteristics of the device.

나아가, 기판(100)에는 기판이 p 타입일 경우 고농도의 n 타입 도핑인 n+ 또는 기판이 n 타입일 경우 고농도의 p 타입 도핑인 p+으로 도핑된 공통 소스 라인(common source line, CSL) 이 형성될 수 있다.Furthermore, the substrate 100 includes a common source line (CSL) doped with n + having a high concentration of n type doping when the substrate is p type or p + having a high concentration of p type doping when the substrate is n type. Can be formed.

본 발명의 도면에서는 설명의 편의를 위하여 공통 소스 라인에 대해서는 생략한다.In the drawings of the present invention, a common source line is omitted for convenience of description.

복수의 절연층들(101)은 수직 집적형 삼차원 플래시메모리의 셀을 제작하기 위하여, 기판 상부에 순차적으로 적층된 후 기판의 일부 영역이 노출되도록 식각함으로써, 형성될 수 있다.The plurality of insulating layers 101 may be formed by sequentially stacking an upper portion of the substrate and etching a portion of the substrate to expose a cell of the vertically integrated three-dimensional flash memory.

도 1에 도시된 복수의 절연층들(101)은 제1 절연층과 제2 절연층(미도시)이 순차적으로 적층되어 형성되고, 게이트 전극을 증착하기 위한 공간을 확보하기 위한 식각 과정을 통해 제2 절연층이 제거된 상태를 나타낸 것으로, 이에 대해서는 도 2에서 상세히 설명한다.The plurality of insulating layers 101 shown in FIG. 1 are formed by sequentially stacking a first insulating layer and a second insulating layer (not shown), and through an etching process to secure a space for depositing a gate electrode. A state in which the second insulating layer is removed is illustrated, which will be described in detail with reference to FIG. 2.

여기서, 복수의 절연층들(101)은 플래시메모리 셀의 집적을 위한 층수와 비례하여 그 증착회수가 결정되어 형성될 수 있다. 예를 들어, 64 층의 셀이 제작되기 위해서는 제1 절연층(101)과 제2 절연층(미도시)이 각각 최소 64 회 이상 반복적으로 증착될 수 있다.Here, the plurality of insulating layers 101 may be formed by determining the deposition frequency in proportion to the number of layers for integrating the flash memory cells. For example, in order to fabricate 64 cells, the first insulating layer 101 and the second insulating layer (not shown) may be repeatedly deposited at least 64 times each.

전하 저장층(107)과 터널링 절연층(106)은 식각된 복수의 절연층들 측면 상부에 순차적으로 증착된다.The charge storage layer 107 and the tunneling insulating layer 106 are sequentially deposited on the side surfaces of the plurality of etched insulating layers.

여기서, 전하 저장층(107)은 실리콘 질화막(Si3N4) 또는 유사계열의 재료를 이용하여 형성될 수 있으며, 또는 부유게이트와 같은 전도성 재료를 이용하여 형성될 수도 있다.Here, the charge storage layer 107 may be formed using a silicon nitride film (Si 3 N 4 ) or a pseudo-based material, or may be formed using a conductive material such as a floating gate.

여기서, 터널링 절연층(106)의 두께는 플래시메모리의 신뢰성(retention) 특성에 따라 달라질 수 있으며, 터널링 절연층(106)은 단일 층이 아닌 oxide-nitride-oxide와 같이 bandgap engineering(BEONO) 기술이 적용되어 형성될 수 있다. 본 발명에서는 설명을 용이하게 하기 위하여 단일 층으로 도시한다.Here, the thickness of the tunneling insulating layer 106 may vary according to the reliability characteristics of the flash memory, and the tunneling insulating layer 106 is not a single layer but uses a bandgap engineering (BEONO) technology such as oxide-nitride-oxide. Can be applied and formed. In the present invention, a single layer is shown for ease of explanation.

채널층(103)은 터널링 절연층(106) 측면 상부와 노출된 기판 상부에 삼차원 형상으로 형성된다.The channel layer 103 is formed in a three-dimensional shape on the upper side of the tunneling insulating layer 106 and the exposed substrate.

여기서, 채널층(103)은 미리 설정된 채널 영역에 비정질 실리콘이 증착된 이후 어닐링 과정을 통해 형성되거나 다결정 실리콘이 직접적으로 증착되어 형성될 수 있다.Here, the channel layer 103 may be formed through annealing after amorphous silicon is deposited in a predetermined channel region or may be formed by directly depositing polycrystalline silicon.

이러한 채널층(103)은 제1 마카로니층(104) 상부 영역에 추가적인 실리콘이 증착됨으로써, 제1 마카로니층(104)을 둘러싸도록 형성될 수 있다. 예컨대, 채널층(103)은 제1 마카로니층(104)의 전 영역을 둘러싸도록 형성될 수 있다.The channel layer 103 may be formed to surround the first macaroni layer 104 by depositing additional silicon on an upper region of the first macaroni layer 104. For example, the channel layer 103 may be formed to surround the entire area of the first macaroni layer 104.

제1 마카로니층(104)은 제2 마카로니층(105)과 채널층(103) 간의 전기적 접촉(contact) 또는 제2 마카로니층(105)의 채널층(103)으로의 확산(diffusion)을 방지하지 위한 층으로, 제2 마카로니층(105)을 둘러싸도록 형성되며, 그 재료와 두께는 상이할 수 있다. 이런 제1 마카로니층(104)은 채널층(103)의 측면 상부 그리고 상황에 따라 채널층(103)의 상부에 형성될 수 있다. 예컨대, 제1 마카로니층(104)은 제2 마카로니층(105)의 측면과 하부면을 둘러싸도록 형성될 수도 있고, 제2 마카로니층(105)의 전 영역을 둘러싸도록 형성될 수도 있다.The first macaroni layer 104 does not prevent electrical contact between the second macaroni layer 105 and the channel layer 103 or diffusion of the second macaroni layer 105 into the channel layer 103. As a layer for forming, it is formed to surround the second macaroni layer 105, the material and the thickness may be different. The first macaroni layer 104 may be formed on the upper side of the channel layer 103 and on the channel layer 103 according to circumstances. For example, the first macaroni layer 104 may be formed to surround the side and bottom surfaces of the second macaroni layer 105, or may be formed to surround the entire region of the second macaroni layer 105.

여기서, 제1 마카로니층(104)은 의도치 않은 기생 커패시턴스(capacitance)를 줄이기 위하여 유전율이 낮은 재료에 의해 형성될 수 있다. 예를 들어, 제1 마카로니층은 PSZ와 같은 절연 물질에 의해 형성될 수 있다.Here, the first macaroni layer 104 may be formed of a material having a low dielectric constant in order to reduce unintended parasitic capacitance. For example, the first macaroni layer may be formed by an insulating material such as PSZ.

제1 마카로니층(104)의 전기적 절연 특성은 제2 마카로니층(105)의 전기적 절연 특성보다 높을 수 있고, 제1 마카로니층(104)의 열전도율은 제2 마카로니층(105)의 열전도율보다 낮을 수 있다.The electrical insulation properties of the first macaroni layer 104 may be higher than the electrical insulation properties of the second macaroni layer 105, and the thermal conductivity of the first macaroni layer 104 may be lower than the thermal conductivity of the second macaroni layer 105. have.

이러한 제1 마카로니층(104)은 전기적 전도성이 지닌 재료가 제2 마카로니층(105)으로 사용되는 경우 플래시메모리의 비트 라인 배선과 전기적으로 단락(short)되는 것을 방지할 수 있다.The first macaroni layer 104 may prevent an electrical short from being electrically shorted with the bit line wiring of the flash memory when a material having electrical conductivity is used as the second macaroni layer 105.

제2 마카로니층(105)은 제1 마카로니층(104) 내부에 형성되고, 열전도율이 높은 재료 또는 물질을 이용하여 형성된다. 이런 제2 마카로니층(105)은 제1 마카로니층(104)의 측면 상부 그리고 상황에 따라 제1 마카로니층(104)의 상부에 형성될 수 있다. 여기서, 제2 마카로니층(105)은 전 영역이 제1 마카로니층(104)에 의해 둘러싸이도록 제1 마카로니층(104) 내부에 형성될 수 있으며, 기둥 형상으로 형성될 수 있다. 이러한 제2 마카로니층(105)은 제1 마카로니층(104) 내부에 전압의 인가 없는 플로팅(floating) 상태로 형성될 수 있다.The second macaroni layer 105 is formed inside the first macaroni layer 104 and is formed using a material or a material having high thermal conductivity. The second macaroni layer 105 may be formed on the upper side of the first macaroni layer 104 and on the first macaroni layer 104 in some cases. Here, the second macaroni layer 105 may be formed inside the first macaroni layer 104 so that the entire region is surrounded by the first macaroni layer 104, and may have a columnar shape. The second macaroni layer 105 may be formed in a floating state without applying a voltage inside the first macaroni layer 104.

예를 들어, 제2 마카로니층(105)은 텅스텐(W), 타이타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 알루미늄(Al)과 구리(Cu)를 포함하는 금속과 탄소나노튜브(CNT; carbon nano tube), 그래핀(Graphene), C60, 다이아몬드를 포함하는 탄소계열 재료 중 적어도 하나를 이용하여 형성될 수 있다. For example, the second macaroni layer 105 may include a metal and carbon nanotube (CNT) including tungsten (W), titanium nitride (TiN), tantalum nitride (TaN), aluminum (Al), and copper (Cu). carbon nanotubes), graphene, C 60 , and diamond-based materials including diamond.

여기서, 제2 마카로니층(105)은 미리 설정된 값 이상의 열전도율을 가지는 재료 예를 들어, 2 W/mK 이상의 열전도율을 가지는 재료를 이용하여 형성될 수 있다.Here, the second macaroni layer 105 may be formed using a material having a thermal conductivity of at least a predetermined value, for example, a material having a thermal conductivity of at least 2 W / mK.

또한, 제2 마카로니층(105)은 미리 설정된 값 이하의 유전율 특성을 가지는 재료를 이용하여 형성될 수 있다. 예를 들어, 제2 마카로니층(105)은 3.9 이하의 유전율 특성을 가지는 재료를 이용하여 형성될 수 있다.In addition, the second macaroni layer 105 may be formed using a material having a dielectric constant characteristic of a predetermined value or less. For example, the second macaroni layer 105 may be formed using a material having a dielectric constant of 3.9 or less.

나아가, 제2 마카로니층(105)은 미리 설정된 값 이하의 유전율 특성과 미리 설정된 값 이상의 열전도율 특성을 동시에 가지는 재료를 이용하여 형성될 수도 있다.In addition, the second macaroni layer 105 may be formed using a material having a dielectric constant characteristic of a predetermined value or less and a thermal conductivity characteristic of a predetermined value or more.

더 나아가, 제2 마카로니층(105)은 높은 열전도율(2 W/mK 이상)과 일정 값 이상의 높은 전기적 절연 특성을 동시에 지니고 있는 재료를 이용하여 형성될 수 있다.Furthermore, the second macaroni layer 105 may be formed using a material having both high thermal conductivity (2 W / mK or more) and high electrical insulation properties of a predetermined value or more.

또한, 제2 마카로니층(105)은 인장(strained) 기술을 통해 채널 캐리어의 이동도를 향상시키는 동시에 우수한 열 전도율(2 W/mK 이상)을 지닐 수 있는 SixGe1 -x와 같은 재료를 이용하여 형성될 수 있다.In addition, the second macaroni layer 105 is a material such as Si x Ge 1 -x, which may have a tensile (strained), excellent thermal conductivity at the same time to improve the mobility of carriers through the channel technology (2 W / mK or more) It can be formed using.

또한, 제2 마카로니층(105)은 도핑되지 않은 비정질 실리콘, 도핑되지 않은 다결정 실리콘, n 타입으로 도핑된 비정질 실리콘, p 타입으로 도핑된 비정질 실리콘, n 타입으로 도핑된 다결정 실리콘, p 타입으로 도핑된 다결정 실리콘 중 적어도 하나를 이용하여 형성될 수 있다.Also, the second macaroni layer 105 is undoped amorphous silicon, undoped polycrystalline silicon, n type doped amorphous silicon, p type amorphous silicon, n type doped polycrystalline silicon, doped p type. It can be formed using at least one of the polycrystalline silicon.

상술한 바와 같이, 제2 마카로니층(105)은 높은 열전도율을 지닐수록 방열 효율을 증대시키는 역할을 수행하는 것으로, 상술한 재료를 이용하여 형성될 수 있지만 이에 한정되지 않으며 높은 종횡비의 구조에 증착이 용이하면서 높은 열 전도율을 지니는 절연층 등의 재료에 의해 형성될 수도 있다. 이와 더불어, 증착 공정이 아닌, 액상 재료의 절연층 도포 및 고온에 의한 경화로 이루어지는 공정의 적용 또한 가능하다.As described above, the second macaroni layer 105 plays a role of increasing heat dissipation efficiency as it has a high thermal conductivity. The second macaroni layer 105 may be formed using the above-described material, but is not limited thereto. It may be formed by a material such as an insulating layer that is easy and has high thermal conductivity. In addition to this, it is also possible to apply a process consisting of applying an insulating layer of a liquid material and curing by high temperature, not a deposition process.

고유전율 절연층(108)은 게이트 전극(109)이 증착되기 위한 공간을 확보하기 위해 식각된 복수의 절연층들의 측면과 전하 저장층 측면에 형성된다.The high dielectric constant insulating layer 108 is formed on the side of the plurality of etched insulating layers and the side of the charge storage layer to secure a space for the gate electrode 109 to be deposited.

여기서, 고유전율 절연층(108)은 알루미늄 산화막(Al2O3)이나 하프늄 산화막(HfO2)과 같이 유전율이 일정 값 예를 들어, 3.9 이상이 되는 재료를 이용하여 형성될 수 있다.Here, the high dielectric constant insulating layer 108 may be formed using a material having a dielectric constant of, for example, 3.9 or more, such as aluminum oxide (Al 2 O 3 ) or hafnium oxide (HfO 2 ).

게이트 전극(109)은 고유전율 절연층(108) 상에 형성된다.The gate electrode 109 is formed on the high dielectric constant insulating layer 108.

여기서, 게이트 전극(109)은 게이트 전극의 접착력(adhesion) 개선을 위하여 타이타늄 나이트라이드(TiN)와 같은 금속층이 증착된 후 그 금속층 상에 형성될 수 있다.Here, the gate electrode 109 may be formed on the metal layer after the deposition of a metal layer such as titanium nitride (TiN) to improve the adhesion of the gate electrode.

층간 절연층(110)은 플래시메모리 셀의 노드를 분리하기 위한 절연층이다.The interlayer insulating layer 110 is an insulating layer for separating nodes of a flash memory cell.

비트 라인 배선(120)은 금속 증착 공정을 이용하여 채널층(103) 상부에 형성된다.The bit line wiring 120 is formed on the channel layer 103 using a metal deposition process.

이와 같이, 본 발명의 일 실시예에 따른 수직 집적형 삼차원 플래시메모리는 제1 마카로니층에 의해 둘러싸여 형성된 제2 마카로니층을 열전도율이 높은 재료를 이용하여 형성함으로써, 플래시메모리 구동 중에 발생되는 열을 히트 싱크인 기판으로 효과적으로 방출할 수 있다.As described above, the vertically integrated three-dimensional flash memory according to an embodiment of the present invention forms a second macaroni layer surrounded by the first macaroni layer by using a material having high thermal conductivity, thereby heating heat generated during driving of the flash memory. It can be effectively released to the sink-in substrate.

이러한 수직 집적형 삼차원 플래시메모리를 제조하는 과정을 도 2를 참조하여 설명한다.A process of manufacturing the vertically integrated three-dimensional flash memory will be described with reference to FIG.

도 2는 도 1에 도시된 수직 집적형 삼차원 플래시메모리를 제조하는 과정을 설명하기 위한 예시도들을 나타낸 것이다.FIG. 2 illustrates exemplary diagrams for describing a process of manufacturing the vertically integrated three-dimensional flash memory shown in FIG. 1.

도 2a와 도 2b에 도시된 바와 같이, 기판(100) 상에 제1 절연층(101)과 제2 절연층(102)을 순차적으로 적층하여 복수의 절연층들을 형성한다.As shown in FIGS. 2A and 2B, a plurality of insulating layers are formed by sequentially stacking the first insulating layer 101 and the second insulating layer 102 on the substrate 100.

여기서, 제1 절연층(101)과 제2 절연층(102)은 플래시메모리 셀의 집적을 위한 층수와 비례하여 그 증착회수가 결정되어 형성될 수 있다. 예를 들어, 64 층의 셀이 제작되기 위해서는 제1 절연층(101)과 제2 절연층(102)이 각각 최소 64 회 이상 반복적으로 증착되어 복수의 절연층들을 형성할 수 있다.Here, the first insulating layer 101 and the second insulating layer 102 may be formed by determining the number of depositions in proportion to the number of layers for integrating the flash memory cells. For example, in order to fabricate 64 cells, the first insulating layer 101 and the second insulating layer 102 may be repeatedly deposited at least 64 times to form a plurality of insulating layers.

본 발명에서는 설명을 용이하게 하게 위하여 도 2a에 있는 각각의 절연층을 도 2b와 같이 최소화하여 도시하였으며, 도 2b 는 도 2a를 X 방향에서 바라본 모습이며, 이후에서는 별도의 추가적인 설명이 없더라도, X 방향에서 바라본 모습을 도시한 것이다.In the present invention, for ease of explanation, each insulating layer shown in FIG. 2A is minimized as shown in FIG. 2B, and FIG. 2B is a view of FIG. 2A viewed in the X direction, and thereafter, even if there is no additional description, X It shows the view from the direction.

그 다음, 도 2c에 도시된 바와 같이 기판(100)의 일부 영역이 노출되도록 복수의 절연층들(101, 102)을 식각한다.Next, as illustrated in FIG. 2C, the plurality of insulating layers 101 and 102 are etched to expose a portion of the substrate 100.

여기서, 식각하는 방법은 습식 식각, 건식 식각 등 다양한 식각 방법이 적용될 수 있으며, 예를 들어, 포토 레지스트(PR)를 이용한 패터닝을 통한 식각을 통해 기판의 일부 영역이 노출되도록 복수의 절연층들을 식각할 수 있다. 도 2c에 의해 식각된 형태는 원형일 수도 있고, 다각형 예를 들어, 사각형, 삼각형, 오각형, 팔각형 등의 형태로 식각될 수도 있다.Here, the etching method may be applied to various etching methods such as wet etching and dry etching. For example, the plurality of insulating layers may be etched to expose some regions of the substrate through etching through patterning using photoresist (PR). can do. The shape etched by FIG. 2C may be circular, or may be etched in the form of a polygon, for example, a rectangle, a triangle, a pentagon, an octagon, or the like.

그 다음, 도 2d에 도시된 바와 같이 식각된 복수의 절연층들 측면 상부 나아가 실리콘 기판 상부에 희생 절연층(111), 전하 저장층(107), 터널링 절연층(106), 채널층(103), 제1 마카로니층(104) 및 제2 마카로니층(105)을 순차적으로 형성한다.Next, a sacrificial insulating layer 111, a charge storage layer 107, a tunneling insulating layer 106, and a channel layer 103 are disposed on the side surfaces of the plurality of insulating layers etched as shown in FIG. 2D and on the silicon substrate. The first macaroni layer 104 and the second macaroni layer 105 are sequentially formed.

물론, 희생 절연층(111), 전하 저장층(107), 터널링 절연층(106), 채널층(103), 제1 마카로니층(104) 및 제2 마카로니층(105)을 형성하는 과정 또한 증착과 식각의 반복적인 공정을 통해 형성될 수 있다.Of course, the process of forming the sacrificial insulating layer 111, the charge storage layer 107, the tunneling insulating layer 106, the channel layer 103, the first macaroni layer 104 and the second macaroni layer 105 is also deposited. It can be formed through an iterative process of over etching.

그 다음, 도 2e에 도시된 바와 같이, 희생 절연층(111), 전하 저장층(107), 터널링 절연층(106), 채널층(103), 제1 마카로니층(104) 및 제2 마카로니층(105)을 식각한 후(미도시) 제1 마카로니층(104)이 추가적으로 증착되어 제2 마카로니층(105)의 전 영역을 둘러싸도록 형성하고, 그 상부에 추가적으로 실리콘 등을 증착함으로써, 채널층(103)이 제1 마카로니층(104)의 전 영역을 둘러싸도록 형성한다.Next, as shown in FIG. 2E, the sacrificial insulating layer 111, the charge storage layer 107, the tunneling insulating layer 106, the channel layer 103, the first macaroni layer 104 and the second macaroni layer are shown. After etching 105 (not shown), the first macaroni layer 104 is additionally deposited to surround the entire region of the second macaroni layer 105, and additionally a silicon or the like is deposited on the channel layer. 103 is formed to surround the entire region of the first macaroni layer 104.

여기서, 전하 저장층(107)은 실리콘 질화막(Si3N4) 또는 유사계열의 재료 또는 부유게이트와 같은 전도성 재료를 이용하여 형성될 수 있으며, 터널링 절연층(106)의 두께는 플래시메모리의 신뢰성(retention) 특성에 따라 달라질 수 있고, 터널링 절연층은 단일 층이 아닌 oxide-nitride-oxide와 같이 bandgap engineering(BEONO) 기술이 적용되어 형성될 수 있다.Here, the charge storage layer 107 may be formed using a silicon nitride film (Si 3 N 4 ) or a similar material or a conductive material such as a floating gate, the thickness of the tunneling insulating layer 106 is the reliability of the flash memory The tunneling insulating layer may be formed by applying a bandgap engineering (BEONO) technique such as oxide-nitride-oxide, rather than a single layer.

채널층(103)은 미리 설정된 채널 영역에 비정질 실리콘이 증착된 이후 어닐링 과정을 통해 형성되거나 다결정 실리콘이 직접적으로 증착되어 형성될 수 있으며, 제1 마카로니층(104)은 의도치 않은 기생 커패시턴스(capacitance)를 줄이기 위하여 유전율이 낮은 재료에 의해 형성될 수 있다. 여기서, 제1 마카로니층(104)의 전기적 절연 특성은 제2 마카로니층(105)의 전기적 절연 특성보다 높을 수 있고, 제1 마카로니층(104)의 열전도율은 제2 마카로니층(105)의 열전도율보다 낮을 수 있다. 이러한 제1 마카로니층(104)은 전기적 전도성이 지닌 재료가 제2 마카로니층(105)으로 사용되는 경우 플래시메모리의 비트 라인 배선(120)과 전기적으로 단락(short)되는 것을 방지할 수 있다.The channel layer 103 may be formed through annealing after amorphous silicon is deposited in a predetermined channel region, or may be formed by directly depositing polycrystalline silicon, and the first macaroni layer 104 may have an unintended parasitic capacitance. Can be formed by a material having a low dielectric constant. Here, the electrical insulation properties of the first macaroni layer 104 may be higher than the electrical insulation properties of the second macaroni layer 105, and the thermal conductivity of the first macaroni layer 104 is greater than the thermal conductivity of the second macaroni layer 105. Can be low. The first macaroni layer 104 may prevent an electrical short from being electrically shorted with the bit line wiring 120 of the flash memory when a material having electrical conductivity is used as the second macaroni layer 105.

제2 마카로니층(105)은 텅스텐(W), 타이타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 알루미늄(Al)과 구리(Cu)를 포함하는 금속과 탄소나노튜브(CNT; carbon nano tube), 그래핀(Graphene), C60, 다이아몬드를 포함하는 탄소계열 재료 중 적어도 하나를 이용하여 형성될 수 있다. The second macaroni layer 105 may include a metal and carbon nanotube (CNT) including tungsten (W), titanium nitride (TiN), tantalum nitride (TaN), aluminum (Al) and copper (Cu). ), And may be formed using at least one of carbon-based materials including graphene, C 60 , and diamond.

여기서, 제2 마카로니층(105)은 미리 설정된 값 이상의 열전도율을 가지는 재료 예를 들어, 2 W/mK 이상의 열전도율을 가지는 재료를 이용하여 형성될 수도 있고, 미리 설정된 값 이하의 유전율 특성을 가지는 재료를 이용하여 형성될 수도 있으며, 미리 설정된 값 이하의 유전율 특성과 미리 설정된 값 이상의 열전도율 특성을 동시에 가지는 재료를 이용하여 형성될 수도 있고, 높은 열전도율(2 W/mK 이상)과 일정 값 이상의 높은 전기적 절연 특성을 동시에 지니고 있는 재료를 이용하여 형성될 수도 있다.Here, the second macaroni layer 105 may be formed using a material having a thermal conductivity greater than or equal to a predetermined value, for example, a material having a thermal conductivity greater than or equal to 2 W / mK, and a material having a dielectric constant characteristic less than or equal to a predetermined value. It may be formed using a material having a dielectric constant of less than or equal to a predetermined value and a thermal conductivity of more than a predetermined value, and may be formed of a high thermal conductivity (2 W / mK or more) and a high electrical insulation property of a predetermined value or more. It may be formed using a material having at the same time.

또한, 제2 마카로니층(105)은 인장(strained) 기술을 통해 채널 캐리어의 이동도를 향상시키는 동시에 우수한 열 전도율(2 W/mK 이상)을 지닐 수 있는 SixGe1 -x와 같은 재료를 이용하여 형성될 수도 있으며, 도핑되지 않은 비정질 실리콘, 도핑되지 않은 다결정 실리콘, n 타입으로 도핑된 비정질 실리콘, p 타입으로 도핑된 비정질 실리콘, n 타입으로 도핑된 다결정 실리콘, p 타입으로 도핑된 다결정 실리콘 중 적어도 하나를 이용하여 형성될 수도 있다.In addition, the second macaroni layer 105 is a material such as Si x Ge 1 -x, which may have a tensile (strained), excellent thermal conductivity at the same time to improve the mobility of carriers through the channel technology (2 W / mK or more) Undoped amorphous silicon, undoped polycrystalline silicon, n type doped amorphous silicon, p type amorphous silicon, n type doped polycrystalline silicon, p type polycrystalline silicon It may be formed using at least one of.

그 다음, 도 2f에 도시된 바와 같이 게이트 전극(109)이 증착되기 위한 공간을 확보하기 위한 식각과정이 이루어진다. 이 과정에서 선택적(selective) 식각을 통해 제2 절연층(102)을 식각하며 희생 절연층(111)을 제거한다.Next, as shown in FIG. 2F, an etching process is performed to secure a space for depositing the gate electrode 109. In this process, the second insulating layer 102 is etched through selective etching and the sacrificial insulating layer 111 is removed.

그 다음, 도 2g에 도시된 바와 같이 식각된 공간에 고유전율 절연층(108)을 증착하고, 그 상부에 금속 게이트 전극(109)을 증착한다.Next, as shown in FIG. 2G, the high dielectric constant insulating layer 108 is deposited in the etched space, and the metal gate electrode 109 is deposited thereon.

여기서, 고유전율 절연층(108)은 알루미늄 산화막(Al2O3)이나 하프늄 산화막(HfO2)과 같이 유전율이 일정 값 예를 들어, 3.9 이상이 되는 재료를 이용하여 형성할 수 있다. 이러한 과정을 통해 하나의 플래시메모리 셀의 게이트 절연층은 터널링 절연층(106), 전하 저장층(107), 고유전율 절연층(108)과 같은 최소 세 개의 층으로 구성될 수 있다.Here, the high dielectric constant insulating layer 108 may be formed using a material having a constant dielectric constant of, for example, 3.9 or more, such as aluminum oxide film Al 2 O 3 or hafnium oxide film HfO 2 . Through this process, the gate insulating layer of one flash memory cell may be composed of at least three layers such as the tunneling insulating layer 106, the charge storage layer 107, and the high dielectric constant insulating layer 108.

나아가, 금속 게이트 전극(109)을 증착하기 전에 게이트 전극의 접착력(adhesion) 개선을 위하여 타이타늄 나이트라이드(TiN)와 같은 추가적인 금속층이 증착될 수도 있다.Further, an additional metal layer, such as titanium nitride (TiN), may be deposited to improve adhesion of the gate electrode prior to depositing the metal gate electrode 109.

그 다음, 도 2h에 도시된 바와 같이 노드를 분리시키기 위한 식각공정을 수행하고, 그 다음 도 2i에 도시된 바와 같이 층간 절연층(110)을 증착하며, 식각과정 예를 들어, 층간 절연층(110)의 식각 및 추가적인 금속 증착 공정을 통하여 비트 라인 배선(120)을 형성함으로써, 플래시메모리 어레이(130)를 형성한다.Next, as shown in FIG. 2H, an etching process for separating nodes is performed, and then an interlayer insulating layer 110 is deposited as shown in FIG. 2I, and an etching process, for example, an interlayer insulating layer ( The flash memory array 130 is formed by forming the bit line interconnection 120 through the etching of the 110 and the additional metal deposition process.

도 3은 기존 수직 집적형 삼차원 플래시메모리와 도 1의 구조에 대한 단면도와 평면도를 나타낸 것으로, 도 3a는 기존의 제조공정을 통해 제작된 플래시메모리 어레이 이며, 도 3b는 도 2의 제조 방법에 의해 제조된 플래시메모리 어레이(130)를 나타낸 것이고, 도 3c와 도 3d는 도 3a와 도 3b의 상단부에서 바라본 평면도를 나타낸 것이다.3 is a cross-sectional view and a plan view of a conventional vertically integrated three-dimensional flash memory and the structure of FIG. 1, FIG. 3A is a flash memory array manufactured through a conventional manufacturing process, and FIG. The manufactured flash memory array 130 is shown, and FIGS. 3C and 3D are plan views seen from the upper end portions of FIGS. 3A and 3B.

도 3에 도시된 바와 같이, 본 발명에 의해 제조된 플래시메모리 어레이(130)는 제1 마카로니층(104)과 제2 마카로니층(105)을 모두 포함하고 있으며, 제2 마카로니층(105)은 채널층(103)과 전기적으로 개방(open)된 상태가 되며, 따라서 금속과 같은 높은 열 전도율을 지닌 동시에 높은 전기적 전도성이 존재하는 재료를 제2 마카로니층(105)으로서 사용하는 것이 가능하다.As shown in FIG. 3, the flash memory array 130 manufactured by the present invention includes both the first macaroni layer 104 and the second macaroni layer 105, and the second macaroni layer 105 is formed. It is in the state of being electrically open with the channel layer 103, and therefore, it is possible to use as the second macaroni layer 105 a material having high thermal conductivity such as metal and at the same time having high electrical conductivity.

도 4는 기존 수직 집적형 삼차원 플래시메모리와 도 1의 구조에서 발생하는 방열 경로에 대한 열 시뮬레이션 결과에 대한 예시도를 나타낸 것으로, 도 4b는 도 3에서의 제2 마카로니층(105)이 제1 마카로니층(104)에 의해 전 영역이 감싸여진 구조가 적용된 상태에서 수행된 결과를 나타낸 것이다.FIG. 4 illustrates an example of a thermal simulation result of a heat dissipation path generated in the conventional vertically integrated three-dimensional flash memory and the structure of FIG. 1, and FIG. It shows the results performed in a state in which the entire region is covered by the macaroni layer 104 is applied.

이 때, 제2 마카로니층은 텅스텐 금속에 의해 형성될 수 있다.In this case, the second macaroni layer may be formed of a tungsten metal.

도 4a를 통해 알 수 있듯이, 기존의 마카로니층의 사용으로 제작된 수직 집적형 삼차원 플래시메모리 셀의 경우 구동 중 발생하는 온도가 대략 35도 근처임을 알 수 있고, 플래시메모리 어레이(130) 가운데층에 위치한 셀에 열이 국부적으로 집중되는 것을 알 수 있다.As can be seen from FIG. 4A, in the case of a vertically integrated three-dimensional flash memory cell manufactured by using a conventional macaroni layer, it can be seen that a temperature generated during driving is about 35 degrees, and is located in the middle layer of the flash memory array 130. Notice the local concentration of heat in the cell where it is located.

반면, 도 4b를 통해 알 수 있듯이, 본 발명에 의해 제조된 수직 집적형 삼차원 플래시메모리 셀에서는 그 온도가 도 4b에 비해 낮아진 것을 알 수 있으며, 이는 제2 마카로니층으로 삽입된 텅스텐 층이 효과적으로 열을 기판으로 방출시키는 가교(bridge) 역할을 수행하기 때문이다. 이러한 사실은 도 4c와 도 4d의 평면도를 통해 다시 한번 확인할 수 있다.On the other hand, as can be seen from Figure 4b, in the vertically integrated three-dimensional flash memory cell manufactured by the present invention it can be seen that the temperature is lower than that of Figure 4b, which is the tungsten layer inserted into the second macaroni layer effectively heat This is because it serves as a bridge to release the ions to the substrate. This fact can be confirmed once again through the plan views of FIGS. 4C and 4D.

도 5는 기존 수직 집적형 삼차원 플래시메모리와 도 1의 구조에서 추출된 온도 분포에 대한 일 예시도를 나타낸 것으로, 도 4에서 추출된 데이터를 나타낸 것이다.FIG. 5 illustrates an example of a temperature distribution extracted from a conventional vertically integrated three-dimensional flash memory and the structure of FIG. 1, and shows data extracted from FIG. 4.

도 5에 도시된 바와 같이, 본 발명에 의해 제조된 플래시메모리 셀은 플래시메모리 어레이(130)의 원활한 방열 효율을 지니고 있으므로, 기존 수직 집적형 삼차원 플래시메모리와는 달리 열이 가운데 층에 위치한 플래시메모리 셀에 집중되는 것이 아닌 아래 층에 위치할수록 온도가 감소하는 경향을 볼 수 있다.As shown in FIG. 5, since the flash memory cell manufactured by the present invention has a smooth heat dissipation efficiency of the flash memory array 130, a flash memory in which heat is located in a middle layer, unlike a conventional vertically integrated three-dimensional flash memory, is shown. You can see the tendency of the temperature to decrease as it is located in the lower layer rather than being concentrated in the cell.

도 6은 본 발명의 다른 일 실시예에 따른 수직 집적형 삼차원 플래시메모리의 구조에 대한 단면도를 나타낸 것으로, 제2 마카로니층(605)이 기판(600)에 직접 연결되는 구조에 대한 단면도를 나타낸 것이다.6 is a cross-sectional view of a structure of a vertically integrated three-dimensional flash memory according to another embodiment of the present invention, and illustrates a cross-sectional view of a structure in which the second macaroni layer 605 is directly connected to the substrate 600. .

도 6을 참조하면, 본 발명에 따른 수직 집적형 삼차원 플래시메모리는 기판(600), 복수의 절연층들(601), 전하 저장층(607), 터널링 절연층(606), 채널층(603), 제1 마카로니층(604), 제2 마카로니층(605), 고유전율 절연층(608), 게이트 전극(609), 층간 절연층(610) 및 비트 라인 배선(620)을 포함한다.Referring to FIG. 6, the vertically integrated three-dimensional flash memory according to the present invention includes a substrate 600, a plurality of insulating layers 601, a charge storage layer 607, a tunneling insulating layer 606, and a channel layer 603. And a first macaroni layer 604, a second macaroni layer 605, a high dielectric constant insulating layer 608, a gate electrode 609, an interlayer insulating layer 610, and a bit line wiring 620.

기판(600)은 실리콘 기판으로, p 타입의 실리콘 기판과 n 타입의 실리콘 기판 중 어느 하나의 기판일 수 있다.The substrate 600 is a silicon substrate, and may be any one of a p-type silicon substrate and an n-type silicon substrate.

여기서, 기판(600)은 소자의 특성에 따라 도핑농도를 상이하게 형성할 수 있다.Here, the substrate 600 may have different doping concentrations according to the characteristics of the device.

나아가, 기판(600)에는 기판이 p 타입일 경우 고농도의 n 타입 도핑인 n+ 또는 기판이 n 타입일 경우 고농도의 p 타입 도핑인 p+으로 도핑된 공통 소스 라인(common source line, CSL) 이 형성될 수 있다.Furthermore, a common source line (CSL) doped with n + , a high concentration n-type doping when the substrate is p type, or p + , a high concentration p-type doping when the substrate is n-type. Can be formed.

본 발명의 도면에서는 설명의 편의를 위하여 공통 소스 라인에 대해서는 생략한다.In the drawings of the present invention, a common source line is omitted for convenience of description.

복수의 절연층들(601)은 수직 집적형 삼차원 플래시메모리의 셀을 제작하기 위하여, 기판 상부에 순차적으로 적층된 후 기판의 일부 영역이 노출되도록 식각함으로써, 형성될 수 있다.The plurality of insulating layers 601 may be formed by sequentially stacking an upper portion of the substrate and then etching a portion of the substrate to form a cell of the vertically integrated three-dimensional flash memory.

도 6에 도시된 복수의 절연층들(601)은 제1 절연층과 제2 절연층(미도시)이 순차적으로 적층되어 형성되고, 게이트 전극을 증착하기 위한 공간을 확보하기 위한 식각 과정을 통해 제2 절연층이 제거된 상태를 나타낸 것으로, 이에 대해서는 도 7에서 상세히 설명한다.The plurality of insulating layers 601 illustrated in FIG. 6 are formed by sequentially stacking a first insulating layer and a second insulating layer (not shown), and through an etching process to secure a space for depositing a gate electrode. A state in which the second insulating layer is removed is illustrated, which will be described in detail with reference to FIG. 7.

여기서, 복수의 절연층들(601)은 플래시메모리 셀의 집적을 위한 층수와 비례하여 그 증착회수가 결정되어 형성될 수 있다. 예를 들어, 64 층의 셀이 제작되기 위해서는 제1 절연층(601)과 제2 절연층(미도시)이 각각 최소 64 회 이상 반복적으로 증착될 수 있다.Here, the plurality of insulating layers 601 may be formed by determining the number of depositions in proportion to the number of layers for integrating the flash memory cells. For example, in order to fabricate 64 cells, the first insulating layer 601 and the second insulating layer (not shown) may be repeatedly deposited at least 64 times each.

전하 저장층(607)과 터널링 절연층(606)은 식각된 복수의 절연층들 측면 상부에 순차적으로 증착된다.The charge storage layer 607 and the tunneling insulating layer 606 are sequentially deposited on the side surfaces of the plurality of etched insulating layers.

여기서, 전하 저장층(607)은 실리콘 질화막(Si3N4) 또는 유사계열의 재료를 이용하여 형성될 수 있으며, 또는 부유게이트와 같은 전도성 재료를 이용하여 형성될 수도 있다.Here, the charge storage layer 607 may be formed using a silicon nitride film (Si 3 N 4 ) or a pseudo-series material, or may be formed using a conductive material such as a floating gate.

여기서, 터널링 절연층(606)의 두께는 플래시메모리의 신뢰성(retention) 특성에 따라 달라질 수 있으며, 터널링 절연층(106)은 단일 층이 아닌 oxide-nitride-oxide와 같이 bandgap engineering(BEONO) 기술이 적용되어 형성될 수 있다. 본 발명에서는 설명을 용이하게 하기 위하여 단일 층으로 도시한다.Here, the thickness of the tunneling insulating layer 606 may vary according to the reliability characteristics of the flash memory, and the tunneling insulating layer 106 is not a single layer but uses a bandgap engineering (BEONO) technology such as oxide-nitride-oxide. Can be applied and formed. In the present invention, a single layer is shown for ease of explanation.

채널층(603)은 터널링 절연층(606) 측면 상부와 노출된 기판 상부 일부에 삼차원 형상으로 형성된다.The channel layer 603 is formed in a three-dimensional shape on an upper side of the tunneling insulating layer 606 and a portion of the exposed substrate.

여기서, 채널층(603)은 미리 설정된 채널 영역에 비정질 실리콘이 증착된 이후 어닐링 과정을 통해 형성되거나 다결정 실리콘이 직접적으로 증착되어 형성될 수 있다.Here, the channel layer 603 may be formed through annealing after amorphous silicon is deposited in a predetermined channel region or may be formed by directly depositing polycrystalline silicon.

이러한 채널층(603)은 제1 마카로니층(604) 상부 영역에 추가적인 실리콘이 증착됨으로써, 제1 마카로니층(604)을 둘러싸도록 형성될 수 있다. 예컨대, 채널층(603)은 제1 마카로니층(604)의 측면 영역과 상부 영역을 둘러싸도록 형성될 수 있다.The channel layer 603 may be formed to surround the first macaroni layer 604 by depositing additional silicon on an upper region of the first macaroni layer 604. For example, the channel layer 603 may be formed to surround the side region and the upper region of the first macaroni layer 604.

제1 마카로니층(604)은 제2 마카로니층(605)과 채널층(603) 간의 전기적 접촉(contact) 또는 제2 마카로니층(605)의 채널층(603)으로의 확산(diffusion)을 방지하지 위한 층으로, 제2 마카로니층(605)을 둘러싸도록 형성되며, 그 재료와 두께는 상이할 수 있다. 이런 제1 마카로니층(604)은 채널층(603)의 측면 상부 그리고 노출된 기판(600) 상부 일부에 형성될 수 있다. 예컨대, 제1 마카로니층(604)은 제2 마카로니층(605)의 측면과 상부면을 둘러싸도록 형성될 수 있다.The first macaroni layer 604 does not prevent electrical contact between the second macaroni layer 605 and the channel layer 603 or diffusion of the second macaroni layer 605 into the channel layer 603. As a layer for forming, it is formed to surround the second macaroni layer 605, the material and the thickness may be different. The first macaroni layer 604 may be formed on an upper side of the channel layer 603 and a portion of the exposed upper portion of the substrate 600. For example, the first macaroni layer 604 may be formed to surround side and top surfaces of the second macaroni layer 605.

여기서, 제1 마카로니층(604)은 의도치 않은 기생 커패시턴스(capacitance)를 줄이기 위하여 유전율이 낮은 재료에 의해 형성될 수 있다. 예를 들어, 제1 마카로니층(604)은 PSZ와 같은 절연 물질에 의해 형성될 수 있다.Here, the first macaroni layer 604 may be formed of a material having a low dielectric constant in order to reduce unintended parasitic capacitance. For example, the first macaroni layer 604 may be formed by an insulating material such as PSZ.

제1 마카로니층(604)의 전기적 절연 특성은 제2 마카로니층(605)의 전기적 절연 특성보다 높을 수 있고, 제1 마카로니층(604)의 열전도율은 제2 마카로니층(605)의 열전도율보다 낮을 수 있다.The electrical insulation properties of the first macaroni layer 604 may be higher than the electrical insulation properties of the second macaroni layer 605, and the thermal conductivity of the first macaroni layer 604 may be lower than the thermal conductivity of the second macaroni layer 605. have.

이러한 제1 마카로니층(604)은 전기적 전도성이 지닌 재료가 제2 마카로니층(605)으로 사용되는 경우 플래시메모리의 비트 라인 배선과 전기적으로 단락(short)되는 것을 방지할 수 있다.The first macaroni layer 604 may prevent an electrical short from being electrically shorted with the bit line wiring of the flash memory when a material having electrical conductivity is used as the second macaroni layer 605.

제2 마카로니층(605)은 제1 마카로니층(604) 내부에 형성되고, 노출된 기판(600) 상부에 형성되는데, 열전도율이 높은 재료 또는 물질을 이용하여 형성된다. 여기서, 제2 마카로니층(605)은 측면 영역과 상부 영역이 제1 마카로니층(604)에 의해 둘러싸이도록 제1 마카로니층(604) 내부에 형성될 수 있으며, 하부 영역은 기판(600)에 의해 둘러싸이도록 기둥 형상으로 형성될 수 있다. 즉, 제2 마카로니층(605)은 제1 마카로니층(604)과 기판(600)에 의해 전 영역이 둘러싸이도록 형성되는 구조로, 제2 마카로니층(605)이 기판에 직접적으로 연결되는 구조를 가진다. 여기서, 제2 마카로니층(605)은 접지되거나 0V의 전압이 인가될 수도 있다.The second macaroni layer 605 is formed inside the first macaroni layer 604 and is formed on the exposed substrate 600, and is formed using a material or a material having high thermal conductivity. Here, the second macaroni layer 605 may be formed inside the first macaroni layer 604 such that the side region and the upper region are surrounded by the first macaroni layer 604, and the lower region is formed by the substrate 600. It may be formed in a columnar shape to be enclosed. That is, the second macaroni layer 605 is formed in such a manner that the entire region is surrounded by the first macaroni layer 604 and the substrate 600, and the second macaroni layer 605 is directly connected to the substrate. Have Here, the second macaroni layer 605 may be grounded or a voltage of 0V may be applied.

제2 마카로니층(605)은 텅스텐(W), 타이타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 알루미늄(Al)과 구리(Cu)를 포함하는 금속과 탄소나노튜브(CNT; carbon nano tube), 그래핀(Graphene), C60, 다이아몬드를 포함하는 탄소계열 재료 중 적어도 하나를 이용하여 형성될 수 있다. The second macaroni layer 605 is a metal and carbon nanotube (CNT) including tungsten (W), titanium nitride (TiN), tantalum nitride (TaN), aluminum (Al) and copper (Cu). ), And may be formed using at least one of carbon-based materials including graphene, C 60 , and diamond.

여기서, 제2 마카로니층(605)은 미리 설정된 값 이상의 열전도율을 가지는 재료 예를 들어, 2 W/mK 이상의 열전도율을 가지는 재료를 이용하여 형성될 수 있다.Here, the second macaroni layer 605 may be formed using a material having a thermal conductivity of at least a predetermined value, for example, a material having a thermal conductivity of at least 2 W / mK.

또한, 제2 마카로니층(605)은 미리 설정된 값 이하의 유전율 특성을 가지는 재료를 이용하여 형성될 수 있다. 예를 들어, 제2 마카로니층(605)은 3.9 이하의 유전율 특성을 가지는 재료를 이용하여 형성될 수 있다.In addition, the second macaroni layer 605 may be formed using a material having a dielectric constant characteristic of a predetermined value or less. For example, the second macaroni layer 605 may be formed using a material having a dielectric constant of 3.9 or less.

나아가, 제2 마카로니층(605)은 미리 설정된 값 이하의 유전율 특성과 미리 설정된 값 이상의 열전도율 특성을 동시에 가지는 재료를 이용하여 형성될 수도 있다.In addition, the second macaroni layer 605 may be formed using a material having both dielectric constant of less than or equal to a preset value and thermal conductivity of more than a predetermined value.

더 나아가, 제2 마카로니층(605)은 높은 열전도율(2 W/mK 이상)과 일정 값 이상의 높은 전기적 절연 특성을 동시에 지니고 있는 재료를 이용하여 형성될 수 있다.Further, the second macaroni layer 605 may be formed using a material having both high thermal conductivity (2 W / mK or more) and high electrical insulation properties of a predetermined value or more.

또한, 제2 마카로니층(605)은 인장(strained) 기술을 통해 채널 캐리어의 이동도를 향상시키는 동시에 우수한 열 전도율(2 W/mK 이상)을 지닐 수 있는 SixGe1 -x와 같은 재료를 이용하여 형성될 수 있다.In addition, the second macaroni layer 605 is a material such as Si x Ge 1 -x, which may have a tensile (strained), excellent thermal conductivity at the same time to improve the mobility of carriers through the channel technology (2 W / mK or more) It can be formed using.

또한, 제2 마카로니층(605)은 도핑되지 않은 비정질 실리콘, 도핑되지 않은 다결정 실리콘, n 타입으로 도핑된 비정질 실리콘, p 타입으로 도핑된 비정질 실리콘, n 타입으로 도핑된 다결정 실리콘, p 타입으로 도핑된 다결정 실리콘 중 적어도 하나를 이용하여 형성될 수 있다.Also, the second macaroni layer 605 is undoped amorphous silicon, undoped polycrystalline silicon, n type doped amorphous silicon, p type amorphous silicon, n type doped polycrystalline silicon, doped p type. It can be formed using at least one of the polycrystalline silicon.

상술한 바와 같이, 제2 마카로니층(605)은 높은 열전도율을 지닐수록 방열 효율을 증대시키는 역할을 수행하는 것으로, 상술한 재료를 이용하여 형성될 수 있지만 이에 한정되지 않으며 높은 종횡비의 구조에 증착이 용이하면서 높은 열 전도율을 지니는 절연층 등의 재료에 의해 형성될 수도 있다. 이와 더불어, 증착 공정이 아닌, 액상 재료의 절연층 도포 및 고온에 의한 경화로 이루어지는 공정의 적용 또한 가능하다.As described above, the second macaroni layer 605 serves to increase heat dissipation efficiency as it has a high thermal conductivity. The second macaroni layer 605 may be formed using the above-described material, but is not limited thereto. It may be formed by a material such as an insulating layer that is easy and has high thermal conductivity. In addition to this, it is also possible to apply a process consisting of applying an insulating layer of a liquid material and curing by high temperature, not a deposition process.

고유전율 절연층(608)은 게이트 전극(109)이 증착되기 위한 공간을 확보하기 위해 식각된 복수의 절연층들의 측면과 전하 저장층 측면에 형성된다.The high dielectric constant insulating layer 608 is formed on the side of the plurality of etched insulating layers and the side of the charge storage layer to secure a space for the gate electrode 109 to be deposited.

여기서, 고유전율 절연층(108)은 알루미늄 산화막(Al2O3)이나 하프늄 산화막(HfO2)과 같이 유전율이 일정 값 예를 들어, 3.9 이상이 되는 재료를 이용하여 형성될 수 있다.Here, the high dielectric constant insulating layer 108 may be formed using a material having a dielectric constant of, for example, 3.9 or more, such as aluminum oxide (Al 2 O 3 ) or hafnium oxide (HfO 2 ).

게이트 전극(609)은 고유전율 절연층(108) 상에 형성된다.The gate electrode 609 is formed on the high dielectric constant insulating layer 108.

여기서, 게이트 전극(609)은 게이트 전극의 접착력(adhesion) 개선을 위하여 타이타늄 나이트라이드(TiN)와 같은 금속층이 증착된 후 그 금속층 상에 형성될 수 있다.Here, the gate electrode 609 may be formed on the metal layer after a metal layer such as titanium nitride (TiN) is deposited to improve the adhesion of the gate electrode.

층간 절연층(610)은 플래시메모리 셀의 노드를 분리하기 위한 절연층이다.The interlayer insulating layer 610 is an insulating layer for separating nodes of flash memory cells.

비트 라인 배선(620)은 금속 증착 공정을 이용하여 채널층(603) 상부에 형성된다.The bit line wiring 620 is formed on the channel layer 603 using a metal deposition process.

이와 같이, 본 발명의 다른 일 실시예에 따른 수직 집적형 삼차원 플래시메모리는 제1 마카로니층과 기판에 의해 둘러싸여 형성된 제2 마카로니층을 열전도율이 높은 재료를 이용하여 형성함으로써, 플래시메모리 구동 중에 발생되는 열을 히트 싱크인 기판으로 효과적으로 방출할 수 있다.As described above, the vertically integrated three-dimensional flash memory according to another embodiment of the present invention forms a second macaroni layer surrounded by the first macaroni layer and the substrate by using a material having high thermal conductivity, thereby generating the flash memory. Heat can be effectively released to the substrate, which is a heat sink.

이러한 수직 집적형 삼차원 플래시메모리를 제조하는 과정을 도 7을 참조하여 설명한다.A process of manufacturing the vertically integrated three-dimensional flash memory will be described with reference to FIG.

도 7은 도 1에 도시된 수직 집적형 삼차원 플래시메모리를 제조하는 과정을 설명하기 위한 예시도들을 나타낸 것이다.FIG. 7 illustrates exemplary diagrams for describing a process of manufacturing the vertically integrated three-dimensional flash memory shown in FIG. 1.

도 7a와 도 7b에 도시된 바와 같이, 기판(600) 상에 제1 절연층(601)과 제2 절연층(602)을 순차적으로 적층하여 복수의 절연층들을 형성한다.As shown in FIGS. 7A and 7B, a plurality of insulating layers are formed by sequentially stacking the first insulating layer 601 and the second insulating layer 602 on the substrate 600.

여기서, 제1 절연층(601)과 제2 절연층(602)은 플래시메모리 셀의 집적을 위한 층수와 비례하여 그 증착회수가 결정되어 형성될 수 있다. 예를 들어, 64 층의 셀이 제작되기 위해서는 제1 절연층(601)과 제2 절연층(602)이 각각 최소 64 회 이상 반복적으로 증착되어 복수의 절연층들을 형성할 수 있다.Here, the first insulating layer 601 and the second insulating layer 602 may be formed by determining the number of depositions in proportion to the number of layers for integrating the flash memory cells. For example, in order to fabricate 64 cells, the first insulating layer 601 and the second insulating layer 602 may be repeatedly deposited at least 64 times to form a plurality of insulating layers.

본 발명에서는 설명을 용이하게 하게 위하여 도 7a에 있는 각각의 절연층을 도 7b와 같이 최소화하여 도시하였으며, 도 7b 는 도 7a를 X 방향에서 바라본 모습이며, 이후에서는 별도의 추가적인 설명이 없더라도, X 방향에서 바라본 모습을 도시한 것이다.In the present invention, for ease of explanation, each insulating layer in FIG. 7A is shown to be minimized as shown in FIG. 7B, and FIG. 7B is a view of FIG. 7A viewed in the X direction. It shows the view from the direction.

그 다음, 도 7c에 도시된 바와 같이 기판(600)의 일부 영역이 노출되도록 복수의 절연층들(601, 602)을 식각한다.Next, as illustrated in FIG. 7C, the plurality of insulating layers 601 and 602 are etched to expose a portion of the substrate 600.

여기서, 식각하는 방법은 습식 식각, 건식 식각 등 다양한 식각 방법이 적용될 수 있으며, 예를 들어, 포토 레지스트(PR)를 이용한 패터닝을 통한 식각을 통해 기판의 일부 영역이 노출되도록 복수의 절연층들을 식각할 수 있다. 도 2c에 의해 식각된 형태는 원형일 수도 있고, 다각형 예를 들어, 사각형, 삼각형, 오각형, 팔각형 등의 형태로 식각될 수도 있다.Here, the etching method may be applied to various etching methods such as wet etching and dry etching. For example, the plurality of insulating layers may be etched to expose some regions of the substrate through etching through patterning using photoresist (PR). can do. The shape etched by FIG. 2C may be circular, or may be etched in the form of a polygon, for example, a rectangle, a triangle, a pentagon, an octagon, or the like.

그 다음, 도 7d에 도시된 바와 같이 식각된 복수의 절연층들 측면 상부 나아가 실리콘 기판 상부에 희생 절연층(611), 전하 저장층(607), 터널링 절연층(606), 채널층(603), 제1 마카로니층(604) 및 제2 마카로니층(605)을 순차적으로 형성한다.Next, a sacrificial insulating layer 611, a charge storage layer 607, a tunneling insulating layer 606, and a channel layer 603 are disposed on the side surfaces of the plurality of insulating layers etched as shown in FIG. 7D and on the silicon substrate. The first macaroni layer 604 and the second macaroni layer 605 are sequentially formed.

물론, 희생 절연층(611), 전하 저장층(607), 터널링 절연층(606), 채널층(603), 제1 마카로니층(604) 및 제2 마카로니층(605)을 형성하는 과정 또한 증착과 식각의 반복적인 공정을 통해 형성될 수 있다.Of course, the process of forming the sacrificial insulating layer 611, the charge storage layer 607, the tunneling insulating layer 606, the channel layer 603, the first macaroni layer 604 and the second macaroni layer 605 is also deposited. It can be formed through an iterative process of over etching.

그 다음, 도 7e에 도시된 바와 같이, 희생 절연층(611), 전하 저장층(607), 터널링 절연층(606), 채널층(603), 제1 마카로니층(604) 및 제2 마카로니층(605)을 식각한 후(미도시) 제1 마카로니층(604)이 추가적으로 증착되어 기판(600)과 함께 제2 마카로니층(605)의 전 영역을 둘러싸도록 형성하고, 그 상부에 추가적으로 실리콘 등을 증착함으로써, 채널층(603)이 기판(600)과 함께 제1 마카로니층(604)의 전 영역을 둘러싸도록 형성한다.Next, as shown in FIG. 7E, the sacrificial insulating layer 611, the charge storage layer 607, the tunneling insulating layer 606, the channel layer 603, the first macaroni layer 604 and the second macaroni layer are shown. After etching 605 (not shown), a first macaroni layer 604 is additionally deposited to be formed to surround the entire area of the second macaroni layer 605 together with the substrate 600, and additionally silicon or the like thereon. By depositing, the channel layer 603 is formed together with the substrate 600 to surround the entire region of the first macaroni layer 604.

여기서, 전하 저장층(607)은 실리콘 질화막(Si3N4) 또는 유사계열의 재료 또는 부유게이트와 같은 전도성 재료를 이용하여 형성될 수 있으며, 터널링 절연층(606)의 두께는 플래시메모리의 신뢰성(retention) 특성에 따라 달라질 수 있고, 터널링 절연층은 단일 층이 아닌 oxide-nitride-oxide와 같이 bandgap engineering(BEONO) 기술이 적용되어 형성될 수 있다.Here, the charge storage layer 607 may be formed using a silicon nitride film (Si 3 N 4 ) or a similar material or a conductive material such as a floating gate, the thickness of the tunneling insulating layer 606 is the reliability of the flash memory The tunneling insulating layer may be formed by applying a bandgap engineering (BEONO) technique such as oxide-nitride-oxide, rather than a single layer.

채널층(603)은 미리 설정된 채널 영역에 비정질 실리콘이 증착된 이후 어닐링 과정을 통해 형성되거나 다결정 실리콘이 직접적으로 증착되어 형성될 수 있으며, 제1 마카로니층(604)은 의도치 않은 기생 커패시턴스(capacitance)를 줄이기 위하여 유전율이 낮은 재료에 의해 형성될 수 있다. 여기서, 제1 마카로니층(604)의 전기적 절연 특성은 제2 마카로니층(605)의 전기적 절연 특성보다 높을 수 있고, 제1 마카로니층(604)의 열전도율은 제2 마카로니층(605)의 열전도율보다 낮을 수 있다. 이러한 제1 마카로니층(604)은 전기적 전도성이 지닌 재료가 제2 마카로니층(605)으로 사용되는 경우 플래시메모리의 비트 라인 배선(620)과 전기적으로 단락(short)되는 것을 방지할 수 있다.The channel layer 603 may be formed by annealing after amorphous silicon is deposited in a predetermined channel region or by directly depositing polycrystalline silicon, and the first macaroni layer 604 may have an unintended parasitic capacitance. Can be formed by a material having a low dielectric constant. Here, the electrical insulation properties of the first macaroni layer 604 may be higher than the electrical insulation properties of the second macaroni layer 605, and the thermal conductivity of the first macaroni layer 604 is higher than the thermal conductivity of the second macaroni layer 605. Can be low. The first macaroni layer 604 may prevent an electrical short from being electrically shorted with the bit line wiring 620 of the flash memory when a material having electrical conductivity is used as the second macaroni layer 605.

제2 마카로니층(605)은 텅스텐(W), 타이타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 알루미늄(Al)과 구리(Cu)를 포함하는 금속과 탄소나노튜브(CNT; carbon nano tube), 그래핀(Graphene), C60, 다이아몬드를 포함하는 탄소계열 재료 중 적어도 하나를 이용하여 형성될 수 있다. The second macaroni layer 605 is a metal and carbon nanotube (CNT) including tungsten (W), titanium nitride (TiN), tantalum nitride (TaN), aluminum (Al) and copper (Cu). ), And may be formed using at least one of carbon-based materials including graphene, C 60 , and diamond.

여기서, 제2 마카로니층(605)은 미리 설정된 값 이상의 열전도율을 가지는 재료 예를 들어, 2 W/mK 이상의 열전도율을 가지는 재료를 이용하여 형성될 수도 있고, 미리 설정된 값 이하의 유전율 특성을 가지는 재료를 이용하여 형성될 수도 있으며, 미리 설정된 값 이하의 유전율 특성과 미리 설정된 값 이상의 열전도율 특성을 동시에 가지는 재료를 이용하여 형성될 수도 있고, 높은 열전도율(2 W/mK 이상)과 일정 값 이상의 높은 전기적 절연 특성을 동시에 지니고 있는 재료를 이용하여 형성될 수도 있다.Here, the second macaroni layer 605 may be formed using a material having a thermal conductivity greater than or equal to a predetermined value, for example, a material having a thermal conductivity greater than or equal to 2 W / mK, and a material having a dielectric constant characteristic less than or equal to a predetermined value. It may be formed using a material having a dielectric constant of less than or equal to a predetermined value and a thermal conductivity of more than a predetermined value, and may be formed of a high thermal conductivity (2 W / mK or more) and a high electrical insulation property of a predetermined value or more. It may be formed using a material having at the same time.

또한, 제2 마카로니층(605)은 인장(strained) 기술을 통해 채널 캐리어의 이동도를 향상시키는 동시에 우수한 열 전도율(2 W/mK 이상)을 지닐 수 있는 SixGe1 -x와 같은 재료를 이용하여 형성될 수도 있으며, 도핑되지 않은 비정질 실리콘, 도핑되지 않은 다결정 실리콘, n 타입으로 도핑된 비정질 실리콘, p 타입으로 도핑된 비정질 실리콘, n 타입으로 도핑된 다결정 실리콘, p 타입으로 도핑된 다결정 실리콘 중 적어도 하나를 이용하여 형성될 수도 있다.In addition, the second macaroni layer 605 is a material such as Si x Ge 1 -x, which may have a tensile (strained), excellent thermal conductivity at the same time to improve the mobility of carriers through the channel technology (2 W / mK or more) Undoped amorphous silicon, undoped polycrystalline silicon, n type doped amorphous silicon, p type amorphous silicon, n type doped polycrystalline silicon, p type polycrystalline silicon It may be formed using at least one of.

그 다음, 도 7f에 도시된 바와 같이 게이트 전극(609)이 증착되기 위한 공간을 확보하기 위한 식각과정이 이루어진다. 이 과정에서 선택적(selective) 식각을 통해 제2 절연층(602)을 식각하며 희생 절연층(611)을 제거한다.Next, as shown in FIG. 7F, an etching process is performed to secure a space for depositing the gate electrode 609. In this process, the second insulating layer 602 is etched through selective etching to remove the sacrificial insulating layer 611.

그 다음, 도 7g에 도시된 바와 같이 식각된 공간에 고유전율 절연층(608)을 증착하고, 그 상부에 금속 게이트 전극(609)을 증착한다.Next, as shown in FIG. 7G, a high dielectric constant insulating layer 608 is deposited in the etched space, and a metal gate electrode 609 is deposited thereon.

여기서, 고유전율 절연층(608)은 알루미늄 산화막(Al2O3)이나 하프늄 산화막(HfO2)과 같이 유전율이 일정 값 예를 들어, 3.9 이상이 되는 재료를 이용하여 형성할 수 있다. 이러한 과정을 통해 하나의 플래시메모리 셀의 게이트 절연층은 터널링 절연층(606), 전하 저장층(607), 고유전율 절연층(608)과 같은 최소 세 개의 층으로 구성될 수 있다.Here, the high dielectric constant insulating layer 608 may be formed using a material having a constant dielectric constant of, for example, 3.9 or more, such as aluminum oxide film Al 2 O 3 or hafnium oxide film HfO 2 . Through this process, the gate insulating layer of one flash memory cell may be composed of at least three layers such as a tunneling insulating layer 606, a charge storage layer 607, and a high dielectric constant insulating layer 608.

나아가, 금속 게이트 전극(609)을 증착하기 전에 게이트 전극의 접착력(adhesion) 개선을 위하여 타이타늄 나이트라이드(TiN)와 같은 추가적인 금속층이 증착될 수도 있다.Further, an additional metal layer, such as titanium nitride (TiN), may be deposited to improve adhesion of the gate electrode prior to depositing the metal gate electrode 609.

그 다음, 도 7h에 도시된 바와 같이 노드를 분리시키기 위한 식각공정을 수행하고, 그 다음 도 7i에 도시된 바와 같이 층간 절연층(610)을 증착하며, 식각과정 예를 들어, 층간 절연층(610)의 식각 및 추가적인 금속 증착 공정을 통하여 비트 라인 배선(620)을 형성함으로써, 플래시메모리 어레이(630)를 형성한다.Then, an etching process for separating the nodes is performed as shown in FIG. 7H, and then an interlayer insulating layer 610 is deposited as shown in FIG. 7I, and an etching process, for example, an interlayer insulating layer ( The flash memory array 630 is formed by forming the bit line interconnection 620 through etching of 610 and an additional metal deposition process.

도 8은 기존 수직 집적형 삼차원 플래시메모리와 도 6의 구조에 대한 단면도와 평면도를 나타낸 것으로, 도 8a는 기존의 제조공정을 통해 제작된 플래시메모리 어레이 이며, 도 8b는 도 7의 제조 방법에 의해 제조된 플래시메모리 어레이(630)를 나타낸 것이고, 도 8c와 도 8d는 도 8a와 도 8b의 상단부에서 바라본 평면도를 나타낸 것이다.8 is a cross-sectional view and a plan view of a conventional vertically integrated three-dimensional flash memory and the structure of Figure 6, Figure 8a is a flash memory array fabricated through a conventional manufacturing process, Figure 8b is a manufacturing method of FIG. The fabricated flash memory array 630 is shown, and FIGS. 8C and 8D are plan views seen from the upper end portions of FIGS. 8A and 8B.

도 8에 도시된 바와 같이, 본 발명에 의해 제조된 플래시메모리 어레이(630)는 제1 마카로니층(604)과 제2 마카로니층(605)을 모두 포함하고 있으며, 제2 마카로니층(605)은 채널층(603)과 전기적으로 개방(open)된 상태가 되며, 따라서 금속과 같은 높은 열 전도율을 지닌 동시에 높은 전기적 전도성이 존재하는 재료를 제2 마카로니층(605)으로서 사용하는 것이 가능하다.As shown in FIG. 8, the flash memory array 630 manufactured by the present invention includes both the first macaroni layer 604 and the second macaroni layer 605, and the second macaroni layer 605 is It is in the state of being electrically open with the channel layer 603, and therefore, it is possible to use as the second macaroni layer 605 a material having high thermal conductivity such as metal and at the same time having high electrical conductivity.

도 9는 기존 수직 집적형 삼차원 플래시메모리와 도 6의 구조에서 발생하는 방열 경로에 대한 열 시뮬레이션 결과에 대한 예시도를 나타낸 것으로, 도 9b는 도 8에서의 제2 마카로니층(605)이 제1 마카로니층(604)과 기판(600)에 의해 전 영역이 감싸여진 구조가 적용된 상태에서 수행된 결과를 나타낸 것이다.FIG. 9 illustrates an example of a thermal simulation result of a heat dissipation path generated in the conventional vertically integrated three-dimensional flash memory and the structure of FIG. 6. FIG. 9B illustrates that the second macaroni layer 605 of FIG. The macaroni layer 604 and the substrate 600 show a result performed in a state where a structure surrounded by the entire region is applied.

이 때, 제2 마카로니층은 텅스텐 금속에 의해 형성될 수 있다.In this case, the second macaroni layer may be formed of a tungsten metal.

도 9a를 통해 알 수 있듯이, 기존의 마카로니층의 사용으로 제작된 수직 집적형 삼차원 플래시메모리 셀의 경우 구동 중 발생하는 온도가 대략 35도 근처임을 알 수 있고, 플래시메모리 어레이(630) 가운데층에 위치한 셀에 열이 국부적으로 집중되는 것을 알 수 있다.As can be seen from FIG. 9A, in the case of a vertically integrated three-dimensional flash memory cell manufactured by using a conventional macaroni layer, it can be seen that the temperature generated during driving is about 35 degrees, and is located in the middle layer of the flash memory array 630. Notice the local concentration of heat in the cell where it is located.

반면, 도 9b를 통해 알 수 있듯이, 본 발명에 의해 제조된 수직 집적형 삼차원 플래시메모리 셀에서는 그 온도가 도 9a에 비해 낮아진 것을 알 수 있으며, 이는 제2 마카로니층으로 삽입된 텅스텐 층이 효과적으로 열을 기판으로 방출시키는 가교(bridge) 역할을 수행하기 때문이다. 이러한 사실은 도 9c와 도 9d의 평면도를 통해 다시 한번 확인할 수 있다.On the other hand, as can be seen through Figure 9b, in the vertically integrated three-dimensional flash memory cell manufactured by the present invention it can be seen that the temperature is lower than that in Figure 9a, which is a tungsten layer inserted into the second macaroni layer effectively heat This is because it serves as a bridge to release the ions to the substrate. This fact can be confirmed once again through the plan views of FIGS. 9C and 9D.

도 10은 기존 수직 집적형 삼차원 플래시메모리와 도 6의 구조에서 추출된 온도 분포에 대한 일 예시도를 나타낸 것으로, 도 9에서 추출된 데이터를 나타낸 것이다.FIG. 10 illustrates an example of a temperature distribution extracted from an existing vertically integrated three-dimensional flash memory and the structure of FIG. 6, and illustrates data extracted from FIG. 9.

도 10에 도시된 바와 같이, 본 발명에 의해 제조된 플래시메모리 셀(with plugged metal)은 플래시메모리 어레이(630)의 원활한 방열 효율을 지니고 있으므로, 기존 수직 집적형 삼차원 플래시메모리(w/o plugged metal)와는 달리 열이 가운데 층에 위치한 플래시메모리 셀에 집중되는 것이 아닌 아래 층에 위치할수록 온도가 감소하는 경향을 볼 수 있다.As shown in Figure 10, the flash memory cell (with plugged metal) manufactured by the present invention has a smooth heat dissipation efficiency of the flash memory array 630, so that the existing vertically integrated three-dimensional flash memory (w / o plugged metal) Unlike), the temperature tends to decrease as the heat is located in the lower layer rather than concentrated in the flash memory cell in the middle layer.

도 6 내지 도 10에서 설명한 본 발명의 다른 일 실시예에 따른 구조는 도 2d와 도 7d를 통해 알 수 있듯이, 기판으로부터 별도의 분리시키는 과정이 필요 없으므로 제조공정이 간단하고, 제2 마카로니층이 기판과 직접적으로 연결되어 있으므로, 구동 중 발생하는 열을 더 효율적으로 방출시킬 수 있다. 그리고 플로팅 바디 효과 (floating body effect)라는 현상을 억제함으로써, 셀의 신뢰성을 개선시킬 수 있다. 여기서, 제 2 마카로니층은 접지되거나 0V의 전압이 인가될 수 있다.The structure according to another embodiment of the present invention described with reference to FIGS. 6 to 10 has a simple manufacturing process since no separate process is required from the substrate as shown in FIGS. 2D and 7D, and the second macaroni layer is Since it is directly connected to the substrate, it is possible to more efficiently release heat generated during driving. And by suppressing the phenomenon called floating body effect (floating body effect), it is possible to improve the reliability of the cell. Here, the second macaroni layer may be grounded or a voltage of 0V may be applied.

더 나아가, 본 발명의 다른 일 실시예에 따른 구조는 다음과 같은 장점을 가질 수 잇다.Furthermore, the structure according to another embodiment of the present invention may have the following advantages.

본 발명의 다른 일 실시예에 따른 구조는 제 2 마카로니층이 실리콘 기판과 전기적으로 연결됨으로써, 반도체 소자에서 백 바이어싱(back biasing)을 하는 효과를 기대할 수 있으며, 이를 통해 플래시메모리의 기술적 한계로 작용하고 있는 셀 erase 속도를 대폭 개선할 수 있다. 즉 제 2 마카로니층에 (+) 전압을 인가함으로써, 셀에 저장된 전자를 채널로 다시 꺼내, 데이터를 삭제할 수 있다. 현재, 플래시메모리 셀의 erase 동작을 위한 속도는 수십 ms 수준이며, 셀의 프로그램 동작을 위한 속도는 수십 us 속도 수준으로 현재 최소 100배 이상 속도 차이가 나고 있으며, 이러한 속도 차이로 인해 사실상 플래시메모리의 속도는 erase 속도에 의해 결정되고 있는 상태이다. 따라서, 본 발명에서 erase 속도를 개선한다면, 플래시메모리의 전체 속도 개선에 크게 기여할 수 있다.According to another embodiment of the present invention, the second macaroni layer is electrically connected to the silicon substrate, so that the back biasing effect can be expected in the semiconductor device. You can greatly improve the cell erase speed. That is, by applying a positive voltage to the second macaroni layer, electrons stored in the cell can be taken out again to the channel, and data can be deleted. At present, the speed for erase operation of flash memory cells is several tens of ms, and the speed for program operation of cells is tens of us, which is at least 100 times faster than the current speed. The speed is determined by the erase speed. Therefore, if the erase speed is improved in the present invention, it can greatly contribute to improving the overall speed of the flash memory.

본 발명의 구조에 의해 erase 속도가 빨라지면, 상대적으로 프로그램을 위한 속도에 여유가 생겨, 더 긴 시간 동안 프로그램 동작을 수행할 수 있고, 따라서 이러한 방식은 셀의 문턱 전압 분포를 줄이는 것을 가능하게 하므로, 차세대 고집적 플래시메모리(TLC, QLC) 등에 사용하기 적합하다.When the erase speed is increased by the structure of the present invention, the speed for the program is relatively increased, and thus the program operation can be performed for a longer time, and thus this method makes it possible to reduce the threshold voltage distribution of the cell. It is suitable for use in next generation high density flash memory (TLC, QLC).

현재에는 erase 속도가 지나치게 길어, 플래시메모리에 셀이 erase 과정에서 전기적인 스트레스를 많이 받고 있으며, 이러한 긴 시간의 스트레스는 플래시메모리의 내구성(endurance)을 저하시킬 수 있는 반면, 본 발명의 다른 일 실시예에 따른 구조는 erase 속도를 줄일 수 있으므로, 플래시메모리의 내구성도 개선이 가능하다.Currently, the erase speed is too long, the cells in the flash memory are subjected to a lot of electrical stress during the erase process, while such a long time stress can reduce the endurance of the flash memory, while another embodiment of the present invention According to the example structure, the erase speed can be reduced, so the durability of flash memory can be improved.

나아가, 본 발명의 다른 일 실시예에 따른 구조는 셀의 온도가 전체적으로 낮아지게 될 뿐만 아니라, 도 10b를 통해 알 수 있듯이 셀 간의 온도차이가 전반적으로 줄어들게 되며, 이 또한 플래시메모리 셀의 문턱 전압 분포를 줄이게 되므로, 결국 신뢰성 개선을 가능하게 한다.Furthermore, the structure according to another embodiment of the present invention not only lowers the temperature of the cell as a whole, but also as shown in FIG. 10B, the temperature difference between the cells is reduced as a whole, and also the threshold voltage distribution of the flash memory cell. As a result, the reliability can be improved.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.Although the embodiments have been described by the limited embodiments and the drawings as described above, various modifications and variations are possible to those skilled in the art from the above description. For example, the described techniques may be performed in a different order than the described method, and / or components of the described systems, structures, devices, circuits, etc. may be combined or combined in a different manner than the described method, or other components. Or even if replaced or replaced by equivalents, an appropriate result can be achieved.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are within the scope of the claims that follow.

100: 실리콘 기판
101: 제1 절연층
102: 제2 절연층
103: 채널층
104: 제1 마카로니층
105: 제2 마카로니층
106: 터널링 절연층
107: 전하 저장층
108: 고유전율 절연층
109: 게이트 전극(word line)
110: 층간 절연층(inter layer dielectric)
111: 희생 절연층(sacrificial layer)
120: 비트 라인(bit line) 배선
130: 플래시메모리 어레이(array)100: silicon substrate
101: first insulating layer
102: second insulating layer
103: channel layer
104: first macaroni layer
105: second macaroni layer
106: tunneling insulation layer
107: charge storage layer
108: high dielectric constant insulating layer
109: gate electrode (word line)
110: inter layer dielectric
111: sacrificial layer
120: bit line wiring
130: flash memory array

Claims (19)

기판 상에 제1 절연층과 제2 절연층을 순차적으로 적층하여 복수의 절연층들을 형성하는 단계;
상기 기판의 일부 영역이 노출되도록 상기 복수의 절연층들의 일부 영역을 식각하는 단계;
상기 식각된 상기 복수의 절연층들의 측면 상부와 상기 기판 상부에 채널층을 형성하는 단계;
상기 채널층 상부에 제1 마카로니층을 형성하는 단계; 및
측면과 하부면이 상기 제1 마카로니층에 둘러싸이도록 상기 제1 마카로니층 상부에 제2 마카로니층을 형성하는 단계
를 포함하는 삼차원 플래시메모리 제조 방법.
Sequentially stacking a first insulating layer and a second insulating layer on the substrate to form a plurality of insulating layers;
Etching a portion of the plurality of insulating layers to expose a portion of the substrate;
Forming a channel layer on an upper side surface of the plurality of etched insulating layers and on the substrate;
Forming a first macaroni layer on the channel layer; And
Forming a second macaroni layer on the first macaroni layer so that side and bottom surfaces are surrounded by the first macaroni layer.
3D flash memory manufacturing method comprising a.
제1항에 있어서,
상기 제2 마카로니층의 전 영역을 둘러싸도록 상기 제1 마카로니층을 추가 형성하는 단계
를 더 포함하는 것을 특징으로 하는 삼차원 플래시메모리 제조 방법.
The method of claim 1,
Further forming the first macaroni layer to surround the entire region of the second macaroni layer.
Three-dimensional flash memory manufacturing method comprising a further.
제2항에 있어서,
상기 제1 마카로니층의 전 영역을 둘러싸도록 상기 채널 층을 추가 형성하는 단계
를 더 포함하는 것을 특징으로 하는 삼차원 플래시메모리 제조 방법.
The method of claim 2,
Further forming the channel layer to surround the entire area of the first macaroni layer.
Three-dimensional flash memory manufacturing method comprising a further.
제1항에 있어서,
상기 제2 마카로니층을 형성하는 단계는
텅스텐(W), 타이타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 알루미늄(Al)과 구리(Cu)를 포함하는 금속과 탄소나노튜브(CNT; carbon nano tube), 그래핀(Graphene), C60, 다이아몬드를 포함하는 탄소계열 재료 중 적어도 하나를 이용하여 상기 제2 마카로니층을 형성하는 것을 특징으로 하는 삼차원 플래시메모리 제조 방법.
The method of claim 1,
Forming the second macaroni layer is
Metals including tungsten (W), titanium nitride (TiN), tantalum nitride (TaN), aluminum (Al) and copper (Cu), carbon nanotubes (CNT), graphene (Graphene), C 60 , the second macaroni layer is formed using at least one of carbon-based materials including diamond.
제1항에 있어서,
상기 제2 마카로니층을 형성하는 단계는
미리 설정된 값 이상의 열전도율을 가지는 재료를 이용하여 상기 제2 마카로니층을 형성하는 것을 특징으로 하는 삼차원 플래시메모리 제조 방법.
The method of claim 1,
Forming the second macaroni layer is
And forming the second macaroni layer using a material having a thermal conductivity equal to or greater than a predetermined value.
제1항에 있어서,
상기 채널층을 형성하는 단계는
상기 식각된 상기 복수의 절연층들의 측면 상부에 희생 절연층, 전하 저장층 및 터널링 절연층을 순차적으로 형성하고, 상기 형성된 터널링 절연층의 측면 상부와 상기 기판 상부에 채널층을 형성하는 것을 특징으로 하는 삼차원 플래시메모리 제조 방법.
The method of claim 1,
Forming the channel layer
A sacrificial insulating layer, a charge storage layer, and a tunneling insulating layer are sequentially formed on the side surfaces of the etched plurality of insulating layers, and a channel layer is formed on the side surface of the formed tunneling insulating layer and the substrate. Three-dimensional flash memory manufacturing method.
제1항에 있어서,
상기 제1 마카로니층은
상기 제2 마카로니층보다 전기적 절연 특성이 높고, 상기 제2 마카로니층보다 열전도율이 낮은 것을 특징으로 하는 삼차원 플래시메모리 제조 방법.
The method of claim 1,
The first macaroni layer
3. The method of claim 3, wherein the electrical insulation property is higher than that of the second macaroni layer, and the thermal conductivity is lower than that of the second macaroni layer.
채널층 상부에 제1 마카로니층을 형성하는 단계; 및
측면이 상기 제1 마카로니층에 둘러싸이고 하부면이 기판과 직접 연결되도록 제2 마카로니층을 형성하는 단계
를 포함하고,
상기 제2 마카로니층은
상기 제1 마카로니층보다 열전도율이 높은 삼차원 플래시메모리 제조 방법.
Forming a first macaroni layer over the channel layer; And
Forming a second macaroni layer such that a side surface is surrounded by the first macaroni layer and the lower surface is directly connected to the substrate.
Including,
The second macaroni layer
A method of manufacturing a three-dimensional flash memory having a higher thermal conductivity than the first macaroni layer.
제8항에 있어서,
상기 기판 상에 제1 절연층과 제2 절연층을 순차적으로 적층하여 복수의 절연층들을 형성하는 단계;
상기 기판의 일부 영역이 노출되도록 상기 복수의 절연층들의 일부 영역을 식각하는 단계; 및
상기 식각된 상기 복수의 절연층들의 측면 상부와 상기 기판 상부에 상기 채널층을 형성하는 단계
를 더 포함하는 것을 특징으로 하는 삼차원 플래시메모리 제조 방법.
The method of claim 8,
Sequentially stacking a first insulating layer and a second insulating layer on the substrate to form a plurality of insulating layers;
Etching a portion of the plurality of insulating layers to expose a portion of the substrate; And
Forming the channel layer on an upper side surface of the plurality of etched insulating layers and on the substrate.
Three-dimensional flash memory manufacturing method comprising a further.
제9항에 있어서,
상기 채널층을 형성하는 단계는
상기 식각된 상기 복수의 절연층들의 측면 상부에 희생 절연층, 전하 저장층 및 터널링 절연층을 순차적으로 형성하고, 상기 형성된 터널링 절연층의 측면 상부와 상기 기판 상부에 채널층을 형성하는 것을 특징으로 하는 삼차원 플래시메모리 제조 방법.
The method of claim 9,
Forming the channel layer
A sacrificial insulating layer, a charge storage layer, and a tunneling insulating layer are sequentially formed on the side surfaces of the etched plurality of insulating layers, and a channel layer is formed on the side surface of the formed tunneling insulating layer and the substrate. Three-dimensional flash memory manufacturing method.
제8항에 있어서,
상기 제2 마카로니층의 상부 영역을 둘러싸도록 상기 제1 마카로니층을 추가 형성하는 단계
를 더 포함하는 것을 특징으로 하는 삼차원 플래시메모리 제조 방법.
The method of claim 8,
Further forming the first macaroni layer to surround the upper region of the second macaroni layer
Three-dimensional flash memory manufacturing method comprising a further.
제8항에 있어서,
상기 제2 마카로니층을 형성하는 단계는
텅스텐(W), 타이타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 알루미늄(Al)과 구리(Cu)를 포함하는 금속과 탄소나노튜브(CNT; carbon nano tube), 그래핀(Graphene), C60, 다이아몬드를 포함하는 탄소계열 재료 중 적어도 하나를 이용하여 상기 제2 마카로니층을 형성하는 것을 특징으로 하는 삼차원 플래시메모리 제조 방법.
The method of claim 8,
Forming the second macaroni layer is
Metals including tungsten (W), titanium nitride (TiN), tantalum nitride (TaN), aluminum (Al) and copper (Cu), carbon nanotubes (CNT), graphene (Graphene), C 60 , the second macaroni layer is formed using at least one of carbon-based materials including diamond.
기판 상에 삼차원으로 형성되는 채널층;
상기 채널층 상부에 형성되는 제1 마카로니층; 및
측면과 하부면이 상기 제1 마카로니층에 둘러싸이도록 상기 제1 마카로니층 상부에 형성되는 제2 마카로니층
을 포함하는 삼차원 플래시메모리.
A channel layer formed three-dimensionally on the substrate;
A first macaroni layer formed on the channel layer; And
A second macaroni layer formed on the first macaroni layer so that side and bottom surfaces are surrounded by the first macaroni layer
Three-dimensional flash memory including a.
제13항에 있어서,
상기 제2 마카로니층은
상기 제1 마카로니층보다 열전도율이 높은 것을 특징으로 하는 삼차원 플래시메모리.
The method of claim 13,
The second macaroni layer
And a thermal conductivity higher than that of the first macaroni layer.
제13항에 있어서,
상기 제1 마카로니층은
상기 제2 마카로니층의 전 영역을 둘러싸도록 형성되는 것을 특징으로 하는 삼차원 플래시메모리.
The method of claim 13,
The first macaroni layer
And a third macaroni layer to surround an entire region of the second macaroni layer.
제13항에 있어서,
상기 채널층은
상기 제1 마카로니층의 전 영역을 둘러싸도록 형성되는 것을 특징으로 하는 삼차원 플래시메모리.
The method of claim 13,
The channel layer
3D flash memory characterized in that it is formed to surround the entire area of the first macaroni layer.
제13항에 있어서,
상기 제2 마카로니층은
텅스텐(W), 타이타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 알루미늄(Al)과 구리(Cu)를 포함하는 금속과 탄소나노튜브(CNT; carbon nano tube), 그래핀(Graphene), C60, 다이아몬드를 포함하는 탄소계열 재료 중 적어도 하나를 이용하여 형성되는 것을 특징으로 하는 삼차원 플래시메모리.
The method of claim 13,
The second macaroni layer
Metals including tungsten (W), titanium nitride (TiN), tantalum nitride (TaN), aluminum (Al) and copper (Cu), carbon nanotubes (CNT), graphene (Graphene), C 60 , a three-dimensional flash memory, characterized in that formed using at least one of a carbon-based material containing diamond.
채널층 상부에 제1 마카로니층을 형성하는 단계;
상기 제1 마카로니층 상부에 제2 마카로니층을 형성하는 단계; 및
상기 제2 마카로니층의 전 영역을 둘러싸도록 상기 제1 마카로니층을 추가 형성하는 단계
를 포함하는 삼차원 플래시메모리 제조 방법.
Forming a first macaroni layer over the channel layer;
Forming a second macaroni layer on the first macaroni layer; And
Further forming the first macaroni layer to surround the entire region of the second macaroni layer.
3D flash memory manufacturing method comprising a.
기판 상에 삼차원으로 형성되는 채널층;
상기 채널층 상부에 형성되는 제1 마카로니층; 및
측면과 상부면이 상기 제1 마카로니층에 둘러싸이고 하부면이 기판과 직접 연결되도록, 상기 제1 마카로니층 내부에 형성되는 제2 마카로니층
을 포함하는 삼차원 플래시메모리.A channel layer formed three-dimensionally on the substrate;
A first macaroni layer formed on the channel layer; And
A second macaroni layer formed inside the first macaroni layer such that side and top surfaces are surrounded by the first macaroni layer and the bottom surface is directly connected to the substrate.
Three-dimensional flash memory including a.
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