KR20190124456A - Current mirror based power level shift apparatus and operating method thereof - Google Patents
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Abstract
Description
본 발명은 레벨 시프트 장치에 관한 것으로, 보다 상세하게는 정적 파워 소모(static power consumption)를 개선함과 동시에 출력신호의 딜레이(delay)를 감소시키는 레벨 시프트 장치 및 그 동작 방법에 관한 것이다.BACKGROUND OF THE
도 1은 크로스-커플 피모스 레벨 시프터(Cross-coupled PMOS Level Shifter, CPLS)의 회로도이다.1 is a circuit diagram of a cross-coupled PMOS level shifter (CPLS).
도 1을 참조하면, CPLS는 래치 동작 기반(MP0, MP1)하여 출력(OUT)을 충전 및 방전시키는 시프터이다.Referring to FIG. 1, the CPLS is a shifter for charging and discharging the output OUT based on latch operations MP0 and MP1.
CPLS는 입력신호(IN)가 하이(high, 1)에서 로우(low, 0)로 전환 시, 출력신호(OUT)가 MN1에 의해 폴링(falling)되고, 입력신호(IN)가 로우에서 하이로 전환 시, MP1에 의해 출력신호(OUT)가 라이징(rising)되며 동작한다.In CPLS, when the input signal IN is changed from high (1) to low (0), the output signal (OUT) falls by MN1 and the input signal (IN) goes from low to high. When switching, the output signal OUT is raised by the MP1 and operates.
그러나, CPLS는 VDDL 전압 값이 낮은 경우 MN0 및 MN1 각각에서의 낮은 VGS 전압 값(게이트-소스 전압 값)으로 인해 풀-다운 스트랭스(pull-down strength)가 감소되고, 폴링(라이징) 동작 시 출력신호(OUT)의 컨텐션(contention)이 발생할 수 있다. However, CPLS reduces pull-down strength due to the low V GS voltage value (gate-source voltage value) at MN0 and MN1, respectively, when the V DDL voltage value is low, and the polling (rising) operation. The contention of the output signal OUT may occur.
따라서, CPLS는 넓은 전압 컨버전(Wide voltage conversion)이 불가능할 수 있다.Thus, CPLS may not be capable of wide voltage conversion.
도 2는 커런트 미러 베이스 레벨 시프터(Current Mirror Level Shifter, CMLS)의 회로도이다.2 is a circuit diagram of a current mirror base level shifter (CMLS).
도 2를 참조하면, CMLS는 MP0 및 MP1의 커런트 미러(current mirror) 동작에 의해 출력(OUT)을 충전 및 방전 시키는 시프터이다.Referring to FIG. 2, the CMLS is a shifter for charging and discharging the output OUT by a current mirror operation of MP0 and MP1.
CMLS는 입력신호(IN)가 하이에서 로우로 전환 시, MP0의 |VGS| 전압 크기(게이트-소스 전압 크기)가 처음의 |Vth| 전압 크기(문턱전압의 크기)를 가지므로 쉽게 출력 단을 방전시킬 수 있다.CMLS uses MP0's | V GS | when the input signal IN changes from high to low. The voltage magnitude (gate-source voltage magnitude) is the first | V th | Since the voltage has a magnitude (threshold voltage), the output stage can be easily discharged.
따라서, CMLS는 넓은 범위의 전압 컨버전(Wide range voltage conversion)이 가능하다.Therefore, CMLS is capable of wide range voltage conversion.
다만, CMLS는 입력신호(IN)가 로우에서 하이로 라이징 후 MP0 및 MN0를 따라 흐르는 정적 전류가 발생하여 파워 소모를 증가시키는 문제점이 있다.However, the CMLS has a problem of increasing power consumption by generating a static current flowing along MP0 and MN0 after the input signal IN rises from low to high.
도 3은 윌슨 커런트 미러 레벨 시프터(Wilson Current Mirror Level Shifter)의 회로도이다.3 is a circuit diagram of a Wilson Current Mirror Level Shifter.
도 3을 참조하면, 도 3의 시프터는 노드 Z가 1일 때, M6 및 M3를 따라 흐르는 정적 전류를 M5에 의해 컷 오프(cut off)할 수 있다.Referring to FIG. 3, when the node Z is 1, the shifter of FIG. 3 may cut off the static current flowing along M6 and M3 by M5.
따라서, 도 3의 시프터는 정적 파워 소모(static current)를 개선할 수 있다.Thus, the shifter of FIG. 3 can improve static power consumption.
다만, 도 3의 시프터는 MP5의 문턱전압(Vth) 드랍(drop)으로 턴 온 되었을 때, 노드 V1 전압이 |Vth| 전압 크기(문턱전압의 크기) 아래로 내려가기 어렵다.However, when the shifter of FIG. 3 is turned on with the drop of the threshold voltage V th of MP5, the node V 1 voltage becomes | V th | It is difficult to go below the voltage level (the threshold voltage).
따라서, 도 3의 시프터는 출력단인 Z의 전압이 로우(low)에서 하이(high)로 라이징 시, 감소된 풀-업 스트랭스(pull-up strengths)로 인해 스피드가 저하되는 문제점을 가진다.Thus, the shifter of FIG. 3 has a problem in that speed decreases due to reduced pull-up strengths when the voltage of the output terminal Z rises from low to high.
또한, 도 3의 시프터는 VDDL 전압의 레벨이 VDDH 전압의 레벨과 비슷해 질수록 라이징 시간(rising time)과 폴링 시간(falling time)의 미스 매칭이 심화될 수 있다.In addition, in the shifter of FIG. 3, as the level of the V DDL voltage approaches the level of the V DDH voltage, mismatching between a rising time and a falling time may be deepened.
본 발명은 정적 파워 소모를 개선 함과 동시에 하이 레벨로 변환되는 출력신호(Output)의 딜레이를 감소시키는 레벨 시프트 장치 및 그 동작 방법을 제공하고자 한다.An object of the present invention is to provide a level shift device and a method of operating the same, which improves static power consumption and reduces a delay of an output signal (Output) that is converted to a high level.
본 발명은 엔모스(NMOS) 스위치를 사용하여 정적 경로(static path)를 끊어 줌으로써 풀-업 스트랭스(pull-up strength) 감소 없이 정적 파워 소모를 감소시키는 레벨 시프트 장치 및 그 동작 방법을 제공하고자 한다.An object of the present invention is to provide a level shift device and a method of operating the same, which reduces static power consumption without reducing pull-up strength by breaking a static path using an NMOS switch. .
본 발명은 피드백 신호 생성부와, 유지부를 사용하여 출력신호(Output)의 라이징 스피드(rising speed)를 개선할 수 있는 레벨 시프트 장치 및 그 동작 방법을 제공하고자 한다.An object of the present invention is to provide a feedback shift generator and a level shifting device capable of improving a rising speed of an output signal using a holding part and a method of operating the same.
본 발명은 피드백 신호 생성부와, 유지부를 사용하여 출력신호(Output)의 라이징 후에도 인터널 노드 플로팅(internal node floating)에 관계없이 충분한 풀-업 스트랭스(pull-up strength)에 의해 출력신호(Output)의 레벨을 유지할 수 있는 레벨 시프트 장치 및 그 동작 방법을 제공하고자 한다.The present invention uses a feedback signal generator and a holding unit to output an output signal with sufficient pull-up strength regardless of internal node floating even after the rising of the output signal. It is an object of the present invention to provide a level shift apparatus and a method of operating the same.
본 발명은 낮은 에너지-딜레이 프로덕트(EDP, Energy-Delay Product)를 가지고 레벨 컨버젼이 가능한 레벨 시프트 장치 및 그 동작 방법을 제공하고자 한다.An object of the present invention is to provide a level shift device capable of level conversion with an energy-delay product (EDP) and a method of operating the same.
상술한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 레벨 시프트 장치는, 입력신호를 수신하여 상기 입력신호의 레벨을 시프팅한 출력신호를 출력하는 시프터부와, 상기 출력신호를 반전하여 피드백신호를 생성하는 피드백신호 생성부와, 상기 피드백신호의 제어에 따라 상기 시프터부의 정적 경로(static path)를 차단하는 NMOS 스위치부와, 상기 피드백신호의 제어에 따라 상기 출력신호의 레벨을 유지하는 유지부를 포함한다. A level shift device according to an embodiment of the present invention for achieving the above object, a shifter for receiving an input signal and outputting an output signal shifted the level of the input signal, and inverting the output signal to feed back A feedback signal generation unit for generating a signal, an NMOS switch unit for blocking a static path of the shifter unit under the control of the feedback signal, and maintaining the level of the output signal under the control of the feedback signal Contains wealth.
또한, 상기 시프터부는, 상기 입력신호를 게이트를 통해 수신하고, 상기 NMOS 스위치부의 소스에 드레인이 연결되는 제1 NMOS와, 상기 제1 NMOS의 게이트에 일단이 연결되는 인버터와, 상기 인버터의 타단이 게이트에 연결되고, 상기 제1 NMOS의 소스에 소스가 연결되는 제2 NMOS와, 상기 NMOS 스위치부의 드레인에 게이트 및 드레인이 연결되고, 전원전압에 소스가 연결되는 제1 PMOS와, 상기 제1 PMOS의 게이트에 게이트가 연결되고, 상기 제3 NMOS의 드레인에 드레인이 연결되며, 소스에 상기 전원전압이 연결되는 제2 PMOS를 포함할 수 있다.In addition, the shifter unit may receive the input signal through a gate, and may include a first NMOS having a drain connected to a source of the NMOS switch unit, an inverter having one end connected to a gate of the first NMOS, and the other end of the inverter. A second NMOS connected to a gate, a source connected to a source of the first NMOS, a first PMOS connected to a gate and a drain of a drain of the NMOS switch, and a source connected to a power supply voltage, and the first PMOS; A gate may be connected to a gate of the gate, a drain may be connected to a drain of the third NMOS, and a second PMOS may be connected to a source thereof.
또한, 상기 피드백신호 생성부는, 상기 제2 NMOS의 드레인에 게이트가 연결되는 제3 NMOS와, 상기 입력신호를 게이트를 통해 수신하고, 상기 제3 NMOS의 소스에 드레인이 연결되며, 상기 제1 NMOS의 소스에 소스가 연결되는 제4 NMOS와, 상기 제3 NMOS의 드레인에 드레인이 연결되고, 상기 제3 NMOS의 게이트에 게이트가 연결되며, 소스에 상기 전원전압이 연결되는 제3 PMOS를 포함할 수 있다.The feedback signal generation unit may further include: a third NMOS having a gate connected to the drain of the second NMOS; receiving the input signal through a gate; and having a drain connected to a source of the third NMOS; A fourth NMOS having a source connected to a source of the third NMOS; a drain connected to a drain of the third NMOS; a gate connected to a gate of the third NMOS; and a third PMOS connected to a source voltage of the source; Can be.
또한, 상기 유지부는, 상기 제3 NMOS의 드레인에 게이트가 연결되고, 상기 제2 NMOS의 드레인에 드레인이 연결되는 제4 PMOS와, 상기 제3 NMOS의 드레인에 게이트가 연결되고, 상기 제4 PMOS의 소스에 드레인이 연결되며, 소스에 상기 전원전압이 연결되는 제5 PMOS를 포함할 수 있다.The holding unit may include a fourth PMOS having a gate connected to the drain of the third NMOS, a drain connected to the drain of the second NMOS, a gate connected to the drain of the third NMOS, and the fourth PMOS. A drain may be connected to a source of and a fifth PMOS connected to the source voltage of the source.
또한, 상기 NMOS 스위치부는, 라이징 동작 시, 상기 제3 NMOS의 드레인으로부터 출력되는 상기 피드백신호에 의해 턴 오프 되어 상기 전원전압으로부터 상기 제1 PMOS 및 상기 제1 NMOS를 통해 흐르는 정적전류를 차단시킬 수 있다.The NMOS switch unit may be turned off by the feedback signal output from the drain of the third NMOS to block a static current flowing through the first PMOS and the first NMOS from the power supply voltage during a rising operation. have.
또한, 상기 유지부는, 라이징 동작 시, 상기 제3 NMOS의 드레인으로부터 출력되는 상기 피드백신호에 의해 턴 온 되어 상기 전원전압으로부터 상기 제5 PMOS 및 상기 제4 PMOS로 구성되는 전류 경로를 형성하고 출력 단에 풀업 스트랭스를 보충할 수 있다.The holding unit may be turned on by the feedback signal output from the drain of the third NMOS to form a current path configured from the power supply voltage to the fifth PMOS and the fourth PMOS during a rising operation, and output stage You can supplement the pullup strength.
또한, 상기 제2 NMOS는, 폴링 동작 시, 턴 온 되어 출력 단을 방전시킬 수 있다.In addition, the second NMOS may be turned on during the polling operation to discharge the output terminal.
본 발명의 일 실시예에 따른 레벨 시프트 장치의 동작 방법은, 입력신호를 수신하여 상기 입력신호의 레벨을 시프팅한 출력신호를 출력하는 단계와, 상기 출력신호를 반전하여 피드백신호를 생성하는 단계와, 상기 피드백신호의 제어에 따라 시프터부의 정적 경로(static path)를 차단하는 단계와, 상기 피드백신호의 제어에 따라 상기 출력신호의 레벨을 유지하는 단계를 포함한다.A method of operating a level shifting apparatus according to an embodiment of the present invention includes receiving an input signal and outputting an output signal shifted by the level of the input signal, and inverting the output signal to generate a feedback signal. And blocking a static path of the shifter unit under control of the feedback signal, and maintaining a level of the output signal under control of the feedback signal.
또한, 상기 정적 경로를 차단하는 단계는, 제1 NMOS가 상기 피드백신호에 의해 턴 오프 되어, 상기 시프터부의 정적 경로를 차단할 수 있다.In the blocking of the static path, the first NMOS may be turned off by the feedback signal to block the static path of the shifter unit.
또한, 상기 출력신호의 레벨을 유지하는 단계는, 유지부가 상기 피드백신호에 의해 턴 온 되어, 상기 출력신호의 레벨을 유지할 수 있다.In the maintaining of the level of the output signal, the holding unit may be turned on by the feedback signal to maintain the level of the output signal.
본 발명의 일 실시예에 따른 레벨 시프트 장치 및 그 동작 방법은 정적 파워 소모를 개선 함과 동시에 하이 레벨로 변환되는 출력신호(Output)의 딜레이를 감소시킬 수 있다.The level shift device and its operation method according to an embodiment of the present invention can improve the static power consumption and reduce the delay of the output signal (Output) converted to a high level.
본 발명의 일 실시예에 따른 레벨 시프트 장치 및 그 동작 방법은 엔모스(NMOS) 스위치를 사용하여 정적 경로(static path)를 끊어 줌으로써 풀-업 스트랭스(pull-up strength) 감소 없이 정적 파워 소모를 감소시킬 수 있다.The level shift device and its operation method according to an embodiment of the present invention uses a NMOS switch to break the static path, thereby reducing static power consumption without reducing pull-up strength. Can be reduced.
본 발명의 일 실시예에 따른 레벨 시프트 장치 및 그 동작 방법은 피드백 신호 생성부와, 유지부를 사용하여 출력신호(Output)의 라이징 스피드(rising speed)를 개선할 수 있다.According to an embodiment of the present invention, a level shift device and an operation method thereof may improve a rising speed of an output signal using a feedback signal generator and a sustainer.
본 발명의 일 실시예에 따른 레벨 시프트 장치 및 그 동작 방법은 피드백 신호 생성부와, 유지부를 사용하여 출력신호(Output)의 라이징 후에도 인터널 노드 플로팅(internal node floating)에 관계없이 충분한 풀-업 스트랭스(pull-up strength)에 의해 출력신호(Output)의 레벨을 유지할 수 있다.The level shifting device and its operation method according to an embodiment of the present invention use a feedback signal generating unit and a holding unit, and sufficient pull-up regardless of internal node floating even after rising of the output signal. The level of the output signal can be maintained by the pull-up strength.
본 발명의 일 실시예에 따른 레벨 시프트 장치 및 그 동작 방법은 낮은 에너지-딜레이 프로덕트(EDP, Energy-Delay Product)를 가지고 레벨 컨버전이 가능하다.The level shift device and its operation method according to an embodiment of the present invention are capable of level conversion with a low energy-delay product (EDP).
도 1은 크로스-커플 피모스 레벨 시프터(Cross-coupled PMOS Level Shifter, CPLS)의 회로도이다.
도 2는 커런트 미러 베이스 레벨 시프터(Current Mirror Level Shifter, CMLS)의 회로도이다.
도 3은 윌슨 커런트 미러 레벨 시프터(Wilson Current Mirror Level Shifter)의 회로도이다.
도 4는 일 실시예에 따른 레벨 시프트 장치의 블록도이다.
도 5는 일 실시예에 따른 레벨 시프트 장치의 회로도이다.
도 6은 일 실시예에 따른 라이징 동작 시 입력신호(IN)와, 피드백 신호(FB)와, 출력신호(OUT)를 나타내는 그래프이다.
도 7은 일 실시예에 따른 폴링 동작 시 입력신호(IN)와, 피드백 신호(FB)와, 출력신호(OUT)를 나타내는 그래프이다.
도 8은 일 실시예에 따른 레벨 시프트 장치의 동작 방법을 나타내는 흐름도이다.1 is a circuit diagram of a cross-coupled PMOS level shifter (CPLS).
2 is a circuit diagram of a current mirror base level shifter (CMLS).
3 is a circuit diagram of a Wilson Current Mirror Level Shifter.
4 is a block diagram of a level shift apparatus according to an embodiment.
5 is a circuit diagram of a level shift device according to one embodiment.
6 is a graph illustrating an input signal IN, a feedback signal FB, and an output signal OUT during a rising operation according to an exemplary embodiment.
7 is a graph illustrating an input signal IN, a feedback signal FB, and an output signal OUT during a polling operation according to an exemplary embodiment.
8 is a flowchart of a method of operating a level shift apparatus, according to an exemplary embodiment.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 실시예에 의해 제한되거나 한정되는 것은 아니다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings and the contents described in the accompanying drawings, but the present invention is not limited or limited to the embodiments.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. In this specification, the singular also includes the plural unless specifically stated otherwise in the phrase. As used herein, “comprises” and / or “comprising” refers to the presence of one or more other components, steps, operations and / or elements. Or does not exclude additions.
본 명세서에서 사용되는 “실시예”, “예”, “측면”, “예시” 등은 기술된 임의의 양상(aspect) 또는 설계가 다른 양상 또는 설계들보다 양호하다거나, 이점이 있는 것으로 해석되어야 하는 것은 아니다.As used herein, “an embodiment”, “an example”, “side”, “an example”, etc., should be construed that any aspect or design described is better or advantageous than other aspects or designs. It is not.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다. 즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다. In addition, the term 'or' means inclusive or 'inclusive or' rather than 'exclusive or'. In other words, unless stated otherwise or unclear from the context, the expression 'x uses a or b' means any one of natural inclusive permutations.
또한, 본 명세서 및 청구항들에서 사용되는 단수 표현("a" 또는 "an")은, 달리 언급하지 않는 한 또는 단수 형태에 관한 것이라고 문맥으로부터 명확하지 않는 한, 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.Also, the singular forms “a” or “an”, as used in this specification and in the claims, generally refer to “one or more” unless the context clearly dictates otherwise or in reference to a singular form. Should be interpreted as
또한, 본 명세서 및 청구항들에서 사용되는 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.In addition, terms such as first and second used in the present specification and claims may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless otherwise defined, all terms (including technical and scientific terms) used in the present specification may be used in a sense that can be commonly understood by those skilled in the art. In addition, the terms defined in the commonly used dictionaries are not ideally or excessively interpreted unless they are specifically defined clearly.
한편, 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 상세한 설명을 생략할 것이다. 그리고, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.On the other hand, in describing the present invention, when it is determined that the detailed description of the related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. Terminology used herein is a term used to properly express an embodiment of the present invention, which may vary according to a user, an operator's intention, or a custom in the field to which the present invention belongs. Therefore, the definitions of the terms should be made based on the contents throughout the specification.
도 4는 일 실시예에 따른 레벨 시프트 장치의 블록도이다.4 is a block diagram of a level shift apparatus according to an embodiment.
도 4를 참조하면, 레벨 시프트 장치(400)는 시프터부(410)와, 피드백신호 생성부(420)와, NMOS스위치부(430)와, 유지부(440)를 포함한다. Referring to FIG. 4, the
시프터부(410)는 입력신호(IN)를 수신하고 전류 미러의 기능에 기초하여 입력신호(IN)의 레벨을 시프팅한 출력신호(OUT)를 출력할 수 있다.The
예를 들면, 시프터부(410)는 0.4V의 전압 값을 1.5V의 전압 값으로 시프팅할 수 있다.For example, the
시프터부(410)는 제1 NMOS와, 인버터와, 제2 NMOS와, 제1 PMOS와, 제2 PMOS를 포함할 수 있다.The
입력신호(IN) 및 출력신호(OUT)는 전압 값일 수 있다.The input signal IN and the output signal OUT may be voltage values.
시프터부(410)는 수신한 전압 값의 레벨(또는, 크기)을 증폭하여 출력할 수 있다.The
피드백신호 생성부(420)는 출력신호를 반전하여 피드백신호를 생성할 수 있다.The
피드백 신호 생성부(420)는 예를 들어, 인버터일 수 있다.The
여기서, 피드백신호에 의해 NMOS 스위치부(430) 및 유지부(440)의 동작이 제어될 수 있다.Here, operations of the
NMOS 스위치부(430)는 피드백신호의 제어에 따라 시프터부(410)의 정적 경로(static path)를 차단할 수 있다. 예를 들어, NMOS 스위치부(430)는 피드백신호의 극성이 음의 부호(예를 들어 '0')인 경우 turn off 되고, 이에 따라 정적 경로는 차단될 수 있다. The
NMOS 스위치부(430)는 엔모스 타입의 FET(Field Effect Transistor)인 엔모스펫(NMOSFET)일 수 있다.The
이때, NMOS 스위치부(430)는 피모스(PMOS) 타입의 FET가 아닌 엔모스펫(NMOSFET)으로 구현될 수 있기 때문에, 풀업 스트랭스(pull-up strength)의 감소를 개선할 수 있다.In this case, since the
NMOS 스위치부(430)는 레벨 시프트 장치(400)의 라이징 동작 시, 턴 오프되어 시프터부(410)의 제1 NMOS와 제1 PMOS에 의해 형성되는 정적 경로를 차단할 수 있다.The
즉, NMOS 스위치부(430)는 정적 경로를 따라 흐르는 정적전류를 차단하여 파워 소모를 줄일 수 있다.That is, the
레벨 시프트 장치(400)의 라이징 동작이란, 출력신호가 로우(low) 레벨에서 하이(high) 레벨로 변화하는 동작일 수 있다.The rising operation of the
레벨 시프트 장치(400)의 폴링 동작이란, 출력신호가 하이(high) 레벨에서 로우(low) 레벨로 변화하는 동작일 수 있다.The polling operation of the
유지부(440)는 피드백신호의 제어에 따라 출력신호의 레벨을 유지할 수 있다.The holding
유지부(440)는 레벨 시프트 장치(400)의 라이징 동작 시, 피드백 신호에 의해 턴 온 되어 출력 단에 전류 경로를 형성할 수 있다.The holding
즉, 유지부(440)는 턴 온 되어 출력 단에 풀업 스트랭스(pull-up strength)를 보충할 수 있다. That is, the holding
도 5는 일 실시예에 따른 레벨 시프트 장치의 회로도이다.5 is a circuit diagram of a level shift device according to one embodiment.
도 5를 참조하면, 레벨 시프트 장치는 시프터부(510)와, 피드백신호 생성부(520)와, NMOS 스위치부(530)와, 유지부(540)를 포함한다.Referring to FIG. 5, the level shift apparatus includes a
시프터부(510)는 제1 NMOS(MN1)와, 인버터(INV)와, 제2 NMOS(MN2)와, 제1 PMOS(MP1)와, 제2 PMOS(MP2)를 포함할 수 있다.The
피드백신호 생성부(520)는 제3 NMOS(MN3), 제4 NMOS(MN4), 제3 PMOS(MP5)를 포함할 수 있다.The
NMOS 스위치부(530)는 모스펫(MN5)일 수 있다.The
유지부(540)는 제4 PMOS(MP4)와, 제5 PMOS(MP5)를 포함할 수 있다.The holding
MN1은 입력신호(IN)를 게이트를 통해 수신하고, MN5의 소스에 드레인이 연결될 수 있다.The MN1 receives an input signal IN through a gate, and a drain may be connected to a source of the MN5.
도 5에서, MN1 내지 MN5는 N형 모스펫(NMOSFET, N type Metal Oxide Semiconductor Field Effect Transistor)일 수 있다.In FIG. 5, MN1 to MN5 may be N-type MOSFETs (NMOSFETs, N type metal oxide semiconductor field effect transistors).
도 5에서, MP1 내지 MP5는 P형 모스펫(PMOSFET, P type Metal Oxide Semiconductor Field Effect Transistor)일 수 있다.In FIG. 5, MP1 to MP5 may be P-type MOSFETs (PMOSFETs).
MN2는 일반적인 N형 모스펫 보다 상대적으로 낮은 문턱 전압(Low Threshold Voltage, LTV)을 가지는 모스펫일 수 있다.MN2 may be a MOSFET having a relatively low threshold voltage (LTV) than the conventional N-type MOSFET.
MP4 및 MP5는 일반적인 P형 모스펫 보다 상대적으로 높은 문턱 전압(High Threshold Voltage, HTV)을 가지는 모스펫일 수 있다.MP4 and MP5 may be MOSFETs having a relatively high threshold voltage (HTV) than a conventional P-type MOSFET.
MN1의 소스는 그라운드(Ground, GND)에 연결될 수 있다.The source of MN1 may be connected to ground (GND).
INV는 인버터를 나타내고, 일단이 MN1의 게이트에 연결될 수 있다.INV represents an inverter, one end of which may be connected to the gate of MN1.
INV는 PMOS 및 NMOS로 구현될 수 있다.INV can be implemented with PMOS and NMOS.
INV는 제1 전원전압(VDDL)을 인가 받을 수 있다.The INV may receive the first power voltage V DDL .
MN2는 게이트에 INV의 타단이 연결되고, MN1의 소스에 소스가 연결될 수 있다.The other end of INV may be connected to the gate of MN2, and a source may be connected to the source of MN1.
MP1은 MN5의 드레인에 게이트 및 드레인이 연결되고, 제2 전원전압(VDDH, 전원전압)에 소스가 연결될 수 있다.MP1 may have a gate and a drain connected to a drain of MN5 and a source connected to a second power supply voltage V DDH .
MP2는 MP1의 게이트에 게이트가 연결되고, MN2의 드레인에 드레인이 연결되며, 소스에 제2 전원전압(VDDH, 전원전압)이 연결될 수 있다.MP2 may have a gate connected to a gate of MP1, a drain connected to a drain of MN2, and a second power supply voltage V DDH (power supply voltage) connected to a source.
MP2의 드레인은 출력 단(OUT)일 수 있다.The drain of the MP2 may be an output terminal OUT.
MN3는 MN2의 드레인에 게이트가 연결될 수 있다.MN3 may have a gate connected to the drain of MN2.
MN4는 입력신호(IN)를 게이트를 통해 수신하고, MN3의 소스에 드레인이 연결되며, MN1의 소스에 소스가 연결될 수 있다.The MN4 may receive an input signal IN through a gate, a drain may be connected to a source of MN3, and a source may be connected to a source of MN1.
MN3의 드레인 및 MN4의 드레인은 피드백 단(FB)일 수 있다.The drain of MN3 and the drain of MN4 may be a feedback stage FB.
피드백 신호(FB)는 피드백 단(FB)을 통해 출력될 수 있다.The feedback signal FB may be output through the feedback stage FB.
MP3는 MN3의 드레인에 드레인이 연결되고, MN3의 게이트에 게이트가 연결되며, 소스에 제2 전원전압(VDDH, 전원전압)이 연결될 수 있다.MP3 may have a drain connected to a drain of MN3, a gate connected to a gate of MN3, and a second power supply voltage V DDH ( power supply voltage) connected to a source.
MP4는 MN3의 드레인에 게이트가 연결되고, MN2의 드레인에 드레인이 연결될 수 있다.MP4 may have a gate connected to the drain of MN3 and a drain connected to the drain of MN2.
MP5는 MN3의 드레인에 게이트가 연결되고, MP4의 소스에 드레인이 연결되며, 소스에 제2 전원전압(VDDH, 전원전압)이 연결될 수 있다.MP5 may have a gate connected to the drain of MN3, a drain connected to the source of MP4, and a second power supply voltage V DDH (power supply voltage) connected to the source.
MN5는 MN1의 드레인에 소스가 연결되고, MP1의 드레인에 드레인이 연결되며, MN3의 드레인에 게이트가 연결될 수 있다.MN5 may have a source connected to the drain of MN1, a drain connected to the drain of MP1, and a gate connected to the drain of MN3.
도 6은 일 실시예에 따른 라이징 동작 시 입력신호(IN)와, 피드백 신호(FB)와, 출력신호(OUT)를 나타내는 그래프이다.6 is a graph illustrating an input signal IN, a feedback signal FB, and an output signal OUT during a rising operation according to an exemplary embodiment.
도 5 및 도 6을 참조하여 출력단(도 5의 'OUT')이 로우(low, 0)에서 하이(high, 0.4)로 라이징(rising)하는 동작을 설명하면, 초기 출력신호(OUT)가 0일 경우, 피드백 신호(FB)는 1일 수 있다.Referring to FIGS. 5 and 6, an operation in which the output terminal 'OUT' of FIG. 5 rises from low to high to 0.4 will be described. In this case, the feedback signal FB may be one.
제1 전원전압(VDDL)의 레벨은 0.4V일 수 있다.The level of the first power supply voltage V DDL may be 0.4V.
제2 전원전압(VDDH, 전원전압)의 레벨은 1.2V일 수 있다.The level of the second power supply voltage V DDH (power supply voltage) may be 1.2V.
MN5는 피드백 신호(FB)에 의해 턴 온 될 수 있다.MN5 may be turned on by the feedback signal FB.
입력신호(IN)는 VDDL -전압 값(0.4V)으로 라이징(rising)될 수 있다.The input signal IN may be raised to a V DDL − voltage value (0.4V).
MN1은 입력신호(IN)에 의해 턴 온 될 수 있다.MN1 may be turned on by the input signal IN.
출력 단(OUT)은 MP1과 MP2로 구성되는 커런트 미러(current mirror)에 의해 VDDH 전압 값(1.2V)으로 충전될 수 있다.The output stage OUT can be charged to a V DDH voltage value (1.2 V) by a current mirror consisting of MP1 and MP2.
MN3는 출력신호(OUT)에 의해 턴 온 될 수 있다.MN3 may be turned on by the output signal OUT.
MN3는 턴 온 되어 로우(0) 레벨의 피드백 신호(FB)를 생성할 수 있다.MN3 may be turned on to generate a low level feedback signal FB.
MN5는 로우(0) 레벨의 피드백 신호(FB)에 의해 턴 오프 될 수 있다.MN5 may be turned off by the low level feedback signal FB.
MN5는 턴 오프에 의해 MP1, MN5 및 MN1에 의해 형성되는 정적 경로를 차단할 수 있다.MN5 may block the static path formed by MP1, MN5 and MN1 by turning off.
즉, 본 발명의 일 실시예에 따른 레벨 시프트 장치는 정적 전류(static current)를 차단하여 전력 소모를 최소화할 수 있다.That is, the level shift device according to an embodiment of the present invention can minimize static current to minimize power consumption.
MP4 및 MP5는 로우(0) 레벨의 피드백 신호(FB)에 의해 턴 온 될 수 있다.MP4 and MP5 may be turned on by the low level feedback signal FB.
MP4 및 MP5는 턴 온 되어 플로팅(Floating)된 X 단으로 인하여 부족해진 풀업 스트랭스(pull-up strength)를 출력 단(OUT)에 보충하여 출력신호(OUT, 1.2V)를 유지할 수 있다.The MP4 and MP5 may maintain the output signal OUT and 1.2V by supplementing the pull-up strength, which is insufficient due to the turned-on and floating X stage, to the output stage OUT.
즉, 본 발명의 일 실시예에 따른 레벨 시프트 장치는 MN5의 턴 오프에 의한 풀업 스트랭스의 감소를 MP4 및 MP5가 형성한 전류 경로에 의해 보충할 수 있다.That is, the level shift device according to an embodiment of the present invention can compensate for the reduction in pull-up strength due to the turn-off of MN5 by the current paths formed by MP4 and MP5.
또한, 본 발명의 일 실시예에 따른 레벨 시프트 장치는 MP4 및 MP5에 의해 출력신호의 라이징 스피드를 개선할 수 있다.In addition, the level shift apparatus according to an embodiment of the present invention can improve the rising speed of the output signal by MP4 and MP5.
MP4 및 MP5는 높은 문턱 전압을 가져 누설 전류를 차단할 수 있다.MP4 and MP5 can have high threshold voltages to block leakage current.
도 7은 일 실시예에 따른 폴링 동작 시 입력신호(IN)와, 피드백 신호(FB)와, 출력신호(OUT)를 나타내는 그래프이다.7 is a graph illustrating an input signal IN, a feedback signal FB, and an output signal OUT during a polling operation according to an exemplary embodiment.
도 5 및 도 7을 참조하여 출력단(도 5의 'OUT')이 하이(high, 0.4)에서 로우(low, 0)로 폴링(falling)하는 동작을 설명하면, 입력신호(IN)가 0으로 폴링(falling) 시, MN1은 입력신호(IN)에 의해 턴 오프 될 수 있다.Referring to FIGS. 5 and 7, an operation in which the output terminal ('OUT' of FIG. 5) falls from a high (0.4) to a low (0) will be described. Referring to FIG. When falling, MN1 may be turned off by the input signal IN.
제1 전원전압(VDDL)의 레벨은 0.4V일 수 있다.The level of the first power supply voltage V DDL may be 0.4V.
제2 전원전압(VDDH, 전원전압)의 레벨은 1.2V일 수 있다.The level of the second power supply voltage V DDH (power supply voltage) may be 1.2V.
MP1과 MP2로 구성되는 커런트 미러는 MN1의 턴 오프에 의해 동작을 중지할 수 있다.The current mirror composed of MP1 and MP2 can be stopped by turning off MN1.
INV은 로우 레벨의 입력신호을 입력 받고, 반전시켜 하이 레벨의 전압 값(INB, 0.4V)을 출력할 수 있다.The INV may receive a low level input signal and invert it to output a high level voltage value (INB, 0.4V).
MN2는 하이 레벨의 전압 값(INB)에 의해 턴 온 될 수 있다.MN2 may be turned on by the high level voltage value INB.
출력 단(OUT)은 MN2의 턴 온에 의해 방전(discharge)될 수 있다.The output terminal OUT may be discharged by turning on MN2.
MN2는 낮은 문턱 전압을 가져 출력 단(OUT)이 빠른 방전 스피드를 갖도록 구현할 수 있다.The MN2 may have a low threshold voltage so that the output terminal OUT may have a high discharge speed.
즉, 낮은 문턱 전압의 MN2은 출력의 라이징 스피드와 폴링 스피드 사이의 차이를 보상할 수 있다.That is, the low threshold voltage MN2 may compensate for the difference between the rising speed and the falling speed of the output.
MP5는 출력신호(OUT)에 의해 턴 온 되어 하이 레벨의 피드백 신호를 생성할 수 있다.The MP5 may be turned on by the output signal OUT to generate a high level feedback signal.
MN5는 하이 레벨의 피드백 신호에 의해 턴 온 될 수 있다.MN5 may be turned on by a high level feedback signal.
MP1, MN5 및 MN1에 의해 형성되는 정적 경로(static path)는 MN1의 턴 오프에 의해 차단될 수 있다.Static paths formed by MP1, MN5 and MN1 may be blocked by turning off MN1.
MP4 및 MP5는 하이 레벨의 피드백 신호에 의해 턴 오프 될 수 있다.MP4 and MP5 may be turned off by the high level feedback signal.
즉, 출력신호는(OUT)는 MP4, MP5, MP1 및 MP2의 턴 오프에 의해 컨텐션(contention) 없이 로우 레벨(0)로 방전될 수 있다.That is, the output signal OUT may be discharged to the
도 8은 일 실시예에 따른 레벨 시프트 장치의 동작 방법을 나타내는 흐름도이다.8 is a flowchart of a method of operating a level shift apparatus, according to an exemplary embodiment.
도 8을 참조하면, 레벨 시프트 장치는 S810 단계에서, 입력신호를 수신하여 입력신호의 레벨을 시프팅한 출력신호를 출력할 수 있다.Referring to FIG. 8, in operation S810, the level shift device may receive an input signal and output an output signal shifting the level of the input signal.
레벨 시프트 장치는 S820 단계에서, 출력신호를 반전하여 피드백신호를 생성할 수 있다.In operation S820, the level shift apparatus may invert the output signal to generate a feedback signal.
레벨 시프트 장치는 S830 단계에서, 피드백신호의 제어에 따라 시프터부의 정적 경로(static path)를 차단할 수 있다.In operation S830, the level shift device may block a static path of the shifter unit according to the control of the feedback signal.
레벨 시프트 장치는 S840 단계에서, 피드백신호의 제어에 따라 출력신호의 레벨을 유지할 수 있다.In operation S840, the level shift device may maintain the level of the output signal according to the control of the feedback signal.
도 8을 참조하여 설명한 레벨 시프트 장치의 동작 방법은 도 4 내지 도 7을 참조하여 설명한 레벨 시프트 장치의 동작과 동일하므로 이외 동작 방법을 생략한다.Since the operation method of the level shift device described with reference to FIG. 8 is the same as the operation of the level shift device described with reference to FIGS. 4 to 7, other operation methods will be omitted.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.The apparatus described above may be implemented as a hardware component, a software component, and / or a combination of hardware components and software components. For example, the devices and components described in the embodiments may be, for example, processors, controllers, arithmetic logic units (ALUs), digital signal processors, microcomputers, field programmable arrays (FPAs), It may be implemented using one or more general purpose or special purpose computers, such as a programmable logic unit (PLU), microprocessor, or any other device capable of executing and responding to instructions. The processing device may execute an operating system (OS) and one or more software applications running on the operating system. The processing device may also access, store, manipulate, process, and generate data in response to the execution of the software. For convenience of explanation, one processing device may be described as being used, but one of ordinary skill in the art will appreciate that the processing device includes a plurality of processing elements and / or a plurality of types of processing elements. It can be seen that it may include. For example, the processing device may include a plurality of processors or one processor and one controller. In addition, other processing configurations are possible, such as parallel processors.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.The software may include a computer program, code, instructions, or a combination of one or more of the above, and configure the processing device to operate as desired, or process independently or collectively. You can command the device. Software and / or data may be any type of machine, component, physical device, virtual equipment, computer storage medium or device in order to be interpreted by or to provide instructions or data to the processing device. Or may be permanently or temporarily embodied in a signal wave to be transmitted. The software may be distributed over networked computer systems so that they may be stored or executed in a distributed manner. Software and data may be stored on one or more computer readable recording media.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The method according to the embodiment may be embodied in the form of program instructions that can be executed by various computer means and recorded in a computer readable medium. The computer readable medium may include program instructions, data files, data structures, etc. alone or in combination. The program instructions recorded on the media may be those specially designed and constructed for the purposes of the embodiments, or they may be of the kind well-known and available to those having skill in the computer software arts. Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks, and magnetic tape, optical media such as CD-ROMs, DVDs, and magnetic disks, such as floppy disks. Magneto-optical media, and hardware devices specifically configured to store and execute program instructions, such as ROM, RAM, flash memory, and the like. Examples of program instructions include not only machine code generated by a compiler, but also high-level language code that can be executed by a computer using an interpreter or the like. The hardware device described above may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.Although the embodiments have been described by the limited embodiments and the drawings as described above, various modifications and variations are possible to those skilled in the art from the above description. For example, the described techniques may be performed in a different order than the described method, and / or components of the described systems, structures, devices, circuits, etc. may be combined or combined in a different form than the described method, or other components Or even if replaced or substituted by equivalents, an appropriate result can be achieved.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are within the scope of the claims that follow.
Claims (10)
상기 출력신호를 반전하여 피드백신호를 생성하는 피드백신호 생성부;
상기 피드백신호의 제어에 따라 상기 시프터부의 정적 경로(static path)를 차단하는 NMOS 스위치부; 및
상기 피드백신호의 제어에 따라 상기 출력신호의 레벨을 유지하는 유지부를 포함하는
레벨 시프트 장치.A shifter unit configured to receive an input signal and output an output signal shifted in the level of the input signal;
A feedback signal generator for inverting the output signal to generate a feedback signal;
An NMOS switch unit blocking a static path of the shifter unit according to the control of the feedback signal; And
And a holding unit for maintaining a level of the output signal according to the control of the feedback signal.
Level shift device.
상기 시프터부는,
상기 입력신호를 게이트를 통해 수신하고, 상기 NMOS 스위치부의 소스에 드레인이 연결되는 제1 NMOS;
상기 제1 NMOS의 게이트에 일단이 연결되는 인버터;
상기 인버터의 타단이 게이트에 연결되고, 상기 제1 NMOS의 소스에 소스가 연결되는 제2 NMOS;
상기 NMOS 스위치부의 드레인에 게이트 및 드레인이 연결되고, 전원전압에 소스가 연결되는 제1 PMOS; 및
상기 제1 PMOS의 게이트에 게이트가 연결되고, 상기 제3 NMOS의 드레인에 드레인이 연결되며, 소스에 상기 전원전압이 연결되는 제2 PMOS를 포함하는
레벨 시프트 장치.The method of claim 1,
The shifter unit,
A first NMOS receiving the input signal through a gate and having a drain connected to a source of the NMOS switch;
An inverter having one end connected to a gate of the first NMOS;
A second NMOS having a second end of the inverter connected to a gate and a source connected to a source of the first NMOS;
A first PMOS having a gate and a drain connected to a drain of the NMOS switch and a source connected to a power supply voltage; And
A second PMOS having a gate connected to a gate of the first PMOS, a drain connected to a drain of the third NMOS, and a source voltage connected to a source thereof
Level shift device.
상기 피드백신호 생성부는,
상기 제2 NMOS의 드레인에 게이트가 연결되는 제3 NMOS;
상기 입력신호를 게이트를 통해 수신하고, 상기 제3 NMOS의 소스에 드레인이 연결되며, 상기 제1 NMOS의 소스에 소스가 연결되는 제4 NMOS; 및
상기 제3 NMOS의 드레인에 드레인이 연결되고, 상기 제3 NMOS의 게이트에 게이트가 연결되며, 소스에 상기 전원전압이 연결되는 제3 PMOS를 포함하는
레벨 시프트 장치.The method of claim 2,
The feedback signal generator,
A third NMOS having a gate connected to the drain of the second NMOS;
A fourth NMOS receiving the input signal through a gate, a drain connected to a source of the third NMOS, and a source connected to a source of the first NMOS; And
A third PMOS having a drain connected to a drain of the third NMOS, a gate connected to a gate of the third NMOS, and a power supply voltage connected to a source of the third NMOS;
Level shift device.
상기 유지부는,
상기 제3 NMOS의 드레인에 게이트가 연결되고, 상기 제2 NMOS의 드레인에 드레인이 연결되는 제4 PMOS; 및
상기 제3 NMOS의 드레인에 게이트가 연결되고, 상기 제4 PMOS의 소스에 드레인이 연결되며, 소스에 상기 전원전압이 연결되는 제5 PMOS를 포함하는
레벨 시프트 장치.The method of claim 3,
The holding unit,
A fourth PMOS having a gate connected to the drain of the third NMOS and a drain connected to the drain of the second NMOS; And
A fifth PMOS having a gate connected to the drain of the third NMOS, a drain connected to the source of the fourth PMOS, and a power supply voltage connected to the source;
Level shift device.
상기 NMOS 스위치부는,
라이징 동작 시, 상기 제3 NMOS의 드레인으로부터 출력되는 상기 피드백신호에 의해 턴 오프 되어 상기 전원전압으로부터 상기 제1 PMOS 및 상기 제1 NMOS를 통해 흐르는 정적전류를 차단시키는
레벨 시프트 장치. The method of claim 4, wherein
The NMOS switch unit,
In the rising operation, the feedback signal output from the drain of the third NMOS is turned off to block the static current flowing through the first PMOS and the first NMOS from the power supply voltage.
Level shift device.
상기 유지부는,
라이징 동작 시, 상기 제3 NMOS의 드레인으로부터 출력되는 상기 피드백신호에 의해 턴 온 되어 상기 전원전압으로부터 상기 제5 PMOS 및 상기 제4 PMOS로 구성되는 전류 경로를 형성하고 출력 단에 풀업 스트랭스를 보충하는
레벨 시프트 장치.The method of claim 4, wherein
The holding unit,
In the rising operation, the feedback signal output from the drain of the third NMOS to be turned on to form a current path consisting of the fifth PMOS and the fourth PMOS from the power supply voltage and to supplement the pull-up strength in the output stage
Level shift device.
상기 제2 NMOS는,
폴링 동작 시, 턴 온 되어 출력 단을 방전시키는
레벨 시프트 장치.The method of claim 4, wherein
The second NMOS,
During polling operation, it turns on to discharge the output stage.
Level shift device.
상기 출력신호를 반전하여 피드백신호를 생성하는 단계;
상기 피드백신호의 제어에 따라 시프터부의 정적 경로(static path)를 차단하는 단계; 및
상기 피드백신호의 제어에 따라 상기 출력신호의 레벨을 유지하는 단계를 포함하는
레벨 시프트 장치의 동작 방법.Receiving an input signal and outputting an output signal shifted in the level of the input signal;
Generating a feedback signal by inverting the output signal;
Blocking a static path of the shifter unit according to the control of the feedback signal; And
Maintaining the level of the output signal according to the control of the feedback signal;
Method of operation of the level shift device.
상기 정적 경로를 차단하는 단계는,
제1 NMOS가 상기 피드백신호에 의해 턴 오프 되어, 상기 시프터부의 정적 경로를 차단하는
레벨 시프트 장치의 동작 방법.The method of claim 8,
Blocking the static route,
A first NMOS is turned off by the feedback signal to block the static path of the shifter;
Method of operation of the level shift device.
상기 출력신호의 레벨을 유지하는 단계는,
유지부가 상기 피드백신호에 의해 턴 온 되어, 상기 출력신호의 레벨을 유지하는
레벨 시프트 장치의 동작 방법.The method of claim 8,
Maintaining the level of the output signal,
The holding unit is turned on by the feedback signal to maintain the level of the output signal.
Method of operation of the level shift device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180048448A KR102069356B1 (en) | 2018-04-26 | 2018-04-26 | Current mirror based power level shift apparatus and operating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180048448A KR102069356B1 (en) | 2018-04-26 | 2018-04-26 | Current mirror based power level shift apparatus and operating method thereof |
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ID=68577101
Family Applications (1)
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|---|---|---|---|---|
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| JP2002076882A (en) * | 2000-09-05 | 2002-03-15 | Toshiba Corp | Semiconductor integrated circuit device |
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| JP2008061242A (en) * | 2006-08-28 | 2008-03-13 | Samsung Electronics Co Ltd | Low power level shifter and low power level shifting method |
-
2018
- 2018-04-26 KR KR1020180048448A patent/KR102069356B1/en active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH114159A (en) * | 1997-06-11 | 1999-01-06 | Sony Corp | Level shift circuit |
| JP2002076882A (en) * | 2000-09-05 | 2002-03-15 | Toshiba Corp | Semiconductor integrated circuit device |
| KR20070111774A (en) | 2006-05-19 | 2007-11-22 | 삼성전자주식회사 | Level shifter |
| JP2008061242A (en) * | 2006-08-28 | 2008-03-13 | Samsung Electronics Co Ltd | Low power level shifter and low power level shifting method |
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