KR20190115936A - Three dimensional semiconductor device and method for fabricating the same - Google Patents

Three dimensional semiconductor device and method for fabricating the same

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Abstract

A three-dimensional semiconductor memory device is provided. The three-dimensional semiconductor memory device includes electrode structures extended side by side in one direction on a substrate, wherein each of the electrode structures includes electrodes and insulating films alternately stacked on the substrate; vertical structures penetrating the electrode structures; and an electrode isolation structure disposed between the electrode structures. Each of the electrodes includes an outer part adjacent to the electrode isolation structure and an inner part adjacent to the vertical structures. The thickness of the outer part may be smaller than the thickness of the inner part. The electrical properties and reliability of the three-dimensional semiconductor memory device can be improved.

Description

3차원 반도체 메모리 장치 및 그 제조 방법{Three dimensional semiconductor device and method for fabricating the same}Three dimensional semiconductor device and method for fabricating the same {Three dimensional semiconductor device and method for fabricating the same}

본 발명은 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 전기적 특성 및 신뢰성이 보다 향상된 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a three-dimensional semiconductor memory device and a manufacturing method thereof, and more particularly, to a three-dimensional semiconductor memory device having improved electrical characteristics and reliability and a manufacturing method thereof.

소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. There is a demand for increasing the integration of semiconductor devices in order to meet the high performance and low price demanded by consumers. In the case of semiconductor devices, since the degree of integration is an important factor in determining the price of a product, an increased degree of integration is particularly required. In the case of a two-dimensional or planar semiconductor device, the degree of integration is largely determined by the area occupied by the unit memory cell, and thus is greatly influenced by the level of fine pattern formation technology. However, since expensive equipment is required for the miniaturization of patterns, the degree of integration of two-dimensional semiconductor devices is increasing but is still limited. Accordingly, three-dimensional semiconductor memory devices having memory cells arranged three-dimensionally have been proposed.

본원 발명이 해결하고자 하는 과제는 전기적 특성 및 신뢰성이 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.An object of the present invention is to provide a three-dimensional semiconductor memory device with improved electrical characteristics and reliability.

본원 발명이 해결하고자 하는 과제는 전기적 특성 및 신뢰성이 보다 향상된 3차원 반도체 메모리 장치의 제조 방법을 제공하는데 있다.An object of the present invention is to provide a method of manufacturing a three-dimensional semiconductor memory device with improved electrical characteristics and reliability.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problem to be solved by the present invention is not limited to the above-mentioned problem, another task that is not mentioned will be clearly understood by those skilled in the art from the following description.

상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판 상에서 일 방향으로 나란히 연장되는 전극 구조체들로서, 상기 전극 구조체들 각각은 상기 기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 것; 상기 전극 구조체들을 관통하는 수직 구조체들; 및 상기 전극 구조체들 사이에 배치된 전극 분리 구조체를 포함하되, 상기 전극들 각각은 상기 전극 분리 구조체와 인접한 외측 부분 및 상기 수직 구조체들과 인접한 내측 부분을 포함하며, 상기 외측 부분의 두께가 상기 내측 부분의 두께보다 작을 수 있다. In order to achieve the above object, the three-dimensional semiconductor memory device according to the embodiments of the present invention are electrode structures that extend in parallel in one direction on the substrate, each of the electrode structures are alternately stacked on the substrate And insulating films; Vertical structures penetrating the electrode structures; And an electrode separation structure disposed between the electrode structures, each of the electrodes including an outer portion adjacent to the electrode separation structure and an inner portion adjacent to the vertical structures, wherein the thickness of the outer portion is the inner portion. It may be less than the thickness of the part.

상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 전극 구조체로서, 상기 전극들 각각은 상기 절연막들의 측벽들로부터 수평적으로 돌출된 외측 부분을 포함하는 것; 및 상기 전극 구조체를 관통하는 수직 구조체들을 포함하되, 상기 전극들 각각은 금속 패턴 및 상기 수직 구조체들과 상기 금속 패턴의 측벽 사이에서 상기 절연막들과 상기 금속 패턴 사이로 연장되는 배리어 금속 패턴을 포함하고, 상기 각 전극의 상기 외측 부분에서 상기 금속 패턴의 두께는 상기 절연막들 사이에서 상기 금속 패턴의 두께보다 작을 수 있다.In order to achieve the above object, a three-dimensional semiconductor memory device according to an embodiment of the present invention is an electrode structure including electrodes and insulating films alternately stacked on a substrate, each of the electrodes are sidewalls of the insulating film Including an outer portion protruding horizontally from the; And vertical structures penetrating the electrode structure, each of the electrodes including a metal pattern and a barrier metal pattern extending between the insulating layers and the metal pattern between the vertical structures and sidewalls of the metal pattern, The thickness of the metal pattern at the outer portion of each electrode may be smaller than the thickness of the metal pattern between the insulating layers.

상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판 상에서 일 방향으로 나란히 연장되는 전극 구조체들로서, 상기 전극 구조체들 각각은 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 것; 상기 전극 구조체들을 관통하는 수직 구조체들; 및 상기 수직 구조체들과 이격되어 상기 전극 구조체들 사이의 상기 기판 상에 제공된 전극 분리 구조체를 포함하되, 상기 전극들 각각은 상기 전극 분리 구조체와 인접한 외측 부분 및 상기 수직 구조체와 인접한 내측 부분을 포함하며, 수직적으로 인접하는 상기 전극들에서 상기 외측 부분들 간의 거리는 상기 내측 부분들 간의 거리보다 클 수 있다.In order to achieve the above object, a three-dimensional semiconductor memory device according to the embodiments of the present invention are electrode structures extending in parallel in one direction on a substrate, each of the electrode structures are vertically stacked on the substrate Including them; Vertical structures penetrating the electrode structures; And an electrode separation structure provided on the substrate between the electrode structures spaced apart from the vertical structures, each of the electrodes including an outer portion adjacent to the electrode separation structure and an inner portion adjacent to the vertical structure; The distance between the outer portions of the vertically adjacent electrodes may be greater than the distance between the inner portions.

상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법은 기판 상에 희생막들 및 절연막들을 번갈아 적층된 박막 구조체를 형성하는 것; 상기 박막 구조체를 관통하는 수직 구조체를 형성하는 것; 상기 수직 구조체와 이격되어 상기 박막 구조체를 관통하는 트렌치를 형성하는 것; 상기 트렌치를 통해 상기 희생막들을 제거하여 상기 절연막들 사이에 게이트 영역들을 형성하되, 상기 게이트 영역들의 두께가 상기 트렌치에 인접할수록 증가하는 것; 상기 게이트 영역들 내에 예비 게이트 전극들을 각각 형성하는 것; 상기 트렌치에 노출된 상기 절연막들의 측벽들을 리세스하여 상기 예비 게이트 전극들의 일부분들을 노출시키는 리세스 영역들을 형성하는 것; 및 상기 리세스 영역들에 노출된 상기 예비 게이트 전극들을 등방성 식각하여 게이트 전극들을 형성하는 것을 포함할 수 있다. According to an aspect of the present invention, there is provided a method of manufacturing a 3D semiconductor memory device, including: forming a thin film structure in which sacrificial layers and insulating layers are alternately stacked on a substrate; Forming a vertical structure penetrating the thin film structure; Forming a trench spaced apart from the vertical structure and penetrating the thin film structure; Removing the sacrificial layers through the trench to form gate regions between the insulating layers, wherein the gate regions increase as the thickness of the gate regions is adjacent to the trench; Forming preliminary gate electrodes in the gate regions, respectively; Recessing sidewalls of the insulating layers exposed in the trench to form recess regions exposing portions of the preliminary gate electrodes; And isotropically etching the preliminary gate electrodes exposed in the recess regions to form gate electrodes.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. Specific details of other embodiments are included in the detailed description and the drawings.

본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법에서, 트렌치와 인접한 영역에서 절연막의 두께를 감소시킴으로써 게이트 영역들 내에 보이드(void) 없이 금속막을 증착할 수 있다. 또한, 금속막을 증착한 후에 트렌치와 인접한 게이트 전극들의 일부 두께를 감소시킴으로써 전극들의 외측 부분들 간의 용량성 커플링이 증가되는 것을 방지할 수 있다. 그러므로, 게이트 전극들의 외측 부분들 사이에서 절연막의 파괴전압(breakdown voltage)이 감소하는 것을 방지할 수 있다. 따라서, 3차원 반도체 메모리 장치의 전기적 특성 및 신뢰성이 향상될 수 있다. In the method of manufacturing a 3D semiconductor memory device according to example embodiments, the metal layer may be deposited without voids in the gate regions by reducing the thickness of the insulating layer in the region adjacent to the trench. In addition, it is possible to prevent an increase in capacitive coupling between the outer portions of the electrodes by reducing some thicknesses of the trench and adjacent gate electrodes after depositing the metal film. Therefore, it is possible to prevent the breakdown voltage of the insulating film from decreasing between the outer portions of the gate electrodes. Therefore, electrical characteristics and reliability of the 3D semiconductor memory device may be improved.

도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 평면도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 1의 I-I' 선을 따라 자른 단면을 나타낸다.
도 3a 내지 도 3h는 본 발명의 다양한 실시예들에 다른 3차원 반도체 메모리 장치를 설명하기 위한 도면들로서, 도 2의 A 부분을 나타낸다.
도 4 및 도 5는 본 발명의 다양한 실시예들에 다른 3차원 반도체 메모리 장치의 단면도들이다.
도 6a 내지 도 13a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 1의 의 I-I' 선을 따라 자른 단면을 나타낸다.
도 6b 내지 도 13b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 6a 내지 도 13a의 A 부분을 나타낸다.
도 14, 도 15, 도 16a 내지 18a, 및 도 16b 내지 도 18b는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 2의 A 부분을 나타낸다.
도 19 내지 도 21은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 2의 A 부분을 나타낸다. 1 is a plan view illustrating a cell array of a 3D semiconductor memory device according to example embodiments.
FIG. 2 is a cross-sectional view of a three-dimensional semiconductor memory device according to example embodiments, and illustrates a cross section taken along the line II ′ of FIG. 1.
3A to 3H are diagrams for describing a 3D semiconductor memory device according to various embodiments of the present disclosure, and illustrate a portion A of FIG. 2.
4 and 5 are cross-sectional views of a three-dimensional semiconductor memory device according to various embodiments of the present disclosure.
6A to 13A are cross-sectional views taken along line II ′ of FIG. 1 to illustrate a method of manufacturing a 3D semiconductor memory device according to example embodiments.
6B to 13B are diagrams for describing a method of manufacturing a 3D semiconductor memory device according to example embodiments of the inventive concept, and illustrate portions A of FIGS. 6A to 13A.
14, 15, 16A to 18A, and 16B to 18B are views for explaining a method of manufacturing a 3D semiconductor memory device according to various embodiments of the present disclosure.
19 to 21 are diagrams for describing a method of manufacturing a 3D semiconductor memory device according to various embodiments of the present disclosure. FIG. 19 is a portion A of FIG. 2.

이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 평면도이다. 도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 1의 I-I' 선을 따라 자른 단면을 나타낸다. 도 3a 내지 도 3h는 본 발명의 다양한 실시예들에 다른 3차원 반도체 메모리 장치를 설명하기 위한 도면들로서, 도 2의 A 부분을 나타낸다.1 is a plan view illustrating a cell array of a 3D semiconductor memory device according to example embodiments. FIG. 2 is a cross-sectional view of a three-dimensional semiconductor memory device according to example embodiments of the present invention, which is taken along the line II ′ of FIG. 1. 3A to 3H are diagrams for describing a 3D semiconductor memory device according to various embodiments of the present disclosure, and illustrate a portion A of FIG. 2.

도 1 및 도 2를 참조하면, 복수 개의 전극 구조체들(ST)이 기판(10) 상에 배치될 수 있다. 전극 구조체들(ST)은 서로 나란하게 제 1 방향(D1)으로 연장될 수 있으며, 전극 분리 구조체들(ESS)에 의해 제 1 방향(D1)에 수직하는 제 2 방향(D2)으로 서로 이격될 수 있다. 여기서, 제 1 방향(D1) 및 제 2 방향(D2)은 기판(10)의 상면과 평행할 수 있다. 1 and 2, A plurality of electrode structures ST may be disposed on the substrate 10. The electrode structures ST may extend in parallel with each other in the first direction D1 and may be spaced apart from each other in the second direction D2 perpendicular to the first direction D1 by the electrode separation structures ESS. Can be. Here, the first direction D1 and the second direction D2 may be parallel to the top surface of the substrate 10.

기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체, 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다. 버퍼 절연막(101)이 전극 구조체들(ST)과 기판(10) 사이에 개재될 수 있으며, 실리콘 산화막을 포함할 수 있다. The substrate 10 may be one of a material having semiconductor characteristics (eg, a silicon wafer), an insulating material (eg, glass), a semiconductor covered with an insulating material, or a conductor. For example, the substrate 10 may be a silicon wafer having a first conductivity type. The buffer insulating layer 101 may be interposed between the electrode structures ST and the substrate 10 and may include a silicon oxide layer.

전극 구조체들(ST) 각각은 제 1 방향(D1) 및 제 2 방향(D2)에 대해 수직하는 제 3 방향(D3)을 따라 번갈아 적층된 복수 개의 게이트 전극들(GE) 및 복수 개의 절연막들(ILD)을 포함할 수 있다. 각 전극 구조체(ST)는 최상층에 쌍으로 제공되는 선택 게이트 전극들을 포함할 수 있다. 선택 게이트 전극들은 제 2 방향(D2)으로 서로 이격될 수 있다. 실시예들에 따르면, 3차원 반도체 메모리 장치는 수직형 낸드(NAND) 플래시 메모리 장치일 수 있으며, 각 전극 구조체(ST)의 게이트 전극들(GE)은 낸드 셀 스트링들의 스트링 선택 트랜지스터, 메모리 셀 트랜지스터들, 및 접지 선택 트랜지스터의 게이트 전극들로서 이용될 수 있다. Each of the electrode structures ST may include a plurality of gate electrodes GE and a plurality of insulating layers that are alternately stacked along a third direction D3 perpendicular to the first direction D1 and the second direction D2. ILD). Each electrode structure ST may include select gate electrodes provided in pairs on a top layer. The selection gate electrodes may be spaced apart from each other in the second direction D2. In example embodiments, the 3D semiconductor memory device may be a vertical NAND flash memory device, and the gate electrodes GE of each electrode structure ST may be string select transistors or memory cell transistors of NAND cell strings. And gate electrodes of the ground select transistor.

게이트 전극들(GE)의 두께는 실질적으로 동일할 수 있으며, 절연막들(ILD)의 두께는 반도체 메모리 소자의 특성에 따라 달라질 수 있다. 게이트 전극들(GE)은, 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 절연막들(ILD)은 예를 들어, 실리콘 산화막 또는 저유전막을 포함할 수 있다.The thicknesses of the gate electrodes GE may be substantially the same, and the thicknesses of the insulating layers ILD may vary according to characteristics of the semiconductor memory device. The gate electrodes GE are, for example, doped semiconductors (ex, doped silicon, etc.), metals (ex, tungsten, copper, aluminum, etc.), conductive metal nitrides (ex, titanium nitride, tantalum nitride, etc.). Or a transition metal (ex, titanium, tantalum, etc.) or the like. The insulating layers ILD may include, for example, a silicon oxide layer or a low dielectric layer.

전극 구조체들(ST) 각각은 한 쌍의 전극 분리 구조체들(ESS) 사이에 배치될 수 있으며, 전극 분리 구조체들(ESS)에 인접한 양측벽들을 가질 수 있다. 게이트 전극들(GE)의 측벽들과 절연막들(ILD)의 측벽들은 오프셋될 수 있으며, 전극 구조체들(ST)의 양측벽들은 수직적으로 인접하는 게이트 전극들(GE) 사이에 정의된 리세스 영역들을 가질 수 있다. 즉, 절연막들(ILD)의 측벽들은 기판(10)의 상면에 평행한 제 2 방향(D2)으로 공통 소오스 플러그(CSP)의 측벽으로부터 제 1 거리만큼 이격될 수 있으며, 게이트 전극들(GE)의 측벽들은 제 2 방향(D2)으로 공통 소오스 플러그(CSP)의 측벽으로부터 제 1 거리보다 작은 제 2 거리만큼 이격될 수 있다. 제 2 방향(D2)으로, 게이트 전극들(GE)의 폭이 절연막들(ILD)의 폭보다 클 수 있다. Each of the electrode structures ST may be disposed between the pair of electrode isolation structures ESS, and may have sidewalls adjacent to the electrode isolation structures ESS. Sidewalls of the gate electrodes GE and sidewalls of the insulating layers ILD may be offset, and both sidewalls of the electrode structures ST may be recess regions defined between vertically adjacent gate electrodes GE. You can have That is, the sidewalls of the insulating layers ILD may be spaced apart from the sidewall of the common source plug CSP in a second direction D2 parallel to the top surface of the substrate 10 by the first distance, and the gate electrodes GE. The sidewalls may be spaced apart from the sidewall of the common source plug CSP in a second direction D2 by a second distance smaller than the first distance. In the second direction D2, the widths of the gate electrodes GE may be greater than the widths of the insulating layers ILD.

도 2 및 도 3a를 참조하면, 게이트 전극들(GE) 각각은 수직 구조체들(VS)과 인접한 내측 부분(GEa) 및 전극 분리 구조체들(ESS)과 인접한 외측 부분(GEb)을 포함할 수 있다. 보다 상세하게, 게이트 전극(GE)의 내측 부분(GEa)은 절연막들(ILD) 사이에 배치될 수 있으며, 게이트 전극(GE)의 외측 부분(GEb)은 절연막들(ILD)의 측벽들로부터 제 2 방향(D2)으로 돌출될 수 있다.2 and 3A, each of the gate electrodes GE may include an inner portion GEa adjacent to the vertical structures VS and an outer portion GEb adjacent to the electrode isolation structures ESS. . More specifically, the inner portion GEa of the gate electrode GE may be disposed between the insulating layers ILD, and the outer portion GEb of the gate electrode GE may be formed from sidewalls of the insulating layers ILD. It may protrude in two directions D2.

게이트 전극(GE)의 내측 부분(GEa)은 제 1 두께(T1)를 가질 수 있으며, 게이트 전극(GE)의 외측 부분(GEb)은 제 1 두께(T1)와 같거나 작은 제 2 두께(T2)를 가질 수 있다. 게이트 전극(GE)의 내측 부분(GEa)은 실질적으로 균일한 제 1 두께(T1)를 가질 수 있다. 게이트 전극(GE)의 외측 부분(GEb)의 두께는 전극 분리 구조체들(ESS)에 가까워질수록 점차 감소하거나 증가할 수 있다. 게이트 전극들(GE) 간의 간격은 내측 부분들(GEa) 사이보다 외측 부분들(GEb) 사이에서 클 수 있다. (S1<S2) 이에 따라, 게이트 전극들(GE)의 외측 부분들(GEb) 사이에서 용량성 커플링이 증가되는 것을 방지할 수 있다. 본 발명의 실시예들에 따른 게이트 전극들(GE)에 대해서는 도 3a 내지 도 3h를 참조하여 보다 상세히 설명하기로 한다. The inner portion GEa of the gate electrode GE may have a first thickness T1, and the outer portion GEb of the gate electrode GE may have a second thickness T2 that is less than or equal to the first thickness T1. ) The inner portion GEa of the gate electrode GE may have a first thickness T1 that is substantially uniform. The thickness of the outer portion GEb of the gate electrode GE may gradually decrease or increase as it approaches the electrode isolation structures ESS. The gap between the gate electrodes GE may be greater between the outer portions GEb than between the inner portions GEa. Accordingly, it is possible to prevent the capacitive coupling from being increased between the outer portions GEb of the gate electrodes GE. Gate electrodes GE according to embodiments of the present invention will be described in more detail with reference to FIGS. 3A to 3H.

복수 개의 수직 구조체들(VS)이 기판(10)의 상면에 대해 수직하는 제 3 방향(D3)으로 연장될 수 있으며, 각 전극 구조체(ST)를 관통할 수 있다. 수직 구조체들(VS)은, 평면적 관점에서, 제 1 방향(D1) 및 제 2 방향(D2)을 따라 지그재그로 배열될 수 있다. The plurality of vertical structures VS may extend in a third direction D3 perpendicular to the top surface of the substrate 10 and may pass through each electrode structure ST. The vertical structures VS may be arranged in a zigzag manner along the first direction D1 and the second direction D2 in a plan view.

수직 구조체들(VS) 각각은 전극 구조체(ST)를 관통하여 기판(10)과 연결되는 수직 반도체 패턴(LSP, USP) 및 수직 반도체 패턴(LSP, USP)과 전극 구조체(ST) 사이에 개재된 데이터 저장 패턴(DS)을 포함할 수 있다. 나아가, 수직 구조체들(VS) 각각의 상단에 도전 물질로 이루어진 비트 라인 도전 패드(BCP)가 제공될 수 있다. 일 예로, 비트 라인 도전 패드(BCP)는 불순물이 도핑된 반도체 물질로 이루어질 수 있다. Each of the vertical structures VS may be interposed between the vertical semiconductor patterns LSP and USP and the vertical semiconductor patterns LSP and USP and the electrode structure ST through the electrode structure ST and connected to the substrate 10. It may include a data storage pattern (DS). Furthermore, a bit line conductive pad BCP made of a conductive material may be provided on each of the vertical structures VS. For example, the bit line conductive pad BCP may be formed of a semiconductor material doped with impurities.

수직 반도체 패턴(LSP, USP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 수직 반도체 패턴(LSP, USP)은 수직형 NAND 플래시 메모리 장치에서 접지 및 스트링 선택 트랜지스터들 및 메모리 셀 트랜지스터들의 채널들로써 사용될 수 있다. 여기서, 수직 반도체 패턴(LSP, USP)은 전극 구조체(ST)의 하부 부분을 관통하여 기판(10)과 접촉하는 하부 반도체 패턴(LSP) 및 전극 구조체(ST)의 상부 부분을 관통하여 하부 반도체 패턴(LSP)과 접촉하는 상부 반도체 패턴(USP)을 포함할 수 있다. 하부 반도체 패턴(LSP)은 에피택시얼 패턴일 수 있으며, 기둥(pillar) 형태를 가질 수 있다. 상부 반도체 패턴(USP)은 내부에 빈 공간을 정의하는 U자 형태, 하단이 닫힌 파이프 형태 또는 마카로니 형태를 가질 수 있으며, 상부 반도체 패턴(USP)의 내부는 매립 절연 패턴(도 3a의 VI 참조)으로 채워질 수 있다. The vertical semiconductor patterns LSP and USP may include a semiconductor material such as silicon (Si), germanium (Ge), or a mixture thereof. The vertical semiconductor patterns LSP and USP may be used as channels of ground and string select transistors and memory cell transistors in a vertical NAND flash memory device. Here, the vertical semiconductor patterns LSP and USP pass through the lower portion of the electrode structure ST to contact the substrate 10 and the lower semiconductor pattern penetrate through the upper portion of the electrode structure ST. The upper semiconductor pattern USP may contact the LSP. The lower semiconductor pattern LSP may be an epitaxial pattern and may have a pillar shape. The upper semiconductor pattern USP may have a U-shape, a bottom-closed pipe, or a macaroni shape defining an empty space therein, and the inside of the upper semiconductor pattern USP may have a buried insulation pattern (see VI in FIG. 3A). Can be filled with

데이터 저장 패턴(DS)은 수직형 NAND 플래시 메모리 장치의 데이터 저장막으로서, 도 3a 내지 도 3h에 도시된 바와 같이, 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 나아가, 수평 절연 패턴(HIP)이 게이트 전극들(GE)과 수직 구조체들(VS) 사이에서 게이트 전극들(GE)의 상면들 및 하면들로 연장될 수 있다. The data storage pattern DS is a data storage layer of a vertical NAND flash memory device. As illustrated in FIGS. 3A through 3H, the tunnel insulating layer TIL, the charge storage layer CIL, and the blocking insulating layer BLK may be formed. It may include. Furthermore, horizontal insulation The pattern HIP may extend between the top and bottom surfaces of the gate electrodes GE between the gate electrodes GE and the vertical structures VS.

공통 소오스 영역들(CSR)이 전극 구조체들(ST) 사이의 기판(10) 내에 제공될 수 있다. 공통 소오스 영역들(CSR)은 전극 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격될 수 있다. 각 전극 구조체(ST)는, 평면적 관점에서, 서로 인접하는 공통 소오스 영역들(CSR) 사이에 배치될 수 있다. 일 예로, 공통 소오스 영역들(CSR)은 제 1 도전형의 기판(10) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있으며, 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다. Common source regions CSR may be provided in the substrate 10 between the electrode structures ST. The common source regions CSR may extend in the first direction D1 in parallel with the electrode structures ST and may be spaced apart from each other in the second direction D2. Each electrode structure ST may be disposed between common source regions CSR adjacent to each other in a plan view. For example, the common source regions CSR may be formed by doping a second conductive type impurity into the substrate 10 of the first conductive type, for example, an N type impurity (for example, arsenic ( As) or phosphorus (P)).

전극 분리 구조체들(ESS)이 전극 구조체들(ST) 사이에 각각 배치될 수 있으며, 전극 구조체들(ST)의 양측벽들을 덮을 수 있다. 전극 분리 구조체들(ESS)은 전극 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장될 수 있으며, 각 전극 분리 구조체(ESS)는 공통 소오스 플러그(CSP) 및 절연 스페이서들(SS)을 포함할 수 있다. 공통 소오스 플러그(CSP)는 공통 소오스 영역(CSR)에 접속될 수 있으며, 제 1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 절연 스페이서들(SS)은 공통 소오스 플러그(CSP)와 전극 구조체들(ST)의 측벽들 사이에 배치될 수 있다. 절연 스페이서들(SS)은 전극 구조체들(ST)의 양측벽들에 정의된 리세스 영역들을 채울 수 있다. 절연 스페이서들(SS)은 게이트 전극들(GE)의 외측 부분들(GEb)의 상면들 및 하면들과 직접 접촉할 수 있다. 절연 스페이서들(SS)은 실리콘 산화막 또는 절연막들(ILD)보다 유전상수가 낮은 저유전막으로 이루어질 수 있다. The electrode isolation structures ESS may be disposed between the electrode structures ST, and cover both sidewalls of the electrode structures ST. The electrode isolation structures ESS may extend in the first direction D1 parallel to the electrode structures ST, and each electrode isolation structure ESS may have a common source plug CSP and insulating spacers SS. It may include. The common source plug CSP may be connected to the common source region CSR and may have a line shape extending in the first direction D1. The insulating spacers SS may be disposed between the sidewalls of the common source plug CSP and the electrode structures ST. The insulating spacers SS may fill recess regions defined in both sidewalls of the electrode structures ST. The insulating spacers SS may directly contact upper and lower surfaces of the outer portions GEb of the gate electrodes GE. The insulating spacers SS may be formed of a low dielectric layer having a lower dielectric constant than the silicon oxide layer or the insulating layers ILD.

제 1 층간 절연막(50)이 전극 구조체들(ST) 상에 배치되어 수직 구조체들(VS)의 상면들을 덮을 수 있다. 제 2 층간 절연막(60)이 제 1 층간 절연막(50) 상에 배치되며, 전극 분리 구조체들(ESS)의 상면들을 덮을 수 있다.The first interlayer insulating layer 50 may be disposed on the electrode structures ST to cover top surfaces of the vertical structures VS. The second interlayer insulating layer 60 may be disposed on the first interlayer insulating layer 50 and may cover top surfaces of the electrode isolation structures ESS.

서브 비트 라인들(SBL)이 제 2 층간 절연막(60) 상에 배치될 수 있으며, 비트 라인 콘택 플러그들(BPLG)을 통해 수직 구조체들(VS)에 전기적으로 연결될 수 있다. 제 3 층간 절연막(70)이 제 2 층간 절연막(60) 상에 배치되며 서브 비트 라인들(SBL)을 덮을 수 있다. 비트 라인들(BL)이 제 3 층간 절연막(70) 상에 배치될 수 있으며, 전극 구조체(ST)를 가로질러 제 2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)은 콘택 플러그(CP)를 통해 서브 비트 라인들(SBL)에 접속될 수 있다. Sub bit lines SBL may be disposed on the second interlayer insulating layer 60, and may be electrically connected to the vertical structures VS through the bit line contact plugs BPLG. The third interlayer insulating layer 70 may be disposed on the second interlayer insulating layer 60 and may cover the sub bit lines SBL. The bit lines BL may be disposed on the third interlayer insulating layer 70 and may extend in the second direction D2 across the electrode structure ST. The bit lines BL may be connected to the sub bit lines SBL through the contact plug CP.

이하 도 3a 내지 도 3h를 참조하여 본 발명의 실시예들에 따른 게이트 전극들(GE)에 대해 보다 상세히 설명하기로 한다. Hereinafter, the gate electrodes GE according to embodiments of the present invention will be described in detail with reference to FIGS. 3A to 3H.

도 2를 참조하여 설명한 것처럼, 게이트 전극들(GE) 각각은 수직 구조체들(VS)과 인접한 내측 부분(GEa) 및 전극 분리 구조체(ESS)와 인접한 외측 부분(GEb)을 포함할 수 있다. As described with reference to FIG. 2, each of the gate electrodes GE may include an inner portion GEa adjacent to the vertical structures VS and an outer portion GEb adjacent to the electrode isolation structure ESS.

도 3a 내지 도 3h를 참조하면, 게이트 전극들(GE) 각각은 차례로 적층된 배리어 금속 패턴(152) 및 금속 패턴(154a, 154b)을 포함할 수 있다. 배리어 금속 패턴(152)은, 예를 들어, TiN, TaN 또는 WN와 같은 금속 질화물을 포함할 수 있다. 금속 패턴(154a, 154b)은 예를 들어, W, Al, Ti, Ta, 또는 Co 또는 Cu와 같은 금속 물질을 포함할 수 있다. 3A to 3H, each of the gate electrodes GE may include a barrier metal pattern 152 and metal patterns 154a and 154b that are sequentially stacked. The barrier metal pattern 152 may include metal nitride such as TiN, TaN, or WN, for example. The metal patterns 154a and 154b may include metal materials such as, for example, W, Al, Ti, Ta, or Co or Cu.

금속 패턴(154a, 154b)은 절연막들(ILD) 사이에 위치하는 제 1 부분(154a)과 절연막들(ILD)의 측벽들로부터 수평적으로 돌출된 제 2 부분(154b)을 포함할 수 있다. The metal patterns 154a and 154b may include a first portion 154a positioned between the insulating layers ILD and a second portion 154b protruding horizontally from sidewalls of the insulating layers ILD.

배리어 금속 패턴(152)은 실질적으로 균일한 두께를 가질 수 있으며, 배리어 금속 패턴(152)의 측벽은 금속 패턴(154a, 154b)의 측벽과 수평적으로 이격될 수 있다. 배리어 금속 패턴(152)의 측벽은 절연막들(ILD)의 측벽들에 정렬될 수 있다. 배리어 금속 패턴(152)은 수직 구조체들(VS)과 금속 패턴의 제 1 부분(154a)의 측벽 사이에서 절연막들(ILD)과 금속 패턴의 제 1 부분(154a) 상면 및 하면 사이로 연장될 수 있다. 또한, 배리어 금속 패턴(152)과 절연막들(ILD) 사이에 수평 절연 패턴(HIP)이 배치될 수 있다. 수평 절연 패턴(HIP)은 NAND 플래시 메모리 장치의 데이터 저장막의 일부로서, 블록킹 절연막일 수 있다.The barrier metal pattern 152 may have a substantially uniform thickness, and the sidewalls of the barrier metal pattern 152 may be horizontally spaced apart from the sidewalls of the metal patterns 154a and 154b. Sidewalls of the barrier metal pattern 152 may be aligned with sidewalls of the insulating layers ILD. The barrier metal pattern 152 may extend between the upper and lower surfaces of the insulating layers ILD and the first portion 154a of the metal pattern between the vertical structures VS and the sidewall of the first portion 154a of the metal pattern. . In addition, a horizontal insulating pattern HIP may be disposed between the barrier metal pattern 152 and the insulating layers ILD. The horizontal insulating pattern HIP may be a blocking insulating layer as part of the data storage layer of the NAND flash memory device.

도 3a 내지 도 3e를 참조하면, 게이트 전극(GE)의 내측 부분(GEa)은 제 1 두께(T1)를 가질 수 있으며, 게이트 전극(GE)의 외측 부분(GEb)은 제 1 두께(T1)와 같거나 작은 제 2 두께(T2)를 가질 수 있다. 게이트 전극들(GE) 간의 간격은 내측 부분들(GEa) 사이보다 외측 부분들(GEb) 사이에서 클 수 있다. (S1<S2) 금속 패턴의 제 1 부분(154a) 두께는 금속 패턴의 제 2 부분(154b)보다 클 수 있다. 일부 실시예들에서, 금속 패턴의 제 1 부분(154a)과 제 2 부분(154b)의 두께 차이에 의해 금속 패턴(154a, 154b)은 단차 부분(SP; stepped portion)을 가질 수 있다. 3A to 3E, an inner portion GEa of the gate electrode GE may have a first thickness T1, and an outer portion GEb of the gate electrode GE may have a first thickness T1. It may have a second thickness (T2) equal to or less than. The gap between the gate electrodes GE may be greater between the outer portions GEb than between the inner portions GEa. The thickness of the first portion 154a of the metal pattern (S1 <S2) may be greater than the second portion 154b of the metal pattern. In some embodiments, due to the difference in thickness between the first portion 154a and the second portion 154b of the metal pattern, the metal patterns 154a and 154b may have a stepped portion SP.

도 3a 및 도 3b를 참조하면, 금속 패턴의 제 2 부분(154b)은 절연막들(ILD)의 측벽들과 인접한 부분에서 최소 두께를 가질 수 있다. 금속 패턴의 제 2 부분(154b) 두께는 공통 소오스 플러그(CSP)에 가까워질수록 점차 증가될 수 있다. 이와 달리, 금속 패턴의 제 2 부분(154b) 두께는 도 3c 및 도 3d에 도시된 바와 같이 균일한 두께를 가질 수도 있다. 3A and 3B, the second portion 154b of the metal pattern may have a minimum thickness at portions adjacent to sidewalls of the insulating layers ILD. The thickness of the second portion 154b of the metal pattern may increase gradually as it approaches the common source plug CSP. Alternatively, the thickness of the second portion 154b of the metal pattern may have a uniform thickness as shown in FIGS. 3C and 3D.

도 3a 내지 도 3d를 참조하면, 절연 스페이서(SS)는 서로 인접하는 게이트 전극들(GE) 사이의 리세스 영역들 채우며, 금속 패턴(154)의 제 2 부분(154b)의 상면 및 하면과 직접 접촉할 수 있다. 3A to 3D, the insulating spacer SS fills the recess regions between the gate electrodes GE adjacent to each other, and directly contacts the upper and lower surfaces of the second portion 154b of the metal pattern 154. Can be contacted.

도 3b, 도 3c, 및 도 3d를 참조하면, 절연 스페이서(SS)는 게이트 전극들(GE)의 외측 부분들(GEb) 사이에 정의된 에어 갭(AG)을 포함할 수도 있다. 3B, 3C, and 3D, the insulating spacer SS may include an air gap AG defined between the outer portions GEb of the gate electrodes GE.

도 3f, 도 3g, 및 도 3h를 참조하면, 게이트 전극(GE)의 내측 부분(GEa)은 제 1 두께(T1)를 가질 수 있으며, 게이트 전극(GE)의 외측 부분(GEb)은 제 1 두께(T1)와 같거나 큰 제 3 두께(T3)를 가질 수도 있다. 게이트 전극들(GE) 간의 간격은 내측 부분들(GEa) 사이보다 외측 부분들(GEb) 사이에서 작을 수 있다. (S1>S3) 앞서 설명한 것처럼, 게이트 전극들(GE) 각각은 금속 패턴(154) 및 배리어 금속 패턴(152)을 포함하며, 도 3f, 도 3g, 및 도 3h에 도시된 바와 같이, 금속 패턴(154) 및 배리어 금속 패턴(152)이 절연막들(ILD)의 측벽들로부터 수평적으로 돌출될 수 있다. 배리어 금속 패턴(152)과 금속 패턴(154)의 측벽들이 서로 정렬될 수 있다. 3F, 3G, and 3H, the inner portion GEa of the gate electrode GE may have a first thickness T1, and the outer portion GEb of the gate electrode GE may have a first thickness. It may have a third thickness T3 equal to or greater than the thickness T1. The gap between the gate electrodes GE may be smaller between the outer portions GEb than between the inner portions GEa. (S1> S3) As described above, each of the gate electrodes GE includes a metal pattern 154 and a barrier metal pattern 152, and as shown in FIGS. 3F, 3G, and 3H, the metal pattern The 154 and the barrier metal pattern 152 may protrude horizontally from sidewalls of the insulating layers ILD. Sidewalls of the barrier metal pattern 152 and the metal pattern 154 may be aligned with each other.

도 3e 내지 도 3h를 참조하면, 절연 스페이서(SS)는 게이트 전극들(GE)의 측벽들을 덮되 전극 구조체(ST)의 절연막들(ILD)의 측벽들과 이격될 수 있다. 절연 스페이서(SS)와 절연막들(ILD)의 측벽들, 그리고 게이트 전극들(GE)의 외측 부분들(GEb)에 의해 에어 갭(AG)이 정의될 수 있다. 즉, 게이트 전극들(GE)의 외측 부분들(GEb) 사이에서 유전율이 내측 부분들(GEa) 사이의 유전율보다 작을 수 있다. 절연 스페이서(SS)는 불균일한 두께를 가지면서 전극 구조체들(ST)의 양측벽들을 덮을 수 있다. 절연 스페이서(SS)는 도 3e 내지 도 3g에 도시된 바와 같이, 전극 구조체들(ST)의 측벽들과 접촉하는 제 1 측벽과 공통 소오스 플러그(CSP)와 접촉하는 제 2 측벽을 가질 수 있다. 여기서, 제 1 측벽은 비평평(uneven)할 수 있으며, 제 2 측벽은 실질적으로 평평(even)할 수 있다. 이와 달리, 도 3h에 도시된 바와 같이, 절연 스페이서(SS)의 제 1 및 제 2 측벽들이 비평평할 수 있다. 도 3f에 도시된 실시예에서, 절연 스페이서(SS)는 열 산화막일 수 있으며, 절연 스페이서(SS)와 게이트 전극들(GE) 측벽들 사이에 반도체 물질이 일부 잔류할 수 있다. 도 3g에 도시된 실시예에서, 전극 분리 구조체(ESS)는 제 1 및 제 2 절연 스페이서들(SS1, SS2)을 포함할 수 있으며, 제 1 및 제 2 절연 스페이서들(SS1, SS2)는 서로 다른 절연 물질을 포함할 수 있다. 3E to 3H, the insulating spacer SS may cover sidewalls of the gate electrodes GE, but may be spaced apart from the sidewalls of the insulating layers ILD of the electrode structure ST. The air gap AG may be defined by the insulating spacer SS, sidewalls of the insulating layers ILD, and outer portions GEb of the gate electrodes GE. That is, the dielectric constant between the outer portions GEb of the gate electrodes GE may be smaller than the dielectric constant between the inner portions GEa. The insulating spacer SS may cover both sidewalls of the electrode structures ST while having an uneven thickness. 3E to 3G, the insulating spacer SS may have a first sidewall contacting the sidewalls of the electrode structures ST and a second sidewall contacting the common source plug CSP. Here, the first sidewall may be uneven and the second sidewall may be substantially even. Alternatively, as shown in FIG. 3H, the first and second sidewalls of the insulating spacer SS may be non-flat. In the embodiment illustrated in FIG. 3F, the insulating spacer SS may be a thermal oxide layer, and some semiconductor material may remain between the insulating spacer SS and the sidewalls of the gate electrodes GE. In the embodiment shown in FIG. 3G, the electrode isolation structure ESS may include first and second insulating spacers SS1 and SS2, and the first and second insulating spacers SS1 and SS2 may be in contact with each other. It may include other insulating materials.

도 3f, 도 3g, 및 도 3h에 도시된 실시예들에 따르면, 게이트 전극들(GE)의 외측 부분들(GEb) 간의 간격이 내측 부분들(GEa) 간의 간격보다 작더라도, 게이트 전극들(GE)의 외측 부분들(GEb) 사이에 에어 갭들(AG)이 존재하므로, 게이트 전극들(GE)의 외측 부분들(GEb) 간의 유효거리를 확보할 수 있다. 이에 따라, 게이트 전극들(GE)의 외측 부분들(GEb) 간의 용량성 커플링이 증가되는 것을 방지할 수 있다.According to the embodiments shown in FIGS. 3F, 3G, and 3H, even if the distance between the outer portions GEb of the gate electrodes GE is smaller than the gap between the inner portions GEa, the gate electrodes ( Since air gaps AG exist between the outer portions GEb of the GE, an effective distance between the outer portions GEb of the gate electrodes GE may be secured. Accordingly, the capacitive coupling between the outer portions GEb of the gate electrodes GE may be prevented from increasing.

도 4 및 도 5는 본 발명의 다양한 실시예들에 다른 3차원 반도체 메모리 장치의 단면도들이다. 설명의 간략함을 위해, 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.4 and 5 are cross-sectional views of a three-dimensional semiconductor memory device according to various embodiments of the present disclosure. For simplicity of description, descriptions of the same technical features as the above-described three-dimensional semiconductor memory device may be omitted.

도 4를 참조하면, 반도체 기판(10) 상에 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)가 차례로 적층될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)가 평면적 관점에서 오버랩될 수 있다.Referring to FIG. 4, the peripheral logic structure PS and the cell array structure CS may be sequentially stacked on the semiconductor substrate 10. That is, the peripheral logic structure PS and the cell array structure CS may overlap in a plan view.

반도체 기판(10)은 반도체 특성을 갖는 물질을 포함하며, 예를 들어, 벌크(bulk) 실리콘 기판일 수 있다. 반도체 기판(10) 내에 활성 영역들을 정의하는 소자 분리막(11)이 배치될 수 있다.The semiconductor substrate 10 may include a material having semiconductor characteristics, and may be, for example, a bulk silicon substrate. An isolation layer 11 defining active regions may be disposed in the semiconductor substrate 10.

주변 로직 구조체(PS)는 반도체 기판(10) 상에 집적된 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로들을 포함할 수 있다. 즉, 주변 로직 구조체(PS)는 셀 어레이 구조체(CS)와 전기적으로 연결되는 NMOS 및 PMOS 트랜지스터들, 저항(resistor) 및 캐패시터(capacitor)를 포함할 수 있다. The peripheral logic structure PS may include row and column decoders, a page buffer, and control circuits integrated on the semiconductor substrate 10. That is, the peripheral logic structure PS may include NMOS and PMOS transistors, resistors, and capacitors electrically connected to the cell array structure CS.

주변 로직 구조체(PS)는 주변 게이트 전극들(PG), 주변 게이트 전극들(PG) 양측의 소오스 및 드레인 불순물 영역들, 주변 콘택 플러그들(PCP), 주변 회로 배선들(ICL)을 덮는 하부 매립 절연막(90)을 포함할 수 있다. The peripheral logic structure PS includes a lower portion covering the peripheral gate electrodes PG, source and drain impurity regions on both sides of the peripheral gate electrodes PG, peripheral contact plugs PCP, and peripheral circuit lines ICL. The insulating film 90 may be included.

주변 회로 배선들(ICL)은 주변 콘택 플러그들(PCP)을 통해 주변 회로들과 전기적으로 연결될 수 있다. 예를 들어, NMOS 및 PMOS 트랜지스터들에 주변 콘택 플러그들(PCP) 및 주변회로 배선들(ICL)이 접속될 수 있다.The peripheral circuit lines ICL may be electrically connected to the peripheral circuits through the peripheral contact plugs PCP. For example, peripheral contact plugs PCP and peripheral circuit lines ICL may be connected to the NMOS and PMOS transistors.

하부 매립 절연막(90)은 주변 회로들, 주변 콘택 플러그들(PCP), 및 주변 회로 배선들(ICL)을 덮을 수 있다. 하부 매립 절연막(90)은 다층으로 적층된 절연막들을 포함할 수 있다. The lower buried insulating layer 90 may cover peripheral circuits, peripheral contact plugs PCP, and peripheral circuit lines ICL. The lower buried insulating layer 90 may include insulating layers stacked in multiple layers.

하부 매립 절연막(90) 상에 셀 어레이 구조체(CS)가 배치될 수 있다. 셀 어레이 구조체(CS)는 도 1, 도 2, 및 도 3a 내지 도 3h를 참조하여 설명된 3차원 반도체 메모리 장치와 실질적으로 동일한 구성들을 포함할 수 있다. 따라서, 설명의 간략함을 위해 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.The cell array structure CS may be disposed on the lower buried insulating layer 90. The cell array structure CS may include substantially the same configurations as the three-dimensional semiconductor memory device described with reference to FIGS. 1, 2, and 3A through 3H. Therefore, for the sake of simplicity, the description of the same technical features as the above-described three-dimensional semiconductor memory device may be omitted.

셀 어레이 구조체(CS)는 수평 반도체층(100), 전극 구조체들(ST), 수직 구조체들(VS), 전극 분리 구조체들(ESS), 및 비트 라인들(BL)을 포함한다. 수평 반도체층(100)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 수평 반도체층(100)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. The cell array structure CS includes a horizontal semiconductor layer 100, electrode structures ST, vertical structures VS, electrode isolation structures ESS, and bit lines BL. The horizontal semiconductor layer 100 may be formed of a semiconductor material. For example, silicon (Si), germanium (Ge), silicon germanium (SiGe), gallium arsenide (GaAs), indium gallium arsenide (InGaAs), and aluminum gallium arsenide (AlGaAs), or a mixture thereof. The horizontal semiconductor layer 100 may have a crystal structure including at least one selected from single crystal, amorphous, and polycrystalline.

전극 구조체들(ST)은 게이트 전극들(GE)과 주변 로직 구조체(PS) 간의 전기적 연결을 위해 일부 영역에서 계단식 구조를 가질 수 있다. 전극 구조체들(ST)의 끝단들을 덮는 상부 매립 절연막(120)이 수평 반도체층(100) 상에 배치될 수 있다. 전극 구조체들(ST)의 끝단들에 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)를 전기적으로 연결하기 위한 배선 구조체가 배치될 수 있다. 배선 구조체는 상부 매립 절연막(120)을 관통하여 게이트 전극들(GE)의 끝단들에 콘택 플러그들(PLG)과, 상부 매립 절연막(120) 상에서 콘택 플러그들(PLG)에 접속되는 연결 라인들(CL, PCL)을 포함한다. The electrode structures ST may have a stepped structure in some regions for electrical connection between the gate electrodes GE and the peripheral logic structure PS. An upper buried insulating layer 120 covering ends of the electrode structures ST may be disposed on the horizontal semiconductor layer 100. Wiring structures for electrically connecting the cell array structure CS and the peripheral logic structure PS may be disposed at ends of the electrode structures ST. The wiring structure penetrates the upper buried insulating layer 120 to connect the contact plugs PLG to the ends of the gate electrodes GE and the connection lines connected to the contact plugs PLG on the upper buried insulating layer 120. CL, PCL).

연결 플러그(CPLG)는 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)는 전기적으로 연결시킬 수 있다. 연결 플러그(CPLG)는 상부 매립 절연막(120) 및 수평 반도체층(100)을 관통하여 주변 로직 구조체(PS)의 주변회로 배선들(ICL)에 접속될 수 있다. The connection plug CPLG may electrically connect the cell array structure CS and the peripheral logic structure PS. The connection plug CPLG may be connected to the peripheral circuit lines ICL of the peripheral logic structure PS through the upper buried insulating layer 120 and the horizontal semiconductor layer 100.

도 5를 참조하면, 전극 구조체들(ST)이 기판(10) 상에 배치될 수 있으며, 절연 물질로 이루어진 전극 분리막(ESL)에 의해 서로 이격될 수 있다. 전극 구조체들(ST)은, 앞서 설명된 3차원 반도체 메모리 장치에서와 동일한 기술적 특징들을 포함할 수 있으며, 이에 대한 설명은 생략될 수 있다.Referring to FIG. 5, the electrode structures ST may be disposed on the substrate 10, and may be spaced apart from each other by an electrode separation layer ESL made of an insulating material. The electrode structures ST may include the same technical features as in the above-described three-dimensional semiconductor memory device, and a description thereof may be omitted.

채널 구조체(CHS)가 전극 구조체들(ST)을 관통할 수 있다. 채널 구조체(CHS)는 전극 분리막(ESL)에 의해 이격된 전극 구조체들(ST)을 각각 관통하는 제 1 및 제 2 수직 채널들(VC1, VC2) 및 전극 구조체들(ST) 아래에서 제 1 및 제 2 수직 채널들(VC1, VC2)을 연결하는 수평 채널(HS)을 포함할 수 있다. 제 1 및 제 2 수직 채널들(VC1, VC2)은 전극 구조체들(ST)을 관통하는 수직 홀들 내에 제공될 수 있다. 수평 채널(HS)은 기판(10)에 형성된 리세스 영역 내에 제공될 수 있다. 일 예에서, 수평 채널(HS)은 제 1 및 제 2 수직 채널들(VC1, VC2)과 연속적으로 연결되는 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 즉, 제 1 및 제 2 수직 채널들(VC1, VC2)과 수평 채널(HS)은 일체형 파이프 형태를 가질 수 있다. 제 1 및 제 2 수직 채널들(VC1, VC2)과 수평 채널(HS)은 경계면 없이 연속적으로 연장되는 하나의 반도체막으로 이루어질 수 있다. The channel structure CHS may penetrate the electrode structures ST. The channel structure CHS is formed under the first and second vertical channels VC1 and VC2 and the electrode structures ST, respectively, penetrating the electrode structures ST spaced by the electrode isolation layer ESL. It may include a horizontal channel (HS) connecting the second vertical channels (VC1, VC2). The first and second vertical channels VC1 and VC2 may be provided in the vertical holes passing through the electrode structures ST. The horizontal channel HS may be provided in a recessed region formed in the substrate 10. In one example, the horizontal channel HS may be a hollow pipe-shaped or macaroni-shaped connected in series with the first and second vertical channels VC1, VC2. That is, the first and second vertical channels VC1 and VC2 and the horizontal channel HS may have an integral pipe shape. The first and second vertical channels VC1 and VC2 and the horizontal channel HS may be formed of one semiconductor film that extends continuously without an interface.

일 예에 따르면, 각 채널 구조체(CHS)의 제 1 수직 채널(VC1)은 비트 라인(BL)에 연결될 수 있으며, 제 2 수직 채널(VC2)은 공통 소오스 라인(CSL)에 연결될 수 있다. 이 실시예에서, 각 채널 구조체(CHS)는 하나의 셀 스트링을 구성하는 메모리 셀 트랜지스터들, 및 접지 및 스트링 선택 트랜지스터들의 채널로서 이용될 수 있다. According to an example, the first vertical channel VC1 of each channel structure CHS may be connected to the bit line BL, and the second vertical channel VC2 may be connected to the common source line CSL. In this embodiment, each channel structure CHS may be used as a channel of memory cell transistors constituting one cell string, and ground and string select transistors.

도 6a 내지 도 13a 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 의 I-I' 선을 따라 자른 단면을 나타낸다. 도 6b 내지 도 13b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 6a 내지 도 13a의 A 부분을 나타낸다. 6A through 13A are cross-sectional views illustrating a method of manufacturing a 3D semiconductor memory device according to example embodiments of the present invention, and are taken along a line II ′ of FIG. 1. 6B to 13B are diagrams for describing a method of manufacturing a 3D semiconductor memory device according to example embodiments of the inventive concept, and illustrate portions A of FIGS. 6A to 13A.

도 1, 도 6a, 및 도 6b를 참조하면, 기판(10) 상에 희생막들(SL) 및 절연막들(ILD)을 번갈아 증착하여 박막 구조체(110)가 형성될 수 있다. 박막 구조체(110)에서, 희생막들(SL)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 예로, 희생막들(SL) 및 절연막들(ILD)은 절연 물질로 형성되되, 서로 식각 선택성을 가질 수 있다. 희생막들(SL) 및 절연막들(ILD)은 실리콘막, 실리콘 산화막, 실리콘 카바이드, 실리콘 저마늄, 실리콘 산질화막, 또는 실리콘 질화막 중에서 선택될 수 있다. 일 예로, 희생막들(SL)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(ILD)은 실리콘 산화막으로 형성될 수 있다. 박막 구조체(110)를 형성하기 전에, 기판의 상면에 열 산화막으로 이루어진 버퍼 절연막(101)이 형성될 수 있다. 1, 6A, and 6B, the thin film structure 110 may be formed by alternately depositing the sacrificial layers SL and the insulating layers ILD on the substrate 10. In the thin film structure 110, the sacrificial layers SL may be formed of a material that can be etched with etch selectivity with respect to the insulating layers ILD. For example, the sacrificial layers SL and the insulating layers ILD may be formed of an insulating material, and may have etch selectivity with each other. The sacrificial layers SL and the insulating layers ILD may be selected from a silicon film, a silicon oxide film, silicon carbide, silicon germanium, a silicon oxynitride film, or a silicon nitride film. For example, the sacrificial layers SL may be formed of a silicon nitride layer, and the insulating layers ILD may be formed of a silicon oxide layer. Before the thin film structure 110 is formed, a buffer insulating film 101 formed of a thermal oxide film may be formed on an upper surface of the substrate.

이어서, 박막 구조체(110)를 관통하여 기판(10)과 연결되는 수직 구조체들(VS)이 형성될 수 있다. 수직 구조체들(VS)을 형성하는 것은, 박막 구조체(110) 및 버퍼 절연막(101)을 관통하여 기판(10)을 노출시키는 수직 홀들을 형성하는 것, 및 각각의 수직 홀들 내에 하부 반도체 패턴(LSP), 상부 반도체 패턴(USP), 및 데이터 저장 패턴(DS)을 형성하는 것을 포함할 수 있다. Subsequently, vertical structures VS connected to the substrate 10 through the thin film structure 110 may be formed. Forming the vertical structures VS may include forming vertical holes penetrating the thin film structure 110 and the buffer insulating layer 101 to expose the substrate 10, and forming the lower semiconductor pattern LSP in the respective vertical holes. ), The upper semiconductor pattern USP, and the data storage pattern DS may be formed.

하부 반도체 패턴(LSP)은, 수직 홀들에 노출된 기판(10)을 씨드층(seed layer)으로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 수행하여 형성된 에피택시얼 패턴일 수 있다. 하부 반도체 패턴(LSP)은 수직 홀들의 하부 부분들을 채우는 필라(pillar) 형태로 형성될 수 있다. 다른 예로, 하부 반도체 패턴(LSP)을 형성하는 것은 생략될 수도 있다.The lower semiconductor pattern LSP may be an epitaxial pattern formed by performing a selective epitaxial growth (SEG) process using the substrate 10 exposed to the vertical holes as a seed layer. have. The lower semiconductor pattern LSP may be formed in a pillar shape to fill lower portions of the vertical holes. As another example, forming the lower semiconductor pattern LSP may be omitted.

상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)이 형성된 수직 홀들 내에 형성될 수 있다. 상부 반도체 패턴(USP)은 수직 홀들 내에 반도체층을 균일한 두께로 증착하여 형성될 수 있다. 여기서, 반도체층은 수직 홀들을 완전히 매립하지 않는 두께를 가지고 컨포말하게 형성될 수 있다. 이에 따라, 상부 반도체 패턴들(USP)은 수직 홀들 내에 빈 공간(또는 갭 영역)을 정의할 수 있으며, 빈 공간은 매립 절연 패턴(VI) 또는 에어(air)로 채워질 수 있다. 나아가, 상부 반도체 패턴(USP)의 상단에 비트라인 도전 패드(BCP)가 형성될 수 있다. 비트라인 도전 패드(BCP)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다. The upper semiconductor pattern USP may be formed in the vertical holes in which the lower semiconductor pattern LSP is formed. The upper semiconductor pattern USP may be formed by depositing a semiconductor layer with a uniform thickness in the vertical holes. Here, the semiconductor layer may be conformally formed with a thickness that does not completely fill the vertical holes. Accordingly, the upper semiconductor patterns USP may define empty spaces (or gap regions) in the vertical holes, and the empty spaces may be filled with the buried insulation pattern VI or air. In addition, a bit line conductive pad BCP may be formed on the upper semiconductor pattern USP. The bit line conductive pad BCP may be an impurity region doped with impurities or made of a conductive material.

도 1, 도 7a, 및 도 7b를 참조하면, 수직 구조체들(VS)의 상면들을 덮는 제 1 층간 절연막(50)이 형성될 수 있다. 제 1 층간 절연막(50)을 형성한 후, 제 1 층간 절연막(50) 및 박막 구조체(110)를 관통하여 기판(10)을 노출시키는 트렌치들(T)이 형성될 수 있다. 트렌치들(T)은 제 1 방향(D1)으로 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격될 수 있다. 트렌치들(T)은 수직 구조체들(VS)로부터 이격되어, 희생막들(SL) 및 절연막들(ILD)의 측벽들을 노출시키도록 형성될 수 있다. 트렌치들(T)은 박막 구조체(110)에 대한 이방성 식각 공정을 수행하여 형성될 수 있으며, 이방성 식각 공정 동안 절연막들(ILD) 및 희생막들(SL)은 낮은 식각 선택비를 가질 수 있다. 1, 7A, and 7B, a first interlayer insulating layer 50 may be formed to cover upper surfaces of the vertical structures VS. After the first interlayer insulating layer 50 is formed, trenches T may be formed to penetrate the first interlayer insulating layer 50 and the thin film structure 110 to expose the substrate 10. The trenches T may extend in the first direction D1 and may be spaced apart from each other in the second direction D2. The trenches T may be spaced apart from the vertical structures VS to expose sidewalls of the sacrificial layers SL and the insulating layers ILD. The trenches T may be formed by performing an anisotropic etching process on the thin film structure 110, and the insulating layers ILD and the sacrificial layers SL may have a low etching selectivity during the anisotropic etching process.

트렌치들(T)을 형성함에 따라 기판(10) 상에 복수 개의 몰드 구조체들(110m)이 형성될 수 있다. 몰드 구조체들(110m)은 제 1 방향(D1)으로 연장된 라인 형태를 가지며, 제 2 방향(D2)에서 서로 이격되어 배치될 수 있다. 몰드 구조체들(110m) 사이에서 기판(10)의 일부가 트렌치(T)에 노출될 수 있으며, 복수 개의 수직 구조체들(VS)은 각각의 몰드 구조체들(110m)을 관통할 수 있다.As the trenches T are formed, a plurality of mold structures 110m may be formed on the substrate 10. The mold structures 110m may have a line shape extending in the first direction D1 and may be spaced apart from each other in the second direction D2. A portion of the substrate 10 may be exposed to the trench T between the mold structures 110m, and the plurality of vertical structures VS may pass through the respective mold structures 110m.

도 1, 도 8a, 및 도 8b를 참조하면, 트렌치들(T)에 노출된 희생막들(SL)을 제거하여, 절연막들(ILD) 사이에 게이트 영역들(GR)이 형성될 수 있다. 게이트 영역들(GR)은 절연막들(ILD), 수직 구조체들(VS) 및 기판(10)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(SL)을 등방적으로 식각하여 형성될 수 있다. 여기서, 희생막들(SL)은 등방성 식각 공정에 의해 완전히 제거될 수 있다. 예를 들어, 희생막들(SL)이 실리콘 질화막이고, 절연막들(ILD)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 등방성 식각 공정이 수행될 수 있다.1, 8A, and 8B, the gate regions GR may be formed between the insulating layers ILD by removing the sacrificial layers SL exposed to the trenches T. Referring to FIGS. The gate regions GR may be formed by isotropically etching the sacrificial layers SL using an etching recipe having an etch selectivity with respect to the insulating layers ILD, the vertical structures VS, and the substrate 10. have. Here, the sacrificial layers SL may be completely removed by an isotropic etching process. For example, when the sacrificial layers SL are silicon nitride layers and the insulating layers ILD are silicon oxide layers, the etching step may be an isotropic etching process using an etchant including phosphoric acid.

실시예들에 따르면, 게이트 영역들(GR)을 형성하는 동안 절연막들(ILD)의 두께가 수직 구조체들(VS)과 인접한 내측 부분에 비해 트렌치(T)에 인접한 외측 부분에서 감소할 수 있다. (S1a>S1b) 상세하게, 게이트 영역들(GR)을 형성하는 것은, 절연막들(ILD)과 희생막들(SL)에 대한 식각 선택비가 낮은 에천트를 이용한 1차 식각 공정 및 절연막들(ILD)과 희생막들(SL)에 대한 식각 선택비가 높은 에천트를 이용한 2차 식각 공정을 포함할 수 있다. 1차 식각 공정 동안 희생막들(SL)이 제거됨과 동시에 절연막들(ILD) 일부의 두께가 감소할 수 있다. 일 예로, 1차 식각 공정 및 2차 식각 공정은 단일(single) 공정 챔버에서 인-시츄(in-situ)로 수행될 수 있으며, 이러한 경우, 절연막들(ILD)의 두께는 트렌치(T)에 인접할수록 점차 감소할 수 있으며, 게이트 영역들(GR)은 트렌치(T)에 인접할수록 넓어질 수 있다. 일 예로, 1차 및 2차 식각 공정들을 수행하는 동안 인산을 포함하는 에천트에 혼합되는 초순수(DI-water)의 양 또는 에천트의 온도를 조절하여 절연막들(ILD)과 희생막들(SL) 간의 선택비를 조절할 수 있다. In example embodiments, the thickness of the insulating layers ILD may be reduced in the outer portion adjacent to the trench T as compared to the inner portion adjacent to the vertical structures VS during the formation of the gate regions GR. In detail, forming the gate regions GR may include a first etching process using an etchant having a low etching selectivity with respect to the insulating layers ILD and the sacrificial layers SL, and the insulating layers ILD. ) And a second etching process using an etchant having a high etching selectivity with respect to the sacrificial layers SL. During the first etching process, the sacrificial layers SL may be removed and the thickness of some of the insulating layers ILD may decrease. For example, the primary etching process and the secondary etching process may be performed in-situ in a single process chamber, and in this case, the thickness of the insulating layers ILD may be formed in the trench T. As it is adjacent to the trench T, the gate region GR may be gradually decreased as it is adjacent to the gate region GR. For example, the insulating layers ILD and the sacrificial layers SL may be adjusted by adjusting the amount of DI-water or the temperature of the etchant mixed with an etchant containing phosphoric acid during the first and second etching processes. You can adjust the selection ratio between).

도 1, 도 9a, 및 도 9b를 참조하면, 게이트 영역들(GR) 내에 수평 절연막(HIL) 및 게이트 도전막(150)이 차례로 형성될 수 있다. 수평 절연막(HIL)은 게이트 영역들(GR)이 형성된 몰드 구조체(110m)의 표면 상에 실질적으로 균일한 두께로 형성될 수 있다. 게이트 도전막(150)은 트렌치들(T)을 부분적으로 채우거나, 트렌치들(T)을 완전히 채울 수 있다. 한편, 수평 절연막(HIL)을 형성하기 전에, 게이트 영역들(GR)에 노출된 하부 반도체 패턴(LSP)의 측벽들 상에 열 산화막들이 형성될 수 있다. 1, 9A, and 9B, the horizontal insulating layer HIL and the gate conductive layer 150 may be sequentially formed in the gate regions GR. The horizontal insulating layer HIL may be formed to have a substantially uniform thickness on the surface of the mold structure 110m in which the gate regions GR are formed. The gate conductive layer 150 may partially fill the trenches T or completely fill the trenches T. Meanwhile, before forming the horizontal insulating layer HIL, thermal oxide layers may be formed on sidewalls of the lower semiconductor pattern LSP exposed to the gate regions GR.

게이트 도전막(150)은 트렌치들(T)로부터 게이트 영역들(GR)로 증착 가스를 공급하여 증착될 수 있다. 트렌치들(T)과 가까울수록 절연막들(ILD) 간의 간격이 증가하므로, 게이트 도전막(150)으로 게이트 영역들(GR)을 채우는 동안 보이드(void) 생성은 억제될 수 있다. The gate conductive layer 150 may be deposited by supplying a deposition gas from the trenches T to the gate regions GR. Since the distance between the insulating layers ILD increases as the trenches T are closer to each other, void generation may be suppressed while the gate conductive layer 150 is filled with the gate regions GR.

일 예로, 게이트 도전막(150)을 형성하는 것은, 배리어 금속막(151) 및 금속막(153)을 차례로 증착하는 것을 포함할 수 있다. 배리어 금속막(151)은 예를 들어, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있다. 그리고, 금속막(153)은 예를 들어, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질들로 이루어질 수 있다. 일 예로, 게이트 도전막(150)은 텅스텐 헥사플루오라이드(WF6)와 실란(SiH4) 또는 수소(H2) 가스를 사용한 화학 기상 증착(CVD) 방법을 이용하여 형성될 수 있다.For example, forming the gate conductive layer 150 may include depositing the barrier metal layer 151 and the metal layer 153 in order. The barrier metal layer 151 may be formed of, for example, a metal nitride layer such as TiN, TaN, or WN. The metal film 153 may be made of metal materials such as, for example, W, Al, Ti, Ta, Co, or Cu. For example, the gate conductive layer 150 may be formed using a chemical vapor deposition (CVD) method using tungsten hexafluoride (WF 6 ) and silane (SiH 4 ) or hydrogen (H 2 ) gas.

도 1, 도 10a, 및 도 10b를 참조하면, 트렌치들(T) 내에 형성된 게이트 도전막(150)의 일부를 제거하여, 게이트 영역들(GR) 내에 예비 게이트 전극들(PGE)이 각각 형성될 수 있다. 1, 10A, and 10B, portions of the gate conductive layer 150 formed in the trenches T may be removed to form preliminary gate electrodes PGE in the gate regions GR, respectively. Can be.

예비 게이트 전극들(PGE)은 트렌치(T) 내에 증착된 게이트 도전막(150)을 이방성 식각 또는 등방성 식각하여 형성될 수 있다. 게이트 도전막(150)을 식각하는 공정에서 수평 절연막(HIL)이 식각 정지막으로 사용될 수 있으며, 예비 게이트 전극들(PGE)을 형성함에 따라 절연막들(ILD)의 측벽들 상에 증착된 수평 절연막(HIL)이 트렌치들(T)에 노출될 수 있다. 예비 게이트 전극들(PGE)의 측벽들은 절연막들(ILD)의 측벽들보다 리세스될 수 있다. 예비 게이트 전극들(PGE) 각각은 배리어 금속 패턴(152) 및 금속 패턴(154)을 포함할 수 있다. 예비 게이트 전극들(PGE)은 수직 구조체들(VS)과 인접한 내측 부분에 비해 트렌치들(T)과 인접한 외측 부분들에서 두꺼울 수 있다. The preliminary gate electrodes PGE may be formed by anisotropic etching or isotropic etching the gate conductive layer 150 deposited in the trench T. In the process of etching the gate conductive layer 150, the horizontal insulating layer HIL may be used as an etch stop layer, and the horizontal insulating layer deposited on the sidewalls of the insulating layers ILD as the preliminary gate electrodes PGE are formed. (HIL) may be exposed in trenches (T). Sidewalls of the preliminary gate electrodes PGE may be recessed than sidewalls of the insulating layers ILD. Each of the preliminary gate electrodes PGE may include a barrier metal pattern 152 and a metal pattern 154. The preliminary gate electrodes PGE may be thicker in the outer portions adjacent to the trenches T than in the inner portions adjacent to the vertical structures VS.

도 1, 도 11a, 및 도 11b를 참조하면, 예비 게이트 전극들(PGE)을 형성한 후, 트렌치들(T)에 노출된 절연막들(ILD)의 측벽들이 리세스될 수 있다. 이에 따라 수직적으로 인접하는 예비 게이트 전극들(PGE) 사이에 리세스 영역들(RS)이 형성될 수 있다. 1, 11A, and 11B, after forming the preliminary gate electrodes PGE, sidewalls of the insulating layers ILD exposed to the trenches T may be recessed. Accordingly, recess regions RS may be formed between the vertically adjacent preliminary gate electrodes PGE.

리세스 영역들(RS)을 형성하는 것은 트렌치들(T) 내에 노출된 수평 절연막(HIL) 및 절연막들(ILD)을 차례로 등방성 식각하는 것을 포함할 수 있다. 리세스 영역들(RS) 형성함에 따라, 게이트 영역들(GR) 내에 수평 절연 패턴들(HIP)이 각각 형성될 수 있으며, 예비 게이트 전극들(PGE)의 배리어 금속 패턴(152)의 일부분이 노출될 수 있다. Forming the recess regions RS may include isotropic etching of the horizontal insulating layer HIL and the insulating layers ILD exposed in the trenches, in turn. As the recess regions RS are formed, horizontal insulating patterns HIP may be formed in the gate regions GR, and portions of the barrier metal pattern 152 of the preliminary gate electrodes PGE are exposed. Can be.

도 1, 도 12a, 및 도 12b를 참조하면, 리세스 영역들(RS)에 노출된 예비 게이트 전극들(PGE)의 일부분들을 트리밍하는 공정이 수행될 수 있다. 트리밍 공정은 예비 게이트 전극들(PGE)의 일부분들에 대한 등방성 식각 공정을 포함할 수 있다. 예비 게이트 전극들(PGE)의 일부분들에 대한 등방성 식각 공정을 수행함에 따라 배리어 금속 패턴(152) 및 금속 패턴(154)의 일부분이 차례로 식각될 수 있다. 이에 따라, 배리어 금속 패턴(152)의 일부가 제거되어 금속 패턴 (154)이 노출될 수 있으며, 리세스 영역들(RS)에 노출된 금속 패턴(154)의 두께가 감소될 수 있다. 이와 같이 트리밍 공정을 수행함에 따라, 기판(10) 상에 수직적으로 번갈아 적층된 게이트 전극들(GE) 및 절연막들(ILD)을 포함하는 전극 구조체들(ST)이 형성될 수 있다. 여기서, 전극 구조체들(ST)의 측벽들은 게이트 전극들(GE) 사이에 리세스 영역들(RS)을 가질 수 있다. 1, 12A, and 12B, a process of trimming portions of the preliminary gate electrodes PGE exposed to the recess regions RS may be performed. The trimming process may include an isotropic etching process on portions of the preliminary gate electrodes PGE. As the isotropic etching process is performed on the portions of the preliminary gate electrodes PGE, the barrier metal pattern 152 and the portions of the metal pattern 154 may be sequentially etched. Accordingly, a portion of the barrier metal pattern 152 may be removed to expose the metal pattern 154, and the thickness of the metal pattern 154 exposed in the recess regions RS may be reduced. As the trimming process is performed as described above, electrode structures ST including gate electrodes GE and insulating layers ILD vertically stacked alternately may be formed on the substrate 10. The sidewalls of the electrode structures ST may have recess regions RS between the gate electrodes GE.

도 1, 도 13a, 및 도 13b를 참조하면, 게이트 전극들(GE)을 형성한 후, 트렌치들(T) 내에 전극 구조체들(ST)의 측벽들을 덮는 절연 스페이서(SS)가 형성될 수 있다. 1, 13A, and 13B, after forming the gate electrodes GE, an insulation spacer SS may be formed in the trenches T to cover sidewalls of the electrode structures ST. .

절연 스페이서(SS)은 전극 구조체들(ST)의 리세스 영역들을 채우도록 절연막을 증착한 후, 기판(10)의 상면을 덮는 절연막을 식각하여 형성될 수 있다. 여기서, 절연막을 증착하는 동안 리세스 영역 일부에 에어 갭(AG)이 형성될 수도 있다. 절연 스페이서(SS)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 형성될 수 있다. 이와 달리, 절연 스페이서(SS)는 스텝 커버리지 특성이 낮은 절연막을 게이트 전극들(GE)의 측벽들 상에 증착하여 형성될 수 있으며, 이에 따라, 절연 스페이서(SS)가 절연막들(ILD)의 측벽들과 이격될 수도 있다. The insulating spacer SS may be formed by depositing an insulating layer to fill the recess regions of the electrode structures ST and then etching the insulating layer covering the upper surface of the substrate 10. Here, an air gap AG may be formed in a portion of the recess region during the deposition of the insulating layer. The insulating spacer SS may be formed of, for example, silicon oxide, silicon nitride, silicon oxynitride, or a low-k material having a low dielectric constant. Alternatively, the insulating spacer SS may be formed by depositing an insulating film having low step coverage characteristics on the sidewalls of the gate electrodes GE, and thus the insulating spacer SS is formed on the sidewalls of the insulating films ILD. It may be spaced apart from the fields.

도 14, 도 15, 도 16a 내지 18a, 및 도 16b 내지 도 18b는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 2의 A 부분을 나타낸다. 설명의 간략함을 위해, 앞서 설명된 3차원 반도체 메모리 장치의 제조 방법과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.14, 15, 16A to 18A, and 16B to 18B are views for explaining a method of manufacturing a 3D semiconductor memory device according to various embodiments of the present disclosure. For simplicity of description, descriptions of the same technical features as the method of manufacturing the 3D semiconductor memory device described above may be omitted.

앞서 도 7a 및 도 7b를 참조하여 설명한 것처럼, 박막 구조체(110)를 관통하는 트렌치들(T)을 형성한 후, 희생막들(SL)을 제거하여 게이트 영역들(GR)을 형성할 수 있다. As described above with reference to FIGS. 7A and 7B, after forming the trenches T penetrating the thin film structure 110, the sacrificial layers SL may be removed to form the gate regions GR. .

도 14를 참조하면, 게이트 영역들(GR)을 형성하는 것은, 트렌치들(T)에 노출된 희생막들(SL)의 일부분들을 제거하여 예비 리세스 영역들을 형성하는 것, 예비 리세스 영역들에 노출된 절연막들(ILD)의 일부분들을 식각하여 절연막들(ILD)의 두께를 감소시키는 것, 및 수직 구조체들(VS)의 일부분들이 노출되도록 희생막들(SL)을 완전히 제거하는 것을 포함할 수 있다. 이에 따라, 절연막들(ILD) 각각은 트렌치(T)와 인접한 외측 부분에서 수직 구조체들(VS)과 인접한 내측 부분에서보다 얇아질 수 있다. (S1a>S1b) 또한, 절연막들(ILD)의 외측 부분들과 내측 부분들 사이에 단차 부분을 가질 수 있다. Referring to FIG. 14, forming the gate regions GR may remove portions of the sacrificial layers SL exposed to the trenches T to form preliminary recess regions. Etching the portions of the insulating layers ILD exposed to the layers to reduce the thickness of the insulating layers ILD and completely removing the sacrificial layers SL so that portions of the vertical structures VS are exposed. It may include. Accordingly, each of the insulating layers ILD may be thinner than at the inner portion adjacent to the vertical structures VS at the outer portion adjacent to the trench T. (S1a> S1b) In addition, a stepped portion may be provided between the outer and inner portions of the insulating layers ILD.

도 15를 참조하면, 게이트 영역들(GR) 내에 수평 절연막(HIL) 및 예비 게이트 전극들(PGE)이 형성될 수 있다. 예비 게이트 전극들(PGE)은 앞서 도 10a 및 도 10b를 참조하여 설명한 것처럼, 수직 구조체(VS)와 인접한 내측 부분에 비해 트렌치들(T)과 인접한 외측 부분에서 두꺼울 수 있다. 또한, 예비 게이트 전극들(PGE)은 차례로 적층된 배리어 금속 패턴(152) 및 금속 패턴(154)을 포함할 수 있다. Referring to FIG. 15, horizontal insulating layers HIL and preliminary gate electrodes PGE may be formed in the gate regions GR. The preliminary gate electrodes PGE may be thicker in the outer portion adjacent to the trenches T as compared to the inner portion adjacent to the vertical structure VS as described above with reference to FIGS. 10A and 10B. In addition, the preliminary gate electrodes PGE may include a barrier metal pattern 152 and a metal pattern 154 that are sequentially stacked.

도 16a 및 도 16b를 참조하면, 절연막들(ILD)의 측벽들을 리세스하여 예비 게이트 전극들(PGE) 사이에 리세스 영역들(RS)을 형성할 수 있다. 여기서, 리세스 영역들(RS)의 수평적 깊이에 따라, 절연막들(ILD)이 예비 게이트 전극들(PGE)의 단차 부분(SP)을 덮거나 노출시킬 수 있다. 16A and 16B, recessed regions RS may be formed between the preliminary gate electrodes PGE by recessing sidewalls of the insulating layers ILD. Here, the insulating layers ILD may cover or expose the stepped portions SP of the preliminary gate electrodes PGE according to the horizontal depth of the recess regions RS.

도 17a 및 도 17b를 참조하면, 앞서 도 12a 및 도 12b를 참조하여 설명한 것처럼, 리세스 영역들(RS)에 노출된 예비 게이트 전극들(PGE)에 대한 등방성 식각 공정이 수행될 수 있다. 이에 따라, 두께가 감소된 외측 부분들을 포함하는 게이트 전극들(GE)이 형성될 수 있다. 절연막들(ILD)의 측벽들의 위치에 따라, 게이트 전극들(GE) 각각은 국소적으로 두께가 증가하거나 감소된 영역을 가질 수 있다.Referring to FIGS. 17A and 17B, as described above with reference to FIGS. 12A and 12B, an isotropic etching process may be performed on the preliminary gate electrodes PGE exposed to the recess regions RS. Accordingly, gate electrodes GE including outer portions having a reduced thickness may be formed. According to the positions of the sidewalls of the insulating layers ILD, each of the gate electrodes GE may have a region of which thickness is increased or decreased locally.

도 18a 및 도 18b를 참조하면, 앞서 도 13a 및 도 13b를 참조하여 설명한 것처럼, 서로 인접하는 게이트 전극들(GE) 사이를 채우는 절연 스페이서(SS)가 형성될 수 있다.  Referring to FIGS. 18A and 18B, as described above with reference to FIGS. 13A and 13B, an insulating spacer SS may be formed to fill between gate electrodes GE adjacent to each other.

도 19 내지 도 21은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 2의 A 부분을 나타낸다. 19 to 21 are diagrams for describing a method of manufacturing a 3D semiconductor memory device according to various embodiments of the present disclosure. FIG. 19 is a portion A of FIG. 2.

앞서 도 10a 및 도 10b를 참조하여 설명한 것처럼, 게이트 영역들(GR) 내에 각각 예비 게이트 전극들(PGE)이 형성될 수 있다. 예비 게이트 전극들(PGE)의 측벽들은 절연막들(ILD)의 측벽들에 비해 수평적으로 리세스될 수 있다. As described above with reference to FIGS. 10A and 10B, preliminary gate electrodes PGE may be formed in the gate regions GR, respectively. Sidewalls of the preliminary gate electrodes PGE may be horizontally recessed compared to sidewalls of the insulating layers ILD.

도 19를 참조하면, 예비 게이트 전극들(PGE)을 형성한 후, 예비 게이트 전극들(PGE)의 측벽들 상에 측벽 반도체 패턴들(SSP)이 형성될 수 있다. 측벽 반도체 패턴들(SSP)은 트렌치들(T)의 내벽들을 덮는 반도체막을 증착하고, 이어서 절연막들(ILD)의 측벽들 상의 수평 절연막(HIL)을 노출되도록 반도체막을 이방성 식각하여 형성될 수 있다. 이에 따라, 수직적으로 서로 분리된 측벽 반도체 패턴들(SSP)이 형성될 수 있다. Referring to FIG. 19, after forming the preliminary gate electrodes PGE, sidewall semiconductor patterns SSP may be formed on sidewalls of the preliminary gate electrodes PGE. The sidewall semiconductor patterns SSP may be formed by depositing a semiconductor film covering inner walls of the trenches T and then anisotropically etching the semiconductor film to expose the horizontal insulating film HIL on the sidewalls of the insulating films ILD . Accordingly, sidewall semiconductor patterns SSP that are vertically separated from each other may be formed.

도 20을 참조하면, 측벽 반도체 패턴들(SSP)을 형성한 후, 앞서 도 11a 및 도 11b를 참조하여 설명한 것처럼, 트렌치들(T)에 노출된 절연막들(ILD)의 측벽들을 수평적으로 리세스하여 리세스 영역들(RS)이 형성될 수 있다. 이에 따라, 측벽 반도체 패턴들(SSP)의 상면들 및 하면들과, 예비 게이트 전극들(PGE)의 상면들 및 하면들 일부분들이 노출될 수 있다.Referring to FIG. 20, after forming the sidewall semiconductor patterns SSP, as described above with reference to FIGS. 11A and 11B, the sidewalls of the insulating layers ILD exposed to the trenches T may be horizontally removed. The recess regions RS may be formed by accessing the recess regions RS. Accordingly, upper and lower surfaces of the sidewall semiconductor patterns SSP and portions of the upper and lower surfaces of the preliminary gate electrodes PGE may be exposed.

도 21을 참조하면, 측벽 반도체 패턴들(SSP)의 측벽들 상에 절연 스페이서(SS)가 형성될 수 있다. 여기서, 절연 스페이서(SS)는 측벽 반도체 패턴들(SSP)에 대한 열 산화 공정을 수행하여 형성될 수 있다. 이에 따라, 절연 스페이서(SS)는 불균일한 두께를 가질 수 있으며, 비평탄한 측벽을 가질 수 있다. 절연 스페이서(SS)는 절연막들(ILD)의 측벽들과 이격될 수 있으며, 절연 스페이서(SS)와 절연막들(ILD)의 측벽들 사이에 에어 갭들(AG)이 형성될 수 있다. Referring to FIG. 21, an insulating spacer SS may be formed on sidewalls of the sidewall semiconductor patterns SSP. Here, the insulating spacer SS may be formed by performing a thermal oxidation process on the sidewall semiconductor patterns SSP. Accordingly, the insulating spacer SS may have a non-uniform thickness and may have non-flat sidewalls. The insulating spacer SS may be spaced apart from the sidewalls of the insulating layers ILD, and air gaps AG may be formed between the insulating spacer SS and the sidewalls of the insulating layers ILD.

이어서, 절연 스페이서(SS)가 형성된 트렌치(T) 내에 공통 소오스 플러그(도 2의 CSP 참조)가 형성될 수 있으며, 공통 소오스 플러그(도 2의 CSP 참조)를 형성하기 전에, 불균일한 두께를 갖는 절연 스페이서(SS)에 대한 이방성 식각 공정이 수행될 수도 있다. Subsequently, a common source plug (see CSP of FIG. 2) may be formed in the trench T in which the insulating spacer SS is formed, and have a non-uniform thickness before forming the common source plug (see CSP of FIG. An anisotropic etching process may be performed on the insulating spacer SS.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.  Although the embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention belongs may be embodied in other specific forms without changing the technical spirit or essential features of the present invention. You will understand that. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

Claims (20)

기판 상에서 일 방향으로 나란히 연장되는 전극 구조체들로서, 상기 전극 구조체들 각각은 상기 기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 것;
상기 전극 구조체들을 관통하는 수직 구조체들; 및
상기 전극 구조체들 사이에 배치된 전극 분리 구조체를 포함하되,
상기 전극들 각각은 상기 전극 분리 구조체와 인접한 외측 부분 및 상기 수직 구조체들과 인접한 내측 부분을 포함하며, 상기 외측 부분의 두께가 상기 내측 부분의 두께보다 작은 3차원 반도체 메모리 장치. Electrode structures extending side by side in one direction on a substrate, each of the electrode structures including electrodes and insulating films alternately stacked on the substrate;
Vertical structures penetrating the electrode structures; And
Including an electrode separation structure disposed between the electrode structures,
Each of the electrodes includes an outer portion adjacent to the electrode isolation structure and an inner portion adjacent to the vertical structures, the thickness of the outer portion being less than the thickness of the inner portion. 제 1 항에 있어서,
상기 전극들의 외측 부분들은 상기 절연막들의 측벽들로부터 수평적으로 돌출되는 3차원 반도체 메모리 장치.The method of claim 1,
And outer portions of the electrodes protrude horizontally from sidewalls of the insulating layers. 제 1 항에 있어서,
상기 전극 구조체들은 상기 절연막들의 측벽들이 리세스되어 상기 전극들의 상기 외측 부분들 사이에 각각 정의된 리세스 영역들을 포함하며,
상기 전극 분리 구조체는 상기 리세스 영역들을 채우며 상기 전극 구조체들의 측벽들을 덮는 절연 스페이서를 포함하는 3차원 반도체 메모리 장치.The method of claim 1,
The electrode structures include recess regions in which sidewalls of the insulating layers are recessed, and defined respectively between the outer portions of the electrodes,
The electrode isolation structure includes an insulating spacer filling the recess regions and covering sidewalls of the electrode structures. 제 3 항에 있어서,
상기 전극들 각각은 배리어 금속 패턴 및 금속 패턴을 포함하되,
상기 각 전극의 상기 외측 부분에서 상기 금속 패턴은 상기 절연 스페이서와 접촉하는 3차원 반도체 메모리 장치.The method of claim 3, wherein
Each of the electrodes includes a barrier metal pattern and a metal pattern,
The metal pattern is in contact with the insulating spacer in the outer portion of each electrode. 제 1 항에 있어서,
상기 전극들 각각은:
금속 패턴; 및
상기 수직 구조체들과 상기 금속 패턴의 측벽 사이에서 상기 절연막들과 상기 금속 패턴 사이로 연장되는 배리어 금속 패턴을 포함하되,
상기 금속 패턴의 두께는 상기 각 전극의 상기 내측 부분에서보다 상기 각 전극의 상기 외측 부분에서 작은 3차원 반도체 메모리 장치.The method of claim 1,
Each of the electrodes is:
Metal patterns; And
A barrier metal pattern extending between the insulating layers and the metal pattern between the vertical structures and the sidewalls of the metal pattern;
And a thickness of the metal pattern is smaller at the outer portion of each electrode than at the inner portion of each electrode. 제 5 항에 있어서,
상기 배리어 금속 패턴의 측벽은 상기 금속 패턴의 측벽과 수평적으로 이격되는 3차원 반도체 메모리 장치.The method of claim 5,
And a sidewall of the barrier metal pattern is horizontally spaced apart from the sidewall of the metal pattern. 제 1 항에 있어서,
상기 전극들의 상기 외측 부분들은 경사진 상면들 및 하면들을 갖는 3차원 반도체 메모리 장치.The method of claim 1,
And the outer portions of the electrodes have inclined top and bottom surfaces. 제 1 항에 있어서,
상기 각 전극은 상기 외측 부분과 상기 내측 부분 사이에 단차 부분(stepped portion)을 포함하는 3차원 반도체 메모리 장치.The method of claim 1,
Wherein each electrode comprises a stepped portion between the outer portion and the inner portion. 제 1 항에 있어서,
상기 전극 분리 구조체는:
상기 전극 구조체들과 나란하게 상기 일 방향으로 연장되며 상기 기판과 연결되는 공통 소오스 플러그; 및
상기 공통 소오스 플러그와 상기 전극 구조체들의 측벽들 사이에 배치된 절연 스페이서를 포함하되,
상기 절연 스페이서는 상기 전극들의 상기 외측 부분들의 상면들 및 하면들을 덮는 3차원 반도체 메모리 장치. The method of claim 1,
The electrode separation structure is:
A common source plug extending in one direction parallel to the electrode structures and connected to the substrate; And
An insulating spacer disposed between the common source plug and sidewalls of the electrode structures;
The insulating spacer covers upper and lower surfaces of the outer portions of the electrodes. 제 1 항에 있어서,
상기 전극들의 측벽들과 상기 수직 구조체들 사이에서 연장되어 상기 전극들의 상기 내측 부분들의 상면들 및 하면들을 덮는 수평 절연 패턴을 더 포함하는 3차원 반도체 메모리 장치.The method of claim 1,
And a horizontal insulating pattern extending between the sidewalls of the electrodes and the vertical structures to cover upper and lower surfaces of the inner portions of the electrodes. 제 1 항에 있어서,
상기 전극들의 상기 외측 부분들 사이에서 유전율이 상기 전극들의 상기 내측 부분들 사이에서 유전율보다 작은 3차원 반도체 메모리 장치.The method of claim 1,
And a dielectric constant between the outer portions of the electrodes is less than a dielectric constant between the inner portions of the electrodes. 제 1 항에 있어서,
상기 전극 분리 구조체는 상기 전극 구조체들의 측벽들을 덮는 절연 스페이서를 포함하되,
상기 절연 스페이서는 상기 전극들의 상기 외측 부분들 사이에 정의된 에어 갭을 포함하는 3차원 반도체 메모리 장치.The method of claim 1,
The electrode isolation structure includes an insulating spacer covering sidewalls of the electrode structures,
And the insulating spacer includes an air gap defined between the outer portions of the electrodes. 제 1 항에 있어서,
상기 전극 분리 구조체는 상기 전극 구조체들의 측벽들을 덮는 절연 스페이서를 포함하되,
상기 절연 스페이서는 상기 절연막들의 측벽들과 이격되어 서로 인접하는 상기 전극들의 상기 외측 부분들 사이에 에어 갭을 정의하는 3차원 반도체 메모리 장치.
The method of claim 1,
The electrode isolation structure includes an insulating spacer covering sidewalls of the electrode structures,
And the insulating spacer defining an air gap between the outer portions of the electrodes spaced apart from the sidewalls of the insulating layers and adjacent to each other.
기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 전극 구조체로서, 상기 전극들 각각은 상기 절연막들의 측벽들로부터 수평적으로 돌출된 외측 부분을 포함하는 것; 및
상기 전극 구조체를 관통하는 수직 구조체들을 포함하되,
상기 전극들 각각은 금속 패턴 및 상기 수직 구조체들과 상기 금속 패턴의 측벽 사이에서 상기 절연막들과 상기 금속 패턴 사이로 연장되는 배리어 금속 패턴을 포함하고,
상기 각 전극의 상기 외측 부분에서 상기 금속 패턴의 두께는 상기 절연막들 사이에서 상기 금속 패턴의 두께보다 작은 3차원 반도체 메모리 장치.An electrode structure comprising electrodes and insulating films alternately stacked on a substrate, each electrode including an outer portion projecting horizontally from sidewalls of the insulating films; And
Including vertical structures penetrating the electrode structure,
Each of the electrodes includes a metal pattern and a barrier metal pattern extending between the insulating layers and the metal pattern between the vertical structures and sidewalls of the metal pattern,
And a thickness of the metal pattern at the outer portion of each electrode is smaller than a thickness of the metal pattern between the insulating layers. 제 14 항에 있어서,
상기 배리어 금속 패턴의 측벽은 상기 금속 패턴의 측벽과 수평적으로 이격되는 3차원 반도체 메모리 장치.The method of claim 14,
And a sidewall of the barrier metal pattern is horizontally spaced apart from the sidewall of the metal pattern. 제 14 항에 있어서,
상기 전극 구조체의 측벽 상에 배치되며, 상기 전극들의 상기 외측 부분들 사이로 돌출되어 상기 금속 패턴과 접촉하는 절연 스페이서를 더 포함하는 3차원 반도체 메모리 장치.The method of claim 14,
And an insulating spacer disposed on sidewalls of the electrode structure and protruding between the outer portions of the electrodes to contact the metal pattern. 제 14 항에 있어서,
상기 전극 구조체와 나란하게 일 방향으로 연장되며 상기 기판과 연결되는 공통 소오스 플러그; 및
상기 공통 소오스 플러그와 상기 전극 구조체의 측벽 사이에 배치된 절연 스페이서를 더 포함하되,
상기 절연 스페이서는 상기 전극들의 상기 외측 부분들의 상면들 및 하면들을 덮는 3차원 반도체 메모리 장치. The method of claim 14,
A common source plug extending in one direction parallel to the electrode structure and connected to the substrate; And
Further comprising an insulating spacer disposed between the common source plug and the side wall of the electrode structure,
The insulating spacer covers upper and lower surfaces of the outer portions of the electrodes. 제 14 항에 있어서,
상기 절연막들의 측벽들과 이격되어 상기 전극들의 상기 외측 부분들 사이에 에어 갭들을 각각 정의하는 절연 스페이서를 더 포함하는 3차원 반도체 메모리 장치.The method of claim 14,
And an insulating spacer spaced apart from sidewalls of the insulating layers and defining air gaps between the outer portions of the electrodes. 제 14 항에 있어서,
상기 수직 구조체들과 상기 배리어 금속 패턴 사이와 상기 절연막들과 상기 배리어 금속 패턴 사이에 배치된 수평 절연 패턴을 더 포함하는 3차원 반도체 메모리 장치.
The method of claim 14,
And a horizontal insulating pattern disposed between the vertical structures and the barrier metal pattern and between the insulating layers and the barrier metal pattern.
기판 상에서 일 방향으로 나란히 연장되는 전극 구조체들로서, 상기 전극 구조체들 각각은 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 것;
상기 전극 구조체들을 관통하는 수직 구조체들; 및
상기 수직 구조체들과 이격되어 상기 전극 구조체들 사이의 상기 기판 상에 제공된 전극 분리 구조체를 포함하되,
상기 전극들 각각은 상기 전극 분리 구조체와 인접한 외측 부분 및 상기 수직 구조체와 인접한 내측 부분을 포함하며,
수직적으로 인접하는 상기 전극들에서 상기 외측 부분들 간의 거리는 상기 내측 부분들 간의 거리보다 큰 3차원 반도체 메모리 장치.

Electrode structures extending side by side in one direction on a substrate, each of the electrode structures including electrodes vertically stacked on the substrate;
Vertical structures penetrating the electrode structures; And
An electrode isolation structure provided on the substrate between the electrode structures and spaced apart from the vertical structures,
Each of the electrodes includes an outer portion adjacent the electrode isolation structure and an inner portion adjacent the vertical structure,
And a distance between the outer portions in the vertically adjacent electrodes is greater than a distance between the inner portions.

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220034946A (en) * 2020-09-11 2022-03-21 세메스 주식회사 Method for fabricating semiconductor device and apparatus for processing substrate using plasma
KR20230021469A (en) * 2021-08-05 2023-02-14 포항공과대학교 산학협력단 3D vertical memory device and manufacturing method thereof

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210011783A (en) * 2019-07-23 2021-02-02 삼성전자주식회사 Semiconductor devices having a transistor
KR20210050630A (en) * 2019-10-28 2021-05-10 삼성전자주식회사 Semiconductor memory device
US11171153B2 (en) * 2019-11-12 2021-11-09 Micron Technology, Inc. Integrated assemblies having improved charge migration
US11315826B2 (en) * 2020-02-05 2022-04-26 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
CN113632230B (en) * 2020-03-09 2024-03-05 铠侠股份有限公司 Semiconductor memory device and method for manufacturing semiconductor memory device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110147824A1 (en) * 2009-12-16 2011-06-23 Samsung Electronics Co., Ltd. Semiconductor devices and methods for fabricating the same
KR20110132865A (en) * 2010-06-03 2011-12-09 삼성전자주식회사 Three dimensional semiconductor device and method for manufacturing the same
US20110303971A1 (en) * 2010-06-11 2011-12-15 Lee Changwon Three-dimensional semiconductor memory device and method for manufacturing the same
KR20160139119A (en) * 2015-05-26 2016-12-07 삼성전자주식회사 Semiconductor device
US20170236831A1 (en) * 2016-02-17 2017-08-17 SK Hynix Inc. Semiconductor device and method of manufacturing the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100904771B1 (en) * 2003-06-24 2009-06-26 이상윤 3-Dimensional Integrated Circuit Structure and Method of Making the Same
KR20120007838A (en) 2010-07-15 2012-01-25 삼성전자주식회사 Vertical non-volatile memory device and methods of fabricating the same
KR101778287B1 (en) 2010-08-30 2017-09-14 삼성전자주식회사 Semiconductor memory devices and methods for fabricating the same
KR102031182B1 (en) 2011-11-29 2019-10-14 삼성전자주식회사 Semiconductor memory devices and methods for fabricating the same
JP6100559B2 (en) * 2012-03-05 2017-03-22 株式会社半導体エネルギー研究所 Semiconductor memory device
US8658499B2 (en) * 2012-07-09 2014-02-25 Sandisk Technologies Inc. Three dimensional NAND device and method of charge trap layer separation and floating gate formation in the NAND device
KR102059525B1 (en) * 2013-03-19 2019-12-27 삼성전자주식회사 Vertical Cell Type Semiconductor Device Having a Protective Pattern
US9082826B2 (en) 2013-05-24 2015-07-14 Lam Research Corporation Methods and apparatuses for void-free tungsten fill in three-dimensional semiconductor features
JP2015028982A (en) 2013-07-30 2015-02-12 株式会社東芝 Non-volatile memory device and method of manufacturing the same
KR102190350B1 (en) * 2014-05-02 2020-12-11 삼성전자주식회사 Semiconductor Memory Device And Method of Fabricating The Same
US9455263B2 (en) 2014-06-27 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device with channel contacting conductive source line and method of making thereof
US9356031B2 (en) 2014-08-11 2016-05-31 Sandisk Technologies Inc. Three dimensional NAND string memory devices with voids enclosed between control gate electrodes
US20170018563A1 (en) * 2015-07-13 2017-01-19 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
KR102451170B1 (en) * 2015-09-22 2022-10-06 삼성전자주식회사 Three dimensional semiconductor device
US9899399B2 (en) * 2015-10-30 2018-02-20 Sandisk Technologies Llc 3D NAND device with five-folded memory stack structure configuration
KR102456494B1 (en) * 2016-03-29 2022-10-20 에스케이하이닉스 주식회사 Semiconductor device and manufacturing method of the same
US10083981B2 (en) * 2017-02-01 2018-09-25 Micron Technology, Inc. Memory arrays, and methods of forming memory arrays
US10256247B1 (en) * 2018-02-08 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device with silicided word lines, air gap layers and discrete charge storage elements, and method of making thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110147824A1 (en) * 2009-12-16 2011-06-23 Samsung Electronics Co., Ltd. Semiconductor devices and methods for fabricating the same
KR20110132865A (en) * 2010-06-03 2011-12-09 삼성전자주식회사 Three dimensional semiconductor device and method for manufacturing the same
US20110303971A1 (en) * 2010-06-11 2011-12-15 Lee Changwon Three-dimensional semiconductor memory device and method for manufacturing the same
KR20110135692A (en) * 2010-06-11 2011-12-19 삼성전자주식회사 Three dimensional semiconductor memory device and method for manufacturing the same
KR20160139119A (en) * 2015-05-26 2016-12-07 삼성전자주식회사 Semiconductor device
US20170236831A1 (en) * 2016-02-17 2017-08-17 SK Hynix Inc. Semiconductor device and method of manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220034946A (en) * 2020-09-11 2022-03-21 세메스 주식회사 Method for fabricating semiconductor device and apparatus for processing substrate using plasma
KR20230021469A (en) * 2021-08-05 2023-02-14 포항공과대학교 산학협력단 3D vertical memory device and manufacturing method thereof

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Publication number Publication date
KR102614728B1 (en) 2023-12-19
US20190312052A1 (en) 2019-10-10
US10818689B2 (en) 2020-10-27
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